JP4806196B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4806196B2 JP4806196B2 JP2005004473A JP2005004473A JP4806196B2 JP 4806196 B2 JP4806196 B2 JP 4806196B2 JP 2005004473 A JP2005004473 A JP 2005004473A JP 2005004473 A JP2005004473 A JP 2005004473A JP 4806196 B2 JP4806196 B2 JP 4806196B2
- Authority
- JP
- Japan
- Prior art keywords
- resin
- semiconductor chip
- chip
- semiconductor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10158—Shape being other than a cuboid at the passive surface
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
以下、本発明の第1の実施形態及びその変形例に係わる半導体装置の構造について、説明する。図1,図2は、本実施形態及びその変形例における三次元デバイスの構造を示す断面図である。
図2は、第1の実施形態の変形例における三次元デバイスの断面図である。図2に示すように、本実施形態の変形例においては、第2の半導体チップ20の裏面が丸められているのではなく、45°に近い角度で面取りされている。これによっても、パッケージクラックなどの発生を抑制することができる。つまり、第2の半導体チップの角部45が鈍されていればよい。
図3は、本実施形態における三次元デバイスの構造を示す断面図である。同図に示すように、本実施形態の三次元デバイスは、主面に複数の第1の内部電極11及び複数のボンディングパッド12を有する第1の半導体チップ10と、主面に複数の第2の内部電極21を有し、フェイスダウンで第1の半導体チップ10に接合された第2の半導体チップ20と、上記第1の半導体チップ10を搭載するためのダイパッド31と、上記各半導体チップ10,20内のトランジスタ等の素子と外部機器との間で電気的信号をやりとりするためのリード32とを備えている。
図4は、第2の実施形態の第1の変形例における半導体装置の構造を示す断面図である。
図5は、第2の実施形態の第2の変形例における三次元デバイスの構造を示す断面図である。
図6は、第2の実施形態の第3の変形例における半導体装置の構造を示す断面図である。同図に示すように、本変形例における三次元デバイスは、図3に示す三次元デバイスと同様に、主面に複数の第1の内部電極11及び複数のボンディングパッド12を有する第1の半導体チップ10と、主面に複数の第2の内部電極21を有し、フェイスダウンで第1の半導体チップ10に接合された第2の半導体チップ20と、上記第1の半導体チップ10を搭載するためのダイパッド31と、上記各半導体チップ10,20内のトランジスタ等の素子と外部機器との間で電気的信号をやりとりするためのリード32とを備えている。
図7は、第3の実施形態における半導体装置の構造を示す断面図である。同図に示すように、本実施形態の三次元デバイスは、主面に複数の第1の内部電極11及び複数のボンディングパッド12を有する第1の半導体チップ10と、主面に複数の第2の内部電極21を有し、フェイスダウンで第1の半導体チップ10に接合された第2の半導体チップ20と、上記第1の半導体チップ10を搭載するためのダイパッド31と、上記各半導体チップ10,20内のトランジスタ等の素子と外部機器との間で電気的信号をやりとりするためのリード32とを備えている。
次に、本発明の第4の実施形態に係わる半導体装置の製造方法について説明する。本実施形態においては、上述の第1の実施形態に係わる半導体装置の製造方法について説明する。図8(a)〜(f)は、本実施形態における半導体装置の製造工程を示す断面図である。
次に、第4の実施形態の変形例に係わる半導体装置の製造方法について説明する。図9(a)〜(e)は、第4の実施形態の変形例における半導体装置の製造工程を示す断面図である。本変形例においては、ウエハをダイシングして第1の半導体チップ10をすでに形成してから、第1の半導体チップ10上に第2の半導体チップ20を接合する。
次に、本発明の第5の実施形態に係わる半導体装置の製造方法について説明する。本実施形態においては、上述の第2の実施形態に係わる半導体装置の製造方法について説明する。図10(a)〜(f)は、本実施形態における半導体装置の製造工程を示す断面図である。
次に、第5の実施形態の第1の変形例に係わる半導体装置の製造方法について説明する。図11(a)〜(e)は、第5の実施形態の第1の変形例における半導体装置の製造工程を示す断面図である。本変形例においては、ウエハをダイシングして第1の半導体チップ10をすでに形成してから、第1の半導体チップ10上に第2の半導体チップ20を接合する。
次に、本発明の第5の実施形態の第2の変形例に係わる半導体装置の製造方法について説明する。本変形例においては、第2の実施形態の第2の変形例における三次元デバイスを形成する。図12(a)〜(f)は、第5の実施形態の第2の変形例における半導体装置の製造工程を示す断面図である。
次に、本発明の第5の実施形態の第3の変形例に係わる半導体装置の製造方法について説明する。本変形例においても、第2の実施形態の第2の変形例における半導体装置の製造方法について説明する。図13(a)〜(e)は、第5の実施形態の第3の変形例における半導体装置の製造工程を示す断面図である。本変形例においては、ウエハをダイシングして第1の半導体チップ10をすでに形成してから、第1の半導体チップ10上に第2の半導体チップ20を接合する。
次に、本発明の第6の実施形態に係わる半導体装置の製造方法について説明する。本実施形態においては、上述の第3の実施形態に係わる半導体装置の製造方法について説明する。図14(a)〜(f)は、本実施形態における半導体装置の製造工程を示す断面図である。
11 第1の内部電極
12 ボンディングパッド
20 第2の半導体チップ
21 第2の内部電極
22 バリアメタル層
23 金属バンプ
30 樹脂
31 ダイパッド
32 リード
33 導電性ペースト
34 ボンディングワイヤ
35 封止樹脂
36 ウエハ
37 第1の樹脂層
38 第2の樹脂層
40 ツール
41 紫外線
42 砥粒
43 研磨装置
45 角部
46 半導体装置
47 保護樹脂
Claims (9)
- 第1の電極およびボンディングパッドを有する第1のチップと、
上記第1のチップ上にフェイスダウンで搭載され、かつ、上記第1の電極と電気的に接続された第2の電極を主面に有し、上記主面とは反対側の裏面と、側面とを有する第2のチップと、
上記第1のチップを搭載するためのダイパッドと、
上記第1のチップと外部機器との間で電気信号をやり取りするためのリードと、
上記ボンディングパッドと上記リードとを電気的に接続するボンディングワイヤと、
少なくとも上記裏面を封止した封止樹脂とを備え、
上記第1のチップと上記第2のチップとは樹脂により接着されており、
上記第2のチップの側面全体は上記樹脂によって覆われており、
上記樹脂は、上記第1のチップと上記第2のチップとの間に充填された部分の第1の樹脂と、上記第2のチップの上記側面を覆う部分の第2の樹脂とを含み、
前記第2の樹脂のフィラー含有量が前記第1の樹脂のフィラー含有量よりも多いか、前記第2の樹脂のフィラーの平均径が前記第1の樹脂のフィラーの平均径よりも大きいことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
上記第2のチップは、上記主面を下方に向けたフェイスダウンの状態で上記第1のチップ上に搭載されていることを特徴とする半導体装置。 - 請求項1又は請求項2に記載の半導体装置において、
上記第1のチップの上記第1の電極と上記第2のチップの上記第2の電極とが金属バンプを介して電気的に接続されていることを特徴とする半導体装置。 - 少なくとも2枚の半導体部材を重ね合わせてなる半導体装置であって、
第1のチップと、
上記第1のチップの上段に位置するとともに、電極を有する主面と、上記主面とは反対側の裏面と、側面とを有し、フェイスダウンで搭載された第2のチップと、
少なくとも上記第2のチップの上記裏面を封止した封止樹脂とを備え、
上記第1のチップと上記第2のチップとは樹脂により接着されており、
上記第2のチップの側面全体は上記樹脂によって覆われており、
上記樹脂は、上記第1のチップと上記第2のチップとの間に充填された部分の第1の樹脂と、上記第2のチップの上記側面を覆う部分の第2の樹脂とを含み、
前記第2の樹脂のフィラー含有量が前記第1の樹脂のフィラー含有量よりも多いか、前記第2の樹脂のフィラーの平均径が前記第1の樹脂のフィラーの平均径よりも大きいことを特徴とする半導体装置。 - 請求項4に記載の半導体装置において、
上記第1のチップを支持するダイパッドと、
上記第1のチップと外部機器との間で電気信号をやり取りするためのリードと、
上記ボンディングパッドと上記リードとを電気的に接続するボンディングワイヤとを備えたことを特徴とする半導体装置。 - 請求項5に記載の半導体装置において、
上記ダイパッドは、下面が封止樹脂より露出していることを特徴とする半導体装置。 - 請求項4から請求項6のいずれかに記載の半導体装置において、
上記第2のチップは、上記主面を下方に向けたフェイスダウンの状態で搭載されていることを特徴とする半導体装置。 - 請求項4から請求項7のいずれかに記載の半導体装置において、
上記第2のチップは、金属バンプを介してフェイスダウンの状態で搭載されていることを特徴とする半導体装置。 - 請求項1から請求項8のいずれかに記載の半導体装置において、
上記第2の樹脂の上端面は、上記第2のチップの裏面とほぼ共通の平面を形成していることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005004473A JP4806196B2 (ja) | 2005-01-11 | 2005-01-11 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005004473A JP4806196B2 (ja) | 2005-01-11 | 2005-01-11 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000395965A Division JP3683179B2 (ja) | 2000-12-26 | 2000-12-26 | 半導体装置及びその製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2005101673A JP2005101673A (ja) | 2005-04-14 |
JP2005101673A5 JP2005101673A5 (ja) | 2005-08-11 |
JP4806196B2 true JP4806196B2 (ja) | 2011-11-02 |
Family
ID=34464658
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005004473A Expired - Fee Related JP4806196B2 (ja) | 2005-01-11 | 2005-01-11 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4806196B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007042786A (ja) * | 2005-08-02 | 2007-02-15 | Sony Corp | マイクロデバイス及びそのパッケージング方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6199354A (ja) * | 1984-09-26 | 1986-05-17 | Hitachi Ltd | 半導体装置 |
JPS61187258A (ja) * | 1985-02-14 | 1986-08-20 | Mitsubishi Electric Corp | 半導体集積回路チツプ |
JPH0231437A (ja) * | 1988-07-21 | 1990-02-01 | Oki Electric Ind Co Ltd | 半導体チップの実装方法 |
JP3262728B2 (ja) * | 1996-02-19 | 2002-03-04 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
JPH09246464A (ja) * | 1996-03-08 | 1997-09-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JPH1167979A (ja) * | 1997-08-13 | 1999-03-09 | Citizen Watch Co Ltd | フリップチップ半導体パッケージの実装構造及びその製造方法 |
-
2005
- 2005-01-11 JP JP2005004473A patent/JP4806196B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005101673A (ja) | 2005-04-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3683179B2 (ja) | 半導体装置及びその製造方法 | |
JP3649169B2 (ja) | 半導体装置 | |
JP4653447B2 (ja) | 半導体装置の製造方法 | |
US9129818B2 (en) | Semiconductor device having conductive pads and a method of manufacturing the same | |
JP4705748B2 (ja) | 半導体装置の製造方法 | |
KR100698527B1 (ko) | 금속 범프를 이용한 기둥 범프를 구비하는 칩 적층 패키지및 그의 제조방법 | |
JP2001320013A (ja) | 半導体装置およびその製造方法 | |
JP2008235401A (ja) | 半導体装置及びその製造方法 | |
JP2008218926A (ja) | 半導体装置及びその製造方法 | |
JP2015008210A (ja) | 半導体装置の製造方法 | |
US10546827B2 (en) | Flip chip | |
JP2001338932A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP4806196B2 (ja) | 半導体装置 | |
JP2006222470A (ja) | 半導体装置および半導体装置の製造方法 | |
TWI430376B (zh) | The Method of Fabrication of Semiconductor Packaging Structure | |
JP2002026073A (ja) | 半導体装置およびその製造方法 | |
JP4937856B2 (ja) | 半導体装置及びその製造方法 | |
JPH0637233A (ja) | 半導体集積回路装置およびその製造方法 | |
JP4574393B2 (ja) | 半導体装置の製造方法 | |
US20230326906A1 (en) | Method of Thinning a Semiconductor Die | |
JP5320275B2 (ja) | 半導体装置及びその製造方法 | |
JP4066911B2 (ja) | 半導体装置の製造方法および半導体素子実装構造の形成方法 | |
JP2004014900A (ja) | 半導体装置および半導体装置のパッケージ方法 | |
KR20080020378A (ko) | 플립 칩 패키지 | |
JP2005116573A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050318 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070731 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100615 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100803 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100824 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101022 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110726 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110812 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140819 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |