JPS61187258A - 半導体集積回路チツプ - Google Patents
半導体集積回路チツプInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000002093 peripheral effect Effects 0.000 claims abstract description 8
- 229910003460 diamond Inorganic materials 0.000 abstract description 6
- 239000010432 diamond Substances 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 3
- 230000002040 relaxant effect Effects 0.000 abstract 2
- 230000002950 deficient Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 239000003822 epoxy resin Substances 0.000 description 6
- 229920000647 polyepoxide Polymers 0.000 description 6
- 239000004033 plastic Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000003337 fertilizer Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000011089 mechanical engineering Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/10157—Shape being other than a cuboid at the active surface
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
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- H01L2924/10253—Silicon [Si]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路(以下、ICと呼称する)チッ
プに係シ、特にそのチップの断面構造に関するものであ
る。
プに係シ、特にそのチップの断面構造に関するものであ
る。
ICチップを収容する容器(以下、パッケージと呼称す
る)は低価格化の観点からセラメックパッケージに代し
、エポキシ樹脂を主材料とする、いわゆる、プラスチッ
クパッケージが多用されている。
る)は低価格化の観点からセラメックパッケージに代し
、エポキシ樹脂を主材料とする、いわゆる、プラスチッ
クパッケージが多用されている。
一方、ICの目標とする高集積化を実現するために、パ
ターンサイズは微細化される一方でチップサイズは増加
する傾向にある。
ターンサイズは微細化される一方でチップサイズは増加
する傾向にある。
このような状況を反映して、従来に見られなかったよう
な不良モード、すなわち、プラスチック材の収縮による
応力によシ、ICチップの内部配線パターンが変形し、
甚しい場合においては断線不良が発生することが判って
きた。
な不良モード、すなわち、プラスチック材の収縮による
応力によシ、ICチップの内部配線パターンが変形し、
甚しい場合においては断線不良が発生することが判って
きた。
この態様を第3図、第4図、第5図および第6図を用い
て更に詳しく説明する。
て更に詳しく説明する。
第3図は従来のICチップをプラスチックパッケージに
収納した場合の断面図で、1はダイパッドと呼称される
ICチップ4を載せるための台で、この台1は半田3で
ICチップ4を固定している。
収納した場合の断面図で、1はダイパッドと呼称される
ICチップ4を載せるための台で、この台1は半田3で
ICチップ4を固定している。
そして、ICチップ4の内部配線はA/配線5a+5b
で行われておシ、外部への取シ出しはボンディングバッ
トと呼称される部分7at7bとリード端子2a12b
をAu配線sa*abで接続することにより行われる。
で行われておシ、外部への取シ出しはボンディングバッ
トと呼称される部分7at7bとリード端子2a12b
をAu配線sa*abで接続することにより行われる。
なお、ICチップ4の表面は酸化膜あるいは窒化膜のよ
うな保護膜6で覆われている。
うな保護膜6で覆われている。
そして、リード端子2a12bの一部を除き、全体をエ
ポキシ樹脂9で覆うように構成されている。
ポキシ樹脂9で覆うように構成されている。
そして、エポキシ樹肥9の硬化は、通常、体積収縮を伴
なうので、ICチップ4には大きな圧縮応力が加わる。
なうので、ICチップ4には大きな圧縮応力が加わる。
ICチップ4の上面から見た場合の応力は、M配線5a
、5bの変形が生じることの説明図である第4図の(a
)の10(応力)で示した方向に加わる。
、5bの変形が生じることの説明図である第4図の(a
)の10(応力)で示した方向に加わる。
そして、チップサイズが大きくなるほどその応力10は
大きくなシ、また、同一チップ内部でも長辺方向、ある
いは対角線上に最も大きな応力10が加わる。
大きくなシ、また、同一チップ内部でも長辺方向、ある
いは対角線上に最も大きな応力10が加わる。
一方、この応力10を受けるAl配線5a+5bはパタ
ーンが微細化されるにしたかい下地との密着面積は減少
し、対抗力は低下する。
ーンが微細化されるにしたかい下地との密着面積は減少
し、対抗力は低下する。
したがって、大きいチップサイズで微細なパターンを有
するICにおいては、Al配線5a、5bのパターンは
エポキシ樹脂の硬化後、第4図の(b)に示すような変
形をきたす。そして、この変形が極端に進行すると、配
線の断線を招き、ICは電気的に動作しなくなる。
するICにおいては、Al配線5a、5bのパターンは
エポキシ樹脂の硬化後、第4図の(b)に示すような変
形をきたす。そして、この変形が極端に進行すると、配
線の断線を招き、ICは電気的に動作しなくなる。
上記のような現象は、エポキシ樹脂硬化後、ICに温度
変化が加わる場合更に加速される。すなわち、エポキシ
樹脂の熱膨張係数(通常、〜5×10/’C)とICチ
ップの熱膨張係数(Siの場合、〜5x1o/℃)の差
に起因して発生する応力によってもAl配線5a#5b
の断縁が生ずる。
変化が加わる場合更に加速される。すなわち、エポキシ
樹脂の熱膨張係数(通常、〜5×10/’C)とICチ
ップの熱膨張係数(Siの場合、〜5x1o/℃)の差
に起因して発生する応力によってもAl配線5a#5b
の断縁が生ずる。
さて、ICチップ4の周辺断面は、Al配線の゛ 変
形が生じることの説明図である第5図に示すようになっ
ており、チップ主面とチップ側面11とはチップ端12
において、通常、90°に近い角度で接している。
形が生じることの説明図である第5図に示すようになっ
ており、チップ主面とチップ側面11とはチップ端12
において、通常、90°に近い角度で接している。
これは、ICチップ4を8iウエーハから分割する場合
、従来法によるSiウェーハの分割法の′ 説明図で
ある第6図に示すようなダイアモンドホイール14で切
シ溝をつけた後分割することに起因している。なお、こ
の第6図において、13はSiウェーハを示し、矢印は
ダイアモンドホイール140回転方向を示す。
、従来法によるSiウェーハの分割法の′ 説明図で
ある第6図に示すようなダイアモンドホイール14で切
シ溝をつけた後分割することに起因している。なお、こ
の第6図において、13はSiウェーハを示し、矢印は
ダイアモンドホイール140回転方向を示す。
このような鋭い角度をもつ構造体の場合、その周辺に非
常に大きな応力が集中して発生することは古くから知ら
れていることで、例えば、(機械工学便覧(1968年
4月発行)、日本機械学会発行、4〜10頁)などの文
献にも述べられている。
常に大きな応力が集中して発生することは古くから知ら
れていることで、例えば、(機械工学便覧(1968年
4月発行)、日本機械学会発行、4〜10頁)などの文
献にも述べられている。
上記のような従来のICチップでは、応力集中部分の角
度が鋭角になり、応力受容部分の面積が小さくなるほど
、集中応力は大きくなり、Al配線パターンの変形は、
微細パターンでチップサイズが大きいと発生しやすくな
るが、チップ端の形状によっても加速され、Al配線に
変形を生ずるという問題点があった。
度が鋭角になり、応力受容部分の面積が小さくなるほど
、集中応力は大きくなり、Al配線パターンの変形は、
微細パターンでチップサイズが大きいと発生しやすくな
るが、チップ端の形状によっても加速され、Al配線に
変形を生ずるという問題点があった。
本発明は上記のような問題点を解決するためなされたも
ので、Al配線の変形不良を改良することができる半導
体集積回路チップを得ることを目的とする。
ので、Al配線の変形不良を改良することができる半導
体集積回路チップを得ることを目的とする。
本発明による半導体集積回路チップは、そのチップの周
辺断面において、チップ主面に隣接する断面部分に面取
りを有する構造からなるようにしたものである。
辺断面において、チップ主面に隣接する断面部分に面取
りを有する構造からなるようにしたものである。
チップ端の形状を174円周状もしくはチップ端の角度
を90°以上の断面形状とし、チップ周辺部における応
力集中を分散することによル、この近傍に位置するAl
配線への応力を緩和する。
を90°以上の断面形状とし、チップ周辺部における応
力集中を分散することによル、この近傍に位置するAl
配線への応力を緩和する。
以下、図面に基づき本発明の実施例を詳細に説明する。
第1図は本発明によるICチップの実施例を示す構成図
で、(a)はチップ端の形状を1/4円周状にした場合
を示し、(b)はチップ端の角度を90以上にした場合
を示す。
で、(a)はチップ端の形状を1/4円周状にした場合
を示し、(b)はチップ端の角度を90以上にした場合
を示す。
この第1図(a)、Φ)において第5図と同一符号のも
のは相当部分を示し、第1図(a)における15aはそ
の形状を1/4円周状にしたチップ端であシ、このよう
にチップ端15aの形状を1/4円周状になし、チップ
周辺部における応力集中を分散させることにより、この
近傍に位置するAA配線5への応力を緩和することがで
きる。
のは相当部分を示し、第1図(a)における15aはそ
の形状を1/4円周状にしたチップ端であシ、このよう
にチップ端15aの形状を1/4円周状になし、チップ
周辺部における応力集中を分散させることにより、この
近傍に位置するAA配線5への応力を緩和することがで
きる。
また、第1図(b)も第1図(a)と同様であり、チツ
ブ端15bの角度を第1図Φ)に示すように、90°以
上(この場合は135°)にすることにより、応力集中
を緩和している。この第1図Φ)において、(イ)。
ブ端15bの角度を第1図Φ)に示すように、90°以
上(この場合は135°)にすることにより、応力集中
を緩和している。この第1図Φ)において、(イ)。
(ロ)はそれぞれ135°の角度を示す。
このように、チップ主面に隣接する断面部分に、面取υ
を有する構造の断面形状を得るには、いくつかの方法が
考えられるが、例えば、第」図(a)に示す形状に対し
ては、その構造を得るための一方法の説明図である第2
図の(a)に示すようなダイヤモンドホイール16aで
、また、第4図の)に示す形状に対しては、第2図の(
b)に示すようなダイヤモンドホイール16bで、それ
ぞれSiウェーハに切り溝を入れてチップを分割するこ
とにより実現することができる。
を有する構造の断面形状を得るには、いくつかの方法が
考えられるが、例えば、第」図(a)に示す形状に対し
ては、その構造を得るための一方法の説明図である第2
図の(a)に示すようなダイヤモンドホイール16aで
、また、第4図の)に示す形状に対しては、第2図の(
b)に示すようなダイヤモンドホイール16bで、それ
ぞれSiウェーハに切り溝を入れてチップを分割するこ
とにより実現することができる。
なお、以上の説明においては、SiのICのチップにつ
いて述べたが、本発明はこれに限定されるものではなく
、他の半導体ICでも同様に適用することができ、また
、配線材料もAlに限定されないことは勿論である。
いて述べたが、本発明はこれに限定されるものではなく
、他の半導体ICでも同様に適用することができ、また
、配線材料もAlに限定されないことは勿論である。
以上説明したように、本発明によれば、複雑な手段を用
いることなく、チップ周辺の形状を面取シして応力の集
中を緩和する簡単な構成によって、ICチップ周辺にお
けるエポキシ樹脂による応力集中を緩和することができ
、配線材料の変形を防止することができるので、実用上
の効果は極めて大である。
いることなく、チップ周辺の形状を面取シして応力の集
中を緩和する簡単な構成によって、ICチップ周辺にお
けるエポキシ樹脂による応力集中を緩和することができ
、配線材料の変形を防止することができるので、実用上
の効果は極めて大である。
第1図は本発明による半導体集積回路チップの実施例を
示す構成図、第2図は第1図に示す実施例の構造を得る
だめの方法の説明図、第3図は従来の半導体集積回路チ
ップをプラスチックパッケージに収納した場合の断面図
、第4図および第5図はAI!配線の変形が生じること
の説明図、第6図は従来法による8iウエーハの分割法
の説明図である。 411#参〇ICチツプ、5・#赤−Al配線、11@
111111チツプ端、15a、15b* @ a m
チップ端。
示す構成図、第2図は第1図に示す実施例の構造を得る
だめの方法の説明図、第3図は従来の半導体集積回路チ
ップをプラスチックパッケージに収納した場合の断面図
、第4図および第5図はAI!配線の変形が生じること
の説明図、第6図は従来法による8iウエーハの分割法
の説明図である。 411#参〇ICチツプ、5・#赤−Al配線、11@
111111チツプ端、15a、15b* @ a m
チップ端。
Claims (1)
- 半導体集積回路チップの周辺断面において、チップ主
面に隣接する断面部分に、面取りを有する構造からなる
ことを特徴とする半導体集積回路チップ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60026814A JPS61187258A (ja) | 1985-02-14 | 1985-02-14 | 半導体集積回路チツプ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60026814A JPS61187258A (ja) | 1985-02-14 | 1985-02-14 | 半導体集積回路チツプ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61187258A true JPS61187258A (ja) | 1986-08-20 |
Family
ID=12203751
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60026814A Pending JPS61187258A (ja) | 1985-02-14 | 1985-02-14 | 半導体集積回路チツプ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61187258A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005101673A (ja) * | 2005-01-11 | 2005-04-14 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2010034278A (ja) * | 2008-07-29 | 2010-02-12 | Rohm Co Ltd | 半導体装置 |
-
1985
- 1985-02-14 JP JP60026814A patent/JPS61187258A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005101673A (ja) * | 2005-01-11 | 2005-04-14 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2010034278A (ja) * | 2008-07-29 | 2010-02-12 | Rohm Co Ltd | 半導体装置 |
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