JP4786887B2 - 半導体装置の製造方法および半導体装置 - Google Patents

Description

本発明は、半導体装置の製造方法に関し、特に可視域〜紫外域における発光ダイオード、可視域〜紫外域における半導体レーザ、または高速トランジスタなどの、ヘテロ接合を有するIII族窒化物半導体装置の製造方法、およびこれらのヘテロ接合を有するIII族窒化物半導体などにより作製される半導体装置や半導体ウェハに関する。

ＧaＮ、ＩnＮ、ＡlＮやこれらを主成分とする混晶からなるIII族窒化物半導体は、可視光〜紫外線の波長領域に対応するエネルギーギャップを有するワイドバンドギャップのヘテロ構造を形成することが可能な半導体材料であるため、ＬＥＤや半導体レーザ、高温環境において動作可能な高速トランジスタなどの材料として好適である。

ＧaＮなどのIII族窒化物半導体は、通常、サファイアやＳiＣなどの異種基板上で成長させることが多いため、基板とIII族窒化物成長層との間の熱膨張係数や格子定数の差によって成長の際に歪を生じる。あるいは、ＧaＮ上にＡlＧaＮやＩnＧaＮからなるヘテロ構造を形成した場合は、ＧaＮとＡlＧaＮとＩnＧaＮとの間で格子定数や熱膨張係数が異なるため、やはり成長の際に歪を生じる。このような歪が蓄積され、ある限界に達すると、成長層にクラックが生じてしまう。そのため、種々の対策が講じられている。

例えば、光閉じ込めヘテロ構造を攻勢する層の一方にＩnＧaＮを用いることで歪を緩和する技術が開示されている（特許文献1参照）。その他には、凹凸を有するｐ−ＧaＮ上にIII族窒化物層を形成することで歪を緩和する技術が開示されている（例えば、特許文献２参照）。

上記のような方法により、歪を緩和して成長層の厚さを厚くしたり、下地との組成差が大きい成長層であっても、クラックを生させること無く成長させることを可能としている。
特開平１１−７４６２１号公報 特開２００２−９３４１号公報

ところが、従来の構造では、歪を低減することができるが、破壊限界以上の歪が加わるような成長をした場合は、クラックが半導体装置や半導体基板に伝播してしまうという課題があり、下地と成長層との組み合わせについての制限もある。

また、紫光〜紫外線のような短波長の発光デバイスに、ＩnＧaＮを用いた膜ヘテロ構造の半導体材料を適用した場合は、ＩnＧaＮ層が光吸収層として働くため、発光効率が著しく低下し、高効率な半導体装置を得ることができないという課題がある。さらに、下地構造のｐ−ＧaＮに凹凸を形成する方式では、下地層に導電性のあるｐ−ＧaＮを用いているため、高速トランジスタにこの方法を適用すると、最大動作周波数が低下するという課題がある。

そこで、本発明は、上記の課題に鑑みてなされたものであり、破壊限界以上の歪が加わった場合においても、クラックの影響を軽減して歩留り率の高い半導体装置を形成することが可能な半導体装置の製造方法、およびクラック発生の抑制が可能な半導体装置や半導体基板の製造装置を提供することを目的とする。

上記目的を達成するために、本発明に係る半導体装置の製造方法は、複数の半導体層からなるデバイス領域に形成される半導体装置の製造方法であって、デバイス領域の周囲に溝が形成されている基板を用いて、前記デバイス領域に半導体層を成長させる半導体成長ステップを有することを特徴とする。

これにより、上記の溝が形成されるので、発生したクラックの影響を軽減して歩留り率の高い半導体装置を製造することが可能となる。
さらに、本発明に係る半導体装置の製造方法は、より好ましくは、前記半導体成長ステップは、前記半導体層を成長させる前に、前記デバイス領域の内側の基板上に溝を形成したり、前記半導体成長ステップに係る半導体層は、ほぼ平坦に埋め込むように形成してもよい。

これにより、低欠陥で高信頼性の半導体装置を形成すると共に、クラックのない半導体装置を製造することが可能となる。
また、本発明に係る半導体装置は、デバイス領域の周囲に溝が形成されていることを特徴とする。このような溝を形成することで半導体装置にクラックが発生することなく高信頼性の半導体装置を提供することが可能となる。

さらに、本発明に係る半導体ウェハは、複数形成された各デバイス領域の周囲に溝が形成されていることを特徴とする。このような溝を形成することでクラックの発生がない半導体装置が形成されたウェハを提供することが可能となる。

以上のように、本発明の半導体装置の製造方法によれば、ウェハ全面にわたってクラック無く半導体層を形成する方法を提供でき、高性能な窒化物半導体装置などを量産性よく製造する方法を提供できるという効果がある。また、本発明の半導体装置によれば、特に熱衝撃などに対して信頼性が高い半導体装置を提供できるという効果がある。

以下、本発明に係る実施の形態について、図面を参照しながら詳細に説明する。
（実施の形態１）
図１から図７を参照しながら、実施の形態１における紫外発光ＬＥＤ装置２０（後述の図３（ｊ）参照）の製造方法について説明する。なお、図１〜図３は、本実施の形態における紫外発光ＬＥＤ装置２０の製造方法のプロセスを、断面図を用いて示したものである。図１（ａ）に示す基板１は、ｎ型の６ＨＳiＣであり、その直径は２インチである。

まず、III族原料としてトリメチルアルミニウム、Ｖ族原料としてアンモニア、キャリアガスとして水素を用いる、有機金属気相成長（ＭＯＣＶＤ）法により、基板１の上に、１０００℃の高温でＡlＮ層２を厚さが１μｍになるように形成する（図１（ｂ））。

引き続き、ＡlＮ層２の上に、１０００℃の高温でｎ型のＡl_0.2Ｇa_0.8Ｎからなる下地層３を厚さが２μｍになるように形成する（図１（ｃ））。なお、ＡlＧaＮは、トリメチルガリウムにトリメチルアルミニウムを適切な割合で混ぜて成長させることにより得ることが可能である。また、ｎ型のドーパントにはＳiやＧeなどを用いることができ、それぞれ、モノシランやモノゲルマンをＭＯＣＶＤ法の原料ガスに混合して用いることでｎ型ＡlＧaＮを成長することが可能である。このとき、下地層３の厚さを２μｍ程度に薄くしたため、下地層３にはクラックが生じない。

次に、図１（ｄ）に示すように、下地層３の上にフォトレジストによるマスク４を設ける。このときのマスクパターンは、後述の溝５０１、５０２が形成される領域以外の領域が被覆されるようにパタニングされる。

さらに、マスク４を設けた下地層３をエッチングすることで、ストライプ状の溝を設ける。ＬＥＤの発光領域や電極を形成するデバイス領域６１には、マスク４を除去した後の周期（即ち、隣の溝同士の間隔６１１）が１０μｍ、平坦部の幅６１２が８μｍとなるように第１の溝５０１が形成される。また、デバイス領域を取り囲むデバイス周辺領域６２には、マスク４を除去した後の周期（（即ち、隣の溝同士の間隔６２１）が２０μｍ、平坦部の幅６２２が１３μｍとなるように第２の溝５０２が形成される（図２（ｅ）、（ｆ））。このように、第１の溝５０１同士の間隔は、第２の溝５０２同士の間隔より狭くなるように形成する。なお、図１〜図３の断面図は、溝を一方向から見た図なので、溝の形成パターンについては後でより詳細に説明する。エッチング方法としては、例えば塩素ガスを用いる反応性イオンエッチング（ＲＩＥ）を用いることができる。

なお、マスク４は、下地層３のエッチング後、アセトンなどの有機溶剤を用いて除去する（図２（ｆ））。
次に、図２（ｇ）に示すように、厚さ２μｍのＡl_0.2Ｇa_0.8Ｎからなるｎ型の第１クラッド層６、厚さ５ｎｍのＡl_0.15Ｇa_0.85Ｎからなる活性層７、厚さ０．２μｍのＡl_0.2Ｇa_0.8Ｎからなるｐ型の第２クラッド層８を、ＭＯＣＶＤ法を用いて成長させる。なお、ｐ型のドーパントにはＭgやＢeを用いることが可能であり、それぞれビスシクロペンタジエニルマグネシウムやビスシクロペンタジエニルベリリウムなどをＭＯＣＶＤ法の原料に加えることでドーピングすることが可能である。なお、第１クラッド層６、活性層７、第２クラッド層８は、下地層３の上にエピタキシャル成長されており、下地層３と面方位が一致している。

このとき、デバイス領域６１では、下地層３に形成された第１の溝５０１の平坦部の幅６１２を８μｍと小さくしたために、第１の溝５０１は埋め込まれて、第１の溝５０１上では第１クラッド層６、活性層７および第２クラッド層８の表面は、ほぼ平坦になってしまう。

一方、デバイス周辺領域６２では、第２の溝５０２の平坦部の幅６２２を１３μｍとすることで、溝５０２が埋め込まれて平坦にならない程度としたために、成長途中のｎ型の第１クラッド層６、活性層７には、それぞれ成長途中の溝５０２ａ、成長途中の溝５０２ｂ、第３の溝５０２ｃが形成される。成長完了時には第３の溝５０２ｃが第２クラッド層８の表面に形成される。なお、上記の成長が進むにつれて、それぞれの溝の幅は、成長途中の溝５０２ａ、成長途中の溝５０２ｂ、第３の溝５０２ｃの順に狭くなっている。なお、溝の寸法の詳細については後述する。

次に、窒素雰囲気中で７００℃、１０分加熱することにより、ｐ型の第２クラッド層８を低抵抗化させた後（図示せず）、図３（ｈ）に示すように、ｎ型の第１クラッド層６をエッチングにより露出させる。このとき、ＲＩＥなどのエッチングを用いると、第２の溝５０２の上部は、第３の溝５０２ｃの形状を保ったままエッチングが進行し、第３の溝５０２ｃとほぼ同じ形状の第４の溝５０２ｄがｎ型クラッド層６に形成される。このとき、第２の溝５０２の形状や第４の溝５０２ｄの形状によっては、第４の溝５０２ｄの側面に活性層７や第２クラッド層８が残ることがあるが、それでも、後述の素子特性やクラック伝播抑制には影響ない。

このように、本実施の形態のＬＥＤでは、下層のｎ型の第１クラッド層を露出する工程があるため、第４の溝５０２ｄが形成されるべくエッチングを行う必要がある。下層の層を露出する工程がなければ、第４の溝５０２ｄは形成されず、第３の溝５０２ｃが実施の形態４で述べるクラックの伝播を抑制するように作用する。

さらに、図３（ｉ）に示すように、Ｔi／Ａlからなるｎ型電極９、Ｎi／Ａuからなるｐ型電極１０を形成する。電極形成の詳細は図示していないが、蒸着などで金属を形成した後、フォトリソグラフィーで金属をパタニングし、その後に５００℃から１０００℃の雰囲気でアニールする方法などを選択することが可能である。本実施の形態では、基板１としてＳiＣを用いているため、基板側からは紫外光はほとんど透過しない。そのため、ｐ型電極１０は薄く形成して透明電極とするか、櫛形電極にするなどでｐ型電極側から光を取り出せる構造とすることが好ましいことはいうまでもない。

最後に、図３（ｊ）に示すように、第２の溝５０２および第４の溝５０２ｄが形成されている領域をダイシングソーを用いて切断することにより、１つ１つ紫外発光ＬＥＤ装置２０が分離され、いわゆるＬＥＤチップが完成する。

なお、ダイシングソーによる切断時に、樹脂フィルムにウェハを貼り合わせるなどにより、切断後にＬＥＤチップが散逸しないようにするとよいことはいうまでもない。
なお、この後、目的に応じて樹脂パッケージにて紫外発光ＬＥＤ装置２０を封止したり、ベークライトなどの樹脂基板上に紫外発光ＬＥＤ装置２０を表面実装するなどの工程を設けても良いことはいうまでもない。

次に、第１の溝５０１、第２の溝５０２、第３の溝５０２ｃの形成とその効果について、詳細に説明する。図４は、上記図２（ｆ）の工程における半導体基板の全面を表す平面図である。なお、図中にはＡlＧaＮの方位が示してあるが、図面中で数字の上のバーで示されている記号を、本明細書中では「−１」のようにマイナス記号を用いて表現することとする。また、図４は、パターンの配置を概略的に表す図で、実際のパターンを縮小・拡大した図とは配置やサイズが異なっている。

図４において、表面は下地層３となっている。なお、図中の基板１の方位と下地層３の方位は面内で３０°回転していることが知られている。
図４の装置領域５１の中には、図５に示すように、第１の溝５０１が形成されたデバイス領域６１と、第２の溝５０２が形成されたデバイス周辺領域６２およびデバイス周辺領域６３が繰り返し形成されている。上記装置領域５１の外側の周辺領域５２は、基板周辺部のため、ＧaＮ層の厚さ等にばらつきが大きく紫外発光ＬＥＤ装置２０の形成には適さない。周辺領域５２には紫外発光ＬＥＤ装置２０を形成しないため、本実施の形態では、周辺領域５２には溝５０１や溝５０２を形成しないこととする。なお、図５は、図４の一つのデバイス領域６１の周辺の拡大図の一例である。

デバイス領域６１は、上記紫外発光ＬＥＤ装置２０の発光領域や電極が形成される領域である。デバイス周辺領域６２は、隣り合うデバイス領域６１の辺と平行に、すなわちＡlＧaＮ＜０１−１０＞方向に溝５０２が形成されている。デバイス周辺領域６３にも、隣り合うデバイス領域６１の辺と平行に、すなわちＡlＧaＮ＜１１−２０＞方向に溝５０２が形成されている。

デバイス領域６１は、一辺３００μｍの正方形である。デバイス周辺領域６２とデバイス周辺領域６３の幅は、ともに５０μｍである。最外周以外では、デバイス領域６１が隣り合っているので、第２の溝５０２が形成されている領域の幅は１００μｍとなる。

図５において、デバイス周辺領域６２の溝をＡ−Ａ’で切断した場合の断面図を図６に示す。図６に示すように、デバイス領域６１における溝５０１は、１０μｍ周期で形成されており、ストライプ状の凹凸が繰り返されている。ストライプの方向は＜０１−１０＞である。さらに、第１の溝５０１の深さは１．５μｍである。

本実施の形態では、第１の溝５０１の上部の平坦部の幅が２μｍであり、底部の平坦部の幅よりも３μｍ狭く（即ち、斜面の幅が１．５μｍとなるように）形成されている。その結果、第１の溝５０１の上部の開口部の幅は８μｍとなる。これは、ＲＩＥによるエッチングにおいて、下地層３のみならずフォトレジストによるマスク４もエッチングされるためである。特にマスク４がエッチングされるときは、マスク４の角の部分がより多くの反応性分子に曝されるため、エッチングとともにマスク４が後退して、下地層３には斜面が形成される。

一方、デバイス周辺領域６２における第２の溝５０２は、２０μｍ周期のストライプ状の凹凸が繰り返された形状である。第２の溝５０２は、第１の溝５０１と同時に形成しているため、前述と同様の事情で第２の溝５０２は上部で広がっており、その開口部の幅は１３μｍとなる。

このように第１の溝５０１と第２の溝５０２とを同時に形成すると、溝を形成する工程が１回で完了するのみならず、溝の段差の斜面形状が同じになるために埋め込み成長の条件が同じとなるなど、後のプロセスの制御が容易になるので好ましい。

第１の溝５０１および第２の溝５０２をＢ−Ｂ’で切断した場合の断面図については図示していないが、デバイス周辺領域６３はストライプ方向が＜１１−２０＞方向である以外は、上記図６の場合（Ａ−Ａ’で切断した場合の断面図）と同様の構造である。また、Ｂ−Ｂ’で切断した場合の断面付近を見ると、デバイス領域６１のストライプは断面に平行になっている。

なお、デバイス領域６１の溝の形状については、第２クラッド層８がほぼ平坦に埋め込まれる形状であれば、方向や幅や深さについて特に限定はない。
デバイス周辺領域６２やデバイス周辺領域６３の形状については、後述する実施の形態３でより詳細に述べるが、溝の幅をデバイス領域６１よりも広くすることで、第２クラッド層８に溝５０２ｃが形成されるように設定することが、本発明の効果を発現させるために重要である。

具体的には、本実施の形態では、溝を横方向に埋め込む速度は縦方向の速度の２倍程度であった。その場合、第１クラッド層６を２μｍの厚さ成長すると、横方向には段差の片側で４μｍ、両側では８μｍ埋め込まれることとなる。その結果、第１クラッド層６の表面は、デバイス領域６１上では平坦となる。一方、デバイス周辺領域６２上およびデバイス周辺領域６３上の第１クラッド層６に形成される埋め込み途中の溝５０２ａの幅は５μｍとなる。さらに、５ｎｍの厚さの活性層７、０．２μｍの厚さの第２クラッド層８を成長させた場合、デバイス領域６１上では平坦な第１クラッド層６上の成長となる。一方、デバイス周辺領域６２およびデバイス周辺領域６３上では、溝幅がさらに０．８μｍ程度狭くなって、第３の溝５０２ｃの幅は４．２μｍ程度となる。なお、埋め込み途中の溝５０２ｂの幅は、活性層の厚さが５ｎｍと非常に薄いので、溝が狭まる量は約０．０２μｍと非常に小さく、ほぼ５μｍである。

以上詳細に説明したように、最終的にＬＥＤチップの表面に形成される溝５０２ｄの幅は４．２μｍである。
また、デバイス領域６１の溝の幅の設定については、例えば、第２クラッド層８まで成長させて初めてクラックが発生するような構成であれば、第２クラッド層８が平坦に埋め込まれていれば十分である。この場合、デバイス領域６１における第１クラッド層６や活性層７に溝があっても良い。

図７に、ｐ型クラッド層８を形成させた後、すなわちＭＯＣＶＤ成長完了後の基板全体の平面図を示す。なお、図７は、パターンの配置を概略的に表す図であり、実際のパターンを縮小・拡大した図とは配置やサイズが異なっている。

周辺領域５２では、下地層３の（０１−１０）面およびそれと等価な面に形成されるクラック５５が観測された。このＡlＮ層２上に、ＡlＧaＮの下地層３、ｎ型クラッド層６、活性層７、ｐ型クラッド層８を成長させたため、格子定数が大きなＡlＧaＮが、格子定数の小さなＡlＮから圧縮歪を受けることにより生じたものである。一方、ＳiＣの熱膨張係数は、全Ａl組成域でＡlＧaＮの熱膨張係数より小さいため、成長温度から室温に下げる過程でＡlＧaＮは引っ張り歪を受ける。クラックは、主に、引っ張り歪を受けたときに発生するので、熱膨張係数差による歪が格子定数差による歪よりも大きくなったときに、ＡlＧaＮにクラックが生じたと考えられる。引っ張り歪が蓄積されると、基板周辺部には格子欠陥や基板を円形に整形する時の研磨傷が多数存在するため、これらの傷などを起点として基板周辺部から中央部に向かってクラックが発生したと考えられる。

一方、装置領域５１内に形成されているデバイス領域６１には、クラックは観測されなかった。これは、半導体装置には第３の溝５０２ｃが形成されていることでデバイス領域６１へのクラックの伝播が阻止されたためである。より詳細なメカニズムとしては、図７のクラック５５ａに示すように、第３の溝５０２ｃによってクラックの伝播が阻止される効果や、クラック５５ｂやクラック５５ｃのように一旦発生したクラックが、第３の溝５０２ｃに沿って伝播して、デバイス領域６１へは伝播しない効果などがある。そのほかに、第３の溝５０２ｃが形成されることで、第１クラッド層６から上の層は平面的に分断されて歪が小さくなる効果、第２の溝５０２や第３の溝５０２ｃの斜面で歪が分散される効果により、クラックの発生自体が少なくなる効果もある。これらが複合的に作用してデバイス領域６１へのクラック伝播が防止される。

なお、第３の溝５０２ｃに沿ってクラックが伝播しやすくするには、第３の溝５０２ｃの深さや幅を適切に選ぶ必要がある。深さについては、１０ｎｍ程度以下の深さになると、成長による表面荒れとほとんど変わらない程度の溝の深さになってしまうので、深さは１０ｎｍ以上とすることが好ましい。一方、深くエッチングすれば、より一層、クラックがデバイス領域６１へ伝播しにくくなるので好ましい。ただしこのときは、エッチング時間が長くなるなど実用上問題となることがある。そこで０．５μｍから５μｍ程度の深さにするのが実用的である。

第３の溝５０２ｃの幅については、幅が１０ｎｍ以下となれば、やはり成長による表面荒れとほとんど変わらない程度の溝の幅になってしまうので、幅は１０ｎｍ以上とすることが好ましい。一方、幅を１００μｍ以上と大きくしてしまうと、クラックが溝に沿わずに溝から外れてデバイス領域６１へ伝播してしまうことがある。そのため、溝の幅としては１００μｍ以下とすることが好ましい。一方で、溝５０２ｄを形成する領域はデバイスを形成する領域ではないので、ウェハに効率的にデバイスを形成するためには、溝は狭い方がよい。以上の事情より、０．５μｍから５０μｍの程度の幅にするのが実用的である。

なお、クラックの発生は、前述のように成長中と１０００℃で成長した後に室温に冷却する過程と、２つの発生過程を考えなければならない。これらのクラック発生を抑制するには、第２の溝５０２を形成する順序として、第１クラッド層６の成長前に溝を形成することが重要である。

なお、ごく稀な例として、下地層上に下地層より格子定数が小さな層と下地層より格子定数が大きな層を順次成長させる場合、格子定数が小さな層では引っ張り歪によるクラックが発生しやすいので、成長中に溝が残っている必要があるが、格子定数が大きな層では圧縮歪が加わるのでクラック防止の必要がない構成が考えられる。このような場合は、最表面に溝５０２ｃが形成されなくてもよい場合がある。

デバイス領域６１における下地層３には周期の小さな第１の溝５０１が形成されており、それが埋め込まれる上に活性層７が形成されているため、デバイス領域６１の第２クラッド層の表面にはクラックの伝播を促進するような溝が無いことも、デバイス領域６１へのクラック伝播の防止に寄与する。

なお、そのような効果からすると、デバイス領域６１の第２クラッド層８の表面は完全に平坦であることが理想的であるが、現実的には第２クラッド層８の表面にごく浅い残存する溝や、ピットとよばれるくぼみが残ることがある。これら残存する溝やピットはクラック伝播の起点となることがあるので、クラック伝播を防ぐには残存する溝やピットは第３の溝５０２ｃよりも小さくするのが好ましい。例えば、残存する溝やピットの幅を、第３の溝５０２ｃの幅の５分の１程度以下とするなどが好ましい。

このように、特に、層を平面的に分断する効果と発生したクラックを第３の溝５０２ｃに沿って伝播させる効果によって、通常、格子定数差や熱膨張係数差が大きくてクラック無く半導体装置を形成することが困難な基板と層を組み合わせた半導体装置が形成可能となる。

そのため、上記図１〜図３や上記図５、図６におけるデバイス周辺領域６２およびデバイス周辺領域６３の溝の周期を小さくするか、第１クラッド層６を厚くして、完全に溝５０２が埋め込まれる構成にすると、クラック５５が周辺領域５２のみならず、装置領域５１内にも伝播して、ほとんどの装置が動作不良を起こすことはいうまでもない。

前述のように、デバイス領域６１には周期の小さな第１の溝５０１が形成されており、それが埋め込まれる上に活性層７が形成されているため、活性層７には低欠陥の領域が形成される。なお、表面に段差を形成した基板上へIII族窒化物半導体層の埋め込み成長を行うと、III族窒化物半導体層に低欠陥の領域が形成されることは、特許第３２０１４７５号などに記載されているとおりである。また、段差の形成方法としてはIII族窒化物半導体を成長させる前の基板、すなわち本実施の形態のサファイア基板など、に直接段差を形成する方法と、本実施の形態のように、基板表面にIII族窒化物半導体を成長させた後に、III族窒化物半導体に段差を形成する方法などを選択することができる。

このような低欠陥領域が形成されると、半導体装置の寿命が延び、発光強度が増加する効果がある。
すなわち、本発明の構成によれば、格子定数差や熱膨張係数差によるクラックを抑制しながら、低欠陥領域を有することで長寿命で高効率のデバイスを形成できるという効果が得られ、しかも低欠陥化用溝とクラック伝播抑止用溝とを同時に形成しているため、工程が少なくてよいという効果がある。

次に、第４の溝５０２ｄの形成について説明する。
前述のように、第４の溝５０２ｄは、図３（ｈ）のように下部の層を露出する工程が存在する場合に形成する。第４の溝５０２ｄは、ＲＩＥのように全ての領域でほぼ同じエッチング速度でエッチングが進む場合、第３の溝５０２ｃの形状とほぼ同じ形状で形成される。第４の溝５０２ｄが存在すると、図３（ｉ）の電極形成時のストレスによるクラック発生の防止や、実施の形態４で述べるようなデバイスを形成した後の信頼性向上などに効果がある。

次に、ダイシングソーでのチップ分離について説明する。
第２の溝５０２および第４の溝５０２ｄが形成されている幅、すなわち図５の平面図における隣り合うデバイス領域６１の間隔が１００μｍとなるので、ダイシングソーの刃の幅を１００μｍ未満とすれば、デバイス領域６１が切断されることなく紫外発光ＬＥＤ装置２０を分離することができる。

すなわち、本実施の形態によれば、第２の溝５０２を形成することによって、成長時のクラックの発生を防止できることに加え、第２の溝５０２の領域をダイシングソーの切りしろとして用いることで、デバイス領域６１にはなんら制限を与えることなく、デバイス領域６１に発生するクラックを防ぐという効果が得られる。

なお、本実施の形態では、III族窒化物半導体の成長にＭＯＣＶＤ法を用いたが、分子線成長（ＭＢＥ）法、ハイドライド気相成長（ＨＶＰＥ）法、その他の成長方法を用いても、同様の効果が得られることはいうまでもない。

なお、本実施の形態では、６ＨＳiＣ基板１を用いているが、６ＨＳiＣに変えて、他のポリタイプのＳiＣ基板、サファイア基板、Ｓi基板、ＧaＮ基板、ＡlＮ基板あるいは、これらの結晶を積層させた基板を用いた場合、熱膨張係数や格子定数の関係でクラックが発生する膜厚が異なるが、溝５０２を形成することでクラックが防止できる事情は同じであることはいうまでもない。

なお、本実施の形態では、基板１に接して高温で成長するＡlＮ層２を形成しているが、これに替えて、低温ＡlＮバッファ層、基板表面の窒化、基板表面のＧaＣｌ処理などを用いることが可能であることはいうまでもない。

なお、本実施の形態では、ＲＩＥのマスク４としてフォトレジストを用いているが、フォトレジストに替えてＳiＯ2やＳiNなどの誘電体、ＮｉやＡlなどの金属、これらを積層した膜などを用いてもよいことはいうまでもない。この際、フォトレジストに替えてＳiＯ2などの、エッチングされにくい材料を用いれば、下地層３に形成される斜面が、より垂直に近づくのはいうまでもない。この際、斜面がより垂直に近づけば、斜面の底部へ原料が届きにくくなり、空隙が形成されることがあるが、空隙が形成されてもクラック防止効果が損なわれることはなく、むしろ、若干ではあるが歪が開放されてクラック防止に有効である。

なお、本実施の形態では、主にＡlＮとＡlＧaＮにより構成された、紫外発光ＬＥＤ装置２０を例示したが、紫外発光ＬＥＤ装置に替えて、可視から紫外までのＬＥＤ装置あるいはＬＤ装置、高速トランジスタなどで、クラックおよび欠陥密度が問題となる場合において、同様に有効であることはいうまでもない。その場合、発光波長やトランジスタ構造に応じて、他のIII族窒化物半導体材料を用いることができ、具体的には、ＡlＮやＡlＧaＮに替えて、ＧaＮやＩnＧaＮやＡlＧaＩnＮなどを用いることができる。

なお、ＬＤ装置の場合は、共振器方向に溝が形成されるとモードが影響を受けるので、必要に応じて、へき開やダイシング、スクライビングなどで共振器方向に形成された溝を切断してもよいことはいうまでもない。

（実施の形態２）
図８から図１４を参照しながら、実施の形態２における紫外発光ＬＥＤ装置３０（図１０（ｊ）参照）の製造方法について説明する。本実施の形態では、デバイス領域６１に低欠陥化のための段差が形成されていなくても、クラック抑制の効果がある実施例について示す。

図８（ａ）は、基板１の断面図である。
ｎ型の６ＨＳiＣからなる基板１の上に、ＭＯＣＶＤ法により、ＡlＮ層２を１μｍの厚さになるように形成する（図８（ｂ））。

次に、ＡlＮ層２の上にｎ型のＡl_0.2Ｇa_0.8Ｎからなる下地層３を厚さ２μｍ形成する（図８（ｃ））。
図８（ｄ）に示すように、下地層３の上にフォトレジストによるマスク４を設ける。このときのマスクパターンは、後述の溝５０２が形成される位置以外が被覆されるようにパタニングされており、デバイス領域６１には故意に段差を設けないこととする。

さらに、マスク４を設けて下地層３をＲＩＥなどでエッチングすることで、溝５０２を設ける。デバイス領域６１は溝がなく、ＬＥＤのデバイス周辺領域６２では周期が２０μｍのストライプ状の溝を形成する（図９（ｅ））。

エッチング後に、アセトンなどの有機溶剤を用いてマスク４を除去する（図９（ｆ））。
次に、図９（ｇ）に示すように、厚さ２μｍのＡl_0.2Ｇa_0.8Ｎからなるｎ型の第１クラッド層６、厚さ５ｎｍのＡl_0.14Ｇa_0.84Ｉn_0.02Ｎからなる活性層７、厚さ０．２μｍのＡl_0.2Ｇa_0.8Ｎからなるｐ型の第２クラッド層８をＭＯＣＶＤ法を用いて成長する。なお、ＡlＧaＩnＮはトリメチルガリウムとトリメチルアルミニウムとトリメチルインジウムとを適切な割合で混ぜて成長させることにより得ることが可能である。

デバイス周辺領域６２では、第２の溝５０２の幅を、後述のように溝が埋め込まれて平坦にならない程度に広く設定したために、ｎ型の第１クラッド層６、活性層７、第２クラッド層８にも、それぞれ埋め込み途中の溝５０２ａ、埋め込み途中の溝５０２ｂ、第３の溝５０２ｃが形成される。

窒素雰囲気中で７００℃１０分加熱することにより、ｐ型の第２クラッド層８を低抵抗化させた後（図示せず）、図１０（ｈ）に示すように、ｎ型の第１クラッド層６をエッチングにより露出させる。ｎ型の第１クラッド層６には第４の溝５０２ｄが形成される。

さらに、図１０（ｉ）に示すようにＴｉ／Ａlからなるｎ型電極９、Ｎｉ／Ａｕからなるｐ型電極１０を形成する。
最後に、図１０（ｊ）に示すように、第４の溝５０２ｄが形成されている領域に沿ってダイシングソーを用いて１つ１つ紫外発光ＬＥＤ装置３０を切断することにより、ＬＥＤチップが完成する。

図１１は、図９（ｆ）の工程における半導体基板全面を表す平面図である。なお、図１１はパターンの配置を概略的に表す図で、実際のパターンを縮小・拡大した図とは配置やサイズが異なっている。

上記実施の形態１と同様、装置領域５１の中には第１の溝５０１および第２の溝５０２が形成され、周辺領域５２には溝を形成しないこととする。また、装置領域５１中にはＬＥＤ装置パターンが繰り返し形成される。

図１２は、ＬＥＤ装置周辺の詳細図である。デバイス領域６１は、紫外発光ＬＥＤ装置３０が形成される領域である。デバイス周辺領域６２は、隣り合うデバイス領域６１の辺と平行に、すなわちＧaＮ＜０１−１０＞方向に第２の溝５０２が形成されている。デバイス周辺領域６３にも、隣り合うデバイス領域６１の辺と平行に、すなわちＧaＮ＜１１−２０＞方向に第２の溝５０２が形成されている。

デバイス領域６１は、一辺３００μｍの正方形である。デバイス周辺領域６２と、デバイス周辺領域６３とは、ともに幅は５０μｍであり、最外周以外では、デバイス領域６１が隣り合っているためデバイス周辺領域の幅は１００μｍとなる。

図１２の溝６２をＡ−Ａ’で切断した場合の断面図を図１３に示す。領域６１においては、溝は形成されていない。領域６２においては、第２の溝５０２は２０μｍ周期のストライプ状の凹凸が繰り返された形状である。

図１２の溝６３をＢ−Ｂ’で切断した場合の断面図については図示していないが、領域６３はストライプ方向が＜１１−２０＞方向である以外は、Ａ−Ａ’で切断した場合の断面形状と同様の構造である。

図１４に、ｐ型クラッド層８を形成させた後、すなわちＭＯＣＶＤ成長完了後の基板全体の平面図を示す。なお、図１４はパターンの配置を概略的に表す図で、実際のパターンを縮小・拡大した図とは若干配置やサイズが異なっている。

周辺領域５２では、下地層３の（０１−１０）面およびそれと等価な面に形成されるクラック５５が観測されたが、装置領域５１中のデバイス領域６１では、クラックは観測されなかった。第２の溝５０２を形成したことによって、半導体装置表面には第３の溝５０２ｃが形成されており、例えばクラック５５ａからクラック５５ｃに示すように、第３の溝５０２ｃによってデバイス領域６１へのクラックの伝播が阻止された。

本実施の形態の紫外発光ＬＥＤ装置３０では、デバイス領域６１に低欠陥領域が形成されていないが、特に活性層７の材料として、ＡlＧaＩnＮなどＩnを含む混晶を用いることで、欠陥による発光強度の低下を防止することが可能である。

また、ｎ型の第１クラッド層を露出する工程（図１０（ｈ））以降では、第３の溝５０２ｃに応じて形成される第４の溝５０２ｄが、電極形成時のストレスによるクラック発生の防止や、デバイス形成後の信頼性向上に効果をもたらす。

（実施の形態３）
本実施の形態は、溝の平面形状について検討した実施例について示す。以下、図１５および図１６を参照しながら、本実施の形態における紫外発光ＬＥＤ装置４０（(図示せず)の製造方法について説明する。

図１５および図１６は、デバイス領域６１、溝部６４、凸部６５の形状について検討対象の溝の形状を示す図である。上記実施の形態１と全く同じ製造方法を用いてそれぞれの溝を形成させた（即ち、上記図２（ｆ）における溝５０２の形状のみを変更させた）。図１５および図１６における溝部６４は、上記図２（ｆ）における第２の溝５０２に対応し、凸部６５は、上記図２（ｆ）において隣り合う第２の溝５０２に挟まれた、エッチングされていない領域に対応する。

図１５（ａ）〜（ｅ）は、クラック防止に対して効果が認められる溝の形状、すなわち、デバイス領域６１にクラックが生じなかった溝の形状の例である。
図１５（ａ）は、デバイス領域６１が２本の溝部６４と凸部６５に囲まれた形状であり、クラック防止に効果がある。溝部の本数は、図１５（ａ）のように２本、実施の形態１のようにそれ以上の数にすることができる。

図１５（ｂ）は、一本の溝部６４だけでデバイス領域６１を囲んだ形状であり、このように、少なくとも一本の溝部６４でデバイス領域６１を囲むことでクラック防止に効果がある。しかし、溝部６４が一本の場合は、溝部６４を伝播するクラックが溝部を外れて伝播する可能性が高くなるので、より好ましくは図１５（ａ）のように複数の溝を有することがよいことはいうまでもない。

図１５（ｃ）は、溝部６４と凸部６５の境界を特定の面方位、例えば＜１１−２０＞方向と等価な方向を主として溝部６４を構成した場合や、＜１−１００＞方向と等価な方向を主として溝部６４を構成した場合を示す。この場合（０００１）面が６回対称なため、６０°あるいは１２０°の角で囲まれた図形となる。III族窒化物半導体では、もっとも割れやすい面が（１−１００）面とその等価な面、その次に割れやすい面が（１１−２０）面とそれに等価な面なので、これらの特定の面方位としてこれらの方向の溝部６４を形成した場合はクラック防止の効果が高い。

図１５（ｄ）は、溝部６４の中に凸部６５が散在する形状であり、クラック防止に効果がある。
図１５（ｅ）は、デバイス領域６１の左右は、紙面上下方向のストライプ状の溝部６４と凸部６５となっており、デバイス領域６１の上下はデバイス領域６１と同じ幅の溝部６４と凸部６５になっている場合で、ストライプ状の凸部６５からなるので、マスクの作製が容易であるのが特徴である。

一方、図１６（ａ）〜（ｃ）は、クラック防止の効果が低い溝部６４および凸部６５の形状を示したものである。
図１６（ａ）は、紙面左右方向のストライプ状の溝部６４と凸部６５でデバイス領域６１を囲んだ場合である。この形状では、紙面左右の方向からデバイス領域６１へ向かってクラックが伝播しやすい。特にストライプの方向をクラックが発生しやすい上述の方向と等価な方向に近いときはクラックがデバイス領域６１に進入しやすい。

図１６（ｂ）は、図１５（ｅ）とは逆に、デバイス領域６１の左右を左右方向のストライプとし、デバイス領域６１の上下を上下方向のストライプとした場合で、この場合もデバイス領域６１へ向かってクラックが伝播しやすい。

図１６（ｃ）は、図１５（ｄ）とは逆に、凸部６５の中に溝部６４が散在する形状であり、この形状も溝部６４によってクラックの伝播が防止される効果が少ない。
以上、説明したように、デバイス領域６１が閉じた溝部６４で囲んだ形状はクラック防止に高い効果を示し、デバイス領域６１の周囲の溝部６４が閉じていない形状では、クラックがデバイス領域６１へ進入しやすい。

（実施の形態４）
本実施の形態では、溝の形成によるIII族窒化物半導体を用いたＬＥＤ装置の信頼性向上について検討した実施例について示す。

図１７および図１８は、ともに、本願の発明によるＬＥＤチップの平面図と断面図である。図１７は、上記実施の形態１の方法で作製したＬＥＤチップ５０を示す図であり、図１８は、上記実施の形態２の方法で作製したＬＥＤチップ６０を示す図である。

図１７のＬＥＤチップ５０、図１８のＬＥＤチップ６０は、ともに、ダイシングソーでチップを分割する際、およそ５０μｍの幅の刃を用いることで、デバイス領域６１の周囲に約２５μｍの幅にわたって、第４の溝５０２ｄが形成されている領域がある。第４の溝５０２ｄは２０μｍ周期で形成されているため、デバイス領域は少なくとも１本の第４の溝５０２ｄで囲まれている。

一方、図１９は、第１の溝５０１と第２の溝５０２とを形成せずに作製した、すなわち従来の方法で作製したＬＥＤ装置１００を示す図である。上記実施の形態１で述べたように、従来の方法で作製すると、多くの装置は動作不良を起こすが、クラックが存在しない装置がごく少数存在し、これを選別した。

図１７、図１８および図１９の各ＬＥＤ装置の信頼性を、熱衝撃試験で確認した。すなわち、各装置をランプ炉内で室温から４００℃まで約１０秒で一気に加熱し、４００℃に到達後室温に戻すというサイクルを１０サイクル繰り返した後、ＬＥＤ装置を作製した。作製したＬＥＤ装置が均一に発光するかどうか確認したところ、図１７と図１８の本発明に係るチップは動作したのに対し、図１９の従来のＬＥＤ装置はクラックが生じて発光しない領域があらわれ、動作不良を起こした。

以上の結果より、図１７と図１８の本発明に係るＬＥＤ装置は、第４の溝５０２ｄを形成したことによるクラック発生の抑制により、耐熱性に関する信頼性が向上した。
なお、本実施の形態では、直接チップに熱を加える方法により信頼性を確認しているが、大出力のＬＥＤ装置や半導体レーザや高速動作トランジスタなどに本発明を適用することで、瞬間的に強いパルス電流を流す場合など、瞬時に発熱が起こる場合などで、同様に信頼性が向上することはいうまでもない。

さらに、上記実施の形態１〜４においては、各半導体層の成長工程に従って溝を形成する実施例について示したが、予め溝を形成した基板等を用意し、この上に半導体装置を形成するようにしても良い。

以上のように、本発明に係る半導体装置の製造方法は、クラックの影響を回避し得る半導体装置の製造方法に適用が可能であり、高性能な窒化物半導体装置などを量産性よく製造することが可能となる。

（ａ）〜（ｄ）は、本発明の実施の形態１における紫外発光ＬＥＤ装置の製造方法のプロセスを示す断面図である。 本発明の実施の形態１における紫外発光ＬＥＤ装置の製造方法のプロセスを示す断面図である。 本発明の実施の形態１における紫外発光ＬＥＤ装置の製造方法のプロセスを示す断面図である。 上記図２（ｆ）の工程における半導体ウェハを表す平面図である。 上記図４の一つの紫外発光ＬＥＤ装置の周辺の拡大図の一例である。 上記図５の溝をＡ−Ａ’で切断した場合の断面形状を示す図である。 本発明の実施の形態１におけるＭＯＣＶＤ成長完了後の半導体ウェハの平面図である。 本発明の実施の形態２における紫外発光ＬＥＤ装置の製造方法のプロセスを示す断面図である。 本発明の実施の形態２における紫外発光ＬＥＤ装置の製造方法のプロセスを示す断面図である。 本発明の実施の形態２における紫外発光ＬＥＤ装置の製造方法のプロセスを示す断面図である。 上記図９（ｆ）の工程における半導体ウェハを表す平面図である。 上記図１１の一つの紫外発光ＬＥＤ装置の周辺の拡大図である。 上記図１２の溝をＡ−Ａ’で切断した場合の断面形状を示す図である。 本発明の実施の形態２におけるＭＯＣＶＤ成長完了後の半導体ウェハの平面図である。 （ａ）〜（ｅ）は、本発明の実施の形態３における、クラック防止に対して効果が認められる溝の形状を示す図である。 （ａ）〜（ｃ）は、本発明の実施の形態３における、クラック防止に対して効果が低かった溝の形状を示す図である。 （ａ）は、本発明の実施の形態４におけるＬＥＤチップの上面図である。（ｂ）は、本発明の実施の形態４におけるＬＥＤチップの断面図である。 （ａ）は、本発明の実施の形態４におけるＬＥＤチップの上面図である。（ｂ）は、本発明の実施の形態４におけるＬＥＤチップの断面図である。 （ａ）は、従来技術のＬＥＤチップの上面図である。（ｂ）は、従来技術のＬＥＤチップの断面図である。

符号の説明

１ 基板
２ ＡlＮ層
３ 下地層
４ マスク
６ 第１クラッド層
７ 活性層
８ 第２クラッド層
９ ｎ型電極
１０ ｐ型電極
２０ 紫外発光ＬＥＤ装置
３０ 紫外発光ＬＥＤ装置
４０ 紫外発光ＬＥＤ装置
５０ ＬＥＤチップ
５１ 装置領域
５２ 周辺領域
５５ クラック
５５ａ クラック
５５ｂ クラック
５５ｃ クラック
６０ ＬＥＤチップ
６１ デバイス領域
６２ デバイス周辺領域
６３ デバイス周辺領域
６４ 溝部
６５ 凸部
１００ ＬＥＤ装置
５０１ 第１の溝
５０２ 第２の溝
５０２ａ 溝
５０２ｂ 溝
５０２ｃ 第３の溝
５０２ｄ 第４の溝

Claims (4)

1. 上面が平坦な基板を準備する工程と、
   前記基板の上面に第１の半導体層を形成する工程と、
   前記第１の半導体層の上面に、第１の幅を有する第１の溝を形成するとともに、前記第１の幅よりも大きい第２の幅を有する第２の溝を形成する工程と、
   前記第１の溝および前記第２の溝が形成された前記第１の半導体層の上面に第２の半導体層を形成する工程とを含み、
   前記第２の半導体層を形成する工程では、
   前記第２の半導体層の、前記第１の溝の上方部分は平坦であり、前記第２の半導体層の、前記第２の溝の上方部分には前記第２の幅よりも小さい幅を有する第３の溝が形成されるように、前記第２の半導体層を形成する
   半導体装置の製造方法。
2. 前記第２の半導体層の平坦部が形成された領域は、デバイス領域である
   請求項１記載の半導体装置の製造方法。
3. 上面が平坦な基板と、
   前記基板の上面に形成され、第１の幅を有する第１の溝、および、前記第１の幅よりも大きい第２の幅を有する第２の溝が上面に形成された第１の半導体層と、
   前記第１の半導体層の上面に形成され、前記第１の溝の上方部分は平坦であり、前記第２の溝の上方部分には前記第２の幅よりも小さい幅を有する第３の溝が形成された第２の半導体層とを備える
   半導体装置。
4. 前記第２の半導体層の平坦部が形成された領域は、デバイス領域である
   請求項３記載の半導体装置。

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