JP4777613B2 - 磁気トンネル接合を有する磁気装置、メモリアレイ、及びこれらを用いた読み出し/書き込み方法 - Google Patents

磁気トンネル接合を有する磁気装置、メモリアレイ、及びこれらを用いた読み出し/書き込み方法 Download PDF

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Description

この発明は、磁気トンネル接合装置及び該装置を用いたメモリに関する。
本発明はさらに、前記装置における熱磁気書き込み方法(thermomagnetic writing method)及び前記装置の読み出し方法に関する。
本発明は、エレクトロニクスの用途、特に記憶素子及びMRAM(Magnetic Random Access Memory:磁気抵抗メモリ)型メモリ又はダイレクト(又はランダム)アクセス磁気メモリの形成の用途で見出される。
周囲温度で高い磁気抵抗を有するMTJ(magnetic tunnel junctions:磁気トンネル接合)の発展に伴って、MRAM磁気メモリへの関心が再び取り上げられるようになってきた。
磁気トンネル接合を用いた磁気メモリに関しては、例えば次の特許文献1及び非特許文献1を参照されたい。
(1)特許文献1(Gallagherら)
(2)非特許文献1
米国特許第5,640,343号明細書 S.S. P. Parking et al., J. Appl. Phys., vol. 85, no 8, 1999, pp. 5828-5833
添付の図1A及び図1Bは、既知の磁気トンネル接合の構造及び機能を概略的に例示する。
接合には参照番号2が付されている。接合は、2つの磁性体層の間に挟まれた酸化物層3bを含む積層である。この装置は、電流が層の平面に垂直に流れるという違いを除けばスピンゲートのように機能する。
外部磁場(2方向矢印)によって所望の方向に磁化を配向することができるので、磁性体層の一つ3aは、「自由(free)」又は「記憶(storage)」と称され、反強磁性層(単一方向矢印)を用いた交換結合によって磁化方向が固定されるので、他の磁性体層3cは「ピン止め(pinned)」又は「基準(reference)」と称される。
磁性体層の磁化が反平行である場合、接合の抵抗は高く;磁化が平行である場合、前記抵抗は低くなる。これら2つの状態間の抵抗の相対的な変化は、積層中の層に対する適切な材料の選択及び/又は前記材料の熱処理を通じて40%を達成することができる。
接合2は、スイッチングトランジスタ4と上部導電ラインを形成する電流供給ライン6との間に配置されている。前記ラインに流れる電流I1は、第1磁場7を生み出す。電流供給ライン6と直交する、下部導電ラインを形成する導体8は、前記ラインに電流を流すことによって、第2磁場9を生み出すことができる。
「書き込み」モード(図1A)では、トランジスタ4は遮断モード(blocked mode)に置かれ、それゆえにこのトランジスタには電流が流れない。電流供給ライン6及び導体8に電流インパルスを循環させる。その結果、接合2は、2つの直交する磁場にさらされる。磁化の反転、したがって記憶素子の書き込みを誘起するために磁化容易軸に沿って他方の磁場が印加されるのに対して、反転磁場を減少させるために、自由層3aの磁化困難軸に沿って一方の磁場が印加される。
原理的には、個別に取られる各磁場は磁化の切換を誘起するほど十分には強くないので、2つのライン6及び8の交差点に配置された記憶素子のみが反転することができる。
「読み出し」モード(図1B)では、トランジスタは、トランジスタのゲートに正の電流インパルスを送ることによって、飽和型(saturated regime)(すなわち、このトランジスタを横断する電流が最大である)に置かれる。ライン6のみに送られた電流I3は、トランジスタが飽和モードに置かれている記憶素子を横断する。
この電流は、この記憶素子の接合の抵抗を測定することを可能にする。したがって基準記憶素子に関して、記憶素子の状態(「0」又は「1」)を決定することができ、したがって記憶層3aの磁化が基準層3cの磁化に平行であるか又は反平行であるかが知られる。
この種の書き込みメカニズムは、特にトンネル接合アレイにおいて不利である。
1)接合の自由層の磁化の反転は外部磁場の影響の下で引き起こされ、かつ反転磁場は統計的に分布するので、単に上部又は下部導電ラインに沿って生み出される磁場の影響によってある隣接した接合を付随的に反転させることは不可能ではない。高密度メモリに対しては、記憶素子のサイズは確実にサブミクロンであるので、アドレッシングエラーの数が上昇する。
2)記憶素子のサイズの減少により個々の反転磁場の値が増加し;それゆえに記憶素子を書き込むために高電流を必要とし、このため電力消費が増加しがちである。
3)書き込みモードは90°の2つの電流ラインを使用するため、集積密度が制限される。
この発明の目的は、上述の欠点を克服することである。
この発明の一側面によれば、MRAMで使用され得るとともに、アドレッシングエラーを排除しかつ情報の書き込みにおいて優れた再現性を得るために書き込みメカニズムが反転磁場の分布の影響を受けない、磁気トンネル接合磁気装置が提案される。
本発明の他の側面によれば、エネルギー消費量が低い磁気トンネル接合磁気装置が提案される。
他の側面によれば、情報の多層記憶(multi-level storage)を可能にする磁気トンネル接合磁気装置が提案される。この装置は、本発明に係るメモリにおいて、同一の数の記憶素子に対して記憶容量を増加させるという利点を有する。
この発明のさらなる目的は、情報を周囲温度で安定に保つと同時にこれら記憶素子のサイズ、及び前記メモリの書き込みエラーのレベルを減少させることによって磁気メモリを改善することである。
本発明では、知られた特性の磁性材料が用いられ、本発明によれば、前記材料の温度が前記材料の磁化のブロッキング温度を超えて上昇するときに、磁化の反転磁場は非常に低い。
より正確には、この発明は、
−基準層を形成するとともに固定方向の磁化を有する第1磁気層と、
−記憶層を形成するとともに可変方向の磁化を有する第2磁気層と、
−前記第1層を前記第2層から分離するとともに、半導性又は電気絶縁性の第3層と、を含む磁気装置において、
前記装置は、前記記憶層の磁化のブロッキング温度が、前記基準層の磁化のブロッキング温度よりも低く、かつ前記装置はさらに、
−前記磁気トンネル接合を通じて電流を流すよう設けられた、前記記憶層の磁化のブロッキング温度よりも高い温度まで前記記憶層を加熱する手段と、
−前記記憶層に、前記基準層の配向を変えることなく、前記基準層の磁化に対して前記記憶層の磁化の向きを調整することのできる磁場を印加する手段と、
を含む、磁気トンネル接合を備えた磁気装置に関する。
本発明の好ましい実施例によれば、前記記憶層及び基準層のブロッキング温度は、前記トンネル接合の加熱の外側で前記装置の作動温度の値よりも大きな値を有する(作動するときに装置が熱くなることは知られている)。
本発明の装置の第1の具体的な実施例によれば、前記記憶層及び基準層それぞれの磁化は実質的に、前記層の平面に垂直である。
この場合、前記記憶層は、Co−Pt又はCo−Pd合金の単層、あるいは、温度が上昇するときに前記記憶層の保磁力が急速に減少するように、Pt又はPdの層と交互になったCo層の積層によって形成された多層、とすることができる。
変形例として、前記記憶層は、鉄又はニッケル又はクロム及びプラチナ又はパラジウムを有するコバルトリッチ合金の単層、あるいは、温度が上昇するときに前記記憶層の保磁力が急速に減少するようにPt又はPdの層と交互になった、鉄又はニッケル又はクロムを有するコバルトが豊富な合金の層の積層によって形成された多層、とすることができる。
第2の具体的な実施例によれば、前記記憶層及び基準層それぞれの磁化は実質的に、前記層の平面に平行である。
本発明の装置はさらに、前記基準層と結合された第1反強磁性層を含むことができる。
好ましくは、前記第1反強磁性層の磁化のブロッキング温度は、前記記憶層のブロッキング温度よりも高い。
本発明の具体的な実施例によれば、前記基準層は、2つの磁性体層とRu又はRe又はIr又はRhの中間層とを含む多層であり、前記2つの磁性体層は、前記中間層によって分離され、かつ前記中間層を介した相互作用によって反平行に結合されている。
本発明の装置の好ましい実施例によれば、前記装置はさらに、交換異方性によって前記記憶層に結合された第2反強磁性層を含む。
好ましくは、前記第2反強磁性層の磁化のブロッキング温度は、前記基準層のブロッキング温度よりも低い。
前記記憶層に磁場を印加する手段は、前記記憶層内で、スピンが偏極された電子の流れを注入する手段を含むことができる。
この発明はまた、アドレッシング行及びアドレッシング列によってアドレスすることのできる記憶素子のマトリックスを含むメモリであって、前記メモリは、各記憶素子が、
−本発明に係る磁気装置と、
−前記磁気装置と直列に配置された電流切換手段と、を含み、
前記磁気装置は、前記アドレッシング行に連結され、各切換手段は、前記アドレッシング列に連結されていることを特徴とするメモリに関する。
この発明はまた、本発明に係る磁気装置に情報を書き込む方法であって、
−前記記憶層(20a,38,56,86,98,112)を、該記憶層の磁化のブロッキング温度よりも高い温度まで加熱する段階と、
−前記記憶層を冷却している間、前記記憶層に、前記基準層の配向を変えることなく、前記基準層(20c,36,54,82,94,114)の磁化に対して該記憶層の磁化の向きを調整することのできる磁場を印加する段階と、
を含むことを特徴とする方法に関する。
好ましくは、基準層に見られる、記憶の間に印加される磁場の値は、基準層の磁化の反転磁場が、接合を加熱している間に前記層が到達する最大温度で達する値よりも小さい。
本発明の書き込み方法の好ましい実施例によれば、前記記憶層は交換異方性によって反強磁性層に結合され、前記記憶層及び前記反強磁性層を、前記層の磁化のブロッキング温度よりも高い温度まで加熱し、前記反強磁性層を冷却している間、冷却している間に印加される磁場の磁化方向によって予め決定されたどんな方向にも前記記憶層の磁化の向きを調整する。
この発明はさらに、本発明に係る装置に記憶される情報を読み出す方法であって、
−前記磁気トンネル接合(18,52a,52b,52c,52d,74)の抵抗値を決定し、
−前記抵抗値から、前記記憶層の磁化の配向を推定する、
方法に関する。
この発明は、決して制限することなく、実例によって与えられた次の実施例の説明を読み、添付の図面を参照することによって、より完全に理解されよう。
この発明の実施例において、磁気メモリは、本発明に係る磁気装置のマトリックスを含む。「記憶素子」とも称される前記装置のそれぞれは、F1/O/F2の形態の磁気トンネル接合を含む。ここで、F1及びF2はそれぞれ、「記憶磁気電極(storage magnetic electrode)」とも称される磁気記憶層、「基準磁気電極(reference magnetic electrode)」とも称される磁気基準層を示し、Oは、F1とF2との間に構成されトンネル障壁を形成する層を示す。
層F1及びF2のそれぞれは、その磁化の反転磁場(reversal field)によって特徴づけられ、該磁場は、この層を形成する材料の温度の関数である。
この発明において、層F1及びF2の材料は、HcF1と指示された層F1の反転磁場の温度減少がHcF2と指示された層F2の反転磁場の温度減少よりも大いに急速になるよう選択される。
通常、反転磁場が、周囲温度(約20℃)で、F1に対して約100Oe(約8000A/m)及びF2に対して約600Oe(約48000A/m)、200℃で、F1に対して約5Oe(約400A/m)(1Oeが1000/(4π)A/mに等しいことを思い出されたい)及びF2に対して400Oe(約32000A/m)となるように、層F1及びF2に対する材料が選択される。
換言すると、層F1の「磁気ブロッキング温度」、又はより簡単には層F1の「ブロッキング温度」とも称される層F1の磁化のブロッキング温度が、層F2の磁化のブロッキング温度よりも著しく低くなるように、層F1及びF2に対する材料が選択される。
書き込みの間、記憶素子の選択原理はそれゆえに、前記記憶素子の(温度Tmaxまで、通常200℃までの)非常に短時間の加熱を引き起こすことにあり、前記加熱は、情報が格納される磁気層F1の磁化の反転磁場を低下させる効果を有する。
装置の動作原理は温度変化に基づいているので、記憶層及び基準層が好ましくは加熱の外側において装置の動作温度よりも高いブロッキング温度を有さねばならないことは明らかにみえる。
その上、この装置の目的は安定した方法で情報を格納することなので、したがってこの理由のために、前記層は、装置の動作温度よりも著しく高いブロッキング温度を有することが好ましい。
記憶素子を冷却している間、
HcF1(Tmax)<He<HcF2(Tmax)
ここでHeは通常約20Oeと60Oeとの間である、となるように、大きさ(amplitude)Heの磁場が、記憶層F1の磁化の向きを調整することを望む方向に印加される。
次いで、「ピン止め層(pinned layer)」とも称される基準層F2の磁化が常に同一の方向に向けられたままであるのに対して、前記記憶層F1の磁化は、印加磁場Heの方向に向く。
接合の加熱は、接合を通じて短い電流インパルス(数ナノ秒に対して約10A/cmから10A/cm)を送ることによって制御することができる。
磁場Heは、磁気トンネル接合よりも上及び/又は磁気トンネル接合よりも下にある平面に位置する導電ラインに電流インパルスを送ることによって生成される。
冷却している間に記憶層の磁化のスイッチングを引き起こす第2の可能性は、以下に詳細に述べられる技術の一つに従って、前記層に、スピンが偏極した電子の流れを注入することにある。
この場合この発明は、前記層の磁化の反転磁場を減少させるために記憶層の材料を加熱することを、記憶層を通じてスピンが偏極された電子の流れを流すことによって、記憶層を冷却している間にこの磁化に磁気トルクを印加することと、組み合わせることにある。
上部又は下部導電ラインに電流を送ることによって生成された局所場の印加を通じて、スイッチングを、接合の記憶層に偏極されたスピンを有する電子の流れを注入することと組み合わせることがまた可能である。
この発明の4つの主な利点が強調され得る。
1)記憶素子の完璧な選択
この発明は、既知の技術よりもずっと優れた記憶素子の選択を可能にする。実際、記憶素子が、図2に見られるように、既知のMRAMのアーキテクチャを表す正方形アレイに構成されると仮定する。
前記既知のメモリにおいては、3つのレベルのライン:
−書き込みの間、磁気トンネル接合2に印加する磁場Hxを生成するのに役立ち、かつまた読み出しの間、前記接合に対する電気接点として役立つ上部導電ライン10と、
−書き込みの瞬間に、磁場Hyを生成するのにのみ役立つ下部導電ライン12と、
−(飽和した)通過位置(passing posiiton)又は(ブロックされた)閉鎖位置(closed position)にするためにトランジスタゲート4上で動作する制御ライン14と、
に区別される。
既知の書き込み手順によれば、書き込みは、アドレスすることを望む記憶素子で交差する上部及び下部導電ラインに沿って電流インパルスを送ることによって実行される。しかしながら、反転磁場の分布があるならば、ラインに沿って位置させられたある記憶素子は制御されずに反転する危険にさらされる。
この発明では、こういった問題はない。この様子は、本発明に係るMRAMメモリの記憶素子、すなわちセルを形成する、本発明に係る磁気装置16を示す図3に概略的に示されている。
前記記憶素子は、記憶層20aと、基準層20cと、これらの層の間の絶縁又は半導体層20bと、を含む、磁気トンネル接合18を備える。この接合は、上部導電ライン22とスイッチングトランジスタ24との間に配置され、かつライン22に垂直な下部導電ライン26と結合されている。
記憶素子16のトランジスタ24を通過状態に変えることによって、前記トランジスタは、制御ライン28によって、かつ対応する上部導電ライン22に電流インパルス30を送ることによって、命令され、前記電流インパルスは接合18を横切り、その接合の加熱を引き起こす。
しかしながら、図3のメモリの接合は、図2のメモリのように正方形アレイに構成される(さらに図2では素子の構成要素は、括弧内で示された図3の対応する構成要素の前にくる)。したがって、全体のアレイのうち一つの接合のみが電流インパルス30によって加熱され、他の接合の全ては周囲温度のままである。
温度上昇に結びつけられた反転磁場の低下(典型的には、20℃における100Oeから、200℃における5Oeまで)は、周囲温度における反転磁場の分布幅(典型的には100Oe±20Oe)よりもずっと重要である。
したがって、アドレスされた接合を冷却している間、約10Oeの磁場34を生成する電流インパルス32を下部導電ライン26に送ることによって、前記接合の記憶層20aの磁化をスイッチすることのみが確実となる。
しかしながら、ライン26は、磁場を生成するために必須という訳ではない。(第1段階で加熱を引き起こすために用いられた)上部ライン22は、第2段階で、冷却の間、磁場を生成するために、極めて容易に使用することができる。
図3の場合、ライン26を除去すると、(例えば装置を旋回させることによって)層の磁化方向が、磁場を生成する電流ライン22と垂直になることを確実にする必要がある。
したがって図3の記憶素子16の動作は次のようになる。アドレッシングトランジスタ24は通過状態にあるので、書き込みは、接合を約200℃まで加熱するために接合18を介して電流インパルスを送ることによって達成される。接合を冷却している間、電流インパルスは、記憶層20aに磁場を生成するために下部導電ライン26に送られ、これは、所望の方向に前記層の磁化をスイッチさせる効果を有する。
読み出しは、接合を介して電流を流すことによって閉鎖状態のトランジスタを用いて達成され(電流は、熱の発生が少なくなるように書き込みの間よりも小さい)、これにより抵抗を測定することが可能となり、したがって記憶層20aの磁化が基準層20cの磁化に平行であるか又は反平行であるかを知ることができる。
2)消費の減少
書き込みのために生成すべき磁場が、従来技術におけるよりもずっと弱いという事実を仮定すれば、導電ラインに送る磁場インパルスの強度は、著しく減少する。
その上、従来技術における下部導電ラインの一つのインパルス及び上部導電ラインの一つのインパルスと比べて、図3の場合に必要なのは、下部導電ラインの単一のインパルスである。
記憶素子の加熱を引き起こすのに要求される出力は、50Oeの磁場インパルスを生成するよりもずっと小さい(通常、500記憶素子のラインに沿って50Oeの磁場インパルスを生成するのに数十pJであるのと比較して、150nm×150nmの磁気トンネル接合を200℃に加熱するのに1pJ)ので、電気消費(electrical consumption)はこの発明の動作原理を用いて10分の1にすることができるということがわかる。
3)小さな寸法に対する情報の安定性
この発明は、記憶層に対して、周囲温度で高いピンニングエネルギーを有する材料を使用することを可能にする。従来技術では、記憶層のピンニングが高くなればなるほど、記憶層の磁化をスイッチするためにますますエネルギーを供給する必要があるので、このことは可能ではない。
この発明では、材料を加熱することによって、書き込んでいる間のピンニングエネルギーを低くする。このように、周囲温度で高いピンニングエネルギーを有することを可能にすることができる。このことは、小さな寸法に対してかなりの優位点を与える。実際、従来技術では、記憶層に格納される情報は、周囲温度における熱揺らぎに対して不安定になる。
実際、K及びVはそれぞれ、単位体積あたりの磁気異方性(すなわち、より一般的には、単位体積あたりのピンニングエネルギー)及び記憶層の体積を示し、情報は、KV<25kT(ここでkはボルツマン定数であり、Tは温度である)ならば不安定になる。
この発明では、周囲温度におけるピンニングエネルギーの増加によって体積の減少を非常に簡単に補償し、それゆえに用いられた製造方法(例えばリソグラフィー/食刻)が許す限り記憶素子のサイズを減少させることができるのに対して、与えられた材料に対して、記憶素子のサイズを減少させるある瞬間又は他の瞬間に、常にこの限界に到達する。
4)スイッチング原理として偏極スピンを有する電子の流れを注入しかつ加熱する場合の製造の簡便さ
実際、この場合には、局所磁場を生成するためにラインのレベル(level of line)を加える必要はない。一連の記憶素子の製造は単純化されており、このためより高い集積密度を達成することが可能である。
この発明では、後に偏極スピンを有する電子の流れを用いることに戻る。
以下、次の記述において、本発明の様々な実施例を考える。
上で見てきたように、この発明における基本構造は、トンネル障壁Oによって分離された2つの磁気層F1及びF2を含み、この構造はF1/O/F2と称することができる。2つの磁気層は、これら2つの磁気層のうちの一つ(記憶層)の磁化の反転磁場が、温度が上昇するときに、他の磁気層(基準層)の磁化の反転磁場よりもかなり急速に減少するようなものである。
本発明の第1実施例では、2つの層F1及びF2の磁化は、これら層の平面、すなわち、より正確には前記層の界面に垂直である。
層F1及びF2は、純粋な材料、合金、又は一連の交互層を含むことができ、これらのうちのいくつかは磁性を有する。
六方晶構造のCo層は、六方格子のc軸が前記層を含むサンプルの平面に垂直である場合に、これら層の平面に垂直な磁化を有する。CoPt、FePd、及びFePtのような合金層はまた、これら平面に垂直な磁化を有することができる。最後に、例えばCo0.6nm/Pt1.4nmのような、少なくとも一つが磁性を有する2つの異なる材料からなる交互層を含む多層はまた、平面に垂直な磁化を有することができる。
コバルトはたいてい、例えばFe又はNi又はCrを有する、Coの豊富(70%よりも多い)な合金に置換することができる。
この発明で用いることができる多層Co/Ptベースの磁気トンネル接合を形成する例は、図4に示されている。
より正確には、図4に見られるように、前記磁気トンネル接合は、層の平面に垂直な磁化を有する基準層36及び記憶層38を含み;基準層36は、プラチナの層42と交互するコバルトの層40を含み;同様に、記憶層38は、プラチナの層46と交互するコバルトの層44を含み;層36及び38は、アルミナのトンネル障壁層48によって分離されている。
Co及びPtの相対的な厚さを利用することによって、層36及び38それぞれを形成する材料の保磁力と、温度に応じた前記保磁力の変化と、を変更することができる。また、PtMn又はPtPdMnのような高いブロッキング温度を有する反強磁性材料50と結合させることによって、これら層のうちの一つ(基準層36)の磁化のブロッキングエネルギーを上昇させることもできる。
この場合、隣接する強磁性層のブロッキング温度の値が反強磁性層のブロッキング温度の値まで増加することがわかる。
本発明で用いることのできる垂直異方性の多層の他の例は、例えばCo/Pd,Co/Ni,及びCu/Niである。
例として、図5は、異なる保磁力を有する2つの多層を結合した、平面に垂直な磁化を有する構造を得ることができることを示す。
この構造に対して印加磁場H(kOe)の関数として磁気抵抗MR(%)の変化をプロットした。
NiO300/Co/(Pt18/Co/Cu30/(Co/Pt18
図5の場合、多層の一つの保磁力の増加は、前記多層の磁化を隣接する反強磁性層(例えば、NiO(図5の場合),PtMn,PdPtMn,又はFeMn)と連結することによって得られる。
同じ結果は、Co/Ptの多層をFePtの合金と結合することによって得ることができる。
その上、上述の材料のそれぞれは、温度の関数として保磁力のそれ自身の変化を有する。
図6は、例えば「フルウエハ(full wafer)」ウエハに対する温度T(℃)の関数として、横方向の寸法が巨視的な(曲線I)、及びサブミクロンの寸法のアレイ、電極の(曲線II)、多層(Co0.6nm/Pt1.4nm)のHr反転磁場(Oe)の変化を示す。
使用されたCo及びPtの厚さを用いると、Hr反転磁場は、温度に伴って急速に減少し、約200℃の温度Tcで磁場が実質的に相殺される。
Ptの厚さを固定してCoの厚さを増加させるならば、反転磁場はさほど急速には減少せず、換言すると、200℃よりも大きな温度で相殺される。同様に、合金FePtでは、反転磁場は約500℃周辺で相殺する。
したがって、例えばFePt合金電極を用いて交互のCoの層とPtの層とから形成された多層を結合する磁気トンネル接合を形成することによって、本発明に係る構造を形成することができる。接合を介して電流インパルスを送ることによって、前記接合の温度は約200℃まで上昇する。
次いで前記接合を冷却する間、接合を介して流れている電流を切り、下部又は上部導電ラインによって弱い磁場を印加する(図7参照)。記憶層の磁化が冷却の間、印加磁場の方向に向くのに対して、基準層の磁化は変化しないままである。
より正確には、図7は、この発明に係る平面に垂直な磁化を用いてトンネル接合から一連の複数の記憶素子を形成する例を示す。前記接合52a,52b,52c,及び52dはそれぞれ、基準層54と、記憶層56と、これらの層の間の絶縁又は半導体層58と、を含む。前記接合52a,52b,52c,及び52dは、スイッチングトランジスタ60a,60b,60c,及び60dと導電ライン62との間に配置されている。
ライン64,66,及び68のような上部導電ラインがまた示されており、該ラインは接合の両側に位置している。
例えば接合52bを含む記憶素子の書き込みのために、前記接合は、接合を通じてインパルスを送ることによって、記憶層のブロッキング温度よりも上であるが基準層のブロッキング温度よりも下に加熱される。
その上、トランジスタは、通過状態(passing state)に置かれている、接合52bと結合されたトランジスタ60bを除いて、閉鎖状態(blocked state)に置かれる。
アドレス52bに対して接合の両側に位置する2つの上部導電ライン64及び66には、平面に実質的に垂直な2つの磁場70及び72を生成するために実質的に反対の電流が供給され、磁場はアドレスすべき接合のレベルに加えられる。前記磁場は、ブロッキング温度よりも下に冷却している間、記憶層の磁化を分極するのに役立つ。記憶層の磁化は、ここでは2つの状態(バイナリストレージ(binary storage))を取ることができる。
冷却中にスイッチングを達成するための第2の方法は、記憶層を通じて偏極スピンを有する電子の流れを注入することにある。この動作を実施することを可能にする構造が図8に示されている。
図8は、上部導電ライン76とスイッチングトランジスタ78との間に配置された積層(スタック:stack)74を示す。積層は、ライン76からトランジスタ78へ向けて、PtMnの層80と、基準層82と、アルミナ層84と、記憶層86と、銅層88と、「偏極している」と称される層90と、PtMnの層92と、を含む。
記憶層86はここでは、例えば多層(Co/Pt)のような、反転磁場が約200℃で相殺する垂直磁化を有する材料を含む。基準層82は、例えばFePtのような、反転磁場及び磁化が200℃でかなり大きなままである材料を含む。同様に、偏極層90を形成するFePtの第2磁性体層の磁化は、200℃でかなり大きなままである。
磁気スイッチングの原理は、次の通りである。トンネル接合を通じて、頂部から底部まで、又は底部から頂部までのどちらかに電流インパルスを印加する。
前記電流インパルスは、約1nsから数ナノ秒の時間、最大値を示し、次いで数ナノ秒で再び漸次ゼロに減少する特定のプロファイルを有する。前記電流インパルスは、第1段階で、接合を加熱する効果を有し、第2段階で、電流が減少している間、換言すると接合を冷却している間、特定の方向に磁化を向ける効果を有する。
電流が頂部から底部へ流れる場合(換言すると電子が底部から頂部へ流れる場合)には、「底部へむけて」偏極されたスピンを有する電子がCo/Ptの多層へ注入される。その上、トンネル効果によってアルミナ障壁84を横切ることになる電子は好ましくは、スピンがFePtの層82の磁化に平行な電子であり、かつしたがって「頂部へ向かう」スピンを有する電子である。
これにより、Co/Ptの多層において、底部へ向かう過剰な電子が生成される。下部偏極層から底部へ向かう電子の注入を用いて積み重ねられた、前記底部へ向かう過剰な電子は、Co/Ptの多層の磁化を、冷却中に底部へ向かわせる。
他方で、電流が底部から頂部へ流れる場合(換言すると、電子が頂部から底部へ流れる場合)には、Co/Ptの層において「頂部へ向かう」電子が蓄積し、これにより前記層の磁化を、冷却中に頂部へ向かわせる効果が得られる。
この磁気スイッチング原理はまた、下部偏極層なしに動作することができるが、それゆえに電流インパルスの形状は、接合の温度が十分に落ちるほどの電流の十分な減少と、冷却の間記憶層の磁化を分極させることができるほど十分な電流の流れとの間に優れた均衡を見出すよう調整するためにはより困難を伴う、ということを指摘しておく。
付加的な偏極層90の面白さは、トンネル接合の他の層82から来る偏極スピンを有する電子の流れと、偏極層90から来る偏極スピンを有する電子の流れとを積み重ねることを可能にすることである。
記憶素子のこの構造は、アドレッシングトランジスタ及びトンネル接合に加えて、あるレベルの導電ラインを要求するのみであるので、特に簡単である。
本発明の第2実施例では、2つの層F1及びF2の磁化は、これら層の平面に、より正確には前記層の界面に平行である。
以前のように、磁気トンネル接合を形成する磁性材料は、他のものよりもより速い保磁力の温度低下が起こるように選択されねばならない。
基準層F2の材料は、Co,Fe,Ni(例えばCo90Fe10)をベースにした合金とすることができ、その磁化は、PtMnのような高いブロッキング温度(200℃よりもずっと高い)を有する反強磁性材料を用いて交換相互作用によってピン止めすることができる。
層F1の材料は、該材料が約200℃まで加熱されるときに磁化の切り換えを容易にすることができる量だけキュリー温度が減少する合金から形成することができる。
この特性を得る好都合な手段は、他の磁性体層(基準層)の磁化が高ブロッキング温度を有する反強磁性層、例えばブロッキング温度が280℃よりも大きいPtMnと結合されているのに対して、記憶層の磁化を、ブロッキング温度が200℃よりも下の低ブロッキング温度を有する反強磁性層(例えばFe50Mn50又はIr20Mn80)へ結合することにある。
この様子は、概略的に図9に示されており、図9は、この発明で用いることのできる平面磁化を有するトンネル接合の例を示す。
Co90Fe10の基準層94は、例えばPtMn又はNiMnの、高ブロッキング温度(200℃よりも十分に上)を有する反強磁性層96との相互作用によってピン止めされる。
Ni80Fe20の記憶層98は、例えばFe50Mn50又はIr20Mn80の、低ブロッキング温度(100℃と200℃との間)を有する反強磁性層100に結合されており、前記層98は、Alのトンネル障壁層102によって層94から分離されている。
記憶層に結合された反強磁性層のブロッキング温度を低くする一つの方法は、層の厚さを減少させることとすることができることに留意されたい。実際、反強磁性層が厚くなるほど、該層のブロッキング温度が低くなることが知られている。
情報の書き込みは、以前のように接合を介して電流インパルスを送ることによって実施され、これにより基準層が、磁化を固定したままにするのに十分低い温度のままであるのに対して、(隣接する反強磁性層を含む)記憶層の材料が、前記層の磁化の反転を可能にする温度まで加熱されるという効果が得られる。
この様子は、図10に概略的に示されており、図10は、この発明に係る平面磁化を有するトンネル接合から記憶素子を形成する例を示す。
書き込みのために、接合は、接合を介して導電ライン104に沿ってトランジスタ106へ進み次いで通過する電流インパルスを送ることによって、記憶層98のブロッキング温度よりは上であるが基準層94のブロッキング温度よりは下に加熱される。
上部導電ライン108は、磁場110を生成するのに役立ち、磁場は冷却中に記憶層98の磁化を所望の方向に分極させる。前記記憶層の磁化は、ここでは2つの状態(バイナリストレージ)を取ることができるのみである。
他の例に関して上で既に与えられた理由のために、ライン108は必須ではなく、その機能は好都合にはライン104によって果たされ得る。この場合はまた、層の磁化方向がライン104の方向に直交するということを確かめなければならない。
ブロッキング温度が基準層よりも低い反強磁性層に記憶層が結合されたこの装置は、2つの主な利点を有する。
1)記憶層の超常磁性安定限界は、この技術を用いてより小さいサイズの記憶素子を形成することができるように押し戻される。
実際、小さなサイズ(サブミクロンのスケール)の記憶素子に磁気情報を格納することに常に現れる問題は、熱揺らぎ(超常磁性限界)に対する磁化の安定性の問題である。
Kが材料の磁気異方性を示し、Vが磁気記憶層の体積を示すならば、KVの高さのエネルギー障壁よりも上をいくことによる特性磁化反転時間は、τ=τexp(KV/(kT))、ここでτは約10−9秒の特性テスト時間、kはボルツマン定数、Tは温度、である。
少なくとも10年間安定したままであるよう記憶層に書き込む情報のためには、磁化自身がこの期間安定したままでなければならない。したがって、KV/kT>Log(10年/10−9秒)、換言するとKV>40kTとする必要がある。
このことは、記憶層の体積、それゆえに横方向の寸法に対して最小の限界、換言すると、記憶素子の寸法に対して最小の限界を強いる。
他方で、異方性が、周囲温度で比較的高いが前記層のブロッキング温度(約200℃)に近づくとき急速に減少する反強磁性層と、磁気記憶層が結合されている場合には、超常磁性限界は押し戻される。
実際、周囲温度において記憶層の磁化を反転させるために克服すべきエネルギー障壁は、いまやA(K+K)に等しい。ここで、Aは磁気記憶層と反強磁性層との共通領域を示し、E及びEはそれぞれ前記記憶層及び反強磁性層の厚さを示し、K及びKはそれぞれこれらの磁気異方性を示す。
反強磁性材料の異方性Kは通常、周囲温度における強磁性層の異方性Kよりもずっと小さいので、安定性条件A(K+K)>40kTは、磁気記憶層が単独であった場合よりもずっと小さな寸法(dimension)で満足させることができるようにみえる。
通常、項Kは、項Kよりも周囲温度で100倍高くすることができる。このことは、超常磁性限界よりも上のままとする一方で同時に、接合の領域を100倍小さくすることができることを意味する。したがって、これによりずっと高い集積密度を達成することが可能となる。
前述された平面に垂直な磁化を有する磁性体層の場合において、低いネール温度にある反強磁性層への記憶層のこの結合を用いることも可能であることを指摘されたい。ここで再び、超常磁性限界は、周囲温度で最小寸法へ向けて押し戻される。
2)反強磁性層に結合された記憶層を使用することに起因する第2の非常に重要な利点は、マルチレベルの情報の記憶を達成することができることである。
実際、従来技術の接合では、記憶素子は、平行及び反平行の2つの磁気配置に対応する2つの可能な状態を有し、前記配置はそれぞれ、基準層の磁化に対する記憶層の磁化の平行及び反平行の配列に対応する。
これら双安定型の装置は、記憶層に、基準層の磁化に対して平行な磁化容易軸を有する、磁気結晶又は形(例えば楕円形状の記憶素子)に由来する磁気異方性を与えることによって得られる。
この発明では、記憶層の磁化は好都合には、基準層の磁化に対して平行な方向と反平行な方向との間のあらゆる中間の方向に向けることができる。
このことを達成するためには、接合を通じて電流インパルスを送り、次いで反強磁性層を冷却している間、所望の方向に記憶層の磁化を向けることによって、記憶層及び隣接する反強磁性層を前記層のブロッキング温度よりも上に加熱することで十分である。
記憶層の磁化に所望の向きを与えるためには、前記層に局所的な磁場を所望の方向に印加する必要がある。これを達成するためには2つの可能性が存在する。
1)前記記憶素子の上及び下にそれぞれ配置された垂直な導電ラインに電流インパルスを送ることによって磁気スイッチングが達成されるアーキテクチャを用いることができる。
前記ラインは、2つの垂直な方向に沿った磁場を生成することを可能にする。2つのラインに流れる電流の相対的な強度を利用することにより、平面に対するあらゆる方向に磁場を生成することができる。
この様子は、図11に概略的に示されており、図11は、この発明に係る平面磁化を有するトンネル接合から記憶素子を形成する例を示す。
書き込みのために、磁気トンネル接合は、接合を通じて電流インパルスを送ることによって、記憶層112のブロッキング温度よりは上であるが基準層114のブロッキング温度よりは下に加熱される。
上部導電ライン116及び下部導電ライン118は、平面内の2つの垂直な方向に沿って磁場120及び122を生成するのに役立ち、これにより冷却の間、接合の平面のあらゆる所望の方向に記憶層112の磁化を分極させることが可能になる。
図10に関して既に上で説明したように、ライン116は必須ではなく、ライン124で置換することができる。
したがって記憶層の磁化は、ここでは2つよりも多くの状態(マルチレベルストレージ(multilevel storage))を取ることができる。
図11では、参照番号123はトンネル障壁層を示す。間に接合が位置する導電ライン124とスイッチングトランジスタ126とがまた示されており、これによりトランジスタが飽和モードで動作するときに前記接合を介して電流を流すことが可能となる。
2)トンネル接合よりも上又は下に位置する導電ラインに電流を流すことによって以前のように生成された磁場と、磁気記憶層にトンネル接合を通じて偏極スピンを有する電子の流れを注入することによって発揮された磁気トルクと、の組み合わせを用いることもできる。
この場合、注入された電子のスピンの偏極を生成する磁性体層の磁化は、導電ラインに電流を流すことによって生成された磁場に実質的に垂直でなければならない。
この場合、所望の方向に記憶層を向けるのに必要な電流密度は実質的に、接合が実際に、書き込みプロセスの間、記憶層に結合された反強磁性層のブロッキング温度よりも下の冷却相にあるように、接合を加熱するのに必要な電流密度よりも小さい、ということを保証することも重要である。
書き込みは、接合の抵抗のレベルを測定することによって実行される。
実際、抵抗は、
R=Rpar(1+ΔR/Rpar)[1−cos(θ−θ)/2]
の法則に従って変化する。ここでθ及びθはそれぞれ、接合の平面内における、記憶層及びピン止めされた層、すなわち基準層の磁化それぞれを特徴づける角度を表す。
ΔR/Rpar=(Rant−Rpar)/Rparは、磁気抵抗の大きさの総計(total magnetoresistance amplitude)である。
したがって平行抵抗Rparと反平行抵抗Rantとの間の中間抵抗のレベルを読むことによって、記憶層の磁化の方向を決定することが可能である。
前述の構造において、磁性体層とトンネル障壁層との間の界面に他の材料の薄い層を挿入することが可能である。
前記薄い層は、トンネル障壁層との界面の近くにおける電子の偏極を強化するよう意図された磁性体層か、あるいは、トンネル障壁層の近くのスピンに依存する量子井戸を形成することのできる、又はトンネル接合の両側の2つの磁性体層の磁気非結合(magnetic decoupling)を増加させることのできる非磁性層、とすることができる。
既知の磁気トンネル接合装置の動作原理を概略的に示す図である。 既知の磁気トンネル接合装置の動作原理を概略的に示す図である。 磁気トンネル接合装置のマトリックスを含むメモリの概略部分図である。 本発明に係る磁気トンネル接合装置の動作原理を概略的に示す図である。 この発明で用いられ得、かつ層が該層の平面に垂直な磁化を有するトンネル接合を示す概略断面図である。 本発明で用いられ得る2層のトンネル接合のうち反強磁性材料層と結合することによる2つの異なる保磁力の形成を示すグラフである。 本発明で用いられ得る多層に対する温度の関数として反転磁場の変化を示すグラフである。 これらの層の平面に垂直な磁化を有するトンネル接合を用いた、本発明に係る一連の磁気装置の例を概略的に示す図である。 ジュール効果による加熱とスピンが偏極した電子の流れを注入することによる磁気スイッチングとの組み合わせを用いた、本発明に係る磁気装置の例を概略的に示す図である。 本発明で用いられ得る、平面磁化を有するトンネル接合の例を示す概略断面図である。 平面磁化を有するトンネル接合を用いた、本発明に係る磁気装置の例を示す概略図である。 前記装置の他の例を示す概略図である。
符号の説明
16 磁気装置
18,52a,52b,52c,52d,74 磁気トンネル接合
20a,38,56,86,98,112 第2磁気層
20b,48,58,84,102,123 第3層
20c,36,54,82,94,114 第1磁気層
22〜24,62〜60a〜60b〜60c〜60d,76〜78,124〜126 記憶層を加熱する手段
22,26,64,66,68,108,116,118 磁場を印加する手段
22 アドレッシング行
28 アドレッシング列
24 電流切換手段
20a,38,56,86,98,112 記憶層
20c,36,54,82,94,114 基準層
34,72,110,120 磁場
44 Coの層
46 Pt又はPdの層
50,80,96 第1反強磁性層
100 第2反強磁性層

Claims (18)

  1. 磁気トンネル接合(74)を有する磁気装置(16)であって、
    −基準層を形成するとともに固定方向の磁化を有する第1磁気層(82,114)と、
    −記憶層を形成するとともに可変方向の磁化を有する第2磁気層(86,112)と、
    −前記第1層を前記第2層から分離するとともに半導性又は電気絶縁性である第3層(84,123)と、を含む磁気装置において、
    該装置は、前記記憶層の磁化のブロッキング温度が、前記基準層の磁化のブロッキング温度よりも低く、かつ前記装置はさらに、
    −前記磁気トンネル接合を通じて電子を流すよう設けられた手段(76,78;124,126)である、前記記憶層の磁化のブロッキング温度よりも高い温度まで前記記憶層を加熱する手段と、
    −前記記憶層に、前記基準層の向きを変えることなく、前記基準層の磁化に対して前記記憶層の磁化の向きを調整することのできる
    磁気トルクを印加する手段(82,90);、又は
    磁場を印加する手段(116,118及び磁気トルクを印加する手段(82,90)と、
    を含み、
    前記記憶層(86)に磁気トルクを印加する手段(82,90)が、前記記憶層にスピンが偏極されている電子の流れを注入する手段を含むことを特徴とする磁気装置。
  2. 請求項1記載の装置において、
    前記トンネル接合の加熱がない場合、前記記憶層及び基準層のブロッキング温度は、前記装置の作動温度の値よりも大きな値を有することを特徴とする装置。
  3. 請求項1又は2記載の装置において、
    前記記憶層(86)及び基準層(82)それぞれの磁化は実質的に、前記層の平面に垂直であることを特徴とする装置。
  4. 請求項3記載の装置において、
    前記記憶層は、Co−Pt又はCo−Pd合金単層、あるいは、温度が上昇するときに前記記憶層の保磁力が急速に減少するように、Pt又はPdの層と交互になったCoの層の積層によって形成された多層、であることを特徴とする装置。
  5. 請求項3記載の装置において、
    前記記憶層は、鉄又はニッケル又はクロム及びプラチナ又はパラジウムを有するコバルトリッチ合金の単層、あるいは、温度が上昇するときに前記記憶層の保磁力が急速に減少するようにPt又はPdの層と交互になった、鉄又はニッケル又はクロムを有するコバルトリッチ合金層の積層によって形成された多層、であることを特徴とする装置。
  6. 請求項1又は2記載の装置において、
    前記記憶層(112)及び基準層(114)それぞれの磁化は実質的に、前記層の平面に平行であることを特徴とする装置。
  7. 請求項1から6のいずれか一項に記載の装置において、
    前記基準層と結合された第1反強磁性層(80)をさらに含むことを特徴とする装置。
  8. 請求項7記載の装置において、
    前記第1反強磁性層(80)の磁化のブロッキング温度は、前記記憶層のブロッキング温度よりも高いことを特徴とする装置。
  9. 請求項1から8のいずれか一項に記載の装置において、
    前記基準層は、2つの磁性体層とRu又はRe又はIr又はRhの中間層とを含む多層であり、前記2つの磁性体層は、前記中間層によって分離され、かつ前記中間層を介した相互作用によって反平行に結合されていることを特徴とする装置。
  10. 請求項1から9のいずれか一項に記載の装置において、
    交換異方性によって前記記憶層に結合された第2反強磁性層(100)をさらに含むことを特徴とする装置。
  11. 請求項10記載の装置において、
    前記第2反強磁性層(100)の磁化のブロッキング温度は、前記基準層のブロッキング温度よりも低いことを特徴とする装置。
  12. 請求項1から10のいずれか一項に記載の装置において、
    前記磁場を印加する手段(116,118)が、前記記憶層内に磁場を生成する電流パルスを送るように構成された少なくとも1つの導電ラインを含むことを特徴とする装置。
  13. 請求項1から12のいずれか一項に記載の装置において、
    前記トルクを印加する手段(82,90)が、偏極スピンを有する電子を生成するように電流パルスが印加された少なくとも1つの偏極層を含むことを特徴とする装置。
  14. アドレッシング行及びアドレッシング列によってアドレスすることのできる記憶素子のマトリックスを含むメモリであって、
    前記メモリは、各記憶素子が、
    −請求項1から13のいずれか一項に記載の磁気装置(16)と、
    −前記磁気装置と直列に配置された電流切換手段(24)と、
    を含み、
    前記磁気装置は、前記アドレッシング行(22)に連結され、各切換手段は、前記アドレッシング列(28)に連結されていることを特徴とするメモリ。
  15. 請求項1から13のいずれか一項に記載の磁気装置に情報を書き込む方法であって、
    −前記記憶層(86,112)を、該記憶層の磁化のブロッキング温度よりも高い温度まで加熱する段階と、
    −前記記憶層を冷却している間、前記記憶層に、前記基準層の配向を変えることなく、前記基準層(82,114)の磁化に対する該記憶層の磁化の向きを調整することのできる磁場又はトルクを印加する段階と、
    を含むことを特徴とする方法。
  16. 請求項15記載の方法において、
    前記基準層に見られる、書き込みの間に印加される磁気トルク又は前記記憶層に対する前記磁場(120)の値は、接合を加熱している間に前記層が到達する最大温度において前記基準層の磁化を反転させるために必要とされる磁場又はトルクよりも小さいことを特徴とする方法。
  17. 請求項15又は16記載の方法において、
    前記記憶層は、交換異方性によって反強磁性層(100)に結合され、
    前記記憶層及び前記反強磁性層を、これら層の磁化のブロッキング温度よりも高い温度まで加熱し、
    前記反強磁性層を冷却している間、冷却している間に印加される磁場の磁化方向によって予め決定されたどんな方向にも前記記憶層の磁化の向きを調整する
    ことを特徴とする方法。
  18. 請求項1から13のいずれか一項に記載の磁気装置に記憶される情報を読み出す方法であって、
    −前記磁気トンネル接合(74)の抵抗値を決定し、
    −前記抵抗値から、前記記憶層の磁化の配向を推定する、
    ことを特徴とする方法。
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Families Citing this family (208)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2832542B1 (fr) * 2001-11-16 2005-05-06 Commissariat Energie Atomique Dispositif magnetique a jonction tunnel magnetique, memoire et procedes d'ecriture et de lecture utilisant ce dispositif
US6735111B2 (en) * 2002-01-16 2004-05-11 Micron Technology, Inc. Magnetoresistive memory devices and assemblies
US20060127701A1 (en) * 2003-06-11 2006-06-15 Koninklijke Phillips Electronics N.C. Method of manufacturing a device with a magnetic layer-structure
US6963098B2 (en) * 2003-06-23 2005-11-08 Nve Corporation Thermally operated switch control memory cell
US8755222B2 (en) 2003-08-19 2014-06-17 New York University Bipolar spin-transfer switching
US7911832B2 (en) 2003-08-19 2011-03-22 New York University High speed low power magnetic devices based on current induced spin-momentum transfer
KR100835275B1 (ko) * 2004-08-12 2008-06-05 삼성전자주식회사 스핀 주입 메카니즘을 사용하여 자기램 소자를 구동시키는방법들
JP2005109263A (ja) 2003-09-30 2005-04-21 Toshiba Corp 磁性体素子及磁気メモリ
US20060281258A1 (en) * 2004-10-06 2006-12-14 Bernard Dieny Magnetic tunnel junction device and writing/reading method for said device
FR2860910B1 (fr) * 2003-10-10 2006-02-10 Commissariat Energie Atomique Dispositif a jonction tunnel magnetique et procede d'ecriture/lecture d'un tel dispositif
US7522446B2 (en) * 2003-10-31 2009-04-21 Samsung Electronics Co., Ltd. Heating MRAM cells to ease state switching
JP2005150482A (ja) * 2003-11-18 2005-06-09 Sony Corp 磁気抵抗効果素子及び磁気メモリ装置
US7602000B2 (en) * 2003-11-19 2009-10-13 International Business Machines Corporation Spin-current switched magnetic memory element suitable for circuit integration and method of fabricating the memory element
US7110287B2 (en) * 2004-02-13 2006-09-19 Grandis, Inc. Method and system for providing heat assisted switching of a magnetic element utilizing spin transfer
FR2866750B1 (fr) 2004-02-23 2006-04-21 Centre Nat Rech Scient Memoire magnetique a jonction tunnel magnetique et procede pour son ecriture
US6992359B2 (en) * 2004-02-26 2006-01-31 Grandis, Inc. Spin transfer magnetic element with free layers having high perpendicular anisotropy and in-plane equilibrium magnetization
FR2867300B1 (fr) 2004-03-05 2006-04-28 Commissariat Energie Atomique Memoire vive magnetoresistive a haute densite de courant
US7148531B2 (en) * 2004-04-29 2006-12-12 Nve Corporation Magnetoresistive memory SOI cell
US7102921B2 (en) * 2004-05-11 2006-09-05 Hewlett-Packard Development Company, L.P. Magnetic memory device
US7576956B2 (en) * 2004-07-26 2009-08-18 Grandis Inc. Magnetic tunnel junction having diffusion stop layer
KR100642638B1 (ko) * 2004-10-21 2006-11-10 삼성전자주식회사 낮은 임계 전류를 갖는 자기 램 소자의 구동 방법들
JP4575136B2 (ja) * 2004-12-20 2010-11-04 株式会社東芝 磁気記録素子、磁気記録装置、および情報の記録方法
JP4575181B2 (ja) * 2005-01-28 2010-11-04 株式会社東芝 スピン注入磁気ランダムアクセスメモリ
JP4528660B2 (ja) * 2005-03-31 2010-08-18 株式会社東芝 スピン注入fet
ES2422455T3 (es) 2005-08-12 2013-09-11 Modumetal Llc Materiales compuestos modulados de manera composicional y métodos para fabricar los mismos
US7973349B2 (en) 2005-09-20 2011-07-05 Grandis Inc. Magnetic device having multilayered free ferromagnetic layer
US7859034B2 (en) * 2005-09-20 2010-12-28 Grandis Inc. Magnetic devices having oxide antiferromagnetic layer next to free ferromagnetic layer
US7777261B2 (en) * 2005-09-20 2010-08-17 Grandis Inc. Magnetic device having stabilized free ferromagnetic layer
FR2892231B1 (fr) * 2005-10-14 2008-06-27 Commissariat Energie Atomique Dispositif magnetique a jonction tunnel magnetoresistive et memoire magnetique a acces aleatoire
JP4883982B2 (ja) * 2005-10-19 2012-02-22 ルネサスエレクトロニクス株式会社 不揮発性記憶装置
US7486545B2 (en) * 2005-11-01 2009-02-03 Magic Technologies, Inc. Thermally assisted integrated MRAM design and process for its manufacture
JP4779608B2 (ja) * 2005-11-30 2011-09-28 Tdk株式会社 磁気メモリ
US7430135B2 (en) * 2005-12-23 2008-09-30 Grandis Inc. Current-switched spin-transfer magnetic devices with reduced spin-transfer switching current density
JP2007266498A (ja) * 2006-03-29 2007-10-11 Toshiba Corp 磁気記録素子及び磁気メモリ
US20070246787A1 (en) * 2006-03-29 2007-10-25 Lien-Chang Wang On-plug magnetic tunnel junction devices based on spin torque transfer switching
US7903452B2 (en) * 2006-06-23 2011-03-08 Qimonda Ag Magnetoresistive memory cell
US7851840B2 (en) * 2006-09-13 2010-12-14 Grandis Inc. Devices and circuits based on magnetic tunnel junctions utilizing a multilayer barrier
TWI449040B (zh) 2006-10-06 2014-08-11 Crocus Technology Sa 用於提供內容可定址的磁阻式隨機存取記憶體單元之系統及方法
KR100834811B1 (ko) 2006-11-28 2008-06-09 고려대학교 산학협력단 수직 자기 이방성을 가지는 코발트-철-실리콘-보론/플래티늄 다층박막
US20090218645A1 (en) * 2007-02-12 2009-09-03 Yadav Technology Inc. multi-state spin-torque transfer magnetic random access memory
US7573736B2 (en) * 2007-05-22 2009-08-11 Taiwan Semiconductor Manufacturing Company Spin torque transfer MRAM device
US7688616B2 (en) * 2007-06-18 2010-03-30 Taiwan Semicondcutor Manufacturing Company, Ltd. Device and method of programming a magnetic memory element
US7957179B2 (en) * 2007-06-27 2011-06-07 Grandis Inc. Magnetic shielding in magnetic multilayer structures
JP5152712B2 (ja) * 2007-07-17 2013-02-27 独立行政法人理化学研究所 磁化状態制御装置および磁気情報記録装置
US7982275B2 (en) * 2007-08-22 2011-07-19 Grandis Inc. Magnetic element having low saturation magnetization
US8100228B2 (en) * 2007-10-12 2012-01-24 D B Industries, Inc. Portable anchorage assembly
US9812184B2 (en) 2007-10-31 2017-11-07 New York University Current induced spin-momentum transfer stack with dual insulating layers
FR2924851B1 (fr) * 2007-12-05 2009-11-20 Commissariat Energie Atomique Element magnetique a ecriture assistee thermiquement.
WO2009074411A1 (en) 2007-12-13 2009-06-18 Crocus Technology Magnetic memory with a thermally assisted writing procedure
FR2925747B1 (fr) * 2007-12-21 2010-04-09 Commissariat Energie Atomique Memoire magnetique a ecriture assistee thermiquement
FR2929041B1 (fr) * 2008-03-18 2012-11-30 Crocus Technology Element magnetique a ecriture assistee thermiquement
US7936597B2 (en) * 2008-03-25 2011-05-03 Seagate Technology Llc Multilevel magnetic storage device
EP2109111B1 (en) 2008-04-07 2011-12-21 Crocus Technology S.A. System and method for writing data to magnetoresistive random access memory cells
US8659852B2 (en) 2008-04-21 2014-02-25 Seagate Technology Llc Write-once magentic junction memory array
FR2931011B1 (fr) 2008-05-06 2010-05-28 Commissariat Energie Atomique Element magnetique a ecriture assistee thermiquement
EP2124228B1 (en) 2008-05-20 2014-03-05 Crocus Technology Magnetic random access memory with an elliptical junction
US7855911B2 (en) 2008-05-23 2010-12-21 Seagate Technology Llc Reconfigurable magnetic logic device using spin torque
US7852663B2 (en) 2008-05-23 2010-12-14 Seagate Technology Llc Nonvolatile programmable logic gates and adders
US8031519B2 (en) * 2008-06-18 2011-10-04 Crocus Technology S.A. Shared line magnetic random access memory cells
US7804709B2 (en) * 2008-07-18 2010-09-28 Seagate Technology Llc Diode assisted switching spin-transfer torque memory unit
US8223532B2 (en) * 2008-08-07 2012-07-17 Seagate Technology Llc Magnetic field assisted STRAM cells
US8054677B2 (en) 2008-08-07 2011-11-08 Seagate Technology Llc Magnetic memory with strain-assisted exchange coupling switch
US7881098B2 (en) 2008-08-26 2011-02-01 Seagate Technology Llc Memory with separate read and write paths
US7894248B2 (en) 2008-09-12 2011-02-22 Grandis Inc. Programmable and redundant circuitry based on magnetic tunnel junction (MTJ)
US7746687B2 (en) 2008-09-30 2010-06-29 Seagate Technology, Llc Thermally assisted multi-bit MRAM
US8487390B2 (en) * 2008-10-08 2013-07-16 Seagate Technology Llc Memory cell with stress-induced anisotropy
US8169810B2 (en) 2008-10-08 2012-05-01 Seagate Technology Llc Magnetic memory with asymmetric energy barrier
US8039913B2 (en) 2008-10-09 2011-10-18 Seagate Technology Llc Magnetic stack with laminated layer
US8089132B2 (en) 2008-10-09 2012-01-03 Seagate Technology Llc Magnetic memory with phonon glass electron crystal material
US20100091564A1 (en) * 2008-10-10 2010-04-15 Seagate Technology Llc Magnetic stack having reduced switching current
US8217478B2 (en) 2008-10-10 2012-07-10 Seagate Technology Llc Magnetic stack with oxide to reduce switching current
US8228703B2 (en) 2008-11-04 2012-07-24 Crocus Technology Sa Ternary Content Addressable Magnetoresistive random access memory cell
US8045366B2 (en) 2008-11-05 2011-10-25 Seagate Technology Llc STRAM with composite free magnetic element
US8043732B2 (en) 2008-11-11 2011-10-25 Seagate Technology Llc Memory cell with radial barrier
US7826181B2 (en) 2008-11-12 2010-11-02 Seagate Technology Llc Magnetic memory with porous non-conductive current confinement layer
US8289756B2 (en) * 2008-11-25 2012-10-16 Seagate Technology Llc Non volatile memory including stabilizing structures
KR101532752B1 (ko) * 2009-01-21 2015-07-02 삼성전자주식회사 자기 메모리 소자
EP2221826A1 (en) * 2009-02-19 2010-08-25 Crocus Technology S.A. Active strap magnetic random access memory cells
US8053255B2 (en) * 2009-03-03 2011-11-08 Seagate Technology Llc STRAM with compensation element and method of making the same
US7916528B2 (en) 2009-03-30 2011-03-29 Seagate Technology Llc Predictive thermal preconditioning and timing control for non-volatile memory cells
EP2249350B1 (en) 2009-05-08 2012-02-01 Crocus Technology Magnetic memory with a thermally assisted spin transfer torque writing procedure using a low writing current
EP2249349B1 (en) 2009-05-08 2012-02-08 Crocus Technology Magnetic memory with a thermally assisted writing procedure and reduced writng field
US8218349B2 (en) 2009-05-26 2012-07-10 Crocus Technology Sa Non-volatile logic devices using magnetic tunnel junctions
FR2946183B1 (fr) 2009-05-27 2011-12-23 Commissariat Energie Atomique Dispositif magnetique a polarisation de spin.
US8686520B2 (en) * 2009-05-29 2014-04-01 International Business Machines Corporation Spin-torque magnetoresistive structures
EA201792049A1 (ru) 2009-06-08 2018-05-31 Модьюметал, Инк. Электроосажденные наноламинатные покрытия и оболочки для защиты от коррозии
US8750028B2 (en) 2009-07-03 2014-06-10 Fuji Electric Co., Ltd. Magnetic memory element and driving method for same
EP2276034B1 (en) 2009-07-13 2016-04-27 Crocus Technology S.A. Self-referenced magnetic random access memory cell
US7999338B2 (en) 2009-07-13 2011-08-16 Seagate Technology Llc Magnetic stack having reference layers with orthogonal magnetization orientation directions
US8102703B2 (en) 2009-07-14 2012-01-24 Crocus Technology Magnetic element with a fast spin transfer torque writing procedure
US8445979B2 (en) * 2009-09-11 2013-05-21 Samsung Electronics Co., Ltd. Magnetic memory devices including magnetic layers separated by tunnel barriers
US8469832B2 (en) * 2009-11-03 2013-06-25 Wonderland Nurserygoods Company Limited Swing apparatus with detachable infant holding device
US8199553B2 (en) * 2009-12-17 2012-06-12 Hitachi Global Storage Technologies Netherlands B.V. Multilevel frequency addressable field driven MRAM
EP2405439B1 (en) 2010-07-07 2013-01-23 Crocus Technology S.A. Magnetic device with optimized heat confinement
FR2964248B1 (fr) 2010-09-01 2013-07-19 Commissariat Energie Atomique Dispositif magnetique et procede de lecture et d’ecriture dans un tel dispositif magnetique
EP2447949B1 (en) 2010-10-26 2016-11-30 Crocus Technology Multi level magnetic element
US8358154B2 (en) 2010-10-29 2013-01-22 Honeywell International Inc. Magnetic logic gate
US8358149B2 (en) 2010-10-29 2013-01-22 Honeywell International Inc. Magnetic logic gate
US8427199B2 (en) 2010-10-29 2013-04-23 Honeywell International Inc. Magnetic logic gate
US8374020B2 (en) 2010-10-29 2013-02-12 Honeywell International Inc. Reduced switching-energy magnetic elements
EP2466586B1 (en) 2010-12-16 2016-03-02 Crocus Technology Multibit magnetic random access memory cell with improved read margin
EP2479759A1 (en) 2011-01-19 2012-07-25 Crocus Technology S.A. Low power magnetic random access memory cell
KR101739952B1 (ko) 2011-02-25 2017-05-26 삼성전자주식회사 자기 메모리 장치
EP2523105B1 (en) 2011-05-10 2019-12-04 Crocus Technology S.A. Information processing device comprising a read-only memory and a method for patching the read-only memory
EP2528060B1 (en) 2011-05-23 2016-12-14 Crocus Technology S.A. Multibit cell with synthetic storage layer
FR2976396B1 (fr) * 2011-06-07 2013-07-12 Commissariat Energie Atomique Empilement magnetique et point memoire comportant un tel empilement
US8427197B2 (en) 2011-06-15 2013-04-23 Honeywell International Inc. Configurable reference circuit for logic gates
EP2546836A1 (en) 2011-07-12 2013-01-16 Crocus Technology S.A. Magnetic random access memory cell with improved dispersion of the switching field
EP2575135B1 (en) 2011-09-28 2015-08-05 Crocus Technology S.A. Magnetic random access memory (MRAM) cell and method for reading the MRAM cell using a self-referenced read operation
EP2615610B1 (en) * 2012-01-16 2016-11-02 Crocus Technology S.A. Mram cell and method for writing to the mram cell using a thermally assisted write operation with a reduced field current
US8570792B2 (en) * 2012-01-24 2013-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetoresistive random access memory
US8884386B2 (en) 2012-02-02 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device and fabrication method thereof
EP2672487B1 (en) * 2012-06-08 2015-08-05 Crocus Technology S.A. Method for writing to a Random Access Memory (MRAM) Cell with improved MRAM Cell Lifespan
US9082950B2 (en) 2012-10-17 2015-07-14 New York University Increased magnetoresistance in an inverted orthogonal spin transfer layer stack
US9082888B2 (en) 2012-10-17 2015-07-14 New York University Inverted orthogonal spin transfer layer stack
EP2725580B1 (en) 2012-10-25 2018-07-18 Crocus Technology S.A. Thermally assisted MRAM cell and method for writing a plurality of bits in the MRAM cell
EP2736045B1 (en) 2012-11-27 2016-09-21 Crocus Technology S.A. Magnetic random access memory (MRAM) cell with low power consumption
EP2760025B1 (en) * 2013-01-23 2019-01-02 Crocus Technology S.A. TAS-MRAM element with low writing temperature
EA201500949A1 (ru) 2013-03-15 2016-02-29 Модьюметл, Инк. Способ формирования многослойного покрытия, покрытие, сформированное вышеуказанным способом, и многослойное покрытие
WO2014146114A1 (en) 2013-03-15 2014-09-18 Modumetal, Inc. Nanolaminate coatings
WO2014146117A2 (en) 2013-03-15 2014-09-18 Modumetal, Inc. A method and apparatus for continuously applying nanolaminate metal coatings
CN110273167A (zh) * 2013-03-15 2019-09-24 莫杜美拓有限公司 通过添加制造工艺制备的制品的电沉积的组合物和纳米层压合金
US8982613B2 (en) 2013-06-17 2015-03-17 New York University Scalable orthogonal spin transfer magnetic random access memory devices with reduced write error rates
US20150129946A1 (en) * 2013-11-13 2015-05-14 International Business Machines Corporation Self reference thermally assisted mram with low moment ferromagnet storage layer
US9406870B2 (en) * 2014-04-09 2016-08-02 International Business Machines Corporation Multibit self-reference thermally assisted MRAM
US9330748B2 (en) 2014-05-09 2016-05-03 Tower Semiconductor Ltd. High-speed compare operation using magnetic tunnel junction elements including two different anti-ferromagnetic layers
US9331123B2 (en) * 2014-05-09 2016-05-03 Tower Semiconductor Ltd. Logic unit including magnetic tunnel junction elements having two different anti-ferromagnetic layers
US9263667B1 (en) 2014-07-25 2016-02-16 Spin Transfer Technologies, Inc. Method for manufacturing MTJ memory device
AR102068A1 (es) 2014-09-18 2017-02-01 Modumetal Inc Métodos de preparación de artículos por electrodeposición y procesos de fabricación aditiva
CN106795645B (zh) 2014-09-18 2020-03-27 莫杜美拓有限公司 用于连续施加纳米层压金属涂层的方法和装置
US9337412B2 (en) 2014-09-22 2016-05-10 Spin Transfer Technologies, Inc. Magnetic tunnel junction structure for MRAM device
US9564580B2 (en) * 2014-12-29 2017-02-07 International Business Machines Corporation Double synthetic antiferromagnet using rare earth metals and transition metals
US9728712B2 (en) 2015-04-21 2017-08-08 Spin Transfer Technologies, Inc. Spin transfer torque structure for MRAM devices having a spin current injection capping layer
US10468590B2 (en) 2015-04-21 2019-11-05 Spin Memory, Inc. High annealing temperature perpendicular magnetic anisotropy structure for magnetic random access memory
US9853206B2 (en) 2015-06-16 2017-12-26 Spin Transfer Technologies, Inc. Precessional spin current structure for MRAM
US9773974B2 (en) 2015-07-30 2017-09-26 Spin Transfer Technologies, Inc. Polishing stop layer(s) for processing arrays of semiconductor elements
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
US10573363B2 (en) 2015-12-02 2020-02-25 Samsung Electronics Co., Ltd. Method and apparatus for performing self-referenced read in a magnetoresistive random access memory
US9741926B1 (en) 2016-01-28 2017-08-22 Spin Transfer Technologies, Inc. Memory cell having magnetic tunnel junction and thermal stability enhancement layer
US10559624B2 (en) * 2017-02-21 2020-02-11 Avalanche Technology, Inc. Selector device having asymmetric conductance for memory applications
KR102306333B1 (ko) * 2016-05-31 2021-09-30 소니그룹주식회사 불휘발성 메모리 셀, 메모리 셀 유닛 및 정보 기입 방법 및, 전자 기기
EA201990655A1 (ru) 2016-09-08 2019-09-30 Модьюметал, Инк. Способы получения многослойных покрытий на заготовках и выполненные ими изделия
JP7051823B2 (ja) 2016-09-14 2022-04-11 モジュメタル インコーポレイテッド 高信頼性、高スループットの複素電界生成のためのシステム、およびそれにより皮膜を生成するための方法
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10991410B2 (en) 2016-09-27 2021-04-27 Spin Memory, Inc. Bi-polar write scheme
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10628316B2 (en) 2016-09-27 2020-04-21 Spin Memory, Inc. Memory device with a plurality of memory banks where each memory bank is associated with a corresponding memory instruction pipeline and a dynamic redundancy register
US11119936B2 (en) 2016-09-27 2021-09-14 Spin Memory, Inc. Error cache system with coarse and fine segments for power optimization
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US10460781B2 (en) 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US11151042B2 (en) 2016-09-27 2021-10-19 Integrated Silicon Solution, (Cayman) Inc. Error cache segmentation for power reduction
US11119910B2 (en) 2016-09-27 2021-09-14 Spin Memory, Inc. Heuristics for selecting subsegments for entry in and entry out operations in an error cache system with coarse and fine grain segments
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
EP3535118A1 (en) 2016-11-02 2019-09-11 Modumetal, Inc. Topology optimized high interface packing structures
US10665777B2 (en) 2017-02-28 2020-05-26 Spin Memory, Inc. Precessional spin current structure with non-magnetic insertion layer for MRAM
US10672976B2 (en) 2017-02-28 2020-06-02 Spin Memory, Inc. Precessional spin current structure with high in-plane magnetization for MRAM
EP3601641A1 (en) 2017-03-24 2020-02-05 Modumetal, Inc. Lift plungers with electrodeposited coatings, and systems and methods for producing the same
CN110770372B (zh) 2017-04-21 2022-10-11 莫杜美拓有限公司 具有电沉积涂层的管状制品及其生产系统和方法
US10032978B1 (en) 2017-06-27 2018-07-24 Spin Transfer Technologies, Inc. MRAM with reduced stray magnetic fields
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10679685B2 (en) 2017-12-27 2020-06-09 Spin Memory, Inc. Shared bit line array architecture for magnetoresistive memory
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10236047B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. Shared oscillator (STNO) for MRAM array write-assist in orthogonal STT-MRAM
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10360961B1 (en) 2017-12-29 2019-07-23 Spin Memory, Inc. AC current pre-charge write-assist in orthogonal STT-MRAM
US10199083B1 (en) 2017-12-29 2019-02-05 Spin Transfer Technologies, Inc. Three-terminal MRAM with ac write-assist for low read disturb
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10270027B1 (en) 2017-12-29 2019-04-23 Spin Memory, Inc. Self-generating AC current assist in orthogonal STT-MRAM
US10236048B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. AC current write-assist in orthogonal STT-MRAM
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10141499B1 (en) 2017-12-30 2018-11-27 Spin Transfer Technologies, Inc. Perpendicular magnetic tunnel junction device with offset precessional spin current layer
US10255962B1 (en) 2017-12-30 2019-04-09 Spin Memory, Inc. Microwave write-assist in orthogonal STT-MRAM
US10339993B1 (en) 2017-12-30 2019-07-02 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic assist layers for free layer switching
US10236439B1 (en) 2017-12-30 2019-03-19 Spin Memory, Inc. Switching and stability control for perpendicular magnetic tunnel junction device
US10229724B1 (en) 2017-12-30 2019-03-12 Spin Memory, Inc. Microwave write-assist in series-interconnected orthogonal STT-MRAM devices
US10319900B1 (en) 2017-12-30 2019-06-11 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with precessional spin current layer having a modulated moment density
US10468588B2 (en) 2018-01-05 2019-11-05 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic enhancement layers for the precessional spin current magnetic layer
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10388861B1 (en) 2018-03-08 2019-08-20 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US20190296220A1 (en) 2018-03-23 2019-09-26 Spin Transfer Technologies, Inc. Magnetic Tunnel Junction Devices Including an Annular Free Magnetic Layer and a Planar Reference Magnetic Layer
WO2019210264A1 (en) 2018-04-27 2019-10-31 Modumetal, Inc. Apparatuses, systems, and methods for producing a plurality of articles with nanolaminated coatings using rotation
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US11081153B2 (en) 2018-06-29 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic memory device with balancing synthetic anti-ferromagnetic layer
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US10580827B1 (en) 2018-11-16 2020-03-03 Spin Memory, Inc. Adjustable stabilizer/polarizer method for MRAM with enhanced stability and efficient switching
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture
US10777248B1 (en) * 2019-06-24 2020-09-15 Western Digital Technologies, Inc. Heat assisted perpendicular spin transfer torque MRAM memory cell

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5640343A (en) * 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
JP2000285668A (ja) * 1999-03-26 2000-10-13 Univ Nagoya 磁気メモリデバイス
WO2000079540A1 (en) * 1999-06-18 2000-12-28 Nve Corporation Magnetic memory coincident thermal pulse data storage
US6292389B1 (en) * 1999-07-19 2001-09-18 Motorola, Inc. Magnetic element with improved field response and fabricating method thereof
JP2001084758A (ja) * 1999-09-17 2001-03-30 Fujitsu Ltd 強磁性トンネル接合ランダムアクセスメモリ、スピンバルブランダムアクセスメモリ、単一強磁性膜ランダムアクセスメモリ、およびこれらをつかったメモリセルアレイ
US6272036B1 (en) * 1999-12-20 2001-08-07 The University Of Chicago Control of magnetic direction in multi-layer ferromagnetic devices by bias voltage
JP3910372B2 (ja) * 2000-03-03 2007-04-25 インターナショナル・ビジネス・マシーンズ・コーポレーション ストレージ・システム及び書き込み方法
US6385082B1 (en) * 2000-11-08 2002-05-07 International Business Machines Corp. Thermally-assisted magnetic random access memory (MRAM)
US6574079B2 (en) * 2000-11-09 2003-06-03 Tdk Corporation Magnetic tunnel junction device and method including a tunneling barrier layer formed by oxidations of metallic alloys
FR2817999B1 (fr) * 2000-12-07 2003-01-10 Commissariat Energie Atomique Dispositif magnetique a polarisation de spin et a empilement(s) tri-couche(s) et memoire utilisant ce dispositif
FR2817998B1 (fr) 2000-12-07 2003-01-10 Commissariat Energie Atomique Dispositif magnetique a polarisation de spin et a rotation d'aimantation, memoire et procede d'ecriture utilisant ce dispositif
US6552928B1 (en) * 2001-02-23 2003-04-22 Read-Rite Corporation Read-write control circuit for magnetic tunnel junction MRAM
US6347049B1 (en) * 2001-07-25 2002-02-12 International Business Machines Corporation Low resistance magnetic tunnel junction device with bilayer or multilayer tunnel barrier
JP4798895B2 (ja) 2001-08-21 2011-10-19 キヤノン株式会社 強磁性体メモリとその熱補助駆動方法
FR2829867B1 (fr) * 2001-09-20 2003-12-19 Centre Nat Rech Scient Memoire magnetique a selection a l'ecriture par inhibition et procede pour son ecriture
US6649423B2 (en) * 2001-10-04 2003-11-18 Hewlett-Packard Development Company, L.P. Method for modifying switching field characteristics of magnetic tunnel junctions
US6473337B1 (en) * 2001-10-24 2002-10-29 Hewlett-Packard Company Memory device having memory cells with magnetic tunnel junction and tunnel junction in series
FR2832542B1 (fr) * 2001-11-16 2005-05-06 Commissariat Energie Atomique Dispositif magnetique a jonction tunnel magnetique, memoire et procedes d'ecriture et de lecture utilisant ce dispositif

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