JP4768913B2 - フラッシュメモリ素子の製造方法 - Google Patents
フラッシュメモリ素子の製造方法 Download PDFInfo
- Publication number
- JP4768913B2 JP4768913B2 JP2000373149A JP2000373149A JP4768913B2 JP 4768913 B2 JP4768913 B2 JP 4768913B2 JP 2000373149 A JP2000373149 A JP 2000373149A JP 2000373149 A JP2000373149 A JP 2000373149A JP 4768913 B2 JP4768913 B2 JP 4768913B2
- Authority
- JP
- Japan
- Prior art keywords
- well region
- region
- semiconductor substrate
- well
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリ素子の製造方法に係り、特にトリプルウェル(Triple Well)構造を有するフラッシュメモリ素子において基板とウェル間の障壁特性を改善するためのフラッシュメモリ素子の製造方法に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリ素子のウェル領域は半導体基板にイオン注入を施し熱処理によって拡散させることにより形成され、主にトリプルウェル構造を使用する。次に、従来のフラッシュメモリ素子の製造方法を図１に基づいて説明する。
【０００３】
図１ａ乃至図１ｄは従来のフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【０００４】
図１ａに示すように、素子分離工程によって半導体基板１１にフィールド酸化膜１２を形成する。半導体基板１１は例えばＰ型基板を用いる。
【０００５】
図１ｂに示すように、Ｎウェル領域が形成されるべき部分のＰ型半導体基板１１が露出されるように第１フォトレジストパターン１３を形成し、リンＰのようなＮ型不純物を注入してＮウェル領域１４を形成する。
【０００６】
図１ｃに示すように、第１フォトレジストパターン１３を除去した後、Ｐウェル領域が形成されるべき部分のＰ型半導体基板１１が露出されるように第２フォトレジストパターン１５を形成し、硼素ＢのようなＰ型不純物を注入してＰウェル領域１６を形成する。
【０００７】
図１ｄはＮウェル領域１４及びＰウェル領域１６のそれぞれのドーパントが電気的な特性を有するようにし、イオン注入によって非晶質化された領域を結晶化させるために熱処理を行った状態を示す。
【０００８】
このような方法で形成されたトリプルウェル構造を図２に示す。
【０００９】
図２は従来のフラッシュメモリ素子のウェル構造を説明するための図であり、Ｎウェル領域１４とＰウェル領域１６との間に空乏領域１７が存在することを示す。
【００１０】
このようなトリプルウェル構造ではＰウェル領域形成のためのドーパントとして用いられる硼素ＢのマイグレーションがＮウェル領域形成のためのドーパントとして用いられるリンＰより大きいため、後続の熱処理工程時に共存する硼素とリンとの補償(Compensation)による濃度減少を考慮して、Ｐウェルイオン注入時に硼素の濃度が高くなければならない。ところで、後続の熱工程時に発生する硼素とリンとのカウントドーピング(Count doping)現象によってＮウェルのドーパント濃度が減少するので、Ｐ型半導体基板とＰウェル領域間でＮウェル領域の障壁の役割が脆弱になるので、Ｎウェルの濃度を増加させなければならない。しかし、このようにすると、Ｐウェル及びＮウェル領域の濃度が減少してウェル間ブレークダウン(Break down)電圧が減少し、ウェル間絶縁特性が低下するなど素子の電気的特性が劣悪になるという問題点がある。
【００１１】
【発明が解決しようとする課題】
従って、本発明の目的は、ウェル領域間に拡散防止領域を形成することにより、基板とウェル領域間の障壁特性を改善することができるフラッシュメモリ素子の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
前記目的を達成するための本発明に係るフラッシュメモリ素子の製造方法は、フィールド酸化膜の設けられた半導体基板が提供される段階と、前記半導体基板上に、第１ウェル領域が形成されるべき部分の前記半導体基板が露出される第１フォトレジストパターンを形成し、前記半導体基板と反対タイプの不純物イオンを注入して第１ウェル領域を形成する段階と、前記第１フォトレジストパターンを除去した後、前記半導体基板上に、第２ウェル領域が形成されるべき部分の前記半導体基板が露出される第２フォトレジストパターンを形成し、イオン注入工程を行って前記第１ウェル領域内に拡散防止領域を形成する段階と、前記第２フォトレジストパターンの設けられた半導体基板に前記半導体基板と同じタイプの不純物イオンを注入して前記拡散防止領域内に第２ウェル領域を形成して前記第１ウェル領域と前記拡散防止領域と該第２ウェル領域とが深さ方向に重なったトリプルウェル構造を形成する段階と、前記第１ウェル領域、拡散防止領域及び第２ウェル領域の不純物を活性化するための熱処理工程を行う段階とを含んでなることを特徴とする。
【００１３】
【発明の実施の形態】
以下、添付図に基づいて本発明の実施例を詳細に説明する。
【００１４】
図３ａ乃至図３ｅは本発明に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【００１５】
図３ａに示すように、素子分離工程によって半導体基板３１にフィールド酸化膜３２を形成する。半導体基板３１は例えばＰ型基板を用いる。
【００１６】
図３ｂに示すように、半導体基板３１と反対のタイプでドープされる第１ウェル領域、即ちＮウェル領域が形成されるべき部分のＰ型半導体基板１１が露出される第１フォトレジストパターン３３を形成し、リンＰ、ヒ素ＡｓのようなＮ型不純物イオンを注入してＮウェル領域３４を形成する。Ｎウェル領域３４形成のためのイオン注入工程時、イオン注入エネルギーは１乃至３ＭｅＶとし、イオンの濃度は１Ｅ１３乃至５Ｅ１３ｄｙｎｅ／ｃｍ2として、半導体基板１１に垂直となるようにイオンを注入する。
【００１７】
図３ｃに示すように、第１フォトレジストパターン３３を除去し、拡散防止領域が形成されるべき部分のＰ型半導体基板３１が露出される第２フォトレジストパターン３５を形成する。その後、０.５乃至１.４ＭｅＶのイオン注入エネルギーで５Ｅ１２乃至３Ｅ１３ｄｙｎｅ／ｃｍ2の濃度で窒素イオンを注入して拡散防止領域３６を形成する。
【００１８】
拡散防止領域３６形成用として窒素を用いると、ウェルの電気的特性に影響を与えず、Ｐウェル領域３４と後続の工程で形成されるＮウェル領域との間で拡散防止層の役割を効果的に果たすことができる。これにより、硼素とリンの後続熱処理の際、ドーパントの拡散によるカウントドーピングによる中性化によるＰウェル及びＮウェル領域のネット(net)濃度の減少を防止することができる。
【００１９】
また、窒素イオンが注入されながら半導体基板３１内のシリコン結晶によるイオン注入損傷によって欠陥が発生し、これにより多くの非晶質層(Amorphous layer)が形成される。これは後続のイオン注入工程時に発生するチャネリング効果を防止し、同一のイオン注入エネルギーでゲッタ効果(Gettering Effect)の増加によって更に薄いPウェル領域の形成を可能とする。
【００２０】
図３ｄに示すように、半導体基板３１と同じタイプ、例えばP型でドーピングされた第２ウェル領域、即ちPウェル領域を形成するために、第２フォトレジストパターン３５を除去していない状態で、硼素BのようなP型不純物イオンを注入する。Pウェル領域３７形成のためのイオン注入工程時、イオン注入エネルギーは０.３乃至１ＭｅＶとし、イオン注入濃度は１Ｅ１３乃至５Ｅ１３ｄｙｎｅ／ｃｍ2とする。
【００２１】
図３ｅはＮウェル領域３４、拡散防止領域３６及びＰウェル領域３７の各ドーパントが電気的特性を有するようにし、イオン注入工程によって非晶質化された領域を結晶化するために熱処理工程を施した状態を示す。ここで、熱処理工程は８５０乃至１０５０℃の温度で１０分乃至１時間ファーネスアニーリング工程で行う。
【００２２】
図４は本発明に係るフラッシュメモリ素子のウェル構造を説明するための図である。
【００２３】
同図に示すように、Ｎウェル領域３４とＰウェル領域３７との間には第１空乏領域３８、拡散防止領域３６及び第２空乏領域３９が存在する。
【００２４】
このようにＰウェル領域とＮウェル領域との間に拡散防止領域３６を挿入し、空乏領域の幅を増加させることにより、ウェル間のブレークダウン電圧が増加する。また、Ｐウェル領域及びＮウェル領域間に挿入された拡散防止領域３６によってＰウェル領域及びＮウェル領域間に流れる漏れ電流が減少する。
【００２５】
【発明の効果】
上述したように、本発明によれば、トリプルＮウェル領域とＰウェル領域との間に形成された拡散防止領域によってカウントドーピング現象が防止されることにより、それぞれのウェルに残留されたイオンのドーピング濃度が減少することを抑制することができる。また、拡散防止領域形成のためのイオン注入工程時に形成されたシリコン結晶の欠陥によってＰウェルイオン注入時に存在するチャネル効果を減少させることができ、後続の熱処理工程時にゲッタ効果によって既存の方法に比べてさらに効果的に薄くなったウェル領域を形成することができる。そして、拡散防止領域の電気的に中性化された性質によってウェル間空乏領域が増加し、ブレークダウン電圧を増加させることができ、中性化された層がＰウェル領域とＮウェル領域との間には存在するため漏れ電流を減少させることができる。
【図面の簡単な説明】
【図１】 図１ａ乃至図１ｄは従来のフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【図２】 従来のフラッシュメモリ素子のウェル構造を説明するための図である。
【図３】 図３ａ乃至図３ｅは本発明に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【図４】 本発明に係るフラッシュメモリ素子のウェル構造を説明するための図である。
【符号の説明】
１１ 半導体基板
１２ フィールド酸化膜
１３ 第１フォトレジストパターン
１４ Ｎウェル領域
１５ 第２フォトレジストパターン
１６ Ｐウェル領域
１７ 空乏領域
３１ 半導体基板
３２ フィールド酸化膜
３３ 第１フォトレジストパターン
３４ Ｎウェル領域
３５ 第２フォトレジストパターン
３６ 拡散防止領域
３７ Ｐウェル領域
３８，３９ 第１及び第２空乏領域
【発明の属する技術分野】
本発明はフラッシュメモリ素子の製造方法に係り、特にトリプルウェル(Triple Well)構造を有するフラッシュメモリ素子において基板とウェル間の障壁特性を改善するためのフラッシュメモリ素子の製造方法に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリ素子のウェル領域は半導体基板にイオン注入を施し熱処理によって拡散させることにより形成され、主にトリプルウェル構造を使用する。次に、従来のフラッシュメモリ素子の製造方法を図１に基づいて説明する。
【０００３】
図１ａ乃至図１ｄは従来のフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【０００４】
図１ａに示すように、素子分離工程によって半導体基板１１にフィールド酸化膜１２を形成する。半導体基板１１は例えばＰ型基板を用いる。
【０００５】
図１ｂに示すように、Ｎウェル領域が形成されるべき部分のＰ型半導体基板１１が露出されるように第１フォトレジストパターン１３を形成し、リンＰのようなＮ型不純物を注入してＮウェル領域１４を形成する。
【０００６】
図１ｃに示すように、第１フォトレジストパターン１３を除去した後、Ｐウェル領域が形成されるべき部分のＰ型半導体基板１１が露出されるように第２フォトレジストパターン１５を形成し、硼素ＢのようなＰ型不純物を注入してＰウェル領域１６を形成する。
【０００７】
図１ｄはＮウェル領域１４及びＰウェル領域１６のそれぞれのドーパントが電気的な特性を有するようにし、イオン注入によって非晶質化された領域を結晶化させるために熱処理を行った状態を示す。
【０００８】
このような方法で形成されたトリプルウェル構造を図２に示す。
【０００９】
図２は従来のフラッシュメモリ素子のウェル構造を説明するための図であり、Ｎウェル領域１４とＰウェル領域１６との間に空乏領域１７が存在することを示す。
【００１０】
このようなトリプルウェル構造ではＰウェル領域形成のためのドーパントとして用いられる硼素ＢのマイグレーションがＮウェル領域形成のためのドーパントとして用いられるリンＰより大きいため、後続の熱処理工程時に共存する硼素とリンとの補償(Compensation)による濃度減少を考慮して、Ｐウェルイオン注入時に硼素の濃度が高くなければならない。ところで、後続の熱工程時に発生する硼素とリンとのカウントドーピング(Count doping)現象によってＮウェルのドーパント濃度が減少するので、Ｐ型半導体基板とＰウェル領域間でＮウェル領域の障壁の役割が脆弱になるので、Ｎウェルの濃度を増加させなければならない。しかし、このようにすると、Ｐウェル及びＮウェル領域の濃度が減少してウェル間ブレークダウン(Break down)電圧が減少し、ウェル間絶縁特性が低下するなど素子の電気的特性が劣悪になるという問題点がある。
【００１１】
【発明が解決しようとする課題】
従って、本発明の目的は、ウェル領域間に拡散防止領域を形成することにより、基板とウェル領域間の障壁特性を改善することができるフラッシュメモリ素子の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
前記目的を達成するための本発明に係るフラッシュメモリ素子の製造方法は、フィールド酸化膜の設けられた半導体基板が提供される段階と、前記半導体基板上に、第１ウェル領域が形成されるべき部分の前記半導体基板が露出される第１フォトレジストパターンを形成し、前記半導体基板と反対タイプの不純物イオンを注入して第１ウェル領域を形成する段階と、前記第１フォトレジストパターンを除去した後、前記半導体基板上に、第２ウェル領域が形成されるべき部分の前記半導体基板が露出される第２フォトレジストパターンを形成し、イオン注入工程を行って前記第１ウェル領域内に拡散防止領域を形成する段階と、前記第２フォトレジストパターンの設けられた半導体基板に前記半導体基板と同じタイプの不純物イオンを注入して前記拡散防止領域内に第２ウェル領域を形成して前記第１ウェル領域と前記拡散防止領域と該第２ウェル領域とが深さ方向に重なったトリプルウェル構造を形成する段階と、前記第１ウェル領域、拡散防止領域及び第２ウェル領域の不純物を活性化するための熱処理工程を行う段階とを含んでなることを特徴とする。
【００１３】
【発明の実施の形態】
以下、添付図に基づいて本発明の実施例を詳細に説明する。
【００１４】
図３ａ乃至図３ｅは本発明に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【００１５】
図３ａに示すように、素子分離工程によって半導体基板３１にフィールド酸化膜３２を形成する。半導体基板３１は例えばＰ型基板を用いる。
【００１６】
図３ｂに示すように、半導体基板３１と反対のタイプでドープされる第１ウェル領域、即ちＮウェル領域が形成されるべき部分のＰ型半導体基板１１が露出される第１フォトレジストパターン３３を形成し、リンＰ、ヒ素ＡｓのようなＮ型不純物イオンを注入してＮウェル領域３４を形成する。Ｎウェル領域３４形成のためのイオン注入工程時、イオン注入エネルギーは１乃至３ＭｅＶとし、イオンの濃度は１Ｅ１３乃至５Ｅ１３ｄｙｎｅ／ｃｍ2として、半導体基板１１に垂直となるようにイオンを注入する。
【００１７】
図３ｃに示すように、第１フォトレジストパターン３３を除去し、拡散防止領域が形成されるべき部分のＰ型半導体基板３１が露出される第２フォトレジストパターン３５を形成する。その後、０.５乃至１.４ＭｅＶのイオン注入エネルギーで５Ｅ１２乃至３Ｅ１３ｄｙｎｅ／ｃｍ2の濃度で窒素イオンを注入して拡散防止領域３６を形成する。
【００１８】
拡散防止領域３６形成用として窒素を用いると、ウェルの電気的特性に影響を与えず、Ｐウェル領域３４と後続の工程で形成されるＮウェル領域との間で拡散防止層の役割を効果的に果たすことができる。これにより、硼素とリンの後続熱処理の際、ドーパントの拡散によるカウントドーピングによる中性化によるＰウェル及びＮウェル領域のネット(net)濃度の減少を防止することができる。
【００１９】
また、窒素イオンが注入されながら半導体基板３１内のシリコン結晶によるイオン注入損傷によって欠陥が発生し、これにより多くの非晶質層(Amorphous layer)が形成される。これは後続のイオン注入工程時に発生するチャネリング効果を防止し、同一のイオン注入エネルギーでゲッタ効果(Gettering Effect)の増加によって更に薄いPウェル領域の形成を可能とする。
【００２０】
図３ｄに示すように、半導体基板３１と同じタイプ、例えばP型でドーピングされた第２ウェル領域、即ちPウェル領域を形成するために、第２フォトレジストパターン３５を除去していない状態で、硼素BのようなP型不純物イオンを注入する。Pウェル領域３７形成のためのイオン注入工程時、イオン注入エネルギーは０.３乃至１ＭｅＶとし、イオン注入濃度は１Ｅ１３乃至５Ｅ１３ｄｙｎｅ／ｃｍ2とする。
【００２１】
図３ｅはＮウェル領域３４、拡散防止領域３６及びＰウェル領域３７の各ドーパントが電気的特性を有するようにし、イオン注入工程によって非晶質化された領域を結晶化するために熱処理工程を施した状態を示す。ここで、熱処理工程は８５０乃至１０５０℃の温度で１０分乃至１時間ファーネスアニーリング工程で行う。
【００２２】
図４は本発明に係るフラッシュメモリ素子のウェル構造を説明するための図である。
【００２３】
同図に示すように、Ｎウェル領域３４とＰウェル領域３７との間には第１空乏領域３８、拡散防止領域３６及び第２空乏領域３９が存在する。
【００２４】
このようにＰウェル領域とＮウェル領域との間に拡散防止領域３６を挿入し、空乏領域の幅を増加させることにより、ウェル間のブレークダウン電圧が増加する。また、Ｐウェル領域及びＮウェル領域間に挿入された拡散防止領域３６によってＰウェル領域及びＮウェル領域間に流れる漏れ電流が減少する。
【００２５】
【発明の効果】
上述したように、本発明によれば、トリプルＮウェル領域とＰウェル領域との間に形成された拡散防止領域によってカウントドーピング現象が防止されることにより、それぞれのウェルに残留されたイオンのドーピング濃度が減少することを抑制することができる。また、拡散防止領域形成のためのイオン注入工程時に形成されたシリコン結晶の欠陥によってＰウェルイオン注入時に存在するチャネル効果を減少させることができ、後続の熱処理工程時にゲッタ効果によって既存の方法に比べてさらに効果的に薄くなったウェル領域を形成することができる。そして、拡散防止領域の電気的に中性化された性質によってウェル間空乏領域が増加し、ブレークダウン電圧を増加させることができ、中性化された層がＰウェル領域とＮウェル領域との間には存在するため漏れ電流を減少させることができる。
【図面の簡単な説明】
【図１】 図１ａ乃至図１ｄは従来のフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【図２】 従来のフラッシュメモリ素子のウェル構造を説明するための図である。
【図３】 図３ａ乃至図３ｅは本発明に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【図４】 本発明に係るフラッシュメモリ素子のウェル構造を説明するための図である。
【符号の説明】
１１ 半導体基板
１２ フィールド酸化膜
１３ 第１フォトレジストパターン
１４ Ｎウェル領域
１５ 第２フォトレジストパターン
１６ Ｐウェル領域
１７ 空乏領域
３１ 半導体基板
３２ フィールド酸化膜
３３ 第１フォトレジストパターン
３４ Ｎウェル領域
３５ 第２フォトレジストパターン
３６ 拡散防止領域
３７ Ｐウェル領域
３８，３９ 第１及び第２空乏領域
Claims (9)
- フィールド酸化膜の設けられた半導体基板が提供される段階と、
前記半導体基板上に、第１ウェル領域が形成されるべき部分の前記半導体基板が露出される第１フォトレジストパターンを形成し、前記半導体基板と反対タイプの不純物イオンを注入して第１ウェル領域を形成する段階と、
前記第１フォトレジストパターンを除去した後、前記半導体基板上に、第２ウェル領域が形成されるべき部分の前記半導体基板が露出される第２フォトレジストパターンを形成し、イオン注入工程を行って前記第１ウェル領域内に拡散防止領域を形成する段階と、
前記第２フォトレジストパターンの設けられた半導体基板に前記半導体基板と同じタイプの不純物イオンを注入して前記拡散防止領域内に第２ウェル領域を形成して前記第１ウェル領域と前記拡散防止領域と該第２ウェル領域とが深さ方向に重なったトリプルウェル構造を形成する段階と、
前記第１ウェル領域、拡散防止領域及び第２ウェル領域の不純物を活性化するための熱処理工程を行う段階とを含んでなることを特徴とするフラッシュメモリ素子の製造方法。 - 前記半導体基板はＰ型であることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記第１ウェル領域はリン、ヒ素のようなＮ型不純物イオンが注入されたＮウェル領域であることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記第１ウェル領域を形成するためのイオン注入工程は、イオン注入エネルギーを１乃至３ＭｅＶとし、半導体基板に垂直に注入されるように行うことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記拡散防止領域は窒素イオンを注入して形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記拡散防止領域は０.５乃至１.４ＭｅＶのイオン注入エネルギーで窒素イオンを注入して形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記第２ウェル領域は硼素のようなＰ型不純物イオンを注入して形成するＰウェル領域であることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記第２ウェル領域はイオン注入エネルギーを０.３乃至１ＭｅＶにして形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記熱処理工程は８５０乃至１０５０℃の温度で１０分乃至１時間ファーネスアニーリング工程により行うことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR99-63906 | 1999-12-28 | ||
| KR1019990063906A KR100358067B1 (ko) | 1999-12-28 | 1999-12-28 | 플래쉬 메모리 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001210732A JP2001210732A (ja) | 2001-08-03 |
| JP4768913B2 true JP4768913B2 (ja) | 2011-09-07 |
Family
ID=19631225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000373149A Expired - Fee Related JP4768913B2 (ja) | 1999-12-28 | 2000-12-07 | フラッシュメモリ素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6444522B1 (ja) |
| JP (1) | JP4768913B2 (ja) |
| KR (1) | KR100358067B1 (ja) |
| TW (1) | TW469602B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100893054B1 (ko) * | 2002-07-05 | 2009-04-15 | 매그나칩 반도체 유한회사 | 크로스토크를 방지할 수 있는 이미지센서 및 그 제조 방법 |
| KR100466193B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조 방법 |
| KR100641954B1 (ko) * | 2004-07-12 | 2006-11-06 | 주식회사 하이닉스반도체 | 웰 접합 래치 업 현상을 방지하는 메모리 장치 |
| KR100739960B1 (ko) * | 2004-11-01 | 2007-07-16 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100870297B1 (ko) * | 2007-04-27 | 2008-11-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0467667A (ja) * | 1990-07-09 | 1992-03-03 | Matsushita Electron Corp | 相補型ｍｏｓ半導体装置およびその製造方法 |
| KR960008735B1 (en) * | 1993-04-29 | 1996-06-29 | Samsung Electronics Co Ltd | Mos transistor and the manufacturing method thereof |
| JP3442154B2 (ja) * | 1993-09-16 | 2003-09-02 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5654210A (en) * | 1994-09-13 | 1997-08-05 | Lsi Logic Corporation | Process for making group IV semiconductor substrate treated with one or more group IV elements to form one or more barrier regions capable of inhibiting migration of dopant materials in substrate |
| SG70594A1 (en) * | 1996-05-30 | 2000-02-22 | Hyundai Electronics America | Triple well flash memory cell and fabrication process |
| US5963801A (en) * | 1996-12-19 | 1999-10-05 | Lsi Logic Corporation | Method of forming retrograde well structures and punch-through barriers using low energy implants |
| US6225151B1 (en) * | 1997-06-09 | 2001-05-01 | Advanced Micro Devices, Inc. | Nitrogen liner beneath transistor source/drain regions to retard dopant diffusion |
| US6025238A (en) * | 1997-12-18 | 2000-02-15 | Advanced Micro Devices | Semiconductor device having an nitrogen-rich punchthrough region and fabrication thereof |
| JPH11261022A (ja) * | 1998-03-16 | 1999-09-24 | Hitachi Ltd | 半導体集積回路装置 |
| US6221724B1 (en) * | 1998-11-06 | 2001-04-24 | Advanced Micro Devices, Inc. | Method of fabricating an integrated circuit having punch-through suppression |
-
1999
- 1999-12-28 KR KR1019990063906A patent/KR100358067B1/ko not_active IP Right Cessation
-
2000
- 2000-11-21 US US09/716,416 patent/US6444522B1/en not_active Expired - Fee Related
- 2000-12-07 JP JP2000373149A patent/JP4768913B2/ja not_active Expired - Fee Related
- 2000-12-19 TW TW089127162A patent/TW469602B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6444522B1 (en) | 2002-09-03 |
| KR100358067B1 (ko) | 2002-10-25 |
| KR20010061412A (ko) | 2001-07-07 |
| JP2001210732A (ja) | 2001-08-03 |
| TW469602B (en) | 2001-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6372611B1 (en) | Semiconductor manufacturing method including gettering of metal impurities | |
| KR20030003690A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2802263B2 (ja) | 半導体素子の製造方法 | |
| JP4768913B2 (ja) | フラッシュメモリ素子の製造方法 | |
| JP3165071B2 (ja) | 半導体基板及びその製造方法 | |
| US20060223292A1 (en) | Method of manufacturing semiconductor device | |
| KR100435805B1 (ko) | 모스 트랜지스터의 제조 방법 | |
| KR100897821B1 (ko) | 반도체 소자 제조 방법 | |
| KR100422326B1 (ko) | 반도체 소자의 제조방법 | |
| JPH1041240A (ja) | 半導体装置およびその製造方法 | |
| KR100732774B1 (ko) | 반도체소자의 듀얼게이트 형성방법 | |
| KR0126116B1 (ko) | 에스램 소자 제조 방법 | |
| KR100325596B1 (ko) | 비소이온주입후실리콘웨이퍼의결정결함형성억제방법 | |
| KR100290876B1 (ko) | 반도체 소자의 제조방법 | |
| KR100434638B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100671595B1 (ko) | 반도체 소자의 삼중웰 형성 방법 | |
| KR100313941B1 (ko) | 반도체 소자의 제조방법 | |
| KR100313090B1 (ko) | 반도체장치의 소오스/드레인 형성방법 | |
| JP2948892B2 (ja) | Ｍｏｓ電界効果トランジスタおよびその製造方法 | |
| KR970005147B1 (ko) | 반도체 장치의 얕은 접합 형성 방법 | |
| JP2925936B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2926817B2 (ja) | 半導体装置の製造方法 | |
| KR100331853B1 (ko) | 반도체 소자의 제조방법 | |
| KR100835432B1 (ko) | 반도체 제조 장치에서의 소자 분리 방법 | |
| TWI270164B (en) | Method of manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060217 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080626 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091020 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100615 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100910 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110531 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110617 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140624 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |