JP4768913B2 - フラッシュメモリ素子の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明はフラッシュメモリ素子の製造方法に係り、特にトリプルウェル(Triple Well)構造を有するフラッシュメモリ素子において基板とウェル間の障壁特性を改善するためのフラッシュメモリ素子の製造方法に関する。
【0002】
【従来の技術】
一般に、フラッシュメモリ素子のウェル領域は半導体基板にイオン注入を施し熱処理によって拡散させることにより形成され、主にトリプルウェル構造を使用する。次に、従来のフラッシュメモリ素子の製造方法を図1に基づいて説明する。
【0003】
図1a乃至図1dは従来のフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【0004】
図1aに示すように、素子分離工程によって半導体基板11にフィールド酸化膜12を形成する。半導体基板11は例えばP型基板を用いる。
【0005】
図1bに示すように、Nウェル領域が形成されるべき部分のP型半導体基板11が露出されるように第1フォトレジストパターン13を形成し、リンPのようなN型不純物を注入してNウェル領域14を形成する。
【0006】
図1cに示すように、第1フォトレジストパターン13を除去した後、Pウェル領域が形成されるべき部分のP型半導体基板11が露出されるように第2フォトレジストパターン15を形成し、硼素BのようなP型不純物を注入してPウェル領域16を形成する。
【0007】
図1dはNウェル領域14及びPウェル領域16のそれぞれのドーパントが電気的な特性を有するようにし、イオン注入によって非晶質化された領域を結晶化させるために熱処理を行った状態を示す。
【0008】
このような方法で形成されたトリプルウェル構造を図2に示す。
【0009】
図2は従来のフラッシュメモリ素子のウェル構造を説明するための図であり、Nウェル領域14とPウェル領域16との間に空乏領域17が存在することを示す。
【0010】
このようなトリプルウェル構造ではPウェル領域形成のためのドーパントとして用いられる硼素BのマイグレーションがNウェル領域形成のためのドーパントとして用いられるリンPより大きいため、後続の熱処理工程時に共存する硼素とリンとの補償(Compensation)による濃度減少を考慮して、Pウェルイオン注入時に硼素の濃度が高くなければならない。ところで、後続の熱工程時に発生する硼素とリンとのカウントドーピング(Count doping)現象によってNウェルのドーパント濃度が減少するので、P型半導体基板とPウェル領域間でNウェル領域の障壁の役割が脆弱になるので、Nウェルの濃度を増加させなければならない。しかし、このようにすると、Pウェル及びNウェル領域の濃度が減少してウェル間ブレークダウン(Break down)電圧が減少し、ウェル間絶縁特性が低下するなど素子の電気的特性が劣悪になるという問題点がある。
【0011】
【発明が解決しようとする課題】
従って、本発明の目的は、ウェル領域間に拡散防止領域を形成することにより、基板とウェル領域間の障壁特性を改善することができるフラッシュメモリ素子の製造方法を提供することにある。
【0012】
【課題を解決するための手段】
前記目的を達成するための本発明に係るフラッシュメモリ素子の製造方法は、フィールド酸化膜の設けられた半導体基板が提供される段階と、前記半導体基板上に、第1ウェル領域が形成されるべき部分の前記半導体基板が露出される第1フォトレジストパターンを形成し、前記半導体基板と反対タイプの不純物イオンを注入して第1ウェル領域を形成する段階と、前記第1フォトレジストパターンを除去した後、前記半導体基板上に、第2ウェル領域が形成されるべき部分の前記半導体基板が露出される第2フォトレジストパターンを形成し、イオン注入工程を行って前記第1ウェル領域内に拡散防止領域を形成する段階と、前記第2フォトレジストパターンの設けられた半導体基板に前記半導体基板と同じタイプの不純物イオンを注入して前記拡散防止領域内に第2ウェル領域を形成して前記第1ウェル領域と前記拡散防止領域と該第2ウェル領域とが深さ方向に重なったトリプルウェル構造を形成する段階と、前記第1ウェル領域、拡散防止領域及び第2ウェル領域の不純物を活性化するための熱処理工程を行う段階とを含んでなることを特徴とする。
【0013】
【発明の実施の形態】
以下、添付図に基づいて本発明の実施例を詳細に説明する。
【0014】
図3a乃至図3eは本発明に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【0015】
図3aに示すように、素子分離工程によって半導体基板31にフィールド酸化膜32を形成する。半導体基板31は例えばP型基板を用いる。
【0016】
図3bに示すように、半導体基板31と反対のタイプでドープされる第1ウェル領域、即ちNウェル領域が形成されるべき部分のP型半導体基板11が露出される第1フォトレジストパターン33を形成し、リンP、ヒ素AsのようなN型不純物イオンを注入してNウェル領域34を形成する。Nウェル領域34形成のためのイオン注入工程時、イオン注入エネルギーは1乃至3MeVとし、イオンの濃度は1E13乃至5E13dyne/cm2として、半導体基板11に垂直となるようにイオンを注入する。
【0017】
図3cに示すように、第1フォトレジストパターン33を除去し、拡散防止領域が形成されるべき部分のP型半導体基板31が露出される第2フォトレジストパターン35を形成する。その後、0.5乃至1.4MeVのイオン注入エネルギーで5E12乃至3E13dyne/cm2の濃度で窒素イオンを注入して拡散防止領域36を形成する。
【0018】
拡散防止領域36形成用として窒素を用いると、ウェルの電気的特性に影響を与えず、Pウェル領域34と後続の工程で形成されるNウェル領域との間で拡散防止層の役割を効果的に果たすことができる。これにより、硼素とリンの後続熱処理の際、ドーパントの拡散によるカウントドーピングによる中性化によるPウェル及びNウェル領域のネット(net)濃度の減少を防止することができる。
【0019】
また、窒素イオンが注入されながら半導体基板31内のシリコン結晶によるイオン注入損傷によって欠陥が発生し、これにより多くの非晶質層(Amorphous layer)が形成される。これは後続のイオン注入工程時に発生するチャネリング効果を防止し、同一のイオン注入エネルギーでゲッタ効果(Gettering Effect)の増加によって更に薄いPウェル領域の形成を可能とする。
【0020】
図3dに示すように、半導体基板31と同じタイプ、例えばP型でドーピングされた第2ウェル領域、即ちPウェル領域を形成するために、第2フォトレジストパターン35を除去していない状態で、硼素BのようなP型不純物イオンを注入する。Pウェル領域37形成のためのイオン注入工程時、イオン注入エネルギーは0.3乃至1MeVとし、イオン注入濃度は1E13乃至5E13dyne/cm2とする。
【0021】
図3eはNウェル領域34、拡散防止領域36及びPウェル領域37の各ドーパントが電気的特性を有するようにし、イオン注入工程によって非晶質化された領域を結晶化するために熱処理工程を施した状態を示す。ここで、熱処理工程は850乃至1050℃の温度で10分乃至1時間ファーネスアニーリング工程で行う。
【0022】
図4は本発明に係るフラッシュメモリ素子のウェル構造を説明するための図である。
【0023】
同図に示すように、Nウェル領域34とPウェル領域37との間には第1空乏領域38、拡散防止領域36及び第2空乏領域39が存在する。
【0024】
このようにPウェル領域とNウェル領域との間に拡散防止領域36を挿入し、空乏領域の幅を増加させることにより、ウェル間のブレークダウン電圧が増加する。また、Pウェル領域及びNウェル領域間に挿入された拡散防止領域36によってPウェル領域及びNウェル領域間に流れる漏れ電流が減少する。
【0025】
【発明の効果】
上述したように、本発明によれば、トリプルNウェル領域とPウェル領域との間に形成された拡散防止領域によってカウントドーピング現象が防止されることにより、それぞれのウェルに残留されたイオンのドーピング濃度が減少することを抑制することができる。また、拡散防止領域形成のためのイオン注入工程時に形成されたシリコン結晶の欠陥によってPウェルイオン注入時に存在するチャネル効果を減少させることができ、後続の熱処理工程時にゲッタ効果によって既存の方法に比べてさらに効果的に薄くなったウェル領域を形成することができる。そして、拡散防止領域の電気的に中性化された性質によってウェル間空乏領域が増加し、ブレークダウン電圧を増加させることができ、中性化された層がPウェル領域とNウェル領域との間には存在するため漏れ電流を減少させることができる。
【図面の簡単な説明】
【図1】 図1a乃至図1dは従来のフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【図2】 従来のフラッシュメモリ素子のウェル構造を説明するための図である。
【図3】 図3a乃至図3eは本発明に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【図4】 本発明に係るフラッシュメモリ素子のウェル構造を説明するための図である。
【符号の説明】
11 半導体基板
12 フィールド酸化膜
13 第1フォトレジストパターン
14 Nウェル領域
15 第2フォトレジストパターン
16 Pウェル領域
17 空乏領域
31 半導体基板
32 フィールド酸化膜
33 第1フォトレジストパターン
34 Nウェル領域
35 第2フォトレジストパターン
36 拡散防止領域
37 Pウェル領域
38,39 第1及び第2空乏領域
Claims (9)
- フィールド酸化膜の設けられた半導体基板が提供される段階と、
前記半導体基板上に、第1ウェル領域が形成されるべき部分の前記半導体基板が露出される第1フォトレジストパターンを形成し、前記半導体基板と反対タイプの不純物イオンを注入して第1ウェル領域を形成する段階と、
前記第1フォトレジストパターンを除去した後、前記半導体基板上に、第2ウェル領域が形成されるべき部分の前記半導体基板が露出される第2フォトレジストパターンを形成し、イオン注入工程を行って前記第1ウェル領域内に拡散防止領域を形成する段階と、
前記第2フォトレジストパターンの設けられた半導体基板に前記半導体基板と同じタイプの不純物イオンを注入して前記拡散防止領域内に第2ウェル領域を形成して前記第1ウェル領域と前記拡散防止領域と該第2ウェル領域とが深さ方向に重なったトリプルウェル構造を形成する段階と、
前記第1ウェル領域、拡散防止領域及び第2ウェル領域の不純物を活性化するための熱処理工程を行う段階とを含んでなることを特徴とするフラッシュメモリ素子の製造方法。 - 前記半導体基板はP型であることを特徴とする請求項1記載のフラッシュメモリ素子の製造方法。
- 前記第1ウェル領域はリン、ヒ素のようなN型不純物イオンが注入されたNウェル領域であることを特徴とする請求項1記載のフラッシュメモリ素子の製造方法。
- 前記第1ウェル領域を形成するためのイオン注入工程は、イオン注入エネルギーを1乃至3MeVとし、半導体基板に垂直に注入されるように行うことを特徴とする請求項1記載のフラッシュメモリ素子の製造方法。
- 前記拡散防止領域は窒素イオンを注入して形成することを特徴とする請求項1記載のフラッシュメモリ素子の製造方法。
- 前記拡散防止領域は0.5乃至1.4MeVのイオン注入エネルギーで窒素イオンを注入して形成することを特徴とする請求項1記載のフラッシュメモリ素子の製造方法。
- 前記第2ウェル領域は硼素のようなP型不純物イオンを注入して形成するPウェル領域であることを特徴とする請求項1記載のフラッシュメモリ素子の製造方法。
- 前記第2ウェル領域はイオン注入エネルギーを0.3乃至1MeVにして形成することを特徴とする請求項1記載のフラッシュメモリ素子の製造方法。
- 前記熱処理工程は850乃至1050℃の温度で10分乃至1時間ファーネスアニーリング工程により行うことを特徴とする請求項1記載のフラッシュメモリ素子の製造方法。
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