JP4755669B2

JP4755669B2 - 直交変調器

Info

Publication number: JP4755669B2
Application number: JP2008114400A
Authority: JP
Inventors: 清宮下
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2008-04-24
Filing date: 2008-04-24
Publication date: 2011-08-24
Anticipated expiration: 2028-04-24
Also published as: JP2009267728A

Description

本発明は直交変調器における、キャリアリークの元となる、周波数変換器のオフセットを抑圧する方法に関するものである。

周波数の利用効率を上げるための多値変調方式（例えばＱＰＳＫ（Quadrature Phase Shift Keying；四位相偏移変調）、ＱＡＭ（Quadrature Amplitude Modulation；直交振幅変調））を用いる通信システムでは、直交変調器が必要不可欠な構成要素であり、通信システム全体から来る高精度の変／復調特性の要求から、キャリアリーク及びイメージ成分を抑圧することが求められている。

以下では、先ず単純なＭｉｘｅｒにおける周波数変換の様子を説明し、続いてこの考えを拡張、一般化するため、一般的な構成からなる直交変調器におけるキャリアリークの発生メカニズムについて解析的に説明する。

図１は、ある周波数帯域を持ったベースバンド信号ＦＢＢ（ｆ）を、周波数ＬＯ２を基本波とする方形波ｆ_ＬＯ２（ｔ）で周波数アップコンバージョンする際の各部の信号の様子を示している。これによると、周波数変換器１０による周波数変換はＦＢＢ（ｆ）×ＦＬＯ２（ｆ）の演算そのものであることがわかる。すなわち、ＦＢＢのＤＣ成分（直流成分）は演算結果であるＦＲＦ（ｆ）の周波数ＬＯ２成分に周波数変換されている（例えば非特許文献１参照）。

このことは、周波数変換器を複数個使用するような、図２に示す一般的な構成からなる直交変調器についても同様である。この直交変調器のＩ成分入力クロック端子Ｃｌｏｃｋ＿ＩおよびＱ成分入力クロック端子Ｃｌｏｃｋ＿Ｑに図３（ａ）中のＩ成分入力クロックＣｌｋ＿ＩおよびＱ成分入力クロックＣｌｋ＿Ｑを加え、Ｉ成分入力信号端子Ｓｉｇ＿ＩおよびＱ成分入力信号端子Ｓｉｇ＿Ｑに同図中のＩ成分理想的入力信号Ｓｉｇ＿Ｉ＿ＩｄｅａｌおよびＱ成分理想的入力信号Ｓｉｇ＿Ｑ＿Ｉｄｅａｌを入力したときに、被変調出力端子Ｍｏｄ＿ｏｕｔに現れる理想的被変調出力Ｍｏｄ＿ｏｕｔ＿Ｉｄｅａｌを図３（ｃ）に示す。ここで、Ｉ成分理想的入力信号Ｓｉｇ＿Ｉ＿ＩｄｅａｌおよびＱ成分理想的入力信号Ｓｉｇ＿Ｑ＿Ｉｄｅａｌの振幅は一定値０である。

同様に、図２の直交変調器のＩ成分入力クロック端子Ｃｌｏｃｋ＿ＩおよびＱ成分入力クロック端子Ｃｌｏｃｋ＿Ｑに図３（ｂ）中のＩ成分入力クロックＣｌｋ＿ＩおよびＱ成分入力クロックＣｌｋ＿Ｑを加え、Ｉ成分入力信号端子Ｓｉｇ＿ＩおよびＱ成分入力信号端子Ｓｉｇ＿Ｑに同図中のそれぞれＤＣオフセットを持ったＩ成分直流入力信号Ｓｉｇ＿Ｉ＿ｄｃおよびＱ成分直流入力信号Ｓｉｇ＿Ｑ＿ｄｃを入力したときに、被変調出力端子Ｍｏｄ＿ｏｕｔに現れる被変調出力Ｍｏｄ＿Ｏｕｔ＿ｒｆを、理想的被変調出力Ｍｏｄ＿ｏｕｔ＿Ｉｄｅａｌと比較して図３（ｃ）に示す。

同図を見ると、直交変調器においても周波数変換器単体の場合と同様、Ｍｉｘｅｒ入力端におけるオフセットがＭｉｘｅｒ出力端におけるキャリア成分に変換されていることがわかった。

次に、直交変調器を高精度化するために用いられているキャリアリークの抑圧方法について説明する。

キャリアリークを抑圧する直交変調器の構成が、特許文献１の図３に示されている。

特許文献１に開示された発明では、同図中の直交変調器１４に入力されるＩ、Ｑ信号の信号レベルを零にした状態で、直交変調器出力がある基準レベルとなるような直流電圧をＩ、Ｑ信号に加算して、各直流電圧を変化させて、変調信号の信号レベルが基準レベルとなるＩ，Ｑ信号に加算する１対の直流電圧の組み合わせを３つ以上検出する。検索された３つ以上の直流電圧の組み合わせが、Ｉ、Ｑ信号に加算する１対の直流電圧を縦軸及び横軸とする２次元座標上に描画される仮想円１３の円周上に位置することから、この仮想円の中心座標をキャリアリーク調整点として算出する。それに相当する電圧を可変電圧源８、９から減ずることでキャリアリークを抑圧する。同文献の図４には、ここで言う３つの測定点Ｂ_１，Ｂ_２，Ｂ_３及び仮想円１３が示されている。

特開２００３−２４９８２２号公報 "A 1.75-GHz Highly Integrated Narrow-Band CMOS Transmitter With Harmonic-Rejection Mixers" J.A. Weldon et,al. IEEE JSC VOL. 36, NO. 12 pp2003~2015, Dec 2001. "An Introduction to Jitter In Communication Systems" Maxim Application Note AN-1916 pp2. Mar 06 2003.

しかし、特許文献１の方法にあっては、直交被変調信号の振幅及び位相の両方の測定、すなわち２次元データの測定が必要であるという問題点があった。

本発明の目的は、上記の課題を解決し、簡単な調整でキャリアリーク抑圧を可能とすることができる直交変調器及び直交変調器のオフセット調整方法を提供することである。

本発明では、キャリアリークの原因となる周波数変換器のオフセットが、その出力において、時間に関する１次元データ測定で得られるデューティサイクル歪（Duty Cycle Distortion：ＤＣＤ）として検出されることを見つけ出し、ＤＣＤを測定、最小化することによって、キャリアリーク抑圧量を増やすことの出来る調整方法を提供する。

すなわち本発明に係る直交変調器は、Ｉ成分入力信号を第１のクロックと乗算して同相被変調信号を出力するＩ成分ミキサ、Ｑ成分入力信号を該第１のクロックと９０度の位相差を持った第２のクロックと乗算して同相被変調信号を出力するＱ成分ミキサ、及び、該同相被変調信号と前記同相被変調信号を加算して被変調信号を出力する加算器を備えた直交変調器において、前記Ｉ成分ミキサ及び前記Ｑ成分ミキサにデューティ比５０％のテスト信号を供給する信号発生手段、前記加算器の出力のタイミングに応じて前記Ｉ成分ミキサ及び前記Ｑ成分ミキサのデューティサイクル歪を計算し前記Ｉ成分ミキサの入力及び前記Ｑ成分ミキサの入力におけるオフセット量を推定するオフセット推定手段、並びに、該推定したオフセット量に応じて前記Ｉ成分ミキサ及び前記Ｑ成分ミキサのデューティサイクル歪を最小にするように制御する制御手段を備えることを特徴とする。

また、本発明に係る直交変調器のオフセット調整方法は、Ｉ成分入力信号を第１のクロックと乗算して同相被変調信号を出力するＩ成分ミキサ、Ｑ成分入力信号を該第１のクロックと９０度の位相差を持った第２のクロックと乗算して同相被変調信号を出力するＱ成分ミキサ、及び、該同相被変調信号と前記同相被変調信号を加算して被変調信号を出力する加算器を備えた直交変調器のオフセット調整方法において、前記Ｉ成分ミキサ及び前記Ｑ成分ミキサにデューティ比５０％のテスト信号を供給するステップ、前記加算器の出力のタイミングに応じて前記Ｉ成分ミキサ及び前記Ｑ成分ミキサのデューティサイクル歪を計算し前記Ｉ成分ミキサの入力及び前記Ｑ成分ミキサの入力におけるオフセット量を推定するステップ、並びに、該推定したオフセット量に応じて前記Ｉ成分ミキサ及び前記Ｑ成分ミキサのデューティサイクル歪を最小にするように制御するステップを含むことを特徴とする。

本発明によって、キャリアリークを調整するパラメータを、２次元情報である出力の振幅及び位相測定から１次元情報である出力のタイミング測定へと簡単化出来るため、調整の簡単化を達成でき、機器のコストダウンに効果を発揮することができる。

本発明の各実施の形態について説明する前に、本発明における重要な概念であるデューティサイクル歪（Duty Cycle Distortion：ＤＣＤ）について、図２の回路を例に説明する。図２におけるクロックＣｌｏｃｋ＿ＩとＣｌｏｃｋ＿Ｑは、振幅が等しく位相が９０度ずれた理想的なＩＱクロック（正弦波）を想定する。また、前述の解析結果から単純なＭｉｘｅｒモデルを用いても、直交変調器のキャリアリークを考察することが可能であることがわかったため、以下ではキャリアリークの考察を単純なＭｉｘｅｒモデルを用いて行うこととする。

ＤＣＤとは”被測定信号デューティ比の、理想的な値（デューティ比５０％）からのずれ”と定義されている（例えば非特許文献２参照）。一般的な場合、ＤＣＤの原因は立ち上がり時間と立ち下り時間との相違によるクロックスキュー、相補クロック系における正のクロックとその相補クロック間の配線長の差異に起因するスキュー、及び、オフセット等に起因する直流成分の印加などが考えられる。スキューに関してはシステマチックな要因が支配的であり設計で最小化することが可能である。しかし、オフセットはランダムな要因により発生するため、何らかの補正を行うことが必須である。

これまでのキャリアリークに関する解析及びＤＣＤに関する検討により、両者ともＭｉｘｅｒの入力端におけるオフセット（図４）がその支配的要因であることがわかった。言い換えれば、Ｍｉｘｅｒ入力端におけるオフセットを補正することで、キャリアリーク及びＤＣＤの両者を抑圧または減少できることがわかった。

以下では、本発明の各実施の形態について図面を参照しつつ説明する。

（実施形態１）
図５は、本発明に係る直交変調器の実施形態１を説明するためのブロック構成図である。本実施形態における直交変調器は、Ｉ成分用のミキサである周波数変換器５１と、Ｑ成分用のミキサである周波数変換器５２と、両者の出力を独立にＯＮ／ＯＦＦ出来るスイッチＳＷ１と、周波数変換器５１と周波数変換器５２が対を成して直交変調器を構成するようにするための加算器５３と、この加算器出力のタイミングを検出する比較器５４と、そのタイミングからＤＣＤを計算しオフセット量を推定するデューティサイクル計算器５５と、デューティサイクル計算器５５から得られたオフセットデータからＩ成分の系のオフセット電圧を発生させるＩパスオフセット調節用のＩ＿可変電圧源５７と、デューティサイクル計算器５５から得られたオフセットデータからＱ成分の系のオフセット電圧を発生させるＱパスオフセット調節用のＱ＿可変電圧源５６と、オフセットデータをＩ＿可変電圧源５７とＱ＿可変電圧源５６とに振り分けるスイッチＳＷ２と、Ｄｕｔｙ比が５０％のテストデータを発生するデューティ比５０％信号発生器５０と、周波数変換器５１の前に置かれ、デューティ比５０％信号発生器５０からのテストデータから周波数変換器５１のオフセットを減算する加算器５９と、周波数変換器５２の前に置かれ、デューティ比５０％信号発生器５０からのテストデータから周波数変換器５２のオフセットを減算する加算器５８とからなる。クロックＣｌｏｃｋ＿Ｉは周波数変換器５１に導かれてＳｉｇ＿Ｉデータを周波数変換するために利用され、クロックＣｌｏｃｋ＿Ｉと９０度の位相差を持ったクロックＣｌｏｃｋ＿Ｑは周波数変換器５２に導かれてＳｉｇ＿Ｑデータを周波数変換するために利用される。

以下では簡単のためＩ成分のオフセット調整について述べるが、Ｑ成分のオフセット調整についてもＳＷ１・ＳＷ２がＱ成分の系側に接続されることを除いては同一の動作により行うことができるので、その説明は割愛する。

Ｉ成分のキャリアリークを抑圧するため、ＳＷ１はＩ成分側をＯＮしＱ成分側をＯＦＦし、ＳＷ２はＩ＿可変電圧源５７とデューティサイクル計算器５５を接続するように設定される。またＩ＿可変電圧源の初期値はゼロとする。

先ずデューティ比５０％信号発生器５０から、周波数変換器５１の基準直流電位を中心とするＤｕｔｙ比５０％の信号が、加算器５９を経由して周波数変換器５１へ加えられる。また、周波数変換器５１には周波数変換の基準となるＣｌｏｃｋ＿Ｉが入力される。ここで、周波数変換器５１の利得を１とすれば、直交変調器の被変調出力端子（Ｍｏｄ＿Ｏｕｔ端子）に現れる周波数変換器５１の出力は、図１で示したようにデューティ比５０％信号発生器５０の信号がＣｌｏｃｋ＿Ｉの基本波及びその高調波に周波数変換されたものとなる。このとき、周波数変換器５１にオフセットがなければ、デューティ比５０％信号発生器５０のＤｕｔｙ比が５０％であるためＭｏｄ＿Ｏｕｔ端子でＣｌｏｃｋ＿Ｉの基本波成分は観測されない。言い換えると、Ｍｏｄ＿Ｏｕｔ端子で観測されるＣｌｏｃｋ＿Ｉの基本波成分は周波数変換器５１のオフセットに比例したものとなる。

次に、周波数変換器５１の帯域がＣｌｏｃｋ＿Ｉの２次高調波周波数よりも狭く、基本波成分のみが、ゼロクロスコンパレータで実現される比較器５４に印加されるものとして考察を進める。この際の周波数変換器５１の入力の状態を図６（ａ）に示す。同図中のＳｉｎ（ｘ）がＤｕｔｙ＝５０％のデューティ比５０％信号発生器５０からの入力で、Ｓｉｎ（ｘ）＋ｏｆｆｓｅｔがＭｉｘｅｒ（周波数変換器５１）の入力換算オフセットが重畳された、実際の周波数変換器５１の入力である。この両者が同図のキャリア（Ｃｌｏｃｋ＿Ｉ）と掛け合わされた、周波数変換器５１の出力信号を図６（ｂ）に示す。この解析において入力信号、キャリア共に正弦波を仮定しているので高調波は発生せず、「比較器５４には基本波成分のみが印加される」の仮定は保たれたままである。同図におけるＯｕｔ＿Ｉｄｅａｌ（理想的被変調出力）とＯｕｔ＿ｏｆｆｓｅｔ（オフセットした被変調出力）のゼロクロスのタイミングを観測してみると、Ｏｕｔ＿ｏｆｆｓｅｔの方に新たなゼロクロスが存在している。これがデューティサイクル歪（ＤＣＤ）である。

例えば、周波数変換器５１の入力として図６（ｃ）中のＤｕｔｙ＝５０％のＳｉｎ（ｘ）の波形を与えた場合は立ち上がりから立下り迄の時間間隔と立下りから立ち上がり迄の時間間隔が同じであるため、図７（ａ）の合成ヒストグラムに示すように、出力ジッタは時間軸上の一点に集中し、信号固有の周期的ジッタであるランダムジッタが総ジッタの支配的要因となる。このとき、比較器５４の出力のデューティ比は５０％である。

これに対し、周波数変換器５１の入力にオフセットの載った図６（ｃ）中のＤｕｔｙ＜５０％のＳｉｎ（ｘ）＋Ｏｆｆｓｅｔの波形が与えられた場合は立ち上がりから立下り迄の時間間隔と立下りから立ち上がり迄の時間間隔と異なるため、このことが出力ジッタの時間軸上での広がりを生み、結果として得られる総ジッタは、図７（ｂ）の合成ヒストグラムに示すように、ＤＣＤに相当する２点に信号固有の周期的ジッタであるランダムジッタが重畳されたような形で表される。このとき、比較器５４の出力は、周波数変換器５１の入力オフセットに起因して、ハイレベル期間がオフセット値に応じただけローレベル期間よりも長くなる。

これにより、Ｍｉｘｅｒにおけるキャリアリークとデューティサイクル歪の相関関係が明らかになり、これまで２次元の複素平面での補正を行ってきたキャリアリークの抑圧が、時間軸の１次元変数であるデューティサイクル歪を抑圧することが可能になった。

加えて以下では、本実施形態の鍵となる回路「デューティサイクル計算器＋可変電圧源」の詳細な二つの形態を図８に示し、その動作を説明する。

デューティサイクル計算器＋可変電圧源のアナログ素子による構成例は、図８（ａ）に示されるように電流源８０１、８０４と、スイッチ８０２、８０３と、パス切替えスイッチＳＷ２と、Ｉパス用コンデンサ８０５と、Ｑパス用コンデンサ８０６とからなる。これに付随して正の電源と、基準電源（グランド電位）と、比較器５４からの入力端子８１１ａと、加算器５９への出力端子８１３ａと、加算器５８への出力端子８１４ａが必要である。

図９（ａ），（ｃ）に、図８（ａ）中の端子８１１ａ、８１３ａ（８１４ａ）における信号波形を示す。図９（ａ），（ｃ）において横軸は時間を表し、スケールは共通である。縦軸は、端子８１１ａにおける信号波形（ａ）については比較器５４の出力である０／１のディジタル値を表し、端子８１３ａにおける信号波形（ｃ）についてはＭｉｘｅｒのオフセット値に相当するアナログ電圧値を表している。

ＩパスのＤＣＤ補正を行う場合、ＳＷ２はコンデンサ８０５側と接続するように動作する。図８（ａ）において端子８１１ａがＨであると端子８１３ａのアナログ電圧値は上昇し、端子８１１ａがＬであると端子８１３ａのアナログ電圧値は低下する。この動作を図５の回路に組み込んで考えてみると、端子８１１ａがＨのとき、加算器５９によりＳｉｇ＿Ｉの直流成分から端子８１３ａにおける直流成分を差し引いて、減算された信号成分が周波数変換器５１入力に印加される。したがって、Ｓｗ１と加算器５３を経由した信号成分はＭｏｄ＿Ｏｕｔ端子においてＬを出す方へと変動する。端子８１１ａがＬのときには、これと逆のことが起こる。したがって、この制御ループは、Ｍｏｄ＿Ｏｕｔ端子におけるＨとＬとの発生確率を１：１にするように動作する。このことはＭｏｄ＿Ｏｕｔ端子における信号波形のＤｕｔｙ比を５０％にするように動作することであり、言い換えるとＤＣＤをゼロに抑圧するように動作することに他ならない。したがって、ここまでの解析結果から、本実施形態の回路がキャリアリークの抑圧回路として動作することが証明された。

図８（ａ）のアナログ回路と同様の動作をするディジタル回路の構成例を同図（ｂ）に示す。このディジタル回路の構成要素は、アップダウンカウンタ８５１と、パス切替えスイッチＳＷ２と、Ｉパス用電圧出力ＤＡコンバータであるＤＡＣ８５２と、Ｑパス用電圧出力ＤＡコンバータであるＤＡＣ８５３である。これに付随して、正の電源と、基準電源と、比較器５４からの入力端子８１１ｂと、加算器５９への出力端子８１３ｂと、加算器５８への出力端子８１４ｂが必要である。

上記図９（ａ），（ｃ）は、図８（ｂ）中の端子８１１ｂ、８１３ｂ（８１４ｂ）における信号波形を、端子８１１ａ、８１３ａ（８１４ａ）における信号波形と共通に表し、図９（ｂ）は、図８（ｂ）中の端子８１２ｂにおける信号波形を表す。図９（ｂ）において横軸は時間を表し、スケールは図９（ａ），（ｃ）の横軸のスケールと共通である。縦軸はアップダウンカウンタ８５１のカウント値を表す。回路動作は図８（ａ）のアナログ回路の場合に準じるため、ここではその説明を省略する。

（実施形態２）
図１０は、本発明の直交変調器である実施形態２を説明するためのブロック構成図である。

本実施形態における直交変調器は、Ｉ成分用のミキサである周波数変換器１０１と、Ｑ成分用のミキサである周波数変換器１０２と、両者の出力を独立にＯＮ／ＯＦＦ出来るスイッチＳＷ１と、周波数変換器１０１と周波数変換器１０２と対を成して直交変調器を構成するための加算器１０３と、この加算器出力のタイミングを検出する比較器１０４と、そのタイミングからＤＣＤを計算しオフセット量を推定するデューティサイクル計算器１０５と、デューティサイクル計算器１０５から得られたオフセットデータからＩ成分の系のオフセット電流を発生させるＩパスオフセット調節用のＩ＿可変電流源１０７と、デューティサイクル計算器１０５から得られたオフセットデータからＱ成分の系のオフセット電流を発生させるＱパスオフセット調節用のＱ＿可変電流源１０６と、オフセットデータをＩ＿可変電流源１０７とＱ＿可変電流源１０６とに振り分けるスイッチＳＷ２と、Ｄｕｔｙ比が５０％のテストデータを発生するデューティ比５０％信号発生器１００と、周波数変換器１０１の後ろに置かれ、デューティ比５０％信号発生器１００からのテストデータから周波数変換器１０１のオフセットを減算する加算器１０９と、周波数変換器１０２の後ろに置かれ、デューティ比５０％信号発生器１００からのテストデータから周波数変換器１０２のオフセットを減算する加算器１０８とからなる。クロックＣｌｏｃｋ＿Ｉは周波数変換器１０１に導かれてＳｉｇ＿Ｉデータを周波数変換するために利用され、クロックＣｌｏｃｋ＿Ｉと９０度の位相差を持ったクロックＣｌｏｃｋ＿Ｑは周波数変換器１０２に導かれてＳｉｇ＿Ｑデータを周波数変換するために利用される。

回路の動作は、オフセットを加算／減算するドメインが電圧ではなく電流であること以外は実施形態１の回路動作と同様であるため、その説明は割愛する。

但し、本実施形態に好適な「デューティサイクル計算器＋可変電流源」の回路構成の詳細を図１１に示してあるので、以下でその動作を説明する。

図１１に示す回路の構成要素は、アップダウンカウンタ１１０１と、パス切替えスイッチＳＷ２と、Ｉパス用電流出力ＤＡコンバータであるＤＡＣ１１０２と、Ｑパス用電流出力ＤＡコンバータであるＤＡＣ１１０３である。これに付随して、正の電源と、基準電源と、比較器１０４からの入力端子１１１１と、加算器１０９への出力端子１１１３と、加算器１０８への出力端子１１１４が必要である。

図１１中の端子１１１１、１１１２、１１１３（１１１４）における信号波形は、図９（ａ），（ｂ），（ｃ）における信号波形と同一である。端子（８１４ａ）における信号波形はアナログ電圧波形であったが、端子１１１３（１１１４）における信号波形はアナログ電流波形である。

ＩパスのＤＣＤ補正を行う場合、ＳＷ２はＩパス用のＤＡＣ１１０２と接続するように動作する。端子１１１１がＨであると端子１１１２のカウント値は上昇し、それに伴って端子１１１３におけるアナログ電流出力も上昇する。一方、端子１１１１がＬであると端子１１１２のカウント値は減少し、それに伴って端子１１１３におけるアナログ電流出力値も減少する。この動作を図１１の回路に組み込んで考えてみると、端子１１１１がＨのとき、加算器１０９によって周波数変換器１０１出力から端子１１１３における直流電流成分が差し引かれたものが加算器１０３に印加される。その結果、比較器１０４の手前の信号成分はＭｏｄ＿Ｏｕｔ端子においてＬを出す方に変動する。端子１１１１がＬのときには、これと逆のことが起こる。したがって、この制御ループは、Ｍｏｄ＿Ｏｕｔ端子におけるＨとＬとの発生確率を１：１にするように動作する。このことはＭｏｄ＿Ｏｕｔ端子における信号波形のＤｕｔｙ比を５０％にするように動作することであり、言い換えるとＤＣＤをゼロに抑圧するように動作することに他ならない。したがって、ここまでの解析結果から、本実施形態の回路がキャリアリークの抑圧回路として動作することが証明された。

（実施形態３）
図１２は、本発明の直交変調器である実施形態３を説明するためのブロック構成図である。

本実施形態における直交変調器は、Ｉ成分用のミキサである周波数変換器１２１と、Ｑ成分用のミキサである周波数変換器１２２と、周波数変換器１２１と周波数変換器１２２と対を成して直交変調器を構成するための加算器１２３と、この加算器出力のタイミングを検出する比較器１２４と、そのタイミングからＤＣＤを計算しオフセット量を推定するデューティサイクル計算器１２５と、デューティサイクル計算器１２５から得られたオフセットデータからＩ成分の系のオフセット電圧を発生させるＩパスオフセット調節用のＩ＿可変電圧源１２７と、デューティサイクル計算器１２５から得られたオフセットデータからＱ成分の系のオフセット電圧を発生させるＱパスオフセット調節用のＱ＿可変電圧源１２６と、オフセットデータをＩ＿可変電圧源１２７とＱ＿可変電圧源１２６とに振り分けるスイッチＳＷ２と、Ｄｕｔｙ比が５０％のテストデータを発生するデューティ比５０％信号発生器１２０と、周波数変換器１２１の前に置かれ、デューティ比５０％信号発生器１２０からのテストデータから周波数変換器１２１のオフセットを減算する加算器１２９と、周波数変換器１２２の前に置かれ、デューティ比５０％信号発生器１２０からのテストデータから周波数変換器１２２のオフセットを減算する加算器１２８とからなる。クロックＣｌｏｃｋ＿Ｉは周波数変換器１２１に導かれてＳｉｇ＿Ｉデータを周波数変換するために利用され、クロックＣｌｏｃｋ＿Ｉと９０度の位相差を持ったクロックＣｌｏｃｋ＿Ｑは周波数変換器１２２に導かれてＳｉｇ＿Ｑデータを周波数変換するために利用される。制御信号ＰｏｗｅｒＤｏｗｎ＿Ｉは、周波数変換器１２１の出力インピーダンスを高インピーダンスとし、周波数変換器１２２出力に影響を与えなくするための制御信号であり、制御信号ＰｏｗｅｒＤｏｗｎ＿Ｑは、周波数変換器１２２の出力インピーダンスを高インピーダンスとし、周波数変換器１２１出力に影響を与えなくするための制御信号である。

回路動作としては、実施形態１がＳｗ１を使って周波数変換器１２１出力と周波数変換器１２２出力間の干渉を防いでいた動作を、各Ｍｉｘｅｒをパワーダウンさせ、高出力インピーダンス状態を作り出すことで代替していることを除けば実施形態１の回路動作と同じであるため、ここでは重複する説明を省略する。

（実施形態４）
図１３は、本発明の直交変調器である実施形態４を説明するためのブロック構成図である。

本実施形態４における直交変調器は、Ｉ成分用のミキサである周波数変換器１３１と、Ｑ成分用のミキサである周波数変換器１３２と、周波数変換器１３１と周波数変換器１３２と対を成して直交変調器を構成するための加算器１３３と、この加算器出力のタイミングを検出する比較器１３４と、そのタイミングからＤＣＤを計算しオフセット量を推定するデューティサイクル計算器１３５と、デューティサイクル計算器１３５から得られたオフセットデータからＩ成分の系のオフセット電流を発生させるＩパスオフセット調節用のＩ＿可変電流源１３７と、デューティサイクル計算器１３５から得られたオフセットデータからＱ成分の系のオフセット電流を発生させるＱパスオフセット調節用のＱ＿可変電流源１３６と、オフセットデータをＩ＿可変電流源１３７とＱ＿可変電流源１３６とに振り分けるスイッチＳＷ２と、Ｄｕｔｙ比が５０％のテストデータを発生するデューティ比５０％信号発生器１３０と、周波数変換器１３１の後ろに置かれ、デューティ比５０％信号発生器１３０からのテストデータから周波数変換器１３１のオフセットを減算する加算器１３９と、周波数変換器１３２の後ろに置かれ、デューティ比５０％信号発生器１３０からのテストデータから周波数変換器１３２のオフセットを減算する加算器１３８とからなる。クロックＣｌｏｃｋ＿Ｉは周波数変換器１３１に導かれてＳｉｇ＿Ｉデータを周波数変換するために利用され、クロックＣｌｏｃｋ＿Ｉと９０度の位相差を持ったクロックＣｌｏｃｋ＿Ｑは周波数変換器１３２に導かれてＳｉｇ＿Ｑデータを周波数変換するために利用される。制御信号ＰｏｗｅｒＤｏｗｎ＿Ｉは、周波数変換器１３１の出力インピーダンスを高インピーダンスとし、周波数変換器１３２出力に影響を与えなくするための制御信号であり、制御信号ＰｏｗｅｒＤｏｗｎ＿Ｑは、周波数変換器１３２の出力インピーダンスを高インピーダンスとし、周波数変換器１３１出力に影響を与えなくするための制御信号である。

回路動作としては、実施形態２がＳｗ１を使って周波数変換器１３１出力と周波数変換器１３２出力間の干渉を防いでいた動作を、各Ｍｉｘｅｒをパワーダウンさせ、高出力インピーダンス状態を作り出すことで代替していることを除けば実施形態２の回路動作と同じであるため、ここでは重複する説明を省略する。

周波数変換における周波数スペクトル遷移を説明する説明図である。直交変調器の一般的な構成を示すブロック図である。入力オフセットのない理想的直交変調器と入力オフセットを有する直交変調器における波形を比較のために示す波形図である。入力オフセットを有する周波数変換器を説明のために示す図である。本発明に係る実施形態１の直交変調器の構成を示すブロック図である。周波数変換器におけるデューティサイクル歪について解析するための波形図である。オフセットがないときとオフセットを印加したときの出力ジッタ測定値を示す図である。実施形態１及び３において使用される「デューティサイクル計算器＋可変電圧源」の２つの構成例を示すブロック図である。図８に示した２つの構成例の動作を説明するための動作波形図である。本発明に係る実施形態２の直交変調器の構成を示すブロック図である。実施形態２及び４において使用される「デューティサイクル計算器＋可変電流源」の一構成例を示すブロック図である。本発明に係る実施形態３の直交変調器の構成を示すブロック図である。本発明に係る実施形態４の直交変調器の構成を示すブロック図である。

符号の説明

５０，１００，１２０，１３０デューティ比５０％信号発生器
５１，１０１，１２１，１３１周波数変換器（Ｉ成分用）
５２，１０２，１２２，１３２周波数変換器（Ｑ成分用）
５３，１０３，１２３，１３３加算器（被変調出力用）
５４，１０４，１２４，１３４比較器
５５，１０５，１２５，１３５デューティサイクル計算器（オフセット推定用）
５６，１２６Ｑ＿可変電圧源（Ｑパスオフセット調節用）
５７，１２７Ｉ＿可変電圧源（Ｉパスオフセット調節用）
５９，１２９加算器（Ｉパスオフセット減算用）
５８，１２８加算器（Ｑパスオフセット減算用）
１０６，１３６Ｑ＿可変電流源（Ｑパスオフセット調節用）
１０７，１３７Ｉ＿可変電流源（Ｉパスオフセット調節用）
８０１，８０４電流源
８０５，８０６コンデンサ
８５１，１１０１アップダウンカウンタ
８５２電圧出力ＤＡコンバータ（Ｉパス用）
８５３電圧出力ＤＡコンバータ（Ｑパス用）
１１０２電流出力ＤＡコンバータ（Ｉパス用）
１１０３電流出力ＤＡコンバータ（Ｑパス用）

Claims

Ｉ成分入力信号を第１のクロックと乗算して同相被変調信号を出力するＩ成分ミキサ、
Ｑ成分入力信号を該第１のクロックと９０度の位相差を持った第２のクロックと乗算して同相被変調信号を出力するＱ成分ミキサ、及び、該同相被変調信号と前記同相被変調信号を加算して被変調信号を出力する加算器を備えた直交変調器において、
前記Ｉ成分ミキサ及び前記Ｑ成分ミキサにデューティ比５０％のテスト信号を供給する信号発生手段、
前記加算器の出力のタイミングに応じて前記Ｉ成分ミキサ及び前記Ｑ成分ミキサのデューティサイクル歪を計算し前記Ｉ成分ミキサの入力及び前記Ｑ成分ミキサの入力におけるオフセット量を推定するオフセット推定手段、並びに、
該推定したオフセット量に応じて前記Ｉ成分ミキサ及び前記Ｑ成分ミキサのデューティサイクル歪を最小にするように制御する制御手段
を備えることを特徴とする直交変調器。
請求項１に記載の直交変調器において、
前記オフセット推定手段は、前記オフセット量を前記Ｉ成分ミキサ及び前記Ｑ成分ミキサについて独立に推定し、並びに、
前記制御手段は、
該オフセット量に応じてＩ成分のオフセット制御信号及びＱ成分のオフセット制御信号を発生する制御信号発生手段、
該Ｉ成分制御信号を前記Ｉ成分ミキサの系に供給して前記加算器の出力のデューティ比を５０％とするように制御するＩ成分制御手段、及び、
該Ｑ成分制御信号を前記Ｑ成分ミキサの系に供給して前記加算器の出力のデューティ比を５０％とするように制御するＱ成分制御手段
を備えることを特徴とする直交変調器。
請求項２に記載の直交変調器において、
前記Ｉ成分制御信号及び前記Ｑ成分制御信号は前記制御信号発生手段が発生する電圧信号であり、並びに、
前記Ｉ成分制御手段は、前記Ｉ成分制御信号を前記Ｉ成分ミキサの入力に加算する手段を備え、及び、
前記Ｑ成分制御手段は、前記Ｑ成分制御信号を前記Ｑ成分ミキサの入力に加算する手段を備える
ことを特徴とする直交変調器。
請求項２に記載の直交変調器において、
前記Ｉ成分制御信号及び前記Ｑ成分制御信号は前記制御信号発生手段が発生する電流信号であり、並びに、
前記Ｉ成分制御手段は、前記Ｉ成分制御信号を前記Ｉ成分ミキサの出力に加算する手段を備え、及び、
前記Ｑ成分制御手段は、前記Ｑ成分制御信号を前記Ｑ成分ミキサの出力に加算する手段を備える
ことを特徴とする直交変調器。
請求項２乃至４のいずれか一項に記載の直交変調器において、
前記Ｉ成分ミキサ及び前記Ｑ成分ミキサのいずれかの出力を前記加算器に接続する手段を備えることで、前記オフセット推定手段が前記オフセット量を前記Ｉ成分ミキサ及び前記Ｑ成分ミキサについて独立に推定することを特徴とする直交変調器。
請求項２乃至４のいずれか一項に記載の直交変調器において、
前記Ｉ成分ミキサ及び前記Ｑ成分ミキサが出力を高インピーダンスにするための制御信号をそれぞれ入力されていることで、前記オフセット推定手段が前記オフセット量を前記Ｉ成分ミキサ及び前記Ｑ成分ミキサについて独立に推定することを特徴とする直交変調器。
請求項１乃至６のいずれか一項に記載の直交変調器において、
前記オフセット推定手段は、前記加算器からの直交変調器出力の時間に関する１次元信号であるタイミングの変動から前記デューティサイクル歪を抽出し、それを基に前記Ｉ成分ミキサ及び前記Ｑ成分ミキサの入力における前記オフセット量を推定し、並びに、
該オフセットを前記制御手段により打ち消す
ことを特徴とする直交変調器。
Ｉ成分入力信号を第１のクロックと乗算して同相被変調信号を出力するＩ成分ミキサ、
Ｑ成分入力信号を該第１のクロックと９０度の位相差を持った第２のクロックと乗算して同相被変調信号を出力するＱ成分ミキサ、及び、該同相被変調信号と前記同相被変調信号を加算して被変調信号を出力する加算器を備えた直交変調器のオフセット調整方法において、
前記Ｉ成分ミキサ及び前記Ｑ成分ミキサにデューティ比５０％のテスト信号を供給するステップ、
前記加算器の出力のタイミングに応じて前記Ｉ成分ミキサ及び前記Ｑ成分ミキサのデューティサイクル歪を計算し前記Ｉ成分ミキサの入力及び前記Ｑ成分ミキサの入力におけるオフセット量を推定するステップ、並びに、
該推定したオフセット量に応じて前記Ｉ成分ミキサ及び前記Ｑ成分ミキサのデューティサイクル歪を最小にするように制御するステップ
を含むことを特徴とするオフセット調整方法。
請求項８に記載の方法において、
前記推定するステップにおいて、前記オフセット量を前記Ｉ成分ミキサ及び前記Ｑ成分ミキサについて独立に推定し、並びに、
前記制御するステップは、
該オフセット量に応じてＩ成分のオフセット制御信号及びＱ成分のオフセット制御信号を発生すること、及び、
該Ｉ成分制御信号を前記Ｉ成分ミキサの系に供給して前記加算器の出力のデューティ比を５０％とするように制御し、且つ、該Ｑ成分制御信号を前記Ｑ成分ミキサの系に供給して前記加算器の出力のデューティ比を５０％とするように制御すること
を含むことを特徴とする方法。
請求項８または９のいずれかに記載の方法において、
前記推定するステップにおいて、前記加算器からの直交変調器出力の時間に関する１次元信号であるタイミングの変動から前記デューティサイクル歪を抽出し、それを基に前記Ｉ成分ミキサ及び前記Ｑ成分ミキサの入力における前記オフセット量を推定し、並びに、
該オフセットを前記制御するステップにおいて打ち消す
ことを特徴とする方法。