JP4030482B2

JP4030482B2 - Ｉ／ｑ復調回路

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Description

本発明は、ディジタル放送受信装置等に搭載され、高周波信号や中間周波数信号を所定のベースバンドＩ／Ｑ信号に変換するＩ／Ｑ復調回路に関するものである。

従来より、高周波信号（以下、ＲＦ［Radio Frequency］信号と呼ぶ）や中間周波数信号（以下、ＩＦ［Intermediate Frequency］信号と呼ぶ）をベースバンド信号に変換するに際し、該ベースバンド信号に重畳するＤＣオフセット（局部発振器の出力リークや素子の相対ばらつき等に起因して生じる不要直流成分）を取り除くことが可能なミキサ回路が開示・提案されている（例えば、特許文献１を参照）。

図１５は特許文献１に開示されたミキサ回路の要部構成を示すブロック図である。本図に示すミキサ回路において、ミキサ２は、入力端子１から供給されるＲＦ信号或いはＩＦ信号と局部発振器３から供給される局部発振信号を乗算し、その乗算出力を次段のアナログ／ディジタル変換器６（以下、Ａ／Ｄ変換器６と呼ぶ）へ出力する。なお、局部発振器３の端子４、５間には発振子（不図示）が外部接続されており、該局部発振器３の発振周波数は、ミキサ２での乗算処理によって所望周波数のベースバンド信号が得られるように制御されている。Ａ／Ｄ変換器６は、入力されたベースバンド信号をディジタル変換し、出力端子９からミキサ回路の外部へ送出する。また、Ａ／Ｄ変換器６で得られたディジタルベースバンド信号は、平均化回路７にも入力されている。平均化回路７は、ディジタルベースバンド信号のＤＣオフセット量の平均値を検出し、次段のサンプルホールド回路８（以下、Ｓ／Ｈ回路８と呼ぶ）に出力する。Ｓ／Ｈ回路８は、所定タイミングでＤＣオフセット量の平均値を取り込んで保持し、該ＤＣオフセット量の平均値とミキサ２のＤＣオフセット量の設計値との差分電圧を相殺するようにミキサ２を制御する。
特開平１０−３０３６４９号公報

確かに、上記構成から成るミキサ回路であれば、出力端子９の前段に大容量の結合コンデンサを設けることなく、ディジタルベースバンド信号のＤＣオフセットを除去することができるので、回路規模の縮小を図ることが可能である。

しかしながら、上記構成から成るミキサ回路は、受信動作中にＤＣオフセット量を測定し、該測定値に基づいてオフセット補正を行う構成であるため、オフセット補正タイミングが最低でも１周期（ディジタルベースバンド信号のＤＣ平均値を得るための所要時間）遅れるという課題があった。また、Ｉ／Ｑ復調器では、ＤＣオフセットだけでなくＩ／Ｑ信号の位相オフセットも復調精度を左右する大きな要素であるところ、上記構成から成るミキサ回路では、前記位相オフセットの補正について何ら考慮されていなかったため、当該従来技術をＩ／Ｑ復調器にそのまま適用しただけでは、その復調精度向上を十分に図ることができないという課題もあった。

本発明は、上記の問題点に鑑み、Ｉ／Ｑ復調動作に際し、遅滞なくＤＣオフセット及び位相オフセットを補正することが可能なＩ／Ｑ復調回路を提供することを目的とする。

上記目的を達成するために、本発明に係るＩ／Ｑ復調回路は、高周波信号や中間周波数信号に局部発振信号を乗算して所定のアナログベースバンドＩ／Ｑ信号を生成するＩ／Ｑ復調器と、前記アナログベースバンドＩ／Ｑ信号をディジタルベースバンドＩ／Ｑ信号に変換するアナログ／ディジタル変換器と、所定の基準正弦波信号を生成する基準正弦波信号発生器と、外部入力信号と前記基準正弦波信号の一方を選択して前記Ｉ／Ｑ復調器に出力するセレクタと、前記基準正弦波信号選択時に得られるディジタルベースバンドＩ／Ｑ信号のＤＣオフセット量及び位相オフセット量を検出するオフセット量検出回路と、該オフセット量検出回路で得られた検出結果またはその補正値を格納する記憶回路と、該記憶回路の格納情報に基づいて前記外部入力信号選択時に得られるディジタルベースバンドＩ／Ｑ信号のＤＣオフセット及び位相オフセットを補正するオフセット補正回路と、を有して成る構成としている。このような構成とすることにより、Ｉ／Ｑ復調動作に際し、遅滞なくＤＣオフセット及び位相オフセットを補正することが可能となる。

なお、上記構成から成るＩ／Ｑ復調回路において、前記オフセット量検出回路は、差動入力される前記ディジタルベースバンドＩ／Ｑ信号のうち反転ディジタルベースバンドＩ／Ｑ信号を半周期遅らせて遅延反転信号を生成する遅延回路と、非反転ディジタルベースバンドＩ／Ｑ信号から前記遅延反転信号を減算して前記ＤＣオフセット量を得る減算回路と、を有して成る構成にするとよい。このような構成とすることにより、基準正弦波信号の対称性や周期性を利用して、簡単な演算処理でディジタルベースバンドＩ／Ｑ信号のＤＣオフセット量を割り出すことが可能となる。

また、上記構成から成るＩ／Ｑ復調回路は、前記ディジタルベースバンドＩ／Ｑ信号から前記オフセット補正回路の指示に応じたＤＣオフセット量を減算する被制御回路を有して成る構成にするとよい。或いは、前記オフセット補正回路の指示に応じて、前記アナログベースバンドＩ／Ｑ信号のＤＣ電位を可変する被制御回路を有して成る構成にすると良い。このような構成とすることにより、出力端子ではＤＣオフセットのない復調結果が得られることになる。

また、上記構成から成るＩ／Ｑ復調回路において、前記オフセット量検出回路は、前記ディジタルベースバンドＩ／Ｑ信号を２乗和する演算回路と、該演算回路の出力信号から交流成分のみを抽出するＤＣカット回路と、前記交流成分の振幅を検出して前記位相オフセット量を得る信号振幅検出回路と、を有して成る構成にするとよい。このような構成とすることにより、Ｉ／Ｑ信号の２乗和に現れるＡＣ成分の振幅と位相オフセット量との相関関係に基づいて、簡単な演算処理でディジタルベースバンドＩ／Ｑ信号の位相オフセット量を割り出すことが可能となる。

或いは、上記構成から成るＩ／Ｑ復調回路において、前記オフセット量検出回路は、差動入力される前記ディジタルベースバンドＩ／Ｑ信号についてＩ信号とその反転信号並びにＱ信号とその反転信号の電圧値を各々比較する電圧比較回路と、該電圧比較回路の出力信号がゼロとなる時刻を求めるゼロクロスポイント検出回路と、Ｉ信号のゼロクロスポイントと半周期ずらされたＱ信号のゼロクロスポイントとを比較して前記位相オフセット量を得る演算回路と、を有して成る構成としてもよい。このような構成としても、ディジタルベースバンドＩ／Ｑ信号の位相オフセット量を割り出すことが可能となる。

また、上記構成から成るＩ／Ｑ復調回路において、前記Ｉ／Ｑ復調器は、前記局部発振信号の位相を前記オフセット補正回路の指示に応じた位相オフセット量だけ変化させる位相可変被制御回路を有して成る構成にするとよい。このような構成とすることにより、出力端子では位相オフセットのない復調結果が得られることになる。

なお、上記構成から成るＩ／Ｑ復調回路において、前記位相可変被制御回路は、前記オフセット補正回路の指示に応じてカットオフ周波数が可変制御されるアクティブフィルタを有して成る構成にするとよい。このような構成とすることにより、そのカットオフ周波数に応じて、局部発振信号の位相を任意に制御することが可能となる。

また、上記構成から成るＩ／Ｑ復調回路は、位相オフセット量の検出に先立って、ＤＣオフセットの補正を行う構成にするとよい。このような構成とすることにより、ＤＣオフセットの存在による位相オフセット量の誤検出を回避することが可能となる。

また、上記構成から成るＩ／Ｑ復調回路において、前記基準正弦波信号発生器は、前記局部発振信号を逓倍或いは分周して前記基準正弦波信号を生成する逓倍器或いは分周器を有して成る構成にするとよい。或いは、前記Ｉ／Ｑ復調器は、前記基準正弦波信号発生器としても用いられる局部発振器と、該局部発振器の出力信号に対し、周波数が１／２で互いに９０度の位相差を持つ２系統の信号を出力するＴフリップフロップを用いた１／２分周器と、を有して成る構成にするとよい。このように、基準正弦波信号を生成するために別途発振源を設けるのではなく、Ｉ／Ｑ復調処理に必須の局部発振器を利用することにより、不必要な回路規模の拡大を防止することが可能となる。

上記したように、本発明に係るＩ／Ｑ復調回路であれば、Ｉ／Ｑ復調動作に際し、遅滞なくＤＣオフセット及び位相オフセットを補正することが可能となる。

まず、本発明に係るＩ／Ｑ復調回路の第１実施形態について説明する。図１は本発明に係るＩ／Ｑ復調回路の第１実施形態を示すブロック図である。本図に示したように、本実施形態のＩ／Ｑ復調回路は、入力端子１０１と、基準正弦波信号発生器１０２と、セレクタ１０３と、Ｉ／Ｑ復調器１０４と、Ａ／Ｄ変換器１０５と、オフセット量検出回路１０６と、記憶回路１０７と、オフセット補正回路１０８と、出力端子１０９と、を有して成り、その動作モードとして、オフセット検知モードと通常受信モードを備えている。

上記オフセット検知モードについて説明する。当該動作モードにおいて、基準正弦波信号発生器１０２は、所定の基準正弦波信号を生成する。セレクタ１０３は、信号源として基準正弦波信号発生器１０２を選択し、前記基準正弦波信号をＩ／Ｑ復調器１０４に送出する。Ｉ／Ｑ復調器１０４は、セレクタ１０３から入力される基準正弦波信号に局部発振信号を乗算して所定のアナログベースバンドＩ／Ｑ信号を生成する。Ａ／Ｄ変換器１０５は、前記アナログベースバンドＩ／Ｑ信号をディジタルベースバンドＩ／Ｑ信号に変換してオフセット量検出回路１０６に送出する。オフセット量検出回路１０６は、所定の演算処理によって、前記ディジタルベースバンドＩ／Ｑ信号のＤＣオフセット量及び位相オフセット量を検出する。記憶回路１０７は、オフセット量検出回路１０６で得られた検出結果を格納する。

続いて、上記通常受信モードについて説明する。当該動作モードにおいて、入力端子１０１には、受信動作で得られた外部入力信号（ＲＦ信号或いはＩＦ信号）が与えられる。セレクタ１０３は、信号源として入力端子１０１を選択し、前記外部入力信号をＩ／Ｑ復調器１０４に送出する。Ｉ／Ｑ復調器１０４は、セレクタ１０３から入力される外部入力信号に局部発振信号を乗算して所定のアナログベースバンドＩ／Ｑ信号を生成する。Ａ／Ｄ変換器１０５は、前記アナログベースバンドＩ／Ｑ信号をディジタルベースバンドＩ／Ｑ信号に変換して出力端子１０９に送出する。このとき、オフセット補正回路１０８は、記憶回路１０７の格納情報に基づいて前記ディジタルベースバンドＩ／Ｑ信号のＤＣオフセット及び位相オフセットを補正する。これにより、出力端子１０９では、ＤＣオフセット及び位相オフセットのない復調結果が得られることになる。

このように、本実施形態のＩ／Ｑ復調回路は、オフセット検知モードで得たＤＣオフセット量及び位相オフセット量を予め記憶回路１０７に格納しておき、通常受信モードでは当該格納データに基づいてオフセット補正をかける構成である。このような構成とすることにより、受信動作中にオフセット量を測定、補正する必要がなくなるので、Ｉ／Ｑ復調動作に際し、遅滞なくＤＣオフセット及び位相オフセットを補正することが可能となる。

次に、本発明に係るＩ／Ｑ復調回路の第２実施形態を挙げ、ＤＣオフセット量検出手段について、より詳細な説明を行う。図２は本発明に係るＩ／Ｑ復調回路の第２実施形態を示すブロック図である。本図に示すように、本実施形態のＩ／Ｑ復調回路は、第１実施形態と同様、入力端子２０１と、基準正弦波信号発生器２０２と、セレクタ２０３と、Ｉ／Ｑ復調器２０４と、Ａ／Ｄ変換器２０５と、オフセット量検出回路２０６と、記憶回路２０７と、オフセット補正回路２０８と、出力端子２０９と、を有して成る。

Ｉ／Ｑ復調器２０４は、乗算器２０４ａ、２０４ｂと、ローパスフィルタ２０４ｃ、２０４ｄ（以下、ＬＰＦ２０４ｃ、２０４ｄと呼ぶ）と、局部発振器２０４ｅと、９０度移相器２０４ｆと、を有して成る。乗算器２０４ａ、２０４ｂに各々入力される局部発振信号は、９０度移相器２０４ｆによって互いに９０度の位相差がつけられているため、その角周波数をω₁、振幅をａとすると、両信号はacosω₁t、asinω₁tと表現される。また、基準正弦波信号発生器２０２で生成される基準正弦波信号は、角周波数をω₂、振幅をｂとすると、bsinω₂tと表現される。従って、乗算器２０４ａ、２０４ｂの各出力信号は、以下の（１）式、（２）式で表される。

ＬＰＦ２０４ｃ、２０４ｄは、上記した乗算器２０４ａ、２０４ｂの出力信号から高域成分（ω₁＋ω₂）を濾波することで、以下の（３）式、（４）式で表されるアナログベースバンドＩ／Ｑ信号（及びその反転信号Ｉｘ、Ｑｘ）を生成する。

理想的な状態であれば、Ｉ信号とＩｘ信号（またはＱ信号とＱｘ信号）は、ＤＣ電位が同じで位相が１８０度異なる信号となる。しかし、実際には、局部発振信号が乗算器２０４ａ、２０４ｂの反対側端子に漏れることで生じるセルフミキシングや素子の相対ばらつき等に起因してＤＣオフセットが発生するため、両信号のＤＣ電位には差違が生じる（図３（ａ）を参照）。

本実施形態のオフセット量検出回路２０６は、上記したＤＣオフセット量を検知するために、遅延回路２０６ａ、２０６ｂと、減算回路２０６ｃ、２０６ｄと、を有して成る。オフセット検知モードにおいて、遅延回路２０６ａ、２０６ｂは、Ａ／Ｄ変換器２０５で得られるディジタルベースバンドＩ／Ｑ信号Ｉ’、Ｑ’及びその反転信号Ｉｘ’、Ｑｘ’のうち、Ａ／Ｄ変換部２０５ｂ、２０５ｄで得られる反転信号Ｉｘ’、Ｑｘ’を半周期遅らせることで遅延反転信号Ｉｘ”、Ｑｘ”を生成する。Ａ／Ｄ変換部２０５ａ、２０５ｃで得られる非反転信号Ｉ’、Ｑ’と遅延回路２０６ａ、２０６ｂで得られる遅延反転信号Ｉｘ”、Ｑｘ”とは、位相が同じでＤＣ電位が異なる信号となる（図３（ｂ）を参照）。そのため、減算回路２０６ｃ、２０６ｄにて、信号Ｉ’、Ｑ’から信号Ｉｘ”、Ｑｘ”を減算すれば、ディジタルベースバンドＩ／Ｑ信号のＤＣオフセット量を得ることができる（図３（ｃ）を参照）。このように、本実施形態のＩ／Ｑ復調回路であれば、基準正弦波信号の対称性や周期性を利用することによって、簡単な演算処理でディジタルベースバンドＩ／Ｑ信号のＤＣオフセット量を割り出すことが可能となる。

次に、本発明に係るＩ／Ｑ復調回路の第３実施形態を挙げ、ＤＣオフセット補正手段の一例について詳細に説明する。図４は本発明に係るＩ／Ｑ復調回路の第３実施形態を示すブロック図である。本図に示すように、本実施形態のＩ／Ｑ復調回路は、第１実施形態と同様、入力端子３０１と、基準正弦波信号発生器３０２と、セレクタ３０３と、Ｉ／Ｑ復調器３０４と、Ａ／Ｄ変換器３０５と、オフセット量検出回路３０６と、記憶回路３０７と、オフセット補正回路３０８と、出力端子３０９と、を有して成る。また、本実施形態のＩ／Ｑ復調回路は、上記構成に加えて、オフセット補正回路３０８によって制御される被制御回路３１０を有して成る。

上記した被制御回路３１０は、Ａ／Ｄ変換部３０５ａ、３０５ｃの後段に接続される減算回路３１０ａ、３１０ｂを有して成り、通常受信モードにおいて、ディジタルベースバンドＩ／Ｑ信号からオフセット補正回路３０８の指示に応じたＤＣオフセット量を減算する。このような構成とすることにより、出力端子３０９ではＤＣオフセットのない復調結果が得られることになる。

次に、本発明に係るＩ／Ｑ復調回路の第４実施形態を挙げ、ＤＣオフセット補正手段の他の一例について詳細に説明する。図５は本発明に係るＩ／Ｑ復調回路の第４実施形態を示すブロック図（一部に回路図を含む）である。本図に示すように、本実施形態のＩ／Ｑ復調回路は、第１実施形態と同様、入力端子４０１と、基準正弦波信号発生器４０２と、セレクタ４０３と、Ｉ／Ｑ復調器４０４と、Ａ／Ｄ変換器４０５と、オフセット量検出回路４０６と、記憶回路４０７と、オフセット補正回路４０８と、出力端子４０９と、を有して成る。また、本実施形態のＩ／Ｑ復調回路は、上記構成に加えて、オフセット補正回路４０８によって制御される被制御回路４１０を有して成る。

上記した被制御回路４１０は、ＬＰＦ４０４ｃ、４０４ｄとＡ／Ｄ変換器４０５との間に接続されるＤＣ電位可変回路４１０ａ、４１０ｂを有して成り、通常受信モードにおいて、オフセット補正回路４０８の指示に応じてアナログベースバンドＩ／Ｑ信号のＤＣ電位を可変する。このような構成とすることにより、出力端子４０９ではＤＣオフセットのない復調結果が得られることになる。

ＤＣ電位可変回路４１０ａ、４１０ｂの内部構成及び動作について、より詳細な説明を行う。本図に示す通り、ＤＣ電位可変回路４１０ａは、ｎｐｎ型バイポーラトランジスタＱ１〜Ｑ６と、抵抗Ｒ１、Ｒ２と、を有して成る。トランジスタＱ１、Ｑ２のベースは、それぞれＬＰＦ４０４ｃの差動出力端に接続されている。トランジスタＱ１、Ｑ２のコレクタは、いずれも電源ラインに接続されている。トランジスタＱ１、Ｑ２のエミッタは、それぞれ抵抗Ｒ１、Ｒ２を介してトランジスタＱ３、Ｑ４のコレクタに接続されている。抵抗Ｒ１、Ｒ２とトランジスタＱ３、Ｑ４のコレクタとの接続ノードは、被制御回路４１０ａの出力端として、Ａ／Ｄ変換器４０５の差動入力端に接続されている。トランジスタＱ３、Ｑ４のエミッタはいずれも接地されている。トランジスタＱ３、Ｑ４のベースは、それぞれトランジスタＱ５、Ｑ６のベースに接続されている。トランジスタＱ５、Ｑ６のエミッタはいずれも接地されている。トランジスタＱ５、Ｑ６のコレクタは、それぞれ自身のベースに接続される一方、オフセット補正回路４０８の出力端にも接続されている。すなわち、ＤＣ電位可変回路４１０ａは、トランジスタＱ１、Ｑ２から成るエミッタフォロワ回路と、トランジスタＱ３〜Ｑ６から成るカレントミラー回路と、によって構成されている。なお、ＤＣ電位可変回路４１０ｂも上記と同様の構成から成る。

通常受信モードにおいて、オフセット補正回路４０８は、記憶回路４０７に格納されたＤＣオフセット量を読み込んで、それに応じた制御電流ｉ１、ｉ２をトランジスタＱ５、Ｑ６のコレクタに流す。このとき、トランジスタＱ３、Ｑ４のコレクタには、制御電流ｉ１、ｉ２と同値のミラー電流ｉ１、ｉ２（或いは、制御電流ｉ１、ｉ２に比例したミラー電流ｉ１’、ｉ２’）が流れる。従って、Ｉ信号及びＩｘ信号のＤＣ電位は、制御電流ｉ１、ｉ２に応じて可変制御されることになる。

図６は制御電流ｉ１、ｉ２とＤＣオフセット量との関係を示す図である。本図に示すように、Ｉ信号とＩｘ信号との間にＤＣオフセットが存在しない場合には、制御電流ｉ１、ｉ２が同値とされるので、Ｉ信号とＩｘ信号のＤＣ電位は同一となる。一方、Ｉ信号とＩｘ信号との間にＤＣオフセットが発生し、Ｉ信号のＤＣ電位がＩｘ信号のＤＣ電位よりも高くなった場合、オフセット補正回路４０８は、制御電流ｉ２を増加させ、制御電流ｉ１を減少させる。このような制御により、抵抗Ｒ２に流れるミラー電流ｉ２が増加し、抵抗Ｒ１に流れるミラー電流ｉ１が減少するので、Ｉ信号のＤＣ電位は下がり、Ｉｘ信号のＤＣ電位は上がる。従って、Ｉ信号とＩｘ信号のＤＣ電位は等しくなり、両信号間のＤＣオフセットをキャンセルすることができる。逆に、Ｉ信号のＤＣ電位がＩｘ信号のＤＣ電位よりも低くなった場合は、制御電流ｉ２を減少させ、制御電流ｉ１を増加させることで、上記と同様に、ＤＣオフセットをキャンセルすることができる。

次に、本発明に係るＩ／Ｑ復調回路の第５実施形態を挙げ、位相オフセット量検出手段の一例について詳細に説明する。図７は本発明に係るＩ／Ｑ復調回路の第５実施形態を示すブロック図である。本図に示すように、本実施形態のＩ／Ｑ復調回路は、第１実施形態と同様、入力端子５０１と、基準正弦波信号発生器５０２と、セレクタ５０３と、Ｉ／Ｑ復調器５０４と、Ａ／Ｄ変換器５０５と、オフセット量検出回路５０６と、記憶回路５０７と、オフセット補正回路５０８と、出力端子５０９と、を有して成る。

本実施形態のオフセット量検出回路５０６は、ディジタルベースバンドＩ／Ｑ信号の位相オフセット量を検知するために、演算回路５０６ａと、ＤＣカット回路５０６ｂと、信号振幅検出回路５０６ｃと、を有して成る。オフセット検知モードにおいて、演算回路５０６ａは、Ａ／Ｄ変換器５０５で得られるディジタルベースバンドＩ／Ｑ信号の２乗和演算（Ｉ²＋Ｑ²）を行う。このとき、位相オフセットのない理想的な状態であれば、以下の（５）式で表されるように、演算結果にＡＣ成分が発生することはない。

しかし、実際には、９０度移相器５０４ｆの誤差等に起因して位相オフセットが発生するため、両信号の位相差が９０度からずれ、以下の（６）式で表されるように、演算結果にＡＣ成分が発生する。なお、式中のαは位相オフセット量を示している。

ここで、αが小さい場合には、sinα≒αと近似することができるので、上記したＡＣ成分の振幅は、位相オフセット量αに比例した値となる。従って、ＤＣカット回路５０６ｂにて、演算回路５０６ａの出力信号からＡＣ成分を抽出し、さらに、信号振幅検出回路５０６ｃにて、上記ＡＣ成分の振幅を検出すれば、ディジタルベースバンドＩ／Ｑ信号の位相オフセット量を得ることができる。このように、本実施形態のＩ／Ｑ復調回路であれば、Ｉ／Ｑ信号の２乗和に現れるＡＣ成分の振幅と位相オフセット量との相関関係に基づいて、簡単な演算処理でディジタルベースバンドＩ／Ｑ信号の位相オフセット量を割り出すことが可能となる。

次に、本発明に係るＩ／Ｑ復調回路の第６実施形態を挙げ、位相オフセット量検出手段の他の一例について詳細に説明する。図８は本発明に係るＩ／Ｑ復調回路の第６実施形態を示すブロック図である。本図に示すように、本実施形態のＩ／Ｑ復調回路は、第１実施形態と同様、入力端子６０１と、基準正弦波信号発生器６０２と、セレクタ６０３と、Ｉ／Ｑ復調器６０４と、Ａ／Ｄ変換器６０５と、オフセット量検出回路６０６と、記憶回路６０７と、オフセット補正回路６０８と、出力端子６０９と、を有して成る。

本実施形態のオフセット量検出回路６０６は、ディジタルベースバンドＩ／Ｑ信号の位相オフセット量を検知するために、電圧比較回路６０６ａ、６０６ｂと、ゼロクロスポイント検出回路６０６ｃ、６０６ｄと、演算回路６０６ｅと、を有して成る。オフセット検知モードにおいて、電圧比較回路６０６ａは、Ａ／Ｄ変換器５０５でディジタル化されたＩ信号とＩｘ信号の電圧値を比較する（図９（ａ）を参照）。電圧比較回路６０６ｂも、上記と同様の処理により、Ｑ信号とＱｘ信号の電圧値を比較する。次に、ゼロクロスポイント検出回路６０６ｃ、６０６ｄは、Ｉ信号とＩｘ信号並びにＱ信号とＱｘ信号の電圧値が各々一致して電圧比較回路６０６ａ、６０６ｂの各出力信号がゼロとなる時刻（ゼロクロスポイント）を求める（図９（ｂ）を参照）。最後に、演算回路６０６ｅは、Ｉ信号のゼロクロスポイントと半周期ずらされたＱ信号のゼロクロスポイントとを比較して遅延誤差時間を得る（図９（ｃ）を参照）。

このとき、遅延誤差時間と位相オフセット誤差との間には、以下の（７）式で表される相関関係が成立する。

従って、演算回路６０６ｅで遅延誤差時間を得ることにより、ディジタルベースバンドＩ／Ｑ信号の位相オフセット量を得ることができる。

次に、本発明に係るＩ／Ｑ復調回路の第７実施形態を挙げ、位相オフセット補正手段の一例について詳細に説明する。図１０は本発明に係るＩ／Ｑ復調回路の第７実施形態を示すブロック図である。本図に示すように、本実施形態のＩ／Ｑ復調回路は、第１実施形態と同様、入力端子７０１と、基準正弦波信号発生器７０２と、セレクタ７０３と、Ｉ／Ｑ復調器７０４と、Ａ／Ｄ変換器７０５と、オフセット量検出回路７０６と、記憶回路７０７と、オフセット補正回路７０８と、出力端子７０９と、を有して成る。ここで、本実施形態のＩ／Ｑ復調器７０４は、９０度移相器に代えて、オフセット補正回路７０８によって制御される位相可変被制御回路７０４ｆを有して成る。該位相可変被制御回路７０４ｆは、通常受信モードにおいて、局部発振信号の位相をオフセット補正回路７０８の指示に応じた位相オフセット量だけ変化させる。このような構成とすることにより、出力端子７０９では位相オフセットのない復調結果が得られることになる。

図１１は位相可変被制御回路７０４ｆの一構成例を示す回路図である。本図に示すように、本実施形態の位相可変被制御回路７０４ｆは、差動形式のオペアンプＯＰ１〜ＯＰ５（相互コンダクタンス；Ｇｍ１〜Ｇｍ５）と、コンデンサＣ１〜Ｃ４（静電容量；Ｃａ、Ｃｂ、２Ｃｘ、２Ｃｘ）と、を有して成る。

局部発振信号が差動入力される入力端Ｔ１、Ｔ２は、アンプＯＰ４、ＯＰ５の差動入力端（＋、−）に各々接続されている。アンプＯＰ４の非反転出力端（＋）は、アンプＯＰ１の反転出力端（−）と、アンプＯＰ２の非反転入力端（＋）と、コンデンサＣ１の一端と、に接続されている。アンプＯＰ４の反転出力端（−）は、アンプＯＰ１の非反転出力端（＋）と、アンプＯＰ２の反転入力端（−）と、コンデンサＣ１の他端と、に接続されている。アンプＯＰ５の非反転出力端（＋）は、アンプＯＰ２の非反転出力端（＋）と、アンプＯＰ３の非反転入力端（＋）と、コンデンサＣ２の一端と、に接続されている。アンプＯＰ５の反転出力端（−）は、アンプＯＰ２の反転出力端（−）と、アンプＯＰ３の反転入力端（−）と、コンデンサＣ２の他端と、に接続されている。また、アンプＯＰ５の差動出力端（＋、−）は、コンデンサＣ３、Ｃ４を介して、入力端Ｔ１、Ｔ２にも接続されている。アンプＯＰ３の非反転出力端（＋）は、出力端Ｔ４と、アンプＯＰ１の反転入力端（−）と、自身の反転入力端（−）と、に接続されている。アンプＯＰ３の反転出力端（−）は、出力端Ｔ３と、アンプＯＰ１の非反転入力端（＋）と、自身の非反転入力端（＋）と、に接続されている。

上記のように２次ローパスフィルタで構成された位相可変被制御回路７０４ｆは、そのカットオフ周波数ｆｃにおいて、入力された信号に対して９０度位相差のついた信号を出力するという特徴を有する。なお、位相可変被制御回路７０４ｆのカットオフ周波数ｆｃは、以下の（８）式で表されるように、相互コンダクタンスＧｍ１、Ｇｍ２と、静電容量Ｃａ、Ｃｂ、Ｃｘと、に基づいて決定される。

そこで、本実施形態の位相可変被制御回路７０４ｆは、オフセット補正回路７０８の指示に応じて、上記の各パラメータを変化させる構成としている。このような構成とすることにより、そのカットオフ周波数ｆｃに応じて、局部発振信号の位相を任意に制御することが可能となる。

続いて、上記したＤＣオフセット補正と位相オフセット補正を行う手順について説明する。図１２はオフセット補正動作の一例を示すフローチャートである。本フローチャートに示すように、本発明に係るＩ／Ｑ復調回路では、ステップＳ１における電源オン直後、ステップＳ２にて動作モードがオフセット検知モードとされ、続くステップＳ３において基準正弦波信号に基づくＤＣオフセット量検出が行われる。そして、続くステップＳ４では位相オフセット量検出に先立ってＤＣオフセットが補正される。その後、ステップＳ５では基準正弦波信号に基づく位相オフセット量検出が行われ、続くステップＳ６において位相オフセットが補正される。そして、ステップＳ７では記憶回路に補正値が格納され、ステップＳ８において動作モードが通常受信モードに移行される。上記の手順とした理由は以下の通りである。

前述したように、ＤＣオフセット量の検出は、Ｉ信号とＩｘ信号（或いは、Ｑ信号とＱｘ信号）に基づいて行われるため、仮にＩ、Ｑ信号間に位相オフセットが存在したとしても、ＤＣオフセット量を正しく検知することが可能である。一方、位相オフセット量の検出に際してＩ／Ｑ信号にＤＣオフセットが存在すると、以下の（９）式で示すように、位相オフセットがない場合でも、ディジタルベースバンドＩ／Ｑ信号の２乗和演算結果にＡＣ成分が発生してしまい、位相オフセット量を正しく検知することができなくなる。

そこで、本発明に係るＩ／Ｑ復調回路では、位相オフセット量検出に先立って、ＤＣオフセット量の補正を行う構成としている。このような構成とすることにより、ＤＣオフセットの存在による位相オフセット量の誤検出を回避することが可能となる。なお、Ｉ／Ｑ信号の２乗和演算回路の直後にハイパスフィルタを配置し、該ハイパスフィルタのカットオフ周波数を（ω₁−ω₂）成分を除去して2（ω₁−ω₂）成分を通すように設定すれば、ＤＣオフセットを事前にキャンセルしなくとも、位相オフセット量の誤検出を回避することは可能である。ただし、当該構成を採用した場合には、フィルタの次数が大きくなる等、弊害が大きいので、システムの簡素化を図るのであれば、上記したように、位相オフセット量の検出に先立ってＤＣオフセットの補正を行う方が望ましい。

次に、本発明に係るＩ／Ｑ復調回路の第８実施形態を挙げ、基準正弦波信号生成手段の一例について詳細に説明する。図１３は本発明に係るＩ／Ｑ復調回路の第８実施形態を示すブロック図である。本図に示すように、本実施形態のＩ／Ｑ復調回路は、第１実施形態と同様、入力端子８０１と、基準正弦波信号発生器８０２と、セレクタ８０３と、Ｉ／Ｑ復調器８０４と、Ａ／Ｄ変換器８０５と、オフセット量検出回路８０６と、記憶回路８０７と、オフセット補正回路８０８と、出力端子８０９と、を有して成る。ここで、本実施形態の基準正弦波信号発生器８０２は、局部発振器８０４ｅにて生成される局部発振信号（asinω₁t）を２逓倍する逓倍器８０２ａと、該逓倍信号（bsin2ω₁t）中への局部発振信号混入を防止するハイパスフィルタ８０２ｂと、を有して成る。このように、基準正弦波信号を生成するために別途発振源を設けるのではなく、Ｉ／Ｑ復調処理に必須の局部発振信号を利用することにより、不必要な回路規模の拡大を防止することが可能となる。なお、本実施形態では、局部発振信号を逓倍する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、局部発振信号の分周信号を基準正弦波信号として利用しても構わない。

最後に、本発明に係るＩ／Ｑ復調回路の第９実施形態を挙げ、基準正弦波信号生成手段の別の一例について詳細に説明する。図１４は本発明に係るＩ／Ｑ復調回路の第９実施形態を示すブロック図である。本図に示すように、本実施形態のＩ／Ｑ復調回路は、第１実施形態と同様、入力端子９０１と、セレクタ９０３と、Ｉ／Ｑ復調器９０４と、Ａ／Ｄ変換器９０５と、オフセット量検出回路９０６と、記憶回路９０７と、オフセット補正回路９０８と、出力端子９０９と、を有して成り、Ｉ／Ｑ復調器９０４の局部発振器９０４ｅを基準正弦波信号発生器として流用する構成である。すなわち、本実施形態のＩ／Ｑ復調回路では、局部発振器９０４ｅの出力信号を２系統に分岐し、一方を基準正弦波信号として用い、他方を局部発振信号として用いている。なお、局部発振器９０４ｅの発振周波数は、Ｉ／Ｑ復調処理に必要な周波数の２倍とされている。

ここで、本実施形態のＩ／Ｑ復調器９０４は、９０度移相器に代えて、Ｔフリップフロップを用いた１／２分周器９０４ｆを有して成る。該１／２分周器９０４ｆは、局部発振器９０４ｅの出力信号（bsin2ω₁t）に対し、周波数が１／２で互いに９０度の位相差を持つ２系統の信号（asinω₁t、acosω₁t）を出力するので、該出力信号を局部発振信号として用いることができる。このように、基準正弦波信号を生成するために別途発振源を設けるのではなく、Ｉ／Ｑ復調処理に必須の局部発振器を利用することにより、不必要な回路規模の拡大を防止することが可能となる。

以上のように、本発明に係るＩ／Ｑ復調回路は、ディジタル放送受信装置等の信号復調手段として有用であり、その受信精度向上に貢献し得るものである。

は、本発明に係るＩ／Ｑ復調回路の第１実施形態を示すブロック図である。は、本発明に係るＩ／Ｑ復調回路の第２実施形態を示すブロック図である。は、ＤＣオフセット量の検出方法を説明するための図である。は、本発明に係るＩ／Ｑ復調回路の第３実施形態を示すブロック図である。は、本発明に係るＩ／Ｑ復調回路の第４実施形態を示すブロック図である。は、制御電流ｉ１、ｉ２とＤＣオフセット量との関係を示す図である。は、本発明に係るＩ／Ｑ復調回路の第５実施形態を示すブロック図である。は、本発明に係るＩ／Ｑ復調回路の第６実施形態を示すブロック図である。は、位相オフセット量の検出方法を説明するための図である。は、本発明に係るＩ／Ｑ復調回路の第７実施形態を示すブロック図である。は、位相可変被制御回路７０４ｆの一構成例を示す回路図である。は、オフセット補正動作の一例を示すフローチャートである。は、本発明に係るＩ／Ｑ復調回路の第８実施形態を示すブロック図である。は、本発明に係るＩ／Ｑ復調回路の第９実施形態を示すブロック図である。は、特許文献１に開示されたミキサ回路の要部を示すブロック図である。

符号の説明

１０１〜９０１入力端子
１０２〜８０２基準正弦波信号発生器
１０３〜９０３セレクタ
１０４〜９０４Ｉ／Ｑ復調器
２０４ａ〜９０４ａ、２０４ｂ〜９０４ｂ乗算器
２０４ｃ〜９０４ｃ、２０４ｄ〜９０４ｄローパスフィルタ
２０４ｅ〜９０４ｅ局部発振器
２０４ｆ〜６０４ｆ、８０４ｆ９０度移相器
７０４ｆ位相可変被制御回路
９０４ｆ１／２分周器（Ｔ−ＦＦ使用）
１０５〜９０５Ａ／Ｄ変換器
ｘ０５ａ、ｘ０５ｂ、ｘ０５ｃ、ｘ０５ｄ（ｘ＝２、３、５〜９）Ａ／Ｄ変換部
１０６〜９０６オフセット量検出回路
ｘ０６ａ、ｘ０６ｂ（ｘ＝２、３、８、９）遅延回路
ｘ０６ｃ、ｘ０６ｄ（ｘ＝２、３、８、９）減算回路
５０６ａ、７０６ａ演算回路
５０６ｂ、７０６ｂＤＣカット回路
５０６ｃ、７０６ｃ信号振幅検出回路
６０６ａ、６０６ｂ電圧比較回路
６０６ｃ、６０６ｄゼロクロスポイント時間検出回路
６０６ｅ演算回路
１０７〜９０７記憶回路
１０８〜９０８オフセット補正回路
１０９〜９０９出力端子
３１０、４１０被制御回路
３１０ａ、３１０ｂ減算回路
４１０ａ、４１０ｂＤＣ電位可変回路
Ｑ１〜Ｑ６ｎｐｎ型バイポーラトランジスタ
Ｒ１、Ｒ２抵抗
ＯＰ１〜ＯＰ５オペアンプ
Ｃ１〜Ｃ４コンデンサ

Claims

高周波信号や中間周波数信号に局部発振信号を乗算して所定のアナログベースバンドＩ／Ｑ信号を生成するＩ／Ｑ復調器と、前記アナログベースバンドＩ／Ｑ信号をディジタルベースバンドＩ／Ｑ信号に変換するアナログ／ディジタル変換器と、所定の基準正弦波信号を生成する基準正弦波信号発生器と、外部入力信号と前記基準正弦波信号の一方を選択して前記Ｉ／Ｑ復調器に出力するセレクタと、前記基準正弦波信号選択時に得られるディジタルベースバンドＩ／Ｑ信号のＤＣオフセット量及び位相オフセット量を検出するオフセット量検出回路と、該オフセット量検出回路で得られた検出結果またはその補正値を格納する記憶回路と、該記憶回路の格納情報に基づいて前記外部入力信号選択時に得られるディジタルベースバンドＩ／Ｑ信号のＤＣオフセット及び位相オフセットを補正するオフセット補正回路と、を有して成ることを特徴とするＩ／Ｑ復調回路。
前記オフセット量検出回路は、差動入力される前記ディジタルベースバンドＩ／Ｑ信号のうち反転ディジタルベースバンドＩ／Ｑ信号を半周期遅らせて遅延反転信号を生成する遅延回路と、非反転ディジタルベースバンドＩ／Ｑ信号から前記遅延反転信号を減算して前記ＤＣオフセット量を得る減算回路と、を有して成ることを特徴とする請求項１に記載のＩ／Ｑ復調回路。
前記ディジタルベースバンドＩ／Ｑ信号から前記オフセット補正回路の指示に応じたＤＣオフセット量を減算する被制御回路を有して成ることを特徴とする請求項１に記載のＩ／Ｑ復調回路。
前記オフセット補正回路の指示に応じて、前記アナログベースバンドＩ／Ｑ信号のＤＣ電位を可変する被制御回路を有して成ることを特徴とする請求項１に記載のＩ／Ｑ復調回路。
前記オフセット量検出回路は、前記ディジタルベースバンドＩ／Ｑ信号を２乗和する演算回路と、該演算回路の出力信号から交流成分のみを抽出するＤＣカット回路と、前記交流成分の振幅を検出して前記位相オフセット量を得る信号振幅検出回路と、を有して成ることを特徴とする請求項１に記載のＩ／Ｑ復調回路。
前記オフセット量検出回路は、差動入力される前記ディジタルベースバンドＩ／Ｑ信号についてＩ信号とその反転信号並びにＱ信号とその反転信号の電圧値を各々比較する電圧比較回路と、該電圧比較回路の出力信号がゼロとなる時刻を求めるゼロクロスポイント検出回路と、Ｉ信号のゼロクロスポイントと半周期ずらされたＱ信号のゼロクロスポイントとを比較して前記位相オフセット量を得る演算回路と、を有して成ることを特徴とする請求項１に記載のＩ／Ｑ復調回路。
前記Ｉ／Ｑ復調器は、前記局部発振信号の位相を前記オフセット補正回路の指示に応じた位相オフセット量だけ変化させる位相可変被制御回路を有して成ることを特徴とする請求項１に記載のＩ／Ｑ復調回路。
前記位相可変被制御回路は、前記オフセット補正回路の指示に応じてカットオフ周波数が可変制御されるアクティブフィルタを有して成ることを特徴とする請求項７に記載のＩ／Ｑ復調回路。
位相オフセット量の検出に先立って、ＤＣオフセットの補正を行うことを特徴とする請求項１に記載のＩ／Ｑ復調回路。
前記基準正弦波信号発生器は、前記局部発振信号を逓倍或いは分周して前記基準正弦波信号を生成する逓倍器或いは分周器を有して成ることを特徴とする請求項１に記載のＩ／Ｑ復調回路。
前記Ｉ／Ｑ復調器は、前記基準正弦波信号発生器としても用いられる局部発振器と、該局部発振器の出力信号に対し、周波数が１／２で互いに９０度の位相差を持つ２系統の信号を出力するＴフリップフロップを用いた１／２分周器と、を有して成ることを特徴とする請求項１に記載のＩ／Ｑ復調回路。