JPH10303649A - ミキサ回路 - Google Patents
ミキサ回路Info
- Publication number
- JPH10303649A JPH10303649A JP11142197A JP11142197A JPH10303649A JP H10303649 A JPH10303649 A JP H10303649A JP 11142197 A JP11142197 A JP 11142197A JP 11142197 A JP11142197 A JP 11142197A JP H10303649 A JPH10303649 A JP H10303649A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- multiplier
- mixer
- reading
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 ＤＣオフセットを抑圧し好適な受信性能を得
るミキサを提供する。 【解決手段】 ミキサ２より出力されるベースバンド信
号を、Ａ／Ｄ変換器６でデジタルベースバンド信号に変
換し、平均化回路７にてこれのＤＣ平均値を検出し、サ
ンプルホールド回路８に出力する。ここで、所望のタイ
ミングでこの平均出力を取込・保持し、保持出力とミキ
サ２のＤＣ設計値との差分電圧を相殺するようにミキサ
２を制御し、ＤＣオフセットを除去した乗算出力をミキ
サ２より得る。
るミキサを提供する。 【解決手段】 ミキサ２より出力されるベースバンド信
号を、Ａ／Ｄ変換器６でデジタルベースバンド信号に変
換し、平均化回路７にてこれのＤＣ平均値を検出し、サ
ンプルホールド回路８に出力する。ここで、所望のタイ
ミングでこの平均出力を取込・保持し、保持出力とミキ
サ２のＤＣ設計値との差分電圧を相殺するようにミキサ
２を制御し、ＤＣオフセットを除去した乗算出力をミキ
サ２より得る。
Description
【０００１】
【発明の属する技術分野】この発明は、周波数変換を伴
う放送あるいは通信において、ＲＦ(Radio Frequency)
信号あるいはＩＦ（中間周波数）信号からベースバンド
信号へ変換する受信器に用いるミキサに関する。
う放送あるいは通信において、ＲＦ(Radio Frequency)
信号あるいはＩＦ（中間周波数）信号からベースバンド
信号へ変換する受信器に用いるミキサに関する。
【０００２】
【従来の技術】ＲＦ信号あるいはＩＦ信号からデジタル
ベースバンド信号を得る、従来のミキサ回路の構成例を
図７に示して説明する。入力端子１からミキサ２の一方
の入力へＲＦ信号あるいはＩＦ信号を供給する。発振器
３はミキサ２の乗算出力からベースバンド信号を得るよ
うに発振周波数が制御された発振出力を出力し、ミキサ
２の他方へ入力する。この結果、ミキサ２からはベース
バンド帯の乗算出力を得、コンデンサＣにてＤＣカット
したのち、Ａ／Ｄ変換６により出力端子６からデジタル
ベースバンド信号を得る。デジタルベースバンド信号
は、送信側の変調方式に応じた復調回路（図示せず）に
より、所望の復調出力を得る。
ベースバンド信号を得る、従来のミキサ回路の構成例を
図７に示して説明する。入力端子１からミキサ２の一方
の入力へＲＦ信号あるいはＩＦ信号を供給する。発振器
３はミキサ２の乗算出力からベースバンド信号を得るよ
うに発振周波数が制御された発振出力を出力し、ミキサ
２の他方へ入力する。この結果、ミキサ２からはベース
バンド帯の乗算出力を得、コンデンサＣにてＤＣカット
したのち、Ａ／Ｄ変換６により出力端子６からデジタル
ベースバンド信号を得る。デジタルベースバンド信号
は、送信側の変調方式に応じた復調回路（図示せず）に
より、所望の復調出力を得る。
【０００３】ところで、発振器３の共振子を接続する接
続ピン４や５からは、基板レイアウトやピン配置を要因
とするリークが発生し、入力端子１へこれが漏れ込む。
この結果、ミキサ２では同じ周波数による自己混合が発
生し、ミキサ２の出力からは不要な直流成分（ＤＣオフ
セット）が得られる。コンデンサＣでは、このＤＣ成分
を除去することができる。
続ピン４や５からは、基板レイアウトやピン配置を要因
とするリークが発生し、入力端子１へこれが漏れ込む。
この結果、ミキサ２では同じ周波数による自己混合が発
生し、ミキサ２の出力からは不要な直流成分（ＤＣオフ
セット）が得られる。コンデンサＣでは、このＤＣ成分
を除去することができる。
【０００４】ところで、ＤＣカットのためのコンデンサ
Ｃは、ベースバンド帯を通過させるために、かなり大き
な容量のものを用いる必要がある。このため図７に示す
受信部の構成をＩＣ化するような場合、コンデンサＣを
ＩＣに内蔵することは不可能であり、コンデンサＣは外
付け部品として接続し、これに加えコンデンサ接続のた
めの入出力ピンを少なくとも１組以上余計に設ける必要
がある。
Ｃは、ベースバンド帯を通過させるために、かなり大き
な容量のものを用いる必要がある。このため図７に示す
受信部の構成をＩＣ化するような場合、コンデンサＣを
ＩＣに内蔵することは不可能であり、コンデンサＣは外
付け部品として接続し、これに加えコンデンサ接続のた
めの入出力ピンを少なくとも１組以上余計に設ける必要
がある。
【０００５】また、時分割多重双方向通信方式のよう
に、送受信を任意時間で切り換えるシステムのような場
合、送受各モードでＤＣオフセットの出方が異なること
が考えられる。もしコンデンサＣの充放電が送受の切り
換え時間に比して充分に速いタイミングで完了しない
と、受信側へ切り換えた直後の受信品位が落ちる。前述
のようにコンデンサＣは、かなり大きな容量となり、充
放電には時間がかかることが予想されるので、受信品位
への影響は無視できない。
に、送受信を任意時間で切り換えるシステムのような場
合、送受各モードでＤＣオフセットの出方が異なること
が考えられる。もしコンデンサＣの充放電が送受の切り
換え時間に比して充分に速いタイミングで完了しない
と、受信側へ切り換えた直後の受信品位が落ちる。前述
のようにコンデンサＣは、かなり大きな容量となり、充
放電には時間がかかることが予想されるので、受信品位
への影響は無視できない。
【０００６】さらにＤＣオフセットは、ミキサ２自体の
歪み性能の劣化を招く。ミキサ２の出力Ｄレンジが、Ｄ
Ｃオフセットに対し充分広く取れていれば問題ないが、
ＤＣオフセット値を決定する発振器タンク端からのリー
ク量や位相変化は見積もりが困難であるため、出力Ｄレ
ンジのマージンを定量的に設定することは不可能といっ
てよい。
歪み性能の劣化を招く。ミキサ２の出力Ｄレンジが、Ｄ
Ｃオフセットに対し充分広く取れていれば問題ないが、
ＤＣオフセット値を決定する発振器タンク端からのリー
ク量や位相変化は見積もりが困難であるため、出力Ｄレ
ンジのマージンを定量的に設定することは不可能といっ
てよい。
【０００７】
【発明が解決しようとする課題】上記したように従来の
ミキサ回路では、自己混合によるＤＣオフセットは、受
信機の基本性能の劣化やコストアップの要因となる、と
いう問題があった。
ミキサ回路では、自己混合によるＤＣオフセットは、受
信機の基本性能の劣化やコストアップの要因となる、と
いう問題があった。
【０００８】この発明では、ＤＣオフセットを抑圧して
好適な受信性能を得るミキサを提供する。
好適な受信性能を得るミキサを提供する。
【０００９】
【課題を解決するための手段】この発明は上記した課題
を解決するために、この発明のミキサ回路では、周波数
変換される被周波数変換入力信号と該入力信号のセンタ
ー周波数の単一キャリアを発生する手段から単一キャリ
アとをそれぞれ入力してベースバンド周波数帯へ周波数
変換する乗算器と、前記乗算器の乗算出力をデジタル乗
算出力として得るデジタル乗算手段と、前記デジタル乗
算手段のデジタル乗算出力から前記乗算器の乗算出力の
直流電圧成分を検出する検出手段と、前記直流電圧成分
を所望のタイミングで読み込み・保持する読込・保持手
段とからなり、前記読込・保持手段により保持された電
圧平均値と所望の前記乗算器の出力電位の差分だけ補正
するよう、前記乗算器の出力電位を制御してなることを
特徴とする。
を解決するために、この発明のミキサ回路では、周波数
変換される被周波数変換入力信号と該入力信号のセンタ
ー周波数の単一キャリアを発生する手段から単一キャリ
アとをそれぞれ入力してベースバンド周波数帯へ周波数
変換する乗算器と、前記乗算器の乗算出力をデジタル乗
算出力として得るデジタル乗算手段と、前記デジタル乗
算手段のデジタル乗算出力から前記乗算器の乗算出力の
直流電圧成分を検出する検出手段と、前記直流電圧成分
を所望のタイミングで読み込み・保持する読込・保持手
段とからなり、前記読込・保持手段により保持された電
圧平均値と所望の前記乗算器の出力電位の差分だけ補正
するよう、前記乗算器の出力電位を制御してなることを
特徴とする。
【００１０】また、ＲＦ信号あるいはＩＦ信号からＩ／
Ｑ復調出力を得るＩ／Ｑ復調回路において、一方の入力
をＲＦ信号あるいはＩＦ信号とする第１および第２の乗
算器と、入力されたＲＦ信号あるいはＩＦ信号のセンタ
ー周波数で発振するよう制御された発振器と、前記発振
器出力を入力とし、任意の位相の第１の位相信号に対し
て９０°位相の異なる第２の位相信号の各出力を、それ
ぞれ前記第１の乗算器および第２の乗算器の他方の入力
へ供給する手段と、前記第１および第２の乗算器出力を
第１および第２のデジタル乗算出力として得る手段と、
前記第１および第２のデジタル乗算出力から前記第１お
よび第２の乗算器の出力の直流電圧成分を検出する手段
と、前記直流電圧成分を所望のタイミングで読み込み・
保持する第１および第２の読込・保持手段とからなり、
前記第１および第２の読込・保持手段にて保持した各電
圧値と所望の乗算器出力電位の差分だけ補正するよう、
前記第１および第２の乗算器の出力電位をそれぞれ制御
してなることを特徴とする。
Ｑ復調出力を得るＩ／Ｑ復調回路において、一方の入力
をＲＦ信号あるいはＩＦ信号とする第１および第２の乗
算器と、入力されたＲＦ信号あるいはＩＦ信号のセンタ
ー周波数で発振するよう制御された発振器と、前記発振
器出力を入力とし、任意の位相の第１の位相信号に対し
て９０°位相の異なる第２の位相信号の各出力を、それ
ぞれ前記第１の乗算器および第２の乗算器の他方の入力
へ供給する手段と、前記第１および第２の乗算器出力を
第１および第２のデジタル乗算出力として得る手段と、
前記第１および第２のデジタル乗算出力から前記第１お
よび第２の乗算器の出力の直流電圧成分を検出する手段
と、前記直流電圧成分を所望のタイミングで読み込み・
保持する第１および第２の読込・保持手段とからなり、
前記第１および第２の読込・保持手段にて保持した各電
圧値と所望の乗算器出力電位の差分だけ補正するよう、
前記第１および第２の乗算器の出力電位をそれぞれ制御
してなることを特徴とする。
【００１１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の第１の実施の形態について説明するための構成
図である。この実施の形態は、デジタルベースバンド出
力を得るための受信機に適用した場合である。なお、図
７と同一の構成部分には同一の符号を付して説明する。
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の第１の実施の形態について説明するための構成
図である。この実施の形態は、デジタルベースバンド出
力を得るための受信機に適用した場合である。なお、図
７と同一の構成部分には同一の符号を付して説明する。
【００１２】図１において、入力端子１からミキサ２の
一方の入力へＲＦ信号あるいはＩＦ信号を供給する。発
振器３はミキサ２の乗算出力からベースバンド信号を得
るように発振周波数が制御された発振出力を出力し、ミ
キサ２の他方へ入力する。ミキサ２からはベースバンド
帯の乗算出力を得、これをＡ／Ｄ変換器６でデジタル信
号に変換し、デジタルベースバンド信号を出力端子９か
ら得る。デジタルベースバンド信号は、平均化回路７に
てベースバンド信号のＤＣ平均値を検出し、サンプルホ
ールド回路８に出力する。サンプルホールド回路８は、
所望のタイミングでこの平均出力を取込・保持し、保持
出力とミキサのＤＣ設計値との差分電圧を相殺するよう
にミキサ２を制御し、ＤＣオフセットを除去した乗算出
力をミキサ２より得る。
一方の入力へＲＦ信号あるいはＩＦ信号を供給する。発
振器３はミキサ２の乗算出力からベースバンド信号を得
るように発振周波数が制御された発振出力を出力し、ミ
キサ２の他方へ入力する。ミキサ２からはベースバンド
帯の乗算出力を得、これをＡ／Ｄ変換器６でデジタル信
号に変換し、デジタルベースバンド信号を出力端子９か
ら得る。デジタルベースバンド信号は、平均化回路７に
てベースバンド信号のＤＣ平均値を検出し、サンプルホ
ールド回路８に出力する。サンプルホールド回路８は、
所望のタイミングでこの平均出力を取込・保持し、保持
出力とミキサのＤＣ設計値との差分電圧を相殺するよう
にミキサ２を制御し、ＤＣオフセットを除去した乗算出
力をミキサ２より得る。
【００１３】ここで、ミキサ２のオフセット制御は、例
えば図２の構成のようなアナログ乗算回路で実現でき
る。出力端子６ａ，６ｂの電位は、基準電流Ｉｒｅｆが
負荷抵抗Ｒ１，Ｒ２に流れることによる電圧降下分で決
まる。いま、制御電流源Ｉ１およびＩ２を設け、抵抗Ｒ
１，Ｒ２に流れる電流を制御すると、各抵抗の電圧降下
は電流源Ｉ１，Ｉ２の電流値により増減する。そこで図
１のサンプルホールド回路８の出力により、ＤＣオフセ
ットをキャンセルする制御を電流源Ｉ１，Ｉ２にかける
ことで、出力端子６ａ，６ｂよりＤＣオフセットのない
ミキサ出力を得ることができる。
えば図２の構成のようなアナログ乗算回路で実現でき
る。出力端子６ａ，６ｂの電位は、基準電流Ｉｒｅｆが
負荷抵抗Ｒ１，Ｒ２に流れることによる電圧降下分で決
まる。いま、制御電流源Ｉ１およびＩ２を設け、抵抗Ｒ
１，Ｒ２に流れる電流を制御すると、各抵抗の電圧降下
は電流源Ｉ１，Ｉ２の電流値により増減する。そこで図
１のサンプルホールド回路８の出力により、ＤＣオフセ
ットをキャンセルする制御を電流源Ｉ１，Ｉ２にかける
ことで、出力端子６ａ，６ｂよりＤＣオフセットのない
ミキサ出力を得ることができる。
【００１４】この実施の形態では、ＤＣカットのための
コンデンサは不要となるので、図１の構成を１チップＩ
Ｃで実現しようとするときは、コンデンサ結合用途のた
めの入出力端子をＩＣに設けることなくＩＣ化できる。
さらに、平均化回路７を、例えばデジタル積分器等でベ
ースバンド信号の平均ＤＣ値を検出するよう構成すれ
ば、大きな時定数を比較的容易に設定しつつ、ＩＣ化が
実現できるメリットもある。また、アナログのミキサ回
路自体のＤＣオフセットが改善するため、ミキサの本来
の出力Ｄレンジを有効に利用でき、歪みなどのアナログ
的な性能の向上も見込める。
コンデンサは不要となるので、図１の構成を１チップＩ
Ｃで実現しようとするときは、コンデンサ結合用途のた
めの入出力端子をＩＣに設けることなくＩＣ化できる。
さらに、平均化回路７を、例えばデジタル積分器等でベ
ースバンド信号の平均ＤＣ値を検出するよう構成すれ
ば、大きな時定数を比較的容易に設定しつつ、ＩＣ化が
実現できるメリットもある。また、アナログのミキサ回
路自体のＤＣオフセットが改善するため、ミキサの本来
の出力Ｄレンジを有効に利用でき、歪みなどのアナログ
的な性能の向上も見込める。
【００１５】なお、図１ではベースバンド出力をＡ／Ｄ
変換器６の出力であるデジタル信号出力として得ている
が、ミキサ２の乗算出力をそのままＤＣオフセットの除
去されたアナログベースバンド出力として得ることも当
然可能である。
変換器６の出力であるデジタル信号出力として得ている
が、ミキサ２の乗算出力をそのままＤＣオフセットの除
去されたアナログベースバンド出力として得ることも当
然可能である。
【００１６】また、ＤＣ平均値の読込・保持手段とし
て、ここではＳ／Ｈ回路を用いたが、ＲＡＭなどのメモ
リ手段で構成することも可能である。
て、ここではＳ／Ｈ回路を用いたが、ＲＡＭなどのメモ
リ手段で構成することも可能である。
【００１７】図３は、ＱＰＳＫ復調等で用いるＩ／Ｑ復
調回路に適用した、この発明の第２の実施の形態につい
て説明するための構成図である。なお第１の実施の形態
と同一の構成部分には同一の符号を付してその説明は省
略する。
調回路に適用した、この発明の第２の実施の形態につい
て説明するための構成図である。なお第１の実施の形態
と同一の構成部分には同一の符号を付してその説明は省
略する。
【００１８】この実施の形態は、図１の出力端子９から
得るベースバンド出力はそのままＩ／Ｑ復調出力のＩ信
号となる。一方Ｑ信号は、発振器３の出力をを９０°移
相器１０にて移相したのちミキサ２’で乗じ、出力端子
９’より得る。なお、図では９０°移相器１０は入出力
間での位相が９０°となるよう構成してあるが、ミキサ
２およびミキサ２’へ供給するＩ／Ｑ復調用再生搬送波
の相対位相が９０°となればよく、９０°移相器の構成
によりこの発明を制限するものではない。この構成例で
は、Ｉ／Ｑ各軸に対して平均化回路７，７’およびサン
プルホールド回路８，８’を設け、Ｉ／Ｑ各信号に対し
てＤＣ平均値検出と各Ｉ／Ｑ復調用ミキサ２，２’に対
するオフセットキャンセル制御を施すことで、ＤＣオフ
セットがキャンセルされたＩ／Ｑ復調出力を得る。
得るベースバンド出力はそのままＩ／Ｑ復調出力のＩ信
号となる。一方Ｑ信号は、発振器３の出力をを９０°移
相器１０にて移相したのちミキサ２’で乗じ、出力端子
９’より得る。なお、図では９０°移相器１０は入出力
間での位相が９０°となるよう構成してあるが、ミキサ
２およびミキサ２’へ供給するＩ／Ｑ復調用再生搬送波
の相対位相が９０°となればよく、９０°移相器の構成
によりこの発明を制限するものではない。この構成例で
は、Ｉ／Ｑ各軸に対して平均化回路７，７’およびサン
プルホールド回路８，８’を設け、Ｉ／Ｑ各信号に対し
てＤＣ平均値検出と各Ｉ／Ｑ復調用ミキサ２，２’に対
するオフセットキャンセル制御を施すことで、ＤＣオフ
セットがキャンセルされたＩ／Ｑ復調出力を得る。
【００１９】この実施の形態のように、Ｉ／Ｑ復調に適
用した場合でも、図１の説明と同様の効果が得られる。
用した場合でも、図１の説明と同様の効果が得られる。
【００２０】ところで、図３ではＩ／Ｑ各軸に対し平均
化回路７，７’等をそれぞれ独立に設けたが、図４に示
すこの発明の第３の実施の形態のような回路構成とする
ことにより回路規模を削減することができる。なお、図
３の実施の形態と同様の動作をする構成部分については
同符号を付してその説明を省略する。
化回路７，７’等をそれぞれ独立に設けたが、図４に示
すこの発明の第３の実施の形態のような回路構成とする
ことにより回路規模を削減することができる。なお、図
３の実施の形態と同様の動作をする構成部分については
同符号を付してその説明を省略する。
【００２１】Ｉ／Ｑ各復調出力であるミキサ２，２’の
出力を、それぞれＡ／Ｄ変換器６，６’にてデジタルベ
ースバンド信号としてスイッチ１２へ供給し、Ｉ信号、
Ｑ信号の何れかを選択して平均化回路７へ出力する。平
均出力はスイッチ１１へ供給し、ここでサンプルホール
ド回路８あるいはサンプルホールド回路８’の何れかへ
選択出力する。サンプルホールド回路は、平均出力の取
込・保持を行ない、この保持結果に基づいてミキサ２お
よびミキサ２’はそれぞれＤＣオフセットをキャンセル
するような出力電位となるよう制御され、ＤＣオフセッ
トのないＩ／Ｑ復調出力を得る。
出力を、それぞれＡ／Ｄ変換器６，６’にてデジタルベ
ースバンド信号としてスイッチ１２へ供給し、Ｉ信号、
Ｑ信号の何れかを選択して平均化回路７へ出力する。平
均出力はスイッチ１１へ供給し、ここでサンプルホール
ド回路８あるいはサンプルホールド回路８’の何れかへ
選択出力する。サンプルホールド回路は、平均出力の取
込・保持を行ない、この保持結果に基づいてミキサ２お
よびミキサ２’はそれぞれＤＣオフセットをキャンセル
するような出力電位となるよう制御され、ＤＣオフセッ
トのないＩ／Ｑ復調出力を得る。
【００２２】ここでスイッチ１１は、スイッチ１２でＩ
信号が選択されたときにはサンプルホールド回路８へ、
Ｑ信号を選択した際にはサンプルホールド回路８’へ、
スイッチ１１にて平均出力を選択出力する関係となる同
期したスイッチ構成とする。スイッチ１１，１２の切り
換えタイミングは、平均化回路７にて平均出力を得るに
十分な時間が確保できるという前提のもと、任意時間で
設定すればよい。
信号が選択されたときにはサンプルホールド回路８へ、
Ｑ信号を選択した際にはサンプルホールド回路８’へ、
スイッチ１１にて平均出力を選択出力する関係となる同
期したスイッチ構成とする。スイッチ１１，１２の切り
換えタイミングは、平均化回路７にて平均出力を得るに
十分な時間が確保できるという前提のもと、任意時間で
設定すればよい。
【００２３】このような構成とすれば、図３のように平
均化回路をＩ／Ｑ各軸に対し独立して設ける必要はない
ので、回路規模の増減を抑えつつ、ＤＣオフセットをキ
ャンセルしたＩ／Ｑ復調出力を得ることができる。
均化回路をＩ／Ｑ各軸に対し独立して設ける必要はない
ので、回路規模の増減を抑えつつ、ＤＣオフセットをキ
ャンセルしたＩ／Ｑ復調出力を得ることができる。
【００２４】図５は、Ｉ／Ｑ復調出力をアナログ信号と
して出力した、この発明の第４の実施の形態について説
明するための回路構成図である。この構成によれば、図
４の実施の形態に比べ、さらに回路規模を削減できる。
ここでの説明もこれまでの実施の形態と同構成部分には
同符号を付し、異なる部分を中心にして説明する。
して出力した、この発明の第４の実施の形態について説
明するための回路構成図である。この構成によれば、図
４の実施の形態に比べ、さらに回路規模を削減できる。
ここでの説明もこれまでの実施の形態と同構成部分には
同符号を付し、異なる部分を中心にして説明する。
【００２５】Ｉ／Ｑ各復調出力であるミキサ２，２’出
力をそれぞれスイッチ１２へ供給し、Ｉ信号，Ｑ信号何
れかを選択してＡ／Ｄ変換器８へ出力する。Ａ／Ｄ変換
器６にて得た、Ｉ，Ｑ信号の何れかのデジタルＩ／Ｑ復
調出力は、平均化回路７へ供給して平均化を行う。平均
出力はスイッチ１１へ供給され、ここでサンプルホール
ド回路８あるいはサンプルホールド回路８’の何れかへ
選択出力する。サンプルホールド回路８では、平均出力
の取込・保持を行ない、この保持結果に応じてミキサ２
およびミキサ２’はそれぞれＤＣオフセットをキャンセ
ルするような出力電位となるよう制御を行い、ＤＣオフ
セットのないＩ／Ｑ復調信号出力を出力端子９，９´よ
り得る。
力をそれぞれスイッチ１２へ供給し、Ｉ信号，Ｑ信号何
れかを選択してＡ／Ｄ変換器８へ出力する。Ａ／Ｄ変換
器６にて得た、Ｉ，Ｑ信号の何れかのデジタルＩ／Ｑ復
調出力は、平均化回路７へ供給して平均化を行う。平均
出力はスイッチ１１へ供給され、ここでサンプルホール
ド回路８あるいはサンプルホールド回路８’の何れかへ
選択出力する。サンプルホールド回路８では、平均出力
の取込・保持を行ない、この保持結果に応じてミキサ２
およびミキサ２’はそれぞれＤＣオフセットをキャンセ
ルするような出力電位となるよう制御を行い、ＤＣオフ
セットのないＩ／Ｑ復調信号出力を出力端子９，９´よ
り得る。
【００２６】ここでスイッチ１１は、図４と同様に、ス
イッチ１２でＩ信号が選択されたときはサンプルホール
ド回路８へ、Ｑ信号が選択されときはサンプルホールド
回路８’へ選択出力するスイッチ１２との同期スイッチ
である。切り換えタイミングは平均化回路７にて平均出
力を得るに十分な時間が確保できるという前提のもと、
任意時間で設定すればよい。
イッチ１２でＩ信号が選択されたときはサンプルホール
ド回路８へ、Ｑ信号が選択されときはサンプルホールド
回路８’へ選択出力するスイッチ１２との同期スイッチ
である。切り換えタイミングは平均化回路７にて平均出
力を得るに十分な時間が確保できるという前提のもと、
任意時間で設定すればよい。
【００２７】この実施の形態では、Ｉ／Ｑ復調出力をデ
ジタル化するＡ／Ｄ変換器６をも、Ｉ／Ｑ各軸で共有す
ることができるので、さらに回路規模を削減したＤＣオ
フセットキャンセル可能なミキサ回路が実現できる。
ジタル化するＡ／Ｄ変換器６をも、Ｉ／Ｑ各軸で共有す
ることができるので、さらに回路規模を削減したＤＣオ
フセットキャンセル可能なミキサ回路が実現できる。
【００２８】以上の説明は、この発明を受信機に適用し
た例であるが、この発明を送受信機に適用した場合は、
ＤＣ平均値の読込・保持や同期スイッチの各タイミング
に考慮する必要がある。図４の実施の形態を送受信機に
適用した場合のタイミング制御につき図６を用いて説明
する。
た例であるが、この発明を送受信機に適用した場合は、
ＤＣ平均値の読込・保持や同期スイッチの各タイミング
に考慮する必要がある。図４の実施の形態を送受信機に
適用した場合のタイミング制御につき図６を用いて説明
する。
【００２９】端子１４には、適用するシステムに依る制
御信号を入力する。時分割多重双方向通信方式の送受信
器であれば、送受何れのモードかを判別できるようなモ
ード判別信号を入力し、タイミング制御部１３はモード
別にスイッチ１１、スイッチ１２あるいはサンプルホー
ルド回路用の制御出力を発生する。これらブロックは制
御出力に応じて、選択・読込・保持などの動作を行な
う。例えば、受信状態である第１のタイミングでは、Ｉ
信号から平均化回路７でＤＣ平均値を得、スイッチ１
１，１２はＩ側を選択、サンプルホールド回路８にてＤ
Ｃ平均値を読み込み、このデータに応じたオフセットキ
ャンセル制御をミキサ２へフィードバックするようにす
る。
御信号を入力する。時分割多重双方向通信方式の送受信
器であれば、送受何れのモードかを判別できるようなモ
ード判別信号を入力し、タイミング制御部１３はモード
別にスイッチ１１、スイッチ１２あるいはサンプルホー
ルド回路用の制御出力を発生する。これらブロックは制
御出力に応じて、選択・読込・保持などの動作を行な
う。例えば、受信状態である第１のタイミングでは、Ｉ
信号から平均化回路７でＤＣ平均値を得、スイッチ１
１，１２はＩ側を選択、サンプルホールド回路８にてＤ
Ｃ平均値を読み込み、このデータに応じたオフセットキ
ャンセル制御をミキサ２へフィードバックするようにす
る。
【００３０】一方、サンプルホールド回路８’では第１
のタイミングにおいては、前回の読み込み結果を保持
し、その結果に応じたオフセットキャンセル制御をミキ
サ２’へフィードバックする。送信状態になった場合に
は、各サンプルホールド回路とも前回のＤＣ平均値を保
持するよう制御し、保持データに応じたＤＣオフセット
キャンセル制御を各ミキサへ施す。そして、次の受信状
態である第２のタイミングでは、逆にＱ信号側に対し平
均化、ＤＣ平均値の読み込みを行ない、Ｉ信号はタイミ
ングＡで得たＤＣ平均値を保持するようにし、今後は受
信状態時毎にこの動作をくり返す。
のタイミングにおいては、前回の読み込み結果を保持
し、その結果に応じたオフセットキャンセル制御をミキ
サ２’へフィードバックする。送信状態になった場合に
は、各サンプルホールド回路とも前回のＤＣ平均値を保
持するよう制御し、保持データに応じたＤＣオフセット
キャンセル制御を各ミキサへ施す。そして、次の受信状
態である第２のタイミングでは、逆にＱ信号側に対し平
均化、ＤＣ平均値の読み込みを行ない、Ｉ信号はタイミ
ングＡで得たＤＣ平均値を保持するようにし、今後は受
信状態時毎にこの動作をくり返す。
【００３１】このような動作とすれば、受信状態時にの
みミキサ出力のＤＣ平均値の読込み・保持を行ない、送
受信時別のＲＦ入力条件の相違によるＤＣドリフトなど
にも影響されることなく、安定して受信時のＤＣオフセ
ットをキャンセルすることができる。
みミキサ出力のＤＣ平均値の読込み・保持を行ない、送
受信時別のＲＦ入力条件の相違によるＤＣドリフトなど
にも影響されることなく、安定して受信時のＤＣオフセ
ットをキャンセルすることができる。
【００３２】なお、ここでは受信状態時１回毎にＩ信号
用回路およびＱ信号用回路を切り換えたが、受信状態時
であれば、任意のタイミングで切り換えが可能であるこ
とはいうまでもない。また、電源投入時などに受信入力
あるいは予め用意したテスト信号に対して、最初の任意
回のみＤＣ平均値を検出し、あとはこれを保持するよう
にし、入力新号の急峻な変化に追従して誤動作を起こさ
ないよう構成してもよい。
用回路およびＱ信号用回路を切り換えたが、受信状態時
であれば、任意のタイミングで切り換えが可能であるこ
とはいうまでもない。また、電源投入時などに受信入力
あるいは予め用意したテスト信号に対して、最初の任意
回のみＤＣ平均値を検出し、あとはこれを保持するよう
にし、入力新号の急峻な変化に追従して誤動作を起こさ
ないよう構成してもよい。
【００３３】
【発明の効果】以上説明のとおり、ＲＦ信号あるいはＩ
Ｆ信号からベースバンド信号を得るためのミキサ回路に
おいて、デジタル回路によりベースバンド信号のＤＣ平
均値を検出し、これにより直接ミキサに対しオフセット
キャンセル制御をかけている。このため発振器の共振子
からミキサ入力への漏洩により自己混合を起こした場合
においても、ＤＣ直結で後段のベースバンド処理回路へ
ベースバンド出力を供給でき、さらにミキサ出力段階で
オフセットキャンセルされるので、ミキサのアナログ的
性能を向上しつつ、ＤＣカット用の大きなコンデンサは
不要となり、安価でＩＣ化に好適なＤＣオフセットキャ
ンセルミキサを提供できる。
Ｆ信号からベースバンド信号を得るためのミキサ回路に
おいて、デジタル回路によりベースバンド信号のＤＣ平
均値を検出し、これにより直接ミキサに対しオフセット
キャンセル制御をかけている。このため発振器の共振子
からミキサ入力への漏洩により自己混合を起こした場合
においても、ＤＣ直結で後段のベースバンド処理回路へ
ベースバンド出力を供給でき、さらにミキサ出力段階で
オフセットキャンセルされるので、ミキサのアナログ的
性能を向上しつつ、ＤＣカット用の大きなコンデンサは
不要となり、安価でＩＣ化に好適なＤＣオフセットキャ
ンセルミキサを提供できる。
【図１】この発明の第１の実施の形態について説明する
ための回路構成図。
ための回路構成図。
【図２】図１のミキサ部の具体例について説明するため
の回路図。
の回路図。
【図３】この発明の第２の実施の形態について説明する
ための回路構成図。
ための回路構成図。
【図４】この発明の第３の実施の形態について説明する
ための回路構成図。
ための回路構成図。
【図５】この発明の第４の実施の形態について説明する
ための回路構成図。
ための回路構成図。
【図６】図４の構成を送受信機に適用した場合の応用例
について説明するための回路構成図。
について説明するための回路構成図。
【図７】従来のミキサ回路について説明するための回路
構成図。
構成図。
１…入力端子、２，２’…乗算器、３…発振器、４，５
…発振器用共振子接続端、６，６’…アナログ−デジタ
ル変換（Ａ／Ｄコンバータ）、７，７’…平均化回路、
８，８’…サンプル＆ホールド回路、９，９’…ベース
バンド出力端子、１０…９０°移相器、１１，１２…ス
イッチ回路、１３…タイミング制御回路、１４…タイミ
ング制御用信号入力端子。
…発振器用共振子接続端、６，６’…アナログ−デジタ
ル変換（Ａ／Ｄコンバータ）、７，７’…平均化回路、
８，８’…サンプル＆ホールド回路、９，９’…ベース
バンド出力端子、１０…９０°移相器、１１，１２…ス
イッチ回路、１３…タイミング制御回路、１４…タイミ
ング制御用信号入力端子。
Claims (9)
- 【請求項１】 周波数変換される被周波数変換入力信号
と該入力信号のセンター周波数の単一キャリアを発生す
る手段から単一キャリアとをそれぞれ入力してベースバ
ンド周波数帯へ周波数変換する乗算器と、 前記乗算器の乗算出力をデジタル乗算出力として得る手
段と、 前記デジタル乗算手段のデジタル乗算出力から前記乗算
器の乗算出力の直流電圧成分を検出する検出手段と、 前記直流電圧成分を所望のタイミングで読み込み・保持
する読込・保持手段とからなり、 前記読込・保持手段により保持された電圧平均値と所望
の前記乗算器の出力電位の差分だけ補正するよう、前記
乗算器の出力電位を制御してなることを特徴とするミキ
サ回路。 - 【請求項２】 ＲＦ信号あるいはＩＦ信号からＩ／Ｑ復
調出力を得るＩ／Ｑ復調回路において、 一方の入力をＲＦ信号あるいはＩＦ信号とする第１およ
び第２の乗算器と、 入力されたＲＦ信号あるいはＩＦ信号のセンター周波数
で発振するよう制御された発振器と、 前記発振器出力を入力とし、任意の位相の第１の位相信
号に対して９０°位相の異なる第２の位相信号の各出力
を、それぞれ前記第１の乗算器および第２の乗算器の他
方の入力へ供給する手段と、 前記第１および第２の乗算器出力を第１および第２のデ
ジタル乗算出力として得る手段と、 前記第１および第２のデジタル乗算出力から前記第１お
よび第２の乗算器の出力の直流電圧成分を検出する手段
と、 前記直流電圧成分を所望のタイミングで読み込み・保持
する第１および第２の読込・保持手段とからなり、 前記第１および第２の読込・保持手段にて保持した各電
圧値と所望の乗算器出力電位の差分だけ補正するよう、
前記第１および第２の乗算器の出力電位をそれぞれ制御
してなることを特徴とするミキサ回路。 - 【請求項３】 前記乗算器の出力の直流電圧成分を、デ
ジタル乗算出力の時間平均をとった平均電圧値として検
出することを特徴とする、請求項１または２のミキサ回
路。 - 【請求項４】 前記読込・保持手段は、被周波数変換入
力が供給されているタイミングでのみ読込み、それ以外
のタイミングでは保持するよう構成したことを特徴とす
る、請求項１または２記載のミキサ回路。 - 【請求項５】 前記第１および第２のデジタル乗算出力
の何れか一方を選択出力する第１のスイッチ手段を設
け、 前記第１のスイッチ手段により選択されたデジタル乗算
出力から前記第１あるいは第２の乗算器の出力電位を検
出し、第２のスイッチ手段により検出出力を、何れか一
方の前記第１および第２の読込・保持手段へ供給するよ
う構成したことを特徴とする請求項２記載のミキサ回
路。 - 【請求項６】 前記第１および第２の乗算器の出力何れ
か一方を選択出力する第１のスイッチ手段を設け、 前記第１のスイッチ手段により選択された乗算器の出力
をデジタル乗算出力に変換し、これから前記第１あるい
は第２の乗算器の出力電位を検出し、第２のスイッチ手
段により検出出力を前記第１および第２の何れか一方の
読込・保持手段へ供給するよう構成したことを特徴とす
る請求項２記載のミキサ回路。 - 【請求項７】 前記第１および第２のスイッチ手段は、 前記第１のスイッチ手段が第１のデジタル乗算出力ある
いは第１の乗算器の出力を選択した場合は、前記第２の
スイッチ手段は第１の読込・保持手段へ、前記第１のス
イッチ手段が第２のデジタル乗算出力あるいは第２の乗
算器の出力を選択した場合は、前記第２のスイッチ手段
は第２の読込・保持手段へそれぞれ同期して選択出力す
るよう構成したことを特徴とする請求項５または６記載
のミキサ回路。 - 【請求項８】 少なくとも電源投入後１回以上、乗算器
の出力電位を検出し、検出出力を前記読込・保持手段に
て読込・保持することを特徴とする請求項１から７まで
のいずれかに記載のミキサ回路。 - 【請求項９】 被周波数変換信号あるいはこの信号に相
当するテスト信号を入力端子へ供給し、乗算器の出力電
位を検出し、電源投入時各回路が定常動作状態となった
後に１回だけ、読込・保持することを特徴とする請求項
８記載のミキサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11142197A JPH10303649A (ja) | 1997-04-28 | 1997-04-28 | ミキサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11142197A JPH10303649A (ja) | 1997-04-28 | 1997-04-28 | ミキサ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303649A true JPH10303649A (ja) | 1998-11-13 |
Family
ID=14560758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11142197A Pending JPH10303649A (ja) | 1997-04-28 | 1997-04-28 | ミキサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303649A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004008669A1 (ja) * | 2002-07-12 | 2004-01-22 | Kabushiki Kaisha Toyota Jidoshokki | セパレーション調整回路 |
| US6760552B1 (en) | 1999-03-29 | 2004-07-06 | Nec Corporation | Optical receiving circuit and optical communication device |
| JP2006515123A (ja) * | 2002-06-20 | 2006-05-18 | クゥアルコム・インコーポレイテッド | 通信システムにおけるｄｃオフセット |
| JP2007006493A (ja) * | 2005-06-21 | 2007-01-11 | Infineon Technologies Ag | 混合器構造、その使用、および周波数変換方法 |
| CN100407571C (zh) * | 2003-08-18 | 2008-07-30 | 夏普株式会社 | I/q解调电路 |
| US8559559B2 (en) | 2002-06-20 | 2013-10-15 | Qualcomm, Incorporated | Method and apparatus for compensating DC offsets in communication systems |
-
1997
- 1997-04-28 JP JP11142197A patent/JPH10303649A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6760552B1 (en) | 1999-03-29 | 2004-07-06 | Nec Corporation | Optical receiving circuit and optical communication device |
| JP2006515123A (ja) * | 2002-06-20 | 2006-05-18 | クゥアルコム・インコーポレイテッド | 通信システムにおけるｄｃオフセット |
| US8559559B2 (en) | 2002-06-20 | 2013-10-15 | Qualcomm, Incorporated | Method and apparatus for compensating DC offsets in communication systems |
| WO2004008669A1 (ja) * | 2002-07-12 | 2004-01-22 | Kabushiki Kaisha Toyota Jidoshokki | セパレーション調整回路 |
| KR100709940B1 (ko) * | 2002-07-12 | 2007-04-25 | 가부시키가이샤 도요다 지도숏키 | 분리조정회로 |
| CN100407571C (zh) * | 2003-08-18 | 2008-07-30 | 夏普株式会社 | I/q解调电路 |
| US7480348B2 (en) | 2003-08-18 | 2009-01-20 | Sharp Kabushiki Kaisha | I/Q demodulation circuit |
| JP2007006493A (ja) * | 2005-06-21 | 2007-01-11 | Infineon Technologies Ag | 混合器構造、その使用、および周波数変換方法 |
| JP4512566B2 (ja) * | 2005-06-21 | 2010-07-28 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 混合器構造、その使用、および周波数変換方法 |
| US7831234B2 (en) | 2005-06-21 | 2010-11-09 | Infineon Technologies Ag | Mixer arrangement, use of the mixer arrangement and method for frequency conversion |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5867777A (en) | Variable-gain amplifier circuit, offset control method in variable-gain amplifier circuit, radio receiver with variable-gain amplifier circuit, and radio receiving method in radio receiver with variable-gain amplifier | |
| KR100581453B1 (ko) | 다수의 변조 포맷을 사용하여 전송되는 신호들을 공통 중간 주파수 범위로 다운컨버팅하는 방법 및 장치 | |
| US5805643A (en) | Diversity receiver system used in digital communication | |
| US5987309A (en) | Transceiver circuits for TDMA system with variable frequency second local oscillator | |
| JPH0888577A (ja) | 周波数変換機能を有するａ／ｄ変換装置およびこれを用いた無線機 | |
| NO332862B1 (no) | Mobilkommunikasjonsapparat | |
| JPH063886B2 (ja) | 折り返し試験機 | |
| US20020022465A1 (en) | Apparatus and method for integrated frequency hopping and GPS receiver | |
| KR100823833B1 (ko) | 송수신기 및 송수신기 캘리브레이션 방법 | |
| JP2993443B2 (ja) | 通信装置 | |
| JPH1013278A (ja) | 圧電結晶発振回路を備えた受信機 | |
| JP2003018123A (ja) | Ｏｆｄｍ受信装置 | |
| US5444736A (en) | Radio communication apparatus having an automatic frequency control circuit for controlling a transmission frequency on the basis of a reception frequency | |
| JPH10303649A (ja) | ミキサ回路 | |
| US5307378A (en) | Digital radio communication apparatus | |
| US20080254756A1 (en) | Receiver and Wireless Communication Apparatus | |
| JP3125717B2 (ja) | 直交変復調回路を用いた無線通信装置 | |
| US7751303B2 (en) | Demodulation circuit for use in receiver using if directing sampling scheme | |
| US7356324B2 (en) | Mobile radio receiver device | |
| CN111313920B (zh) | 零中频接收机、其信号处理方法、装置、电子设备与介质 | |
| JP2001119316A (ja) | ダイレクトコンバージョン受信機 | |
| JPH1155142A (ja) | デジタル衛星放送受信機 | |
| JP3070528B2 (ja) | 複数チャンネル受信復調装置のａｆｃ回路 | |
| JP2819666B2 (ja) | 受信装置 | |
| JPH09199997A (ja) | Ａｆｃ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040216 |
|
| A711 | Notification of change in applicant |
Effective date: 20040216 Free format text: JAPANESE INTERMEDIATE CODE: A712 |
|
| A977 | Report on retrieval |
Effective date: 20050714 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20060502 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060703 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070403 |
|
| A02 | Decision of refusal |
Effective date: 20070807 Free format text: JAPANESE INTERMEDIATE CODE: A02 |