JP4750244B2

JP4750244B2 - Semiconductor device

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Publication number: JP4750244B2
Application number: JP2000129098A
Authority: JP
Inventors: 白土猛英
Original assignee: 白土猛英
Priority date: 2000-04-28
Filing date: 2000-04-28
Publication date: 2011-08-17
Anticipated expiration: 2020-04-28
Also published as: JP2001313394A

Description

【０００１】
【産業上の利用分野】
本発明はＳＯＩ構造の半導体集積回路に係り、特に高速、低電力、高信頼、高性能且つ高集積なＳＯＩ構造のショートチャネルのＣ−ＭＯＳ型半導体装置（特にＣ−ＭＯＳのインバータ及びフリップフロップを利用したＣ−ＭＯＳのＳＲＡＭ）に関する。
従来、ＳＯＩ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳの半導体装置に関しては、サイドウオールを利用したＬＤＤ構造のショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを周囲を絶縁膜で分離されたそれぞれのＳＯＩ基板に形成したもので、接合容量、ゲート空乏層容量、閾値電圧等を低減することにより高速化及び低電力化を計ったものであるが、薄膜のＳＯＩ基板に形成するため、ソースドレイン領域のコンタクト抵抗が増大すること及び各要素の抵抗の低減がなされていないこと等から微細化を計っている割には高速化が達成されていないこと、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタの境界部に絶縁分離領域を設けなければならず、各素子を微細化している割には高集積化が計られていないこと、またＳＯＩ基板下の導電体（半導体基板）に一方のＭＩＳ電界効果トランジスタのオフ電圧を印加した場合、他方のＭＩＳ電界効果トランジスタのＳＯＩ基板底部が常にオン状態となり、ゲート電極に印加される電圧のいかんにかかわらず、ＳＯＩ基板底部にバックチャネルが形成されることによる微小な電流リークの防止ができなかったことによる高性能及び高信頼性が達成されていないこと等の欠点があった。
そこで、素子の微細化だけでなく、さらなる高集積化可能で、コンタクト抵抗を含む各要素の抵抗を低減でき、より高速化が達成でき、しかもバックチャネルリークを完全に制御できるＳＯＩ構造のＣ−ＭＯＳの半導体装置を形成できる手段が要望されている。
【０００２】
【従来の技術】
図13は従来の半導体装置の模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳの半導体集積回路の一部を示しており、51はｐ型の第１のシリコン(Si)基板、52は貼り合わせ用酸化膜、53はｐ型の第２のシリコン基板（ｐ型のＳＯＩ基板）、54はｎ型化された第２のシリコン基板（ｎ型のＳＯＩ基板）、55は素子分離領域形成用トレンチ及び埋め込み酸化膜、56はｎ型ソースドレイン領域、57はｎ⁺ 型ソースドレイン領域、58はｐ型ソースドレイン領域、59はｐ⁺ 型ソースドレイン領域、60はゲート酸化膜（SiO₂）、61はゲート電極、62は下地酸化膜、63はサイドウオール、64は不純物ブロック用酸化膜、65はＰＳＧ膜、66はバリアメタル（Ti／TiN ）、67はプラグ（Ｗ）、68はバリアメタル（Ti／TiN ）、69はAlCu配線、70はバリアメタル（Ti／TiN ）を示している。
同図においては、ｐ型の第１のシリコン基板51上に酸化膜52を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜55により島状に絶縁分離された薄膜のｐ型の第２のシリコン基板（ｐ型のＳＯＩ基板）53及びｎ型化された第２のシリコン基板（ｎ型のＳＯＩ基板）54が形成され、このｐ型のＳＯＩ基板53にはゲート電極61にセルフアライン形成されたｎ型ソースドレイン領域56、サイドウオール63にセルフアライン形成されたｎ⁺ 型ソースドレイン領域57からなるＮチャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成され、ｎ型のＳＯＩ基板54にはゲート電極61にセルフアライン形成されたｐ型ソースドレイン領域58、サイドウオール63にセルフアライン形成されたｐ⁺ 型ソースドレイン領域59からなるＰチャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成されている。さらにｎ⁺ 型ソース領域57はバリアメタル（Ti／TiN ）66及びプラグ（Ｗ）67を介して、上下にバリアメタル（Ti／TiN ）（68、70）を有するAlCu配線69に接続され、接地電圧が印加されている。一方ｐ⁺ 型ソース領域59はバリアメタル（Ti／TiN ）66及びプラグ（Ｗ）67を介して、上下にバリアメタル（Ti／TiN ）（68、70）を有するAlCu配線69に接続され、電源電圧が印加されている。また、図には示されていないが、切断面の手前あるいは奥においてＮチャネルのＭＩＳ電界効果トランジスタとＰチャネルのＭＩＳ電界効果トランジスタのゲート電極61は接続され、入力電圧が印加されており、隣り合うｎ⁺ 型ドレイン領域57とｐ⁺ 型ドレイン領域59はそれぞれバリアメタル（Ti／TiN ）66及びプラグ（Ｗ）67を介して、上下にバリアメタル（Ti／TiN ）（68、70）を有するAlCu配線69に接続され、出力電圧を取り出しているＣ−ＭＯＳのインバータが構成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減等により通常のバルクウエハーに形成するＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳのインバータに比較し、高速化及び低電力化が可能となる。しかし、ＳＯＩ基板を完全空乏化させるため、かなりの薄膜化（0.1 μm程度）が必要で、電極コンタクト窓開孔時のＰＳＧのエッチングの際、ソースドレイン領域を形成しているＳＯＩ基板がオーバーエッチングされ、ソースドレイン領域のコンタクト抵抗が増大してしまうこと、ソースドレイン領域の抵抗が低減できないこと等によりショートチャネル化している割には高速化になっていないこと、またＮチャネルのＭＩＳ電界効果トランジスタのドレイン領域とＰチャネルのＭＩＳ電界効果トランジスタのドレイン領域とは同電圧が印加されるにもかかわらず、酸化膜を埋め込んだ素子分離領域を形成する必要があるため、素子を微細化する以外に高集積化できなかったこと、さらにＳＯＩ基板下の導電体（ｐ型の第１のシリコン基板）に接地電圧を印加するため、ｐ型のＳＯＩ基板に形成するＮチャネルのＭＩＳ電界効果トランジスタのバックチャネルはオフ状態が保たれるが、ｎ型のＳＯＩ基板に形成するＰチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオン状態となってしまう。この結果、ＮチャネルのＭＩＳ電界効果トランジスタにおいては、ゲート電極に印加される電圧が接地電圧でも電源電圧でも正常に動作するが、ＰチャネルのＭＩＳ電界効果トランジスタにおいては、接地電圧ではフロントチャネルにもバックチャネルにも電流が流れ、電源電圧ではフロントチャネルはオフ（電流が流れない）であるが、バックチャネルには微小な電流リークがあり、誤作動することが避けられないという欠点があった。
【０００３】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、従来例に示されるように、高速性を改善したＭＩＳ電界効果トランジスタを得るためには完全空乏化させた薄膜のＳＯＩ基板が必要とされ、この薄膜化されたＳＯＩ基板にソースドレイン領域を形成するため、電極コンタクト窓開孔時の層間絶縁膜のエッチングの際、ソースドレイン領域を形成しているＳＯＩ基板がオーバーエッチングされることは避けられず、配線体とのコンタクトは取れるもののソースドレイン領域のコンタクト抵抗が増大してしまうこと、また容量の低減はできるものの薄層のソースドレイン領域の抵抗が低減できないこと等により微細化している割には高速化が達成できなかったこと及びＣ−ＭＯＳを形成する際、半導体基板に印加する電圧によって、いずれか一方のＭＩＳ電界効果トランジスタにおいては、ゲート電極にオフ電圧が印加されているにもかかわらず、バックチャネルがオン状態となり、電流リークを発生させるため、誤作動することが避けられなかったこと等より高速、高集積、高信頼を合わせ持つＳＯＩ構造のショートチャネルのＣ−ＭＯＳ半導体装置を形成できなかったことである。
【０００４】
【課題を解決するための手段】
上記課題は、半導体基板と、前記半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に選択的に設けられた一導電型及び反対導電型のSOI基板と、前記一導電型及び反対導電型のSOI基板間に前記一導電型及び反対導電型のSOI基板の側面に一部を接して設けられた第1のメタルソースドレイン領域(導電膜)と、前記第1のメタルソースドレイン領域に接する前記一導電型及び反対導電型のSOI基板のそれぞれの反対側の側面に一部を接して設けられた第2及び第3のメタルソースドレイン領域(導電膜)と、対向する前記第1及び第3のメタルソースドレイン領域の接触部の前記一導電型のSOI基板に設けられた一対の反対導電型の不純物領域(ソースドレイン領域の一部)と、対向する前記第1及び第2のメタルソースドレイン領域の接触部の前記反対導電型のSOI基板に設けられた一対の一導電型の不純物領域(ソースドレイン領域の一部)と、少なくとも前記一導電型及び反対導電型のSOI基板の下面に設けられた第1のゲート絶縁膜と、前記第1、第2及び第3のメタルソースドレイン領域と絶縁分離し、前記第1のゲート絶縁膜を介して、少なくとも前記一導電型及び反対導電型のSOI基板下に埋設された第1のゲート電極と、少なくとも前記一導電型及び反対導電型のSOI基板の上面に設けられた第2のゲート絶縁膜と、前記第1、第2及び第3のメタルソースドレイン領域と絶縁分離し、前記第2のゲート絶縁膜を介して、少なくとも前記一導電型及び反対導電型のSOI基板上に埋設された第2のゲート電極と、前記第1、第2及び第3のメタルソースドレイン領域、前記一導電型及び反対導電型のSOI基板、前記第1及び第2のゲート絶縁膜の残りの側面に周設された第2の絶縁膜とを備え、前記第1、第2及び第3のメタルソースドレイン領域、前記第2のゲート電極及び前記第2の絶縁膜の上面が同じ高さを有し、前記第1及び第2のゲート電極に同電圧を印加する配線体が設けられている本発明のダマシン二重ゲート型異チャネル間共通メタルソースドレイン構造(厳密に言えば共通メタルドレイン構造)のSOI型のCMOS半導体装置によって解決される。
【０００５】
【作用】
即ち、本発明の半導体装置においては、ｐ型のシリコン基板上に設けられた酸化膜上に選択的にｐ型及びｎ型のＳＯＩ基板が設けられ、この両ＳＯＩ基板間に一部を両ＳＯＩ基板の側面に接して第１のメタルソースドレイン領域が設けられ、第１のメタルソースドレイン領域に接する両ＳＯＩ基板のそれぞれの反対側の側面に一部を接して第２及び第３のメタルソースドレイン領域が設けられている。また対向する第１及び第３のメタルソースドレイン領域の接触部のｐ型のＳＯＩ基板に一対のｎ⁺ 型及びｎ型ソースドレイン領域が設けられ、一方対向する第１及び第２のメタルソースドレイン領域の接触部のｎ型のＳＯＩ基板に一対のｐ⁺ 型及びｐ型ソースドレイン領域が設けられている。また両ＳＯＩ基板の下面及びそれぞれ対向するメタルソースドレイン領域（第１と第３、第１と第２）の下部側面には第１のゲート酸化膜（SiO₂／Ta₂O₅ ）が設けられ、この第１のゲート酸化膜を介してバリアメタル（TiN ）を有する第１のゲート電極（Ｗ）が平坦に埋め込まれており、一方両ＳＯＩ基板の上面には第２のゲート酸化膜（SiO₂／Ta₂O₅ ）が設けられ、それぞれ対向するメタルソースドレイン領域（第１と第３、第１と第２）の上部側面には側壁絶縁膜（SiO₂）が設けられ、この第２のゲート酸化膜及び側壁絶縁膜を介してバリアメタル（TiN ）を有する第２のゲート電極（Ｗ）が平坦に埋め込まれている。さらに各メタルソースドレイン領域、第１及び第２のゲート電極（同電位に接続される）にはバリアメタル（Ti／TiN ）及びプラグ（Ｗ）を介して、上下にバリアメタル（Ti／TiN ）を有するAlCu配線が接続される構造に形成されているダマシン二重ゲート型異チャネル間共通メタルソースドレイン構造のＳＯＩ型のＣ−ＭＯＳ半導体装置が構成されている。（本発明のメタルソースドレイン領域とは通常のメタルソースドレイン領域とは異なり、不純物領域を含まない金属膜又は合金膜のみからなる領域である。）また素子の周囲は素子分離領域形成用トレンチ及び埋め込み酸化膜（SiO₂）によって完全に絶縁分離されている。
したがって、従来、素子分離領域形成用のトレンチ及び埋め込み酸化膜により分離され、別々の領域として形成されたｎ⁺ 型ドレイン領域及びｐ⁺ 型ドレイン領域を微細な共通のドレイン領域とする低抵抗な導電膜（金属膜又は合金膜）によって形成が可能である。またｐ型及びｎ型のＳＯＩ基板にはそれぞれのチャネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく導電膜（金属膜又は合金膜）で形成できるため、接合容量の低減（ほとんど零）及びソースドレイン領域の抵抗の低減が可能である。さらに厚膜のメタルソースドレイン領域で配線体との接続がとれるため、コンタクト抵抗の低減も可能である。そのうえ高誘電率を有するTa₂O₅ 膜をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減も可能である。また薄膜のＳＯＩ基板上にゲート構造を形成しているので、ＳＯＩ基板を完全に空乏化できるため、ゲート酸化膜下の反転層と基板との間の空乏層容量を除去することが可能であり、ゲート電極に加えた電圧がゲート電極と反転層の間だけに印加できることになり、サブスレッショルド特性を改善できるので閾値電圧を低減できる。さらに両ＳＯＩ基板の上下に第１及び第２のゲート電極を形成できるため（若干の構造の変形により両サイドにも）、接続された第１及び第２のゲート電極の印加電圧に連動して、一方のＭＩＳ電界効果トランジスタのフロントチャネル及びバックチャネルを（サイドゲート電極がある場合はサイドチャネルをも）完全にオフ状態としリーク電流を防止し、他方のＭＩＳ電界効果トランジスタのフロントチャネル及びバックチャネルを（サイドゲート電極がある場合はサイドチャネルをも）完全にオン状態とし可能な限り十分な駆動電流を流すことが可能である。そのうえ第１及び第２のゲート電極の接続用の引き出し部を除き、酸化膜を埋め込んだ素子分離領域に位置合わせして、第１のゲート酸化膜を介して形成した第１のゲート電極に自己整合して各要素（各メタルソースドレイン領域、ｐ型及びｎ型のＳＯＩ基板、第２のゲート酸化膜及び側壁絶縁膜を介した第２のゲート電極、低濃度及び高濃度のｐ型及びｎ型の不純物ソースドレイン領域）を形成することもできる。また素子分離領域の第２の絶縁膜、各メタルソースドレイン領域及び第２のゲート電極の上面を段差がない連続した平坦面に形成できることにより、極めて信頼性の高い層間絶縁膜及び配線体を形成することもできる。
即ち、極めて高速、低電力、高信頼、高性能且つ高集積な半導体集積回路の形成を可能とするダマシン二重ゲート型異チャネル間共通メタルソースドレイン構造のＳＯＩ型のＣ−ＭＯＳ半導体装置を得ることができる。
【０００６】
【実施例】
以下本発明を、図示実施例により具体的に説明する。
図1は本発明の半導体装置における第1の実施例の模式平面図、図2は本発明の半導体装置における第1の実施例の模式側断面図(図1のp−p矢視断面図)、図3は本発明の半導体装置における第1の実施例の模式側断面図(図1のq−q矢視断面図)、図4は本発明の半導体装置における第2の実施例の模式平面図、図5は本発明の半導体装置における第2の実施例の模式側断面図(図4のq−q矢視断面図)、図6は本発明の半導体装置における第3の実施例の模式側断面図、図7〜図12は本発明の半導体装置における製造方法の一実施例の工程断面図である。
全図を通じ同一対象物は同一符号で示す。
図1〜図3は本発明の半導体装置における第1の実施例で、図1は模式平面図、図2は模式側断面図(図1のp−p矢視断面図、Nチャネル及びPチャネルのMIS電界効果トランジスタのチャネル長方向)、図3は模式側断面図(図1のq−q矢視断面図、NチャネルのMIS電界効果トランジスタのチャネル幅方向)で、貼り合わせSOI技術を使用して形成したSOI構造のショートチャネルのNチャネル及びPチャネルのMIS電界効果トランジスタからなるCMOSのインバータを含む半導体集積回路の一部を示しており、1は10¹⁵cm⁻³程度のp型の第1のシリコン基板、2は0.5μm程度の貼り合わせ用酸化膜(SiO₂)、3は厚さ0.1μm程度のp型の第2のシリコン基板(p型のSOI基板)、4は厚さ0.1μm程度のn型化された第2のシリコン基板(n型のSOI基板)、5は素子分離領域形成用トレンチ及び埋め込み酸化膜(SiO₂)、6a、6b、6cは厚さ0.5μm程度の第1、第2及び第3のメタルソースドレイン領域(W)、7は15nm程度の第1のゲート酸化膜(SiO₂／Ta₂O₅)、8は20nm程度のバリアメタル(TiN)、9はゲート長0.2μm程度の第1のゲート電極(W)、10は10¹⁷cm⁻³程度のn型ソースドレイン領域、11は10²⁰cm⁻³程度のn^＋型ソースドレイン領域、12は10¹⁷cm⁻³程度のp型ソースドレイン領域、13は10²⁰cm⁻³程度のp^＋型ソースドレイン領域、14は15nm程度の第2のゲート酸化膜(SiO₂／Ta₂O₅)、15は20nm程度のバリアメタル(TiN)、16はゲート長0.2μm程度の第2のゲート電極(W)、17は15nm程度の側壁絶縁膜(SiO₂)、18は0.8μm程度の燐珪酸ガラス(PSG)膜、19は50nm程度のバリアメタル(Ti／TiN)、20はプラグ(W)、21は50nm程度のバリアメタル(Ti／TiN)、22は0.8μm程度のAlCu配線、23は50nm程度のバリアメタル(Ti／TiN)を示している。
同図においては、p型のシリコン基板1上に設けられた酸化膜2上に選択的にp型及びn型のSOI基板(3、4)が設けられ、この両SOI基板(3、4)間に一部を両SOI基板(3、4)の側面に接して第1のメタルソースドレイン領域6aが設けられ、第1のメタルソースドレイン領域6aに接する両SOI基板(3、4)のそれぞれの反対側の側面に一部を接して第2及び第3のメタルソースドレイン領域(6b、6c)が設けられている。また対向する第1及び第3のメタルソースドレイン領域(6a、6c)の接触部のp型のSOI基板3に互いに離間してn^＋型ソースドレイン領域11が設けられ、それぞれのn^＋型ソースドレイン領域11に接してn型ソースドレイン領域10が設けられ、一方対向する第1及び第2のメタルソースドレイン領域(6a、6b)の接触部のn型のSOI基板4に互いに離間してp^＋型ソースドレイン領域13が設けられ、それぞれのp^＋型ソースドレイン領域13に接してp型ソースドレイン領域12が設けられている。また両SOI基板(3、4)の下面及びそれぞれ対向するメタルソースドレイン領域(6aと6c、6aと6b)の下部側面には第1のゲート酸化膜(SiO₂／Ta₂O₅)7が設けられ、この第1のゲート酸化膜7を介してバリアメタル(TiN)8を有する第1のゲート電極(W)9が平坦に埋め込まれており、一方両SOI基板(3、4)の上面には第2のゲート酸化膜(SiO₂／Ta₂O₅)14が設けられ、それぞれ対向するメタルソースドレイン領域(6aと6c、6aと6b)の上部側面には側壁絶縁膜(SiO₂)17が設けられ、この第2のゲート酸化膜14及び側壁絶縁膜17を介してバリアメタル(TiN)15を有する第2のゲート電極(W)16が平坦に埋め込まれている構造に形成されているNチャネル及びPチャネルのLDD構造のMIS電界効果トランジスタが形成されている。さらに各メタルソースドレイン領域(6a、6b、6c)、第1及び第2のゲート電極(9、16) (同電位に接続される)にはバリアメタル(Ti／TiN)l9及びプラグ(W)20を介して、上下にバリアメタル(Ti／TiN) (21、23)を有するAlCu配線22が接続され、第2のメタルソースドレイン領域6bには電源電圧(Vdd)が印加され、第3のメタルソースドレイン領域6cには接地電圧(Vss)が印加され、接続された第1及び第2のゲート電極(9、16)には入力電圧(Vin)が印加されており、第1のメタルソースドレイン領域6aから出力電圧(Vout)を取り出しているダマシン二重ゲート型異チャネル間共通メタルソースドレイン構造のSOI型のCMOSインバータが構成されている。また素子の周囲は素子分離領域形成用トレンチ及び埋め込み酸化膜(SiO₂)5によって完全に絶縁分離されている。なおp型及びn型のSOI基板(3、4)には電圧は印加されていない。
したがって、従来、素子分離領域形成用のトレンチ及び埋め込み酸化膜により分離され、別々の領域として形成されたn^＋型ドレイン領域及びp^＋型ドレイン領域を微細な共通のドレイン領域とする低抵抗な導電膜(金属膜又は合金膜)によって形成が可能である。またp型及びn型のSOI基板にはそれぞれのチヤネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく導電膜(金属膜又は合金膜)で形成できるため、接合容量の低減(ほとんど零)及びソースドレイン領域の抵抗の低減が可能である。さらに厚膜のメタルソースドレイン領域で配線体との接続がとれるため、コンタクト抵抗の低減も可能である。そのうえ高誘電率を有するTa₂O₅膜をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とSOI基板間の微小な電流リークの改善及びゲート容量の低減も可能である。また薄膜のSOI基板上にゲート構造を形成しているので、SOI基板を完全に空乏化できるため、ゲート酸化膜下の反転層と基板との間の空乏層容量を除去することが可能であり、ゲート電極に加えた電圧がゲート電極と反転層の間だけに印加できることになり、サブスレッショルド特性を改善できるので閾値電圧を低減できる。さらに両SOI基板の上下に第1及び第2のゲート電極を形成できるため、接続された第1及び第2のゲート電極の印加電圧に連動して、一方のMIS電界効果トランジスタのフロントチャネル及びバックチャネルを完全にオフ状態とし、リーク電流を防止し、他方のMIS電界効果トランジスタのフロントチャネル及びバックチャネルを完全にオン状態とし、可能な限り十分な駆動電流を流すことが可能である。そのうえ第1及び第2のゲート電極の接続用の引き出し部を除き、酸化膜を埋め込んだ素子分離領域に位置合わせして、第1のゲート酸化膜を介して形成した第1のゲート電極に自己整合して各要素(各メタルソースドレイン領域、p型及びn型のSOI基板、第2のゲート酸化膜及び側壁絶縁膜を介した第2のゲート電極、低濃度及び高濃度のp型及びn型の不純物ソースドレイン領域)を形成することもできる。また素子分離領域の第2の絶縁膜、各メタルソースドレイン領域及び第2のゲート電極の上面を段差がない連続した平坦面に形成できることにより、極めて信頼性の高い層間絶縁膜及び配線体を形成することもできる。この結果、高速、低電力、高信頼、高性能及び高集積を併せ持つダマシン二重ゲート型異チャネル間共通メタルソースドレイン構造のSOI型のCMOS半導体装置を得ることができる。
【０００７】
図４及び図５は本発明の半導体装置における第２の実施例で、図４は模式平面図、図５は模式側断面図（図４のｑ−ｑ矢視断面図でＮチャネルのＭＩＳ電界効果トランジスタのチャネル幅方向を示す。図４のｐ−ｐ矢視断面図はＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタのチャネル長方向で図２と同じ）で、貼り合わせＳＯＩ技術を使用して形成したＳＯＩ構造のショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳのインバータを含む半導体集積回路の一部を示し、１〜23は図１〜図３と同じ物を示している。
同図においては、第１及び第２のゲート電極の両端で第１及び第２のゲート電極を接続する配線体を設けており、この配線体（厳密にはバリアメタルを介したプラグ）をサイドゲート電極（ただし、ゲート酸化膜は素子分離領域形成用の厚い酸化膜となる）としている以外は第１の実施例と同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳのインバータが形成されている。
本実施例においては、第１の実施例の効果に加え、印加されるゲート電圧に連動して、一方のＭＩＳ電界効果トランジスタのフロントチャネル、バックチャネル及びサイドチャネルを完全にオフ状態とし、リーク電流を防止し、他方のＭＩＳ電界効果トランジスタのフロントチャネル、バックチャネル及びサイドチャネルを完全にオン状態とし、フロントチャネル及びバックチャネルには可能な限り十分な駆動電流を流すことができ、またサイドチャネルには微小な電流を流すことが可能である。
【０００８】
図６は本発明の半導体装置における第３の実施例の模式側断面図（模式平面図は図４と同じで、図４のｑ−ｑ矢視断面図でＮチャネルのＭＩＳ電界効果トランジスタのチャネル幅方向を示す。図４のｐ−ｐ矢視断面図はＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタのチャネル長方向で図２と同じ）で、貼り合わせＳＯＩ技術を使用して形成したＳＯＩ構造のショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳのインバータを含む半導体集積回路の一部を示し、１〜23は図１〜図３と同じ物を示している。
同図においては、第１及び第２のゲート電極の両端で第１及び第２のゲート電極を接続する配線体を設けており、第２のゲート電極を凹構造に形成し、第１のゲート電極とともに第１及び第２のゲート酸化膜を介してＳＯＩ基板を覆うような構造のゲート電極を形成した以外は第１の実施例と同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳのインバータが形成されている。
本実施例においては、第１の実施例の効果に加え、印加されるゲート電圧に連動して、一方のＭＩＳ電界効果トランジスタのフロントチャネル、バックチャネル及びサイドチャネルを完全にオフ状態とし、リーク電流を防止し、他方のＭＩＳ電界効果トランジスタのフロントチャネル、バックチャネル及びサイドチャネルを完全にオン状態とし、可能な限り十分な駆動電流を流すことが可能で、より高信頼性及び高速化が達成できる。
なお本願発明は上記説明に限定されることなく、例えば、メタルソースドレイン領域の形成にはバリアメタルを含む２種以上のメタル層によってもよいし、ゲート電極は通常のポリサイドゲート（polySi／ＷSi）でもよく、不純物からなるソースドレイン領域の形成は、低濃度領域を含まない高濃度のみからなるソースドレイン領域を形成しても、またＮチャネルのＭＩＳ電界効果トランジスタは低濃度及び高濃度のソースドレイン領域を形成し、ＰチャネルのＭＩＳ電界効果トランジスタは低濃度領域を含まない高濃度のみからなるソースドレイン領域を形成しても本願発明は成立する。
【０００９】
次いで本発明に係る半導体装置の製造方法の一実施例について図7〜図12及び図2を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図7
通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、p型の第2のシリコン基板3を選択的に異方性ドライエッチングして第1のトレンチを形成する(位置合わせ用パターンもこの第1のトレンチにより形成する。)次いでレジスト(図示せず)を除去する。次いで化学気相成長酸化膜(SiO₂)を成長し、異方性ドライエッチングして、第1のトレンチに埋め込み素子分離領域5を形成する。
図8
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、素子分離領域5の一部の酸化膜(後に形成する第1のゲート電極の接続用の引き出し部)を0.2μm程度異方性ドライエッチングする。連続して、p型の第2のシリコン基板3を0.2μm程度異方性ドライエッチングして第2のトレンチを形成する。次いでレジスト(図示せず)を除去する。次いで15nm程度の第1のゲート酸化膜(SiO₂／Ta₂O₅)7を成長する。次いで20nm程度のバリアメタル(TiN)8及び0.2μm程度の第1のゲート電極となるタングステン膜(W)9を連続スパッタにより成長する。次いで化学的機械研磨(Chemical
Mechanical Polishing 以後CMPと略称する)により第1のゲート電極用の第2のトレンチに埋め込み、第1のゲート酸化膜7、バリアメタル8及び第1のゲート電極9からなる埋め込みゲート電極構造を形成する。この際不要部の第1のゲート電極9、バリアメタル8及び第1のゲート酸化膜7も除去される。次いで酸化膜5、第1のゲート酸化膜7、バリアメタル8及び第1のゲート電極9をマスク層として、残されたp型の第2のシリコン基板3を0.5μm程度異方性ドライエッチングして第3のトレンチを形成する。次いで化学気相成長により、タングステン膜(W)を成長し、化学的機械研磨(CMP)により第3のトレンチに埋め込み、第1、第2及び第3のメタルソースドレイン領域(W)(6a、6b、6c)を形成する。
図9
次いで素子分離領域5、メタルソースドレイン領域(6a、6b、6c)及び第1のゲート電極9等が形成されたp型の第2のシリコン基板3に化学気相成長により、0.5μm程度の膜厚の貼りあわせ用の酸化膜(SiO₂)2を成長する。次いでp型の第1のシリコン基板1上に貼りあわせ用の酸化膜(SiO₂)2を形成した方を下にしてp型の第2のシリコン基板3を重ね、1000℃程度のアニールを加えることにより、p型の第2のシリコン基板3をp型の第1のシリコン基板1上に貼り合わせる。次いでp型の第2のシリコン基板3を数μm程度まで機械研削(終点の目安は素子分離領域5の埋め込み酸化膜の露出)し、以後埋め込まれたメタルソースドレイン領域5が露出するまで化学的機械研磨(CMP)し、0.3μm程度の膜厚の平坦なp型の第2のシリコン基板(p型のSOI基板)3を形成する。こうしてp型の第2のシリコン基板3下面(図8までは上面)に形成した、酸化膜を埋め込んだ第1のトレンチにより形成した位置合わせ用パターンをp型の第2のシリコン基板3の上面に形成できる。以後この位置合わせ用パターンを使用してp型の第2のシリコン基板3の上面に各要素を形成することができる。
図10
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びメタルソースドレイン領域(6a、6b、6c)をマスク層として、素子分離領域5の一部の酸化膜(後に形成する第2のゲート電極の接続用の引き出し部)を0.2μm程度異方性ドライ程度エッチングする。連続して、p型の第2のシリコン基板3を0.2μm程度異方性ドライエッチングして第4のトレンチを形成する(ここで残された0.1μm程度の膜厚のp型の第2のシリコン基板がp型のSOI基板となる。)次いでレジスト(図示せず)を除去する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)、素子分離領域の酸化膜5及びメタルソースドレイン領域(6a、6b)をマスク層として、選択的にp型の第2のシリコン基板(p型のSOI基板)3に燐をイオン注入し、n型化した第2のシリコン基板(n型のSOI基板)4を形成する。次いでレジスト(図示せず)を除去する。次いで15nm程度の第2のゲート酸化膜(SiO₂／Ta₂O₅)14を成長する。次いで20nm程度のバリアメタル(TiN)15及び0.2μm程度の第2のゲート電極となるW膜16を連続スパッタにより成長する。次いで化学的機械研磨(CMP)により第2のゲート電極用の第4のトレンチに埋め込み、第2のゲート酸化膜14、バリアメタル15及び第2のゲート電極16からなる埋め込みゲート電極構造を形成する。この際不要部の第2のゲート電極16、バリアメタル15及び第2のゲート酸化膜14も除去される。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びメタルソースドレイン領域(6a、6c)をマスク層として、メタルソースドレイン領域(6a、6c)の側面に形成した第2のゲート酸化膜14を異方性ドライエッチングして第5のトレンチを形成する。次いで第5のトレンチ下に露出したp型のSOI基板3に燐をイオン注入する。次いでレジスト(図示せず)を除去する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びメタルソースドレイン領域(6a、6b)をマスク層として、メタルソースドレイン領域(6a、6b)の側面に形成した第2のゲート酸化膜14を異方性ドライエッチングして第6のトレンチを形成する。次いで第6のトレンチ下に露出したn型のSOI基板4に硼素をイオン注入する。次いでレジスト(図示せず)を除去する。次いで950℃程度のN₂アニールを加えることにより横方向に拡散させ、n型ソースドレイン領域10及びp型ソースドレイン領域12を形成する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びメタルソースドレイン領域(6a、6c)をマスク層として、p型のSOI基板3に砒素をイオン注入する。次いでレジスト(図示せず)を除去する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びメタルソースドレイン領域(6a、6b)をマスク層として、n型のSOI基板4に硼素をイオン注入する。次いでレジスト(図示せず)を除去する。次いで900℃程度のN₂アニールを加えることにより、若干の横方向拡散を含むn^＋型ソースドレイン領域11及びp^＋型ソースドレイン領域13を形成する。
図11
次いで化学気相成長酸化膜(SiO₂)17を成長する。次いで化学的機械研磨(CMP)により第5の及び第6のトレンチに埋め込む。次いで化学気相成長により、0.8μm程度の燐珪酸ガラス(PSG)膜18を成長する。
図12
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、PSG膜18を異方性ドライエッチングして選択的に電極コンタクト窓を開孔する。連続して通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層(2層のレジストのマスク層)として、第1及び第2のゲート電極(9、16)の接続を取る電極コンタクト窓のみを開孔し(図3参照)、第2のゲート電極16、バリアメタル15、第2のゲート酸化膜14、酸化膜5及び第1のゲート酸化膜7を順次異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTi、TiN19を順次成長する。次いで化学気相成長のブランケット法により全面にW膜を成長し、異方性ドライエッチングして埋め込みプラグ(W)20を形成する。この際不要部のW膜20及びバリアメタル19もエッチング除去される。
図2
次いでスパッタにより、バリアメタルとなるTi、TiNを順次成長する。次いでスパッタにより、配線となるAl(数％のCuを含む)を0.8μm程度成長する。次いでスパッタにより、バリアメタルとなるTi、TiNを順次成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、バリアメタル、Al(数％のCuを含む)及びバリアメタルを異方性ドライエッチングしてAlCu配線22を形成し、半導体装置を完成する。
なお上記製造方法においては、一部の工程において異方性のドライエッチングにより埋め込み層を形成しているが、これらの工程をすべて化学的機械研磨(CMP)によりおこなっても差し支えないし、またNチャネルのMIS電界効果トランジスタの閾値電圧の決定に際して、p型のSOI基板そのままを使用しているが、硼素のイオン注入によりSOI基板の濃度を制御してもよい。
また上記製造方法においては、SOI基板の膜厚の制御に関し、p型の第2のシリコン基板の上面及び下面の双方をエッチングすることによりおこなっているが、p型の第2のシリコン基板の上面(最終図面では下面)に形成する薄い酸化膜及び0.2μm程度の窒化膜(Si₃N₄)を利用し、窒化膜及び酸化膜をエッチングしてできる段差部に第1のゲート酸化膜及び第1のゲート電極を埋め込むように形成すれば、p型の第2のシリコン基板の下面(最終図面では上面)のみのエッチングにより薄膜のSOI基板の制御をおこなうこともできる。
また上記製造方法においては、第2のゲート電極形成後に不純物によるソースドレイン領域を形成しているが、上記ゲート電極をダミー電極とし、不純物によるソースドレイン領域を形成後、一旦ダミー電極及びダミーのゲート酸化膜をエッチング除去して後、第2のゲート酸化膜及び低融点金属からなる、より低抵抗の第2のゲート電極(Al等)を形成してもよい。この場合は製造工程がやや多くなり、第1のゲート電極(W等)と第2のゲート電極(Al等)は異なるが、メモリ等でゲート電極配線をワードラインとしたい場合は特に有効である。
【００１０】
第３の実施例の半導体装置を製造する場合は、図１０において第４のトレンチを形成する際、第１のゲート電極の接続用の引き出し部が露出するまで素子分離領域を形成している酸化膜及び第１のゲート酸化膜を異方性ドライエッチングし、連続してｐ型の第２のシリコン基板を0.2 μm程度異方性ドライエッチングすることにより第４のトレンチを形成し、レジスト除去後、第２のゲート酸化膜を介して第４のトレンチを第２のゲート電極で埋め込めば、ＳＯＩ基板の周囲を第１及び第２のゲート酸化膜を介して第１及び第２のゲート電極で覆うような構造に形成できる。以後前述した工程と同様の工程をおこなえば第３の実施例の半導体装置を製造することが可能である。
【００１１】
【発明の効果】
以上説明のように、本発明の半導体装置によれば、半導体基板上に絶縁膜を介して貼り合わせられ、薄膜化され且つ島状に絶縁分離された一対のｐ型及びｎ型のＳＯＩ基板のそれぞれ対向する側面に一部を接して３つのメタルソースドレイン領域が設けられ、各メタルソースドレイン領域との接触部のｐ型のＳＯＩ基板には一対のｎ⁺ 型及びｎ型ソースドレイン領域が設けられ、ｎ型のＳＯＩ基板には一対のｐ⁺ 型及びｐ型ソースドレイン領域が設けられ、各メタルソースドレイン領域と絶縁分離して、両ＳＯＩ基板の下面に第１のゲート酸化膜を介し第１のゲート電極を、上面に第２のゲート酸化膜を介し第２のゲート電極をそれぞれ平坦に埋め込み、第１及び第２のゲート電極を接続した構造に形成したダマシン二重ゲート型異チャネル間共通メタルソースドレイン構造のＳＯＩ型のＣ−ＭＯＳ半導体装置が形成されている。
したがって、ＳＯＩ構造において、メタルソースドレイン領域の形成によるソースドレイン領域の低抵抗化、接合容量の低減及びコンタクト抵抗の低減、高誘電率のTa₂O₅ のゲート酸化膜使用によるゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減、完全空乏化したＳＯＩ基板の使用による空乏層容量の除去及びサブスレッショルド特性の改善による閾値電圧の低減、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタ間の共通ソースドレイン領域の金属膜又は合金膜による微細な形成、接続した第１及び第２のゲート電極によるバックチャネル及びサイドチャネルの制御及び各要素のセルフアラインによる微細な形成等が可能である。
即ち、極めて高速、低電力、高信頼、高性能且つ高集積な半導体集積回路の形成を可能とするダマシン二重ゲート型異チャネル間共通メタルソースドレイン構造のＳＯＩ型のＣ−ＭＯＳ半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置における第１の実施例の模式平面図
【図２】本発明の半導体装置における第１の実施例の模式側断面図（図１のｐ−ｐ矢視断面図）
【図３】本発明の半導体装置における第１の実施例の模式側断面図（図１のｑ−ｑ矢視断面図）
【図４】本発明の半導体装置における第２の実施例の模式平面図
【図５】本発明の半導体装置における第２の実施例の模式側断面図（図４のｑ−ｑ矢視断面図）
【図６】本発明の半導体装置における第３の実施例の模式側断面図
【図７】本発明の半導体装置における製造方法の一実施例の工程断面図
【図８】本発明の半導体装置における製造方法の一実施例の工程断面図
【図９】本発明の半導体装置における製造方法の一実施例の工程断面図
【図１０】本発明の半導体装置における製造方法の一実施例の工程断面図
【図１１】本発明の半導体装置における製造方法の一実施例の工程断面図
【図１２】本発明の半導体装置における製造方法の一実施例の工程断面図
【図１３】従来の半導体装置の模式側断面図
【符号の説明】
１ｐ型の第１のシリコン(Si)基板
２貼り合わせ用酸化膜（SiO₂）
３ｐ型の第２のシリコン基板（ｐ型のＳＯＩ基板）
４ｎ型化された第２のシリコン基板（ｎ型のＳＯＩ基板）
５素子分離領域形成用トレンチ及び埋め込み酸化膜（SiO₂）
６ａ第１のメタルソースドレイン領域（Ｗ）
６ｂ第２のメタルソースドレイン領域（Ｗ）
６ｃ第３のメタルソースドレイン領域（Ｗ）
７第１のゲート酸化膜（SiO₂／Ta₂O₅ ）
８バリアメタル（TiN ）
９第１のゲート電極（Ｗ）
10 ｎ型ソースドレイン領域
11 ｎ⁺ 型ソースドレイン領域
12 ｐ型ソースドレイン領域
13 ｐ⁺ 型ソースドレイン領域
14 第２のゲート酸化膜（SiO₂／Ta₂O₅ ）
15 バリアメタル（TiN ）
16 第２のゲート電極（Ｗ）
17 側壁絶縁膜（SiO₂）
18 燐珪酸ガラス（PSG ）膜
19 バリアメタル（Ti／TiN ）
20 プラグ（Ｗ）
21 バリアメタル（Ti／TiN ）
22 AlCu配線
23 バリアメタル（Ti／TiN ）[0001]
[Industrial application fields]
The present invention relates to an SOI structure semiconductor integrated circuit, and in particular, a high-speed, low-power, high-reliability, high-performance and highly-integrated SOI channel short-channel C-MOS type semiconductor device (especially an inverter and a flip-flop of a C-MOS). C-MOS SRAM used).
2. Description of the Related Art Conventionally, regarding a C-MOS semiconductor device composed of SOI-structured N-channel and P-channel MIS field-effect transistors, a short-channel N-channel and P-channel MIS field-effect transistor using sidewalls is surrounded by the surroundings. It is formed on each SOI substrate separated by an insulating film, and it is intended to increase the speed and power by reducing junction capacitance, gate depletion layer capacitance, threshold voltage, etc. Since the contact resistance of the source / drain region is increased and the resistance of each element is not reduced, the high speed is not achieved for the miniaturization, the N channel and An isolation region must be provided at the boundary of the P-channel MIS field effect transistor. In spite of the thinning, high integration has not been achieved, and when the off-voltage of one MIS field effect transistor is applied to the conductor (semiconductor substrate) under the SOI substrate, the other MIS field effect transistor The bottom of the SOI substrate is always in the on state, and regardless of the voltage applied to the gate electrode, a high current and high performance due to the fact that the minute current leakage due to the formation of the back channel at the bottom of the SOI substrate could not be prevented. There were drawbacks such as failure to achieve reliability.
Therefore, not only miniaturization of elements but also higher integration can be achieved, resistance of each element including contact resistance can be reduced, higher speed can be achieved, and back channel leakage can be completely controlled. There is a demand for means capable of forming a MOS semiconductor device.
[0002]
[Prior art]
FIG. 13 is a schematic side cross-sectional view of a conventional semiconductor device, and shows a part of a C-MOS semiconductor integrated circuit composed of SOI-structured N-channel and P-channel MIS field effect transistors formed using a bonded SOI wafer. In the figure, 51 is a p-type first silicon (Si) substrate, 52 is a bonding oxide film, 53 is a p-type second silicon substrate (p-type SOI substrate), and 54 is an n-type. The second silicon substrate (n-type SOI substrate), 55 is a trench for forming an isolation region and a buried oxide film, 56 is an n-type source / drain region, and 57 is an n-type⁺ Type source / drain region, 58 is p-type source / drain region, 59 is p⁺ Type source / drain region, 60 is a gate oxide film (SiO₂), 61 is a gate electrode, 62 is a base oxide film, 63 is a side wall, 64 is an oxide film for impurity block, 65 is a PSG film, 66 is a barrier metal (Ti / TiN), 67 is a plug (W), 68 is Barrier metal (Ti / TiN), 69 is an AlCu wiring, and 70 is a barrier metal (Ti / TiN).
In the figure, a p-type thin film which is bonded to a p-type first silicon substrate 51 via an oxide film 52 and insulated and isolated in an island shape by a trench for forming an element isolation region and a buried oxide film 55. A second silicon substrate (p-type SOI substrate) 53 and an n-type second silicon substrate (n-type SOI substrate) 54 are formed. The p-type SOI substrate 53 has a gate electrode 61 and a self electrode. Aligned n-type source / drain region 56, n self-aligned in sidewall 63⁺ An N-channel LDD MIS field effect transistor composed of a source / drain region 57 is formed. A p-type source / drain region 58 self-aligned with a gate electrode 61 is formed on an n-type SOI substrate 54 and a side wall 63 is self-aligned. Aligned p⁺ A MIS field effect transistor having a P-channel LDD structure made of a type source / drain region 59 is formed. N⁺ The mold source region 57 is connected to an AlCu wiring 69 having barrier metal (Ti / TiN) (68, 70) above and below via a barrier metal (Ti / TiN) 66 and a plug (W) 67, and a ground voltage is applied. Has been. Meanwhile p⁺ The source region 59 is connected to an AlCu wiring 69 having a barrier metal (Ti / TiN) (68, 70) above and below via a barrier metal (Ti / TiN) 66 and a plug (W) 67, and a power supply voltage is applied. Has been. Although not shown in the figure, the gate electrode 61 of the N-channel MIS field effect transistor and the P-channel MIS field effect transistor are connected in front of or behind the cut surface, and an input voltage is applied. N⁺ Type drain region 57 and p⁺ The type drain region 59 is connected to an AlCu wiring 69 having barrier metal (Ti / TiN) (68, 70) above and below via a barrier metal (Ti / TiN) 66 and a plug (W) 67, respectively. The extracted C-MOS inverter is configured.
Therefore, it is usual to reduce junction capacitance by forming a source / drain region surrounded by an insulating film, reduce depletion layer capacitance by being able to completely deplete an SOI substrate, and reducing threshold voltage by improving subthreshold characteristics. Compared with a C-MOS inverter made of N-channel and P-channel MIS field effect transistors formed on a bulk wafer, a higher speed and lower power can be achieved. However, in order to completely deplete the SOI substrate, it is necessary to reduce the thickness (about 0.1 μm). When etching the PSG when opening the electrode contact window, the SOI substrate forming the source / drain region is overetched. In addition, the contact resistance of the source / drain region increases, the resistance of the source / drain region cannot be reduced, etc., and the speed is not increased compared to the short channel, and the N channel MIS field effect transistor. Although the same voltage is applied to the drain region of the P channel and the drain region of the P-channel MIS field effect transistor, it is necessary to form an element isolation region in which an oxide film is buried. In addition to the fact that high integration could not be achieved, the conductor under the SOI substrate (p-type first silicon substrate) Since the ground voltage is applied, the back channel of the N-channel MIS field-effect transistor formed on the p-type SOI substrate is kept off, but the P-channel MIS field-effect transistor formed on the n-type SOI substrate The back channel is always on. As a result, in the N-channel MIS field effect transistor, the voltage applied to the gate electrode operates normally regardless of the ground voltage or the power supply voltage. However, in the P-channel MIS field effect transistor, the ground voltage is applied to the front channel. Although current also flows through the back channel and the front channel is off (no current flows) at the power supply voltage, there is a drawback in that there is a small current leak in the back channel, and malfunction is unavoidable.
[0003]
[Problems to be solved by the invention]
The problem to be solved by the present invention is that, as shown in the prior art, in order to obtain a MIS field effect transistor with improved high speed, a fully depleted thin film SOI substrate is required. Since the source / drain region is formed on the SOI substrate, it is inevitable that the SOI substrate forming the source / drain region is over-etched when the interlayer insulating film is etched when the electrode contact window is opened. Although the contact resistance of the source / drain region increases, the contact resistance of the source / drain region increases, and although the capacitance can be reduced, the resistance of the thin layer source / drain region cannot be reduced. Depending on the voltage applied to the semiconductor substrate when forming the C-MOS, the MIS electric field of either one could not be achieved. In the transistor, the back channel is turned on even when the off-voltage is applied to the gate electrode, and current leakage occurs. The short channel C-MOS semiconductor device having the SOI structure with high reliability could not be formed.
[0004]
[Means for Solving the Problems]
  The problems include a semiconductor substrate, a first insulating film provided on the semiconductor substrate, a one-conductivity type and an opposite-conductivity type SOI substrate selectively provided on the first insulating film, A first metal source / drain region (conductive film) provided in contact with a part of a side surface of the one conductivity type and opposite conductivity type SOI substrate between the one conductivity type and opposite conductivity type SOI substrates; Second and third metal source / drain regions (conductive films) provided in contact with parts of the opposite side surfaces of the one-conductivity-type and opposite-conductivity-type SOI substrates in contact with the metal source / drain regions, A pair of opposites provided on the one-conductivity-type SOI substrate at the contact portions of the first and third metal source / drain regions facing each otherGuidanceA pair of one conductivity type impurities provided on the opposite conductivity type SOI substrate at the contact portion between the electric type impurity region (a part of the source / drain region) and the first and second metal source / drain regions facing each other Region (a part of the source / drain region), a first gate insulating film provided on the lower surface of at least the one conductivity type and the opposite conductivity type SOI substrate, and the first, second and third metal source / drains A first gate electrode embedded in an insulating substrate of at least the one conductivity type and the opposite conductivity type through the first gate insulating film, and at least the one conductivity type and the opposite conductivity type through the first gate insulating film; The second gate insulating film provided on the upper surface of the SOI substrate and the first, second, and third metal source / drain regions are insulated and separated, and at least the first gate insulating film is interposed through the second gate insulating film. Embedded on conductive and opposite conductivity type SOI substrates The second gate electrode, the first, second and third metal source / drain regions, the one conductivity type and the opposite conductivity type SOI substrate, and the remaining side surfaces of the first and second gate insulating films. A peripheral insulating second insulating film, and the upper surfaces of the first, second and third metal source / drain regions, the second gate electrode and the second insulating film have the same height. The damascene double-gate inter-channel common metal source / drain structure (strictly speaking, the common metal drain structure) of the present invention is provided with a wiring body for applying the same voltage to the first and second gate electrodes. It is solved by SOI type CMOS semiconductor device.
[0005]
[Operation]
That is, in the semiconductor device of the present invention, p-type and n-type SOI substrates are selectively provided on an oxide film provided on a p-type silicon substrate, and a part of both SOI substrates is provided between the SOI substrates. A first metal source / drain region is provided in contact with the side surface of the substrate, and second and third metal sources are partially in contact with the opposite side surfaces of both SOI substrates in contact with the first metal source / drain region. A drain region is provided. A pair of n is formed on the p-type SOI substrate at the contact portion between the first and third metal source / drain regions facing each other.⁺ Type and n-type source / drain regions are provided, while a pair of p-type electrodes are provided on the n-type SOI substrate at the contact portion between the opposing first and second metal source / drain regions.⁺ Type and p-type source / drain regions are provided. A first gate oxide film (SiO 2) is formed on the lower surfaces of both SOI substrates and on the lower side surfaces of the opposing metal source / drain regions (first and third, first and second).₂/ Ta₂O_Five ), And a first gate electrode (W) having a barrier metal (TiN) is buried flatly through the first gate oxide film, while a second gate is formed on the upper surfaces of both SOI substrates. Oxide film (SiO₂/ Ta₂O_Five ) And sidewall insulating films (SiO 2) on the upper side surfaces of the opposing metal source / drain regions (first and third, first and second).₂) And a second gate electrode (W) having a barrier metal (TiN) is buried flatly through the second gate oxide film and the sidewall insulating film. Further, each metal source / drain region, the first and second gate electrodes (connected to the same potential) are provided with barrier metal (Ti / TiN) up and down via barrier metal (Ti / TiN) and plug (W). A SOI-type C-MOS semiconductor device having a damascene double gate type inter-channel common metal source / drain structure formed in a structure to which AlCu wirings having N is connected is formed. (The metal source / drain region of the present invention is a region made of only a metal film or an alloy film that does not include an impurity region, unlike a normal metal source / drain region). Embedded oxide film (SiO₂) Is completely insulated and separated.
Therefore, conventionally, n separated by a trench for forming an element isolation region and a buried oxide film and formed as separate regions⁺ Type drain region and p⁺ It can be formed by a low-resistance conductive film (metal film or alloy film) in which the type drain region is a fine common drain region. In addition, only the channel region, the low concentration source / drain region, and the very small high concentration source / drain region are formed on the p-type and n-type SOI substrates, and most of the source / drain regions are not impurity regions but conductive films. Since it can be formed of (metal film or alloy film), the junction capacitance can be reduced (almost zero) and the resistance of the source / drain region can be reduced. Further, since the connection to the wiring body can be established in the thick metal source / drain region, the contact resistance can be reduced. In addition, Ta with a high dielectric constant₂O_Five Since the film can be used as a gate oxide film, it is possible to increase the thickness of the gate oxide film, to improve minute current leakage between the gate electrode and the SOI substrate, and to reduce the gate capacitance. Moreover, since the gate structure is formed on the thin SOI substrate, the SOI substrate can be completely depleted, so that the depletion layer capacitance between the inversion layer under the gate oxide film and the substrate can be removed. Since the voltage applied to the gate electrode can be applied only between the gate electrode and the inversion layer, the subthreshold characteristic can be improved, and the threshold voltage can be reduced. Furthermore, since the first and second gate electrodes can be formed on the upper and lower sides of both SOI substrates (on both sides due to slight structural modification), the applied voltages are applied to the connected first and second gate electrodes. The front channel and the back channel of one MIS field effect transistor are completely turned off (and the side channel when there is a side gate electrode) to prevent leakage current, and the front channel and the back channel of the other MIS field effect transistor (When the side gate electrode is present, the side channel is also completely turned on), and it is possible to pass a drive current as much as possible. In addition, the first gate electrode formed through the first gate oxide film is self-aligned with the element isolation region in which the oxide film is buried, except for the connection portion for connecting the first and second gate electrodes. Each element (each metal source / drain region, p-type and n-type SOI substrate, second gate electrode through the second gate oxide film and sidewall insulating film, low-concentration and high-concentration p-type and n-type in alignment) Type impurity source / drain regions) can also be formed. Further, the second insulating film in the element isolation region, each metal source / drain region, and the upper surface of the second gate electrode can be formed on a continuous flat surface having no step, thereby forming an extremely reliable interlayer insulating film and wiring body. You can also
That is, an SOI type C-MOS semiconductor device having a damascene double gate type inter-channel common metal source / drain structure capable of forming an extremely high speed, low power, high reliability, high performance and highly integrated semiconductor integrated circuit is obtained. be able to.
[0006]
【Example】
  Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
  FIG. 1 is a schematic plan view of a first embodiment of the semiconductor device of the present invention, and FIG. 2 is a schematic side sectional view of the first embodiment of the semiconductor device of the present invention (cross-sectional view taken along the line pp in FIG. 1). FIG. 3 is a schematic side sectional view of the first embodiment of the semiconductor device of the present invention (cross-sectional view taken along the arrow q-q in FIG. 1), and FIG. 4 is a schematic plan view of the second embodiment of the semiconductor device of the present invention. FIG. 5 is a schematic sectional side view of the second embodiment of the semiconductor device of the present invention (cross-sectional view taken along the line q-q in FIG. 4), and FIG. 6 is a schematic diagram of the third embodiment of the semiconductor device of the present invention. Side sectional views, FIGS. 7 to 12 are process sectional views of an embodiment of a manufacturing method in a semiconductor device of the present invention.
  Throughout the drawings, the same object is denoted by the same reference numeral.
  1 to 3 show a first embodiment of the semiconductor device of the present invention. FIG. 1 is a schematic plan view, FIG. 2 is a schematic side sectional view (a cross-sectional view taken along the line pp in FIG. 1, N channel and P channel). 3 is a schematic side cross-sectional view (cross-sectional view taken along arrow q-q in FIG. 1, channel width direction of N-channel MIS field-effect transistor), using bonded SOI technology. 1 shows a part of a semiconductor integrated circuit including a CMOS inverter composed of a short-channel N-channel and P-channel MIS field effect transistor having an SOI structure formed by 1 and 10¹⁵cm⁻³P-type first silicon substrate, 2 is about 0.5 μm bonding oxide film (SiO₂), 3 is a p-type second silicon substrate (p-type SOI substrate) having a thickness of about 0.1 μm, and 4 is an n-type second silicon substrate (n-type SOI substrate having a thickness of about 0.1 μm) ), 5 is a trench for forming an element isolation region and a buried oxide film (SiO₂), 6a, 6b, 6c are first, second and third metal source / drain regions (W) having a thickness of about 0.5 μm, and 7 is a first gate oxide film (SiO2) having a thickness of about 15 nm.₂/ Ta₂O_Five), 8 is a barrier metal (TiN) of about 20 nm, 9 is a first gate electrode (W) with a gate length of about 0.2 μm, 10 is 10¹⁷cm⁻³About n-type source / drain region, 11 is 10²⁰cm⁻³Degree n⁺Type source / drain region, 12 is 10¹⁷cm⁻³About p-type source / drain region, 13 is 10²⁰cm⁻³Degree p⁺Type source / drain region, 14 is a second gate oxide film (SiO₂/ Ta₂O_Five), 15 is a barrier metal (TiN) of about 20 nm, 16 is a second gate electrode (W) with a gate length of about 0.2 μm, and 17 is a sidewall insulating film (SiO 2 of about 15 nm)₂), 18 is about 0.8 μm phosphosilicate glass (PSG) film, 19 is about 50 nm barrier metal (Ti / TiN), 20 is plug (W), 21 is about 50 nm barrier metal (Ti / TiN), 22 Indicates an AlCu wiring of about 0.8 μm, and 23 indicates a barrier metal (Ti / TiN) of about 50 nm.
  In the figure, a p-type silicon substrate1 upThe p-type and n-type SOI substrates (3, 4) are selectively provided on the oxide film 2 provided on the SOI substrate (3, 4). ) Is provided in contact with the first metal source / drain region 6a, and partly in contact with the opposite side surfaces of both SOI substrates (3, 4) in contact with the first metal source / drain region 6a. Second and third metal source / drain regions (6b, 6c) are provided. In addition, the contact portions of the opposed first and third metal source / drain regions (6a, 6c) are separated from each other by a distance from the p-type SOI substrate 3.⁺Type source / drain regions 11 are provided, each n⁺The n-type source / drain region 10 is provided in contact with the n-type source / drain region 11, while being separated from the n-type SOI substrate 4 at the contact portion between the opposing first and second metal source / drain regions (6a, 6b). P⁺Type source / drain regions 13 are provided for each p⁺A p-type source / drain region 12 is provided in contact with the source / drain region 13. A first gate oxide film (SiO2) is formed on the lower surfaces of both SOI substrates (3, 4) and the lower side surfaces of the opposing metal source / drain regions (6a and 6c, 6a and 6b).₂/ Ta₂O_Five) 7 is provided, and a first gate electrode (W) 9 having a barrier metal (TiN) 8 is embedded flatly through the first gate oxide film 7, while both SOI substrates (3, 4 ) On the upper surface of the second gate oxide film (SiO₂/ Ta₂O_Five) 14, and sidewall insulating films (SiO 2) are formed on the upper side surfaces of the opposing metal source / drain regions (6a and 6c, 6a and 6b).₂) 17 is formed, and the second gate electrode (W) 16 having the barrier metal (TiN) 15 is flatly embedded through the second gate oxide film 14 and the side wall insulating film 17. N-channel and P-channel LDD MIS field effect transistors are formed. Further, each metal source / drain region (6a, 6b, 6c), first and second gate electrodes (9, 16) (connected to the same potential) have a barrier metal (Ti / TiN) l9 and a plug (W) An AlCu wiring 22 having barrier metal (Ti / TiN) (21, 23) on the top and bottom is connected through 20 and a power supply voltage (Vdd) is applied to the second metal source / drain region 6b, The ground voltage (Vss) is applied to the metal source / drain region 6c, and the input voltage (Vin) is applied to the connected first and second gate electrodes (9, 16). An SOI-type CMOS inverter having a damascene double gate type inter-channel common metal source drain structure in which an output voltage (Vout) is extracted from the drain region 6a is configured. The periphery of the element is a trench for forming an element isolation region and a buried oxide film (SiO₂) 5 is completely insulated. Note that no voltage is applied to the p-type and n-type SOI substrates (3, 4).
  Therefore, n conventionally formed as a separate region separated by a trench for forming an isolation region and a buried oxide film⁺Type drain region and p⁺It can be formed by a low-resistance conductive film (metal film or alloy film) in which the type drain region is a fine common drain region. In addition, only p-type and n-type SOI substrates are provided with only their respective channel regions, low-concentration source / drain regions, and very small high-concentration source / drain regions, and most of the source / drain regions are not impurity regions but conductive films. Since it can be formed of (metal film or alloy film), the junction capacitance can be reduced (almost zero) and the resistance of the source / drain region can be reduced. Further, since the connection to the wiring body can be established in the thick metal source / drain region, the contact resistance can be reduced. In addition, Ta with a high dielectric constant₂O_FiveSince the film can be used as a gate oxide film, it is possible to increase the thickness of the gate oxide film, improve a minute current leak between the gate electrode and the SOI substrate, and reduce the gate capacitance. Since the gate structure is formed on the thin SOI substrate, the SOI substrate can be completely depleted, so it is possible to remove the depletion layer capacitance between the inversion layer under the gate oxide film and the substrate. Since the voltage applied to the gate electrode can be applied only between the gate electrode and the inversion layer, the subthreshold characteristic can be improved, and the threshold voltage can be reduced. Furthermore, since the first and second gate electrodes can be formed on the upper and lower sides of both SOI substrates, the front channel and the back of one MIS field effect transistor are linked to the applied voltage of the connected first and second gate electrodes. It is possible to turn off the channel completely, prevent leakage current, and turn on the front channel and back channel of the other MIS field-effect transistor completely to allow as much driving current as possible. In addition, the first gate electrode formed through the first gate oxide film is aligned with the element isolation region in which the oxide film is buried, except for the connection portion for connecting the first and second gate electrodes. Each element in alignment (each metal source / drain region, p-type and n-type SOI substrate, second gate electrode through the second gate oxide film and sidewall insulating film, low-concentration and high-concentration p-type and n Type impurity source / drain regions) can also be formed. In addition, the second insulating film in the element isolation region, each metal source / drain region, and the upper surface of the second gate electrode can be formed on a continuous flat surface with no step, thereby forming an extremely reliable interlayer insulating film and wiring body. You can also As a result, an SOI type CMOS semiconductor device having a damascene double gate type inter-channel common metal source / drain structure having high speed, low power, high reliability, high performance and high integration can be obtained.
[0007]
4 and 5 show a second embodiment of the semiconductor device of the present invention. FIG. 4 is a schematic plan view, and FIG. 5 is a schematic side sectional view (cross-sectional view taken along arrow q-q in FIG. 4 shows the channel width direction of the effect transistor (the cross-sectional view taken along the line pp in FIG. 4 is the same as that in FIG. 2 in the channel length direction of the N-channel and P-channel MIS field effect transistors). 1 shows a part of a semiconductor integrated circuit including a C-MOS inverter composed of a short channel N-channel and P-channel MIS field effect transistor having an SOI structure, and 1 to 23 are the same as those shown in FIGS. ing.
In the figure, a wiring body for connecting the first and second gate electrodes is provided at both ends of the first and second gate electrodes, and this wiring body (strictly, a plug through a barrier metal) is connected to the side. A C-MOS comprising N-channel and P-channel MIS field effect transistors having the same structure as that of the first embodiment except that a gate electrode is used (where the gate oxide film is a thick oxide film for forming an element isolation region). An inverter is formed.
In this embodiment, in addition to the effect of the first embodiment, the front channel, the back channel, and the side channel of one MIS field effect transistor are completely turned off in conjunction with the applied gate voltage, and the leakage current The front channel, the back channel, and the side channel of the other MIS field effect transistor are completely turned on, and as much drive current as possible can flow in the front channel and the back channel. Can pass a minute current.
[0008]
FIG. 6 is a schematic side sectional view of a third embodiment of the semiconductor device of the present invention (the schematic plan view is the same as FIG. 4, and the channel of the N channel MIS field effect transistor in the qq arrow sectional view of FIG. 4). 4 is a cross-sectional view taken along the line pp in FIG. 4 is the same as FIG. 2 in the channel length direction of the N-channel and P-channel MIS field-effect transistors), and is formed using the bonded SOI technology. 1 shows a part of a semiconductor integrated circuit including a C-MOS inverter composed of a short channel N-channel and P-channel MIS field effect transistor, and 1 to 23 are the same as those shown in FIGS.
In the figure, a wiring body for connecting the first and second gate electrodes is provided at both ends of the first and second gate electrodes, the second gate electrode is formed in a concave structure, and the first gate is formed. It consists of N-channel and P-channel MIS field effect transistors having the same structure as in the first embodiment, except that a gate electrode having a structure that covers the SOI substrate through the first and second gate oxide films together with the electrode is formed. A C-MOS inverter is formed.
In this embodiment, in addition to the effect of the first embodiment, the front channel, the back channel, and the side channel of one MIS field effect transistor are completely turned off in conjunction with the applied gate voltage, and the leakage current , The front channel, the back channel, and the side channel of the other MIS field-effect transistor can be completely turned on, and a drive current as high as possible can flow, thereby achieving higher reliability and higher speed. .
The present invention is not limited to the above description. For example, the metal source / drain region may be formed of two or more metal layers including a barrier metal, and the gate electrode may be a normal polycide gate (polySi / WSi). The source / drain region made of impurities may be formed by forming a source / drain region consisting only of a high concentration that does not include a low concentration region, or an N-channel MIS field effect transistor has a low concentration and a high concentration source. Even if the drain region is formed and the source / drain region of the P-channel MIS field effect transistor having only a high concentration not including the low concentration region is formed, the present invention is established.
[0009]
  Next, an embodiment of a method for manufacturing a semiconductor device according to the present invention will be described with reference to FIGS. However, here, only the manufacturing method related to the formation of the semiconductor device of the present invention is described, and the description of the manufacturing method related to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit is omitted. To do.
  FIG.
  Using a normal photolithography technique, a p-type second silicon substrate 3 is selectively dry etched anisotropically using a resist (not shown) as a mask layer to form a first trench (alignment) The pattern for use is also formed by this first trench.) Next, the resist (not shown) is removed. Next, chemical vapor deposition oxide film (SiO₂) Is grown and anisotropic dry etching is performed to form a buried element isolation region 5 in the first trench.
  FIG.
  Next, using a normal photolithography technique, a resist (not shown) is used as a mask layer, and a part of the oxide film in the element isolation region 5 (a lead portion for connecting the first gate electrode to be formed later) is 0.2 μm. A degree of anisotropic dry etching. Subsequently, the p-type second silicon substrate 3 is anisotropically dry etched by about 0.2 μm to form a second trench. Next, the resist (not shown) is removed. Next, the first gate oxide film (SiO₂/ Ta₂O_Five) Grow 7. Next, a barrier metal (TiN) 8 of about 20 nm and a tungsten film (W) 9 to be a first gate electrode of about 0.2 μm are grown by continuous sputtering. Then chemical mechanical polishing (Chemical
MechanicalPThen, the buried gate electrode structure including the first gate oxide film 7, the barrier metal 8, and the first gate electrode 9 is formed by filling the second trench for the first gate electrode. At this time, the unnecessary first gate electrode 9, barrier metal 8, and first gate oxide film 7 are also removed. Next, using the oxide film 5, the first gate oxide film 7, the barrier metal 8 and the first gate electrode 9 as a mask layer, the remaining p-type second silicon substrate 3 is anisotropically dry etched by about 0.5 μm. Forming a third trench. Next, a tungsten film (W) is grown by chemical vapor deposition, embedded in the third trench by chemical mechanical polishing (CMP), and the first, second and third metal source / drain regions (W) (6a, 6b, 6c) are formed.
  FIG.
  Next, a film of about 0.5 μm is formed by chemical vapor deposition on the p-type second silicon substrate 3 on which the element isolation region 5, the metal source / drain regions (6a, 6b, 6c), the first gate electrode 9 and the like are formed. Thick laminating oxide film (SiO₂) Growing 2. Next, a bonding oxide film (SiO2) is deposited on the p-type first silicon substrate 1.₂) The p-type second silicon substrate 3 is stacked with the side where 2 is formed facing down, and annealing is performed at about 1000 ° C., so that the p-type second silicon substrate 3 becomes the p-type first silicon substrate. 1 Paste on top. Next, the p-type second silicon substrate 3 is mechanically ground to a few μm (the guideline for the end point is the exposure of the buried oxide film in the element isolation region 5), and then chemical until the buried metal source / drain region 5 is exposed. By mechanical polishing (CMP), a flat p-type second silicon substrate (p-type SOI substrate) 3 having a thickness of about 0.3 μm is formed. The alignment pattern formed on the lower surface of the p-type second silicon substrate 3 (upper surface until FIG. 8) and formed by the first trench embedded with the oxide film is formed on the upper surface of the p-type second silicon substrate 3. Can be formed. Thereafter, each element can be formed on the upper surface of the p-type second silicon substrate 3 by using this alignment pattern.
  FIG.
  Next, using a normal photolithography technique, a resist (not shown) and the metal source / drain regions (6a, 6b, 6c) are used as a mask layer to form a partial oxide film (a second film to be formed later) in the element isolation region 5. The gate electrode connecting lead portion) is etched by about 0.2 μm anisotropically dry. Subsequently, the p-type second silicon substrate 3 is anisotropically dry-etched by about 0.2 μm to form a fourth trench (the remaining p-type second film having a thickness of about 0.1 μm is left here) The silicon substrate becomes a p-type SOI substrate.) Next, the resist (not shown) is removed. Next, using a normal photolithography technique, a p-type second silicon substrate is selectively formed using the resist (not shown), the oxide film 5 in the element isolation region, and the metal source / drain regions (6a, 6b) as mask layers. Phosphorus ions are implanted into the (p-type SOI substrate) 3 to form an n-type second silicon substrate (n-type SOI substrate) 4. Next, the resist (not shown) is removed. Next, a second gate oxide film of about 15 nm (SiO₂/ Ta₂O_Five) Grow 14. Next, a barrier metal (TiN) 15 of about 20 nm and a W film 16 serving as a second gate electrode of about 0.2 μm are grown by continuous sputtering. Next, a buried gate electrode structure composed of the second gate oxide film 14, the barrier metal 15, and the second gate electrode 16 is formed by filling the fourth trench for the second gate electrode by chemical mechanical polishing (CMP). . At this time, the unnecessary second gate electrode 16, barrier metal 15 and second gate oxide film 14 are also removed. Next, a second gate oxide formed on the side surface of the metal source / drain region (6a, 6c) using a resist (not shown) and the metal source / drain region (6a, 6c) as a mask layer using a normal photolithography technique. The film 14 is anisotropic dry etched to form a fifth trench. Next, phosphorus is ion-implanted into the p-type SOI substrate 3 exposed under the fifth trench. Next, the resist (not shown) is removed. Next, using a normal photolithography technique, a resist (not shown) and the metal source / drain regions (6a, 6b) are used as mask layers to form a second gate oxide formed on the side surfaces of the metal source / drain regions (6a, 6b). The film 14 is anisotropic dry etched to form a sixth trench. Next, boron is ion-implanted into the n-type SOI substrate 4 exposed under the sixth trench. Next, the resist (not shown) is removed. Next, N at around 950 ° C₂By performing annealing, the n-type source / drain region 10 and the p-type source / drain region 12 are formed. Next, arsenic is ion-implanted into the p-type SOI substrate 3 using a normal photolithography technique using a resist (not shown) and the metal source / drain regions (6a, 6c) as a mask layer. Next, the resist (not shown) is removed. Next, boron is ion-implanted into the n-type SOI substrate 4 by using a normal photolithography technique, using a resist (not shown) and the metal source / drain regions (6a, 6b) as a mask layer. Next, the resist (not shown) is removed. Next, N at about 900 ° C₂N with some lateral diffusion by adding annealing⁺Type source / drain region 11 and p⁺A type source / drain region 13 is formed.
  FIG.
  Next, chemical vapor deposition oxide film (SiO₂) Grow 17 The fifth and sixth trenches are then filled by chemical mechanical polishing (CMP). Next, a phosphosilicate glass (PSG) film 18 of about 0.8 μm is grown by chemical vapor deposition.
  FIG.
Next, using an ordinary photolithography technique, an electrode contact window is selectively opened by anisotropic dry etching of the PSG film 18 using a resist (not shown) as a mask layer. An electrode that connects the first and second gate electrodes (9, 16) using a normal photolithographic technique and using a resist (not shown) as a mask layer (a mask layer of two resist layers). Open only the contact window (see FIG. 3), and anisotropically dry etch the second gate electrode 16, barrier metal 15, second gate oxide film 14, oxide film 5 and first gate oxide film 7 in sequence. To do. Next, the resist (not shown) is removed. Next, Ti and TiN19 which are barrier metals are sequentially grown by sputtering. Next, a W film is grown on the entire surface by a chemical vapor deposition blanket method, and a buried plug (W) 20 is formed by anisotropic dry etching. At this time, unnecessary portions of the W film 20 and the barrier metal 19 are also removed by etching.
  Figure 2
  Next, Ti and TiN to be barrier metals are successively grown by sputtering. Next, Al (containing several percent of Cu) to be a wiring is grown to about 0.8 μm by sputtering. Next, Ti and TiN to be barrier metals are successively grown by sputtering. Next, using ordinary photolithography technology, an AlCu wiring 22 is formed by anisotropic dry etching the barrier metal, Al (including several percent of Cu) and the barrier metal using a resist (not shown) as a mask layer. A semiconductor device is completed.
  In the above manufacturing method, the buried layer is formed by anisotropic dry etching in some steps, but all of these steps may be performed by chemical mechanical polishing (CMP). In determining the threshold voltage of the MIS field effect transistor, the p-type SOI substrate is used as it is, but the concentration of the SOI substrate may be controlled by boron ion implantation.
  In the above manufacturing method, the thickness of the SOI substrate is controlled by etching both the upper and lower surfaces of the p-type second silicon substrate, but the upper surface of the p-type second silicon substrate. A thin oxide film and a nitride film of about 0.2 μm (Si_ThreeN_Four) Is used to bury the first gate oxide film and the first gate electrode in the stepped portion formed by etching the nitride film and the oxide film, the bottom surface of the p-type second silicon substrate (final It is also possible to control the thin film SOI substrate by etching only the upper surface in the drawing.
  In the manufacturing method, the source / drain region is formed by the impurity after the second gate electrode is formed. The dummy electrode and the dummy gate are temporarily formed after the gate electrode is used as a dummy electrode and the source / drain region is formed by the impurity. After the oxide film is removed by etching, a second gate electrode (Al or the like) having a lower resistance made of the second gate oxide film and a low melting point metal may be formed. In this case, the number of manufacturing steps is slightly increased, and the first gate electrode (W, etc.) and the second gate electrode (Al, etc.) are different. .
[0010]
In the case of manufacturing the semiconductor device of the third embodiment, when the fourth trench is formed in FIG. 10, the oxide that forms the element isolation region until the connection portion for connecting the first gate electrode is exposed. The film and the first gate oxide film are subjected to anisotropic dry etching, and the p-type second silicon substrate is continuously subjected to anisotropic dry etching by about 0.2 μm to form a fourth trench. If the fourth trench is filled with the second gate electrode via the second gate oxide film, the periphery of the SOI substrate is surrounded by the first and second gate electrodes via the first and second gate oxide films. It can be formed in a cover structure. Thereafter, the semiconductor device of the third embodiment can be manufactured by performing the same process as described above.
[0011]
【The invention's effect】
As described above, according to the semiconductor device of the present invention, a pair of p-type and n-type SOI substrates bonded to a semiconductor substrate through an insulating film, thinned, and insulated and isolated in an island shape. Three metal source / drain regions are provided with a part in contact with the opposing side surfaces, and a p-type SOI substrate at a contact portion with each metal source / drain region has a pair of n⁺ Type and n type source / drain regions are provided, and an n type SOI substrate has a pair of p⁺ Type and p-type source / drain regions are provided, insulated from each metal source / drain region, a first gate electrode is provided on the lower surface of both SOI substrates via a first gate oxide film, and a second gate oxide is provided on the upper surface SOI type C-MOS semiconductor having a damascene double gate type inter-channel common metal source / drain structure formed in a structure in which the second gate electrode is flatly embedded through the film and the first and second gate electrodes are connected to each other A device is formed.
Accordingly, in the SOI structure, the resistance of the source / drain region is reduced by the formation of the metal source / drain region, the junction capacitance is reduced, the contact resistance is reduced, and the Ta having a high dielectric constant₂O_Five Reduction of threshold voltage by improvement of minute current leakage between gate electrode and SOI substrate and reduction of gate capacitance by use of gate oxide film, removal of depletion layer capacitance by use of fully depleted SOI substrate and improvement of subthreshold characteristics Fine formation of the common source / drain region between the N channel and P channel MIS field effect transistors by the metal film or alloy film, control of the back channel and the side channel by the connected first and second gate electrodes, and each element Fine formation by self-alignment is possible.
That is, an SOI type C-MOS semiconductor device having a damascene double gate type inter-channel common metal source / drain structure capable of forming an extremely high speed, low power, high reliability, high performance and highly integrated semiconductor integrated circuit is obtained. be able to.
[Brief description of the drawings]
FIG. 1 is a schematic plan view of a first embodiment of a semiconductor device of the present invention.
2 is a schematic sectional side view of the first embodiment of the semiconductor device of the present invention (a sectional view taken along the line pp in FIG. 1).
3 is a schematic sectional side view of the first embodiment of the semiconductor device of the present invention (cross-sectional view taken along the line q-q in FIG. 1).
FIG. 4 is a schematic plan view of a second embodiment of the semiconductor device of the present invention.
5 is a schematic sectional side view of a second embodiment of the semiconductor device of the present invention (a sectional view taken along the line q-q in FIG. 4).
FIG. 6 is a schematic sectional side view of a third embodiment of the semiconductor device of the present invention.
FIG. 7 is a process cross-sectional view of one embodiment of a manufacturing method in a semiconductor device of the present invention.
FIG. 8 is a process cross-sectional view of one embodiment of a manufacturing method in a semiconductor device of the present invention.
FIG. 9 is a process cross-sectional view of an embodiment of a method for manufacturing a semiconductor device according to the present invention.
FIG. 10 is a process cross-sectional view of an embodiment of a method for manufacturing a semiconductor device of the present invention.
FIG. 11 is a process cross-sectional view of an embodiment of a manufacturing method of a semiconductor device of the present invention.
FIG. 12 is a process cross-sectional view of an embodiment of a method for manufacturing a semiconductor device of the present invention.
FIG. 13 is a schematic side sectional view of a conventional semiconductor device.
[Explanation of symbols]
1 p-type first silicon (Si) substrate
2 Oxide film for bonding (SiO₂)
3 p-type second silicon substrate (p-type SOI substrate)
4 n-type second silicon substrate (n-type SOI substrate)
5 Trench for element isolation region formation and buried oxide film (SiO₂)
6a First metal source / drain region (W)
6b Second metal source / drain region (W)
6c Third metal source / drain region (W)
7 First gate oxide film (SiO₂/ Ta₂O_Five )
8 Barrier metal (TiN)
9 First gate electrode (W)
10 n-type source / drain region
11 n⁺ Type source / drain region
12 p-type source / drain region
13p⁺ Type source / drain region
14 Second gate oxide film (SiO₂/ Ta₂O_Five )
15 Barrier metal (TiN)
16 Second gate electrode (W)
17 Side wall insulating film (SiO₂)
18 Phosphorsilicate glass (PSG) film
19 Barrier metal (Ti / TiN)
20 Plug (W)
21 Barrier metal (Ti / TiN)
22 AlCu wiring
23 Barrier metal (Ti / TiN)

Claims

A semiconductor substrate; a first insulating film provided on the semiconductor substrate; a one-conductivity-type and opposite-conductivity-type SOI substrate selectively provided on the first insulating film; and the one-conductivity type and A first metal source / drain region (conductive film) provided in contact with a part of a side surface of the one conductivity type and opposite conductivity type SOI substrate between the opposite conductivity type SOI substrates; and the first metal source drain The second and third metal source / drain regions (conductive film) provided in contact with a part of the opposite side surfaces of the one-conductivity-type and opposite-conductivity-type SOI substrates in contact with the regions, respectively A contact portion between the first and third metal source / drain regions and a pair of opposite conductivity type impurity regions (a part of the source / drain region) provided on the one conductivity type SOI substrate and facing the first and second metal source / drain regions. 2 on the opposite conductivity type SOI substrate at the contact portion of the metal source / drain region A pair of one-conductivity type impurity regions (a part of a source / drain region) provided, a first gate insulating film provided on a lower surface of at least the one-conductivity-type and opposite-conductivity-type SOI substrate; A first gate electrode buried in isolation at least between the first conductivity type and the opposite conductivity type SOI substrate through the first gate insulating film, and isolated from the second and third metal source / drain regions; A second gate insulating film provided on the upper surface of at least the one conductivity type and the opposite conductivity type SOI substrate and the first, second and third metal source / drain regions, and the second A second gate electrode embedded on at least the one-conductivity-type and opposite-conductivity-type SOI substrate via a gate insulating film; the first, second, and third metal source / drain regions; and the one-conductivity type And the opposite conductivity type SOI substrate, the first and second gate insulation A second insulating film provided around the remaining side surface of the edge film, and upper surfaces of the first, second, and third metal source / drain regions, the second gate electrode, and the second insulating film And a wiring body for applying the same voltage to the first and second gate electrodes.

The wiring body is provided on at least one side surface of the one-conductivity-type and opposite-conductivity-type SOI substrate in the channel width direction through the second insulating film, and is not a side gate electrode and is not directly connected. The first and second gate electrodes are electrically connected via the wiring body connected to the side surface of the second gate electrode and the upper surface of the first gate electrode. 2. The semiconductor device according to claim 1.

The first and second gate electrodes are covered and directly connected through the first and second gate insulating films covered around the one conductivity type and opposite conductivity type SOI substrates. The first and second gate electrodes that are not present are electrically connected via the wiring body connected to the side surface of the second gate electrode and the upper surface of the first gate electrode. The semiconductor device according to claim 1.

The first, second and third metal source / drain regions in self-alignment with the first gate electrode, the one conductivity type and opposite conductivity type SOI substrates, the one conductivity type and opposite conductivity type impurity regions; and 2. The semiconductor device according to claim 1, wherein the second gate electrode is provided.

A power supply voltage is applied to the second metal source / drain region, a ground voltage is applied to the third metal source / drain region, an input voltage is applied to the first and second gate electrodes, and the first 2. The semiconductor device according to claim 1, wherein an output voltage is extracted from the metal source / drain region.