JP4943577B2

JP4943577B2 - MIS field effect transistor and manufacturing method thereof

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Publication number: JP4943577B2
Application number: JP2000346169A
Authority: JP
Inventors: 白土猛英
Original assignee: 白土猛英
Priority date: 2000-11-14
Filing date: 2000-11-14
Publication date: 2012-05-30
Anticipated expiration: 2020-11-14
Also published as: JP2002151696A

Description

【０００１】
【産業上の利用分野】
本発明はＳＯＩ構造の半導体集積回路に係り、特に高速且つ高集積なＳＯＩ構造のショートチャネルのＭＩＳ電界効果トランジスタに関する。
従来、ＳＯＩ構造のショートチャネルのＭＩＳ電界効果トランジスタに関しては、サイドウオールを利用したＬＤＤ構造のＭＩＳ電界効果トランジスタを周囲を絶縁膜で分離されたＳＯＩ基板に形成したもので、接合容量、空乏層容量、閾値電圧等を低減することにより高速化及び低電力化を計ったものであるが、一方、完全空乏型の薄膜のＳＯＩ基板に形成するため、ソースドレイン領域のコンタクト抵抗が増大すること及び各要素の抵抗の低減がなされていないこと等から微細化を計っている割には高速化が達成されていないこと、各要素のパターン寸法を微細化する以外に高集積化が達成されていないこと等の欠点があった。
そこで、さらなる高集積化が可能で、コンタクト抵抗を含む各要素の抵抗を低減でき、より高速化が達成できるＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できる手段が要望されている。
【０００２】
【従来の技術】
図14は従来のＭＩＳ電界効果トランジスタの模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ型のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、51はｐ型の第１のシリコン(Si)基板、52は貼り合わせ用酸化膜、53はｐ型の第２のシリコン基板（ＳＯＩ基板）、54は素子分離領域形成用トレンチ及び埋め込み酸化膜、55はｎ型ソースドレイン領域、56はｎ⁺ 型ソースドレイン領域、57はゲート酸化膜（SiO₂）、58はゲート電極、59は下地酸化膜、60はサイドウオール、61は不純物ブロック用酸化膜、62はＰＳＧ膜、63はバリアメタル（Ti／TiN ）、64はプラグ（Ｗ）、65はバリアメタル（Ti／TiN ）、66はAlCu配線、67はバリアメタル（Ti／TiN ）を示している。
同図においては、ｐ型の第１のシリコン基板51上に酸化膜52を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜54により島状に絶縁分離された薄膜のｐ型の第２のシリコン基板（ＳＯＩ基板）53が形成され、このｐ型の第２のシリコン基板（ＳＯＩ基板）53にはサイドウオールによるＮチャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化及び低電力化が可能となる。しかし、ＳＯＩ基板を完全空乏化させるため、かなりの薄膜化（0.1 μm程度）が必要で、コンタクトホール開孔時のＰＳＧ膜のエッチングの際、ソースドレイン領域を形成しているＳＯＩ基板がオーバーエッチングされ、ソースドレイン領域のコンタクト抵抗が増大してしまうこと、ソースドレイン領域及び他の要素の抵抗の低減ができないこと等によりショートチャネル化している割には高速化になっていないこと、ＭＩＳ電界効果トランジスタを形成する各要素の寸法上の微細化以外にさらなる高集積化ができないこと等の欠点があった。
【０００３】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、従来例に示されるように、高速性を改善したＭＩＳ電界効果トランジスタを得るためには完全空乏化させた薄膜のＳＯＩ基板が必要とされ、この薄膜化されたＳＯＩ基板にソースドレイン領域を形成するため、電極コンタクト窓開孔時の層間絶縁膜のエッチングの際、ソースドレイン領域を形成しているＳＯＩ基板がオーバーエッチングされることは避けられず、配線体とのコンタクトは取れるもののソースドレイン領域のコンタクト抵抗が増大してしまうこと、また容量の低減はできるものの薄層のソースドレイン領域の抵抗や他の要素の抵抗が低減できないこと等により微細化している割には高速化が達成できなかったこと及びＭＩＳ電界効果トランジスタを形成する各要素の寸法上の微細化以外にさらなる高集積化ができないこと等より、さらなる高速及び高集積を併せ持つＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できなかったことである。
【０００４】
【課題を解決するための手段】
上記課題は、一導電型の半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に設けられ、島状に分離された半導体層（ＳＯＩ基板）と、前記ＳＯＩ基板の直上部にゲート絶縁膜を介し、前記ＳＯＩ基板に自己整合して設けられたゲート電極と、概略前記ゲート電極直下部の、前記ＳＯＩ基板の対向する２側面（チャネル長方向の２側面）に設けられたソースドレイン領域と、前記ゲート電極と絶縁分離し、前記ソースドレイン領域が設けられた前記ＳＯＩ基板の２側面の一部に接して設けられた導電体と、前記導電体及び前記ＳＯＩ基板の側面に周設されたフィールド絶縁膜と、前記導電体に接続された配線体とを備え、前記導電体及び前記フィールド絶縁膜の上面が同じ高さを有している本発明のＭＩＳ電界効果トランジスタによって解決される。
【０００５】
【作用】
即ち、本発明のＭＩＳ電界効果トランジスタにおいては、ｐ型の第１のシリコン基板上に酸化膜を介して貼り合わせられ、素子分離領域（フィールド）形成用の第１のトレンチによりチャネル幅方向が画定され、素子分離領域（フィールド）形成用の第２のトレンチによりチャネル長方向が画定された微細なｐ型のＳＯＩ基板が設けられ、このｐ型のＳＯＩ基板の直上にはゲート酸化膜（SiO₂／Ta₂O₅ ）を介してバリアメタルを有するゲート電極が設けられ、またｐ型のＳＯＩ基板の対向する２側面（チャネル長方向の２側面）に設けられた低濃度及び高濃度のソースドレイン領域に一部を接して導電体（第１のピンプラグ）が設けられ、この導電体（第１のピンプラグ）上に自己整合して、導電体（第２のピンプラグ）が設けられ、上下にバリアメタルを有するAlCu配線に接続されており、導電体（第１のピンプラグ）及びｐ型のＳＯＩ基板の側面はフィールド酸化膜により囲まれている構造に形成された微細なＳＯＩ型のＭＩＳ電界効果トランジスタが形成されている。
したがって、ＳＯＩ基板の２側面（チャネル幅方向の２側面）を酸化膜を埋め込んだ第１のトレンチにより画定し、ＳＯＩ基板の２側面（チャネル長方向の２側面）を酸化膜を埋め込んだ第２のトレンチにより画定でき、この微細なＳＯＩ基板にチャネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域を形成でき、且つゲート電極をゲート酸化膜を介してＳＯＩ基板直上に形成できるため（ゲート電極の配線体との接続部及び突き出し部を除く）及び酸化膜を埋め込んだ素子分離領域の第２のトレンチの一部に設けたピンプラグの側面接続により、高濃度のソースドレイン領域との接続をとることができるため、従来例に比較し、ソースドレイン領域の表面上の占有面積を必要としない構造に形成できるため、極めて微細なＭＩＳ電界効果トランジスタが形成でき、高集積化が可能となる。
またソースドレイン領域のコンタクト抵抗に影響されない完全空乏化した薄膜のＳＯＩ基板にＭＩＳ電界効果トランジスタを形成できるため、接合容量の低減（ほとんど零）、空乏層容量の除去、閾値電圧の低減及び微細なソースドレイン領域を形成できることによるソースドレイン領域の抵抗の低減も可能である。
また高誘電率を有するTa₂O₅ をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減も可能である。
即ち、極めて高速、低電力、高信頼及び高集積な大規模半導体集積回路の形成を可能とする微細プラグ側面接続構造のＭＩＳ電界効果トランジスタ（ピンプラグ構造のＭＩＳ電界効果トランジスタと称する）を得ることができる。
【０００６】
【実施例】
以下本発明を、図示実施例により具体的に説明する。
図１は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式平面図、図２は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（図１のｐ−ｐ矢視断面図）、図３は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（図１のｑ−ｑ矢視断面図）、図４は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図、図５は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図、図６は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図、図７〜図１３は本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図である。
全図を通じ同一対象物は同一符号で示す。側断面図における斜線は主要な絶縁膜のみに記載する。
図１〜図３は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例で、図１は模式平面図、図２は模式側断面図（図１のｐ−ｐ矢視断面図、ＭＩＳ電界効果トランジスタのチャネル長方向）、図３は模式側断面図（図１のｑ−ｑ矢視断面図、ＭＩＳ電界効果トランジスタのチャネル幅方向）で、貼り合わせＳＯＩウエハーを利用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は10¹⁵cm^-3程度のｐ型の第１のシリコン基板、２は500nm 程度の貼り合わせ用酸化膜（SiO₂）、３は厚さ100 nm程度のｐ型の第２のシリコン基板（ＳＯＩ基板）、４a は素子分離領域（フィールド）形成用の第１のトレンチ（チャネル幅方向を画定）及び埋め込み酸化膜（SiO₂）、４b は素子分離領域（フィールド）形成用の第２のトレンチ（チャネル長方向を画定）及び埋め込み酸化膜（SiO₂）、５は10¹⁷cm^-3程度のｎ型ソースドレイン領域、６は10²⁰cm^-3程度のｎ⁺ 型ソースドレイン領域、７a は100nm 角程度の第１のピンプラグ（化学気相成長タングステン膜）、７b は100nm 角程度の第２のピンプラグ（選択化学気相成長タングステン膜）、８は15nm程度のゲート酸化膜（SiO₂／Ta₂O₅ ）、９は20nm程度のバリアメタル（TiN ）、10はゲート長0.2μm 程度のゲート電極（Al）、11は埋め込み酸化膜（SiO₂）、12は20nm程度のバリアメタル（TiN ）、13は0.8μm 程度の燐珪酸ガラス（PSG ）膜、14は50nm程度のバリアメタル（Ti／TiN ）、15はプラグ（Ｗ）、16は50nm程度のバリアメタル（Ti／TiN ）、17は0.8μm 程度のAlCu配線、18は50nm程度のバリアメタル（Ti／TiN ）を示している。
図１においては、本願発明の第１の実施例であるピンプラグ構造のＭＩＳ電界効果トランジスタの平面図が示され、素子分離領域（フィールド）形成用の第１のトレンチ４a によりチャネル幅方向が画定され、素子分離領域（フィールド）形成用の第２のトレンチ４b によりチャネル長方向が画定されており、ゲート電極10直下には図示されていないが、両側にｎ型及びｎ⁺ 型ソースドレイン領域（５、６）が設けられている。酸化膜が埋め込まれた第２のトレンチ４b の一部には導電体７b （第２のピンプラグ、直下部に第１のピンプラグ７a も設けられている）が設けられ、ゲート電極10直下のｎ⁺ 型ソースドレイン領域６（図示せず）に側面接続している導電体７b （第２のピンプラグ）にAlCu配線17（ソースドレイン領域用配線）が接続されている。ここで微細な導電体７b どうしは自己整合して形成されるが、導電体７b に接続されるAlCu配線17は間隔が必要なため、チャネル幅方向にずらして形成されている。（図２ではｐ−ｐ矢視断面図を示すために、右側のピンプラグは記載されていない。）
図２（図１のｐ−ｐ矢視断面図）においては、ｐ型の第１のシリコン基板１上に酸化膜２を介して貼り合わせられ、素子分離領域（フィールド）形成用の第２のトレンチ４b により画定された微細なｐ型のＳＯＩ基板３が設けられ、このｐ型のＳＯＩ基板３の直上にはゲート酸化膜（SiO₂／Ta₂O₅ ）８を介して設けられたバリアメタル（TiN ）９を有するゲート電極（Al）10が設けられ、またｐ型のＳＯＩ基板３の対向する２側面（チャネル長方向の２側面）に設けられたｎ型及びｎ⁺ 型ソースドレイン領域（５、６）に一部を接して導電体７a （第１のピンプラグ）が設けられ、この導電体７a （第１のピンプラグ）上に自己整合して、導電体７b （第２のピンプラグ）が設けられ、上下にバリアメタル（Ti／TiN ）（16、18）を有するAlCu配線17に接続されており、導電体７a （第１のピンプラグ）及びｐ型のＳＯＩ基板３の側面はフィールド酸化膜４b により囲まれている構造に形成されたＳＯＩ型のＭＩＳ電界効果トランジスタが形成されている。
図３（図１のｑ−ｑ矢視断面図）においては、ｐ型の第１のシリコン基板１上に酸化膜２を介して貼り合わせられ、素子分離領域（フィールド）形成用の第１のトレンチ４a により画定されたｐ型のＳＯＩ基板３が設けられ、このｐ型のＳＯＩ基板３上にはゲート酸化膜（SiO₂／Ta₂O₅ ）８を介してバリアメタル（TiN ）９を有するゲート電極（Al）10が設けられ、このゲート電極（Al）10上の一部に設けられたバリアメタル（Ti／TiN ）14を有するプラグ15を介して、上下にバリアメタル（Ti／TiN ）（16、18）を有するAlCu配線17に接続されている。
本願発明のピンプラグ（極めて微細なプラグという意味）は
(1)ＳＯＩ基板（側面にソースドレイン領域が形成されている）のチャネル長方向を画定した第２のトレンチに、一旦埋め込んだ導電膜のうち、ＳＯＩ基板に側面接続する一部の導電膜をエッチングにより残し、第１のピンプラグを形成する第１段階と、
(2)第１のピンプラグ以外の導電膜が除去された第２のトレンチに、素子分離用の酸化膜を平坦に埋め込む第２段階と、
(3)ＳＯＩ基板直上にゲート酸化膜を介して、上部に酸化膜を有するゲート電極を平坦に形成する第３段階と、
(4)平坦化された酸化膜中に露出した第１のピンプラグ上のみに選択化学気相成長導電膜を成長（柱状になる）し、第２のピンプラグを形成する第４段階と、
(5)第２のピンプラグの側壁のみにバリアメタルを形成する第５段階と、
(6)全面に層間絶縁膜を積層し、化学的機械研磨（ＣＭＰ）することにより、表面が露出した第２のピンプラグを含む層間絶縁膜を平坦に形成する第６段階と、
(7)第２のピンプラグ上に配線体を形成する第７段階
とからなり、絶縁膜中に開孔した微細なコンタクトホール（100nm 角以下）を導電膜で埋め込む工程（均一な埋め込みはできないと思われる）を使用せずに微細なピンプラグを形成したものである。
したがって、ＳＯＩ基板の２側面（チャネル幅方向の２側面）を酸化膜を埋め込んだ第１のトレンチにより画定し、ＳＯＩ基板の２側面（チャネル長方向の２側面）を酸化膜を埋め込んだ第２のトレンチにより画定でき、この微細なＳＯＩ基板にチャネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域を形成でき、且つゲート電極をゲート酸化膜を介して、ＳＯＩ基板直上に形成できるため（ゲート電極の配線体との接続部及び突き出し部を除く）及び酸化膜を埋め込んだ素子分離領域の第２のトレンチの一部に設けたピンプラグの側面接続により、高濃度のソースドレイン領域との接続をとることができるため、従来例に比較し、ソースドレイン領域の表面上の占有面積を必要としない構造に形成できるため、極めて微細なＭＩＳ電界効果トランジスタが形成でき、高集積化が可能となる。
またソースドレイン領域のコンタクト抵抗に影響されない完全空乏化した薄膜のＳＯＩ基板にＭＩＳ電界効果トランジスタを形成できることによる接合容量の低減（ほとんど零）、空乏層容量の除去、閾値電圧の低減、微細なソースドレイン領域を形成できることによるソースドレイン領域の抵抗の低減及びソースドレイン領域形成後に低融点金属のゲート電極を形成できることによるゲート電極の抵抗の低減も可能である。
また高誘電率を有するTa₂O₅ をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減も可能である。
この結果、高速、低電力、高信頼及び高集積を併せ持つピンプラグ構造のＳＯＩ型のＭＩＳ電界効果トランジスタを得ることができる。
【０００７】
図４は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例で、貼り合わせＳＯＩウエハーを利用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜３、４b 、５〜13、16〜18は図２と同じ物を、19はバリアメタル（TiN ）を示している。
同図においては、ｐ型のＳＯＩ基板３と接する側の導電体７a （第１のピンプラグ）の側壁にもバリアメタル19が設けられている以外は第１の実施例と同じ構造のＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例の効果を可能にすることができる。
【０００８】
図５は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例で、貼り合わせＳＯＩウエハーを利用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜３、４b 、５〜７b 、12、13、16〜18は図２と同じ物を、20はゲート酸化膜（SiO₂）、21はゲート電極（PolySi／ＷSi）、22は酸化膜（SiO₂）、23は下地酸化膜（SiO₂）、24はサイドウオール（SiO₂）を示している。
同図においては、ｐ型のＳＯＩ基板３に、ゲート電極（PolySi／ＷSi）21に自己整合してｎ型のソースドレイン領域を形成し、サイドウオール24に自己整合してｎ⁺ 型のソースドレイン領域を形成していること及びサイドウオール24の幅があるため、同じ側断面に記載できるように、ｎ⁺ 型のソースドレイン領域の両側に第１及び第２のピンプラグを形成している以外はほぼ第１の実施例と同じ構造のＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、慣例的なサイドウオールによるＬＤＤ構造のＭＩＳ電界効果トランジスタにおいても、ゲート電極の抵抗の低減はできないが、それ以外はほぼ第１の実施例と同様の効果を得ることが可能である。
【０００９】
図６は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例で、ｐ型のシリコン基板１に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１、４b 〜13、16〜18は図２と同じ物を示している。
同図においては、ｐ型のＳＯＩ基板ではなく、ｐ型のシリコン基板１にピンプラグのＭＩＳ電界効果トランジスタを形成している以外はほぼ第１の実施例と同じ構造のＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、ｐ型のＳＯＩ基板ではなく、ｐ型のシリコン基板１にも本願発明の高集積なピンプラグ構造のＭＩＳ電界効果トランジスタを形成でき、ＳＯＩ構造特有の接合容量及び空乏層容量の低減はできないが、それ以外はほぼ第１の実施例と同様の効果を得ることが可能である。
なお本願発明は上記説明に限定されることなく、例えば、ゲート電極は通常のポリサイドゲート（polySi／ＷSi）でもよく、第１のピンプラグはソースドレイン領域と同一導電型の不純物が導入されたpolySi膜でもよく、不純物からなるソースドレイン領域の形成は、低濃度領域を含まない高濃度のみからなるソースドレイン領域（特にＰチャネルのＭＩＳ電界効果トランジスタの場合）を形成してもよい。またＮチャネルのＭＩＳ電界効果トランジスタばかりでなく、ＰチャネルのＭＩＳ電界効果トランジスタを形成しても、あるいはＣ−ＭＯＳを形成してもよい。またＳＯＩウエハーとして貼り合わせウエハーを使用した場合について説明したが、本発明はＳＯＩウエハーの形成方法には限定されず、どのような方法を用いてＳＯＩ構造を形成しても本発明は成立する。
【００１０】
次いで本発明に係るＭＩＳ電界効果トランジスタの製造方法の一実施例について図７〜図１３及び図２を参照して説明する。ただし、ここでは本発明のＭＩＳ電界効果トランジスタの形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
図７
ｐ型の第１のシリコン基板１上に500nm 程度の酸化膜２を介して貼り合わせられた100nm 程度のｐ型の第２のシリコン基板３（ｐ型のＳＯＩ基板）からなる貼り合わせウエハーに化学気相成長により、５nm程度の酸化膜(SiO₂)25、250nm 程度の窒化膜(Si₃N₄) 26を順次成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、窒化膜26及び酸化膜21を選択的に異方性ドライエッチングし、素子分離領域形成用の第１のトレンチ４a （チャネル幅方向を画定、図示せず）を形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長酸化膜(SiO₂)を成長し、化学的機械研磨（ＣＭＰ）して、素子分離領域形成用の第１のトレンチ４a に埋め込む。（図示せず）次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）及び第１のトレンチ素子分離領域形成用の酸化膜４a をマスク層として、窒化膜26を選択的に異方性ドライエッチングし、素子分離領域形成用の第２のトレンチ４b （チャネル長方向を画定）形成用の開孔部を形成する。
図８
次いで開孔部のｐ型のＳＯＩ基板３に燐をイオン注入する。連続して、開孔部のｐ型のＳＯＩ基板３に砒素をイオン注入する。次いでレジスト（図示せず）を除去する。次いでｐ型のＳＯＩ基板３に硼素をイオン注入し、閾値電圧の制御をおこなう。次いで 900℃程度のN₂アニールを加えることにより、燐と砒素の拡散係数の差により横方向拡散の制御がおこなわれたｎ⁺ 型ソースドレイン領域６及びｎ型ソースドレイン領域５を形成する。（燐と砒素の横方向拡散の制御を別々の熱処理によりおこなってもよい。）次いで開孔部の酸化膜25及びｐ型のＳＯＩ基板３を順次異方性ドライエッチングし、素子分離領域形成用の第２のトレンチ４b （チャネル長方向を画定）を形成する。
図９
次いで化学気相成長により、タングステン膜（Ｗ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、素子分離領域形成用の第２のトレンチ４b にタングステン膜（Ｗ）を埋め込む。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）、第１のトレンチ素子分離領域形成用の酸化膜４a 及び窒化膜26をマスク層として、タングステン膜を選択的に異方性ドライエッチングし、第１のピンプラグ７a を形成する。次いでレジスト（図示せず）を除去する。
図１０
次いで化学気相成長酸化膜(SiO₂)を成長し、化学的機械研磨（ＣＭＰ）して、再び開孔した素子分離領域形成用の第２のトレンチ４b に埋め込み、素子分離領域を完成する。
図１１
次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、第１のトレンチ素子分離領域形成用の酸化膜４a （ゲート電極の配線体との接続部及び突き出し部 250 nm程度）を異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いで残された窒化膜26及び酸化膜25を異方性ドライエッチングする。次いで15nm程度のゲート酸化膜８（SiO₂／Ta₂O₅ ）を成長する。次いで20nm程度のバリアメタル（TiN ）９及びゲート電極となるAl10を成長する。次いで化学的機械研磨（ＣＭＰ）によりAl及びバリアメタル（TiN ）を研磨し、ゲート電極用の開孔に埋め込む。次いでAl及びバリアメタル（TiN ）を50nm程度異方性ドライエッチングする。次いで化学気相成長酸化膜(SiO₂)11を成長し、化学的機械研磨（ＣＭＰ）して、Al及びバリアメタル（TiN ）上のゲート電極用の開孔に平坦に埋め込む。
図１２
次いで平坦な酸化膜（第１のトレンチ素子分離領域形成用の酸化膜４a 、第２のトレンチ素子分離領域形成用の酸化膜４b 及びゲート電極用の開孔埋め込み酸化膜11）中に表面が露出した第１のピンプラグ７a 上にのみ第２のピンプラグ７b となる選択化学気相成長タングステン膜を0.8μm 程度成長する。次いでバリアメタル（TiN ）を全面に成長する。次いで、異方性ドライエッチングし、第２のピンプラグ７b の側壁にのみバリアメタル（TiN ）を残す。
図１３
次いで化学気相成長により、0.8μm 程度の燐珪酸ガラス（PSG ）膜13を成長する。次いで化学的機械研磨（ＣＭＰ）して、第２のピンプラグ７b を有する平坦な燐珪酸ガラス（PSG ）膜13を形成する。以後チャネル幅方向なので図示はされていないが（チャネル幅方向の図３参照）、通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＰＳＧ膜11を選択的に異方性ドライエッチングして、ゲート電極の配線体との接続部にコンタクトホールを開孔する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるTi、TiN 14を順次成長する。次いで化学気相成長により全面にタングステン膜（Ｗ）を成長する。次いで化学的機械研磨（ＣＭＰ）によりコンタクトホールに埋め込み、プラグ（Ｗ）15を形成する。
図２
次いでスパッタにより、バリアメタルとなるTi、TiN 16を順次成長する。次いでスパッタにより、配線となるAl（数％のCuを含む）17を0.8μm 程度成長する。次いでスパッタにより、バリアメタルとなるTi、TiN 18を順次成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、バリアメタル（Ti／TiN ）18、Al（数％のCuを含む）17及びバリアメタル（Ti／TiN ）16を異方性ドライエッチングしてAlCu配線17を形成し、本願発明のＭＩＳ電界効果トランジスタを完成する。
なお上記製造方法において、第２のトレンチ素子分離領域（チャネル長方向を画定）に一旦タングステン膜を埋め込み、このタングステン膜の一部を異方性ドライエッチングにより残し、第１のピンプラグを形成し、開孔部に酸化膜を埋め込み素子分離領域（フィールド）を形成しているが、酸化膜中に形成する100nm 角程度の開孔（アスペクト比４程度）に導電膜を均一に埋め込めれば（第１のピンプラグとなる）、酸化膜を埋め込んだ第２のトレンチ素子分離領域の一部に微細な開孔を設け、導電膜を埋め込んで第１のピンプラグを形成してもよい。
【００１１】
【発明の効果】
以上説明のように本発明によれば、第１のシリコン基板上に酸化膜を介して貼り合わせられ、素子分離領域形成用の第１のトレンチによりチャネル幅方向が画定され、素子分離領域形成用の第２のトレンチによりチャネル長方向が画定された微細なＳＯＩ基板が設けられ、このＳＯＩ基板の直上にはゲート酸化膜を介して設けられたゲート電極が設けられ、またＳＯＩ基板のチャネル長方向の２側面に設けられた低濃度及び高濃度のソースドレイン領域に一部を接してピンプラグが設けられ、このピンプラグに配線体が接続され、ピンプラグ及びＳＯＩ基板の側面はフィールド酸化膜により絶縁分離された構造に形成された微細なＭＩＳ電界効果トランジスタを形成できる。
したがって、ＳＯＩ基板のチャネル幅方向の２側面を酸化膜を埋め込んだ第１のトレンチにより画定し、ＳＯＩ基板のチャネル長方向の２側面を酸化膜を埋め込んだ第２のトレンチにより画定でき、この微細なＳＯＩ基板にチャネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域を形成でき、且つゲート電極をゲート酸化膜を介して、ＳＯＩ基板直上に形成できること及び酸化膜を埋め込んだ素子分離領域の第２のトレンチの一部に設けたピンプラグの側面接続により、高濃度のソースドレイン領域との接続をとることができること等により、ソースドレイン領域の表面上の占有面積を必要としない構造に形成できるため、極めて微細なＭＩＳ電界効果トランジスタが形成でき、高集積化が可能となる。
またソースドレイン領域のコンタクト抵抗に影響されない完全空乏化した薄膜のＳＯＩ基板にＭＩＳ電界効果トランジスタを形成できるため、接合容量の低減（ほとんど零）、空乏層容量の除去、閾値電圧の低減及び微細なソースドレイン領域を形成できることによるソースドレイン領域の抵抗の低減も可能である。
また高誘電率を有するTa₂O₅ をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減も可能である。
即ち、極めて高速、低電力、高信頼及び高集積な大規模半導体集積回路の形成を可能とするピンプラグ構造のＭＩＳ電界効果トランジスタを得ることが可能となる。
【図面の簡単な説明】
【図１】本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式平面図
【図２】本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（図１のｐ−ｐ矢視断面図）
【図３】本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（図１のｑ−ｑ矢視断面図）
【図４】本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図
【図５】本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図
【図６】本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図
【図７】本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図８】本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図９】本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１０】本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１１】本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１２】本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１３】本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１４】従来のＭＩＳ電界効果トランジスタの模式側断面図
【符号の説明】
１ｐ型の第１のシリコン基板
２貼り合わせ用酸化膜（SiO₂）
３ｐ型の第２のシリコン基板（ｐ型のＳＯＩ基板）
４a 素子分離領域（フィールド）形成用の第１のトレンチ（チャネル幅方向を画定）及び埋め込み酸化膜（SiO₂）
４b 素子分離領域（フィールド）形成用の第２のトレンチ（チャネル長方向を画定）及び埋め込み酸化膜（SiO₂）
５ｎ型ソースドレイン領域
６ｎ⁺ 型ソースドレイン領域
７a 第１のピンプラグ（化学気相成長タングステン膜）
７b 第２のピンプラグ（選択化学気相成長タングステン膜）
８ゲート酸化膜（SiO₂／Ta₂O₅ ）
９バリアメタル（TiN ）
10 ゲート電極（Al）
11 埋め込み酸化膜（SiO₂）
12 バリアメタル（TiN ）
13 燐珪酸ガラス（PSG ）膜
14 バリアメタル（Ti／TiN ）
15 プラグ（Ｗ）
16 バリアメタル（Ti／TiN ）
17 AlCu配線
18 バリアメタル（Ti／TiN ）
19 バリアメタル（TiN ）
20 ゲート酸化膜（SiO₂）
21 ゲート電極（PolySi／ＷSi）
22 酸化膜（SiO₂）
23 下地酸化膜（SiO₂）
24 サイドウオール（SiO₂）
25 酸化膜（SiO₂）
26 窒化膜(Si₃N₄)[0001]
[Industrial application fields]
The present invention relates to an SOI structure semiconductor integrated circuit, and more particularly to a high-speed and highly integrated SOI structure short channel MIS field effect transistor.
Conventionally, an SOI-structured short-channel MIS field-effect transistor is an LDD-structured MIS field-effect transistor using a sidewall formed on an SOI substrate separated by an insulating film. In the meantime, the speed and power consumption are reduced by reducing the threshold voltage, etc., but on the other hand, since it is formed on a fully depleted thin film SOI substrate, the contact resistance of the source / drain region increases and each In spite of the fact that element resistance has not been reduced, the speed has not been achieved despite the fact that miniaturization has been attempted, and high integration has not been achieved other than by miniaturizing the pattern dimensions of each element. There were disadvantages such as.
Therefore, there is a demand for means capable of forming an MIS field effect transistor having an SOI structure that can be further highly integrated, reduce the resistance of each element including the contact resistance, and achieve higher speed.
[0002]
[Prior art]
FIG. 14 is a schematic side sectional view of a conventional MIS field effect transistor, showing a part of a semiconductor integrated circuit including an SOI type N-channel MIS field effect transistor formed by using a bonded SOI wafer. Is a p-type first silicon (Si) substrate, 52 is a bonding oxide film, 53 is a p-type second silicon substrate (SOI substrate), 54 is an element isolation region forming trench and a buried oxide film, 55 Is an n-type source / drain region, 56 is n ⁺ Type source / drain region 57 is a gate oxide film (SiO ₂ ), 58 is a gate electrode, 59 is a base oxide film, 60 is a sidewall, 61 is an oxide film for impurity blocking, 62 is a PSG film, 63 is a barrier metal (Ti / TiN), 64 is a plug (W), 65 is Barrier metal (Ti / TiN), 66 is an AlCu wiring, and 67 is a barrier metal (Ti / TiN).
In this figure, a thin film p-type bonded to a p-type first silicon substrate 51 via an oxide film 52 and insulated and isolated in an island shape by a trench for forming an element isolation region and a buried oxide film 54. A second silicon substrate (SOI substrate) 53 is formed, and an N-channel LDD structure MIS field effect transistor is formed on the p-type second silicon substrate (SOI substrate) 53.
Therefore, it is usual to reduce junction capacitance by forming a source / drain region surrounded by an insulating film, reduce depletion layer capacitance by being able to completely deplete an SOI substrate, and reducing threshold voltage by improving subthreshold characteristics. As compared with a semiconductor integrated circuit formed of MIS field effect transistors formed on a bulk wafer, the speed and power can be reduced. However, in order to completely deplete the SOI substrate, it is necessary to reduce the thickness (about 0.1 μm). When etching the PSG film when opening the contact hole, the SOI substrate forming the source / drain region is over-etched. However, the increase in the contact resistance of the source / drain region, the resistance of the source / drain region and other elements cannot be reduced, and the like, and the MIS electric field effect is not increased. There are drawbacks such as further high integration other than miniaturization of each element forming the transistor.
[0003]
[Problems to be solved by the invention]
The problem to be solved by the present invention is that, as shown in the prior art, in order to obtain a MIS field effect transistor with improved high speed, a fully depleted thin film SOI substrate is required. Since the source / drain region is formed on the SOI substrate, it is inevitable that the SOI substrate forming the source / drain region is over-etched when the interlayer insulating film is etched when the electrode contact window is opened. The contact resistance of the source / drain region increases, but the capacitance can be reduced, but the resistance of the thin source / drain region and the resistance of other elements cannot be reduced. In addition to the fact that high speed could not be achieved, and other than the miniaturization of each element forming the MIS field effect transistor. Made of a high integration density, it is not possible, etc., it could not be formed a MIS field-effect transistor of the SOI structure having both a higher speed and higher integration.
[0004]
[Means for Solving the Problems]
The above-described problems include a semiconductor substrate of one conductivity type, an insulating film provided on the semiconductor substrate, a semiconductor layer (SOI substrate) provided on the insulating film and separated in an island shape, and the SOI substrate. Directly above Part Through the gate insulating film In self-alignment with the SOI substrate A provided gate electrode; Generally just below the gate electrode, Source / drain regions provided on two opposite side surfaces (two side surfaces in the channel length direction) of the SOI substrate and a part of the two side surfaces of the SOI substrate provided with the source / drain regions, which are insulated from the gate electrode. A conductor provided in contact with the conductor, a field insulating film provided on a side surface of the conductor and the SOI substrate, and a wiring body connected to the conductor. The upper surfaces of the conductor and the field insulating film have the same height. This is solved by the MIS field effect transistor of the present invention.
[0005]
[Operation]
That is, in the MIS field effect transistor of the present invention, the channel width direction is defined by the first trench for forming the element isolation region (field) which is bonded to the p-type first silicon substrate via the oxide film. A fine p-type SOI substrate whose channel length direction is defined by a second trench for forming an element isolation region (field) is provided, and a gate oxide film (SiO 2) is directly above the p-type SOI substrate. ₂ / Ta ₂ O _Five ) Are provided on the low-concentration and high-concentration source / drain regions provided on the two opposing side surfaces (two side surfaces in the channel length direction) of the p-type SOI substrate. A conductor (first pin plug) is provided in contact therewith, and an AlCu wiring having a conductor (second pin plug) provided on the conductor (first pin plug) and self-aligned thereon, and having barrier metals above and below A fine SOI type MIS field effect transistor is formed which has a structure in which the conductor (first pin plug) and the side surface of the p type SOI substrate are surrounded by a field oxide film. .
Therefore, two side surfaces (two side surfaces in the channel width direction) of the SOI substrate are defined by the first trenches embedded with the oxide film, and two side surfaces (two side surfaces in the channel length direction) of the SOI substrate are embedded in the oxide film. The channel region, the low concentration source / drain region, and the very small high concentration source / drain region can be formed on the fine SOI substrate, and the gate electrode is formed directly on the SOI substrate via the gate oxide film. High-concentration source / drain regions can be obtained by connecting the side surfaces of pin plugs provided in a part of the second trench in the element isolation region in which the oxide film is embedded (except for the connection portion of the gate electrode to the wiring body and the protruding portion). Can be formed in a structure that does not require an occupied area on the surface of the source / drain region compared to the conventional example. It can be formed very fine MIS field-effect transistor, and can be highly integrated.
In addition, since a MIS field effect transistor can be formed on a fully depleted thin film SOI substrate that is not affected by the contact resistance of the source / drain region, the junction capacitance is reduced (almost zero), the depletion layer capacitance is removed, the threshold voltage is reduced, and the fineness is reduced. Since the source / drain region can be formed, the resistance of the source / drain region can be reduced.
Ta with high dielectric constant ₂ O _Five Can be used as a gate oxide film, so that the gate oxide film can be thickened, and a minute current leakage between the gate electrode and the SOI substrate can be improved and the gate capacitance can be reduced.
That is, it is possible to obtain a MIS field effect transistor (referred to as a MIS field effect transistor having a pin plug structure) having a fine plug side connection structure that enables formation of a large-scale semiconductor integrated circuit with extremely high speed, low power, high reliability, and high integration. it can.
[0006]
【Example】
Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
FIG. 1 is a schematic plan view of a first embodiment of the MIS field effect transistor of the present invention, and FIG. 2 is a schematic side sectional view of the first embodiment of the MIS field effect transistor of the present invention (pp arrow in FIG. 1). 3 is a schematic side sectional view of the first embodiment of the MIS field effect transistor of the present invention (qq arrow sectional view of FIG. 1), and FIG. 4 is the MIS field effect transistor of the present invention. 5 is a schematic side sectional view of the second embodiment, FIG. 5 is a schematic side sectional view of the third embodiment of the MIS field effect transistor of the present invention, and FIG. 6 is a fourth embodiment of the MIS field effect transistor of the present invention. Schematic side sectional views and FIGS. 7 to 13 are process sectional views of one embodiment of the manufacturing method of the MIS field effect transistor of the present invention.
Throughout the drawings, the same object is denoted by the same reference numeral. The oblique lines in the side sectional view are written only on the main insulating film.
1 to 3 show a first embodiment of the MIS field effect transistor according to the present invention. FIG. 1 is a schematic plan view, FIG. 2 is a schematic side sectional view (a sectional view taken along the line pp in FIG. 1, MIS field effect). 3 is a schematic side cross-sectional view (a cross-sectional view taken along the line q-q in FIG. 1 and a channel width direction of the MIS field-effect transistor), and FIG. 3 is an SOI structure formed using a bonded SOI wafer. 1 shows a part of a semiconductor integrated circuit including an N-channel MIS field effect transistor. ¹⁵ cm ^-3 A p-type first silicon substrate of about 2 and an oxide film for bonding (SiO2) of about 500 nm ₂ ) 3 is a p-type second silicon substrate (SOI substrate) having a thickness of about 100 nm, 4a is a first trench for defining an element isolation region (field) (defining a channel width direction) and a buried oxide film ( SiO ₂ 4b is a second trench for defining an element isolation region (field) (defining a channel length direction) and a buried oxide film (SiO 2). ₂ ) 5 is 10 ¹⁷ cm ^-3 N-type source / drain region, 6 is 10 ²⁰ cm ^-3 Degree n ⁺ Type source / drain region, 7a is a first pin plug (chemical vapor deposition tungsten film) of about 100 nm square, 7b is a second pin plug (selective chemical vapor deposition tungsten film) of about 100 nm square, and 8 is a gate of about 15 nm. Oxide film (SiO ₂ / Ta ₂ O _Five ), 9 is a barrier metal (TiN) of about 20 nm, 10 is a gate electrode (Al) having a gate length of about 0.2 μm, and 11 is a buried oxide film (SiO 2). ₂ ), 12 is about 20 nm barrier metal (TiN), 13 is about 0.8 μm phosphosilicate glass (PSG) film, 14 is about 50 nm barrier metal (Ti / TiN), 15 is plug (W), 16 is 50 nm A barrier metal (Ti / TiN) of about 17, 17 is an AlCu wiring of about 0.8 μm, and 18 is a barrier metal (Ti / TiN) of about 50 nm.
FIG. 1 is a plan view of a MIS field effect transistor having a pin plug structure according to a first embodiment of the present invention. The channel width direction is defined by a first trench 4a for forming an element isolation region (field). The channel length direction is demarcated by the second trench 4b for forming an element isolation region (field). Although not shown directly under the gate electrode 10, n-type and n-type are formed on both sides. ⁺ Type source / drain regions (5, 6) are provided. A conductor 7b (a second pin plug and a first pin plug 7a is also provided immediately below) is provided in a part of the second trench 4b in which the oxide film is embedded, and n is provided immediately below the gate electrode 10. ⁺ An AlCu wiring 17 (source / drain region wiring) is connected to a conductor 7b (second pin plug) connected to the side surface of the type source / drain region 6 (not shown). Here, although the fine conductors 7b are formed in a self-aligned manner, the AlCu wirings 17 connected to the conductor 7b need to be spaced from each other, and thus are formed shifted in the channel width direction. (In FIG. 2, the right side pin plug is not shown in order to show a cross-sectional view taken along the line pp.)
In FIG. 2 (a cross-sectional view taken along the line pp in FIG. 1), a second silicon for forming an element isolation region (field) is formed on a p-type first silicon substrate 1 via an oxide film 2. A fine p-type SOI substrate 3 defined by the trench 4b is provided, and a gate oxide film (SiO 2) is directly above the p-type SOI substrate 3. ₂ / Ta ₂ O _Five ) A gate electrode (Al) 10 having a barrier metal (TiN) 9 provided through 8 is provided, and provided on two opposing side surfaces (two side surfaces in the channel length direction) of the p-type SOI substrate 3. n-type and n ⁺ A conductor 7a (first pin plug) is provided in contact with a part of the type source / drain region (5, 6), and self-aligned with the conductor 7b (first pin plug). 2 pin plugs) and are connected to an AlCu wiring 17 having barrier metals (Ti / TiN) (16, 18) on the upper and lower sides, and the conductor 7a (first pin plug) and the p-type SOI substrate 3 An SOI type MIS field effect transistor having a structure in which the side surface is surrounded by the field oxide film 4b is formed.
In FIG. 3 (a cross-sectional view taken along the line q-q in FIG. 1), the first silicon substrate 1 is bonded to the p-type first silicon substrate 1 via the oxide film 2 to form an element isolation region (field). A p-type SOI substrate 3 defined by the trench 4a is provided, and a gate oxide film (SiO 2) is formed on the p-type SOI substrate 3. ₂ / Ta ₂ O _Five ) 8 is provided with a gate electrode (Al) 10 having a barrier metal (TiN) 9 and a plug 15 having a barrier metal (Ti / TiN) 14 provided on a part of the gate electrode (Al) 10. The AlCu wiring 17 having the barrier metal (Ti / TiN) (16, 18) on the upper and lower sides is connected to the AlCu wiring 17.
The pin plug of the present invention (meaning extremely fine plug)
(1) Of the conductive film once buried in the second trench defining the channel length direction of the SOI substrate (the source / drain region is formed on the side surface), a part of the conductive film connected to the side surface of the SOI substrate A first stage to leave by etching and form a first pin plug;
(2) a second step of flatly embedding an oxide film for element isolation in the second trench from which the conductive film other than the first pin plug is removed;
(3) a third step of flatly forming a gate electrode having an oxide film on the upper portion directly over the SOI substrate through a gate oxide film;
(4) a fourth stage in which a selective chemical vapor deposition conductive film is grown only on the first pin plug exposed in the planarized oxide film (to form a columnar shape) to form a second pin plug;
(5) a fifth step of forming a barrier metal only on the side wall of the second pin plug;
(6) A sixth step of flatly forming an interlayer insulating film including a second pin plug whose surface is exposed by laminating an interlayer insulating film over the entire surface and performing chemical mechanical polishing (CMP);
(7) Seventh step of forming a wiring body on the second pin plug
A fine pin plug is formed without using a step of filling a fine contact hole (100 nm square or less) opened in an insulating film with a conductive film (it seems that uniform filling is impossible). .
Therefore, two side surfaces (two side surfaces in the channel width direction) of the SOI substrate are defined by the first trenches embedded with the oxide film, and two side surfaces (two side surfaces in the channel length direction) of the SOI substrate are embedded in the oxide film. The channel region, the low-concentration source / drain region and the very small high-concentration source / drain region can be formed on the fine SOI substrate, and the gate electrode is directly above the SOI substrate via the gate oxide film. High-concentration source / drain due to the side connection of the pin plug provided in a part of the second trench in the element isolation region in which the oxide film is embedded (except for the connection portion of the gate electrode to the wiring body and the protruding portion) Since it can be connected to the region, it can be formed in a structure that does not require an occupied area on the surface of the source / drain region as compared with the conventional example. Because, it very fine MIS field effect transistor is formed, thereby enabling high integration.
In addition, MIS field-effect transistors can be formed on a fully-depleted thin-film SOI substrate that is not affected by the contact resistance of the source / drain regions, thereby reducing junction capacitance (almost zero), eliminating depletion layer capacitance, reducing threshold voltage, and fine source It is possible to reduce the resistance of the source / drain region by forming the drain region and to reduce the resistance of the gate electrode by forming the gate electrode of the low melting point metal after forming the source / drain region.
Ta with high dielectric constant ₂ O _Five Can be used as a gate oxide film, so that the gate oxide film can be thickened, and a minute current leakage between the gate electrode and the SOI substrate can be improved and the gate capacitance can be reduced.
As a result, an SOI-type MIS field effect transistor having a pin plug structure having high speed, low power, high reliability, and high integration can be obtained.
[0007]
FIG. 4 is a second embodiment of the MIS field effect transistor according to the present invention, and shows a part of a semiconductor integrated circuit including an N-channel MIS field effect transistor having an SOI structure formed by using a bonded SOI wafer. , 1-3, 4b, 5-13, 16-18 are the same as in FIG. 2, and 19 is a barrier metal (TiN).
In the figure, the MIS field effect of the same structure as in the first embodiment, except that the barrier metal 19 is also provided on the side wall of the conductor 7a (first pin plug) on the side in contact with the p-type SOI substrate 3. A transistor is formed.
Also in this embodiment, the effect of the first embodiment can be made possible.
[0008]
FIG. 5 is a third embodiment of the MIS field effect transistor according to the present invention, and shows a part of a semiconductor integrated circuit including an N-channel MIS field effect transistor having an SOI structure formed by using a bonded SOI wafer. , 1-3, 4b, 5-7b, 12, 13, 16-18 are the same as in FIG. 2, and 20 is a gate oxide film (SiO ₂ ), 21 is a gate electrode (PolySi / WSi), 22 is an oxide film (SiO ₂ ), 23 is the underlying oxide film (SiO ₂ ), 24 is side wall (SiO ₂ ).
In the figure, an n-type source / drain region is formed on a p-type SOI substrate 3 by self-alignment with a gate electrode (PolySi / WSi) 21, and n-type by self-alignment with a sidewall 24. ⁺ Since the source / drain region of the mold is formed and the width of the side wall 24 is present, n can be described in the same side section. ⁺ A MIS field effect transistor having substantially the same structure as that of the first embodiment is formed except that first and second pin plugs are formed on both sides of the source / drain region of the type.
In the present embodiment, the resistance of the gate electrode cannot be reduced even in the MIS field effect transistor having the LDD structure by the conventional side wall, but it is possible to obtain almost the same effect as the first embodiment except for the above. It is.
[0009]
FIG. 6 shows a fourth embodiment of the MIS field-effect transistor according to the present invention, and shows a part of a semiconductor integrated circuit including an N-channel MIS field-effect transistor formed on a p-type silicon substrate 1. -13 and 16-18 have shown the same thing as FIG.
In the figure, an MIS field effect transistor having substantially the same structure as that of the first embodiment is formed except that a pin plug MIS field effect transistor is formed on a p type silicon substrate 1 instead of a p type SOI substrate. ing.
In this embodiment, the highly integrated pin plug structure MIS field effect transistor of the present invention can be formed on the p-type silicon substrate 1 instead of the p-type SOI substrate, and the junction capacitance and depletion layer capacitance peculiar to the SOI structure can be formed. Although it cannot be reduced, it is possible to obtain almost the same effects as those of the first embodiment except for the above.
The present invention is not limited to the above description. For example, the gate electrode may be a normal polycide gate (polySi / WSi), and the first pin plug is polySi in which an impurity having the same conductivity type as the source / drain region is introduced. The source / drain region made of impurities may be formed by forming a source / drain region (notably a P-channel MIS field effect transistor) having only a high concentration without including a low concentration region. Further, not only an N channel MIS field effect transistor but also a P channel MIS field effect transistor or a C-MOS may be formed. Although a case where a bonded wafer is used as an SOI wafer has been described, the present invention is not limited to a method for forming an SOI wafer, and the present invention can be realized by any method used to form an SOI structure.
[0010]
Next, an embodiment of a method for manufacturing a MIS field effect transistor according to the present invention will be described with reference to FIGS. However, here, only the manufacturing method relating to the formation of the MIS field effect transistor of the present invention is described, and the description of the manufacturing method relating to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit. Is omitted.
FIG.
A bonded wafer composed of a p-type second silicon substrate 3 (p-type SOI substrate) of about 100 nm bonded to a p-type first silicon substrate 1 via an oxide film 2 of about 500 nm is chemically applied. Oxide film (SiO ₂ ) Nitride film (Si _Three N _Four ) Growing 26 sequentially. Next, using a normal photolithography technique, the nitride film 26 and the oxide film 21 are selectively anisotropic dry etched using a resist (not shown) as a mask layer to form a first trench 4a for forming an element isolation region. (Channel width direction is defined, not shown). Next, the resist (not shown) is removed. Next, chemical vapor deposition oxide film (SiO ₂ ), And chemical mechanical polishing (CMP) is performed to fill the first trench 4a for element isolation region formation. (Not shown) Next, using a normal photolithography technique, the nitride film 26 is selectively anisotropically formed using the resist (not shown) and the oxide film 4a for forming the first trench element isolation region as a mask layer. Dry etching is performed to form an opening for forming a second trench 4b (defining a channel length direction) for forming an element isolation region.
FIG.
Next, phosphorus is ion-implanted into the p-type SOI substrate 3 in the opening. Subsequently, arsenic is ion-implanted into the p-type SOI substrate 3 in the opening. Next, the resist (not shown) is removed. Next, boron ions are implanted into the p-type SOI substrate 3 to control the threshold voltage. Next, N at about 900 ℃ ₂ By adding annealing, the lateral diffusion was controlled by the difference in diffusion coefficient between phosphorus and arsenic. ⁺ A type source / drain region 6 and an n type source / drain region 5 are formed. (The lateral diffusion of phosphorus and arsenic may be controlled by separate heat treatments.) Next, the oxide film 25 in the opening and the p-type SOI substrate 3 are sequentially subjected to anisotropic dry etching to form an element isolation region. The second trench 4b (defining the channel length direction) is formed.
FIG.
Next, a tungsten film (W) is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed, and a tungsten film (W) is buried in the second trench 4b for element isolation region formation. Next, using an ordinary photolithography technique, the tungsten film is selectively anisotropically etched by using a resist (not shown), the oxide film 4a for forming the first trench element isolation region and the nitride film 26 as a mask layer. Then, the first pin plug 7a is formed. Next, the resist (not shown) is removed.
FIG.
Next, chemical vapor deposition oxide film (SiO ₂ ) Is grown, and chemical mechanical polishing (CMP) is performed to fill the second trench 4b for forming an element isolation region which has been opened again, thereby completing the element isolation region.
FIG.
Next, using a normal photolithography technique, using a resist (not shown) as a mask layer, the oxide film 4a for forming the first trench element isolation region (connection portion of the gate electrode to the wiring body and protruding portion of about 250 nm) ) Anisotropic dry etching. Next, the resist (not shown) is removed. Next, the remaining nitride film 26 and oxide film 25 are subjected to anisotropic dry etching. Next, a gate oxide film 8 of about 15 nm (SiO ₂ / Ta ₂ O _Five ) Grow. Next, barrier metal (TiN) 9 having a thickness of about 20 nm and Al10 serving as a gate electrode are grown. Then, Al and barrier metal (TiN) are polished by chemical mechanical polishing (CMP) and embedded in the opening for the gate electrode. Next, Al and barrier metal (TiN) are anisotropically etched by about 50 nm. Next, chemical vapor deposition oxide film (SiO ₂ ) 11 is grown and chemically mechanically polished (CMP), and is flatly embedded in the opening for the gate electrode on the Al and barrier metal (TiN).
FIG.
Next, the surface is exposed in a flat oxide film (the oxide film 4a for forming the first trench element isolation region, the oxide film 4b for forming the second trench element isolation region, and the opening buried oxide film 11 for the gate electrode). A selective chemical vapor deposition tungsten film to be the second pin plug 7b is grown only on the first pin plug 7a by about 0.8 μm. Next, barrier metal (TiN) is grown on the entire surface. Next, anisotropic dry etching is performed to leave a barrier metal (TiN) only on the side wall of the second pin plug 7b.
FIG.
Next, a phosphosilicate glass (PSG) film 13 of about 0.8 μm is grown by chemical vapor deposition. Then, chemical mechanical polishing (CMP) is performed to form a flat phosphosilicate glass (PSG) film 13 having a second pin plug 7b. Although not shown since it is in the channel width direction (refer to FIG. 3 in the channel width direction), the PSG film 11 is selectively anisotropic using a resist (not shown) as a mask layer by using a normal photolithography technique. Dry etching is performed to form a contact hole at the connection portion of the gate electrode with the wiring body. Next, the resist (not shown) is removed. Next, Ti and TiN 14 as barrier metals are successively grown by sputtering. Next, a tungsten film (W) is grown on the entire surface by chemical vapor deposition. Next, the contact holes are filled by chemical mechanical polishing (CMP) to form plugs (W) 15.
FIG.
Next, Ti and TiN 16 as barrier metals are successively grown by sputtering. Next, Al (containing several percent of Cu) 17 to be a wiring is grown to about 0.8 μm by sputtering. Next, Ti and TiN 18 as barrier metals are successively grown by sputtering. Next, using a normal photolithography technique, using a resist (not shown) as a mask layer, barrier metal (Ti / TiN) 18, Al (containing several percent of Cu) 17 and barrier metal (Ti / TiN) 16 are added. An AlCu wiring 17 is formed by anisotropic dry etching to complete the MIS field effect transistor of the present invention.
In the above manufacturing method, a tungsten film is once embedded in the second trench element isolation region (which defines the channel length direction), a part of this tungsten film is left by anisotropic dry etching, and a first pin plug is formed. An element isolation region (field) is formed by embedding an oxide film in the opening, but if the conductive film is uniformly embedded in an opening of about 100 nm square (aspect ratio of about 4) formed in the oxide film (first aspect) The first pin plug may be formed by providing a fine opening in a part of the second trench element isolation region in which the oxide film is buried and filling the conductive film.
[0011]
【Effect of the invention】
As described above, according to the present invention, the channel width direction is defined by the first trench for forming the element isolation region, which is bonded to the first silicon substrate via the oxide film. A fine SOI substrate whose channel length direction is defined by the second trench is provided, and a gate electrode provided via a gate oxide film is provided immediately above the SOI substrate, and the channel length direction of the SOI substrate A pin plug is provided in contact with the low-concentration and high-concentration source / drain regions provided on the two side surfaces, and a wiring body is connected to the pin plug, and the side surfaces of the pin plug and the SOI substrate are insulated and separated by a field oxide film. Thus, a fine MIS field effect transistor formed in the above structure can be formed.
Therefore, two side surfaces in the channel width direction of the SOI substrate can be defined by the first trench embedded with the oxide film, and two side surfaces in the channel length direction of the SOI substrate can be defined by the second trench embedded in the oxide film. A channel region, a low-concentration source / drain region and a very small high-concentration source / drain region can be formed on a simple SOI substrate, and a gate electrode can be formed directly on the SOI substrate via a gate oxide film and an oxide film is embedded. Since the side connection of the pin plug provided in a part of the second trench in the element isolation region can be connected to the high concentration source / drain region, an occupied area on the surface of the source / drain region is not required. Since the structure can be formed, an extremely fine MIS field-effect transistor can be formed and high integration can be achieved.
In addition, since a MIS field effect transistor can be formed on a fully depleted thin film SOI substrate that is not affected by the contact resistance of the source / drain region, the junction capacitance is reduced (almost zero), the depletion layer capacitance is removed, the threshold voltage is reduced, and the fineness is reduced. Since the source / drain region can be formed, the resistance of the source / drain region can be reduced.
Ta with high dielectric constant ₂ O _Five Can be used as a gate oxide film, so that the gate oxide film can be thickened, and a minute current leakage between the gate electrode and the SOI substrate can be improved and the gate capacitance can be reduced.
That is, it is possible to obtain a MIS field effect transistor having a pin plug structure that enables formation of a large-scale semiconductor integrated circuit with extremely high speed, low power, high reliability, and high integration.
[Brief description of the drawings]
FIG. 1 is a schematic plan view of a first embodiment of a MIS field effect transistor according to the present invention.
FIG. 2 is a schematic sectional side view of the first embodiment of the MIS field effect transistor of the present invention (sectional view taken along the line pp in FIG. 1).
FIG. 3 is a schematic side sectional view of the first embodiment of the MIS field effect transistor of the present invention (a cross-sectional view taken along the line q-q in FIG. 1).
FIG. 4 is a schematic side sectional view of a second embodiment of the MIS field effect transistor of the present invention.
FIG. 5 is a schematic side sectional view of a third embodiment of the MIS field-effect transistor of the present invention.
FIG. 6 is a schematic sectional side view of a fourth embodiment of the MIS field effect transistor of the present invention.
FIG. 7 is a process cross-sectional view of an embodiment of a method for manufacturing a MIS field effect transistor according to the present invention.
FIG. 8 is a process cross-sectional view of an embodiment of a method for manufacturing a MIS field effect transistor according to the present invention.
FIG. 9 is a process cross-sectional view of an embodiment of a manufacturing method of a MIS field effect transistor according to the present invention.
FIG. 10 is a process cross-sectional view of an embodiment of a manufacturing method of a MIS field effect transistor according to the present invention.
FIG. 11 is a process cross-sectional view of an embodiment of a manufacturing method of a MIS field effect transistor according to the present invention.
FIG. 12 is a process cross-sectional view of an embodiment of a manufacturing method of a MIS field effect transistor according to the present invention.
FIG. 13 is a process cross-sectional view of one embodiment of a manufacturing method for a MIS field effect transistor of the present invention.
FIG. 14 is a schematic side sectional view of a conventional MIS field effect transistor.
[Explanation of symbols]
1 p-type first silicon substrate
2 Oxide film for bonding (SiO ₂ )
3 p-type second silicon substrate (p-type SOI substrate)
4a First trench for defining element isolation region (field) (defining the channel width direction) and buried oxide film (SiO ₂ )
4b Second trench for defining an element isolation region (field) (defining a channel length direction) and buried oxide film (SiO ₂ )
5 n-type source / drain region
6 n ⁺ Type source / drain region
7a First pin plug (chemical vapor deposition tungsten film)
7b Second pin plug (selective chemical vapor deposition tungsten film)
8 Gate oxide film (SiO ₂ / Ta ₂ O _Five )
9 Barrier metal (TiN)
10 Gate electrode (Al)
11 Embedded oxide film (SiO ₂ )
12 Barrier metal (TiN)
13 Phosphosilicate glass (PSG) film
14 Barrier metal (Ti / TiN)
15 Plug (W)
16 Barrier metal (Ti / TiN)
17 AlCu wiring
18 Barrier metal (Ti / TiN)
19 Barrier metal (TiN)
20 Gate oxide (SiO ₂ )
21 Gate electrode (PolySi / WSi)
22 Oxide film (SiO ₂ )
23 Base oxide film (SiO ₂ )
24 side wall (SiO ₂ )
25 Oxide film (SiO ₂ )
26 Nitride (Si _Three N _Four )

Claims

A semiconductor substrate of one conductivity type, said insulating film provided on a semiconductor substrate, is provided on the insulating film, a semiconductor layer separated into island shapes and (SOI substrate), a gate directly above portion of the SOI substrate A gate electrode provided in self-alignment with the SOI substrate through an insulating film, and a source / drain provided on two opposite side surfaces (two side surfaces in the channel length direction) of the SOI substrate, approximately directly below the gate electrode. And a conductor provided in contact with a part of two side surfaces of the SOI substrate provided with the source / drain region and insulated from the gate electrode, and provided around the side surfaces of the conductor and the SOI substrate. a field insulating film, and a wiring connected body on the conductor, MIS field effect transistor in which the upper surface of the conductor and the field insulating film is characterized by having the same height .

A part of the wiring body is made of a second conductor that is self-aligned with the conductor and is provided immediately above the conductor and has a barrier metal on all side surfaces. Item 2. The MIS field effect transistor according to Item 1.

Forming a selective chemical vapor deposition conductive film on the conductive region formed substantially flat with the insulating film in a semiconductor device in which the conductive region is exposed in a part of the insulating film formed on the semiconductor substrate; And forming a barrier metal on the entire surface including the conductive film, anisotropically etching the barrier metal to leave the barrier metal only on the sidewall of the conductive film, and forming an interlayer insulating film on the entire surface. And chemical mechanical polishing the interlayer insulating film to planarize the conductive film having a barrier metal on the interlayer insulating film and side walls, and forming a wiring body on the conductive film having a barrier metal on the side walls. MIS field effect transistor wiring manufacturing method comprising the steps of: