JP2004319808A - Mis field effect transistor and its manufacturing method - Google Patents

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JP2004319808A JP2003112457A JP2003112457A JP2004319808A JP 2004319808 A JP2004319808 A JP 2004319808A JP 2003112457 A JP2003112457 A JP 2003112457A JP 2003112457 A JP2003112457 A JP 2003112457A JP 2004319808 A JP2004319808 A JP 2004319808A
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Takehide Shirato
白土猛英
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Takehide Shirato
白土 猛英
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a vertical type MIS field effect transistor with a short channel. <P>SOLUTION: A trench element isolation region 2 is provided on a p-type silicon substrate 1, and a p-type channel stopper region 3 is provided on the bottom of the element isolation region 2. A column-structured p-type epitaxial semiconductor layer 4 is selectively provided on the silicon substrate 1. Drain regions 7, 6 are provided above the column structured semiconductor layer 4, and a source region 5 filling the bottom of the column-type structured semiconductor layer 4 is provided on the upper surface of the p-type silicon substrate 1. A gate electrode 12 having a barrier metal 11 is provided on the side surface of the semiconductor layer 4 through a gate oxide film 10, and a conductive film 9 is provided so as to be contacted with the upper part of drain regions 7 above the semiconductor layer 4. The vertical type MIS field effect transistor has a quasi SOI (silicon on insulator) structure provided with a channel enclose type low resistance metal gate electrode. AlCu wirings 17 having the upper and lower barrier metals in up-and-down are connected respectively to the MIS FET through a conductive plug 15 having the barrier metal 14. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【0001】 [0001]
【産業上の利用分野】 BACKGROUND OF THE INVENTION
本発明はSOI( ilicon nsulator)構造の半導体集積回路に係り、特に半導体基板(バルクウエハー)に、容易な製造プロセスにより、低コストな疑似SOI基板を形成し、この疑似SOI基板に、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのMIS電界効果トランジスタを含む半導体集積回路を形成することに関する。 The present invention relates to a semiconductor integrated circuit of SOI (S ilicon O n I nsulator ) structure, particularly in the semiconductor substrate (bulk wafer), the easy manufacturing process, to form a low-cost pseudo SOI substrate, in the pseudo SOI substrate high Speed, low power, high-performance, it relates to forming a semiconductor integrated circuit including a MIS field-effect transistor of high reliability and highly integrated short channel.
従来、SOI構造の半導体集積回路に関しては、均一な単結晶を持つ半導体基板を酸化膜を介して別の半導体基板に貼り合わせる、いわゆる貼り合わせSOIウエハーを使用した半導体集積回路が実用化されつつあるが、2枚の半導体基板を使用すること及び完全空乏化するために極めて薄いSOI基板を形成しなければならないこと等から歩留りが悪く、市販されている貼り合わせSOIウエハーは極めてコスト高であるという欠点がある。 One prior, for the semiconductor integrated circuit of SOI structure, a semiconductor substrate having a uniform monocrystalline through the oxide film bonded to another semiconductor substrate, a semiconductor integrated circuit using an SOI wafer combined so attached is being put to practical use that but the yield from such that it must form a very thin SOI substrate to be and fully depleted using the two semiconductor substrates is poor, SOI wafers bonded commercially available is very costly there is a drawback.
また通常の半導体基板(バルクウエハー)に酸素イオンを注入して高温の熱処理によりバルクウエハー内部に酸化膜を形成する、いわゆるSIMOX法( −eparation by IM planted OX ygen)によるSOI基板の形成においては、高価な高ドーズイオン注入マシンの購入、長時間の製造工程によるコスト高及び大口径ウエハーの使用における特性の不安定性の問題等の欠点があった。 Also forming an oxide film inside the bulk wafer by high-temperature heat treatment by injecting oxygen ions into normal semiconductor substrate (bulk wafer), in the formation of the SOI substrate by the so-called SIMOX method (S -eparation by IM planted OX ygen ) is the purchase of expensive high-dose ion implantation machine has a disadvantage of problems such as instability of the characteristics in the use of costly and large-diameter wafers due to long-term production processes.
現状では、コスト高の問題を無視して、極めて高速化及び低電力化を要する携帯機器やアナログ/デジタル混載のシステムLSI用に限り実用化しており、いずれもSOIウエハーを使用して慣例的なサイドウオールを利用したLDD( ightly oped rain)構造のショートチャネルのMIS電界効果トランジスタを周囲を絶縁膜で分離されたSOI基板に形成したもので、接合容量、空乏層容量、閾値電圧等を低減することにより高速化及び低電力化を計ったものであるが、一方薄膜のSOI基板に形成するためソースドレイン領域のコンタクト抵抗が増大すること及び各要素の抵抗の低減がなされていないこと等から微細化を計っている割には高速化が達成されていないという欠点があった。 At present, ignoring the cost problem, a routine use have been commercialized only for the system LSI of the mobile device and analog / digital mixed that require extremely high speed and low power consumption, the both SOI wafers around the MIS field effect transistor of short channel of the LDD utilizing sidewall (L ightly D oped D rain) structure obtained by forming the SOI substrate which are separated by an insulating layer, the junction capacitance, the depletion layer capacitance, threshold voltage, etc. although that measure the speed and lower power consumption by reducing the while that the reduction in the resistance of that and each element contact resistance of the source drain region is increased to form a thin film of the SOI substrate is not made in spite that measure the miniaturization from such a drawback that speed is not achieved. またSOI基板下の導電体(半導体基板又は下層配線)にゲート電極に印加される電圧と異なる電圧が印加された場合、SOI基板底部に生ずる微小なバックチャネルリークを制御できなかったことによる高信頼性が達成されていないという欠点もあった。 Also if the conductor under SOI substrate (semiconductor substrate or lower layer wiring) a different voltage applied to the gate electrode is applied, high by inability to control the small back channel leakage that occurs in the SOI substrate bottom sex was a drawback that it is not being achieved. またMIS電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存しているため、大口径ウエハーにおいては製造バラツキの制御が極めて難しく、MIS電界効果トランジスタの特性を許容範囲に制御することが難しくなりつつあるという欠点も顕著になってきている。 Also because they depend on the control of the gate length channel length to be used for the various characteristics of the MIS field effect transistor according to a photolithography technique, extremely difficult to control the manufacturing variations in the large diameter wafer, the characteristics of the MIS field-effect transistor disadvantage controlling the allowable range is becoming harder has become conspicuous.
そこで、高速大容量通信用あるいは携帯情報端末用の半導体集積回路等の製造を可能とする、低コストで、しかも容易なプロセスによりSOI構造が形成でき、さらなる高集積、高速、低電力、高信頼及び高性能が達成できるショートチャネルのMIS電界効果トランジスタを形成できる手段が要望されている。 Therefore, to enable the fabrication of a semiconductor integrated circuit for high-speed large-capacity communication or a portable information terminal, a low-cost, yet can SOI structure formed by easy process, higher integration, high speed, low power, high reliability and high performance MIS field effect transistor can be formed means of a short channel that can be achieved is desired.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
図33は従来の半導体装置の模式側断面図で、貼り合わせSOIウエハーを使用して形成したSOI構造のNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、51はp型のシリコン基板、52は貼り合わせ用酸化膜、53はp型のSOI基板、54は素子分離領域形成用トレンチ及び埋め込み酸化膜、55はn型ソースドレイン領域、56はn 型ソースドレイン領域、57はゲート酸化膜(SiO )、58はゲート電極(WSi/PolySi)、59は下地酸化膜、60はサイドウオール(SiO )、61は不純物ブロック用酸化膜、62はBPSG膜、63はバリアメタル(Ti/TiN )、64はプラグ(W)、65はバリアメタル(Ti/TiN )、66はAlCu配線、67はバリア Figure 33 is a schematic side sectional view of a conventional semiconductor device, shows a part of a semiconductor integrated circuit including a MIS field-effect transistor of N-channel SOI structure formed using the SOI wafer bonding, 51 p -type silicon substrate, 52 is bonded oxide film, the p-type SOI substrate 53, an element isolation region forming trench and buried oxide film 54, 55 is n-type source drain region, 56 n + -type source and drain regions , 57 denotes a gate oxide film (SiO 2), 58 is a gate electrode (WSi / PolySi), 59 an underlying oxide film, 60 is the side wall (SiO 2), 61 is an impurity blocking oxide film, 62 is a BPSG film, 63 barrier metal (Ti / TiN) is 64 plug (W), 65 is barrier metal (Ti / TiN), 66 is AlCu wiring, 67 a barrier メタル(Ti/TiN )を示している。 Shows the metal (Ti / TiN).
同図においては、p型のシリコン基板51上に酸化膜52を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜54により島状に絶縁分離された薄膜のp型のSOI基板53が形成され、このp型のSOI基板53にはNチャネルのLDD構造のMIS電界効果トランジスタが形成されている。 In the figure, are bonded via the oxide film 52 on the p-type silicon substrate 51, the element isolation region forming trenches and thin films isolation in an island shape by the buried oxide film 54 p-type SOI substrate 53 There is formed, MIS field effect transistor of the LDD structure of the N-channel is formed in the SOI substrate 53 of the p-type.
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、SOI基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減、SOI基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するMIS電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。 Therefore, reduction of the junction capacitance due to the possible formation of the source drain region surrounded by the insulating film, the reduction of the threshold voltage due can improve the reduction and subthreshold characteristics of the depletion layer capacitance due to the completely depleted SOI substrate, SOI substrate compared to a semiconductor integrated circuit comprising a MIS field-effect transistor by removing such contact region is formed in general bulk wafer to speeding, it becomes possible to lower power and integration.
しかし薄膜のSOI基板に形成するため、ソースドレイン領域のコンタクト抵抗が増大すること及び各要素の抵抗の低減がなされていないこと等から微細化を計っている割りには高速化が達成されていないという欠点があった。 However, since forming the SOI substrate of the thin film, not speed is achieved in spite that measure the finer the like that are not made to reduce the resistance of that and each element contact resistance of the source drain region increases there has been a drawback.
またドレイン近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として、従来技術のLDD構造を形成することにより、ショートチャネルのMIS電界効果トランジスタを形成しているために、不必要なソース領域にも低濃度領域が形成されてしまい、ソース領域の抵抗の低減ができないために、さらなる高速化及び高集積化が達成できないという欠点もあった。 As means for improving the degradation of the transmission conductance of the lifetime due to hot carrier effect caused for strong electric field in the vicinity of the drain, by forming the LDD structure of the prior art, to form a MIS field effect transistor of short channel Therefore, the cause is also low-concentration region is formed in the unnecessary source region, the inability to reduce the resistance of the source region, there are drawbacks in that a further high speed and high integration can not be achieved.
またSOI基板下の導電体(半導体基板又は下層配線)にゲート電極に印加される電圧と異なる電圧が印加された場合、SOI基板底部に生ずる微小なバックチャネルリークを防止できなかったことによる高信頼性が達成されていないという欠点もあった。 Also if the conductor under SOI substrate (semiconductor substrate or lower layer wiring) a different voltage applied to the gate electrode is applied, high by inability to prevent small back channel leakage that occurs in the SOI substrate bottom sex there is also a drawback that has not been achieved.
またMIS電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存しているため、大口径ウエハーにおいては製造バラツキの制御が極めて難しく、MIS電界効果トランジスタの特性を許容範囲に制御することが難しいため、高速化及び高性能化を達成することが難しいという欠点もあった。 Also because they depend on the control of the gate length channel length to be used for the various characteristics of the MIS field effect transistor according to a photolithography technique, extremely difficult to control the manufacturing variations in the large diameter wafer, the characteristics of the MIS field-effect transistor it is difficult to control the allowable range, there are drawbacks that it is difficult to achieve high speed and high performance.
さらに、このようなSOI構造をつくるために、市販されている貼り合わせSOIウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの3倍〜5倍程度と極めてコスト高であるという欠点もあった。 Furthermore, in order to make such an SOI structure, you must purchase a SOI wafer bonded commercially available, even rely on low-cost technology for wafer manufacturers, 3 times to bulk wafers in mass production about five times that there was quite a disadvantage that it is costly.
またSOI構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部に酸化膜を形成する、いわゆるSIMOX法によるSOI基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、あるいは10インチ〜12インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復による特性の不安定性等の欠点があった。 As another means for making an SOI structure, using a bulk wafer, by implanting oxygen ions to form an oxide film inside the bulk wafer by high-temperature heat treatment, the use of forming an SOI substrate by the so-called SIMOX method, long manufacturing process costly problem with requiring, or 10 inches to twelve inches of the large to very expensive high dose ion that implantation must purchase the machine and a high dose of oxygen ion implantation there is a problem of instability, such as in characteristics due to restoration of the crystal defects due to oxygen ion implantation in the use of caliber wafer.
【0003】 [0003]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
本発明が解決しようとする課題は、従来例に示されるように、高速性を改善したMIS電界効果トランジスタを得るためには完全空乏化させた薄膜のSOI基板が必要とされ、この薄膜化されたSOI基板にソースドレイン領域を形成するため、導電プラグ形成用の層間絶縁膜のエッチングの際、ソースドレイン領域を形成しているSOI基板がオーバーエッチングされることは避けられず、導電プラグとのコンタクトは取れるもののソースドレイン領域のコンタクト抵抗が増大してしまうこと、また容量の低減はできるものの薄層のソースドレイン領域の抵抗及びゲート電極の抵抗が低減できないこと等により微細化している割には高速化が達成できなかったこと、CーMOSを形成する場合またはSOI基板下にゲート電極に印加される An object of the present invention is to provide, as shown in the conventional example, an SOI substrate of the thin film was completely depleted is required to obtain a MIS field-effect transistor having improved high speed, it is the thinned was to form source drain regions in the SOI substrate, etching of the interlayer insulating film for the conductive plug formed, the SOI substrate that forms the source and drain regions can not be avoid to be over-etched, the conductive plugs and the contact resistance of the source-drain region of the contact take things increases, also in spite that finer such as by the resistance of the resistor and the gate electrode of the source and drain regions of a thin layer of what can be the reduction of the capacity can not be reduced the speed could not be achieved, it is applied to the gate electrode under the case or SOI substrate to form a C over MOS 圧と異なる電圧が印加される下層配線が存在する場合、バックチャネルリークを防止できないことによる高信頼性が得られなかったこと、MIS電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存しているため、大口径ウエハーにおける製造バラツキの制御性が悪いことにより、安定した特性を有するMIS電界効果トランジスタを得ることが難しいことによる高速化及び高性能化が難しかったこと、SOI構造を形成するために、貼り合わせSOIウエハーを使用しても、あるいはSIMOX法によりSOI基板を形成しても、現状の技術においては歩留りが悪く、かなりのコスト高になるため、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用でき If the lower layer wiring pressure and different voltages are applied is present, the high reliability due to not prevent back channel leakage can not be obtained, photolithography channel length to be used for the various characteristics of the MIS field-effect transistor by because it relies on the control of the gate length, by control of the manufacturing variations in the large-diameter wafer is poor, difficult to high-speed and high performance by making it difficult to obtain a MIS field-effect transistor having stable characteristics things, in order to form an SOI structure, the use of SOI wafer bonding, or even to form an SOI substrate by the SIMOX method, since the yield in the state of the art is poor, and it becomes quite costly, It can only be used in products of high value-added special-purpose, application can be a low-cost general-purpose products 技術に乏しかったことである。 It is that it was poor in technology.
【0004】 [0004]
【課題を解決するための手段】 In order to solve the problems]
上記課題は、選択的に凸状構造部(柱状構造部あるいは筒状構造部)を有して形成された半導体基板と、前記半導体基板の凸状構造部の側面にゲート絶縁膜を介して設けられたゲート電極と、前記半導体基板の凸状構造部の上部に設けられたドレイン領域(あるいはソース領域)と、少なくとも前記ドレイン領域(あるいはソース領域)と離間して前記ドレイン領域(あるいはソース領域)に相対して前記半導体基板の凸状構造部の底部に設けられたソース領域(あるいはドレイン領域)と、前記ドレイン領域、前記ソース領域及び前記ゲート電極に配設された配線体とを備えてなる本発明のMIS電界効果トランジスタによって解決される。 The above problem is selectively formed through the semiconductor substrate that is formed with convex structural unit (columnar structure or tubular structure), a gate insulating film on the side surface of the convex structure section of the semiconductor substrate a gate electrode that is, the semiconductor substrate convex structure section the drain region provided in an upper portion of the (or source region), at least the drain region (or source region) apart from said drain region (or source region) becomes provided with relative to the semiconductor substrate convex structure section source region provided at the bottom of the (or drain region), the drain region and the source region and the wiring body disposed in the gate electrode It is solved by MIS field effect transistor of the present invention.
【0005】 [0005]
【作 用】 [For work]
即ち、本発明のMIS電界効果トランジスタにおいては、半導体基板に絶縁膜を埋め込んだ素子分離領域形成用のトレンチが選択的に設けられ、この素子分離領域形成用のトレンチの底部にはチャネルストッパー領域が設けられている。 That is, in the MIS field effect transistor of the present invention, trenches for embedded element isolation region forming the insulating film on the semiconductor substrate is selectively provided, the channel stopper region in the bottom of the trench for the element isolation region forming They are provided. この絶縁分離された半導体基板上に選択的に完全空乏型の凸状構造の半導体層(半導体基板上に柱状構造あるいは筒状構造[中抜き柱状構造]に積層したエピタキシャル半導体層または半導体基板にトレンチを形成することにより柱状構造あるいは筒状構造に形成した半導体基板の一部)が設けられ、この凸状構造の半導体層の上部には高濃度及び低濃度のドレイン領域が設けられ、半導体基板の上面には水平方向(横方向)に拡散して凸状構造の半導体層の底部を充満した高濃度のソース領域が設けられ、凸状構造の半導体層の側面にはゲート絶縁膜を介してバリアメタルを有するゲート電極が設けられ、また凸状構造の半導体層の上部に設けられた高濃度のドレイン領域に接し、高濃度のドレイン領域より幅広い導電膜が設けられており The isolation semiconductor layer selectively fully depleted convex structure on a semiconductor substrate (trenches in the epitaxial semiconductor layer or a semiconductor substrate by laminating a columnar structure or tubular structure on the semiconductor substrate [hollowed columnar structure] part of the semiconductor substrate which is formed in a columnar structure or tubular structure) is provided by forming, this is the upper part of the semiconductor layer of the convex structure is a high concentration and low concentration drain region is provided, the semiconductor substrate a source region of high concentration to the bottom were filled in the horizontal direction (lateral direction) diffusion to the semiconductor layer of the convex structure is provided on the upper surface, the side surface of the semiconductor layer of the convex structure via a gate insulating film barrier a gate electrode provided with a metal, also in contact with the high-concentration drain region provided in an upper portion of the semiconductor layer of the convex structure has a wide range of conductive films than the high concentration drain region is provided バリアメタルを有する導電プラグを介して上下にバリアメタルを有する配線体にそれぞれ接続されている構造の縦型のMIS電界効果トランジスタが形成されている。 Barrier vertical MIS field effect transistor of the structure being connected to a wiring having a barrier metal vertically via a conductive plug having a metal is formed. (ここで疑似SOI構造をつくるために、凸状構造の半導体層は極めて微細な幅[完全空乏型の半導体層となるため、50nm程度]に形成され、凸状構造の半導体層の底部では左右あるいは内外からの不純物の拡散により完全に満たされ、一体化した高濃度のソース領域により、凸状構造の半導体層[厳密に言えばチャネル領域]と半導体基板とが接触しない構造に形成されることが肝要である。) (Where to create a pseudo-SOI structure, [to become fully depleted semiconductor layer, about 50 nm] semiconductor layer of the convex structure is very fine widths are formed on the left and right at the bottom of the semiconductor layer of the convex structure Alternatively entirely filled by the diffusion of impurities from the inside and outside, the source region of the high concentrations integrated semiconductor layer of the convex structure [strictly speaking channel region] and that the semiconductor substrate is formed on the non structural contact it is essential.)
したがって、貼り合わせSOI構造の半導体基板を使用することなく、通常の半導体基板を使用して選択的に形成した完全空乏型の凸状構造の半導体層にドレイン領域、チャネル領域、ソース領域を形成でき、ソース領域により電気的に半導体基板と絶縁分離された凸状構造の半導体層を形成できるため、疑似SOI構造を形成することが可能で、ドレイン領域の接合容量を低減(実質ゼロ)することができる。 Therefore, without using a semiconductor substrate of SOI structure bonded, a drain region in the semiconductor layer of the fully depleted convex structure which selectively formed using conventional semiconductor substrate, a channel region, can form a source region , it is possible to form a semiconductor layer of electrically semiconductor substrate and the insulating isolated convex structure by the source region, capable of forming a pseudo-SOI structure, is possible to reduce the junction capacitance of the drain region (substantially zero) it can. (半導体基板と同じ電圧が印加される場合のソース領域の接合容量もゼロで、異なる電圧が印加される場合のソース領域の接合容量は低減できないし、また絶縁膜上に島状に絶縁分離されたシリコン基板があるわけではないため、いわゆるSOI構造ではなく、疑似SOI構造と称している。) (In the junction capacitance zero source region when the same voltage as the semiconductor substrate is applied, the junction capacitance of the source region when different voltages are applied to not be reduced, also be islands in isolation on the insulating film since the silicon substrate is not ever, not the so-called SOI structure is called a pseudo-SOI structure.)
また完全空乏化した疑似SOI基板を容易に形成できるため、空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。 Also because it easily form the pseudo SOI substrate was completely depleted, it is possible to reduce the threshold voltage due can improve the reduction and subthreshold characteristic of the depletion layer capacitance.
またMIS電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したMIS電界効果トランジスタを得ることができる。 The channel length to be used for the various characteristics of the MIS field effect transistor without depending on the control of the gate length by photolithography technique, can be determined by the diffusion of the impurity due to the growth film thickness and heat treatment of the control with good epitaxial semiconductor layer , even in a large-diameter wafer can be obtained a stable MIS field-effect transistor characteristics.
またチャネル領域をゲート電極で完全に包囲できるので、極めてリーク特性に優れた高性能及び高信頼のMIS電界効果トランジスタを得ることができる。 Since it completely surrounds the channel region in the gate electrode, it is possible to obtain an excellent performance and reliable MIS field effect transistor in a very leak characteristics.
またドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として形成する低濃度領域をドレイン領域のみに形成し、ソース領域には設けずに形成できるため、ソース領域の抵抗の低減が可能であり、耐圧を劣化させずによりチャネル長を微細にすることもできる。 The low density region to form as a means of improving the degradation of the transmission conductance of the lifetime due to hot carrier effect caused for strong electric field in the vicinity of the drain region is formed only on the drain region, it is possible to form is not provided to the source region , it is possible to reduce the resistance of the source region, it is also possible to fine the channel length by without degrading the breakdown voltage.
また高誘電率を有するTa をゲート絶縁膜として使用できるため、ゲート絶縁膜の厚膜化が可能で、ゲート電極とチャネルを形成する半体層間の微小な電流リークの改善及びゲート容量の低減も可能である。 The high order of Ta 2 O 5 having a dielectric constant can be used as a gate insulating film, can be thick film of the gate insulating film, improvement of small current leakage halves layers forming the gate electrode and the channel and the gate capacitance reduction of it is also possible.
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン膜を使用せずに、低抵抗な低融点金属からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。 By the source drain regions requiring high temperature heat treatment for activation of the impurity regions can be formed by self-alignment prior to forming the gate electrode also without the use of a polycrystalline silicon film, a low-resistance low-melting metal gate because it can form an electrode, the ability to remove the depletion layer capacitance in the low resistance and the gate electrode of the gate electrode wiring, it is also possible to enable a low power consumption by reducing the threshold voltage.
また凸状構造の半導体層に自己整合して、各要素(低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜、ゲート電極及びバリアメタル)を形成することもできる。 The self-aligned to the semiconductor layer of the convex structure, each element (low and high concentration of the drain region, a heavily doped source region of the gate oxide film, the gate electrode and the barrier metal) may also be formed.
即ち、高価なSOI構造を有する半導体基板を使用することなく、半導体基板に容易なプロセスで形成した凸状構造の半導体層を使用することにより、高速、低電力、高信頼、高性能及び高集積を併せ持つチャネル包囲型低抵抗メタルゲート電極を有する疑似SOI構造の縦型のMIS電界効果トランジスタを得ることができる。 That is, without using a semiconductor substrate having an expensive SOI structure, by using a semiconductor layer of the convex structure formed by the easy process in the semiconductor substrate, high speed, low power, high reliability, high performance and high integration it is possible to obtain a vertical MIS field effect transistor of the pseudo SOI structure having a channel encircling the low-resistance metal gate electrode having both.
【0006】 [0006]
【実施例】 【Example】
以下本発明を、図示実施例により具体的に説明する。 The present invention will be specifically described below by way of illustration examples.
図1は本発明のMIS電界効果トランジスタにおける第1の実施例の模式側断面図、図2は本発明のMIS電界効果トランジスタにおける第1の実施例の模式平面図、図3は本発明のMIS電界効果トランジスタにおける第2の実施例の模式側断面図、図4は本発明のMIS電界効果トランジスタにおける第2の実施例の模式平面図、図5は本発明のMIS電界効果トランジスタにおける第3の実施例の模式側断面図、図6は本発明のMIS電界効果トランジスタにおける第3の実施例の模式平面図、図7は本発明のMIS電界効果トランジスタにおける第4の実施例の模式側断面図、図8は本発明のMIS電界効果トランジスタにおける第4の実施例の模式平面図、図9は本発明のMIS電界効果トランジスタにおける第5の実施例の模式 Figure 1 is a schematic side sectional view of a first embodiment of the MIS field effect transistor of the present invention, FIG. 2 is a schematic plan view of a first embodiment of the MIS field effect transistor of the present invention, FIG. 3 MIS of the present invention schematic side cross-section of a second embodiment of the field effect transistor, and FIG. 4 is a schematic plan view of a second embodiment of the MIS field effect transistor of the present invention, FIG 5 is the third in the MIS field effect transistor of the present invention schematic side cross-sectional view of the embodiment, FIG. 6 is a schematic plan view of a third embodiment of the MIS field effect transistor of the present invention, FIG. 7 is a schematic side sectional view of a fourth embodiment of the MIS field effect transistor of the present invention 8 shows a schematic plan view of a fourth embodiment of the MIS field effect transistor of the present invention, FIG. 9 is a schematic of a fifth embodiment of the MIS field effect transistor of the present invention 断面図、図10は本発明のMIS電界効果トランジスタにおける第6の実施例の模式側断面図、図11は本発明のMIS電界効果トランジスタにおける第7の実施例の模式側断面図、図12は本発明のMIS電界効果トランジスタにおける第7の実施例の模式平面図、図13は本発明のMIS電界効果トランジスタにおける第8の実施例の模式側断面図、図14は本発明のMIS電界効果トランジスタにおける第8の実施例の模式平面図、図15は本発明のMIS電界効果トランジスタにおける第9の実施例の模式側断面図、図16は本発明のMIS電界効果トランジスタにおける第10の実施例の模式側断面図、図17は本発明のMIS電界効果トランジスタにおける第10の実施例の模式平面図、図18〜図25は本発明のMIS電界 Sectional view, FIG. 10 is a schematic side sectional view of a sixth embodiment of the MIS field effect transistor of the present invention, FIG 11 is a schematic side sectional view of a seventh embodiment of the MIS field effect transistor of the present invention, FIG. 12 schematic plan view of a seventh embodiment of the MIS field effect transistor of the present invention, FIG 13 is a schematic side sectional view of an eighth embodiment of the MIS field effect transistor of the present invention, MIS field effect transistor of FIG. 14 is the invention 8 a schematic plan view of an embodiment of the FIG. 15 is a schematic side sectional view of a ninth embodiment of the MIS field effect transistor of the present invention, FIG 16 is a tenth embodiment of the MIS field effect transistor of the present invention schematic side cross-sectional view, FIG. 17 is a schematic plan view of a tenth embodiment of the MIS field effect transistor of the present invention, FIGS. 18 to 25 are MIS field of the present invention 果トランジスタにおける製造方法の一実施例の工程断面図、図26〜図32は本発明のMIS電界効果トランジスタにおける製造方法の他の実施例の工程断面図である。 Process sectional view of one embodiment of a manufacturing method in fruit transistor, FIGS. 26 32 are sectional views of another embodiment of a manufacturing method in MIS field-effect transistor of the present invention.
全図を通じ同一対象物は同一符号で示す。 Identical object through all the drawings are denoted by the same reference numerals. ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。 However, the oblique lines in the sectional side view and only in the main insulating film, the wiring is depicted including some before and after the shift, also to show the main part of the invention, the size in the horizontal and vertical directions precisely It is not shown to such dimensions.
図1及び図2は本発明の縦型のMIS電界効果トランジスタにおける第1の実施例(図1は模式側断面図、図2は模式平面図)で、柱状構造のp型エピタキシャルシリコン層を形成したp型のシリコン基板を使用して形成したショートチャネルのNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1は10 15 cm −3程度のp型のシリコン基板、2は素子分離領域形成用のトレンチ及び埋め込み絶縁膜(SiO )、3は10 17 cm −3程度のp型チャネルストッパー領域、4は高さ200 nm程度、幅50nm程度、濃度10 16 cm −3程度の柱状構造のp型のエピタキシャルシリコン層、5は10 20 cm −3程度のn 型ソース領域、6は10 17 cm −3程度のn型ドレイン領 In the first embodiment of FIG. 1 and FIG. 2 is in the vertical type MIS field effect transistor of the present invention (FIG. 1 is a schematic side sectional view, FIG. 2 is a schematic plan view), forming a p-type epitaxial silicon layer of columnar structure shows a part of a semiconductor integrated circuit including a the p-type short N MIS field effect transistor of the channels of the channel formed by using a silicon substrate, 1 10 15 cm -3 of about p-type silicon substrate, 2 trench and a buried insulating film for element isolation region formation (SiO 2), 3 is 10 17 cm -3 of about p-type channel stopper region, 4 the height 200 nm approximately, a width of about 50 nm, concentration 10 16 cm - p-type epitaxial silicon layer of the columnar structure of the order of 3, 5 10 20 cm -3 of about n + -type source region, n-type drain territory of about 10 17 cm -3 6 域、7は10 20 cm −3程度のn 型ドレイン領域、8は絶縁膜(SiO )、9は導電膜(TiN )、10は10nm程度のゲート酸化膜(SiO /Ta )、11は20nm程度のバリアメタル(TiN )、12は膜厚200 nm程度のゲート電極(Al)、13は600 nm程度の燐珪酸ガラス(PSG )膜、14は20nm程度のバリアメタル(TiN )、15は導電プラグ(W)、16は50nm程度のバリアメタル(TiN )、17は500 nm程度のAlCu配線、18は50nm程度のバリアメタル(TiN )を示している。 Frequency, 10 20 cm -3 of about n + -type drain region 7, 8 the insulating film (SiO 2), 9 is the conductive film (TiN), the 10nm about a gate oxide film 10 (SiO 2 / Ta 2 O 5 ), 20nm about barrier metal (TiN) 11, 12 denotes a gate electrode having a thickness of about 200 nm (Al), 13 is about 600 nm phosphosilicate glass (PSG) film, 14 20nm about barrier metal (TiN ), 15 conductive plug (W), 16 is 50nm approximately barrier metal (TiN), 17 the AlCu wiring of about 500 nm, 18 denotes a 50nm about barrier metal (TiN).
同図においては、p型のシリコン基板1に絶縁膜を埋め込んだ素子分離領域形成用のトレンチ2が選択的に設けられ、この素子分離領域形成用のトレンチ2底部にはp型チャネルストッパー領域3が設けられている。 In the figure, the trench 2 for p-type isolation region formed by embedding an insulating film on a silicon substrate 1 of selectively provided, the trench 2 bottom for the device isolation region formed p-type channel stopper region 3 It is provided. この絶縁分離されたp型のシリコン基板1上に選択的に柱状構造のp型のエピタキシャルシリコン層4が設けられ、この柱状構造のp型のエピタキシャルシリコン層4の上部にはn 型ドレイン領域7及びn型ドレイン領域6が設けられ、p型のシリコン基板1の上面には水平方向(横方向)拡散して柱状構造のp型のエピタキシャルシリコン層4の底部を充満したn 型ソース領域5が設けられ、柱状構造のp型のエピタキシャルシリコン層4の側面にはゲート酸化膜10を介してバリアメタル11を有するゲート電極12が設けられ、また柱状構造のp型のエピタキシャルシリコン層4の上部に設けられたn 型ドレイン領域7に接し、n 型ドレイン領域7より幅広い導電膜9が設けられており、バリアメタル14を有する導電プラ The insulation on the isolated p-type silicon substrate 1 selectively epitaxial silicon layer 4 of the p-type pillar-shaped structure is provided, n + -type drain region in an upper portion of the p-type epitaxial silicon layer 4 of the columnar structure 7 and n-type drain region 6 is provided, the p-type top horizontal direction (lateral direction) on the silicon substrate 1 of p-type n + -type source region of the bottom of the epitaxial silicon layer 4 was filled in the columnar structure by diffusion 5 is provided on the p-type epitaxial side of the silicon layer 4 of the columnar structure gate electrode 12 having a barrier metal 11 is provided through the gate oxide film 10, also of p-type pillar-shaped structure of the epitaxial silicon layer 4. in contact n + -type drain region 7 provided on the top, and a wide range of conductive film 9 from the n + -type drain region 7 is provided, conductive plastic having a barrier metal 14 グ15を介して上下にバリアメタル(16、18)を有するAlCu配線17にそれぞれ接続されている構造の縦型のNチャネルのMIS電界効果トランジスタが形成されている。 Vertical MIS field effect transistor of N-channel structures that are connected respectively to the AlCu interconnection 17 having a barrier metal (16, 18) up and down through the grayed 15 is formed.
したがって、貼り合わせSOI構造の半導体基板を使用することなく、通常の半導体基板を使用して選択的に形成した完全空乏型の柱状構造のエピタキシャル半導体層にドレイン領域、チャネル領域、ソース領域を形成でき、ソース領域により電気的に半導体基板と絶縁分離されたエピタキシャル半導体層を形成できるため、完全空乏化した疑似SOI構造を容易に形成することが可能で、ドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。 Accordingly, without using the semiconductor substrate of the bonded SOI structure, the drain region in the epitaxial semiconductor layer of selectively forming the fully depleted columnar structures using conventional semiconductor substrate, a channel region, can form a source region , it is possible to form an epitaxial semiconductor layer which is electrically insulated from the semiconductor substrate by the source region, the fully depleted the pseudo SOI structure can be easily formed, reducing the junction capacitance of the drain region (substantially zero) , it is possible to reduce the threshold voltage due can improve the reduction and subthreshold characteristic of the depletion layer capacitance.
またMIS電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したMIS電界効果トランジスタを得ることができる。 The channel length to be used for the various characteristics of the MIS field effect transistor without depending on the control of the gate length by photolithography technique, can be determined by the diffusion of the impurity due to the growth film thickness and heat treatment of the control with good epitaxial semiconductor layer , even in a large-diameter wafer can be obtained a stable MIS field-effect transistor characteristics.
またチャネル領域をゲート電極で完全に包囲できるので、極めてリーク特性に優れた高性能及び高信頼のMIS電界効果トランジスタを得ることができる。 Since it completely surrounds the channel region in the gate electrode, it is possible to obtain an excellent performance and reliable MIS field effect transistor in a very leak characteristics.
またドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として形成する低濃度領域をドレイン領域のみに形成し、ソース領域には設けずに形成できるため、ソース領域の抵抗の低減が可能であり、耐圧を劣化させずによりチャネル長を微細にすることもできる。 The low density region to form as a means of improving the degradation of the transmission conductance of the lifetime due to hot carrier effect caused for strong electric field in the vicinity of the drain region is formed only on the drain region, it is possible to form is not provided to the source region , it is possible to reduce the resistance of the source region, it is also possible to fine the channel length by without degrading the breakdown voltage.
また高誘電率を有するTa をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とエピタキシャル半導体層間の微小な電流リークの改善及びゲート容量の低減も可能である。 Also because it can be used with Ta 2 O 5 having a high dielectric constant as the gate oxide film, can be thick film of the gate oxide film, can be reduced for improvement and the gate capacitance of the small current leakage between the gate electrode and the epitaxial semiconductor layers it is.
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン膜を使用せずに、低抵抗な低融点金属(Al)からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。 Further, by the source drain regions requiring high temperature heat treatment for activation of the impurity regions can be formed by self-alignment prior to forming the gate electrode, without using the polycrystalline silicon film, a low resistance low melting point metal (Al) because it can form a gate electrode made of, by being able to remove the depletion layer capacitance in the low resistance and the gate electrode of the gate electrode wiring, it is also possible to enable a low power consumption by reducing the threshold voltage.
また柱状構造のエピタキシャル半導体層に自己整合して、各要素(低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜、ゲート電極及びバリアメタル)を形成することもできる。 The self-aligned to the epitaxial semiconductor layer of columnar structure, each element (low and high concentration of the drain region, a heavily doped source region of the gate oxide film, the gate electrode and the barrier metal) may also be formed.
この結果、高価なSOI構造を有する半導体基板を使用することなく、半導体基板に容易なプロセスで形成した柱状構造のエピタキシャル半導体層を使用することにより、高速、低電力、高信頼、高性能及び高集積を併せ持つチャネル包囲型低抵抗メタルゲート電極を有する疑似SOI構造の縦型のMIS電界効果トランジスタを得ることができる。 As a result, without using a semiconductor substrate having an expensive SOI structure, by using an epitaxial semiconductor layer of columnar structure formed in an easy process to the semiconductor substrate, high speed, low power, high reliability, high performance and high vertical MIS field effect transistor of the pseudo SOI structure having a channel encircling the low-resistance metal gate electrode having both an integrated can be obtained.
【0007】 [0007]
図3及び図4は本発明の縦型のMIS電界効果トランジスタにおける第2の実施例(図3は模式側断面図、図4は模式平面図)で、筒状構造のp型エピタキシャルシリコン層を形成したp型のシリコン基板を使用して形成したショートチャネルのNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜18は図1と同じ物を示している。 Second Embodiment FIGS. 3 and 4 in the vertical MIS field effect transistor of the present invention (FIG. 3 is a schematic side sectional view, FIG. 4 is a schematic plan view) in the p-type epitaxial silicon layer of the cylindrical structure It shows a part of a semiconductor integrated circuit including a MIS field-effect transistor of N-channel short channel formed by using a silicon substrate of the formed p-type, 18 indicates the same as FIG. (ただし4は筒状構造) (Where 4 is cylindrical structure)
同図においては、p型のシリコン基板1に柱状構造のp型のエピタキシャルシリコン層4を形成する替わりに筒状構造のp型のエピタキシャルシリコン層4を形成し、内部にも絶縁膜8及び導電膜9を埋め込み、この導電膜9の側面でn 型ドレイン領域7に接触させている以外は図1とほぼ同じ構造の縦型のショートチャネルのNチャネルのMIS電界効果トランジスタが形成されている。 In the figure, the p-type epitaxial silicon layer 4 is formed of a tubular structure instead of forming an epitaxial silicon layer 4 of the p-type pillar-shaped structure in the silicon substrate 1 of p-type, the insulating film 8 and conductive to the internal embedded film 9, MIS field effect transistor of n-channel short channel vertical of substantially the same structure as FIG 1, except that in contact with the side surface of the conductive film 9 on the n + -type drain region 7 is formed .
本実施例においても第1の実施例と同じ効果を得ることができ、レイアウトの仕方によってはより微細に形成することが可能であり、また水平方向に疑似SOI構造のMIS電界効果トランジスタを形成していることが理解できる。 Also in this embodiment can achieve the same effect as the first embodiment, it is possible to more finely formed by way of the layout, also form a MIS field-effect transistor of the pseudo-SOI structure in a horizontal direction it is can be understood.
【0008】 [0008]
図5及び図6は本発明の縦型のMIS電界効果トランジスタにおける第3の実施例(図5は模式側断面図、図6は模式平面図)で、筒状構造のp型エピタキシャルシリコン層を形成したp型のシリコン基板を使用して形成したショートチャネルのNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜18は図1と同じ物を示している。 5 and 6 vertical MIS field effect third embodiment in the transistor (FIG. 5 is a schematic side sectional view, FIG. 6 is a schematic plan view) of the present invention, the p-type epitaxial silicon layer of the cylindrical structure It shows a part of a semiconductor integrated circuit including a MIS field-effect transistor of N-channel short channel formed by using a silicon substrate of the formed p-type, 18 indicates the same as FIG. (ただし4は筒状構造) (Where 4 is cylindrical structure)
同図においては、p型のシリコン基板1に筒状構造のp型のエピタキシャルシリコン層4を形成し、内側面にもゲート絶縁膜10を介してバリアメタル11を有するゲート電極12が設けられている以外は図1とほぼ同じ構造の縦型のショートチャネルのNチャネルのMIS電界効果トランジスタが形成されている。 In the drawing, to form a p-type p-type epitaxial silicon layer 4 of the tubular structure in the silicon substrate 1, a gate electrode 12 having a barrier metal 11 also via a gate insulating film 10 on the inner surface is provided MIS field effect transistor of N-channel substantially short channel vertical with the same structure as FIG 1, except that there is formed. ここでは筒状構造のp型のエピタキシャルシリコン層4の内部の側面と外部の側面に形成されるゲート電極12を接続するために、図6の波線部で示される箇所のエピタキシャルシリコン層4の一部(n 型ドレイン領域の一部)を除去し、この箇所の上部でゲート電極を接続している。 Here, for connecting the gate electrode 12 formed on the interior side and exterior side of the epitaxial silicon layer 4 of p-type tubular structure, one epitaxial silicon layer 4 of a portion indicated by the broken line portion of FIG. 6 removing the part (part of the n + -type drain region), connecting the gate electrode at the top of this portion.
本実施例においても第1の実施例と同じ効果を得ることができ、また内側面にもゲート電極が形成されているため、トランジスタ幅をかせぐことが可能で、より高速化が期待できる。 Also can achieve the same effect as the first embodiment in the present embodiment, and because the gate electrode to the inner surface are formed, can earn transistor width, higher speed can be expected.
【0009】 [0009]
図7及び図8は本発明の縦型のMIS電界効果トランジスタにおける第4の実施例(図7は模式側断面図、図8は模式平面図)で、筒状構造のp型エピタキシャルシリコン層を形成したp型のシリコン基板を使用して形成したショートチャネルのNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜7、9〜18は図1と同じ物を示している。 Fourth Embodiment FIGS. 7 and 8 in the vertical MIS field effect transistor of the present invention (FIG. 7 is a schematic side sectional view, FIG. 8 is a schematic plan view) in the p-type epitaxial silicon layer of the cylindrical structure It shows a part of a semiconductor integrated circuit including a MIS field-effect transistor of N-channel short channel formed by using a silicon substrate of the formed p-type, the same thing 1~7,9~18 the Figure 1 shows. (ただし4は筒状構造) (Where 4 is cylindrical structure)
同図においては、配線体との接続をとる以外のn 型ソース領域5を筒状構造のp型のエピタキシャルシリコン層4の底部及び直下部のp型のシリコン基板1のみに設け、残りのp型のシリコン基板1を素子分離領域2としていること及び筒状構造のp型のエピタキシャルシリコン層4の内部でn 型ソース領域5、n 型ドレイン領域7及びゲート電極12と配線体との接続を形成していること以外は実施例3とほぼ同じ思想で形成されている。 In this figure, provided only on the silicon substrate 1 of the connection of the other n + -type source region 5 to the tubular structure p-type epitaxial silicon layer 4 which takes the bottom and immediately below the p-type and the wiring member, the remaining p-type n + -type source region within the p-type epitaxial silicon layer 4 and that the tubular structure has a silicon substrate 1 by the element isolation region 2 of 5, n + -type drain region 7 and the gate electrode 12 and the wiring body except that the forming the connection are formed in substantially the same idea as in example 3.
本実施例においても第1の実施例と同じ効果を得ることができ、また極めて高集積及び高速化が期待できる。 Also can achieve the same effect as the first embodiment in the present embodiment, also a very high integration and high speed can be expected.
【0010】 [0010]
図9は本発明の縦型のMIS電界効果トランジスタにおける第5の実施例で、柱状構造のp型エピタキシャルシリコン層を形成したp型のシリコン基板を使用して形成したショートチャネルのNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜18は図1と同じ物を、19は20nm程度のバリアメタル(TiN )、20はメタル層(W)を示している。 Figure 9 is a fifth embodiment of the vertical type MIS field effect transistor of the present invention, the N-channel short channel formed by using a p-type silicon substrate having a p-type epitaxial silicon layer of columnar structure MIS It shows a part of a semiconductor integrated circuit including a field effect transistor, 1-18 the same as FIG. 1, 19 is 20nm approximately barrier metal (TiN), 20 denotes a metal layer (W).
同図においては、n 型ソース領域5にバリアメタル(TiN )19を有するメタル層(W)20が設けられている以外は図1と同じ構造の縦型のショートチャネルのNチャネルのMIS電界効果トランジスタが形成されている。 In the figure, n + -type source region 5 to the metal layer having a barrier metal (TiN) 19 (W) 20 is an N-channel short channel vertical with the same structure as FIG 1, except that provided MIS field effect transistor is formed.
本実施例においては、第1の実施例と同じ効果のほかに、ソース領域の抵抗の低減が可能で、さらなる高速化を可能にすることができる。 In the present embodiment, in addition to the same effect as the first embodiment, can reduce the resistance of the source region, it is possible to enable higher speed.
【0011】 [0011]
図10は本発明の縦型のMIS電界効果トランジスタにおける第6の実施例で、柱状構造のn型エピタキシャルシリコン層を形成したp型のシリコン基板を使用して形成したショートチャネルのNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜3、5、7〜18は図1と同じ物を、21は柱状構造のn型のエピタキシャルシリコン層、22はp型不純物領域(チャネル領域)を示している。 Figure 10 is a sixth embodiment of the vertical type MIS field effect transistor of the present invention, the N-channel short channel formed by using a p-type silicon substrate having an n-type epitaxial silicon layer of columnar structure MIS It shows a part of a semiconductor integrated circuit including a field effect transistor, the same thing 1~3,5,7~18 the Figure 1, 21 n-type epitaxial silicon layer of columnar structure, 22 denotes a p-type impurity It indicates a region (channel region).
同図においては、p型のシリコン基板1上に柱状構造のn型のエピタキシャルシリコン層21が形成され、このn型のエピタキシャルシリコン層21の上部にn 型ドレイン領域7が設けられ、底部にはp型不純物領域(チャネル領域)22及びn 型ソース領域5が設けられている以外は図1と同じ構造の縦型のショートチャネルのNチャネルのMIS電界効果トランジスタが形成されている。 In the figure, p-type n-type epitaxial silicon layer 21 of a columnar structure on the silicon substrate 1 is formed of, n + -type drain region 7 is provided on the upper portion of the epitaxial silicon layer 21 of the n-type, the bottom p-type impurity region (channel region) 22 and the n + -type source region 5 is MIS field effect transistor of n-channel short channel vertical with the same structure as FIG 1, except that provided is formed. (このp型不純物領域はチャネル領域となるもので、n 型ソース領域と同じp型のシリコン基板1の上面に注入されるが拡散係数が大きいため、n 型ソース領域を内包するように形成できる。またLDD構造と違い、n型のドレイン領域を形成する替わりにn型のエピタキシャルシリコン層を形成しているため、エンハンスメント/デプリーション型のゲート構造を形成しており、他の実施例のようなエンハンスメント型のゲート構造とは異なっている。) (The p-type impurity region in which a channel region, as it is injected into the upper surface of the silicon substrate 1 of the same p-type as the n + -type source region for diffusion coefficient is large, containing the n + -type source region formed can. also unlike LDD structure, which forms a n-type epitaxial silicon layer instead of forming the n-type drain region, and a gate structure of the enhancement / depletion-mode, according to another embodiment It is different from the enhancement type of gate structure, such as.)
本実施例においては、第1の実施例と同じ効果のほかに、チャネル領域をより微細に形成できるため、より高速化及び高集積化を可能にすることができる。 In the present embodiment, in addition to the same effect as the first embodiment, it is possible to form a channel region finer can enable a higher speed and higher integration.
【0012】 [0012]
図11及び図12は本発明の縦型のMIS電界効果トランジスタにおける第7の実施例(図11は模式側断面図、図12は模式平面図)で、筒状構造のp型エピタキシャルシリコン層を形成したp型のシリコン基板を使用して形成したショートチャネルのNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜18は図1と同じ物を、19、20は図9と同じ物を示している。 11 and 12 a seventh embodiment of the vertical type MIS field effect transistor of the present invention (FIG. 11 is a schematic side sectional view, FIG. 12 is a schematic plan view) in the p-type epitaxial silicon layer of the cylindrical structure It shows a part of a semiconductor integrated circuit including a MIS field-effect transistor of N-channel short channel formed by using a silicon substrate of the formed p-type, the same thing 1-18 and FIG. 1, 19 and 20 It shows the same as FIG. (ただし4は筒状構造) (Where 4 is cylindrical structure)
同図においては、筒状構造のp型エピタキシャルシリコン層4の底部及び直下のp型のシリコン基板1のみにn 型ソース領域5が設けられ、筒状構造のp型エピタキシャルシリコン層4の内部直下のp型のシリコン基板1にバリアメタル19を有するメタル層(W)20が設けられ、残りのp型のシリコン基板1には酸化膜を埋め込んだ素子分離領域2が設けられている以外は図3とほぼ同じ構造の縦型のショートチャネルのNチャネルのMIS電界効果トランジスタが形成されている。 In the figure, the cylindrical bottom of the p-type epitaxial silicon layer 4 of the structure and only the p-type silicon substrate 1 immediately under n + -type source region 5 is provided, the tubular structure p-type epitaxial silicon layer 4 metal layer (W) 20 with a barrier metal 19 is provided on the p-type silicon substrate 1 immediately below, except that the element isolation region 2 with embedded oxide film on the silicon substrate 1 of the remaining p-type is provided substantially vertical short MIS field effect transistor of N channel channels of the same structure is formed as in FIG.
本実施例においては、第1の実施例と同じ効果のほかに、ソース領域の抵抗の低減が可能で、さらなる高速化を可能にすることができ、またメタル層を配線体としてソース領域に基板電位を印加できるため、高集積化が達成できる。 In the present embodiment, in addition to the same effect as the first embodiment, can reduce the resistance of the source region, it is possible to enable higher speed and substrate to the source region of the metal layer as a wiring body because it can apply a potential, higher integration can be achieved.
【0013】 [0013]
図13及び図14は本発明の縦型のMIS電界効果トランジスタにおける第8の実施例(図13は模式側断面図、図14は模式平面図)で、筒状構造のp型及びn型のエピタキシャルシリコン層を形成したp型のシリコン基板を使用して形成したショートチャネルのNチャネル及びPチャネルのMIS電界効果トランジスタを含むC−MOS型の半導体集積回路の一部を示しており、1〜18は図1と同じ物を(ただし4は筒状構造)、21は図10と同じ物を(ただし筒状構造)、23はn型不純物ウエル領域、24はp 型ソース領域、25はp 型ドレイン領域を示している。 13 and 14 an eighth embodiment of the vertical type MIS field effect transistor of the present invention (FIG. 13 is a schematic side sectional view, FIG. 14 is a schematic plan view), the p-type and n-type cylindrical structure It shows a part of the C-MOS type semiconductor integrated circuit including a MIS field-effect transistor of N-channel and P-channel short channel formed by using a p-type silicon substrate formed with an epitaxial silicon layer, 1 18 the same as FIG. 1 (where 4 is cylindrical structure), 21 the same as FIG. 10 (although cylindrical structure), 23 n-type impurity well region, 24 p + -type source region, 25 It shows the p + -type drain region.
同図においては、p型のシリコン基板1に絶縁膜を埋め込んだ素子分離領域形成用のトレンチ2が選択的に設けられ、この素子分離領域形成用のトレンチ2底部にはp型チャネルストッパー領域3が設けられている。 In the figure, the trench 2 for p-type isolation region formed by embedding an insulating film on a silicon substrate 1 of selectively provided, the trench 2 bottom for the device isolation region formed p-type channel stopper region 3 It is provided. この絶縁分離されたp型のシリコン基板1上の右側には選択的に筒状構造のp型のエピタキシャルシリコン層4が設けられ、この筒状構造のp型のエピタキシャルシリコン層4の上部にはn 型ドレイン領域7及びn型ドレイン領域6が設けられ、p型のシリコン基板1の上面には横方向拡散して筒状構造のp型のエピタキシャルシリコン層4の底部を充満したn 型ソース領域5が設けられ、筒状構造のp型のエピタキシャルシリコン層4の側面にはゲート酸化膜10を介してバリアメタル11を有するゲート電極12が設けられ、また筒状構造のp型のエピタキシャルシリコン層4の上部に設けられたn 型ドレイン領域7に接し、n 型ドレイン領域7より幅広い導電膜9が設けられており、バリアメタル14を有する導電プラグ1 The insulation isolated p-type right on the silicon substrate 1 is selectively epitaxial silicon layer 4 of p-type tubular structure is provided in the upper part of the p-type epitaxial silicon layer 4 of the cylindrical structure n + -type drain region 7 and the n-type drain region 6 is provided, lateral diffusion to cylindrical p-type n + -type a bottom portion of the epitaxial silicon layer 4 was filled in the structure on the upper surface of the silicon substrate 1 of p-type source region 5 is provided on the p-type epitaxial side of the silicon layer 4 of the tubular structure gate electrode 12 is provided with a barrier metal 11 through the gate oxide film 10, also of p-type cylindrical structure epitaxial in contact n + -type drain region 7 provided on the upper portion of the silicon layer 4, the n + -type and wide conductive film 9 from the drain region 7 is provided, the conductive plug 1 having a barrier metal 14 5を介して上下にバリアメタル(16、18)を有するAlCu配線17にそれぞれ接続されている構造の縦型のNチャネルのMIS電界効果トランジスタが形成されている。 5 through a vertical MIS field effect transistor of N-channel structures that are connected respectively to the AlCu interconnection 17 having a barrier metal (16, 18) in the vertical direction is formed. 一方、絶縁分離されたp型のシリコン基板1上の左側にはn型不純物ウエル領域23が設けられ、このn型不純物ウエル領域23上に選択的に筒状構造のn型のエピタキシャルシリコン層21が設けられ、この筒状構造のn型のエピタキシャルシリコン層21の上部にはp 型ドレイン領域25が設けられ、n型不純物ウエル領域23の上面には横方向拡散して筒状構造のn型のエピタキシャルシリコン層21の底部を充満したp 型ソース領域24が設けられ、筒状構造のn型のエピタキシャルシリコン層21の側面にはゲート酸化膜10を介してバリアメタル11を有するゲート電極12が設けられ、また筒状構造のn型のエピタキシャルシリコン層21の上部に設けられたp 型ドレイン領域25に接し、p 型ドレイン領域25よ On the other hand, the left side of the silicon substrate 1 of p-type that are insulated and isolated is provided an n-type impurity-well region 23, the epitaxial silicon layer of n-type selectively cylindrical structure on the n-type impurity-well region 23 21 are provided, n of the upper portion of the cylindrical structure of the n-type epitaxial silicon layer 21 p + -type drain region 25 is provided, laterally diffused to the tubular structure on the upper surface of the n-type impurity-well region 23 type p + -type source region 24 of the bottom was filled epitaxial silicon layer 21 is provided with a gate electrode having a barrier metal 11 through the gate oxide film 10 on the n-type side of the epitaxial silicon layer 21 of the tubular structure 12 is provided, also in contact with the p + -type drain region 25 is provided on top of the epitaxial silicon layer 21 of n-type tubular structure, p + -type drain region 25 り幅広い導電膜9が設けられており、バリアメタル14を有する導電プラグ15を介して上下にバリアメタル(16、18)を有するAlCu配線17にそれぞれ接続されている構造の縦型のPチャネルのMIS電界効果トランジスタが形成されている。 Ri broad conductive film 9 is provided, the structure in AlCu interconnection 17 having a barrier metal (16, 18) up and down through the conductive plug 15 having a barrier metal 14 are connected vertical P-channel of MIS field effect transistor is formed. (ただしゲート電極12は共通のAlCu配線17により接続されている) (Although the gate electrode 12 are connected by a common AlCu interconnection 17)
本実施例においては、C−MOSにおいても第1の実施例と同じ効果を得ることが可能である。 In the present embodiment, it is possible even in C-MOS obtain the same effect as the first embodiment.
【0014】 [0014]
図15は本発明の縦型のMIS電界効果トランジスタにおける第9の実施例で、筒状構造のp型及びn型のエピタキシャルシリコン層を形成したp型のシリコン基板を使用して形成したショートチャネルのNチャネル及びPチャネルのMIS電界効果トランジスタを含むC−MOS型の半導体集積回路の一部を示しており、1〜18は図1と同じ物を(ただし4は筒状構造)、21は図10と同じ物を(ただし筒状構造)、23〜25は図13と同じ物を示している。 Figure 15 is a vertical MIS in the ninth embodiment in a field effect transistor, a short channel is formed using the p-type and n-type p-type silicon substrate formed with an epitaxial silicon layer of the cylindrical structure of the present invention of N shows a part of the C-MOS type semiconductor integrated circuit including a MIS field effect transistor channel and P-channel, 1-18 the same as FIG. 1 (where 4 is cylindrical structure), the 21 the same as FIG. 10 (although cylindrical structure), 23 to 25 shows the same thing as FIG.
同図においては、n型のエピタキシャルシリコン層をp型のエピタキシャルシリコン層より長く、即ちPチャネルのMIS電界効果トランジスタのチャネル長を長くしている以外は図13とほぼ同じ構造のNチャネル及びPチャネルのMIS電界効果トランジスタが形成されている。 In the figure, the n-type epitaxial silicon layer of longer than p-type epitaxial silicon layer, i.e., N-channel and P of substantially the same structure as FIG. 13 except that the channel length of the MIS field effect transistor of P-channel MIS field effect transistor channel is formed.
本実施例においても、第8の実施例と同じ効果を得ることができ、またn型不純物によるソースドレイン領域に比較し、拡散係数が大きなp型不純物によるソースドレイン領域のチャネル長を最適化でき、ソースドレイン領域の耐圧の劣化を防止することが可能である。 Also in this embodiment, it can achieve the same effect as the eighth embodiment, also in comparison to the source drain region of an n-type impurity, to optimize the channel length of the source and drain regions by diffusion coefficient larger p-type impurity , it is possible to prevent the deterioration of the breakdown voltage of the source drain regions.
【0015】 [0015]
図16及び図17は本発明の縦型のMIS電界効果トランジスタにおける第10の実施例(図16は模式側断面図、図17は模式平面図)で、筒状構造のp型及びn型のエピタキシャルシリコン層を形成したp型のシリコン基板を使用して形成したショートチャネルのNチャネル及びPチャネルのMIS電界効果トランジスタを含むC−MOS型の半導体集積回路の一部を示しており、1〜18は図1と同じ物を(ただし4は筒状構造)、21は図10と同じ物を(ただし筒状構造)、23〜25は図13と同じ物を示している。 The tenth embodiment of the vertical type MIS field-effect transistor 16 and 17 present invention (FIG. 16 is a schematic side sectional view, FIG. 17 is a schematic plan view), the p-type and n-type cylindrical structure It shows a part of the C-MOS type semiconductor integrated circuit including a MIS field-effect transistor of N-channel and P-channel short channel formed by using a p-type silicon substrate formed with an epitaxial silicon layer, 1 18 the same as FIG. 1 (where 4 is cylindrical structure), 21 the same as FIG. 10 (although cylindrical structure), 23 to 25 shows the same thing as FIG.
同図においては、AlCu配線17と接続を取る箇所以外のソース領域(5、24)を微細に形成するために、n型のエピタキシャルシリコン層21底部のみにp 型ソース領域24を、p型のエピタキシャルシリコン層4底部のみにn 型ソース領域5を設けている以外は図13とほぼ同じ構造のNチャネル及びPチャネルのMIS電界効果トランジスタが形成されている。 In the figure, in order to form the source region other than the portion taking the connection between AlCu interconnection 17 (5 and 24) finely the p + -type source region 24 only on the epitaxial silicon layer 21 bottom of the n-type, p-type, except that only the epitaxial silicon layer 4 bottom is provided with n + -type source region 5 MIS field effect transistor of n-channel and P-channel of substantially the same structure as FIG. 13 are formed.
本実施例においても、第8の実施例と同じ効果を得ることができ、またより高集積化を達成することが可能である。 Also in this embodiment, it is possible to obtain the same effect as the eighth embodiment, also it is possible to achieve higher integration.
【0016】 [0016]
次いで本発明に係るMIS電界効果トランジスタの製造方法の一実施例について図18〜図25及び図1を参照して説明し、他の実施例について図26〜図32及び図7を参照して説明する。 Referring now to FIGS. 18 25 and FIGS. 1 describes an embodiment of a method for producing a MIS field effect transistor according to the present invention, with reference to FIGS. 26 to 32 and 7 for the other embodiments described to. ただし、ここでは本発明のMIS電界効果トランジスタの形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。 However, here it describes only the production method for the formation of the MIS field effect transistor of the present invention, various elements mounted on a general semiconductor integrated circuits (other transistors, resistors, capacitors, etc.) describing the manufacturing method for the formation of It omitted.
図18 Figure 18
通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、p型のシリコン基板1を選択的に1000nm程度異方性ドライエッチングし、素子分離領域形成用のトレンチ2を形成する。 Using conventional photolithography, a resist (not shown) as a mask layer to selectively 1000nm about anisotropic dry etching of the silicon substrate 1 of p-type, forming a trench 2 for element isolation region formation . 次いで硼素のイオン注入をおこない、素子分離領域形成用のトレンチ2底部にp型のチャネルストッパー領域3を形成する。 Then performing ion implantation of boron, to form a channel stopper region 3 of the p-type trench 2 bottom of element isolation regions formed. 次いでレジスト(図示せず)を除去する。 Then the resist is removed (not shown). 次いで化学気相成長により、500 nm程度の酸化膜(SiO )を成長する。 Followed by chemical vapor deposition to grow 500 nm of about oxide film (SiO 2). 次いで化学的機械研磨( he−mical echanical olishing 以後CMPと略称する)し、素子分離領域形成用のトレンチ2に酸化膜を平坦に埋め込む。 Then (abbreviated as C he-mical M echanical P olishing after CMP) chemical mechanical polishing, flat bury an oxide film on the trench 2 for element isolation region formation.
図19 Figure 19
次いで化学気相成長により、200 nm程度の酸化膜(SiO )26を成長する。 Followed by chemical vapor deposition to grow an oxide film (SiO 2) 26 of about 200 nm. 次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜26を選択的に異方性ドライエッチングする。 Then using conventional photolithography, a resist (not shown) as a mask layer is selectively anisotropically dry etched oxide film 26. 次いでレジスト(図示せず)を除去する。 Then the resist is removed (not shown).
図20 Figure 20
次いで露出したp型のシリコン基板1上にp型のエピタキシャルシリコン層4を250 nm程度成長する。 Then an epitaxial silicon layer 4 of p-type is grown about 250 nm on the p-type silicon substrate 1 exposed. 次いで化学的機械研磨(CMP)し、酸化膜26平坦面より突出したp型のエピタキシャルシリコン層4を除去し平坦化する。 Then chemical mechanical polishing (CMP), to flatten to remove p-type epitaxial silicon layer 4 protruding from the oxide film 26 flat. 次いで化学気相成長により、10nm程度のイオン注入用の酸化膜(図示せず)を成長する。 Followed by chemical vapor deposition to grow a 10nm approximately oxide film for ion implantation (not shown). 次いでn型ドレイン領域6形成用の燐のイオン注入をおこなう。 Then the ion implantation of phosphorus in the n-type drain region 6 for forming.
図21 Figure 21
次いでイオン注入用の酸化膜(図示せず)及び酸化膜26を異方性ドライエッチングする。 Then anisotropically dry etching the oxide film (not shown) and the oxide film 26 for ion implantation. (こうして柱状構造のp型のエピタキシャルシリコン層4が形成される。)次いで化学気相成長により、10nm程度のイオン注入用の酸化膜(図示せず)を成長する。 (Thus the epitaxial silicon layer 4 of the p-type pillar-shaped structure is formed.) By then chemical vapor deposition to grow a 10nm approximately oxide film for ion implantation (not shown). 次いでn 型ソースドレイン領域5、7形成用の砒素のイオン注入をおこなう。 Then the ion implantation of arsenic n + -type source and drain regions 5 and 7 for formation. (こうしてマスク層なしで、柱状構造のp型のエピタキシャルシリコン層4及びp型のシリコン基板1上面にn 型ソースドレイン領域5、7形成用の砒素が自己整合してイオン注入される。)次いで800 ℃程度でN アニールを加えることにより、柱状構造のp型のエピタキシャルシリコン層4の上部には垂直方向に拡散してn 型ドレイン領域7及びn型ドレイン領域6が、p型のシリコン基板1の上面には横方向に拡散して柱状構造のp型のエピタキシャルシリコン層4の底部を充満したn 型ソース領域5が形成される。 (Thus without a mask layer, p-epitaxial silicon layers 4 and the p-type arsenic silicon substrate 1 top to the n + -type source and drain regions 5 and 7 for formation of a columnar structure is ion-implanted by self-alignment.) by adding n 2 annealing at about 800 ° C. then, n + -type drain region 7 and the n-type drain region 6 to p-type epitaxial upper silicon layer 4 of the columnar structure diffuses vertically, p-type the upper surface of the silicon substrate 1 n + -type source region 5 filled the bottom of the p-type epitaxial silicon layer 4 of the columnar structure to diffuse in the lateral direction is formed. 次いでイオン注入用の酸化膜(図示せず)を等方性ドライエッチングする。 Then isotropically dry-etching the oxide film for ion implantation (not shown).
図22 Figure 22
次いで10nm程度のゲート酸化膜(SiO /Ta )10を成長する。 Then 10nm about a gate oxide film is grown (SiO 2 / Ta 2 O 5 ) 10. 次いで20nm程度のバリアメタル(TiN )11及び200 nm程度のゲート電極となるAl12を連続スパッタにより成長する。 Then grown by continuous sputtering Al12 as the 20nm about barrier metal (TiN) 11 and 200 nm approximately the gate electrode. 次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、Al、バリアメタル(TiN )及びゲート酸化膜(SiO /Ta )を順次異方性ドライエッチングする。 Then using conventional photolithography, a resist (not shown) as a mask layer, Al, sequentially anisotropically dry etching the barrier metal (TiN) and the gate oxide film (SiO 2 / Ta 2 O 5 ). (ここでマスク層を使用してエッチングをおこなうのは、柱状構造のp型のエピタキシャルシリコン層4の側面以外にゲート電極配線部を形成するためである。)次いでレジスト(図示せず)を除去する。 (We use the mask layer to carry out the etching is to form the gate electrode wiring part other than the p-type side of the epitaxial silicon layer 4 of the columnar structure.) Then the resist is removed (not shown) to.
図23 Figure 23
次いで化学的機械研磨(CMP)し、p型のエピタキシャルシリコン層4上に残されたAl、バリアメタル(TiN )及びゲート酸化膜(SiO /Ta )を除去する。 Then chemical mechanical polishing (CMP), to remove the Al was left on the p-type epitaxial silicon layer 4, a barrier metal (TiN) and the gate oxide film (SiO 2 / Ta 2 O 5 ). 次いでAlを50nm程度異方性ドライエッチングする。 Then 50nm approximately anisotropic dry etching Al. 次いで50nm程度バリアメタル(TiN )を異方性ドライエッチングする。 Then 50nm about a barrier metal the (TiN) to anisotropic dry etching. 次いで50nm程度ゲート酸化膜(SiO /Ta )を異方性ドライエッチングする。 Then anisotropically dry etched 50nm about a gate oxide film (SiO 2 / Ta 2 O 5 ). (こうしてn 型ドレイン領域7の上面よりゲート電極の上面を低くする。ただしゲート酸化膜はエッチング除去しなくとも差し支えない。) (Thus lowering the upper surface of the gate electrode from the upper surface of the n + -type drain region 7. However the gate oxide film is no problem even without etching away.)
図24 Figure 24
次いで化学気相成長により、200 nm程度の酸化膜(SiO )8を成長する。 Followed by chemical vapor deposition to grow an oxide film (SiO 2) 8 about 200 nm. 次いで化学的機械研磨(CMP)し、柱状構造のp型のエピタキシャルシリコン層4上の酸化膜(SiO )8を除去し、平坦化する。 Then chemical mechanical polishing (CMP), to remove the oxide film (SiO 2) 8 on the epitaxial silicon layer 4 of the p-type pillar-shaped structure is flattened. 次いでスパッタにより、30nm程度のTiN 9を成長する。 Followed by sputtering, growing TiN 9 of approximately 30 nm. 次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、TiN 9を異方性ドライエッチングする。 Then using conventional photolithography, a resist (not shown) as a mask layer is anisotropically dry-etching the TiN 9. 次いでレジスト(図示せず)を除去する。 Then the resist is removed (not shown).
図25 Figure 25
次いで化学気相成長により、600 nm程度の燐珪酸ガラス(PSG )膜13を成長する。 Followed by chemical vapor deposition to grow an about 600 nm phosphosilicate glass (PSG) film 13. 次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、PSG膜13を異方性ドライエッチングして選択的にビアを開孔する。 Then using conventional photolithography, a resist (not shown) as a mask layer, and selectively opening the vias anisotropic dry etching PSG film 13. 次いでレジスト(図示せず)を除去する。 Then the resist is removed (not shown). 次いでスパッタにより、バリアメタルとなるTiN 14を成長する。 Followed by sputtering, to grow a TiN 14 serving as a barrier metal. 次いで化学気相成長により、タングステン(W)15を成長する。 Followed by chemical vapor deposition, the growth of the tungsten (W) 15. 次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、導電プラグ(W)15を形成する。 Followed by chemical mechanical polishing (CMP), flat embedding the via, a conductive plug (W) 15.
図1 Figure 1
次いでスパッタにより、バリアメタルとなるTiN 16を50nm程度成長する。 Then by sputtering, to grow about 50nm to TiN 16 serving as a barrier metal. 次いでスパッタにより、配線となるAl(数%のCuを含む)17を500 nm程度成長する。 By sputtering and then, (including several percent of Cu) serving as the wiring Al 17 to grow about 500 nm. 次いでスパッタにより、バリアメタルとなるTiN 18を50nm程度成長する。 Then by sputtering, to grow about 50nm to TiN 18 serving as a barrier metal. 次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、バリアメタル(TiN )、Al(数%のCuを含む)及びバリアメタル(TiN )を異方性ドライエッチングしてAlCu配線17を形成し、本願発明のチャネル包囲型低抵抗メタルゲート電極を有する疑似SOI構造の縦型のMIS電界効果トランジスタを完成する。 Then using conventional photolithography, a resist (not shown) as a mask layer, a barrier metal (TiN), (including several percent of Cu) Al and a barrier metal of (TiN) by anisotropic dry etching forming an AlCu wiring 17, thereby completing a vertical MIS field effect transistor of the pseudo SOI structure having a channel encircling the low-resistance metal gate electrode of the present invention.
【0017】 [0017]
次いで本発明に係るMIS電界効果トランジスタの製造方法の他の実施例について図26〜図32及び図7を参照して説明する。 Then for the other embodiment of the manufacturing method of the MIS field effect transistor according to the present invention with reference to FIGS. 26 to 32 and FIG. 7 will be described.
図26 Figure 26
p型のシリコン基板1上に化学気相成長により、250 nm程度の酸化膜(SiO )27を成長する。 The p-type chemical vapor deposition on the silicon substrate 1, to grow an oxide film (SiO 2) 27 of about 250 nm. 次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜27を選択的に異方性ドライエッチングする。 Then using conventional photolithography, a resist (not shown) as a mask layer is selectively anisotropically dry etched oxide film 27. 次いでレジスト(図示せず)を除去する。 Then the resist is removed (not shown).
図27 Figure 27
次いで露出したp型のシリコン基板1上にp型のエピタキシャルシリコン層4を300 nm程度成長する。 Then an epitaxial silicon layer 4 of p-type is grown about 300 nm on the p-type silicon substrate 1 exposed. 次いで化学的機械研磨(CMP)し、酸化膜27平坦面より突出したp型のエピタキシャルシリコン層4を除去し平坦化する。 Then chemical mechanical polishing (CMP), to flatten to remove p-type epitaxial silicon layer 4 protruding from the oxide film 27 flat. 次いでp型のエピタキシャルシリコン層4を50nm異方性ドライエッチングし、凹部を形成する。 Then a p-type epitaxial silicon layer 4 is 50nm anisotropic dry etching to form a recess. 次いで化学気相成長により、50nm程度の窒化膜(Si )28を成長する。 Followed by chemical vapor deposition to grow a 50nm approximately nitride film (Si 3 N 4) 28. 次いで化学的機械研磨(CMP)し、酸化膜27上の窒化膜(Si )28を除去し、凹部に平坦に埋め込む。 Then chemical mechanical polishing (CMP), a nitride film (Si 3 N 4) 28 on the oxide film 27 is removed, embedded flat in the recess. 次いでn型ドレイン領域6形成用の燐のイオン注入をおこなう。 Then the ion implantation of phosphorus in the n-type drain region 6 for forming.
図28 Figure 28
次いで酸化膜27を異方性ドライエッチングする。 Then an oxide film 27 is anisotropically dry etching. (こうして筒状構造のp型のエピタキシャルシリコン層4が形成される。)次いで化学気相成長により、10nm程度のイオン注入用の酸化膜(図示せず)を成長する。 (Thus the p-type epitaxial silicon layer 4 of the tubular structure is formed.) Followed by chemical vapor deposition to grow a 10nm approximately oxide ion implantation (not shown). 次いでn 型ソースドレイン領域5、7形成用の砒素のイオン注入をおこなう。 Then the ion implantation of arsenic n + -type source and drain regions 5 and 7 for formation. (こうしてマスク層なしで、筒状構造のp型のエピタキシャルシリコン層4及びp型のシリコン基板1上面にn 型ソースドレイン領域5、7形成用の砒素が自己整合してイオン注入される。)次いで800 ℃程度でN アニールを加えることにより、筒状構造のp型のエピタキシャルシリコン層4の上部には縦方向に拡散してn 型ドレイン領域7及びn型ドレイン領域6が、p型のシリコン基板1の上面には横方向に拡散して筒状構造のp型のエピタキシャルシリコン層4の底部を充満したn 型ソース領域5が形成される。 (Thus without a mask layer, tubular structure p-type epitaxial silicon layer 4 and the p-type arsenic silicon substrate 1 top to the n + -type source and drain regions 5 and 7 for forming the ions are implanted in self-alignment. ) by addition of n 2 annealing at about 800 ° C. then, n + -type drain region 7 and the n-type drain region 6 diffuses longitudinally in an upper portion of the p-type epitaxial silicon layer 4 of the tubular structure, p the upper surface of the silicon substrate 1 of type n + -type source region 5 to the bottom were filled in the horizontal direction to diffuse to the tubular structure p-type epitaxial silicon layer 4 is formed. 次いでイオン注入用の酸化膜(図示せず)を等方性ドライエッチングする。 Then isotropically dry-etching the oxide film for ion implantation (not shown).
図29 Figure 29
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及び窒化膜(Si )28をマスク層として、p型のシリコン基板1を選択的に1000nm程度異方性ドライエッチングし、素子分離領域形成用のトレンチ2を形成する。 Then using conventional photolithography, a resist (not shown) and a nitride film (Si 3 N 4) 28 as a mask layer to selectively 1000nm about anisotropic dry etching of the silicon substrate 1 of p-type, forming a trench 2 for element isolation region formation. 次いで硼素のイオン注入をおこない、素子分離領域形成用のトレンチ2底部にp型のチャネルストッパー領域3を形成する。 Then performing ion implantation of boron, to form a channel stopper region 3 of the p-type trench 2 bottom of element isolation regions formed. 次いでレジスト(図示せず)を除去する。 Then the resist is removed (not shown). 次いで窒化膜(Si )28を異方性ドライエッチングする。 Then anisotropically dry etching the nitride film (Si 3 N 4) 28.
図30 Figure 30
次いで化学気相成長により、500nm 程度の酸化膜(SiO )を成長する。 Followed by chemical vapor deposition to grow a 500nm approximately oxide film (SiO 2). 次いで化学的機械研磨(CMP)し、筒状構造のp型のエピタキシャルシリコン層4上の酸化膜(SiO )を除去し、平坦化する。 Then chemical mechanical polishing (CMP), to remove the p-type epitaxial silicon layer 4 on the oxide film of the tubular structure (SiO 2), is flattened. 次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、選択的に酸化膜(SiO )を30nm程度異方性ドライエッチングし、凹部を形成する。 Then using conventional photolithography, a resist (not shown) as a mask layer, selectively oxidized film (SiO 2) and 30nm approximately anisotropic dry etching to form a recess. 次いでレジスト(図示せず)を除去する。 Then the resist is removed (not shown). 次いでスパッタにより、30nm程度のTiN 9を成長する。 Followed by sputtering, growing TiN 9 of approximately 30 nm. 次いで化学的機械研磨(CMP)し、凹部に埋め込み平坦化する。 Then chemical mechanical polishing (CMP), to flatten embedded in the recess. 次いで200nm 程度酸化膜を異方性ドライエッチングし、素子分離領域2を形成する。 Then 200nm approximately oxide film is anisotropically dry etched to form an element isolation region 2.
図31 Figure 31
次いで10nm程度のゲート酸化膜(SiO /Ta )10を成長する。 Then 10nm about a gate oxide film is grown (SiO 2 / Ta 2 O 5 ) 10. 次いで20nm程度のバリアメタル(TiN )11及び200 nm程度のゲート電極となるAl12を連続スパッタにより成長する。 Then grown by continuous sputtering Al12 as the 20nm about barrier metal (TiN) 11 and 200 nm approximately the gate electrode. 次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、Al、バリアメタル(TiN )及びゲート酸化膜(SiO /Ta )を順次異方性ドライエッチングする。 Then using conventional photolithography, a resist (not shown) as a mask layer, Al, sequentially anisotropically dry etching the barrier metal (TiN) and the gate oxide film (SiO 2 / Ta 2 O 5 ). (ここでマスク層を使用してエッチングをおこなうのは、筒状構造のp型のエピタキシャルシリコン層4の側面以外にゲート電極配線部を形成するためである。)次いでレジスト(図示せず)を除去する。 (Here, using a mask layer to carry out the etching is to form the gate electrode wiring part other than the p-type epitaxial side of the silicon layer 4 of the tubular structure.) Then a resist (not shown) Remove. 次いで化学的機械研磨(CMP)し、p型のエピタキシャルシリコン層4上に残されたAl、バリアメタル(TiN )及びゲート酸化膜(SiO /Ta )を除去する。 Then chemical mechanical polishing (CMP), to remove the Al was left on the p-type epitaxial silicon layer 4, a barrier metal (TiN) and the gate oxide film (SiO 2 / Ta 2 O 5 ).
図32 Figure 32
次いで化学気相成長により、800 nm程度の燐珪酸ガラス(PSG )膜13を成長する。 Followed by chemical vapor deposition to grow an about 800 nm phosphosilicate glass (PSG) film 13. 次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、PSG膜13を異方性ドライエッチングして選択的にビアを開孔する。 Then using conventional photolithography, a resist (not shown) as a mask layer, and selectively opening the vias anisotropic dry etching PSG film 13. 次いでレジスト(図示せず)を除去する。 Then the resist is removed (not shown). 次いでスパッタにより、バリアメタルとなるTiN 14を成長する。 Followed by sputtering, to grow a TiN 14 serving as a barrier metal. 次いで化学気相成長により、タングステン(W)15を成長する。 Followed by chemical vapor deposition, the growth of the tungsten (W) 15. 次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、導電プラグ(W)15を形成する。 Followed by chemical mechanical polishing (CMP), flat embedding the via, a conductive plug (W) 15.
図7 Figure 7
次いでスパッタにより、バリアメタルとなるTiN 16を50nm程度成長する。 Then by sputtering, to grow about 50nm to TiN 16 serving as a barrier metal. 次いでスパッタにより、配線となるAl(数%のCuを含む)17を500 nm程度成長する。 By sputtering and then, (including several percent of Cu) serving as the wiring Al 17 to grow about 500 nm. 次いでスパッタにより、バリアメタルとなるTiN 18を50nm程度成長する。 Then by sputtering, to grow about 50nm to TiN 18 serving as a barrier metal. 次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、バリアメタル(TiN )、Al(数%のCuを含む)及びバリアメタル(TiN )を異方性ドライエッチングしてAlCu配線17を形成し、本願発明のチャネル包囲型低抵抗メタルゲート電極を有する疑似SOI構造の縦型のMIS電界効果トランジスタを完成する。 Then using conventional photolithography, a resist (not shown) as a mask layer, a barrier metal (TiN), (including several percent of Cu) Al and a barrier metal of (TiN) by anisotropic dry etching forming an AlCu wiring 17, thereby completing a vertical MIS field effect transistor of the pseudo SOI structure having a channel encircling the low-resistance metal gate electrode of the present invention.
【0018】 [0018]
上記説明においては、シリコン基板にエピタキシャルシリコン層を形成する場合を説明しているが、シリコン基板に化合物半導体層を形成してもよく、またシリコン基板に限らず、化合物半導体基板を使用してもよい。 In the above description, although described the case of forming an epitaxial silicon layer on a silicon substrate may form a compound semiconductor layer on a silicon substrate, also not limited to a silicon substrate, the use of a compound semiconductor substrate good. また凸状構造の半導体層を形成する際、エピタキシャル半導体層を使用しているが、半導体基板にトレンチを設けることにより、柱状構造あるいは筒状構造に形成した半導体基板を使用してもよいし、半導体層を積層する場合は化学気相成長によるばかりでなく、分子線成長(MBE)によっても、有機金属気相成長法(MOCVD)によっても、原子層結晶成長法(ALE)によっても、また他のいかなる結晶成長法を利用してもよい。 Also when forming the semiconductor layer of the convex structure, the use of the epitaxial semiconductor layer, by providing a trench in a semiconductor substrate, use may be made of a semiconductor substrate formed in a columnar structure or tubular structure, case of stacking the semiconductor layer not only by chemical vapor deposition, by molecular beam epitaxy (MBE), by metal organic chemical vapor deposition (MOCVD), by atomic layer epitaxy method (ALE), also other any crystal growth method may be used. また柱状構造あるいは筒状構造の平面形状は直線であっても、曲線であっても、円であっても、矩形であっても、その他の幾何学上の形であっても、また2重であっても3重であっても本願発明は成立する。 Further, even planar shape straight columnar structure or tubular structure, be curved, even circles, be rectangular, any other geometric form of, also double even a be a triple in the present invention is approved. また導電膜、メタル層、ゲート電極、バリアメタル、導電プラグ、配線等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用しても差し支えない。 The conductive film, metal layer, a gate electrode, a barrier metal, conductive plugs, wiring, etc. is not limited to the above embodiments, no problem even by using any material as long as the material having similar properties. また上記実施例のすべてはエピタキシャル半導体層の上部にドレイン領域を形成し、底部にソース領域を形成しているが、これらを反対にして形成してもよい。 Also, all of the above examples drain region is formed in the upper portion of the epitaxial semiconductor layer, but forms a source region at the bottom may be formed by them in the opposite. ただし、この場合はソース領域の接合容量は低減できるが、ドレイン領域の接合容量は低減できないことになり、また第6の実施例は製造がより容易になるが、他の実施例の場合はやや繁雑になる。 However, in this case can be reduced junction capacitance of the source region, the junction capacitance of the drain region will not be able to reduce, also the sixth embodiment but manufacturing is easier in the case of another embodiment somewhat It becomes complicated. (エピタキシャル半導体層の上部を複雑にする方が底部を複雑にするより製造は容易である。)また上記実施例のすべてはエンハンスメント型のMIS電界効果トランジスタを形成する場合について記載しているが、デプリーション型のMIS電界効果トランジスタを形成してもよい。 (Prepared from person to complicate the top of the epitaxial semiconductor layer is complicate bottom is easy.) Although all of the above embodiments describes a case of forming a MIS field-effect transistor of the enhancement type, depletion type MIS field-effect transistor may be formed. この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のMIS電界効果トランジスタを形成すればよい。 If this case is conductivity type grown epitaxial semiconductor layer of the opposite, or similar structure using an epitaxial semiconductor layer with impurities of the opposite conductivity type to convert the conductivity type by ion implantation after growing an epitaxial semiconductor layer it may be formed MIS field-effect transistor.
【0019】 [0019]
【発明の効果】 【Effect of the invention】
以上説明のように本発明によれば、貼り合わせSOI構造の半導体基板を使用することなく、通常の半導体基板を使用して選択的に形成した完全空乏型の凸状構造の半導体層(半導体基板上に柱状構造あるいは筒状構造に積層したエピタキシャル半導体層または半導体基板にトレンチを形成することにより柱状構造あるいは筒状構造に形成した半導体基板の一部)に、電気的に半導体基板と絶縁分離された疑似SOI構造のドレイン領域、チャネル領域及びソース領域を形成できるため、ドレイン領域(あるいはソース領域)の接合容量を低減(実質ゼロ)することができる。 According to the present invention as described above, bonding without the use of a semiconductor substrate of SOI structure, a semiconductor layer of fully depleted convex structure which selectively formed using conventional semiconductor substrate (a semiconductor substrate the part of the semiconductor substrate) formed in the columnar structure or tubular structure by forming a trench in the epitaxial semiconductor layer or a semiconductor substrate are stacked in a columnar structure or tubular structure above, are electrically semiconductor substrate and the insulating isolation drain regions of the pseudo SOI structure, since it is possible to form a channel region and source region, it is possible to reduce the junction capacitance of the drain region (or source region) (substantially zero).
また完全空乏化した疑似SOI基板を容易に形成できるため、空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。 Also because it easily form the pseudo SOI substrate was completely depleted, it is possible to reduce the threshold voltage due can improve the reduction and subthreshold characteristic of the depletion layer capacitance.
またMIS電界効果トランジスタのチャネル長の決定をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定することができる。 Also it is possible to determine the determination of the channel length of the MIS field effect transistor without depending on the control of the gate length by photolithography technique, the diffusion of the impurity due to the growth film thickness and heat treatment of the control with good epitaxial semiconductor layer.
またチャネル領域をゲート電極で完全に包囲できるので、極めてリーク特性に優れたMIS電界効果トランジスタを得ることができる。 Since it completely surrounds the channel region in the gate electrode, it is possible to obtain the MIS field effect transistor having excellent very leak characteristic.
またホットキャリア効果の改善対策として形成する低濃度領域を必要とされるドレイン領域のみに形成することが可能なため、ソース領域の抵抗の低減ができ、耐圧を劣化させずによりチャネル長を微細にすることも可能である。 Also since it is possible to form only the drain region that is required for the low concentration region formed as measures to improve the hot carrier effect can reduce the resistance of the source region, the channel length finely by without degrading the breakdown voltage it is also possible to.
また高誘電率のTa をゲート酸化膜として使用しているため、ゲート酸化膜の厚膜化が可能で、ゲート電極とチャネル形成部の半導体層間の微小な電流リークの改善及びゲート容量の低減もできる。 Also due to the use of of Ta 2 O 5 which has a high dielectric constant as the gate oxide film, it can be thick film of the gate oxide film, improvement of small current leakage of the semiconductor layers of the gate electrode and the channel forming portion and the gate capacitance It can also be reduced.
また低抵抗な低融点金属からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減による低電力化も可能である。 Since capable of forming gate electrodes made of low resistance, low-melting metals, the ability to remove the depletion layer capacitance in the low resistance and the gate electrode of the gate electrode wiring, it is also possible to lower power by reducing the threshold voltage.
また凸状構造に形成した半導体層に自己整合して、MIS電界効果トランジスタの各要素を微細に形成することも可能である。 The self-aligned to the semiconductor layer formed on the convex structure, it is possible to form each element of the MIS field effect transistor fine. また高集積なC−MOSを形成することも可能である。 It is also possible to form a highly integrated C-MOS.
即ち、高価なSOI構造を有する半導体基板を使用することなく、半導体基板に形成した凸状構造の半導体層を使用することにより、高速大容量通信、携帯情報端末等に対応可能な半導体集積回路の製造を可能とする、高速、低電力、高信頼、高性能及び高集積を併せ持つチャネル包囲型低抵抗メタルゲート電極を有する疑似SOI構造の縦型のMIS電界効果トランジスタを得ることができる。 That is, without using a semiconductor substrate having an expensive SOI structure, by using a semiconductor layer of the convex structure formed on a semiconductor substrate, high-speed large-capacity communication, etc. can be a semiconductor integrated circuit corresponding to the portable information terminal enables the production, fast, low power, high reliability can be obtained a vertical MIS field effect transistor of the pseudo SOI structure having a channel encircling the low-resistance metal gate electrode having both a high performance and high integration.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明のMIS電界効果トランジスタにおける第1の実施例の模式側断面図【図2】本発明のMIS電界効果トランジスタにおける第1の実施例の模式平面図【図3】本発明のMIS電界効果トランジスタにおける第2の実施例の模式側断面図【図4】本発明のMIS電界効果トランジスタにおける第2の実施例の模式平面図【図5】本発明のMIS電界効果トランジスタにおける第3の実施例の模式側断面図【図6】本発明のMIS電界効果トランジスタにおける第3の実施例の模式平面図【図7】本発明のMIS電界効果トランジスタにおける第4の実施例の模式側断面図【図8】本発明のMIS電界効果トランジスタにおける第4の実施例の模式平面図【図9】本発明のMIS電界効果トランジスタにおける第5の実施例の模 [1] of the present schematic plan view of a first embodiment of the first embodiment schematic side sectional view [FIG. 2] MIS field effect transistor of the present invention in MIS field-effect transistor of the invention the present invention; FIG the in the second example of the schematic side sectional view [FIG. 4] MIS field effect transistor of the present schematic plan view of a second embodiment of the MIS field effect transistor of the invention Figure 5 the present invention in the MIS field effect transistor 3 third schematic side cross section of a fourth embodiment in schematic MIS field effect transistor of the plan view the present invention; FIG embodiment of the schematic side sectional view [FIG. 6] MIS field effect transistor of the present invention in the embodiment of Figure 8 shows schematic of a fifth embodiment of the MIS field effect transistor of the present schematic plan view of a fourth embodiment of the MIS field effect transistor of the invention the present invention; FIG 側断面図【図10】本発明のMIS電界効果トランジスタにおける第6の実施例の模式側断面図【図11】本発明のMIS電界効果トランジスタにおける第7の実施例の模式側断面図【図12】本発明のMIS電界効果トランジスタにおける第7の実施例の模式平面図【図13】本発明のMIS電界効果トランジスタにおける第8の実施例の模側断面図【図14】本発明のMIS電界効果トランジスタにおける第8の実施例の模式平面図【図15】本発明のMIS電界効果トランジスタにおける第9の実施例の模式側断面【図16】本発明のMIS電界効果トランジスタにおける第10の実施例の模式側断面図【図17】本発明のMIS電界効果トランジスタにおける第10の実施例の模式平面図【図18】本発明のMIS電界効果トラン Schematic side cross-sectional view of a seventh embodiment of the MIS field effect transistor of the cross-sectional side view schematic side sectional view of a sixth embodiment of the MIS field effect transistor of the present invention; FIG 11 present invention 12 ] MIS field effect of the eighth schematic side sectional view of an embodiment of the MIS field effect transistor of the MIS field-schematic plan view of a seventh embodiment in effect transistor [13] the present invention [FIG. 14] the present invention of the tenth embodiment in the eighth embodiment schematic plan view and FIG. 15 MIS field effect transistor of the present schematic side cross-section of a ninth embodiment of the MIS field effect transistor of the invention 16 the present invention of the transistor MIS field effect Trang schematic side sectional view a schematic plan view of a tenth embodiment of the MIS field effect transistor in FIG. 17 the present invention and FIG. 18 the present invention スタにおける製造方法の一実施例の工程断面図【図19】本発明のMIS電界効果トランジスタにおける製造方法の一実施例の工程断面図【図20】本発明のMIS電界効果トランジスタにおける製造方法の一実施例の工程断面図【図21】本発明のMIS電界効果トランジスタにおける製造方法の一実施例の工程断面図【図22】本発明のMIS電界効果トランジスタにおける製造方法の一実施例の工程断面図【図23】本発明のMIS電界効果トランジスタにおける製造方法の一実施例の工程断面図【図24】本発明のMIS電界効果トランジスタにおける製造方法の一実施例の工程断面図【図25】本発明のMIS電界効果トランジスタにおける製造方法の一実施例の工程断面図【図26】本発明のMIS電界効果トランジスタにおけ One manufacturing method in an embodiment of the sectional views 19 MIS field effect transistor of the present process sectional view of one embodiment of a manufacturing method in MIS field-effect transistor of the invention Figure 20 the present invention of a method of manufacturing the static sectional views of an embodiment of a manufacturing method in an embodiment of the process cross-sectional view [FIG. 22] MIS field effect transistor of the present invention of a method of manufacturing the MIS field effect transistor of the cross-sectional views [21] the present invention of example sectional views of an embodiment of a manufacturing method in MIS field-effect transistor of the MIS process sectional view of one embodiment of a manufacturing method in the field effect transistor [24] the present invention in FIG. 23 the present invention and FIG. 25 the present invention put the MIS field effect transistor of the cross-sectional views of an embodiment Figure 26 the invention of a manufacturing method of the MIS field-effect transistor る製造方法の他の実施例の工程断面図【図27】本発明のMIS電界効果トランジスタにおける製造方法の他の実施例の工程断面図【図28】本発明のMIS電界効果トランジスタにおける製造方法の他の実施例の工程断面図【図29】本発明のMIS電界効果トランジスタにおける製造方法の他の実施例の工程断面図【図30】本発明のMIS電界効果トランジスタにおける製造方法の他の実施例の工程断面図【図31】本発明のMIS電界効果トランジスタにおける製造方法の他の実施例の工程断面図【図32】本発明のMIS電界効果トランジスタにおける製造方法の他の実施例の工程断面図【図33】従来のMIS電界効果トランジスタの模式側断面図【符号の説明】 That process cross-sectional view of another embodiment of the manufacturing method in the MIS field effect transistor of another embodiment of a process cross-sectional view FIG. 27 the present invention of the manufacturing method Figure 28 of the manufacturing method in the MIS field effect transistor of the present invention another embodiment of the method of manufacture in MIS field effect transistor of another embodiment of a process cross-sectional views process sectional view of another embodiment of the manufacturing method in the MIS field effect transistor of FIG. 29 the present invention Figure 30 the invention view of a step section [31] process sectional view of another embodiment of the manufacturing method in the MIS field effect transistor of the MIS process sectional view of another embodiment of the manufacturing method in the field effect transistor [32] the present invention of the present invention Figure 33 is a schematic side sectional view of a conventional MIS field effect transistor [description of symbols]
1 p型のシリコン基板2 素子分離領域形成用のトレンチ及び埋め込み絶縁膜(SiO Trench and buried insulating film 1 p-type silicon substrate 2-element isolation region formation (SiO 2)
3 p型チャネルストッパー領域4 凸状構造(柱状構造あるいは筒状構造)のp型エピタキシャルシリコン層5 n 型ソース領域6 n型ドレイン領域7 n 型ドレイン領域8 埋め込み絶縁膜(SiO 3 p-type channel stopper region 4 convex structure (columnar structure or tubular structure) of p-type epitaxial silicon layer 5 n + -type source region 6 n-type drain region 7 n + -type drain region 8 buried insulating film (SiO 2)
9 接続用導電膜(TiN ) 9 connecting conductive film (TiN)
10 ゲート酸化膜(SiO /Ta 10 a gate oxide film (SiO 2 / Ta 2 O 5 )
11 バリアメタル(TiN ) 11 barrier metal (TiN)
12 ゲート電極(Al) 12 gate electrode (Al)
13 燐珪酸ガラス(PSG )膜14 バリアメタル(TiN ) 13 phosphosilicate glass (PSG) film 14 a barrier metal (TiN)
15 導電プラグ(W) 15 conductive plug (W)
16 バリアメタル(TiN ) 16 barrier metal (TiN)
17 AlCu配線18 バリアメタル(TiN ) 17 AlCu wiring 18 barrier metal (TiN)
19 バリアメタル(TiN ) 19 barrier metal (TiN)
20 メタル(W) 20 metal (W)
21 凸状構造(柱状構造あるいは筒状構造)のn型エピタキシャルシリコン層22 p型不純物領域(チャネル領域) 21 convex structure (columnar structure or tubular structure) n-type epitaxial silicon layer 22 p-type impurity region (channel region)
23 n型不純物ウエル領域24 p 型ソース領域25 p 型ドレイン領域26 酸化膜(SiO 23 n-type impurity-well region 24 p + -type source region 25 p + -type drain region 26 oxide film (SiO 2)
27 酸化膜(SiO 27 oxide film (SiO 2)
28 窒化膜(Si 28 nitride film (Si 3 N 4)

Claims (3)

  1. 選択的に凸状構造部(柱状構造部あるいは筒状構造部)を有して形成された半導体基板と、前記半導体基板の凸状構造部の側面にゲート絶縁膜を介して設けられたゲート電極と、前記半導体基板の凸状構造部の上部に設けられたドレイン領域(あるいはソース領域)と、少なくとも前記ドレイン領域(あるいはソース領域)と離間して前記ドレイン領域(あるいはソース領域)に相対して前記半導体基板の凸状構造部の底部に設けられたソース領域(あるいはドレイン領域)と、前記ドレイン領域、前記ソース領域及び前記ゲート電極に配設された配線体とを備えてなることを特徴とするMIS電界効果トランジスタ。 Selectively convex structural unit (columnar structure or tubular structure) and the semiconductor substrate formed with a, the semiconductor substrate convex structure section gate electrode provided via a gate insulating film on the side surface of the When the drain region provided in the upper portion of the convex structure section of a semiconductor substrate (or the source region), relative to the drain region spaced apart from at least the drain region (or source region) (or source region) and wherein said semiconductor substrate convex structure section source region provided at the bottom of the (or drain region), the drain region, by comprising a said source region and a wiring member disposed on the gate electrode MIS field-effect transistor to be.
  2. 前記半導体基板の凸状構造部が前記半導体基板上に積層された半導体層であるか、あるいは前記半導体基板の一部であることを特徴とする特許請求の範囲請求項1記載のMIS電界効果トランジスタ。 Wherein either convex structure section of the semiconductor substrate is a semiconductor layer laminated on the semiconductor substrate, or MIS field effect transistor of the claims claim 1, wherein the, which is a part of said semiconductor substrate .
  3. 凸状構造部を有する半導体基板が形成されて後、前記半導体基板の凸状構造部及び平坦部の上面に不純物を導入し、熱処理を施すことにより、前記半導体基板の凸状構造部の上部に垂直方向に拡散したドレイン領域(あるいはソース領域)及び前記半導体基板の平坦部に水平方向に拡散し、前記半導体基板の凸状構造部の底部を充満したソース領域(あるいはドレイン領域)を形成したことを特徴とするMIS電界効果トランジスタのソースドレイン領域の形成方法。 After being semiconductor substrate formed with a convex structure section, the introduced impurities into convex structure section and the upper surface of the flat portion of the semiconductor substrate, by thermal treatment, the top of the convex structure section of the semiconductor substrate it is diffused in the horizontal direction, the formation of the semiconductor substrate convex structure section source region of the bottom was filled in (or drain region) on the flat portion of the vertical drain region (or source region) diffused in a direction and said semiconductor substrate method of forming the source and drain regions of the MIS field effect transistor according to claim.
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