JP2018107230A - Semiconductor device and manufacturing method of the same - Google Patents
Semiconductor device and manufacturing method of the same Download PDFInfo
- Publication number
- JP2018107230A JP2018107230A JP2016250594A JP2016250594A JP2018107230A JP 2018107230 A JP2018107230 A JP 2018107230A JP 2016250594 A JP2016250594 A JP 2016250594A JP 2016250594 A JP2016250594 A JP 2016250594A JP 2018107230 A JP2018107230 A JP 2018107230A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- semiconductor
- region
- insulating film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Description
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、ＳＯＩ基板を形成し、このＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。 The present invention relates to a semiconductor integrated circuit having an SOI (Silicon On Insulator) structure, and in particular, an SOI substrate is formed on a semiconductor substrate (bulk wafer) by an easy manufacturing process, and this SOI substrate has high speed, low power, high performance, The present invention relates to forming a semiconductor integrated circuit including a highly reliable and highly integrated short channel MIS field effect transistor.
図３３は従来の半導体装置の模式側断面図で、半導体層の選択エピタキシャル成長法を利用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、６１はｐ型のシリコン基板、６２はシリコン窒化膜、６３はシリコン酸化膜、６４は素子分離領域のシリコン窒化膜、６５はｐ型のＳｉＧｅ層、６６はｐ型の歪みＳｉ層、６７はシリコン酸化膜、６８はｎ＋型ソース領域、６９はｎ型ソース領域、７０はｎ型ドレイン領域、７１はｎ＋型ドレイン領域、７２はゲート酸化膜、７３は包囲型ゲート電極、７４はサイドウォール、７５はＰＳＧ膜、７６はシリコン窒化膜、７７はバリアメタル、７８は導電プラグ、７９は層間絶縁膜、８０はバリアメタル、８１はＣｕ配線、８２はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上にシリコン窒化膜６２が設けられ、シリコン窒化膜６２上には、選択的にシリコン酸化膜６３が設けられ、シリコン酸化膜６３上に設けられたｐ型のＳｉＧｅ層６５間に、シリコン酸化膜６３が設けられていない部分上に設けられたｐ型の歪みＳｉ層６６が挟まれている構造からなる半導体層が島状に絶縁分離されて設けられている。ｐ型の歪みＳｉ層６６の周囲にはゲート酸化膜７２を介して包囲型ゲート電極７３が設けられ、包囲型ゲート電極７３の上面部の側壁にはサイドウォール７４が設けられ、ｐ型のＳｉＧｅ層６５には、ｎ型ソースドレイン領域（６９、７０）及びｎ＋型ソースドレイン領域（６８、７１）が設けられ、ｐ型の歪みＳｉ層６６には、チャネル領域が設けられており、ｎ＋型ソースドレイン領域（６８、７１）及び包囲型ゲート電極７３には、それぞれバリアメタル７７を有する導電プラグ７８を介してバリアメタル８０を有するＣｕ配線８１が接続されているＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して歪みＳｉ層を左右から挟んだＳｉＧｅ層を有する構造からなる完全空乏型の半導体層を設け、歪みＳｉ層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、ＳｉＧｅ層にソースドレイン領域を設け、歪みＳｉ層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等が可能であった。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を形成する歪みＳｉ層を包囲して形成できるため、ＳＯＩ構造のＭＩＳ電界効果トランジスタに特有のバックチャネルリークを改善できる効果もあった。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化も可能であった。
しかし包囲型ゲート電極に自己整合して、半導体層（ＳＯＩ基板）の上面から不純物を注入して低濃度及び高濃度のソースドレイン領域を形成するため、上面部においては不純物の横方向拡散が大きく、下面に近づくほど（不純物拡散層が深くなるほど）小さくなるので、半導体層（ＳＯＩ基板）の全周囲においてチャネル長を等しくすることができず、閾値電圧のバラツキが大きく、安定した電流値を得ることが難しかったこと、上面部において包囲型ゲート電極とソースドレイン領域の重なりが大きく、浮遊容量が大きかったこと及びソースドレイン領域間の耐圧が不安定であること等の問題があった。
FIG. 33 is a schematic sectional side view of a conventional semiconductor device, and shows a part of a semiconductor integrated circuit including an N-channel MIS field effect transistor having an SOI structure formed by using a selective epitaxial growth method of a semiconductor layer. Is a p-type silicon substrate, 62 is a silicon nitride film, 63 is a silicon oxide film, 64 is a silicon nitride film in an element isolation region, 65 is a p-type SiGe layer, 66 is a p-type strained Si layer, and 67 is a silicon oxide film film, the n + -type source region 68, the n-type source region 69, 70 is n-type drain region, the n + -type drain region 71, 72 is a gate oxide film, the surrounding gate electrode 73, 74 side wall, 75 is a PSG film, 76 is a silicon nitride film, 77 is a barrier metal, 78 is a conductive plug, 79 is an interlayer insulating film, 80 is a barrier metal, 81 is a Cu wiring, and 82 is a barrier Shows the Enmaku.
In the figure, a silicon nitride film 62 is provided on a p-type silicon substrate 61, a silicon oxide film 63 is selectively provided on the silicon nitride film 62, and a p provided on the silicon oxide film 63. A semiconductor layer having a structure in which a p-type strained Si layer 66 provided on a portion where the silicon oxide film 63 is not provided is sandwiched between island-shaped SiGe layers 65 is provided in an island shape. ing. An encircling gate electrode 73 is provided around the p-type strained Si layer 66 via a gate oxide film 72. A side wall 74 is provided on the side wall of the upper surface portion of the encircling gate electrode 73, and p-type SiGe. The layer 65 is provided with n-type source / drain regions (69, 70) and n + -type source / drain regions (68, 71), and the p-type strained Si layer 66 is provided with a channel region. LDD (Lightly Doped Drain) in which a Cu wiring 81 having a barrier metal 80 is connected to the + type source / drain region (68, 71) and the surrounding gate electrode 73 via a conductive plug 78 having a barrier metal 77, respectively. An N-channel MIS field effect transistor having a structure is formed.
Therefore, using a normal inexpensive semiconductor substrate and utilizing a selective epitaxial growth method of the semiconductor layer, a fully depleted type consisting of a structure having a SiGe layer sandwiching a strained Si layer from the left and right via an insulating film on the semiconductor substrate A MIS field effect transistor having an SOI structure in which a semiconductor layer is provided, a surrounding gate electrode is provided around the strained Si layer via a gate oxide film, a source / drain region is provided in the SiGe layer, and a channel region is provided in the strained Si layer Therefore, it is possible to reduce the junction capacitance of the source / drain region, reduce the depletion layer capacitance, improve the breakdown voltage of the source / drain region, and reduce the threshold voltage by improving the subthreshold characteristics.
In addition, since the strained Si layer forming the channel region can be surrounded by the surrounding gate electrode provided via the gate oxide film, the back channel leakage characteristic of the SOI structure MIS field effect transistor can be improved. It was.
Moreover, since a single crystal semiconductor layer having a structure in which a Si layer having a small lattice constant is sandwiched between SiGe layers having a large lattice constant from the left and right can be formed, the lattice spacing of the strained Si layer can be increased from the left and right SiGe layers, and the carrier It was possible to increase the speed by increasing the mobility.
However, since impurities are implanted from the upper surface of the semiconductor layer (SOI substrate) in a self-alignment manner with the surrounding gate electrode, low concentration and high concentration source / drain regions are formed. Since the lower the surface (the deeper the impurity diffusion layer), the smaller the channel length cannot be made equal in the entire periphery of the semiconductor layer (SOI substrate), the variation in threshold voltage is large, and a stable current value is obtained. However, there are problems such that the surrounding gate electrode and the source / drain region are largely overlapped on the upper surface, the stray capacitance is large, and the breakdown voltage between the source / drain regions is unstable.
本願発明が解決しょうとする課題は、ＳＯＩ構造のＭＩＳ電界効果トランジスタのソースドレイン領域を形成する場合、包囲型ゲート電極に自己整合して、半導体層（ＳＯＩ基板）の上面から不純物を注入してソースドレイン領域を形成するため、不純物拡散層が深くなるほど横方向拡散が小さくなるので、
（１）半導体層（ＳＯＩ基板）の全周囲においてチャネル長が等しいチャネル領域が得られなかったため、閾値電圧のバラツキが大きく、安定した電流値を得ることが難しかったこと。
（２）上面部において、包囲型ゲート電極とソースドレイン領域の重なりが大きく、浮遊容量の低減化が難しかったこと。
（３）チャネル長が等しいチャネル領域が得られなかったため、安定した耐圧を持つソースドレイン領域を得ることが難しかったこと。
等の問題が顕著になりつつあり、現状技術により、さらなる高速、高性能、低電力及び高信頼性を備えた、さらに微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することが困難になってきたことである。
The problem to be solved by the present invention is that when forming the source / drain region of an MIS field effect transistor having an SOI structure, impurities are implanted from the upper surface of the semiconductor layer (SOI substrate) in self-alignment with the surrounding gate electrode. Since the source and drain regions are formed, lateral diffusion becomes smaller as the impurity diffusion layer becomes deeper.
(1) A channel region having the same channel length cannot be obtained in the entire periphery of the semiconductor layer (SOI substrate), so that the threshold voltage varies greatly and it is difficult to obtain a stable current value.
(2) The surrounding gate electrode and the source / drain region are largely overlapped on the upper surface portion, and it is difficult to reduce the stray capacitance.
(3) Since a channel region having the same channel length was not obtained, it was difficult to obtain a source / drain region having a stable breakdown voltage.
The current technology has made it difficult to form a MIS field-effect transistor with a finer SOI structure that has higher speed, higher performance, lower power, and higher reliability. That is.
上記課題は、半導体基板と、前記半導体基板上に第１及び第２の絶縁膜を介して選択的に設けられた半導体層（ＳＯＩ基板）と、前記半導体層の一部の全周囲にゲート絶縁膜を介して、前記第１の絶縁膜上に設けられた包囲型ゲート電極と、前記半導体層の残りの部分に充満し、端部が前記半導体基板の主面に対し、垂直な平面を有し、対向して設けられたソース領域及びドレイン領域と、前記包囲型ゲート電極、前記ソース領域及び前記ドレイン領域にそれぞれ設けられた配線体と、を備えてなる本発明の半導体装置によって解決される。 The above object is to provide a semiconductor substrate, a semiconductor layer (SOI substrate) selectively provided on the semiconductor substrate via first and second insulating films, and gate insulation around a part of the semiconductor layer. The surrounding gate electrode provided on the first insulating film and the remaining portion of the semiconductor layer are filled through the film, and the end portion has a plane perpendicular to the main surface of the semiconductor substrate. The semiconductor device according to the present invention comprises a source region and a drain region provided opposite to each other, and a wiring body provided in each of the surrounding gate electrode and the source region and the drain region. .
以上説明のように本発明によれば、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して、第３の半導体層を左右から挟んだ一対の第２の半導体層を設け、さらに一対の第２の半導体層をそれぞれ外側から挟んだ一対の第１の半導体層を設けた構造からなる完全空乏型の半導体層（ＳＯＩ基板）を設け、第３の半導体層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、第１の半導体層に高濃度のソースドレイン領域を設け、第２の半導体層に低濃度のソースドレイン領域を設け、第３の半導体層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また低濃度及び高濃度のソースドレイン領域の端部をそれぞれ半導体基板の主面に対し垂直平面をなして形成できるため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び全周囲、等しいチャネル長を得ることができることによる閾値電圧の安定化等が可能である。
また横方向の不純物拡散を抑えた低濃度及び高濃度のソースドレイン領域（深さ方向の拡散に依存せず、横方向拡散がほとんどないソースドレイン領域）を形成できるため、包囲型ゲート電極とソースドレイン領域との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減による高速化及びチャネル長を減縮できることによる微細化等が可能である。
また包囲型ゲート電極にサイドウォールを形成せずに、包囲型ゲート電極に自己整合したＬＤＤ構造のソースドレイン領域を形成できることによる製造プロセスの簡略化が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により第３の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
また微細な第３の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜、包囲型ゲート電極）を微細に形成することも可能である。
また下地の絶縁膜の影響のない結晶性が良好な第３の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
また格子定数の小さな歪みＳｉ層（第３の半導体層）を、左右から格子定数の大きなＳｉＧｅ層（第１及び第２の半導体層）により挟んだ構造の半導体層（ＳＯＩ基板）を形成できるため、左右のＳｉＧｅ層（第１及び第２の半導体層）から歪みＳｉ層（第３の半導体層）の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
またドレイン領域はホットエレクトロン効果を改善したＬＤＤ構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成できるため、ソース領域の抵抗を低減でき、さらなる高速化を可能にすることもできる。
またホットエレクトロン効果に無関係なＰチャネルのＭＩＳ電界効果トランジスタを第２の半導体層が存在しない構造に形成することも可能である。
また高濃度の砒素の替りに高濃度の燐によりソースドレイン領域を形成し、若干チャネル長は短くなりがちであるが、第２の半導体層及び低濃度のソースドレイン領域を設けずにホットエレクトロン効果を改善したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを形成することも可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＳＯＩ構造のＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該発明を、等しいチャネル長を有するチャネル領域を、絶縁膜上の半導体層の全周囲に形成したＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ Ｗｈｉｃｈ ｆｏｒｍｅｄ Ｃｈａｎｎｅｌ Ｒｅｇｉｏｎ ｗｉｔｈ Ｅｑｕａｌ Ｃｈａｎｎｅｌ−ｌｅｎｇｔｈ ｉｎｔｏ ｗｈｏｌｅ Ｅｎｖｉｒｏｎｍｅｎｔ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌａｙｅｒ ｏｎ ｉｎｓｕｌａｔｏｒ）と命名し、当該技術をＣＲＥＣＥＳ（クレセス）構造と略称する。
なおソースドレイン領域の構造においては、詳細は製造プロセスの記載により説明するが、先に形成された半導体層を充満する不純物領域を、包囲型ゲート電極（正確には、包囲型ゲート電極を形成するための開孔）により分割してソースドレイン領域として形成するため、ソース領域とドレイン領域の対向する端部を、半導体基板の主面に対し、垂直な平面にして対向させることが可能である。即ち、ソース領域とドレイン領域間のチャネル領域は、半導体層の全周囲において、等しいチャネル長を有する構造に形成される。
As described above, according to the present invention, an ordinary inexpensive semiconductor substrate is used, and the third semiconductor layer is formed from the left and right sides through the insulating film on the semiconductor substrate using the selective epitaxial growth method of the semiconductor layer. A fully depleted semiconductor layer (SOI substrate) having a structure in which a pair of second semiconductor layers are provided, and a pair of first semiconductor layers is provided with the pair of second semiconductor layers sandwiched from the outside. And a surrounding gate electrode is provided around the third semiconductor layer via a gate oxide film, a high concentration source / drain region is provided in the first semiconductor layer, and a low concentration source / drain region is provided in the second semiconductor layer. MIS field effect transistor having a channel region in the third semiconductor layer can be formed, so that the junction capacitance in the source / drain region is reduced (substantially zero), the depletion layer capacitance is reduced, and the sub-threshold is reduced. Reduction of the threshold voltage due to be improved Yorudo characteristics are possible.
Further, the end portions of the low-concentration and high-concentration source / drain regions can be formed so as to be perpendicular to the main surface of the semiconductor substrate, respectively. The threshold voltage can be stabilized by obtaining equal channel lengths.
In addition, since a low-concentration and high-concentration source / drain region (a source / drain region that does not depend on diffusion in the depth direction and has almost no lateral diffusion) can be formed in which lateral impurity diffusion is suppressed. Since it can be formed with substantially no overlap with the drain region (nearly zero), it is possible to increase the speed by reducing the stray capacitance, and to reduce the channel length, and so on.
In addition, it is possible to simplify the manufacturing process by forming a source / drain region having an LDD structure self-aligned with the surrounding gate electrode without forming a sidewall on the surrounding gate electrode.
Moreover, since the third semiconductor layer can be surrounded by a surrounding gate electrode provided via a gate oxide film, the current path other than the channel can be cut off, back channel leakage can be prevented, and complete channel control is possible. In addition, since the channel can be formed on four surfaces (upper and lower surfaces and two side surfaces in the channel width direction), the channel width can be increased without increasing the occupied area of the surface (upper surface), thereby increasing the drive current. It is possible to increase the speed.
It is also possible to finely form MIS field effect transistor components (low and high concentration source / drain regions, gate oxide films, and surrounding gate electrodes) in a self-aligned manner with the fine third semiconductor layer. is there.
In addition, since the channel region can be formed only in the third semiconductor layer having good crystallinity without being affected by the underlying insulating film, it is possible to form a MIS field effect transistor having stable characteristics.
In addition, since a strained Si layer (third semiconductor layer) having a small lattice constant can be formed from the left and right by a SiGe layer (first and second semiconductor layers) having a large lattice constant, a semiconductor layer (SOI substrate) can be formed. It is possible to increase the lattice spacing of the strained Si layer (third semiconductor layer) from the left and right SiGe layers (first and second semiconductor layers), and increase the carrier mobility, thereby increasing the speed. Is possible.
In addition, the drain region can be formed in an LDD structure with improved hot electron effect, and the source region can be formed in a self-aligned high-concentration source region structure where there is no unnecessary low-concentration region, thereby reducing the resistance of the source region. It is possible to further increase the speed.
It is also possible to form a P-channel MIS field effect transistor unrelated to the hot electron effect in a structure without the second semiconductor layer.
The source / drain region is formed with high concentration phosphorus instead of high concentration arsenic, and the channel length tends to be slightly shortened. However, the hot electron effect can be achieved without providing the second semiconductor layer and the low concentration source / drain region. It is also possible to form a short-channel N-channel MIS field effect transistor with improved characteristics.
In other words, high-speed, high-reliability, high-performance, low-power, and high-speed that enable the manufacture of semiconductor integrated circuits that can handle high-speed, large-capacity communication, portable information terminals, in-vehicle devices, various electronic mechanical devices, space-related devices, etc. It is possible to obtain an SOI structure MIS field effect transistor having integration.
The present inventor has the invention, the channel region having an equal channel length, MIS field effect transistor formed on the entire periphery of the semiconductor layer on the insulating film (MISFET Which formed C hannel R egion with E qual C hannel-length into whole E nvironment of S emiconductor layer on insulator ) and named, abbreviated as the art CRECES (Kuresesu) structure.
Although the details of the structure of the source / drain region will be described in the description of the manufacturing process, the impurity region that fills the semiconductor layer formed earlier is formed as an enclosed gate electrode (more precisely, an enclosed gate electrode is formed). Therefore, the opposing end portions of the source region and the drain region can be opposed to each other in a plane perpendicular to the main surface of the semiconductor substrate. That is, the channel region between the source region and the drain region is formed in a structure having an equal channel length all around the semiconductor layer.
本願発明は、特に、
（１）完全単結晶からなる半導体基板を核にした縦（垂直）方向あるいは横（水平）方向エピタキシャル半導体層の選択成長による第１の半導体層（ＳＯＩ基板の一部）の形成。
（２）第１の半導体層を充満する活性化した高濃度不純物領域の形成。
（３）高濃度不純物領域が形成された第１の半導体層を包囲型ゲート電極形成用の開孔（異方性エッチング）により分離することによる高濃度ソース領域及び高濃度ドレイン領域の形成。
（４）開孔部を介した、第１の半導体層の側面極小等方性エッチングによる一対の間隙部の形成。
（５）残された第１の半導体層間の横方向エピタキシャル成長による低濃度不純物を含む第２の半導体層の形成。
（６）開孔部に露出した第２の半導体層の異方性エッチングによる間隙部に埋め込まれた第２の半導体層を充満した低濃度ソース領域及び低濃度ドレイン領域の形成。
（７）残された第２の半導体層間の横方向エピタキシャル成長による第３の半導体層の形成。
（８）閾値電圧を制御した第３の半導体層にゲート絶縁膜を介した包囲型ゲート電極の形成。
（９）高濃度ソースドレイン領域及び包囲型ゲート電極への配線体の形成。
等の技術を使用し、
第３の半導体層を左右から挟んだ一対の第２の半導体層を設け、さらに一対の第２の半導体層をそれぞれ外側から挟んだ一対の第１の半導体層を設けた構造からなる完全空乏型の半導体層をＳＯＩ基板とし、第３の半導体層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、第１の半導体層に端部が半導体基板の主面に対し、垂直な平面を有する高濃度のソースドレイン領域を設け、第２の半導体層に端部が半導体基板の主面に対し、垂直な平面を有する低濃度のソースドレイン領域を設け、第３の半導体層に全周囲のチャネル長が等しいチャネル領域を設け、高濃度のソースドレイン領域及び包囲型ゲート電極にそれぞれ配線体を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを半導体基板上に絶縁膜を介して形成したものである。
In particular, the present invention
(1) Formation of a first semiconductor layer (part of an SOI substrate) by selective growth of an epitaxial semiconductor layer in a vertical (vertical) direction or a horizontal (horizontal) direction with a semiconductor substrate made of a complete single crystal as a nucleus.
(2) Formation of an activated high-concentration impurity region that fills the first semiconductor layer.
(3) Formation of a high-concentration source region and a high-concentration drain region by separating the first semiconductor layer in which the high-concentration impurity region is formed by an opening for forming a surrounding gate electrode (anisotropic etching).
(4) Formation of a pair of gaps by side surface minimal isotropic etching of the first semiconductor layer through the apertures.
(5) Formation of a second semiconductor layer containing low-concentration impurities by lateral epitaxial growth between the remaining first semiconductor layers.
(6) Formation of a low concentration source region and a low concentration drain region filled with the second semiconductor layer embedded in the gap portion by anisotropic etching of the second semiconductor layer exposed in the opening portion.
(7) Formation of a third semiconductor layer by lateral epitaxial growth between the remaining second semiconductor layers.
(8) Formation of a surrounding gate electrode through a gate insulating film in the third semiconductor layer in which the threshold voltage is controlled.
(9) Formation of a wiring body to the high concentration source / drain region and the surrounding gate electrode.
Using technology such as
A fully depleted structure having a structure in which a pair of second semiconductor layers sandwiching a third semiconductor layer from the left and right and a pair of first semiconductor layers sandwiching a pair of second semiconductor layers from the outside are provided. The semiconductor layer is an SOI substrate, a surrounding gate electrode is provided around the third semiconductor layer via a gate oxide film, and the end of the first semiconductor layer has a plane perpendicular to the main surface of the semiconductor substrate. A high-concentration source / drain region is provided, a low-concentration source / drain region having an end perpendicular to the main surface of the semiconductor substrate is provided in the second semiconductor layer, and the entire periphery is provided in the third semiconductor layer. An SOI-structure MIS field effect transistor in which channel regions having equal channel lengths are provided, and wiring bodies are provided in high-concentration source / drain regions and surrounding gate electrodes, respectively, is formed on a semiconductor substrate via an insulating film.
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２４は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向の模式側断面図、図３〜図２４は製造方法の工程断面図である。
Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
Throughout the drawings, the same object is denoted by the same reference numeral. However, the diagonal lines in the side sectional view are shown only on the main insulating film, and the wiring is drawn with a slight back-and-forth displacement, and the horizontal and vertical sizes are accurate to show the main part of the invention. The dimensions are not shown.
1 to 24 show a first embodiment of the semiconductor device according to the present invention. FIG. 1 is a schematic side sectional view in the channel length direction, FIG. 2 is a schematic side sectional view in the channel width direction, and FIGS. It is process sectional drawing of a method.
図１及び図２はシリコン（Ｓｉ）基板を使用し、ＣＲＥＣＥＳ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は幅１００ｎｍ程度の埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）、６は１０１７ｃｍ−３程度のｐ型のエピタキシャルＳｉ層（第１の半導体層、高濃度のソースドレイン領域形成部）、７は５×１０１７ｃｍ−３程度のｎ型のエピタキシャルＳｉ層（第２の半導体層、低濃度のソースドレイン領域形成部）、８は１０１７ｃｍ−３程度のｐ型のエピタキシャルＳｉ層（第３の半導体層、チャネル領域形成部）、９は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１０はゲート長２０ｎｍ程度、膜厚１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ）、１１は１０２０ｃｍ−３程度のｎ＋型ソース領域、１２は５×１０１７ｃｍ−３程度のｎ型ソース領域、１３は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１４は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１５は３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１６は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１７は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１８は導電プラグ（Ｗ）、１９は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２０は１０ｎｍ程度のバリアメタル（ＴａＮ）、２１は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２２は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。 1 and 2 show a part of a semiconductor integrated circuit including an N-channel MIS field-effect transistor using a silicon (Si) substrate and formed in a CRECES structure, and 1 is a p of about 10 15 cm −3. Type silicon (Si) substrate, 2 is about 100 nm silicon nitride film (Si 3 N 4 ), 3 is about 100 nm silicon oxide film (SiO 2 ), 4 is about 50 nm element isolation region silicon nitride film (Si 3 N 4 ), 5 is a buried silicon nitride film (Si 3 N 4 ) having a width of about 100 nm, and 6 is a p-type epitaxial Si layer (first semiconductor layer, high-concentration source / drain region) of about 10 17 cm −3. forming portion), 7 about 5 × 10 17 cm -3 in the n-type epitaxial Si layer (second semiconductor layer, lightly doped source drain region forming part of the) 8 10 17 m -3 of about p-type epitaxial Si layer (third semiconductor layer, the channel region forming portion), the 5nm approximately the gate oxide film 9 (SiO 2), 10 about gate length 20 nm, surrounded thickness of about 100nm Type gate electrode (WSi), 11 is an n + type source region of about 10 20 cm −3 , 12 is an n type source region of about 5 × 10 17 cm −3 , and 13 is n of about 5 × 10 17 cm −3. Type drain region, 14 is an n + type drain region of about 10 20 cm −3 , 15 is a phosphosilicate glass (PSG) film of about 300 nm, 16 is a silicon nitride film (Si 3 N 4 ) of about 20 nm, and 17 is 10 nm. Barrier metal (TiN), 18 is a conductive plug (W), 19 is an interlayer insulating film (SiOC) of about 500 nm, 20 is a barrier metal (TaN) of about 10 nm, and 21 is 5 0nm about Cu wiring (including Cu seed layer), 22 denotes a 20nm approximately barrier insulating film (Si 3 N 4).
図１（チャネル長方向）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には選択的に一対のＳｉ層６（第１の半導体層）が設けられ、一対のＳｉ層６間には一側面をそれぞれ接して一対のＳｉ層７（第２の半導体層）が設けられ、一対のＳｉ層７間に対向する側面をそれぞれ接してＳｉ層８（第３の半導体層）が設けられ、一対のＳｉ層６、一対のＳｉ層７及びＳｉ層８からなる半導体層（ＳＯＩ基板）が素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）４及び埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）５により島状に絶縁分離されている。Ｓｉ層８の周囲にはゲート酸化膜（ＳｉＯ２）９を介して包囲型ゲート電極（ＷＳｉ）１０がシリコン窒化膜（Ｓｉ３Ｎ４）２上に設けられ、一対のＳｉ層６には、ｎ＋型ソース領域１１あるいはｎ＋型ドレイン領域１４が設けられ（端部がシリコン基板１の主面に対し垂直平面をなして対向している）、一対のＳｉ層７には、ｎ型ソース領域１２あるいはｎ型ドレイン領域１３が設けられ（端部がシリコン基板１の主面に対し垂直平面をなして対向している）、Ｓｉ層８には、チャネル領域が設けられ、ｎ＋型ソースドレイン領域（１１、１４）には、それぞれバリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を介してバリアメタル（ＴａＮ）２０を有するＣｕ配線２１が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタのチャネル長方向の側断面図が示されている。なお包囲型ゲート電極（ＷＳｉ）１０の上面部の側壁にはサイドウォールは設けられていないが、包囲型ゲート電極（ＷＳｉ）１０に自己整合して、ＬＤＤ構造が形成されている。（ソースドレイン領域の構造に関する詳細は製造方法で記載する。） In FIG. 1 (channel length direction), a silicon nitride film (Si 3 N 4 ) 2 is provided on a p-type silicon substrate 1, and silicon oxide is selectively formed on the silicon nitride film (Si 3 N 4 ) 2. A film (SiO 2 ) 3 is provided, and a pair of Si layers 6 (first semiconductor layers) are selectively provided on the silicon oxide film (SiO 2 ) 3, and one side surface is provided between the pair of Si layers 6. A pair of Si layers 7 (second semiconductor layers) are provided in contact with each other, and a side surface facing each other between the pair of Si layers 7 is provided in contact with each other to provide an Si layer 8 (third semiconductor layer). A semiconductor layer (SOI substrate) composed of the Si layer 6, the pair of Si layers 7, and the Si layer 8 is islanded by the silicon nitride film (Si 3 N 4 ) 4 and the buried silicon nitride film (Si 3 N 4 ) 5 in the element isolation region. Insulated and separated. A surrounding gate electrode (WSi) 10 is provided on the silicon nitride film (Si 3 N 4 ) 2 via a gate oxide film (SiO 2 ) 9 around the Si layer 8. An n + -type source region 11 or an n + -type drain region 14 is provided (the end portion is opposed to the main surface of the silicon substrate 1 in a vertical plane), and the pair of Si layers 7 include an n-type source. A region 12 or an n-type drain region 13 is provided (the end is opposed to the main surface of the silicon substrate 1 in a vertical plane), and a channel region is provided in the Si layer 8 to provide an n + -type source. The drain region (11, 14) is an N channel having an LDD structure in which a Cu wiring 21 having a barrier metal (TaN) 20 is connected via a conductive plug (W) 18 having a barrier metal (TiN) 17 respectively. of Side cross-sectional view in the channel length direction of the IS field effect transistor is shown. Although no sidewall is provided on the side wall of the upper surface portion of the surrounding gate electrode (WSi) 10, an LDD structure is formed in self-alignment with the surrounding gate electrode (WSi) 10. (Details regarding the structure of the source / drain region will be described in the manufacturing method.)
図２（チャネル幅方向）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上にはＳｉ層８を、ゲート酸化膜（ＳｉＯ２）９を介して包囲している構造の包囲型ゲート電極（ＷＳｉ）１０が選択的に設けられ、包囲型ゲート電極（ＷＳｉ）１０の上面部の側壁にはサイドウォールは設けられておらず、包囲型ゲート電極１０にはバリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を介してバリアメタル（ＴａＮ）２０を有するＣｕ配線２１が接続されているＮチャネルのＭＩＳ電界効果トランジスタの一部で、チャネル部のチャネル幅方向の側断面図が示されている。 In FIG. 2 (channel width direction), a silicon nitride film (Si 3 N 4 ) 2 is provided on a p-type silicon substrate 1, and an Si layer 8 is formed on the silicon nitride film (Si 3 N 4 ) 2. A surrounding gate electrode (WSi) 10 having a structure surrounding the gate oxide film (SiO 2 ) 9 is selectively provided. Side walls are formed on the side wall of the upper surface portion of the surrounding gate electrode (WSi) 10. An N-channel MIS that is not provided and is connected to the surrounding gate electrode 10 via a conductive plug (W) 18 having a barrier metal (TiN) 17 and a Cu wiring 21 having a barrier metal (TaN) 20. A side sectional view of the channel portion in the channel width direction is shown as a part of the field effect transistor.
したがって、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して、第３の半導体層を左右から挟んだ一対の第２の半導体層を設け、さらに一対の第２の半導体層をそれぞれ外側から挟んだ一対の第１の半導体層を設けた構造からなる完全空乏型の半導体層（ＳＯＩ基板）を設け、第３の半導体層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、第１の半導体層に高濃度のソースドレイン領域を設け、第２の半導体層に低濃度のソースドレイン領域を設け、第３の半導体層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また低濃度及び高濃度のソースドレイン領域の端部をそれぞれ半導体基板の主面に対し垂直平面をなして形成できるため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び全周囲、等しいチャネル長を得ることができることによる閾値電圧の安定化等が可能である。
また横方向の不純物拡散を抑えた低濃度及び高濃度のソースドレイン領域（深さ方向の拡散に依存せず、横方向拡散がほとんどないソースドレイン領域）を形成できるため、包囲型ゲート電極とソースドレイン領域との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減による高速化及びチャネル長を減縮できることによる微細化等が可能である。
また包囲型ゲート電極にサイドウォールを形成せずに、包囲型ゲート電極に自己整合したＬＤＤ構造のソースドレイン領域を形成できることによる製造プロセスの簡略化が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により第３の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
また微細な第３の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜、包囲型ゲート電極）を微細に形成することも可能である。
また下地の絶縁膜の影響のない結晶性が良好な第３の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＳＯＩ構造のＭＩＳ電界効果トランジスタを得ることができる。
Therefore, a pair of second semiconductor layers sandwiching the third semiconductor layer from the left and right sides with an insulating film on the semiconductor substrate using a normal inexpensive semiconductor substrate and utilizing the selective epitaxial growth method of the semiconductor layer. And a fully depleted semiconductor layer (SOI substrate) having a structure in which a pair of first semiconductor layers sandwiching a pair of second semiconductor layers from the outside is provided, and the periphery of the third semiconductor layer is provided. An enclosing gate electrode is provided through a gate oxide film, a high concentration source / drain region is provided in the first semiconductor layer, a low concentration source / drain region is provided in the second semiconductor layer, and a third semiconductor layer is provided in the third semiconductor layer. The SOI structure MIS field effect transistor provided with the channel region can be formed, so the junction capacitance of the source / drain region can be reduced (substantially zero), the depletion layer capacitance can be reduced, and the subthreshold characteristics can be improved. Possible to reduce the threshold voltage due Rukoto.
Further, the end portions of the low-concentration and high-concentration source / drain regions can be formed so as to be perpendicular to the main surface of the semiconductor substrate, respectively. The threshold voltage can be stabilized by obtaining equal channel lengths.
In addition, since a low-concentration and high-concentration source / drain region (a source / drain region that does not depend on diffusion in the depth direction and has almost no lateral diffusion) can be formed in which lateral impurity diffusion is suppressed. Since it can be formed with substantially no overlap with the drain region (nearly zero), it is possible to increase the speed by reducing the stray capacitance, and to reduce the channel length, and so on.
In addition, it is possible to simplify the manufacturing process by forming a source / drain region having an LDD structure self-aligned with the surrounding gate electrode without forming a sidewall on the surrounding gate electrode.
Moreover, since the third semiconductor layer can be surrounded by a surrounding gate electrode provided via a gate oxide film, the current path other than the channel can be cut off, back channel leakage can be prevented, and complete channel control is possible. In addition, since the channel can be formed on four surfaces (upper and lower surfaces and two side surfaces in the channel width direction), the channel width can be increased without increasing the occupied area of the surface (upper surface), thereby increasing the drive current. It is possible to increase the speed.
It is also possible to finely form MIS field effect transistor components (low and high concentration source / drain regions, gate oxide films, and surrounding gate electrodes) in a self-aligned manner with the fine third semiconductor layer. is there.
In addition, since the channel region can be formed only in the third semiconductor layer having good crystallinity without being affected by the underlying insulating film, it is possible to form a MIS field effect transistor having stable characteristics.
In other words, high-speed, high-reliability, high-performance, low-power, and high-speed that enable the manufacture of semiconductor integrated circuits that can handle high-speed, large-capacity communication, portable information terminals, in-vehicle devices, various electronic mechanical devices, space-related devices, etc. It is possible to obtain an SOI structure MIS field effect transistor having integration.
次いで本発明に係る半導体装置における第１の実施例の製造方法について、図１〜図２４を参照し、主にチャネル長方向を示す図面を用いて説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。 Next, the manufacturing method of the first embodiment of the semiconductor device according to the present invention will be described with reference to FIGS. 1 to 24 mainly using the drawings showing the channel length direction. However, here, only the manufacturing method related to the formation of the semiconductor device of the present invention is described, and the description of the manufacturing method related to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit is omitted. To do.
図３（チャネル長方向）
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）４を成長する。
Figure 3 (channel length direction)
A silicon nitride film (Si 3 N 4 ) 2 is grown on the p-type silicon substrate 1 by about 100 nm by chemical vapor deposition. Next, a silicon oxide film (SiO 2 ) 3 of about 100 nm is grown by chemical vapor deposition. Next, a silicon nitride film (Si 3 N 4 ) 4 of about 50 nm is grown by chemical vapor deposition.
図４（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、ｐ型のシリコン基板１の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
Fig. 4 (channel length direction)
Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon nitride film (Si 3 N 4 ) 4, a silicon oxide film (SiO 2 ) 3, and a silicon nitride film (Si 3 N 4 ) 2 is sequentially subjected to anisotropic dry etching to form an opening that exposes part of the p-type silicon substrate 1. Next, the resist (not shown) is removed.
図５（チャネル長方向）
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２３を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）４の平坦面より突出したＳｉ層２３を平坦化する。
Figure 5 (channel length direction)
Next, a p-type longitudinal (vertical) epitaxial Si layer 23 is grown on the exposed p-type silicon substrate 1. Next, chemical mechanical polishing (hereinafter abbreviated as CMP) is performed to flatten the Si layer 23 protruding from the flat surface of the silicon nitride film (Si 3 N 4 ) 4.
図６（チャネル長方向）
次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜２４を成長する。
Fig. 6 (channel length direction)
Next, a tungsten film 24 of about 50 nm is grown by selective chemical vapor deposition.
図７（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４を異方性ドライエッチングし、ｐ型の縦（垂直）方向エピタキシャルＳｉ層２３の側面の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
Fig. 7 (channel length direction)
Next, using a normal lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 4 is anisotropically dry-etched using a resist (not shown) as a mask layer to form a p-type longitudinal (vertical) direction. An opening that exposes part of the side surface of the epitaxial Si layer 23 is formed. Next, the resist (not shown) is removed.
図８（チャネル長方向）
次いで露出したＳｉ層２３の側面からｐ型の横（水平）方向エピタキシャルＳｉ層６（第１の半導体層）を成長し、開孔部を埋め込む。
Fig. 8 (channel length direction)
Next, a p-type lateral (horizontal) epitaxial Si layer 6 (first semiconductor layer) is grown from the exposed side surface of the Si layer 23 to fill the opening.
図９（チャネル長方向）
次いで横（水平）方向エピタキシャルＳｉ層６の表面を９００℃程度で酸化し、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２５を成長する。
Figure 9 (channel length direction)
Next, the surface of the lateral (horizontal) epitaxial Si layer 6 is oxidized at about 900 ° C. to grow a silicon oxide film (SiO 2 ) 25 of about 10 nm.
図１０（チャネル長方向）
次いでシリコン酸化膜（ＳｉＯ２）２５をマスク層として、タングステン膜２４及びＳｉ層２３を順次異方性ドライエッチングし、開孔部を形成する。（この際シリコン基板１の表面も若干エッチングされるが、特に問題はない。）
Figure 10 (channel length direction)
Next, using the silicon oxide film (SiO 2 ) 25 as a mask layer, the tungsten film 24 and the Si layer 23 are sequentially subjected to anisotropic dry etching to form an opening portion. (At this time, the surface of the silicon substrate 1 is also slightly etched, but there is no particular problem.)
図１１（チャネル長方向）
次いで化学気相成長により、６０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）５を成長する。次いで化学的機械研磨（ＣＭＰ）し、Ｓｉ層６の平坦面より上に成長したシリコン窒化膜（Ｓｉ３Ｎ４）５を除去し、開孔部を平坦に埋め込み、素子分離領域の一部となるシリコン窒化膜（Ｓｉ３Ｎ４）５を形成する。（開孔部幅は１００ｎｍ程度なので十分に埋め込み可能である。）
FIG. 11 (channel length direction)
Next, a silicon nitride film (Si 3 N 4 ) 5 of about 60 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed to remove the silicon nitride film (Si 3 N 4 ) 5 grown above the flat surface of the Si layer 6, and the opening is filled flat to form a part of the element isolation region. A silicon nitride film (Si 3 N 4 ) 5 is formed. (Since the opening width is about 100 nm, it can be embedded sufficiently.)
図１２（チャネル長方向）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでｎ＋型不純物領域形成用の砒素のイオン注入をおこなう。次いで１０００℃程度でアニールをおこない、Ｓｉ層６を充満するｎ＋型不純物領域２６（最終的には高濃度のソースドレイン領域となる）を形成する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。
Figure 12 (channel length direction)
Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, ion implantation of arsenic for forming an n + -type impurity region is performed. Next, annealing is performed at about 1000 ° C. to form an n + -type impurity region 26 (finally a high-concentration source / drain region) that fills the Si layer 6. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching.
図１３（チャネル長方向）
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２７を成長する。次いで化学気相成長により、９０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２８を成長する。
FIG. 13 (channel length direction)
Next, a silicon oxide film (SiO 2 ) 27 of about 10 nm is grown by chemical vapor deposition. Next, a silicon nitride film (Si 3 N 4 ) 28 of about 90 nm is grown by chemical vapor deposition.
図１４（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２８、シリコン酸化膜（ＳｉＯ２）２７、Ｓｉ層６、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン酸化膜（ＳｉＯ２）３を順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。この際ｎ＋型不純物領域２６はｎ＋型ソース領域１１とｎ＋型ドレイン領域１４に分割され、それぞれの端部がシリコン基板１の主面に垂直な平面を有し、相対して形成される。次いでレジスト（図示せず）を除去する。
Fig. 14 (channel length direction)
Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon nitride film (Si 3 N 4 ) 28, a silicon oxide film (SiO 2 ) 27, an Si layer 6, and silicon nitride The film (Si 3 N 4 ) 4 and the silicon oxide film (SiO 2 ) 3 are sequentially subjected to anisotropic dry etching to form an opening that exposes part of the silicon nitride film (Si 3 N 4 ) 2. At this time, the n + -type impurity region 26 is divided into an n + -type source region 11 and an n + -type drain region 14, and each end has a plane perpendicular to the main surface of the silicon substrate 1 and is formed to be opposed to each other. The Next, the resist (not shown) is removed.
図１５（チャネル長方向）
次いで開孔部に側面が露出したＳｉ層６を１５ｎｍ程度等方性ドライエッチングし、横（水平）方向に微小な間隙部を形成する。
FIG. 15 (channel length direction)
Next, the Si layer 6 whose side surface is exposed in the opening is isotropically etched by about 15 nm to form a minute gap in the horizontal (horizontal) direction.
図１６（チャネル長方向）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置（ｅｌｅｃｔｒｏｎ ｃｏｕｐｌｉｎｇ ｒｅｓｏｎａｎｃｅ ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ｓｙｓｔｅｍ）により、露出したＳｉ層６の側面間にｎ型の横（水平）方向エピタキシャルＳｉ層７を成長する。（濃度５×１０１７ｃｍ−３程度のｎ型不純物領域２９が充満されている。）
FIG. 16 (channel length direction)
Next, an n-type lateral (horizontal) epitaxial Si layer 7 is formed between the side surfaces of the exposed Si layer 6 by an ECR plasma CVD enhanced chemical vapor deposition deposition system capable of low-temperature growth (500 ° C. or less). grow up. (The n-type impurity region 29 having a concentration of about 5 × 10 17 cm −3 is filled.)
図１７（チャネル長方向）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）２８をマスク層として、開孔部に露出している部分のＳｉ層７を異方性ドライエッチングする。この際ｎ型不純物領域２９はｎ型ソース領域１２とｎ型ドレイン領域１３に分割され、それぞれの端部がシリコン基板１の主面に垂直な平面を有し、相対して形成される。
FIG. 17 (channel length direction)
Next, using the silicon nitride film (Si 3 N 4 ) 28 as a mask layer, the portion of the Si layer 7 exposed at the opening is anisotropically dry etched. At this time, the n-type impurity region 29 is divided into an n-type source region 12 and an n-type drain region 13, and each end has a plane perpendicular to the main surface of the silicon substrate 1 and is formed to be opposed.
図１８（チャネル長方向）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉ層７の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層８を成長する。
FIG. 18 (channel length direction)
Next, a p-type lateral (horizontal) epitaxial Si layer 8 is grown between the exposed side surfaces of the Si layer 7 by an ECR plasma CVD apparatus capable of low-temperature growth (500 ° C. or less).
図１９（チャネル長方向）
次いで露出しているＳｉ層８の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）９を成長する。次いでＳｉ層８に閾値電圧制御用の硼素のイオン注入をおこなう。（Ｓｉ層８をエピタキシャルする際、閾値電圧を制御した濃度にエピタキシャル成長をしてもよい。）次いで比較的低温でアニールをおこない、チャネル領域となるＳｉ層８の閾値電圧制御用の硼素を活性化させる。
FIG. 19 (channel length direction)
Next, the entire periphery of the exposed Si layer 8 is oxidized to grow a gate oxide film (SiO 2 ) 9 of about 5 nm. Next, boron ions for controlling the threshold voltage are implanted into the Si layer 8. (When the Si layer 8 is epitaxially grown, it may be epitaxially grown to a concentration in which the threshold voltage is controlled.) Next, annealing is performed at a relatively low temperature to activate boron for controlling the threshold voltage of the Si layer 8 serving as the channel region. Let
図２０（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２８上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、開孔部を平坦に埋め込み、包囲型ゲート電極（ＷＳｉ）１０を形成する。こうしてＳｉ層８の全周囲において、チャネル長の等しいチャネル領域が形成される。（即ち、全周囲においてソース領域とドレイン領域の間隔が等しい。）
FIG. 20 (channel length direction)
Next, a tungsten silicide film (WSi) of about 100 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed to remove the tungsten silicide film (WSi) grown on the silicon nitride film (Si 3 N 4 ) 28, the opening is filled flat, and the surrounding gate electrode (WSi) 10 Form. Thus, channel regions having the same channel length are formed around the entire periphery of the Si layer 8. (In other words, the distance between the source region and the drain region is the same all around.)
図２１（チャネル長方向）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）２８及びシリコン酸化膜（ＳｉＯ２）２７を順次異方性ドライエッチングする。
FIG. 21 (channel length direction)
Next, the silicon nitride film (Si 3 N 4 ) 28 and the silicon oxide film (SiO 2 ) 27 are sequentially subjected to anisotropic dry etching.
図２２（チャネル長方向）
次いで化学気相成長により、３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１５を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１６を成長する。
FIG. 22 (channel length direction)
Next, a phosphosilicate glass (PSG) film 15 of about 300 nm is grown by chemical vapor deposition. Then, chemical mechanical polishing (CMP) is performed and planarization is performed. Next, a silicon nitride film (Si 3 N 4 ) 16 of about 20 nm is grown by chemical vapor deposition.
図２３
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１６及びＰＳＧ膜１５を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
FIG.
Next, using a normal lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 16 and the PSG film 15 are sequentially anisotropic dry etched using a resist (not shown) as a mask layer to form a via. To do. Next, the resist (not shown) is removed.
図２４
次いで化学気相成長によりにより、バリアメタルとなるＴｉＮ１７を成長する。次いで化学気相成長により、タングステン（Ｗ）１８を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を形成する。
FIG.
Next, TiN 17 serving as a barrier metal is grown by chemical vapor deposition. Next, tungsten (W) 18 is grown by chemical vapor deposition. Next, a conductive plug (W) 18 having a barrier metal (TiN) 17 is formed by chemical mechanical polishing (CMP).
図１（チャネル長方向）、図２（チャネル幅方向）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１９を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１６がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２０を有するＣｕ配線２１を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２２を成長し、本願発明のＣＲＥＣＥＳ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
Fig. 1 (channel length direction), Fig. 2 (channel width direction)
Next, an interlayer insulating film (SiOC) 19 having a thickness of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique by an exposure drawing apparatus, the interlayer insulating film (SiOC) 19 is anisotropically dry-etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si 3 N 4 ) 16 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 20 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, and Cu is embedded in the opening portion flatly to form a Cu wiring 21 having a barrier metal (TaN) 20. Next, a silicon nitride film (Si 3 N 4 ) 22 serving as a Cu barrier insulating film is grown by chemical vapor deposition to complete the N-channel MIS field effect transistor of the CRECES structure of the present invention.
図２５は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＣＲＥＣＥＳ構造に形成したＰチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜５、９、１０、１５〜２２は図１と同じ物を、３０はｎ型のエピタキシャルＳｉ層（第１の半導体層、ソースドレイン領域形成部）、３１はｎ型のエピタキシャルＳｉ層（第３の半導体層、チャネル領域形成部）、３２はｐ＋型ソース領域、３３はｐ＋型ドレイン領域を示している。
同図においては、第１の半導体層３０はｎ型で、ｐ＋型ソースドレイン領域（３２、３３）が設けられていること、低濃度のソースドレイン領域が形成される第２の半導体層が設けられていないこと及び第３の半導体層３１はｎ型で、ｐ型に反転するチャネル領域が形成されていること以外は図１とほぼ同じ構造のＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、ホットエレクトロン効果が生じないＰチャネルのＭＩＳ電界効果トランジスタを形成しているため、製造方法はやや簡単になる。
FIG. 25 is a schematic sectional side view of the second embodiment of the semiconductor device of the present invention, which is a part of a semiconductor integrated circuit including a P-channel MIS field effect transistor formed in a CRECES structure using a silicon (Si) substrate. 1 to 5, 9, 10, 15 to 22 are the same as those in FIG. 1, 30 is an n-type epitaxial Si layer (first semiconductor layer, source / drain region forming portion), and 31 is an n-type. The epitaxial Si layer (third semiconductor layer, channel region forming portion), 32 is ap + type source region, and 33 is ap + type drain region.
In the figure, the first semiconductor layer 30 is n-type, and p + -type source / drain regions (32, 33) are provided, and the second semiconductor layer in which the low-concentration source / drain regions are formed is A P-channel MIS field effect transistor having substantially the same structure as that of FIG. 1 is formed except that it is not provided and the third semiconductor layer 31 is n-type and a channel region inverted to p-type is formed. Yes.
In this embodiment, the same effect as that of the first embodiment can be obtained, and the P-channel MIS field effect transistor that does not generate the hot electron effect is formed, so that the manufacturing method is somewhat simplified.
図２６は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＣＲＥＣＥＳ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜５、９〜２２は図１と同じ物を、３４はｐ型のエピタキシャルＳｉＧｅ層（第１の半導体層、高濃度のソースドレイン領域形成部）、３５はｐ型のエピタキシャルＳｉＧｅ層（第２の半導体層、低濃度のソースドレイン領域形成部）、３６はｐ型のエピタキシャル歪みＳｉ層（第３の半導体層、チャネル領域形成部）を示している。
同図においては、第１〜第３の半導体層がすべてＳｉ層である替りに第１の半導体層３４及び第２の半導体層３５がＳｉＧｅ層であること及び第３の半導体層３６が歪みＳｉ層であること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造工程はやや複雑になるが、格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層に引っ張り応力を与えることにより、格子間隔を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である
FIG. 26 is a schematic sectional side view of a third embodiment of the semiconductor device of the present invention, which is a part of a semiconductor integrated circuit including an N-channel MIS field effect transistor formed in a CRECES structure using a silicon (Si) substrate. 1 to 5 and 9 to 22 are the same as in FIG. 1, 34 is a p-type epitaxial SiGe layer (first semiconductor layer, high concentration source / drain region forming portion), and 35 is a p-type epitaxial SiGe layer. An epitaxial SiGe layer (second semiconductor layer, low-concentration source / drain region forming portion) and 36 are p-type epitaxial strained Si layers (third semiconductor layer, channel region forming portion).
In the figure, instead of all the first to third semiconductor layers being Si layers, the first semiconductor layer 34 and the second semiconductor layer 35 are SiGe layers, and the third semiconductor layer 36 is strained Si. Except for being a layer, an N-channel MIS field-effect transistor having substantially the same structure as that of FIG. 1 is formed.
In this embodiment, the same effect as in the first embodiment can be obtained, and the manufacturing process is somewhat complicated. However, a Si layer having a small lattice constant is sandwiched between SiGe layers having a large lattice constant from the left and right. Since a semiconductor layer can be formed, the lattice spacing can be widened by applying tensile stress to the strained Si layer from the left and right SiGe layers, and the carrier mobility can be increased, thereby further increasing the speed. is there
図２７〜図３１は本発明の半導体装置における第４の実施例で、図２７はチャネル長方向の模式側断面図、図２８〜図３１は製造方法の工程断面図の一部である。 27 to 31 show a fourth embodiment of the semiconductor device of the present invention. FIG. 27 is a schematic side sectional view in the channel length direction, and FIGS. 28 to 31 are a part of process sectional views of the manufacturing method.
図２７は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＣＲＥＣＥＳ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１１、１３〜２２は図１と同じ物を示している。
同図においては、第２の半導体層７がソース領域側に設けられていないこと及びｎ型ソース領域１２が設けられていないこと以外は図１とほぼ同じ構造のＮチャネルの非対称ＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、さらにドレイン領域はホットエレクトロン効果を改善したＬＤＤ構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成できるため、ソース領域の抵抗を低減できることによる高速化が可能である。
FIG. 27 is a schematic sectional side view of the fourth embodiment of the semiconductor device of the present invention, which is a part of a semiconductor integrated circuit including an N channel MIS field effect transistor formed in a CRECES structure using a silicon (Si) substrate. 1-11 and 13-22 show the same thing as FIG.
In the figure, an N-channel asymmetric MIS field effect transistor having substantially the same structure as that of FIG. 1 except that the second semiconductor layer 7 is not provided on the source region side and the n-type source region 12 is not provided. Is formed.
In this embodiment, the same effect as that of the first embodiment can be obtained. Further, the drain region can be formed in an LDD structure with improved hot electron effect, and the source region has no unnecessary low concentration region. Since it can be formed in a self-aligned manner with the concentration source region structure, it is possible to increase the speed by reducing the resistance of the source region.
次いで本発明に係る半導体装置における第４の実施例の製造方法について図２８〜図３１及び図２７を参照して説明する。
第１の実施例に示される図３〜図１４の工程をおこなった後、図２８の工程をおこなう。
Next, a manufacturing method of the fourth embodiment in the semiconductor device according to the present invention will be described with reference to FIGS.
After performing the steps of FIGS. 3 to 14 shown in the first embodiment, the step of FIG. 28 is performed.
図２８（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、開孔部に側面が露出したドレイン領域部のＳｉ層６を１５ｎｍ程度等方性ドライエッチングし、横（水平）方向に微小な間隙部を形成する。次いでレジスト（図示せず）を除去する。
FIG. 28 (channel length direction)
Next, using a normal lithography technique by an exposure drawing apparatus, the resist layer (not shown) is used as a mask layer, and the Si layer 6 in the drain region where the side surface is exposed in the opening portion is isotropically dry-etched by about 15 nm. A minute gap is formed in the (horizontal) direction. Next, the resist (not shown) is removed.
図２９（チャネル長方向）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉ層６の側面間にｎ型の横（水平）方向エピタキシャルＳｉ層７を成長する。（濃度５×１０１７ｃｍ−３程度のｎ型不純物領域２９が充満されている。）
FIG. 29 (channel length direction)
Next, an n-type lateral (horizontal) epitaxial Si layer 7 is grown between the exposed side surfaces of the Si layer 6 by an ECR plasma CVD apparatus capable of low temperature growth (500 ° C. or less). (The n-type impurity region 29 having a concentration of about 5 × 10 17 cm −3 is filled.)
図３０（チャネル長方向）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）２８をマスク層として、開孔部に露出している部分のＳｉ層７を異方性ドライエッチングする。この際ｎ型不純物領域２９はｎ型ドレイン領域１３となる。ｎ型ドレイン領域１３とｎ＋型ソース領域１１の端部はシリコン基板１の主面に垂直な平面を有し、相対して形成される。（ソース領域部にはｎ型ソース領域１２は形成されない。）
FIG. 30 (channel length direction)
Next, using the silicon nitride film (Si 3 N 4 ) 28 as a mask layer, the portion of the Si layer 7 exposed at the opening is anisotropically dry etched. At this time, the n-type impurity region 29 becomes the n-type drain region 13. The end portions of the n-type drain region 13 and the n + -type source region 11 have a plane perpendicular to the main surface of the silicon substrate 1 and are formed to face each other. (The n-type source region 12 is not formed in the source region portion.)
図３１（チャネル長方向）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したドレイン領域部のＳｉ層７とソース領域部のＳｉ層６との側面間にｐ型の横（水平）方向エピタキシャルＳｉ層８を成長する。
Figure 31 (channel length direction)
Next, a p-type lateral (horizontal) direction epitaxial Si layer is formed between the exposed side surfaces of the Si layer 7 in the drain region and the Si layer 6 in the source region by an ECR plasma CVD apparatus capable of low temperature growth (500 ° C. or less). Grow 8
次いで第１の実施例に示される図１９〜図２４及び図１の工程をおこない、本願発明のＣＲＥＣＥＳ構造のＮチャネルの非対称ＭＩＳ電界効果トランジスタを完成する。
（完成図、図２７（チャネル長方向））
Next, the steps of FIGS. 19 to 24 and FIG. 1 shown in the first embodiment are performed to complete the N-channel asymmetric MIS field effect transistor of the CRECES structure of the present invention.
(Completed drawing, Fig. 27 (channel length direction))
図３２は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＣＲＥＣＥＳ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜６、８〜１１、１４〜２２は図１と同じ物を示している。
同図においては、第２の半導体層７が設けられていないこと、ｎ＋型ソース領域１１とｎ＋型ドレイン領域１４が高濃度の燐（傾斜接合からなるｎ＋型ドレイン領域の形成が可能で、電界集中が起こりにくく、ホットエレクトロン効果に対する耐性が強い）により形成されていること及びｎ型ソース領域１２とｎ型ドレイン領域１３が設けられていないこと以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、若干チャネル長は短くなりがちであるが、低濃度のソースドレイン領域を設けずにホットエレクトロン効果を改善したショートチャネルのＭＩＳ電界効果トランジスタを形成できるため、微細化及び製造プロセスの簡略化が可能である。
FIG. 32 is a schematic sectional side view of a fifth embodiment of the semiconductor device of the present invention, which is a part of a semiconductor integrated circuit including an N-channel MIS field effect transistor formed in a CRECES structure using a silicon (Si) substrate. 1-6, 8-11, 14-22 show the same thing as FIG.
In the figure, the second semiconductor layer 7 is not provided, and the n + -type source region 11 and the n + -type drain region 14 can be formed with high-concentration phosphorus (an n + -type drain region composed of an inclined junction). N is of the same structure as that of FIG. 1 except that the n-type source region 12 and the n-type drain region 13 are not provided. A channel MIS field effect transistor is formed.
In this embodiment, the same effect as in the first embodiment can be obtained, and although the channel length tends to be slightly short, a short channel in which the hot electron effect is improved without providing a low concentration source / drain region. Therefore, it is possible to reduce the size and simplify the manufacturing process.
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、単一チャネル（ＮチャネルあるいはＰチャネル）のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
また包囲型ゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また上記実施例においては、ドレイン領域と同じサイズでソース領域を形成しているが、サイドウォール（ＳｉＯ２）が形成されない分の微細化を計ってもよい。
また上記実施例においては、標準的な電源電圧で動作するＭＩＳ電界効果トランジスタを扱っているが、オフセット領域（高濃度ドレイン領域からゲート電極の端部までの距離、概略低濃度ドレイン領域の長さ）を長くとる高耐圧のＭＩＳ電界効果トランジスタに応用することも可能である。
In the above embodiment, chemical vapor deposition is used when growing the semiconductor layer. However, the present invention is not limited to this, and molecular beam epitaxy (MBE) or metal organic chemical vapor deposition (MOCVD) is also used. Alternatively, atomic layer crystal growth (ALE) or any other crystal growth method may be used.
All of the above embodiments describe the case where a single channel (N channel or P channel) MIS field effect transistor is formed. However, a CMOS in which N channel and P channel MIS field effect transistors coexist is formed. However, the present invention is established.
The surrounding gate electrode, the gate oxide film, the barrier metal, the conductive plug, the wiring, the insulating film, and the like are not limited to the above embodiment, and any material may be used as long as it has the same characteristics.
In addition, although all of the above embodiments describe the case where an enhancement type MIS field effect transistor is formed, a depletion type MIS field effect transistor may be formed. In this case, an epitaxial semiconductor layer having the opposite conductivity type is grown, or an epitaxial semiconductor layer having a similar structure is formed by growing an epitaxial semiconductor layer and then ion-implanting an impurity of the opposite conductivity type to convert the conductivity type. A MIS field effect transistor may be formed.
In the above embodiment, the source region is formed with the same size as the drain region. However, it is possible to reduce the size so that the side wall (SiO 2 ) is not formed.
In the above embodiment, a MIS field effect transistor that operates at a standard power supply voltage is used. However, the offset region (distance from the high concentration drain region to the end of the gate electrode, the length of the low concentration drain region). ) Can be applied to a high breakdown voltage MIS field effect transistor.
本願発明は、特に極めて高速で、高性能且つ高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ等に利用できる可能性がある。
The present invention is particularly aimed at a high-speed, high-performance and highly-integrated MIS field effect transistor. However, the present invention is not limited to high-speed, and can be used for all semiconductor integrated circuits equipped with a MIS field-effect transistor. It is.
Moreover, it can be used not only as a semiconductor integrated circuit but also as a single individual semiconductor element.
In addition to the MIS field effect transistor, it may be used for other field effect transistors.
１ ｐ型のシリコン（Ｓｉ）基板
２ シリコン窒化膜（Ｓｉ３Ｎ４）
３ シリコン酸化膜（ＳｉＯ２）
４ 素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５ シリコン窒化膜（Ｓｉ３Ｎ４）
６ ｐ型のエピタキシャルＳｉ層（第１の半導体層、高濃度のソースドレイン領域形成部）
７ ｐ型のエピタキシャルＳｉ層（第２の半導体層、低濃度のソースドレイン領域形成部）
８ ｐ型のエピタキシャルＳｉ層（第３の半導体層、チャネル領域形成部）
９ ゲート酸化膜（ＳｉＯ２）
１０ 包囲型ゲート電極（ＷＳｉ）
１１ ｎ＋型ソース領域
１２ ｎ型ソース領域
１３ ｎ型ドレイン領域
１４ ｎ＋型ドレイン領域
１５ 燐珪酸ガラス（ＰＳＧ）膜
１６ シリコン窒化膜（Ｓｉ３Ｎ４）
１７ バリアメタル（ＴｉＮ）
１８ 導電プラグ（Ｗ）
１９ 層間絶縁膜（ＳｉＯＣ）
２０ バリアメタル（ＴａＮ）
２１ Ｃｕ配線（Ｃｕシード層含む）
２２ バリア絶縁膜（Ｓｉ３Ｎ４）
２３ ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２４ 選択化学気相成長導電膜（Ｗ）
２５ シリコン酸化膜（ＳｉＯ２）
２６ ｎ＋型不純物領域
２７ シリコン酸化膜（ＳｉＯ２）
２８ シリコン窒化膜（Ｓｉ３Ｎ４）
２９ ｎ型不純物領域
３０ ｎ型のエピタキシャルＳｉ層（第１の半導体層、ソースドレイン領域形成部）
３１ ｎ型のエピタキシャルＳｉ層（第３の半導体層、チャネル領域形成部）
３２ ｐ＋型ソース領域
３３ ｐ＋型ドレイン領域
３４ ｐ型のエピタキシャルＳｉＧｅ層（第１の半導体層、高濃度のソースドレイン領域形成部）
３５ ｐ型のエピタキシャルＳｉＧｅ層（第２の半導体層、低濃度のソースドレイン領域形成部）
３６ ｐ型のエピタキシャル歪みＳｉ層（第３の半導体層、チャネル領域形成部）
1 p-type silicon (Si) substrate 2 silicon nitride film (Si 3 N 4 )
3 Silicon oxide film (SiO 2 )
4 Silicon nitride film in element isolation region (Si 3 N 4 )
5 Silicon nitride film (Si 3 N 4 )
6 p-type epitaxial Si layer (first semiconductor layer, high concentration source / drain region forming portion)
7 p-type epitaxial Si layer (second semiconductor layer, low concentration source / drain region forming portion)
8 p-type epitaxial Si layer (third semiconductor layer, channel region forming portion)
9 Gate oxide film (SiO 2 )
10 Surrounding gate electrode (WSi)
11 n + type source region 12 n type source region 13 n type drain region 14 n + type drain region 15 Phosphorsilicate glass (PSG) film 16 Silicon nitride film (Si 3 N 4 )
17 Barrier metal (TiN)
18 Conductive plug (W)
19 Interlayer insulation film (SiOC)
20 Barrier metal (TaN)
21 Cu wiring (including Cu seed layer)
22 Barrier insulating film (Si 3 N 4 )
23 p-type vertical (vertical) epitaxial Si layer 24 selective chemical vapor deposition conductive film (W)
25 Silicon oxide film (SiO 2 )
26 n + type impurity region 27 Silicon oxide film (SiO 2 )
28 Silicon nitride film (Si 3 N 4 )
29 n-type impurity region 30 n-type epitaxial Si layer (first semiconductor layer, source / drain region forming portion)
31 n-type epitaxial Si layer (third semiconductor layer, channel region forming portion)
32 p + type source region 33 p + type drain region 34 p type epitaxial SiGe layer (first semiconductor layer, high concentration source / drain region forming part)
35 p-type epitaxial SiGe layer (second semiconductor layer, low concentration source / drain region forming portion)
36 p-type epitaxial strained Si layer (third semiconductor layer, channel region forming portion)
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016250594A JP2018107230A (en) | 2016-12-26 | 2016-12-26 | Semiconductor device and manufacturing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016250594A JP2018107230A (en) | 2016-12-26 | 2016-12-26 | Semiconductor device and manufacturing method of the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2018107230A true JP2018107230A (en) | 2018-07-05 |
Family
ID=62787944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016250594A Pending JP2018107230A (en) | 2016-12-26 | 2016-12-26 | Semiconductor device and manufacturing method of the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2018107230A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110767657A (en) * | 2018-07-25 | 2020-02-07 | 爱思开海力士有限公司 | Semiconductor device and method for manufacturing semiconductor device |
-
2016
- 2016-12-26 JP JP2016250594A patent/JP2018107230A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110767657A (en) * | 2018-07-25 | 2020-02-07 | 爱思开海力士有限公司 | Semiconductor device and method for manufacturing semiconductor device |
| CN110767657B (en) * | 2018-07-25 | 2023-12-12 | 爱思开海力士有限公司 | Semiconductor device and method for manufacturing semiconductor device |
| US11871568B2 (en) | 2018-07-25 | 2024-01-09 | SK Hynix Inc. | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6174370B2 (en) | Semiconductor device | |
| JP6022781B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2019106453A (en) | Semiconductor device and manufacturing method of the same | |
| JP2018107230A (en) | Semiconductor device and manufacturing method of the same | |
| JP6162583B2 (en) | Semiconductor device | |
| JP5956310B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2012039003A (en) | Semiconductor device | |
| JP5529766B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP6022816B2 (en) | Manufacturing method of semiconductor device | |
| JP5513157B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP5513416B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP6125802B2 (en) | Semiconductor device | |
| JP5592281B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2011228596A (en) | Semiconductor device and manufacturing method thereof | |
| JP2017204622A (en) | Semiconductor device and manufacturing method of the same | |
| JP2016225353A (en) | Semiconductor device and manufacturing method of the same | |
| JP5185061B2 (en) | MIS field effect transistor and method of manufacturing semiconductor substrate | |
| JP2009260099A (en) | Semiconductor device and method of manufacturing the same | |
| JP2017117820A (en) | Semiconductor device and manufacturing method of the same | |
| JP6050034B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP6083783B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP6204162B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2018206798A (en) | Semiconductor device and manufacturing method of the same | |
| JP5689606B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2018107232A (en) | Semiconductor device and manufacturing method for the same |