JP2009260099A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明はSOI (Silicon On Insulator)構造の半導体集積回路に係り、特に半導体基板(バルクウエハー)に、容易な製造プロセスにより、低コストのSOI基板を形成し、このSOI基板に、CMOS型の半導体集積回路にも完全に対応しうる、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのMIS電界効果トランジスタを含む半導体集積回路を形成することに関する。 The present invention relates to a semiconductor integrated circuit of SOI (S ilicon O n I nsulator ) structure, in particular a semiconductor substrate (bulk wafer), the easy manufacturing process, to form a low-cost of the SOI substrate, in this SOI substrate, CMOS The present invention relates to forming a semiconductor integrated circuit including a high-speed, low-power, high-performance, high-reliability, and highly-integrated short channel MIS field effect transistor that can be completely compatible with a type of semiconductor integrated circuit.
図31は従来の半導体装置の模式側断面図で、貼り合わせSOIウエハーを使用して形成したSOI構造のNチャネル及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、51はp型のシリコン(Si)基板、52は貼り合わせ用酸化膜、53はp型のSOI基板、54はn型のSOI基板、55は素子分離領域形成用トレンチ及び埋め込み酸化膜、56はn型ソースドレイン領域、57はn＋型ソースドレイン領域、58はp＋型ソースドレイン領域、59はゲート酸化膜(SiO2)、60はゲート電極、61はサイドウォール、62はPSG膜、63はバリアメタル、64は導電プラグ、65はバリアメタル、66はAl配線、67はバリアメタルを示している。
同図においては、p型のシリコン基板51上に酸化膜52を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜55により島状に絶縁分離された薄膜のp型のSOI基板53及びn型のSOI基板54が形成され、このp型のSOI基板53にはゲート電極60にセルフアライン形成されたn型ソースドレイン領域56、サイドウォール61にセルフアライン形成されたn＋型ソースドレイン領域57からなるNチャネルのLDD(Lightly Doped Drain)構造のMIS電界効果トランジスタが形成され、 n型のSOI基板54にはゲート電極60にセルフアライン形成されたサイドウォール61にセルフアライン形成されたp＋型ソースドレイン領域58からなるPチャネルのLDD構造のMIS電界効果トランジスタが形成されている。さらにn＋型ソースドレイン領域57及びp＋型ソースドレイン領域58は、それぞれバリアメタル63 及び導電プラグ64 を介して、上下にバリアメタル(65、67)を有するAl配線66に接続され、所望の電圧が印加されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、SOI基板を完全空乏化できることによる空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、SOI基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するMIS電界効果トランジスタからなるCMOSに比較し、高速化、低電力化及び高集積化が可能となる。
しかしSOI基板下の導電体(p型のシリコン基板)に接地電圧を印加するため、p型のSOI基板に形成するNチャネルのMIS電界効果トランジスタのバックチャネルはオフ状態が保たれるが、n型のSOI基板に形成するPチャネルのMIS電界効果トランジスタのバックチャネルは常にオン状態になってしまうため、NチャネルのMIS電界効果トランジスタにおいては、ゲート電極に印加される電圧が接地電圧でも電源電圧でも正常に動作するが、PチャネルのMIS電界効果トランジスタにおいては、接地電圧ではフロントチャネルにも
バックチャネルにも電流が流れ、電源電圧ではフロントチャネルはオフ(電流が流れない)であるが、バックチャネルには微小な電流リークがあり、誤動作することが避けられないという欠点があった。
またNチャネルのMIS電界効果トランジスタに特有であるドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として、従来技術のLDD構造を形成することにより、ショートチャネルのMIS電界効果トランジスタを形成しているために、不必要なソース領域にも低濃度領域が形成されてしまい、ソース領域の抵抗の低減ができないこと、ゲート電極にセルフアラインにソースドレイン領域を形成するため、ソースドレイン領域の活性化に高温の熱処理を必要とするので、低抵抗である低融点金属ゲート電極を構成できないこと等により、さらなる高速化及び高集積化が達成できないという欠点もあった。
またMIS電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存しているため、大口径ウエハーにおいては製造バラツキの制御が極めて難しく、MIS電界効果トランジスタの特性を許容範囲に制御することが難しいため、高速化及び高性能化を達成することが難しいという欠点もあった。
またこのようなSOI構造をつくるために、均一な単結晶を持つ半導体基板を、酸化膜を介して別の半導体基板に貼り合わせる、いわゆる貼り合わせSOIウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの3倍程度と極めてコスト高であるという欠点もあった。
またSOI構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部に酸化膜を形成する、いわゆるSIMOX(Separation by Implanted Oxygen)法によるSOI基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の間題、あるいは10インチ〜12インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復に関する特性の不安定性の問題等の欠点もあった。
FIG. 31 is a schematic side sectional view of a conventional semiconductor device, showing a part of a CMOS type semiconductor integrated circuit including N-channel and P-channel MIS field effect transistors having an SOI structure formed using a bonded SOI wafer. 51 is a p-type silicon (Si) substrate, 52 is a bonding oxide film, 53 is a p-type SOI substrate, 54 is an n-type SOI substrate, 55 is an isolation region forming trench and buried oxide film, 56 is an n-type source / drain region, 57 is an n + -type source / drain region, 58 is a p + -type source / drain region, 59 is a gate oxide film (SiO 2 ), 60 is a gate electrode, 61 is a sidewall, and 62 is a PSG film 63 is a barrier metal, 64 is a conductive plug, 65 is a barrier metal, 66 is an Al wiring, and 67 is a barrier metal.
In this figure, a thin film p-type SOI substrate 53 which is bonded to a p-type silicon substrate 51 via an oxide film 52 and is isolated and isolated in an island shape by an element isolation region forming trench and a buried oxide film 55. And an n-type SOI substrate 54. The p-type SOI substrate 53 has an n-type source / drain region 56 self-aligned with the gate electrode 60 and an n + -type source / drain self-aligned with the sidewall 61. LDD n-channel consisting of region 57 (L ightly D oped D rain ) MIS field effect transistor structure is formed, self-aligned formation in the sidewall 61 which is self-aligned formed on the gate electrode 60 on the n-type SOI substrate 54 A p-channel LDD MIS field effect transistor composed of the p + -type source / drain regions 58 is formed. Further, the n + -type source / drain region 57 and the p + -type source / drain region 58 are connected to an Al wiring 66 having barrier metals (65, 67) above and below via a barrier metal 63 and a conductive plug 64, respectively. A voltage is applied.
Therefore, the junction capacitance can be reduced by forming a source / drain region surrounded by an insulating film, the depletion layer capacitance can be reduced by completely depleting the SOI substrate, the breakdown voltage of the source / drain region can be improved, and the subthreshold characteristics can be improved. Compared with a CMOS composed of MIS field-effect transistors formed on a normal bulk wafer by reducing the threshold voltage, removing a contact region from the SOI substrate, etc., higher speed, lower power and higher integration are possible.
However, since the ground voltage is applied to the conductor under the SOI substrate (p-type silicon substrate), the back channel of the N-channel MIS field effect transistor formed on the p-type SOI substrate is kept off, but n Since the back channel of the P-channel MIS field effect transistor formed on the SOI substrate of the type is always turned on, in the N-channel MIS field effect transistor, even if the voltage applied to the gate electrode is the ground voltage, the power supply voltage However, although the P-channel MIS field effect transistor operates normally, current flows through the front channel and back channel at ground voltage, and the front channel is off (no current flows) at the power supply voltage. The channel has a small current leak, and has a disadvantage that it is unavoidable to malfunction.
In addition, as a means of improving the degradation of transfer conductance over the lifetime due to the hot carrier effect caused by the strong electric field near the drain region, which is peculiar to the N channel MIS field effect transistor, by forming the conventional LDD structure, Since a short channel MIS field effect transistor is formed, a low concentration region is also formed in an unnecessary source region, and the resistance of the source region cannot be reduced, and the source / drain region is self-aligned with the gate electrode. Therefore, a high-temperature heat treatment is required for activating the source / drain region, so that a low-melting point metal gate electrode having a low resistance cannot be formed. there were.
In addition, since the channel length that determines various characteristics of MIS field-effect transistors depends on gate length control by photolithography technology, it is extremely difficult to control manufacturing variations in large-diameter wafers. Since it is difficult to control within an allowable range, there is a drawback that it is difficult to achieve high speed and high performance.
In addition, in order to create such an SOI structure, it is necessary to purchase a so-called bonded SOI wafer in which a semiconductor substrate having a uniform single crystal is bonded to another semiconductor substrate via an oxide film. Even if it relies on low-cost technology, it has the disadvantage of being extremely expensive at about three times the bulk wafer in the mass production stage.
As another means for making an SOI structure, utilizing the bulk wafer, by implanting oxygen ions to form an oxide film inside the bulk wafer by the high temperature heat treatment, SOI so-called SIMOX (S eparation by Im planted Ox ygen) Method Even with the use of substrate formation, the cost of having to purchase a very expensive high dose ion implantation machine and requiring a long manufacturing process to implant high doses of oxygen There are also disadvantages such as the problem of instability of characteristics related to the repair of crystal defects by oxygen ion implantation in the use of large diameter wafers of 10 inches to 12 inches.
本発明が解決しょうとする課題は、従来例に示されるように、完全空乏化させた薄膜のSOI基板にMIS電界効果トランジスタを形成するため、接合容量の低減はできるものの、ソース領域の抵抗及びゲート電極の抵抗が低減できないこと等により微細化している割には高速化が達成できなかったこと、CMOSを形成する場合あるいはSOI基板上にゲート電極に印加される電圧と異なる電圧が印加される導電体(従来例ではシリコン基板)が存在する場合、バックチャネルリークを防止できないことによる高信頼性が得られなかったこと、MIS電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存しているため、大口径ウエハーにおける製造バラツキの制御性が悪いことにより、安定した特性を有するMIS電界効果トランジスタを得ることが難しいことによる高速化及び高性能化が難しかったこと、SOI構造を形成するために、貼り合わせSOIウエハーを使用しても、あるいはSIMOX法によりSOI基板を形成しても、現状の技術においては歩留りが悪く、かなりのコスト高になるため、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったことである。 The problem to be solved by the present invention is to form a MIS field effect transistor on a fully-depleted thin film SOI substrate, as shown in the prior art. High speed could not be achieved despite the fact that the resistance of the gate electrode could not be reduced, etc., and a voltage different from the voltage applied to the gate electrode was applied when forming the CMOS or on the SOI substrate In the presence of a conductor (a silicon substrate in the conventional example), high reliability due to the inability to prevent back channel leakage was not obtained, and the channel length that determines various characteristics of the MIS field effect transistor was determined by photolithography Because it depends on the control of the gate length, it has stable characteristics due to the poor controllability of manufacturing variations in large-diameter wafers. It was difficult to achieve high speed and high performance due to difficulty in obtaining a MIS field effect transistor, and even if a bonded SOI wafer was used to form an SOI structure, an SOI substrate was formed by the SIMOX method. However, in the current technology, the yield is poor and the cost is considerably high, so that it can be used only for products with high added value and special applications, and the technology applicable to inexpensive general-purpose products is lacking.
上記課題は、半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に、前記半導体基板の主面に平行方向に、選択的に設けられた横方向エピタキシャル半導体層と、前記横方向エピタキシャル半導体層上に、前記半導体基板の主面に垂直方向に、選択的に設けられた縦方向エピタキシャル半導体層と、前記縦方向エピタキシャル半導体層の上部に設けられたドレイン領域(あるいはソース領域)と、前記ドレイン領域(あるいはソース領域)と離間して前記ドレイン領域(あるいはソース領域)に相対して前記縦方向エピタキシャル半導体層の下部に設けられたソース領域(あるいはドレイン領域)と、前記縦方向エピタキシャル半導体層の下部に設けられた前記ソース領域(あるいはドレイン領域)に接して前記横方向エピタキシャル半導体層に設けられたソース領域(あるいはドレイン領域)と、前記縦方向エピタキシャル半導体層の側面にゲート絶縁膜を介して設けられたゲート電極とを具備してなるSOI構造の縦型(垂直方向動作)のMIS電界効果トランジスタからなる本発明の半導体装置によって解決される。 The above-described problems include a semiconductor substrate, an insulating film provided on the semiconductor substrate, a lateral epitaxial semiconductor layer selectively provided on the insulating film in a direction parallel to the main surface of the semiconductor substrate, A vertical epitaxial semiconductor layer selectively provided on the lateral epitaxial semiconductor layer in a direction perpendicular to the main surface of the semiconductor substrate, and a drain region (or source) provided on the vertical epitaxial semiconductor layer. Region), a source region (or drain region) provided below the vertical epitaxial semiconductor layer opposite to the drain region (or source region) and spaced from the drain region (or source region), and The lateral epitaxial semiconductor layer is in contact with the source region (or drain region) provided under the longitudinal epitaxial semiconductor layer. Vertical type (vertical operation) of SOI structure comprising a source region (or drain region) provided in a conductor layer and a gate electrode provided on a side surface of the vertical epitaxial semiconductor layer via a gate insulating film This is solved by the semiconductor device of the present invention comprising the MIS field effect transistor.
以上説明のように本発明によれば、貼り合わせSOI構造の半導体基板を使用することなく、通常の半導体基板を使用して、絶縁膜上に選択的に形成した横方向及び縦方向エピタキシャル半導体層をSOI基板とし、この横方向及び縦方向エピタキシャル半導体層にドレイン領域、チャネル領域、ソース領域を形成できるため、完全空乏化したSOI構造を容易に形成することが可能で、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
またMIS電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したMIS電界効果トランジスタを得ることができる。
またチャネル領域をゲート電極で完全に包囲できるので、SOI構造のCMOSに特有である、NチャネルMIS電界効果トランジスタあるいはPチャネルMIS電界効果トランジスタのいずれか一方には必ず生じてしまうバックチャネル効果を完全に改善することが可能で、極めてリーク特性に優れた高性能及び高信頼性を有し、且つ周囲をすべてチャネル領域にできるため、チャネル幅を増加させた高集積なMIS電界効果トランジスタを得ることができる。
またNチャネルのMIS電界効果トランジスタに特有であるドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として形成する低濃度領域をドレイン領域のみに形成し、ソース領域には設けずに形成できるため、ソース領域の抵抗の低減が可能であり、耐圧を劣化させずによりチャネル長を微細にすることもできる。
また高誘電率を有するTa2O5をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極と縦方向エピタキシャル半導体層間の微小な電流リークの改善及びゲート容量の低減も可能である。
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン(半導体層)を使用せずに、低抵抗な低融点金属(Al)からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。
また縦方向エピタキシャル半導体層に自己整合して、各要素(低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜及びゲート電極)を微細に形成することもできる。
またSOI基板を形成する前に、下層配線を形成できるので、配線の自由度が増すことにより、さらなる高集積化を可能にすることができる。
またCMOSを形成する場合、自己整合で形成したNチャネル及びPチャネルゲート電極を導電プラグにより側面接続できるため、ゲート電極配線を省略できることによる高集積化を、且つゲート電極形成用のマスク工程を省略できることによる製造方法の簡略化を、可能にすることもできる。
即ち、高価なSOI構造を有する半導体基板(2枚の半導体基板の貼り合わせによる半導体基板あるいはSIMOＸ法により形成した半導体基板)を使用することなく、半導体基板に容易なプロセス(詳細は製造方法に記載)で形成した横方向及び縦方向エピタキシャル半導体層をSOI基板として使用することにより、高速、低電力、高信頼、高性能及び高集積を併せ持つチャネル包囲型低抵抗メタルゲート電極を有するSOI構造の縦型(垂直方向動作)のMIS電界効果トランジスタを得ることができる。
本発明者は当該技術を選択的3段階エピタキシャル成長法(Selective Triple Epitaxy)と命名し、以後この技術をSTEと略称する。
As described above, according to the present invention, the lateral and vertical epitaxial semiconductor layers are selectively formed on the insulating film using a normal semiconductor substrate without using a semiconductor substrate having a bonded SOI structure. Since the drain region, channel region, and source region can be formed in the lateral and vertical epitaxial semiconductor layers, a fully depleted SOI structure can be easily formed, and the junction capacitance of the source / drain region can be formed. Can be reduced (substantially zero), the depletion layer capacitance can be reduced, the breakdown voltage of the source / drain region can be improved, and the threshold voltage can be reduced by improving the subthreshold characteristics.
In addition, the channel length that determines various characteristics of the MIS field-effect transistor can be determined by the growth thickness of the epitaxial semiconductor layer with good controllability and the diffusion of impurities by heat treatment without depending on the gate length control by photolithography technology. An MIS field effect transistor having stable characteristics can be obtained even for a large-diameter wafer.
In addition, since the channel region can be completely surrounded by the gate electrode, the back channel effect that is inevitably produced in either the N-channel MIS field-effect transistor or the P-channel MIS field-effect transistor, which is peculiar to SOI-structure CMOS, is completely achieved. To obtain a highly integrated MIS field effect transistor with an increased channel width because it has a high performance and high reliability with extremely excellent leakage characteristics and can be surrounded by a channel region. Can do.
In addition, a low-concentration region is formed only in the drain region as a means to improve the deterioration of transfer conductance over the lifetime due to the hot carrier effect caused by the strong electric field near the drain region, which is peculiar to N-channel MIS field effect transistors. Since the source region can be formed without being provided, the resistance of the source region can be reduced, and the channel length can be reduced without deteriorating the breakdown voltage.
In addition, Ta 2 O 5 having a high dielectric constant can be used as the gate oxide film, so that the gate oxide film can be made thicker, improving minute current leakage between the gate electrode and the longitudinal epitaxial semiconductor layer and reducing the gate capacitance. Is also possible.
In addition, the source / drain regions that require high-temperature heat treatment to activate the impurity regions can be formed in a self-aligned manner before forming the gate electrode, so that low resistance, low melting point metal can be used without using polycrystalline silicon (semiconductor layer). Since the gate electrode made of (Al) can be formed, the resistance of the gate electrode wiring can be reduced and the depletion layer capacitance at the gate electrode can be removed, so that the power can be reduced by reducing the threshold voltage.
Further, each element (low concentration and high concentration drain region, high concentration source region, gate oxide film and gate electrode) can be finely formed in a self-aligned manner with the vertical epitaxial semiconductor layer.
Further, since the lower layer wiring can be formed before the SOI substrate is formed, the degree of freedom of the wiring can be increased, so that further higher integration can be realized.
Also, when forming a CMOS, the N-channel and P-channel gate electrodes formed by self-alignment can be connected to the side by a conductive plug, so that the gate electrode wiring can be omitted, so that high integration is achieved and the mask process for forming the gate electrode is omitted. It is also possible to simplify the manufacturing method.
That is, without using an expensive SOI substrate (a semiconductor substrate formed by bonding two semiconductor substrates or a semiconductor substrate formed by the SIMOX method), an easy process (details described in the manufacturing method) By using the lateral and vertical epitaxial semiconductor layers formed in (1) as the SOI substrate, the vertical structure of the SOI structure having a channel-enclosed low-resistance metal gate electrode that combines high speed, low power, high reliability, high performance, and high integration. A type (vertical operation) MIS field effect transistor can be obtained.
The present inventors named the art selective three-stage epitaxial growth method and (S elective T riple E pitaxy) , hereinafter abbreviated this technology STE.
本願発明の半導体装置は下記に示す形態に形成したものである。
半導体基板上に設けられた絶縁膜に選択的に開孔部が設けられ、この開孔部に側面の一部を露出した第1の縦方向のエピタキシャル半導体層が設けられ、この第1の縦方向のエ
ピタキシャル半導体層の露出部に横方向のエピタキシャル半導体層が設けられ、第1の縦方向のエピタキシャル半導体層は除去され、絶縁膜が埋め込まれて素子分離領域に変換される。この横方向のエピタキシャル半導体層に選択的に第2の縦方向のエピタキシャル半導体層が設けられ、横方向のエピタキシャル半導体層及び縦方向のエピタキシャル半導体層からなるSOI基板が形成される。縦方向のエピタキシャル半導体層の上部には高濃度及び低濃度のドレイン領域が設けられ、横方向のエピタキシャル半導体層全体及び縦方向のエピタキシャル半導体層の下部にはドレイン領域と離間して高濃度のソース領域が設けられ、縦方向のエピタキシャル半導体層の側面にはゲート絶縁膜を介してゲート電極が設けられ、ドレイン領域、ソース領域及びゲート電極には、それぞれバリアメタルを有する導電プラグを介して、バリアメタルを有する配線体が接続されているSOI構造の縦型(垂直方向動作)のMIS電界効果トランジスタからなる半導体集積回路を形成したものである。
The semiconductor device of the present invention is formed in the following form.
An opening is selectively provided in the insulating film provided on the semiconductor substrate, and a first vertical epitaxial semiconductor layer having a part of the side surface exposed is provided in the opening, and the first vertical semiconductor layer is provided. A lateral epitaxial semiconductor layer is provided on the exposed portion of the epitaxial semiconductor layer in the direction, the first epitaxial semiconductor layer in the vertical direction is removed, and an insulating film is buried and converted into an element isolation region. A second vertical epitaxial semiconductor layer is selectively provided on the lateral epitaxial semiconductor layer, and an SOI substrate including the lateral epitaxial semiconductor layer and the vertical epitaxial semiconductor layer is formed. High-concentration and low-concentration drain regions are provided in the upper part of the vertical epitaxial semiconductor layer, and high-concentration sources are separated from the drain region in the entire lateral epitaxial semiconductor layer and in the lower part of the vertical epitaxial semiconductor layer. The gate electrode is provided on the side surface of the epitaxial semiconductor layer in the vertical direction via a gate insulating film, and the drain region, the source region, and the gate electrode are each provided with a barrier via a conductive plug having a barrier metal. The semiconductor integrated circuit is formed of a vertical (vertical operation) MIS field effect transistor having an SOI structure to which a wiring body having metal is connected.
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図1は本発明の半導体装置における第1の実施例の模式側断面図、図2〜図12は本発明の半導体装置における第1の実施例の製造方法の工程断面図である。
図1はシリコン基板を使用し、選択的3段階エピタキシャル成長法(STE)により形成した横(水平)方向エピタキシャルシリコン層及び縦(垂直)方向エピタキシャルシリコン層からなるSOI基板(側断面図は逆T構造となる)に形成したショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1は1015cm−3程度のp型のシリコン(Si)基板、2は400nm程度のSOI用兼素子分離領域の酸化膜(SiO2) 、3は厚さ80nm程度、濃度1016cm−3程度のp型の横(水平)方向エピタキシャルシリコン層、4は素子分離領域形成用の埋め込み絶縁膜(SiO2)、5は10nm程度の酸化膜(SiO2)、6は20nm程度の窒化膜(Si3N4)、7は高さ200nm程度、幅50nm程度、濃度1016cm−3程度のp型の縦(垂直)方向エピタキシャルシリコン層、8は1020cm−3程度のn＋型ソース領域、9は1017cm−3程度のn型ドレイン領域、10は1020cm−3程度のn＋型ドレイン領域、11は10nm程度のゲート酸化膜(Ta2O5／SiO2)、12は膜厚120nm程度のゲート電極(Al)、13はゲート電極配線形成用のマスク層(SiO2)、14は150nm程度の燐珪酸ガラス(PSG)膜、15は20nm程度の窒化膜(Si3N4) 、16は400nm程度の酸化膜(SiO2)、17は20nm程度のエッチングストッパー膜(Si3N4)、18は10nm程度のバリアメタル(TiN)、19は導電プラグ(W)、20は500nm程度の層間絶縁膜(SiOC)、21は10nm程度のバリアメタル(TaN)、22は500nm程度のCu配線(Cuシード層含む)、23は20nm程度のバリア絶縁膜(Si3N4)を示している。
同図においては、p型のシリコン基板1上に酸化膜(SiO2)2を介して、p型の横(水平)方向エピタキシャルシリコン層3(製造方法は後で詳述)が設けられ、このp型の横方向エピタキシャルシリコン層3は素子分離領域形成用の埋め込み絶縁膜(SiO2)4及びSOI用兼素子分離領域の酸化膜(SiO2)2(図1では明確でない。実施例4で明確に示す。)により、島状に絶縁分離されている。この絶縁分離されたp型の横方向エピタキシャルシリコン層3上に選択的にp型の縦(垂直)方向エピタキシャルシリコン層7が設けられ、このp型の縦方向エピタキシャルシリコン層7の上部にはn＋型ドレイン領域10及びn型ドレイン領域9が設けられ、p型の横方向エピタキシャルシリコン層3全体及びp型の縦方向エピタキシャルシリコン層7の下部にはn＋型ソース領域8が設けられ、p型の縦方向エピタキシャルシリコン層7の側面にはゲート酸化膜(Ta2O5／SiO2)11を介してゲート電極(Al)12が設けられ、n＋型ドレイン領域10、n＋型ソース領域8及びゲート電極12には、それぞれバリアメタル(TiN)18を有する導電プラグ(W)19を介してバリアメタル(TaN)21を有するCu配線22が接続されているSOI構造の縦型(垂直方向動作)のNチャネルMIS電界効果トランジスタが形成されている。(ここでは半導体基板としてp型のシリコン基板を使用しているが、シリコン基板には直接MIS電界効果トランジスタを形成していないので、p型であっても、n型であっても差し支えない。)
したがって、貼り合わせSOI構造の半導体基板を使用することなく、通常の半導体基板を使用して、絶縁膜上に選択的に形成した横方向及び縦方向エピタキシャル半導体層をSOI基板とし、この横方向及び縦方向エピタキシャル半導体層にドレイン領域、チャネル領域、ソース領域を形成できるため、完全空乏化したSOI構造を容易に形成することが可能で、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
またMIS電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したMIS電界効果トランジスタを得ることができる。
またチャネル領域をゲート電極で完全に包囲できるので、SOI構造に特有なバックチャネル効果を改善でき、極めてリーク特性に優れた高性能及び高信頼性を有し、且つ周囲をすべてチャネル領域にできるため、チャネル幅を増加させた高集積なMIS電界効果トランジスタを得ることができる。
またNチャネルのMIS電界効果トランジスタに特有であるドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として形成する低濃度領域をドレイン領域のみに形成し、ソース領域には設けずに形成できるため、ソース領域の抵抗の低減が可能であり、耐圧を劣化させずによりチャネル長を微細にすることもできる。
また高誘電率を有するTa2O5をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極と縦方向エピタキシャル半導体層間の微小な電流リークの改善及びゲート容量の低減も可能である。
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン(半導体層)を使用せずに、低抵抗な低融点金属(Al)からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。
また横方向エピタキシャル半導体層に形成する縦方向エピタキシャル半導体層に自己整合して、各要素(低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜及びゲート電極)を微細に形成することもできる。
この結果、高価なSOI構造を有する半導体基板(2枚の半導体基板の貼り合わせによる半導体基板あるいはSIMOX法により形成した半導体基板)を使用することなく、半導体基板に容易なプロセスで形成した横方向及び縦方向エピタキシャル半導体層を使用することにより、高速、低電力、高信頼、高性能及び高集積を併せ持つチャネル包囲型低抵抗メタルゲート電極を有するSOI構造の縦型(垂直方向動作)のMIS電界効果トランジスタを得ることができる。
Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
Throughout the drawings, the same object is denoted by the same reference numeral. However, the diagonal lines in the side sectional view are shown only on the main insulating film, and the wiring is drawn with a slight back-and-forth displacement, and the horizontal and vertical sizes are accurate to show the main part of the invention. The dimensions are not shown.
FIG. 1 is a schematic sectional side view of a first embodiment of the semiconductor device of the present invention, and FIGS. 2 to 12 are process sectional views of the manufacturing method of the first embodiment of the semiconductor device of the present invention.
Figure 1 shows a SOI substrate consisting of a lateral (horizontal) epitaxial silicon layer and a longitudinal (vertical) epitaxial silicon layer formed by a selective three-stage epitaxial growth method (STE) using a silicon substrate. 1) shows a part of a semiconductor integrated circuit including a short-channel N-channel MIS field effect transistor formed in 1), 1 is a p-type silicon (Si) substrate of about 10 15 cm −3 , and 2 is about 400 nm The oxide film (SiO 2 ) for the SOI / element isolation region 3 is a p-type lateral (horizontal) epitaxial silicon layer having a thickness of about 80 nm and a concentration of about 10 16 cm −3 , and 4 is for forming an element isolation region Embedded insulating film (SiO 2 ), 5 is about 10 nm oxide film (SiO 2 ), 6 is about 20 nm nitride film (Si 3 N 4 ), 7 is about 200 nm high, about 50 nm wide, concentration 10 16 cm − 3 about the p-type longitudinal (vertical) direction epitaxial silicon layer, 8 is 10 20 cm -3 of about n + -type source region, 9 An n-type drain region of about 10 17 cm −3, an n + type drain region of about 10 20 cm −3, a gate oxide film (Ta 2 O 5 / SiO 2 ) of about 10 nm, and a film thickness of 120 nm About gate electrode (Al), 13 is a mask layer (SiO 2 ) for gate electrode wiring formation, 14 is about 150 nm phosphosilicate glass (PSG) film, 15 is about 20 nm nitride film (Si 3 N 4 ), 16 is about 400 nm oxide film (SiO 2 ), 17 is about 20 nm etching stopper film (Si 3 N 4 ), 18 is about 10 nm barrier metal (TiN), 19 is conductive plug (W), 20 is about 500 nm Interlayer insulating film (SiOC), 21 is about 10 nm barrier metal (TaN), 22 is about 500 nm Cu wiring (including Cu seed layer), 23 is about 20 nm barrier insulating film (Si 3 N 4 ) Yes.
In this figure, a p-type lateral (horizontal) epitaxial silicon layer 3 (a manufacturing method will be described in detail later) is provided on a p-type silicon substrate 1 via an oxide film (SiO 2 ) 2. The p-type lateral epitaxial silicon layer 3 includes a buried insulating film (SiO 2 ) 4 for forming an element isolation region and an oxide film (SiO 2 ) 2 for an SOI / element isolation region (not clearly shown in FIG. 1. In Example 4) It is clearly isolated.) A p-type vertical (vertical) epitaxial silicon layer 7 is selectively provided on the isolated p-type lateral epitaxial silicon layer 3, and n is formed above the p-type vertical epitaxial silicon layer 7. A + type drain region 10 and an n type drain region 9 are provided, and an n + type source region 8 is provided below the entire p type lateral epitaxial silicon layer 3 and below the p type vertical epitaxial silicon layer 7. A gate electrode (Al) 12 is provided on a side surface of the vertical epitaxial silicon layer 7 of the mold via a gate oxide film (Ta 2 O 5 / SiO 2 ) 11, and includes an n + type drain region 10 and an n + type source region. 8 and the gate electrode 12 are connected to a Cu wiring 22 having a barrier metal (TaN) 21 via a conductive plug (W) 19 having a barrier metal (TiN) 18 respectively, and an SOI structure vertical type (vertical direction) Operation) N-channel MIS field effect transistor formed To have. (Here, a p-type silicon substrate is used as the semiconductor substrate. However, since the MIS field-effect transistor is not directly formed on the silicon substrate, it may be p-type or n-type. )
Therefore, without using a bonded SOI structure semiconductor substrate, a normal semiconductor substrate is used, and the lateral and vertical epitaxial semiconductor layers selectively formed on the insulating film are defined as SOI substrates. Since the drain region, channel region, and source region can be formed in the vertical epitaxial semiconductor layer, it is possible to easily form a fully depleted SOI structure, reducing the junction capacitance of the source / drain region (substantially zero), depletion layer The threshold voltage can be reduced by reducing the capacitance, improving the breakdown voltage of the source / drain region, and improving the subthreshold characteristics.
In addition, the channel length that determines various characteristics of the MIS field-effect transistor can be determined by the growth thickness of the epitaxial semiconductor layer with good controllability and the diffusion of impurities by heat treatment without depending on the gate length control by photolithography technology. An MIS field effect transistor having stable characteristics can be obtained even for a large-diameter wafer.
In addition, since the channel region can be completely surrounded by the gate electrode, the back channel effect peculiar to SOI structure can be improved, high performance and high reliability with extremely excellent leakage characteristics, and the entire periphery can be made into the channel region. Thus, a highly integrated MIS field effect transistor with an increased channel width can be obtained.
In addition, a low-concentration region is formed only in the drain region as a means to improve the deterioration of transfer conductance over the lifetime due to the hot carrier effect caused by the strong electric field near the drain region, which is peculiar to N-channel MIS field effect transistors. Since the source region can be formed without being provided, the resistance of the source region can be reduced, and the channel length can be reduced without deteriorating the breakdown voltage.
In addition, Ta 2 O 5 having a high dielectric constant can be used as the gate oxide film, so that the gate oxide film can be made thicker, improving minute current leakage between the gate electrode and the longitudinal epitaxial semiconductor layer and reducing the gate capacitance. Is also possible.
In addition, the source / drain regions that require high-temperature heat treatment to activate the impurity regions can be formed in a self-aligned manner before forming the gate electrode, so that low resistance, low melting point metal can be used without using polycrystalline silicon (semiconductor layer). Since the gate electrode made of (Al) can be formed, the resistance of the gate electrode wiring can be reduced and the depletion layer capacitance at the gate electrode can be removed, so that the power can be reduced by reducing the threshold voltage.
Each element (low concentration and high concentration drain region, high concentration source region, gate oxide film and gate electrode) is finely formed in self-alignment with the vertical direction epitaxial semiconductor layer formed in the lateral direction epitaxial semiconductor layer. You can also.
As a result, without using a semiconductor substrate having an expensive SOI structure (a semiconductor substrate formed by bonding two semiconductor substrates or a semiconductor substrate formed by the SIMOX method), the lateral direction formed on the semiconductor substrate by an easy process and Vertical (vertical operation) MIS field effect of SOI structure with channel-enclosed low-resistance metal gate electrode that combines high speed, low power, high reliability, high performance and high integration by using vertical epitaxial semiconductor layer A transistor can be obtained.
次いで本発明に係る半導体装置における第1の実施例の製造方法について図2〜図12及び図1を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図2
p型のシリコン基板1を1000℃程度で酸化し、500nm程度の酸化膜(SiO2)2を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)2を異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、露出したp型のシリコン基板1上に縦(垂直)方向エピタキシャルシリコン層24を成長する。次いで平坦面より突出したエピタキシャルシリコン層24を化学的機械研磨(Chemical Mechanical Polishing 以後CMPと略称)し、平坦化する。(p型のシリコン基板1に選択的に溝を掘ることにより形成されたp型のシリコン基板の凸状構造部を縦方向エピタキシャルシリコン層24としてもよい。)
図3
次いでエピタキシャルシリコン層24を20nm程度異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)25を成長する。次いで化学的機械研磨(CMP)し、開孔部に窒化膜(Si3N4)25を平坦に埋め込む。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜2を選択的に100nm程度異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、露出した縦方向エピタキシャルシリコン層24の側面にp型の横(水平)方向エピタキシャルシリコン層3を成長する。(この際、エピタキシャルシリコン層の上面が単結晶になっていれば、下面は下地の影響を受け、多少結晶性が不均一になっていても問題はない。)
図4
次いでp型の横方向エピタキシャルシリコン層3の上面を900℃程度で酸化し、10nm程度の酸化膜(SiO2)26を成長する。次いで酸化膜(SiO2)2及び酸化膜(SiO2)26をマスク層として、窒化膜(Si3N4)25及び縦方向エピタキシャルシリコン層24を順次異方性ドライエ
ッチングし、開孔部を形成する。(この際、p型のシリコン基板1が多少エッチングされて
しまうが、問題はない。)
図5
次いで化学気相成長により、200nm程度の酸化膜(SiO2)4を成長する。次いで化学的機械研磨(CMP)し、開孔部に酸化膜(SiO2)4を平坦に埋め込む。(ここで初期に形成された縦方向エピタキシャルシリコン層24はエッチング除去され、素子分離領域埋め込み酸化膜(SiO2)4に自己整合的に置き換えられる。また横方向エピタキシャルシリコン層3の上面に成長した酸化膜26も除去される。)
図6
次いで化学気相成長により、10nm程度の酸化膜(SiO2)5を成長する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)6を成長する。次いで化学気相成長により、170nm程度の酸化膜(SiO2)27を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)27、窒化膜(Si3N4)6及び酸化膜(SiO2)5を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、露出したp型の横方向エピタキシャルシリコン層3上にp型の縦(垂直)方向エピタキシャルシリコン層7を250nm程度成長する。次いで化学的機械研磨(CMP)し、酸化膜(SiO2)27平坦面より突出したp型の縦方向エピタキシャルシリコン層7を除去し、平坦化する。次いで化学気相成長により、10nm程度のイオン注入用の酸化膜(図示せず)を成長する。次いで閾値電圧制御用の硼素のイオン注入をおこなう。次いで1000℃程度でランニングし、p型の縦方向エピタキシャルシリコン層7の濃度を制御する。
図7
次いで酸化膜(SiO2)27を全面異方性ドライエッチングする。(この際、イオン注入用の酸化膜(図示せず)もエッチングされる。) 次いで化学気相成長により、10nm程度のイオン注入用の酸化膜(図示せず)を成長する。次いでn型ドレイン領域9形成用の燐のイオン注入をおこなう。(この際、p型の縦方向エピタキシャルシリコン層7の上面のみに燐がイオン注入されるように、25kev程度の低い加速エネルギーでイオン注入をおこなう。) 次いでn＋型ソースドレイン領域(8、10)形成用の砒素のイオン注入をおこなう。(こうしてマスク層なしで、p型の縦方向エピタキシャルシリコン層7及びp型の横方向エピタキシャルシリコン層3上面にn＋型ソースドレイン領域(8、10)形成用の砒素が自己整合してイオン注入される。) 次いでRTP法 (Rapid Thermal Processing) によりアニールをおこなうことにより、p型の縦方向エピタキシャルシリコン層7の上部には垂直方向に拡散してn＋型ドレイン領域10及びn型ドレイン領域9が、p型の横方向エピタキシャルシリコン層3には垂直方向及び横方向に拡散してp型の横方向エピタキシャルシリコン層3全体及びp型の縦方向エピタキシャルシリコン層7の下部を充満したn＋型ソース領域8が形成される。次いでイオン注入用の酸化膜(図示せず)を等方性ドライエッチングする。
図8
次いで10nm程度のゲート酸化膜(Ta2O5／SiO2)11を成長する。次いでスパッタにより、100nm程度のゲート電極となるAl12を成長する。(Alゲート電極下にバリアメタル(TiN)を設けてもよい。)次いで化学気相成長により、100nm程度の酸化膜(SiO2)13を成長する。次いで化学的機械研磨(CMP)し、p型の縦方向エピタキシャルシリコン層7上の酸化膜(SiO2)13、Al12及びゲート酸化膜(Ta2O5／SiO2)11を除去し、平坦化する。
図9
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)13を異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで残された酸化膜(SiO2)13をマスク層として、Al12及びゲート酸化膜(Ta2O5／SiO2)11を順次異方性ドライエッチングする。(ここで酸化膜(SiO2)13をマスク層としてエッチングをおこなうのは、p型の縦方向エピタキシャルシリコン層7の側面以外にゲート電極配線部を形成するためである。)
図10
次いで化学気相成長により、200nm程度のPSG14を成長する。次いで化学的機械研磨(CMP)し、p型の縦方向エピタキシャルシリコン層7上のPSG14を除去し、平坦化する。次いでPSG14を20nm程度異方性ドライエッチングし、段差部を形成する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)15を成長する。次いで化学的機械研磨(CMP)し、段差部に窒化膜(Si3N4)15を平坦に埋め込む。
図11
次いで化学気相成長により、400nm程度の酸化膜(SiO2)16を成長する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)17を成長する。次いで通常のフォトリソグラフィー技術を利用し、第1のレジスト(図示せず)をマスク層として、窒化膜(Si3N4)17及び酸化膜(SiO2)16を順次異方性ドライエッチングする。(この段階でn＋型ドレイン領域10の一部にビアが開孔される。)次いで通常のフォトリソグラフィー技術を利用し、第1のレジスト(図示せず)マスク層はそのままで、n＋型ドレイン領域10のビア部のみを覆う第2のレジストマスク層(図示せず)を形成する。次いで第1及び第2のレジスト(図示せず)をマスク層として、窒化膜(Si3N4)15、PSG14、酸化膜(SiO2)13、窒化膜(Si3N4)6及び酸化膜(SiO2)5を順次異方性ドライエッチングする。(こうしてn＋型ソース領域8及びゲート電極配線12の一部にもビアが開孔される。)次いですべてのレジスト(図示せず)を除去する。
図12
次いでスパッタにより、バリアメタルとなるTiN18を成長する。次いで化学気相成長により、タングステン(W)l9を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)18を有する導電プラグ(W)19を形成する。
図1
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)20を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)20を異方性ドライエッチングし、開孔部を形成する。(この際、窒化膜(Si3N4) 17がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)21を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)21を有するCu配線22を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となる窒化膜(Si3N4)23を成長し、本願発明の選択的3段階エピタキシャル成長法(STE)によるSOI構造のチャネル包囲型低抵抗メタルゲート電極を有する縦型(垂直方向動作)のMIS電界効果トランジスタを完成する。
Next, a manufacturing method of the first embodiment of the semiconductor device according to the present invention will be described with reference to FIGS. However, here, only the manufacturing method related to the formation of the semiconductor device of the present invention is described, and the description of the manufacturing method related to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit is omitted. To do.
Figure 2
The p-type silicon substrate 1 is oxidized at about 1000 ° C. to grow an oxide film (SiO 2 ) 2 of about 500 nm. Next, using an ordinary photolithography technique, the oxide film (SiO 2 ) 2 is anisotropically dry etched using a resist (not shown) as a mask layer to form an opening. Next, the resist (not shown) is removed. Next, a longitudinal (vertical) epitaxial silicon layer 24 is grown on the exposed p-type silicon substrate 1 by chemical vapor deposition. Then chemical mechanical polishing the epitaxial silicon layer 24 that protrudes from the flat surface (abbreviated as C hemical M echanical P olishing after CMP), to flatten. (The convex structure portion of the p-type silicon substrate formed by selectively digging a groove in the p-type silicon substrate 1 may be used as the longitudinal epitaxial silicon layer 24.)
Figure 3
Next, the epitaxial silicon layer 24 is anisotropically etched by about 20 nm to form an opening. Next, a nitride film (Si 3 N 4 ) 25 of about 20 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed, and a nitride film (Si 3 N 4 ) 25 is flatly embedded in the opening. Next, using an ordinary photolithography technique, the oxide film 2 is selectively dry etched by about 100 nm using a resist (not shown) as a mask layer. Next, the resist (not shown) is removed. Next, a p-type lateral (horizontal) epitaxial silicon layer 3 is grown on the exposed side surfaces of the longitudinal epitaxial silicon layer 24 by chemical vapor deposition. (At this time, if the upper surface of the epitaxial silicon layer is a single crystal, the lower surface is affected by the base, and there is no problem even if the crystallinity is somewhat non-uniform.)
Figure 4
Next, the upper surface of the p-type lateral epitaxial silicon layer 3 is oxidized at about 900 ° C. to grow an oxide film (SiO 2 ) 26 of about 10 nm. Next, using the oxide film (SiO 2 ) 2 and the oxide film (SiO 2 ) 26 as a mask layer, the nitride film (Si 3 N 4 ) 25 and the longitudinal epitaxial silicon layer 24 are sequentially subjected to anisotropic dry etching, and the openings are formed. Form. (At this time, the p-type silicon substrate 1 is slightly etched, but there is no problem.)
FIG.
Next, an oxide film (SiO 2 ) 4 of about 200 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed, and an oxide film (SiO 2 ) 4 is embedded flat in the opening. (Here, the initially formed vertical epitaxial silicon layer 24 is removed by etching and replaced with a device isolation region buried oxide film (SiO 2 ) 4 in a self-aligned manner. Also, grown on the upper surface of the lateral epitaxial silicon layer 3. The oxide film 26 is also removed.)
Fig. 6
Next, an oxide film (SiO 2 ) 5 of about 10 nm is grown by chemical vapor deposition. Next, a nitride film (Si 3 N 4 ) 6 of about 20 nm is grown by chemical vapor deposition. Next, an oxide film (SiO 2 ) 27 of about 170 nm is grown by chemical vapor deposition. Next, using normal photolithography technology, using the resist (not shown) as a mask layer, the oxide film (SiO 2 ) 27, the nitride film (Si 3 N 4 ) 6 and the oxide film (SiO 2 ) 5 are sequentially anisotropic. Dry etching to form an opening. Next, the resist (not shown) is removed. Next, a p-type vertical (vertical) epitaxial silicon layer 7 is grown to about 250 nm on the exposed p-type lateral epitaxial silicon layer 3 by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed to remove the p-type vertical epitaxial silicon layer 7 protruding from the flat surface of the oxide film (SiO 2 ) 27 and planarize it. Next, an oxide film (not shown) for ion implantation of about 10 nm is grown by chemical vapor deposition. Next, boron ion implantation for controlling the threshold voltage is performed. Next, running at about 1000 ° C., the concentration of the p-type vertical epitaxial silicon layer 7 is controlled.
FIG.
Next, the entire surface of the oxide film (SiO 2 ) 27 is subjected to anisotropic dry etching. (At this time, an oxide film for ion implantation (not shown) is also etched.) Next, an oxide film for ion implantation (not shown) of about 10 nm is grown by chemical vapor deposition. Next, phosphorus ions for forming the n-type drain region 9 are implanted. (At this time, ion implantation is performed with an acceleration energy as low as about 25 kev so that phosphorus is ion-implanted only into the upper surface of the p-type longitudinal epitaxial silicon layer 7.) Next, n + -type source / drain regions (8, 10 ) Arsenic ion implantation for forming. (Thus, without the mask layer, arsenic for forming the n + -type source / drain regions (8, 10) is self-aligned on the upper surfaces of the p-type vertical epitaxial silicon layer 7 and the p-type lateral epitaxial silicon layer 3 and ion implantation is.) followed by performing annealing by RTP method (R apid T hermal P rocessing) , the upper longitudinal epitaxial silicon layer 7 of p-type diffused in the vertical direction n + -type drain region 10 and the n-type The drain region 9 diffuses vertically and laterally into the p-type lateral epitaxial silicon layer 3 to fill the entire p-type lateral epitaxial silicon layer 3 and the lower part of the p-type longitudinal epitaxial silicon layer 7. An n + type source region 8 is formed. Next, an isotropic dry etching is performed on an oxide film (not shown) for ion implantation.
FIG.
Next, a gate oxide film (Ta 2 O 5 / SiO 2 ) 11 of about 10 nm is grown. Next, Al12 to be a gate electrode of about 100 nm is grown by sputtering. (A barrier metal (TiN) may be provided under the Al gate electrode.) Next, an oxide film (SiO 2 ) 13 of about 100 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed to remove the oxide film (SiO 2 ) 13, Al12 and the gate oxide film (Ta 2 O 5 / SiO 2 ) 11 on the p-type longitudinal epitaxial silicon layer 7, and planarize To do.
FIG.
Next, using an ordinary photolithography technique, the oxide film (SiO 2 ) 13 is anisotropically dry etched using a resist (not shown) as a mask layer. Next, the resist (not shown) is removed. Next, using the remaining oxide film (SiO 2 ) 13 as a mask layer, Al 12 and the gate oxide film (Ta 2 O 5 / SiO 2 ) 11 are sequentially subjected to anisotropic dry etching. (The etching is performed here using the oxide film (SiO 2 ) 13 as a mask layer in order to form a gate electrode wiring portion other than the side surface of the p-type vertical epitaxial silicon layer 7).
FIG.
Next, PSG14 of about 200 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed to remove the PSG 14 on the p-type longitudinal epitaxial silicon layer 7 and planarize. Next, PSG14 is anisotropically dry etched by about 20 nm to form a stepped portion. Next, a nitride film (Si 3 N 4 ) 15 of about 20 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed, and a nitride film (Si 3 N 4 ) 15 is flatly embedded in the stepped portion.
FIG.
Next, an oxide film (SiO 2 ) 16 of about 400 nm is grown by chemical vapor deposition. Next, a nitride film (Si 3 N 4 ) 17 of about 20 nm is grown by chemical vapor deposition. Next, using a normal photolithography technique, the nitride film (Si 3 N 4 ) 17 and the oxide film (SiO 2 ) 16 are sequentially subjected to anisotropic dry etching using the first resist (not shown) as a mask layer. (At this stage, a via is opened in a part of the n + -type drain region 10.) Then, using a normal photolithography technique, the first resist (not shown) mask layer is left as it is, and the n + -type is used. A second resist mask layer (not shown) that covers only the via portion of the drain region 10 is formed. Next, using the first and second resists (not shown) as mask layers, nitride film (Si 3 N 4 ) 15, PSG 14, oxide film (SiO 2 ) 13, nitride film (Si 3 N 4 ) 6 and oxide film (SiO 2 ) 5 is sequentially subjected to anisotropic dry etching. (Thus, vias are also opened in part of the n + -type source region 8 and the gate electrode wiring 12.) Next, all the resist (not shown) is removed.
FIG.
Next, TiN18 serving as a barrier metal is grown by sputtering. Next, tungsten (W) l9 is grown by chemical vapor deposition. Next, a conductive plug (W) 19 having a barrier metal (TiN) 18 is formed by chemical mechanical polishing (CMP).
Figure 1
Next, an interlayer insulating film (SiOC) 20 of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary photolithography technique, the interlayer insulating film (SiOC) 20 is anisotropically dry etched using a resist (not shown) as a mask layer to form an opening. (At this time, the nitride film (Si 3 N 4 ) 17 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 21 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, Cu is flatly embedded in the opening, and a Cu wiring 22 having a barrier metal (TaN) 21 is formed. Next, a nitride film (Si 3 N 4 ) 23 serving as a Cu barrier insulating film is grown by chemical vapor deposition, and a channel-enclosed low-resistance metal gate having an SOI structure by the selective three-step epitaxial growth method (STE) of the present invention. A vertical (vertical operation) MIS field effect transistor with electrodes is completed.
図13は本発明の半導体装置における第2の実施例で、シリコン基板を使用し、選択的3段階エピタキシャル成長法(STE)により形成した横方向エピタキシャルシリコン層及び縦方向エピタキシャルシリコン層からなるSOI基板に形成したショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜23は図1と同じ物を、28は下層配線(WSi)、29は絶縁膜(SiO2)を示している。
同図においては、n＋型ソース領域8が形成されているp型の横(水平)方向エピタキシャルシリコン層3下に下層配線(WSi)28が設けられ、別の個所でバリアメタル(TiN)18を有する導電プラグ(W)19を介してバリアメタル(TaN)21を有するCu配線22に接続されている以外は図1とほぼ同じSOI構造の縦型(垂直方向動作)のNチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1の実施例と同じ効果を得ることができ、また下層配線を使用できるため、配線の自由度が増すことにより、さらなる高集積化を可能にすることができる。
FIG. 13 shows a second embodiment of the semiconductor device according to the present invention, in which an SOI substrate comprising a lateral epitaxial silicon layer and a longitudinal epitaxial silicon layer formed by a selective three-stage epitaxial growth method (STE) using a silicon substrate is used. 1 shows a part of a semiconductor integrated circuit including a short-channel N-channel MIS field effect transistor formed, wherein 1 to 23 are the same as in FIG. 1, 28 is a lower layer wiring (WSi), 29 is an insulating film (SiO 2 ).
In the figure, a lower layer wiring (WSi) 28 is provided under a p-type lateral (horizontal) epitaxial silicon layer 3 in which an n + type source region 8 is formed, and a barrier metal (TiN) 18 is provided at another location. Vertical (vertical operation) N-channel MIS field effect similar to that of FIG. 1 except that it is connected to a Cu wiring 22 having a barrier metal (TaN) 21 through a conductive plug (W) 19 having A transistor is formed.
In this embodiment, the same effect as in the first embodiment can be obtained, and the lower layer wiring can be used. Therefore, the degree of freedom of the wiring can be increased, so that further high integration can be realized.
図14は本発明の半導体装置における第3の実施例で、シリコン基板を使用し、選択的3段階エピタキシャル成長法(STE)により形成した横方向エピタキシャルシリコン層及び縦方向エピタキシャルシリコン層からなるSOI基板に形成したショートチャネルのNチャネル及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1〜23は図1と同じ物を、30は高さ200nm程度，幅50nm程度、濃度1016cm−3程度のn型の縦(垂直)方向エピタキシャルシリコン層、31は1020cm−3程度のp＋型ソース領域、32は1020cm−3程度のp＋型ドレイン領域を示している。
同図においては、p型のシリコン基板1上に酸化膜(SiO2)2を介して、p型の横(水平)方向エピタキシャルシリコン層3が設けられ、このp型の横方向エピタキシャルシリコン層3は素子分離領域形成用の埋め込み絶縁膜(SiO2)4及びSOI用兼素子分離領域の酸化膜(SiO2)2(図14では明確でない。実施例4で明確に示す。) により島状に絶縁分離されている。この絶縁分離された右側のp型の横方向エピタキシャルシリコン層3上に選択的にp型の縦(垂直)方向エピタキシャルシリコン層7が設けられ、このp型の縦方向エピタキシャルシリコン層7の上部にはn＋型ドレイン領域10及びn型ドレイン領域9が設けられ、右側のp型の横方向エピタキシャルシリコン層3全体及びp型の縦方向エピタキシャルシリコン層7の下部にはn＋型ソース領域8が設けられ、p型の縦方向エピタキシャルシリコン層7の側面にはゲート酸化膜(Ta2O5／SiO2)11を介してゲート電極(Al)12が設けられ、n＋型ドレイン領域10、n＋型ソース領域8及びゲート電極12には、それぞれバリアメタル(TiN)18を有する導電プラグ(W)19を介してバリアメタル(TaN)21を有するCu配線22が接続されているSOI構造の縦型(垂直方向動作)のNチャネルMIS電界効果トランジスタが形成されている。一方、絶縁分離された左側のp型の横方向エピタキシャルシリコン層3上に選択的にn型の縦方向エピタキシャルシリコン層30が設けられ、このn型の縦方向エピタキシャルシリコン層30の上部にはp＋型ドレイン領域32が設けられ、左側のp型の構方向エピタキシャルシリコン層3全体及びn型の縦方向エピタキシャルシリコン層30の下部にはp＋型ソース領域31が設けられ、n型の縦方向エピタキシャルシリコン層30の側面にはゲート酸化膜(Ta2O5／SiO2)11を介してゲート電極(Al)12が設けられ、p＋型ドレイン領域32、p＋型ソース領域31及びゲート電極12には、それぞれバリアメタル(TiN)18を有する導電プラグ(W)19を介してバリアメタル(TaN)21を有するCu配線22が接続されているSOI構造の縦型(垂直方向動作)のPチャネルMIS電界効果トランジスタが形成されている。(ここでは横方向エピタキシャルシリコン層としてp型を使用しているが、右側の横方向エピタキシャルシリコン層は高濃度のn＋型ソース領域となり、左側の横方向エピタキシャルシリコン層は高濃度のp＋型ソース領域となるため、成長段階においてはp型であっても、n型であっても差し支えない。またNチャネル及びPチャネルのゲート電極(Al)は近在したゲート電極配線(Al)により直接接続されている。)
本実施例においては、CMOSにおいても第1の実施例と同じ効果を得ることが可能で、さらにSOI構造のCMOSに特有である、NチャネルMIS電界効果トランジスタあるいはPチャネルMIS電界効果トランジスタのいずれか一方には必ず生じてしまうバックチャネル効果を完全に改善することが可能である，
FIG. 14 shows a third embodiment of the semiconductor device according to the present invention, in which an SOI substrate comprising a lateral epitaxial silicon layer and a longitudinal epitaxial silicon layer formed by a selective three-stage epitaxial growth method (STE) using a silicon substrate is used. 1 shows a part of a CMOS type semiconductor integrated circuit including short channel N-channel and P-channel MIS field-effect transistors formed, 1 to 23 are the same as in FIG. 1, 30 is about 200 nm in height, and 50 nm in width. extent, concentration 10 16 cm -3 of about n-type vertical (perpendicular) direction epitaxial silicon layer, 31 is 10 20 cm -3 of about p + -type source region 32 is 10 20 cm -3 of about p + -type drain Indicates the area.
In the figure, a p-type lateral epitaxial silicon layer 3 is provided on a p-type silicon substrate 1 via an oxide film (SiO 2 ) 2, and this p-type lateral epitaxial silicon layer 3 is provided. Is an island shape by a buried insulating film (SiO 2 ) 4 for forming an element isolation region and an oxide film (SiO 2 ) 2 for the SOI / element isolation region (not clearly shown in FIG. 14; clearly shown in Example 4). Isolated. A p-type vertical (vertical) epitaxial silicon layer 7 is selectively provided on the right-side isolated p-type lateral epitaxial silicon layer 3, and an upper portion of the p-type vertical epitaxial silicon layer 7 is provided. Are provided with an n + -type drain region 10 and an n-type drain region 9, and an n + -type source region 8 is formed on the right side of the p-type lateral epitaxial silicon layer 3 and below the p-type longitudinal epitaxial silicon layer 7. A gate electrode (Al) 12 is provided on the side surface of the p-type vertical epitaxial silicon layer 7 via a gate oxide film (Ta 2 O 5 / SiO 2 ) 11, and n + -type drain region 10, n + -type source region 8 and the gate electrode 12, the vertical SOI structure Cu wiring 22 having a barrier metal (TaN) 21 via a conductive plug (W) 19 with a barrier metal (TiN) 18 are respectively connected Type (vertical operation) N-channel MIS field-effect transistor Others are formed. On the other hand, an n-type longitudinal epitaxial silicon layer 30 is selectively provided on the left-side p-type lateral epitaxial silicon layer 3 that is insulated and separated. A + type drain region 32 is provided, and a p + type source region 31 is provided below the entire left p type compositional epitaxial silicon layer 3 and an n type vertical epitaxial silicon layer 30, and an n type vertical direction. A side surface of the epitaxial silicon layer 30 is provided with a gate electrode (Al) 12 via a gate oxide film (Ta 2 O 5 / SiO 2 ) 11, and includes a p + type drain region 32, a p + type source region 31, and a gate electrode. 12 is a vertical (vertical operation) P of SOI structure in which a Cu wiring 22 having a barrier metal (TaN) 21 is connected via a conductive plug (W) 19 each having a barrier metal (TiN) 18 A channel MIS field effect transistor is formed . (Here, p-type is used as the lateral epitaxial silicon layer, but the right lateral epitaxial silicon layer is a high concentration n + type source region, and the left lateral epitaxial silicon layer is a high concentration p + type.) Since it becomes a source region, it can be p-type or n-type in the growth stage, and the N-channel and P-channel gate electrodes (Al) are directly connected by the nearby gate electrode wiring (Al). It is connected.)
In this embodiment, either the N-channel MIS field-effect transistor or the P-channel MIS field-effect transistor, which can obtain the same effect as the first embodiment in the CMOS, and is peculiar to the SOI structure CMOS, is used. On the one hand, it is possible to completely improve the back channel effect that always occurs.
図15〜図18は本発明の半導体装置における第4の実施例の模式側断面図、図19〜図28は本発明の半導体装置における第4の実施例の製造方法の工程断面図である。
図15〜図18は本発明の半導体装置における第4の実施例(図15は平面図、図16はp−p矢視断面図、図17はq−q矢視断面図、図18はr−r矢視断面図)で、シリコン基板を使用し、選択的3段階エピタキシャル成長法(STE)により形成した横方向エピタキシャルシリコン層及び縦方向エピタキシャルシリコン層からなるSOI基板に形成したショートチャネルのNチャネル及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1〜12、14〜23は図1と同じ物を、30〜32は図14と同じ物を示している。ただし、図15においては図面を見易くするため、Cu配線は省略しており、Aはn＋型ドレイン領域接続部、Bはn＋型ソース領域接続部、Cはp＋型ドレイン領域接続部、Dはp＋型ソース領域接続部、Eはゲート電極接続部を示している。
同図においては、Nチャネル及びPチャネルのゲート電極(Al)はp型及びn型の縦方向エピタキシャルシリコン層の側壁のみに丸みをおびた異なる構造(製造方法の相違により生じる)で設けられ、隣接するNチャネル及びPチャネルのゲート電極(Al)は直接バリアメタル(TiN)18を有する導電プラグ(W)19により側面接続されている以外は図14とほぼ同じSOI構造の縦型(垂直方向動作)のNチャネル及びPチャネルMIS電界効果トランジスタからなるCMOSが形成されている。
図16及び図18を比較すれば明白であるが、p型の横方向エピタキシャルシリコン層3
は、図16においては、トレンチを埋め込んだ絶縁膜4により周囲を絶縁分離され、図18においては、絶縁膜2により周囲を絶縁分離されている。即ちp型の横方向エピタキシャルシリコン層3は絶縁膜2及び絶縁膜4の2つの絶縁膜により周囲を絶縁分離されていることになる。本願発明のすべての横方向エピタキシャルシリコン層3は2つの絶縁膜により周囲を絶縁分離されている。
本実施例においては、第3の実施例と同じ効果を得ることができ、さらにゲート電極形成用のマスク工程を省略できることによる製造方法の簡略化を、Nチャネル及びPチャネルMIS電界効果トランジスタのゲート電極の導電プラグによる側面接続により、ゲート電極配線を省略できることによる高集積化を可能にすることもできる。
15 to 18 are schematic side sectional views of the fourth embodiment of the semiconductor device of the present invention, and FIGS. 19 to 28 are process sectional views of the manufacturing method of the fourth embodiment of the semiconductor device of the present invention.
15 to 18 show a fourth embodiment of the semiconductor device of the present invention (FIG. 15 is a plan view, FIG. 16 is a cross-sectional view taken along the arrow p-p, FIG. 17 is a cross-sectional view taken along the arrow q-q, and FIG. -R cross-sectional view), a short-channel N channel formed on a SOI substrate comprising a lateral epitaxial silicon layer and a longitudinal epitaxial silicon layer formed by selective three-stage epitaxial growth (STE) using a silicon substrate. And a part of a CMOS type semiconductor integrated circuit including a P-channel MIS field effect transistor, wherein 1 to 12, 14 to 23 are the same as in FIG. 1, and 30 to 32 are the same as in FIG. Yes. However, in order to make the drawing easy to see in FIG. 15, Cu wiring is omitted, A is an n + type drain region connection part, B is an n + type source region connection part, C is a p + type drain region connection part, D indicates a p + type source region connection portion, and E indicates a gate electrode connection portion.
In the figure, the N-channel and P-channel gate electrodes (Al) are provided with different structures rounded only on the side walls of the p-type and n-type vertical epitaxial silicon layers (resulting from differences in manufacturing method), Adjacent N-channel and P-channel gate electrodes (Al) are vertically connected in the same SOI structure (vertical direction) as in FIG. 14 except that they are side-connected by conductive plugs (W) 19 having direct barrier metal (TiN) 18 Operation) CMOS composed of N-channel and P-channel MIS field effect transistors is formed.
As is apparent from a comparison of FIGS. 16 and 18, the p-type lateral epitaxial silicon layer 3
In FIG. 16, the periphery is insulated and isolated by the insulating film 4 in which the trench is embedded, and in FIG. That is, the periphery of the p-type lateral epitaxial silicon layer 3 is insulated and separated by the two insulating films of the insulating film 2 and the insulating film 4. All the lateral epitaxial silicon layers 3 of the present invention are insulated and separated by two insulating films.
In this embodiment, the same effect as that of the third embodiment can be obtained, and further, the simplification of the manufacturing method by omitting the mask process for forming the gate electrode can be realized by using the gates of the N-channel and P-channel MIS field effect transistors. High integration can be achieved by eliminating the gate electrode wiring by side connection of the electrode with the conductive plug.
次いで本発明に係る半導体装置における第4の実施例の製造方法について図19〜図28及び図16を参照して説明する。
図19
p型のシリコン基板1を1000℃程度で酸化し、500nm程度の酸化膜(SiO2)2を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)2を異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、露出したp型のシリコン基板1上に縦(垂直)方向エピタキシャルシリコン層24を成長する。次いで平坦面より突出したエピタキシャルシリコン層24を化学的機械研磨(CMP)し、平坦化する。
図20
次いでエピタキシャルシリコン層24を20nm程度異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)25を成長する。次いで化学的機械研磨(CMP)し、開孔部に窒化膜(Si3N4)25を平坦に埋め込む。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜2を選択的に100nm程度異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで露出した縦方向エピタキシャルシリコン層24の側面にp型の横(水平)方向エピタキシャルシリコン層3を成長する。
図21
次いでp型の横方向エピタキシャルシリコン層3の上面を900℃程度で酸化し、10nm程度の酸化膜(SiO2)26を成長する。次いで酸化膜(SiO2)2及び酸化膜(SiO2)26をマスク層として、窒化膜(Si3N4)25及び縦方向エピタキシャルシリコン層24を順次異方性ドライエッチングし、開孔部を形成する。(この際、p型のシリコン基板1が多少エッチングされてしまうが、問題はない。)
図22
次いで化学気相成長により、200nm程度の酸化膜(SiO2)4を成長する。次いで化学的機械研磨(CMP)し、開孔部に酸化膜(SiO2)4を平坦に埋め込む。(ここで初期に形成された縦方向エピタキシャルシリコン層24はエッチング除去され、素子分離領域埋め込み酸化膜(SiO2)4に自己整合的に置き換えられる。また横方向エピタキシャルシリコン層3の上面に成長した酸化膜26も除去される。)
図23
次いで化学気相成長により、10nm程度の酸化膜(SiO2)5を成長する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)6を成長する。次いで化学気相成長により、170nm程度の酸化膜(SiO2)27を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜(SiO2)27、窒化膜(Si3N4)6及び酸化膜(SiO2)5を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、露出したp型の横方向エピタキシャルシリコン層3上に縦(垂直)方向エピタキシャルシリコン層を250nm程度成長する。次いで化学的機械研磨(CMP)し、酸化膜(SiO2)27平坦面より突出した縦方向エピタキシャルシリコン層を除去し平坦化する。次いで化学気相成長により、10nm程度のイオン注入用の酸化膜(図示せず)を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、右側の縦方向エピタキシャルシリコン層に閾値電圧制御用の硼素のイオン注入をおこなう。次いでレジスト(図示せず)を除去する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、左側の縦方向エピタキシャルシリコン層に閾値電圧制御用の燐のイオン注入をおこなう。次いでレジスト(図示せず)を除去する。次いで1000℃程度でランニングし、それぞれの濃度を制御したp型の縦方向エピタキシャルシリコン層7及びn型の縦方向エピタキシャルシリコン層30を形成する。
図24
次いで酸化膜(SiO2)27を全面異方性ドライエッチングする。(この際、イオン注入用の酸化膜(図示せず)もエッチングされる。)次いで化学気相成長により、10nm程度のイオン注入用の酸化膜(図示せず)を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、p型の縦方向エピタキシャルシリコン層7にn型ドレイン領域9形成用の燐のイオン注入をおこなう。(この際、p型の縦方向エピタキシャルシリコン層7の上面のみに燐がイオン注入されるように、25kev程度の低い加速エネルギーでイオン注入をおこなう。)次いで右側のp型の横方向エピタキシャルシリコン層3及びp型の縦方向エピタキシャルシリコン層7にn＋型ソースドレイン領域(8、10)形成用の砒素のイオン注入をおこなう。次いでレジスト(図示せず)を除去する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、左側のp型の横方向エピタキシャルシリコン層3及びn型の縦方向エピタキシャルシリコン層30にp＋型ソースドレイン領域(31、32)形成用の硼素のイオン注入をおこなう。次いでレジスト(図示せず)を除去する。次いでRTP法によりアニールをおこなうことにより、p型の縦方向エピタキシャルシリコン層7の上部には垂直方向に拡散してn＋型ドレイン領域10及びn型ドレイン領域9が、右側のp型の横方向エピタキシャルシリコン層3には垂直方向及び横方向に拡散して右側のp型の横方向エピタキシャルシリコン層3全体及びp型の縦方向エピタキシャルシリコン層7の下部を充満したn＋型ソース領域8が形成され、またn型の縦方向エピタキシャルシリコン層30の上部には垂直方向に拡散してp＋型ドレイン領域32が、左側のp型の横方向エピタキシャルシリコン層3には垂直方向及び横方向に拡散して左側のp型の横方向エピタキシャルシリコン層3全体及びn型の縦方向エピタキシャルシリコン層30の下部を充満したp＋型ソース領域31が形成される。次いでイオン注入用の酸化膜(図示せず)を等方性ドライエッチングする。
図25
次いで10nm程度のゲート酸化膜(Ta2O5／SiO2)11を成長する。次いでスパッタにより、120nm程度のゲート電極となるAl12を成長する。(Alゲート電極下にバリアメタル(TiN)を設けてもよい。)次いでp型の縦方向エピタキシャルシリコン層7及びn型の縦方向エピタキシャルシリコン層30の側壁のみにAlゲート電極12及びゲート酸化膜(Ta2O5／SiO2)11を残すようにオーバーエッチングを含み順次全面異方性ドライエッチングする。
図26
次いで化学気相成長により、200nm程度のPSG14を成長する。次いで化学的機械研磨(CMP)し、p型の縦方向エピタキシャルシリコン層7上のPSG14を除去し、平坦化する。次いでPSG14を20nm程度異方性ドライエッチングし、段差部を形成する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)15を成長する。次いで化学的機械研磨(CMP)し、段差部に窒化膜(Si3N4)15を平坦に埋め込む。
図27
次いで化学気相成長により、400nm程度の酸化膜(SiO2)16を成長する。次いで化学気相成長により、20nm程度の窒化膜(Si3N4)17を成長する。次いで通常のフォトリソグラフィー技術を利用し、第1のレジスト(図示せず)をマスク層として、窒化膜(Si3N4)17及び酸化膜(SiO2)16を順次異方性ドライエッチングする。(図示されていないが、この段階でn＋型ドレイン領域10及びp＋型ドレイン領域32の一部にビアが開孔される。)次いで通常のフォトリソグラフィー技術を利用し、第1のレジスト(図示せず)マスク層はそのままで、n＋型ドレイン領域10及びp＋型ドレイン領域32のビア部のみを覆う第2のレジストマスク層(図示せず)を形成する。次いで第1及び第2のレジスト(図示せず)をマスク層として、窒化膜(Si3N4)15及びPSG14を順次異方性ドライエッチングする。(この段階で隣り合うゲート電極間の一部にビアが開孔される。)次いで通常のフォトリソグラフィー技術を利用し、第1及び第2のレジスト(図示せず)マスク層はそのままで、隣り合うゲート電極間のビア部のみを覆う第3のレジストマスク層(図示せず)を形成する。次いで第1、第2及び第3のレジスト(図示せず)をマスク層として、窒化膜(Si3N4)6及び酸化膜(SiO2)5を順次異方性ドライエッチングする。(こうしてn＋型ソース領域8及びp＋型ソース領域31 の一部にもビアが開孔される。)次いですべてのレジスト(図示せず)を除去する。
図28
次いでスパッタにより、バリアメタルとなるTiN18を成長する。次いで化学気相成長により、タングステン(W)19を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)18を有する導電プラグ(W)19を形成する。
図16
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)20を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)20を異方性ドライエッチングする。(この際、窒化膜(Si3N4)17がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)21を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)21を有するCu配線22を
形成する。次いで化学気相成長により、Cuのバリア絶縁膜となる窒化膜(SiO2)23を成長し、本願発明の選択的3段階エピタキシャル成長法(STE)によるSOI構造のチャネル包囲型低抵抗メタルゲート電極を有する縦型(垂直方向動作)のNチャネル及びPチャネルMIS電界効果トランジスタからなるCMOSを完成する。(図17ではn＋型ドレイン領域10及びp＋型ドレイン領域32に、それぞれバリアメタル(TiN)18を有する導電プラグ(W)19を介してバリアメタル(TaN)21を有するCu配線22が接続されている。)
Next, a manufacturing method of the fourth embodiment in the semiconductor device according to the present invention will be described with reference to FIGS. 19 to 28 and FIG.
Fig. 19
The p-type silicon substrate 1 is oxidized at about 1000 ° C. to grow an oxide film (SiO 2 ) 2 of about 500 nm. Next, using an ordinary photolithography technique, the oxide film (SiO 2 ) 2 is anisotropically dry etched using a resist (not shown) as a mask layer to form an opening. Next, the resist (not shown) is removed. Next, a longitudinal (vertical) epitaxial silicon layer 24 is grown on the exposed p-type silicon substrate 1 by chemical vapor deposition. Next, the epitaxial silicon layer 24 protruding from the flat surface is subjected to chemical mechanical polishing (CMP) and flattened.
FIG.
Next, the epitaxial silicon layer 24 is anisotropically etched by about 20 nm to form an opening. Next, a nitride film (Si 3 N 4 ) 25 of about 20 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed, and a nitride film (Si 3 N 4 ) 25 is flatly embedded in the opening. Next, using an ordinary photolithography technique, the oxide film 2 is selectively dry etched by about 100 nm using a resist (not shown) as a mask layer. Next, the resist (not shown) is removed. Next, a p-type lateral (horizontal) epitaxial silicon layer 3 is grown on the exposed side surfaces of the longitudinal epitaxial silicon layer 24.
Fig. 21
Next, the upper surface of the p-type lateral epitaxial silicon layer 3 is oxidized at about 900 ° C. to grow an oxide film (SiO 2 ) 26 of about 10 nm. Next, using the oxide film (SiO 2 ) 2 and the oxide film (SiO 2 ) 26 as a mask layer, the nitride film (Si 3 N 4 ) 25 and the longitudinal epitaxial silicon layer 24 are sequentially subjected to anisotropic dry etching, and the openings are formed. Form. (At this time, the p-type silicon substrate 1 is slightly etched, but there is no problem.)
FIG.
Next, an oxide film (SiO 2 ) 4 of about 200 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed, and an oxide film (SiO 2 ) 4 is embedded flat in the opening. (Here, the initially formed vertical epitaxial silicon layer 24 is removed by etching and replaced with a device isolation region buried oxide film (SiO 2 ) 4 in a self-aligned manner. Also, grown on the upper surface of the lateral epitaxial silicon layer 3. The oxide film 26 is also removed.)
Figure 23
Next, an oxide film (SiO 2 ) 5 of about 10 nm is grown by chemical vapor deposition. Next, a nitride film (Si 3 N 4 ) 6 of about 20 nm is grown by chemical vapor deposition. Next, an oxide film (SiO 2 ) 27 of about 170 nm is grown by chemical vapor deposition. Next, using normal photolithography technology, using the resist (not shown) as a mask layer, the oxide film (SiO 2 ) 27, the nitride film (Si 3 N 4 ) 6 and the oxide film (SiO 2 ) 5 are sequentially anisotropic. Dry etching to form an opening. Next, the resist (not shown) is removed. Next, a vertical (vertical) epitaxial silicon layer is grown on the exposed p-type lateral epitaxial silicon layer 3 by chemical vapor deposition to a thickness of about 250 nm. Next, chemical mechanical polishing (CMP) is performed to remove and planarize the vertical epitaxial silicon layer protruding from the flat surface of the oxide film (SiO 2 ) 27. Next, an oxide film (not shown) for ion implantation of about 10 nm is grown by chemical vapor deposition. Next, using a normal photolithography technique, boron ion for threshold voltage control is implanted into the vertical epitaxial silicon layer on the right side using a resist (not shown) as a mask layer. Next, the resist (not shown) is removed. Next, using a normal photolithography technique, phosphorus ions for threshold voltage control are implanted into the left vertical epitaxial silicon layer using a resist (not shown) as a mask layer. Next, the resist (not shown) is removed. Next, the p-type vertical epitaxial silicon layer 7 and the n-type vertical epitaxial silicon layer 30 are formed by running at about 1000 ° C. and controlling the respective concentrations.
Figure 24
Next, the entire surface of the oxide film (SiO 2 ) 27 is subjected to anisotropic dry etching. (At this time, an oxide film for ion implantation (not shown) is also etched.) Next, an oxide film for ion implantation (not shown) of about 10 nm is grown by chemical vapor deposition. Next, using normal photolithography technology, phosphorus ions for forming the n-type drain region 9 are implanted into the p-type vertical epitaxial silicon layer 7 using a resist (not shown) as a mask layer. (At this time, ion implantation is performed at a low acceleration energy of about 25 kev so that phosphorus is ion-implanted only into the upper surface of the p-type vertical epitaxial silicon layer 7.) Next, the right p-type lateral epitaxial silicon layer Arsenic ions are implanted into the 3 and p type vertical epitaxial silicon layers 7 to form n + type source / drain regions (8, 10). Next, the resist (not shown) is removed. Next, using a normal photolithography technique, using a resist (not shown) as a mask layer, a p + type source / drain region (on the left p type lateral epitaxial silicon layer 3 and n type vertical epitaxial silicon layer 30 is formed). 31, 32) Boron ion implantation is performed. Next, the resist (not shown) is removed. Next, by annealing by RTP method, the n + -type drain region 10 and the n-type drain region 9 are diffused in the vertical direction on the p-type vertical epitaxial silicon layer 7 so that the right-side p-type lateral direction The epitaxial silicon layer 3 is diffused in the vertical and lateral directions to form an n + type source region 8 that fills the entire p-type lateral epitaxial silicon layer 3 on the right side and the lower part of the p-type vertical epitaxial silicon layer 7. In addition, the p + type drain region 32 is diffused in the vertical direction on the upper portion of the n-type vertical epitaxial silicon layer 30 and diffused in the vertical direction and the horizontal direction in the left p-type lateral epitaxial silicon layer 3. As a result, the p + type source region 31 filling the entire left p type lateral epitaxial silicon layer 3 and the lower part of the n type vertical epitaxial silicon layer 30 is formed. Next, an isotropic dry etching is performed on an oxide film (not shown) for ion implantation.
FIG.
Next, a gate oxide film (Ta 2 O 5 / SiO 2 ) 11 of about 10 nm is grown. Next, Al12 to be a gate electrode of about 120 nm is grown by sputtering. (A barrier metal (TiN) may be provided under the Al gate electrode.) Next, the Al gate electrode 12 and the gate oxide film are formed only on the side walls of the p-type vertical epitaxial silicon layer 7 and the n-type vertical epitaxial silicon layer 30. In order to leave (Ta 2 O 5 / SiO 2 ) 11, the entire surface is subjected to anisotropic dry etching sequentially including over-etching.
Figure 26
Next, PSG14 of about 200 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed to remove the PSG 14 on the p-type longitudinal epitaxial silicon layer 7 and planarize. Next, PSG14 is anisotropically dry etched by about 20 nm to form a stepped portion. Next, a nitride film (Si 3 N 4 ) 15 of about 20 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed, and a nitride film (Si 3 N 4 ) 15 is flatly embedded in the stepped portion.
Figure 27
Next, an oxide film (SiO 2 ) 16 of about 400 nm is grown by chemical vapor deposition. Next, a nitride film (Si 3 N 4 ) 17 of about 20 nm is grown by chemical vapor deposition. Next, using a normal photolithography technique, the nitride film (Si 3 N 4 ) 17 and the oxide film (SiO 2 ) 16 are sequentially subjected to anisotropic dry etching using the first resist (not shown) as a mask layer. (Although not shown, vias are opened in part of the n + -type drain region 10 and the p + -type drain region 32 at this stage.) Next, using the normal photolithography technique, the first resist ( A second resist mask layer (not shown) that covers only the via portions of the n + -type drain region 10 and the p + -type drain region 32 is formed while the mask layer is left as it is. Next, using the first and second resists (not shown) as mask layers, the nitride film (Si 3 N 4 ) 15 and PSG 14 are sequentially anisotropic dry etched. (At this stage, a via is opened in a part between adjacent gate electrodes.) Next, by using a normal photolithography technique, the first and second resist (not shown) mask layers are left as they are and adjacent to each other. A third resist mask layer (not shown) that covers only the via portion between the matching gate electrodes is formed. Next, using the first, second, and third resists (not shown) as mask layers, the nitride film (Si 3 N 4 ) 6 and the oxide film (SiO 2 ) 5 are sequentially subjected to anisotropic dry etching. (Thus, vias are also opened in parts of the n + -type source region 8 and the p + -type source region 31.) Next, all resist (not shown) is removed.
Fig. 28
Next, TiN18 serving as a barrier metal is grown by sputtering. Next, tungsten (W) 19 is grown by chemical vapor deposition. Next, a conductive plug (W) 19 having a barrier metal (TiN) 18 is formed by chemical mechanical polishing (CMP).
Fig. 16
Next, an interlayer insulating film (SiOC) 20 of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary photolithography technique, the interlayer insulating film (SiOC) 20 is anisotropically dry etched using a resist (not shown) as a mask layer. (At this time, the nitride film (Si 3 N 4 ) 17 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 21 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, Cu is flatly embedded in the opening, and a Cu wiring 22 having a barrier metal (TaN) 21 is formed. Next, a nitride film (SiO 2 ) 23 serving as a Cu barrier insulating film is grown by chemical vapor deposition. A CMOS comprising vertical (vertical operation) N-channel and P-channel MIS field effect transistors is completed. (In FIG. 17, Cu wiring 22 having barrier metal (TaN) 21 is connected to n + type drain region 10 and p + type drain region 32 through conductive plug (W) 19 having barrier metal (TiN) 18 respectively. Has been.)
図29は本発明の半導体装置における第5 の実施例で、シリコン基板を使用し、選択的3段階エピタキシャル成長法(STE)により形成した横方向エピタキシャルシリコン層及び縦方向エピタキシャルシリコン層からなるSOI基板に形成したショートチャネルのNチヤネル及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1〜23は図1と同じ物を、30〜32は図14と同じ物を、28、29は図13と同じ物を示している。
同図においては、p型の縦方向エピタキシャルシリコン層7の上部にはn＋型ソース領域8が設けられ、右側の横方向エピタキシャルシリコン層3全体及びp型の縦方向エピタキシャルシリコン層7の下部にはn型ドレイン領域9及びn＋型ドレイン領域10が設けられ、n型の縦方向エピタキシャルシリコン層30の上部にはp＋型ソース領域31が設けられ、左側の横方向エピタキシャルシリコン層3全体及びn型の縦方向エピタキシャルシリコン層30の下部にはp＋型ドレイン領域32が設けられ、左右の横方向エピタキシャルシリコン層3下には下層配線(WSi)28が設けられ共通ドレイン領域を形成し、p＋型ドレイン領域32への配線層が削除されている以外は図14とほぼ同じSOI構造の縦型(垂直方向動作)のNチャネル及びPチャネルMIS電界効果トランジスタからなるCMOSが形成されている。
本実施例においては、第3の実施例と同じ効果を得ることができ、さらにn＋型ドレイン領域とp＋型ドレイン領域を下層配線により直接接続した共通ドレイン領域を形成できることにより、配線を削減できることによる高集積化を可能にすることができる。
FIG. 29 shows a fifth embodiment of the semiconductor device according to the present invention, in which an SOI substrate comprising a lateral epitaxial silicon layer and a longitudinal epitaxial silicon layer formed by a selective three-stage epitaxial growth method (STE) is used. A part of a CMOS type semiconductor integrated circuit including a short channel N channel and a P channel MIS field effect transistor formed is shown. 1 to 23 are the same as FIG. 1, and 30 to 32 are the same as FIG. 28 and 29 are the same as those shown in FIG.
In the figure, an n + -type source region 8 is provided above the p-type vertical epitaxial silicon layer 7 and is formed on the entire right lateral epitaxial silicon layer 3 and below the p-type vertical epitaxial silicon layer 7. Are provided with an n-type drain region 9 and an n + -type drain region 10, a p + -type source region 31 is provided above the n-type vertical epitaxial silicon layer 30, and the left lateral epitaxial silicon layer 3 as a whole and A p + -type drain region 32 is provided below the n-type vertical epitaxial silicon layer 30, and a lower wiring (WSi) 28 is provided below the left and right lateral epitaxial silicon layers 3 to form a common drain region. vertical CMOS is a form consisting of N-channel and P-channel MIS field effect transistor (vertical operation) of approximately the same SOI structure as FIG. 14 except that the wiring layer to the p + -type drain region 32 are removed It is.
In this embodiment, the same effect as that of the third embodiment can be obtained, and furthermore, the common drain region in which the n + type drain region and the p + type drain region are directly connected by the lower layer wiring can be formed, thereby reducing the wiring. High integration can be made possible.
図30は本発明の半導体装置における第6の実施例で、シリコン基板を使用し、選択的3段階エピタキシャル成長法(STE)により形成した横方向エピタキシャルシリコン層及び縦方向エピタキシャルシリコン層からなるSOI基板に形成したショートチャネルのNチャネル及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1〜23は図1と同じ物を、30〜32は図14と同じ物を、33はチャネル長調整用の導電膜(TiN)を示している。
同図においては、p型の縦方向エピタキシャルシリコン層7の高さをn型の縦方向エピタキシャルシリコン層30の高さより低く形成し、高さをそろえるために、p型の縦方向エピタキシャルシリコン層7直上に導電膜(TiN)33を設けている以外は図14とほぼ同じSOI構造の縦型(垂直方向動作)のNチャネル及びPチャネルMIS電界効果トランジスタからなるCMOSが形成されている。
本実施例においては、第3の実施例と同じ効果を得ることができ、さらに容易な製造方法によりNチャネル及びPチャネルMIS電界効果トランジスタのチャネル長を最適化(NチャネルMIS電界効果トランジスタのn＋型ソースドレイン領域は拡散係数の小さい砒素を使用できるため、PチャネルMIS電界効果トランジスタのチャネル長より小さくすること、即ちp型の縦方向エピタキシャルシリコン層7の高さを低くすることが可能)できることによる高速化を可能にすることができる。
FIG. 30 shows a sixth embodiment of the semiconductor device of the present invention, in which an SOI substrate comprising a lateral epitaxial silicon layer and a longitudinal epitaxial silicon layer formed by a selective three-stage epitaxial growth method (STE) using a silicon substrate is used. 1 shows part of a CMOS type semiconductor integrated circuit including short channel N-channel and P-channel MIS field effect transistors formed, 1 to 23 are the same as in FIG. 1, and 30 to 32 are the same as in FIG. 33 denotes a conductive film (TiN) for adjusting the channel length.
In the figure, the p-type vertical epitaxial silicon layer 7 is formed so that the height of the p-type vertical epitaxial silicon layer 7 is lower than the height of the n-type vertical epitaxial silicon layer 30, and the height is made uniform. A CMOS composed of vertical (vertical operation) N-channel and P-channel MIS field-effect transistors having the same SOI structure as that in FIG. 14 is formed except that a conductive film (TiN) 33 is provided immediately above.
In this embodiment, the same effects as those of the third embodiment can be obtained, and the channel lengths of the N-channel and P-channel MIS field-effect transistors are optimized by an easier manufacturing method (n-channel MIS field-effect transistor n ( Because arsenic with a small diffusion coefficient can be used for the + -type source / drain region, it can be made smaller than the channel length of the P-channel MIS field effect transistor, that is, the height of the p-type vertical epitaxial silicon layer 7 can be lowered) It is possible to increase the speed by being able to do so.
上記実施例の説明においては、シリコン基板にエピタキシャルシリコン層を形成する場合を説明しているが、シリコン基板に化合物半導体層を形成してもよく、またシリコン基板に限らず、化合物半導体基板を使用してもよい。
また半導体層をエピタキシャル成長させる場合は、化学気相成長によるばかりでなく、分子線成長法(MBE)によっても、有機金属気相成長法(MOCVD)によっても、原子層結晶成長法(ALE)によっても、また他のいかなる結晶成長法を利用してもよい。
また半導体基板に直接形成する縦方向のエピタキシャル半導体層(最終的には素子分離領域の埋め込み絶縁膜となる領域)は、半導体基板にトレンチを設けることにより形成した半導体基板の凸状構造部であってもよい。
またエピタキシャル半導体層の平面形状は直線であっても、曲線であっても、円であっても、矩形であっても、その他の幾何学上の形であっても、また2重であっても3重であってもよいし、一部が分断された形状でも本願発明は成立する。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
またゲート電極はAlの一層構造からなっているが、Alの下にバリアメタル(TiN等)を設けた二層構造としてもよい。
また上記実施例の多くはエピタキシャル半導体層の上部にドレイン領域を形成し、底部にソース領域を形成しているが、これらを反対にして形成してもよい。
また上記実施例のすべてはエンハンスメント型のMIS電界効果トランジスタを形成する場合について記載しているが、デブリーション型のMIS電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のMIS電界効果トランジスタを形成すればよい。
In the description of the above embodiment, the case where the epitaxial silicon layer is formed on the silicon substrate is described. However, the compound semiconductor layer may be formed on the silicon substrate, and the compound semiconductor substrate is not limited to the silicon substrate. May be.
In addition, when epitaxially growing a semiconductor layer, not only by chemical vapor deposition but also by molecular beam epitaxy (MBE), metal organic chemical vapor deposition (MOCVD), or atomic layer crystal growth (ALE). Any other crystal growth method may be used.
In addition, the vertical epitaxial semiconductor layer formed directly on the semiconductor substrate (the region that eventually becomes the buried insulating film in the element isolation region) is a convex structure portion of the semiconductor substrate formed by providing a trench in the semiconductor substrate. May be.
The planar shape of the epitaxial semiconductor layer may be a straight line, a curve, a circle, a rectangle, another geometric shape, or a double shape. The invention of the present application can be realized even in a shape in which the number of layers is three or partly divided.
The gate electrode, the gate oxide film, the barrier metal, the conductive plug, the wiring, the insulating film, the conductive film, and the like are not limited to the above embodiments, and any material may be used as long as it has similar characteristics. .
The gate electrode has a single layer structure of Al, but may have a double layer structure in which a barrier metal (TiN or the like) is provided under the Al.
In many of the embodiments described above, the drain region is formed on the top of the epitaxial semiconductor layer and the source region is formed on the bottom. However, these may be reversed.
In addition, although all of the above embodiments describe the case where an enhancement type MIS field effect transistor is formed, a depletion type MIS field effect transistor may be formed. In this case, an epitaxial semiconductor layer having the opposite conductivity type is grown, or an epitaxial semiconductor layer having a similar structure is formed by growing an epitaxial semiconductor layer and then ion-implanting an impurity of the opposite conductivity type to convert the conductivity type. An MIS field effect transistor may be formed.
本願発明は、特に極めて高速で、高集積なMIS電界効果トランジスタを目指したものではあるが、高速に限らず、MIS電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またMIS電界効果トランジスタばかりでなく、他の電界効果トランジスタ、電流駆動素子、光電変換素子等に利用できる可能性がある。
The present invention is particularly aimed at a very high speed and highly integrated MIS field effect transistor. However, the present invention is not limited to a high speed and can be used for all semiconductor integrated circuits on which MIS field effect transistors are mounted.
Moreover, it can be used not only as a semiconductor integrated circuit but also as a single individual semiconductor element.
In addition to the MIS field effect transistor, it may be used for other field effect transistors, current drive elements, photoelectric conversion elements, and the like.
1 p型のシリコン(Si)基板
2 SOI用兼素子分離領域の酸化膜(SiO2)
3 p型の横(水平)方向エピタキシャルシリコン層
4 素子分離領域用の埋め込み絶縁膜(SiO2)
5 酸化膜(SiO2)
6 窒化膜(Si3N4)
7 p型の縦(垂直)方向エピタキシャルシリコン層
8 n＋型ソース領域
9 n型ドレイン領域
10 n＋型ドレイン領域
11 ゲート酸化膜(Ta2O5／SiO2)
12 ゲート電極(Al)
13 ゲート電極配線形成用のマスク層(SiO2)
14 燐珪酸ガラス(PSG)膜
15 窒化膜(Si3N4)
16 絶縁膜(SiO2)
17 エッチングストッパー膜(Si3N4)
18 バリアメタル(TiN)
19 導電プラグ(W)
20 層間絶縁膜(SiOC)
21 バリアメタル(TaN)
22 Cu配線(Cuシード層含む)
23 バリア絶縁膜(Si3N4)
24 p型の縦(垂直)方向エピタキシャルシリコン層
25 p型の横(水平)方向エピタキシャルシリコン層形成用のマスク層(Si3N4)
26 エッチングマスク層(SiO2)
27 酸化膜(SiO2)
28 下層配線(WSi)
29 酸化膜(SiO2)
30 n型の縦(垂直)方向エピタキシャルシリコン層
31 p＋型ソース領域
32 p＋型ドレイン領域
33 チャネル長調整用の導電膜(TiN)
1 p-type silicon (Si) substrate
2 Oxide film (SiO 2 ) for SOI / element isolation region
3 p-type lateral (horizontal) epitaxial silicon layer
4 Embedded insulating film (SiO 2 ) for element isolation region
5 Oxide film (SiO 2 )
6 Nitride film (Si 3 N 4 )
7 p-type longitudinal (vertical) epitaxial silicon layer
8 n + type source region
9 n-type drain region
10 n + type drain region
11 Gate oxide film (Ta 2 O 5 / SiO 2 )
12 Gate electrode (Al)
13 Mask layer (SiO 2 ) for gate electrode wiring formation
14 Phosphorsilicate glass (PSG) film
15 Nitride film (Si 3 N 4 )
16 Insulating film (SiO 2 )
17 Etching stopper film (Si 3 N 4 )
18 Barrier metal (TiN)
19 Conductive plug (W)
20 Interlayer insulation film (SiOC)
21 Barrier metal (TaN)
22 Cu wiring (including Cu seed layer)
23 Barrier insulation film (Si 3 N 4 )
24 p-type longitudinal (vertical) epitaxial silicon layer
25 p-type mask layer (Si 3 N 4 ) for lateral (horizontal) epitaxial silicon layer formation
26 Etching mask layer (SiO 2 )
27 Oxide film (SiO 2 )
28 Lower layer wiring (WSi)
29 Oxide film (SiO 2 )
30 n-type vertical (vertical) epitaxial silicon layer
31 p + type source region
32 p + type drain region
33 Conductive film for adjusting channel length (TiN)
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