JP6050034B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、完全な単結晶半導体層からなるＳＯＩ基板を形成し、このＳＯＩ基板に、高速、高信頼、高性能、低電力且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。 The present invention relates to a semiconductor integrated circuit having an SOI (Silicon On Insulator) structure, and in particular, an SOI substrate made of a complete single crystal semiconductor layer is formed on a semiconductor substrate (bulk wafer) by an easy manufacturing process. The present invention relates to forming a semiconductor integrated circuit including a high-speed, high-reliability, high-performance, low-power, and highly-integrated short channel MIS field effect transistor.
図３１は従来の半導体装置の模式側断面図で、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法を使用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、６１はｐ型のシリコン（Ｓｉ）基板、６２は絶縁膜、６３は素子分離領域の埋め込み絶縁膜、６４はｐ型のＳＯＩ基板、６５はｎ＋型ソース領域、６６はｎ型ソース領域、６７はｎ型ドレイン領域、６８はｎ＋型ドレイン領域、６９はゲート酸化膜、７０はゲート電極、７１はサイドウォール、７２はＰＳＧ膜、７３は絶縁膜、７４はバリアメタル、７５は導電プラグ、７６は層間絶縁膜、７７はバリアメタル、７８はＣｕ配線、７９はバリア絶縁膜を示している。
同図においては、p型のシリコン基板６１内部に酸素イオンを注入し、高温の熱処理によりp型のシリコン基板６１内部に埋め込み酸化膜６２を形成した後、素子分離領域形成用トレンチ及び埋め込み酸化膜６３により島状に絶縁分離された薄膜のｐ型のＳＯＩ基板６４が形成され、このｐ型のＳＯＩ基板６４上にはゲート酸化膜６９を介してゲート電極７０が設けられ、ゲート電極７０の側壁にサイドウォール７１が設けられ、ｐ型のＳＯＩ基板６４には、ゲート電極７０に自己整合してｎ型ソースドレイン領域（６６、６７）及びサイドウォール７１に自己整合してｎ＋型ソースドレイン領域（６５、６８）が設けられ、ｎ＋型ソースドレイン領域（６５、６８）にはそれぞれバリアメタル７４を有する導電プラグ７５を介してバリアメタル７７を有するＣｕ配線７８が接続されている慣例的なＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがつて、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、サブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去による微細化・・・等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかしＳＩＭＯＸ法によるＳＯＩ基板の形成を行うため、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために、極めて長い製造時間を要することによるコスト高の問題、酸素イオンの注入により形成するシリコン酸化膜厚の制御が難しく、完全空乏型の薄膜のＳＯＩ基板の形成が難しいことによる速度特性の不安定性、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥のダメージ修復に関する特性の不安定性等の欠点があった。
またＳＯＩ構造をつくる別の手段として、市販されている、貼り合わせＳＯＩウエハーを利用し、ウエハーメーカーの低コスト化技術に頼ったとしても、量産品においてバルクウエハーの３倍程度と極めてコスト高であるという欠点があった。
また大口径ウエハーにおけるＳＯＩ基板の安定した薄膜化が難しく、完全空乏型のＳＯＩ基板の形成が難しいため、高速特性の安定性に問題があった。
またＳＯＩ基板下の導電体(半導体基板又は下層配線)に、ゲート電極に印加される電圧と異なる電圧が印加された場合、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったことによる高信頼性が達成されていないという欠点もあった。
またチャネル長の微細化はできるが、ＳＯＩ基板の上面のみにしかチャネル領域を形成できなかったため、チャネル幅の微細化ができず、ショートチャネル化している割に高集積化が達成できなかった。
またＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、保障温度範囲における速度特性を保障できなくなりつつあるという問題には何らの対策も講じられていなかった。
FIG. 31 is a schematic cross-sectional side view of a conventional semiconductor device, showing a part of a semiconductor integrated circuit including an N-channel MIS field effect transistor having an SOI structure formed by using a SIMOX (Separation by Implanted Oxygen) method. , 61 is a p-type silicon (Si) substrate, 62 is an insulating film, 63 is a buried insulating film in an element isolation region, 64 is a p-type SOI substrate, 65 is an n + -type source region, 66 is an n-type source region, 67 is an n-type drain region, 68 is an n + -type drain region, 69 is a gate oxide film, 70 is a gate electrode, 71 is a sidewall, 72 is a PSG film, 73 is an insulating film, 74 is a barrier metal, and 75 is a conductive plug. , 76 are interlayer insulating films, 77 is a barrier metal, 78 is a Cu wiring, and 79 is a barrier insulating film.
In this figure, oxygen ions are implanted into a p-type silicon substrate 61, a buried oxide film 62 is formed in the p-type silicon substrate 61 by high-temperature heat treatment, and then an element isolation region forming trench and a buried oxide film are formed. A thin p-type SOI substrate 64 that is insulated and isolated in an island shape by 63 is formed, and a gate electrode 70 is provided on the p-type SOI substrate 64 via a gate oxide film 69. The p-type SOI substrate 64 has n-type source / drain regions (66, 67) that are self-aligned with the gate electrode 70 and n + -type source / drain regions that are self-aligned with the sidewall 71. (65, 68) are provided, and each of the n + -type source / drain regions (65, 68) has a barrier metal via a conductive plug 75 having a barrier metal 74. An N-channel MIS field effect transistor having a conventional LDD (Lightly Doped Drain) structure to which a Cu wiring 78 having a cable 77 is connected is formed.
Therefore, the source / drain region surrounded by an insulating film can be formed to reduce the junction capacitance, the subthreshold characteristic can be improved, the threshold voltage can be reduced, and the SOI substrate can be miniaturized by removing the contact region. Thus, compared to a semiconductor integrated circuit formed of a MIS field effect transistor formed on a normal bulk wafer, the speed, power consumption, and integration can be increased.
However, since the SOI substrate is formed by the SIMOX method, it is necessary to purchase an extremely expensive high-dose ion implantation machine, and the cost due to extremely long manufacturing time for ion implantation of a high dose of oxygen. High problem, difficulty in controlling the thickness of silicon oxide film formed by oxygen ion implantation, unstable speed characteristics due to difficulty in forming a fully depleted thin film SOI substrate, or large-diameter wafers of 10 to 12 inches However, there are disadvantages such as instability of characteristics relating to damage repair of crystal defects caused by oxygen ion implantation.
Also, as another means of creating an SOI structure, even if a commercially available bonded SOI wafer is used and the wafer manufacturer's cost-reducing technology is relied on, it is extremely expensive at about three times the bulk wafer in mass-produced products. There was a drawback of being.
In addition, since it is difficult to reduce the thickness of an SOI substrate on a large-diameter wafer, and it is difficult to form a fully depleted SOI substrate, there is a problem in stability of high-speed characteristics.
In addition, when a voltage different from the voltage applied to the gate electrode is applied to the conductor (semiconductor substrate or lower layer wiring) under the SOI substrate, a minute back channel leak generated at the bottom of the SOI substrate cannot be prevented. There was also a drawback that reliability was not achieved.
Although the channel length can be reduced, the channel region can be formed only on the upper surface of the SOI substrate. Therefore, the channel width cannot be reduced, and high integration cannot be achieved despite the short channel.
Also, no measures have been taken against the problem that the speed characteristics at high temperatures deteriorate due to the temperature rise caused by the heat generated by the speedup of the MIS field effect transistor, and the speed characteristics in the guaranteed temperature range cannot be guaranteed. It was.
本発明が解決しょうとする課題は、従来例に示されるように、
（１）ＳＩＭＯＸ法によりＳＯＩ構造を形成するため、かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと。
（３）ＳＯＩ構造に形成したＭＩＳ電界効果トランジスタのＳＯＩ基板下に導電体(半導体基板又は下層配線)が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された際（特にオン電圧が印加された場合でＣＭＯＳを形成する場合は一方のチャネルのＭＩＳ電界効果トランジスタは必ず該当）、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。
（４）ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの散乱等により移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと。
また従来例には示されていないが、特許文献１に関して
（５）ＳＯＩ基板である半導体層をエピタキシャル成長により形成する場合、エピタキシャル半導体層の成長時において、側面あるいは底面に絶縁膜が接触する構造を使用しているため、接触する絶縁膜の影響を受け、部分的に非晶質化を含む半導体層となり、完全な単結晶半導体層からなるＳＯＩ基板が得られなかったので、リーク特性に問題があったこと。
等の課題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化及び高信頼性が困難になってきたことである。
The problem to be solved by the present invention, as shown in the conventional example,
(1) Since the SOI structure is formed by the SIMOX method, the cost is considerably high, and it can be used only for special purpose products with high added value, and the technology applicable to inexpensive general-purpose products is scarce.
(2) Since it is difficult to control the thinning of the SOI substrate in a large-diameter wafer, it is difficult to form a fully depleted SOI substrate, and it is difficult to obtain stability of characteristics of a large number of built-in MIS field effect transistors. .
(3) When a conductor (semiconductor substrate or lower layer wiring) exists under the SOI substrate of the MIS field effect transistor formed in the SOI structure, when a voltage different from the voltage applied to the gate electrode is applied (especially on-voltage) In the case of forming a CMOS in the case of applying a MIS, an MIS field effect transistor of one channel is always applicable), and a minute back channel leak generated at the bottom of the SOI substrate could not be prevented.
(4) Due to the temperature rise due to heat generated by increasing the speed of the MIS field-effect transistor, the mobility is lowered due to carrier scattering and the like, and the speed characteristics at high temperatures are deteriorated, so it is difficult to guarantee speed in the guaranteed temperature range. .
Although not shown in the conventional example, with respect to Patent Document 1, (5) when a semiconductor layer that is an SOI substrate is formed by epitaxial growth, a structure in which an insulating film is in contact with a side surface or a bottom surface during the growth of the epitaxial semiconductor layer is provided. Since it is used, it is influenced by the contact insulating film and becomes a semiconductor layer partially including amorphization, and an SOI substrate made of a complete single crystal semiconductor layer cannot be obtained. That was there.
Such problems are becoming prominent, and it is difficult to achieve higher speed, higher performance, and higher reliability simply by forming a MIS field effect transistor having a fine SOI structure with the current technology. .
上記課題は、エピタキシャル成長による半導体層（ＳＯＩ基板）の成長時においては、半導体基板上に形成した絶縁膜に接触しないように、絶縁膜の側面あるいは上面に単結晶半導体層成長補助膜を設けて完全な単結晶半導体層を成長する本発明のエピタキシャル成長によるＳＯＩ基板形成法（半導体装置の完成時には単結晶半導体層成長補助膜はすべて除去される）を利用し、下記構造の半導体装置を形成することによって解決される。
本発明の半導体装置は、半導体基板と、前記半導体基板上に選択的に設けられた第１の絶縁膜と、前記第１の絶縁膜上に選択的に設けられた第２の絶縁膜で全周囲を包囲された一対の空孔と、前記一対の空孔上の前記第２の絶縁膜の直上にそれぞれ設けられた対向する一対の第１の半導体層と、前記一対の第１の半導体層間に、対向する２側面をそれぞれ接して設けられた第２の半導体層と、前記第２の半導体層の残りの全周囲にゲート絶縁膜を介して、前記第１の絶縁膜上に設けられた、前記第２の半導体層を包囲している構造のゲート電極と、前記第１の半導体層に設けられたソースドレイン領域と、前記第２の半導体層に設けられたチャネル領域と、前記ソースドレイン領域及び前記ゲート電極に接続された配線体と、を備えてなるものである。
The above problem is that a single crystal semiconductor layer growth auxiliary film is provided on the side surface or upper surface of the insulating film so that it does not come into contact with the insulating film formed on the semiconductor substrate when the semiconductor layer (SOI substrate) is grown by epitaxial growth. By forming an SOI substrate by epitaxial growth according to the present invention for growing a single crystal semiconductor layer (all the single crystal semiconductor layer growth auxiliary film is removed when the semiconductor device is completed), and forming a semiconductor device having the following structure Solved.
A semiconductor device according to the present invention includes a semiconductor substrate, a first insulating film selectively provided on the semiconductor substrate, and a second insulating film selectively provided on the first insulating film. A pair of vacancies surrounded by a pair, a pair of opposing first semiconductor layers respectively provided immediately above the second insulating film on the pair of vacancies, and the pair of first semiconductor layers And a second semiconductor layer provided in contact with two opposing side surfaces, and a second insulating layer provided on the first insulating film with a gate insulating film disposed around the entire remaining portion of the second semiconductor layer. A gate electrode having a structure surrounding the second semiconductor layer, a source / drain region provided in the first semiconductor layer, a channel region provided in the second semiconductor layer, and the source / drain A wiring body connected to the region and the gate electrode It is.
以上説明のように本発明によれば、コスト高になるＳＩＭＯＸ法によりＳＯＩ基板を形成することなく、通常の安価な半導体基板を使用して、エピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と絶縁膜が接触しないように、絶縁膜の側面あるいは上面に単結晶半導体層成長補助膜を設けて、エピタキシャル成長半導体層を形成することにより、絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板を形成でき、このＳＯＩ基板のチャネル領域形成箇所の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、残りの箇所に概略ソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長する単結晶半導体層成長補助膜（Ｗ）の膜厚により、単結晶半導体層（ＳＯＩ基板）の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型（薄膜）のＳＯＩ構造の半導体層を容易に形成することが可能である。
またＳＯＩ基板を横（水平）方向のエピタキシャル成長により形成できるため、ＳＩＭＯＸ法によるＳＯＩ基板の形成では不可能であるＳＯＩ基板の下層に配線層を形成することも可能で、より自由度が高く且つ高集積な配線層を形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により半導体層（チャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、ゲート電極による完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
またＳＯＩ構造の半導体層に形成したソースドレイン領域下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またＭＩＳ電界効果トランジスタのソースドレイン領域直下に薄膜のシリコン酸化膜に包囲された空孔を設けることにより、ソースドレイン領域と半導体基板間の容量を、通常のシリコン酸化膜のみのＳＯＩ構造に比較し、大幅に低減することが可能であること（該当箇所では、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）、ソースドレイン領域直下に直接空孔を設ける場合に対して、ソースドレイン領域と半導体基板間及びソースドレイン領域と包囲型ゲート電極間の電流リークを防止することも可能である。
また微細なチャネルを形成するＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）及び放熱用兼容量低減用の空孔を微細に形成することも可能である。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域（サリサイド層）に形成することも可能で、ソースドレイン領域の抵抗を低減することにより、さらなる高速化を可能にすることもできる。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つ半導体装置を得ることができる。
本発明者は当該技術を、ソースドレイン領域下薄膜絶縁膜により包囲された空孔及び包囲型ゲート電極を備えた、絶縁膜上のＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ ｗｉｔｈ Ｃａｖｉｔｙ Ｓｕｒｒｏｕｎｄｅｄ ｂｙ ｔｈｉｎ Ｉｎｓｕｌａｔｏｒ ｕｎｄｅｒ ｓｏｕｒｃｅ−ｄｒａｉｎ ｒｅｇｉｏｎ ａｎｄ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造と命名し、ＭＣＡＳＩＳＧＯＩＮ（エムケイシスゴーイン）と略称する。
As described above, according to the present invention, an epitaxially grown semiconductor layer and an epitaxially grown semiconductor layer can be formed at the time of growing a semiconductor layer by epitaxial growth using an ordinary inexpensive semiconductor substrate without forming an SOI substrate by the SIMOX method, which increases costs. A single crystal semiconductor layer growth auxiliary film is provided on the side surface or upper surface of the insulating film so that the insulating film does not come into contact, and the epitaxially grown semiconductor layer is formed, thereby preventing complete amorphization due to the influence of the insulating film. An SOI substrate made of a single crystal semiconductor layer can be formed, and an SOI structure in which an enclosed gate electrode is provided around a channel region forming portion of the SOI substrate via a gate oxide film and a rough source / drain region is provided in the remaining portion. Since a MIS field effect transistor can be formed, the junction capacitance of the source / drain region is reduced (substantially zero), Reduction of the layer volume, it is possible to reduce the threshold voltage due to improve the withstand voltage improvement and subthreshold characteristics of the source drain regions.
In addition, since the thickness of the single crystal semiconductor layer (SOI substrate) can be determined by the thickness of the growing single crystal semiconductor layer growth assisting film (W), it is fully depleted (thin film) that can be used for manufacturing with large-diameter wafers. It is possible to easily form a semiconductor layer having an SOI structure.
In addition, since the SOI substrate can be formed by epitaxial growth in the horizontal (horizontal) direction, it is possible to form a wiring layer below the SOI substrate, which is impossible with the formation of the SOI substrate by the SIMOX method, and has a higher degree of freedom and a higher degree of freedom. An integrated wiring layer can be formed.
In addition, since the semiconductor layer (channel region) can be surrounded by the gate electrode provided through the gate oxide film, the back channel effect peculiar to the SOI structure can be improved, and the current path other than the channel can be cut off. Not only can the channel be completely controlled by the electrodes, but the channel can be formed on four surfaces (upper and lower surfaces and two side surfaces in the channel width direction), so that the channel width can be increased without increasing the surface (upper surface) occupation area. Therefore, the drive current can be increased.
In addition, by providing holes for heat dissipation under the source / drain regions formed in the semiconductor layer of the SOI structure, the temperature rise due to heat generated by the speedup of the MIS field effect transistor is suppressed, and the speed characteristics at high temperatures are deteriorated. It is also possible to improve.
Also, by providing a vacancy surrounded by a thin silicon oxide film immediately below the source / drain region of the MIS field effect transistor, the capacitance between the source / drain region and the semiconductor substrate is compared with that of a normal SOI structure having only a silicon oxide film. Can be significantly reduced (where the dielectric constant of air and silicon oxide film (SiO 2 ) is about 1/4 due to the difference), and a hole is provided directly under the source / drain region. In some cases, current leakage between the source / drain region and the semiconductor substrate and between the source / drain region and the surrounding gate electrode can be prevented.
In addition, it is self-aligned with the Si layer that forms a fine channel, and the components of the MIS field-effect transistor (low and high concentration source / drain regions, gate oxide film and surrounding gate electrode), and heat dissipation and capacitance reduction. It is also possible to form fine holes.
In addition, since a semiconductor layer having a structure in which a Si layer with a small lattice constant is sandwiched between SiGe layers with a large lattice constant from the left and right can be formed, the lattice constant of the strained Si layer can be expanded from the left and right SiGe layers, and the movement of carriers The speed can be increased by increasing the degree.
Further, it can be formed in a so-called metal source / drain region (salicide layer) which is a compound of a semiconductor layer and a metal layer, and the speed can be further increased by reducing the resistance of the source / drain region.
That is, high-speed, high-reliability, high-performance, low-power, and high-speed, high-capacity communication devices, portable information terminals, in-vehicle devices, various electronic mechanical devices, space-related devices, etc. A semiconductor device having high integration can be obtained.
The present inventor has the art, equipped with holes and encircling the gate electrode surrounded by the source drain regions under thin insulating film, MIS field effect transistor on the insulating film (M ISFET with Ca vity S urrounded by thin I nsulator was named under source-drain region and S urrounding G ate O n in sulator) structure, abbreviated as MCASISGOIN (MK cis go in).
本願発明は、
（１）Ｓｉ基板上に第１及び第２の絶縁膜を積層する。
（２）絶縁膜上に第１の単結晶半導体層成長補助膜（横（水平）方向エピタキシャル成長Ｓｉ層の成長時における下地絶縁膜の影響を防止するＴｉＮ膜）及び第２の単結晶半導体層成長補助膜（横（水平）方向エピタキシャル成長Ｓｉ層の成長時における側面絶縁膜の影響を防止するＷ膜）兼単結晶半導体層の膜厚規定膜を積層する。
（３）選択的に第２の単結晶半導体層成長補助膜、第１の単結晶半導体層成長補助膜、第２の絶縁膜及び第１の絶縁膜をエッチング除去し、開孔部を形成する。
（４）第３の単結晶半導体層成長補助膜（縦（垂直）方向エピタキシャル成長Ｓｉ層の成長時における側面絶縁膜の影響を防止するＴｉＮ膜）を成長し、異方性ドライエッチングして、開孔部の絶縁膜の側壁にのみ残す。
（５）開孔部を埋め込むように、露出したＳｉ基板上に縦（垂直）方向エピタキシャルＳｉ層を成長させ、平坦化して後、Ｓｉ層を若干異方性ドライエッチングし、できた開孔部にＳｉ層上面のマスク層となるＴｉＮ膜（この膜を絶縁膜とすることはできないので、この膜を第４の単結晶半導体層成長補助膜とする）を埋め込む。
（６）選択的に第２の単結晶半導体層成長補助膜をエッチング除去し、開孔部を形成する。
（７）開孔部を埋め込むように、露出した縦（垂直）方向エピタキシャルＳｉ層の側面から第１の単結晶半導体層成長補助膜上に横（水平）方向エピタキシャルＳｉ層を成長させる。（下地の絶縁膜の影響がない完全な単結晶半導体層を形成）
（８）成長した横（水平）方向エピタキシャルＳｉ層の上面を酸化し、マスク層（シリコン酸化膜（ＳｉＯ２））を形成する。（縦（垂直）方向エピタキシャルＳｉ層をエッチング除去する際の横（水平）方向エピタキシャルＳｉ層のマスク層となる。）
（９）シリコン酸化膜（ＳｉＯ２）をマスク層として、第４の単結晶半導体層成長補助膜、縦（垂直）方向エピタキシャルＳｉ層、第２の単結晶半導体層成長補助膜、直下の第１の単結晶半導体層成長補助膜及び第３の単結晶半導体層成長補助膜をエッチング除去し、開孔部を形成する。（第１の単結晶半導体層成長補助膜のみが半導体層直下に残される。）
（１０）形成された開孔部に第３の絶縁膜を平坦に埋め込み、絶縁膜で島状に絶縁分離された完全な単結晶半導体層（Ｓｉ）を形成する。
（１１）全面にマスク層となる絶縁膜を形成後、前記絶縁膜、チャネル部に相当する箇所のＳｉ層及びその周囲の絶縁膜を除去する開孔部を形成する。
（１２）露出したＳｉ層の側面間にチャネル領域形成用のＳｉ層を成長する。（側面及び直下は空孔で、完全な単結晶半導体層を形成、ＭＩＳ電界効果トランジスタのチャネル領域形成用半導体層）
（１３）チャネル領域形成用のＳｉ層の周囲にゲート絶縁膜を介して包囲型ゲート電極を平坦に埋め込む。（ＭＩＳ電界効果トランジスタのゲート酸化膜及び包囲型ゲート電極形成）
（１４）マスク層となる絶縁膜を除去後、包囲型ゲート電極に自己整合して低濃度のソースドレイン領域を形成し、包囲型ゲート電極及びＳｉ層（ＳＯＩ基板）をマスク層として第３の絶縁膜及び直下の第２の絶縁膜をエッチング除去する。（第２の絶縁膜はＳＯＩ基板直下に残されるのみとなる。）
（１５）第３の絶縁膜がエッチング除去された個所に第４の絶縁膜を形成する。（素子分離領域となる。）
（１６）チャネル幅方向のＳＯＩ基板の両側面の第３の絶縁膜及び第１の絶縁膜を選択的に異方性ドライエッチングし、ＳＯＩ基板の両側面に間隙を形成して後、ＳＯＩ基板直下に残された第１の単結晶半導体層成長補助膜及び第２の絶縁膜を等方性ドライエッチングし、空孔を形成する。
（１７）ＳＯＩ基板の両側面の間隙を埋め、空孔の全周囲を包囲し、包囲型ゲート電極の側壁にサイドウォールを形成する薄膜の第５の絶縁膜を成長する。（自己整合してソースドレイン領域直下に薄い絶縁膜で包囲された空孔を形成する。）
（１８）サイドウォールに自己整合して高濃度のソースドレイン領域を形成する。
（１９）層間絶縁膜を形成後、ビア及び配線を形成し、配線が適宜接続されたＭＩＳ電界効果トランジスタを完成する。
等の技術を使用して、
ｐ型のシリコン基板上に選択的に第１のシリコン酸化膜が設けられ、第１のシリコン酸化膜上に、第２のシリコン酸化膜で全周囲を包囲された一対の空孔が選択的に設けられ、一対の空孔上の第２のシリコン酸化膜の直上には、対向する一対の第１のＳｉ層がそれぞれ設けられ、一対の第１のＳｉ層間に、対向する２側面をそれぞれ接して第２のＳｉ層が設けられ、第２のＳｉ層の残りの全周囲にゲート絶縁膜を介して第２のＳｉ層を包囲している構造のゲート電極が、第１のシリコン酸化膜上に設けられ、第１のＳｉ層には、概略ｎ＋型及びｎ型ソースドレイン領域が設けられ、第２のＳｉ層には、概略チャネル領域が設けられ、ｎ＋型ソースドレイン領域及び包囲型ゲート電極には、Ｃｕ配線が接続されているＭＩＳ電界効果トランジスタを形成したものである。
The present invention is
(1) First and second insulating films are stacked on a Si substrate.
(2) A first single crystal semiconductor layer growth auxiliary film (TiN film for preventing the influence of the base insulating film during the growth of the lateral (horizontal) epitaxial growth Si layer) and the second single crystal semiconductor layer growth on the insulating film An auxiliary film (a W film for preventing the influence of the side insulating film during the growth of the lateral (horizontal) direction epitaxial growth Si layer) and a film thickness regulating film of the single crystal semiconductor layer are stacked.
(3) The second single crystal semiconductor layer growth auxiliary film, the first single crystal semiconductor layer growth auxiliary film, the second insulating film, and the first insulating film are selectively removed by etching to form an opening portion. .
(4) A third single crystal semiconductor layer growth auxiliary film (TiN film for preventing the influence of the side insulating film during the growth of the vertical (vertical) direction epitaxially grown Si layer) is grown, anisotropically etched and opened. It is left only on the side wall of the insulating film in the hole.
(5) A vertical (vertical) direction epitaxial Si layer is grown on the exposed Si substrate so as to embed the opening, and after flattening, the Si layer is slightly anisotropically dry-etched to form the opening. Then, a TiN film serving as a mask layer on the upper surface of the Si layer (this film cannot be used as an insulating film, so this film is used as a fourth single crystal semiconductor layer growth auxiliary film) is embedded.
(6) The second single crystal semiconductor layer growth auxiliary film is selectively removed by etching to form an opening.
(7) A lateral (horizontal) direction epitaxial Si layer is grown on the first single crystal semiconductor layer growth auxiliary film from the exposed side surface of the vertical (vertical) direction epitaxial Si layer so as to fill the opening. (Forming a complete single crystal semiconductor layer without the influence of the underlying insulating film)
(8) The upper surface of the grown lateral (horizontal) epitaxial Si layer is oxidized to form a mask layer (silicon oxide film (SiO 2 )). (This becomes a mask layer for the lateral (horizontal) direction epitaxial Si layer when the longitudinal (vertical) direction epitaxial Si layer is removed by etching.)
(9) Using the silicon oxide film (SiO 2 ) as a mask layer, a fourth single crystal semiconductor layer growth auxiliary film, a longitudinal (vertical) direction epitaxial Si layer, a second single crystal semiconductor layer growth auxiliary film, and a first immediately below The single crystal semiconductor layer growth auxiliary film and the third single crystal semiconductor layer growth auxiliary film are removed by etching to form an opening. (Only the first single crystal semiconductor layer growth auxiliary film is left immediately below the semiconductor layer.)
(10) A third insulating film is flatly embedded in the formed opening, and a complete single crystal semiconductor layer (Si) isolated and isolated in an island shape by the insulating film is formed.
(11) After forming an insulating film to be a mask layer on the entire surface, an opening is formed to remove the insulating film, the Si layer at a location corresponding to the channel portion, and the surrounding insulating film.
(12) A Si layer for forming a channel region is grown between the exposed side surfaces of the Si layer. (Semiconductor layer for forming channel region of MIS field-effect transistor)
(13) A surrounding gate electrode is embedded flatly around a Si layer for forming a channel region via a gate insulating film. (Formation of gate oxide film and surrounding gate electrode of MIS field effect transistor)
(14) After removing the insulating film to be the mask layer, a low-concentration source / drain region is formed by self-alignment with the surrounding gate electrode, and the third gate electrode and the Si layer (SOI substrate) are used as a mask layer. The insulating film and the second insulating film immediately below are removed by etching. (The second insulating film is only left directly under the SOI substrate.)
(15) A fourth insulating film is formed where the third insulating film is removed by etching. (It becomes an element isolation region.)
(16) The third insulating film and the first insulating film on both side surfaces of the SOI substrate in the channel width direction are selectively anisotropically dry etched to form gaps on both side surfaces of the SOI substrate, and then the SOI substrate The first single crystal semiconductor layer growth auxiliary film and the second insulating film left immediately below are isotropically etched to form vacancies.
(17) A thin fifth insulating film is grown that fills the gaps on both sides of the SOI substrate, surrounds the entire periphery of the vacancy, and forms a sidewall on the side wall of the surrounding gate electrode. (A self-aligned hole that is surrounded by a thin insulating film is formed immediately below the source / drain region.)
(18) A high-concentration source / drain region is formed in self-alignment with the sidewall.
(19) After forming the interlayer insulating film, vias and wirings are formed, and a MIS field effect transistor to which the wirings are appropriately connected is completed.
Using technology such as
A first silicon oxide film is selectively provided on a p-type silicon substrate, and a pair of vacancies surrounded by the second silicon oxide film is selectively formed on the first silicon oxide film. A pair of opposing first Si layers is provided immediately above the second silicon oxide film on the pair of vacancies, and the opposing two side surfaces are in contact with each other between the pair of first Si layers. A gate electrode having a structure in which the second Si layer is provided and surrounds the second Si layer through the gate insulating film around the entire remaining periphery of the second Si layer. The first Si layer is provided with approximately n + -type and n-type source / drain regions, and the second Si layer is provided with approximately channel region, and the n + -type source / drain regions and the surrounding type are provided. MIS field effect transistor with Cu wiring connected to the gate electrode It is obtained by forming the data.
本願発明における単結晶半導体層成長補助膜とは、
（１）エピタキシャル成長法によって形成する半導体層が完全に単結晶化するのを補助するためのものであること。
（２）下地絶縁膜あるいは側面絶縁膜の影響により、成長半導体層の一部が非晶化するのを防ぐものであること。
（３）成長半導体層とは無反応であること。
（４）成長半導体層とはエッチング材料を異にするかあるいはエッチング速度差が大きくとれること。
（５）成長半導体層とは格子定数が異なること。
（６）結晶構造が単結晶からなっていること。
等の要件を満たす薄膜である。
With the single crystal semiconductor layer growth auxiliary film in the present invention,
(1) It is for assisting the semiconductor layer formed by the epitaxial growth method to be completely single crystallized.
(2) A part of the grown semiconductor layer is prevented from becoming amorphous due to the influence of the base insulating film or the side insulating film.
(3) No reaction with the grown semiconductor layer.
(4) The etching material is different from that of the grown semiconductor layer, or the etching rate difference is large.
(5) The lattice constant is different from that of the grown semiconductor layer.
(6) The crystal structure is a single crystal.
It is a thin film that satisfies the above requirements.
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
Throughout the drawings, the same object is denoted by the same reference numeral. However, the diagonal lines in the side sectional view are shown only on the main insulating film, and the wiring is drawn with a slight back-and-forth displacement, and the horizontal and vertical sizes are accurate to show the main part of the invention. The dimensions are not shown.
図１〜図２７は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向のチャネル領域部の模式側断面図、図３はチャネル幅方向のソースドレイン領域部の模式側断面図、図４〜図２７は製造方法の工程断面図である。 1 to 27 show a first embodiment of the semiconductor device of the present invention. FIG. 1 is a schematic side sectional view in the channel length direction, FIG. 2 is a schematic side sectional view of a channel region portion in the channel width direction, and FIG. FIG. 4 to FIG. 27 are process cross-sectional views of the manufacturing method.
図１〜図３はシリコン（Ｓｉ）基板を使用し、選択エピタキシャル成長技術を利用して、ＭＣＡＳＩＳＧＯＩＮ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、３は１５０ｎｍ程度の素子分離領域のシリコン酸化膜（ＳｉＯ２）、４は１８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、５は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域）、６は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（チャネル領域）、７は２０ｎｍ程度の空孔包囲用シリコン酸化膜（ＳｉＯ２）、８は空孔、９は１０２０ｃｍ−３程度のｎ＋型ソース領域、１０は５×１０１７ｃｍ−３程度のｎ型ソース領域、１１は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１２は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１３は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１４は長さ３０ｎｍ程度、厚さ１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ）、１５は２０ｎｍ程度のサイドウォール（ＳｉＯ２）、１６は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１７は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１８は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１９は導電プラグ（Ｗ）、２０は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２１は１０ｎｍ程度のバリアメタル（ＴａＮ）、２２は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２３は２０ｎｍ程度のバリア絶縁膜を示している。 1 to 3 show a part of a semiconductor integrated circuit including a short-channel N-channel MIS field effect transistor formed in an MCASISSGOIN structure using a silicon (Si) substrate and utilizing a selective epitaxial growth technique. 1 10 15 cm -3 of about p-type silicon (Si) substrate, 2 is a silicon oxide film (SiO 2) of about 100 nm, a silicon oxide film of the isolation region of about 150 nm 3 (SiO 2), 4 180nm of approximately silicon oxide film (SiO 2), is 10 17 cm -3 of about p-type lateral (horizontal) direction epitaxial Si layer (source drain region) 5, horizontally the p-type of about 10 17 cm -3 6 (horizontal) direction epitaxial Si layer (channel region), 7 holes surrounding silicon oxide film of about 20 nm (SiO 2), 8 Hole, is 10 20 cm -3 of about n + -type source regions 9, 10 about 5 × 10 17 cm -3 of n-type source region 11 is about 5 × 10 17 cm -3 of n-type drain region, 12 Is an n + type drain region of about 10 20 cm −3 , 13 is a gate oxide film (SiO 2 ) of about 5 nm, 14 is a surrounding gate electrode (WSi) of about 30 nm in length and about 100 nm in thickness, and 15 is 20 nm. Side wall (SiO 2 ), 16 is about 400 nm phosphosilicate glass (PSG) film, 17 is about 20 nm silicon nitride film (Si 3 N 4 ), 18 is about 10 nm barrier metal (TiN), 19 is Conductive plug (W), 20 is an interlayer insulating film (SiOC) of about 500 nm, 21 is a barrier metal (TaN) of about 10 nm, and 22 is a Cu wiring (Cu silicon) of about 500 nm. Including de layer), 23 denotes a 20nm approximately barrier insulating film.
図１はチャネル長方向の模式側断面図を示しており、ｐ型のシリコン基板１上に選択的にシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２上には、シリコン酸化膜（ＳｉＯ２）３で素子分離されたｐ型の一対のＳｉ層５間にｐ型のＳｉ層６が挟まれている構造からなる半導体層（ＳＯＩ基板）が設けられ、一対のＳｉ層５直下にはシリコン酸化膜（ＳｉＯ２）７により完全に包囲された空孔８が設けられ、Ｓｉ層６の残りの周囲にはゲート酸化膜（ＳｉＯ２）１３を介して包囲している構造のゲート電極（ＷＳｉ）１４が設けられ、包囲型ゲート電極１４の上面部の側壁にはサイドウォール１５が設けられ、Ｓｉ層５には、概略ｎ型ソースドレイン領域（１０、１１）及びｎ＋型ソースドレイン領域（９、１２）が設けられ、Ｓｉ層６には、概略チャネル領域が設けられており（実際にはｎ型ソースドレイン領域（１０、１１）が若干横方向拡散されている）、ｎ＋型ソースドレイン領域（９、１２）及び包囲型ゲート電極１４には、それぞれバリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。 FIG. 1 is a schematic side sectional view in the channel length direction. A silicon oxide film (SiO 2 ) 2 is selectively provided on a p-type silicon substrate 1, and the silicon oxide film (SiO 2 ) 2 is formed on the silicon oxide film (SiO 2 ) 2. , A semiconductor layer (SOI substrate) having a structure in which a p-type Si layer 6 is sandwiched between a pair of p-type Si layers 5 separated by a silicon oxide film (SiO 2 ) 3 is provided. Immediately below the Si layer 5, a hole 8 completely surrounded by a silicon oxide film (SiO 2 ) 7 is provided, and the remaining periphery of the Si layer 6 is surrounded by a gate oxide film (SiO 2 ) 13. The gate electrode (WSi) 14 having the structure shown in FIG. 6 is provided, the side wall 15 is provided on the side wall of the upper surface portion of the surrounding gate electrode 14, and the Si layer 5 includes substantially n-type source / drain regions (10, 11) and n + -type source and drain regions (9, 2) are mounted on the Si layer 6, and schematically channel region is provided (actually a n-type source drain region (10, 11) is slightly lateral diffusion), n + -type source and drain regions An LDD structure in which a Cu wiring 22 having a barrier metal (TaN) 21 is connected to each of (9, 12) and the surrounding gate electrode 14 via a conductive plug (W) 19 having a barrier metal (TiN) 18. An N-channel MIS field effect transistor is formed.
図２はチャネル幅方向で、チャネル領域部の模式側断面図を示しており、ｐ型のシリコン基板１上にシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２上には、ゲート酸化膜（ＳｉＯ２）１３を介してゲート電極（ＷＳｉ）１４に包囲された構造を有するＳｉ層６が設けられている。包囲型ゲート電極１４の一部には、バリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されている。 In Figure 2 the channel width direction, shows a schematic side sectional view of the channel region portion, a silicon oxide film (SiO 2) on a silicon substrate 1 of p-type 2 is provided, the silicon oxide film (SiO 2) 2 above A Si layer 6 having a structure surrounded by a gate electrode (WSi) 14 via a gate oxide film (SiO 2 ) 13 is provided. A Cu wiring 22 having a barrier metal (TaN) 21 is connected to a part of the surrounding gate electrode 14 via a conductive plug (W) 19 having a barrier metal (TiN) 18.
図３はチャネル幅方向で、ソースドレイン領域部の模式側断面図を示しており、ｐ型のシリコン基板１上に選択的にシリコン酸化膜（ＳｉＯ２）２が設けられ、中央部のシリコン酸化膜（ＳｉＯ２）２上にはシリコン酸化膜（ＳｉＯ２）７により完全に包囲された空孔８が設けられ、シリコン酸化膜（ＳｉＯ２）７により包囲された空孔８上にはｎ＋型ドレイン領域１２が形成されたＳｉ層５が設けられており、ｎ＋型ドレイン領域１２の一部には、バリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されている。 FIG. 3 is a schematic side sectional view of the source / drain region portion in the channel width direction. A silicon oxide film (SiO 2 ) 2 is selectively provided on the p-type silicon substrate 1, and the silicon oxide film at the center portion is oxidized. membrane pores 8 completely surrounded by (SiO 2) silicon oxide film on the 2 (SiO 2) 7 is provided on the air hole 8 which is surrounded by the silicon oxide film (SiO 2) 7 is n + A Si layer 5 in which a type drain region 12 is formed is provided, and a barrier metal (TaN) is provided in a part of the n + type drain region 12 via a conductive plug (W) 19 having a barrier metal (TiN) 18. ) Cu wiring 22 having 21 is connected.
したがって、コスト高になるＳＩＭＯＸ法によりＳＯＩ基板を形成することなく、通常の安価な半導体基板を使用して、エピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と絶縁膜が接触しないように、絶縁膜の側面あるいは上面に単結晶半導体層成長補助膜を設けて、エピタキシャル成長半導体層を形成することにより、絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板を形成でき、このＳＯＩ基板のチャネル領域形成箇所の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、残りの箇所に概略ソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長する単結晶半導体層成長補助膜（Ｗ）の膜厚により、単結晶半導体層（ＳＯＩ基板）の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型（薄膜）のＳＯＩ構造の半導体層を容易に形成することが可能である。
またＳＯＩ基板を横（水平）方向のエピタキシャル成長により形成できるため、ＳＩＭＯＸ法によるＳＯＩ基板の形成では不可能であるＳＯＩ基板の下層に配線層を形成することも可能で、より自由度が高く且つ高集積な配線層を形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により半導体層（チャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、ゲート電極による完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
またＳＯＩ構造の半導体層に形成したソースドレイン領域直下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またＭＩＳ電界効果トランジスタのソースドレイン領域直下に薄膜のシリコン酸化膜に包囲された空孔を設けることにより、ソースドレイン領域と半導体基板間の容量を、通常のシリコン酸化膜のみのＳＯＩ構造に比較し、大幅に低減することが可能（該当箇所では、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）であること、ソースドレイン領域直下に直接空孔を設ける場合に対して、ソースドレイン領域と半導体基板間及びソースドレイン領域と包囲型ゲート電極間の電流リークを防止することも可能である。
また微細なチャネルを形成するＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）及び放熱用兼容量低減用の空孔を微細に形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つ半導体装置を得ることができる。
Therefore, without forming an SOI substrate by the SIMOX method, which increases costs, a normal inexpensive semiconductor substrate is used so that the epitaxially grown semiconductor layer and the insulating film are not in contact with each other during the growth of the semiconductor layer by epitaxial growth. An SOI substrate composed of a complete single crystal semiconductor layer in which partial amorphization due to the influence of the insulating film is prevented by forming an epitaxial growth semiconductor layer by providing a single crystal semiconductor layer growth auxiliary film on the side surface or upper surface of the film. Since an MIS field effect transistor having an SOI structure in which a surrounding gate electrode is provided around a channel region formation portion of the SOI substrate via a gate oxide film and a rough source / drain region is provided in the remaining portion can be formed. Reduction of junction capacitance of source / drain region (substantially zero), reduction of depletion layer capacitance, saw Reduction of the threshold voltage due to improve the withstand voltage improvement and subthreshold characteristic of the drain region are possible.
In addition, since the thickness of the single crystal semiconductor layer (SOI substrate) can be determined by the thickness of the growing single crystal semiconductor layer growth assisting film (W), it is fully depleted (thin film) that can be used for manufacturing with large-diameter wafers. It is possible to easily form a semiconductor layer having an SOI structure.
In addition, since the SOI substrate can be formed by epitaxial growth in the horizontal (horizontal) direction, it is possible to form a wiring layer below the SOI substrate, which is impossible with the formation of the SOI substrate by the SIMOX method, and has a higher degree of freedom and a higher degree of freedom. An integrated wiring layer can be formed.
In addition, since the semiconductor layer (channel region) can be surrounded by the gate electrode provided through the gate oxide film, the back channel effect peculiar to the SOI structure can be improved, and the current path other than the channel can be cut off. Not only can the channel be completely controlled by the electrodes, but the channel can be formed on four surfaces (upper and lower surfaces and two side surfaces in the channel width direction), so that the channel width can be increased without increasing the surface (upper surface) occupation area. Therefore, the drive current can be increased.
In addition, by providing a heat-dissipating hole directly under the source / drain region formed in the SOI structure semiconductor layer, the temperature rise due to heat generated by the high-speed operation of the MIS field-effect transistor is suppressed, and the speed characteristics at high temperatures are deteriorated. It is also possible to improve.
Also, by providing a vacancy surrounded by a thin silicon oxide film immediately below the source / drain region of the MIS field effect transistor, the capacitance between the source / drain region and the semiconductor substrate is compared with that of a normal SOI structure having only a silicon oxide film. It can be significantly reduced (in the corresponding part, it is about ¼ due to the difference in dielectric constant between air and silicon oxide film (SiO 2 )), and a hole is provided directly under the source / drain region. In some cases, current leakage between the source / drain region and the semiconductor substrate and between the source / drain region and the surrounding gate electrode can be prevented.
In addition, it is self-aligned with the Si layer that forms a fine channel, and the components of the MIS field-effect transistor (low and high concentration source / drain regions, gate oxide film and surrounding gate electrode), and heat dissipation and capacitance reduction. It is also possible to form fine holes.
That is, high-speed, high-reliability, high-performance, low-power, and high-speed, high-capacity communication devices, portable information terminals, in-vehicle devices, various electronic mechanical devices, space-related devices, etc. A semiconductor device having high integration can be obtained.
次いで本発明に係る半導体装置における第１の実施例の製造方法について図１〜図２７を参照して説明する。チャネル長方向を示す図面を用いて説明するが、主要な工程においてはチャネル幅方向を示す図面（チャネル領域部又はソースドレイン領域部）も適宜追加して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。 Next, a manufacturing method of the first embodiment of the semiconductor device according to the present invention will be described with reference to FIGS. The description will be made with reference to the drawings showing the channel length direction, but in the main steps, drawings showing the channel width direction (channel region portion or source / drain region portion) will be added as appropriate. However, here, only the manufacturing method related to the formation of the semiconductor device of the present invention is described, and the description of the manufacturing method related to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit is omitted. To do.
図４（チャネル長方向）
化学気相成長により、ｐ型のシリコン（Ｓｉ）基板１上に１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）２４を７０ｎｍ程度成長する。次いで化学気相成長により、単結晶半導体層成長補助膜（横（水平）方向エピタキシャル成長Ｓｉ層の成長時における下地絶縁膜の影響を防止する膜）となるチタンナイトライド（ＴｉＮ）膜２５を３０ｎｍ程度成長する。次いで化学気相成長により、単結晶半導体層成長補助膜（横（水平）方向エピタキシャル成長Ｓｉ層の成長時における側面絶縁膜の影響を防止する膜）兼単結晶半導体層の膜厚規定膜となるタングステン（Ｗ）膜２６を５０ｎｍ程度成長する。
Fig. 4 (channel length direction)
A silicon oxide film (SiO 2 ) 2 of about 100 nm is grown on the p-type silicon (Si) substrate 1 by chemical vapor deposition. Next, a silicon nitride film (Si 3 N 4 ) 24 is grown to about 70 nm by chemical vapor deposition. Next, a titanium nitride (TiN) film 25 that becomes a single crystal semiconductor layer growth auxiliary film (a film that prevents the influence of the underlying insulating film during the growth of the lateral (horizontal) direction epitaxial growth Si layer) is formed by chemical vapor deposition to about 30 nm. grow up. Tungsten serving as a single crystal semiconductor layer growth auxiliary film (a film that prevents the influence of the side insulating film during the growth of the lateral (horizontal) epitaxial growth Si layer) and the film thickness regulating film of the single crystal semiconductor layer by chemical vapor deposition (W) The film 26 is grown to about 50 nm.
図５（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステン（Ｗ）膜２６、チタンナイトライド（ＴｉＮ）膜２５、シリコン窒化膜（Ｓｉ３Ｎ４）２４及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
Figure 5 (channel length direction)
Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a tungsten (W) film 26, a titanium nitride (TiN) film 25, and a silicon nitride film (Si 3 N 4 ) 24 Then, the silicon oxide film (SiO 2 ) 2 is sequentially subjected to anisotropic dry etching to form an opening. Next, the resist (not shown) is removed.
図６（チャネル長方向）
次いで化学気相成長により、単結晶半導体層成長補助膜（縦（垂直）方向エピタキシャル成長Ｓｉ層の成長時における側面絶縁膜の影響を防止する膜）となるチタンナイトライド（ＴｉＮ）膜を１０ｎｍ程度全面に成長する。次いでチタンナイトライド（ＴｉＮ）膜を異方性ドライエッチングし、概略開孔部のシリコン酸化膜（ＳｉＯ２）２及びシリコン窒化膜（Ｓｉ３Ｎ４）２４の側壁にのみチタンナイトライド（ＴｉＮ）膜２７を残す。
Fig. 6 (channel length direction)
Next, a titanium nitride (TiN) film that becomes a single crystal semiconductor layer growth auxiliary film (a film that prevents the influence of the side insulating film during the growth of the vertical (vertical) direction epitaxial growth Si layer) by chemical vapor deposition is formed on the entire surface of about 10 nm. To grow. Next, the titanium nitride (TiN) film is anisotropically dry-etched, and titanium nitride (TiN) is formed only on the side walls of the silicon oxide film (SiO 2 ) 2 and the silicon nitride film (Si 3 N 4 ) 24 in the substantially opening portion. The membrane 27 is left.
図７（チャネル長方向）
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２８（若干横（水平）方向エピタキシャル成長Ｓｉ層を含む）を成長する。（ここで成長するエピタキシャルＳｉ層２８は成長時において、側面を単結晶半導体層成長補助膜（ＴｉＮ）２７で覆われるため、絶縁膜の影響が全くない完全な単結晶半導体層（Ｓｉ）として形成される。）次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、タングステン（Ｗ）膜２６の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層２８を平坦化する。次いでＳｉ層２８を２０ｎｍ程度エッチング除去し、浅い開孔部を形成する。次いで化学気相成長により、チタンナイトライド（ＴｉＮ）膜を２０ｎｍ程度成長する。次いで化学的機械研磨（ＣＭＰ）し、チタンナイトライド（ＴｉＮ）膜２９を開孔部に平坦に埋め込む。（この膜も単結晶半導体層成長補助膜となる。）
Fig. 7 (channel length direction)
Next, a p-type longitudinal (vertical) epitaxial Si layer 28 (including a slightly lateral (horizontal) epitaxial growth Si layer) is grown on the exposed p-type silicon substrate 1. (Epitaxial Si layer 28 grown here is formed as a complete single crystal semiconductor layer (Si) having no influence of the insulating film because its side surface is covered with single crystal semiconductor layer growth auxiliary film (TiN) 27 during growth. Then, chemical mechanical polishing (hereinafter abbreviated as CMP) is performed to planarize the vertical (vertical) direction epitaxial Si layer 28 protruding from the flat surface of the tungsten (W) film 26. Next, the Si layer 28 is removed by etching to about 20 nm to form a shallow opening. Next, a titanium nitride (TiN) film is grown to about 20 nm by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed, and a titanium nitride (TiN) film 29 is flatly embedded in the opening. (This film also serves as a single crystal semiconductor layer growth auxiliary film.)
図８（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステン（Ｗ）膜２６を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
Fig. 8 (channel length direction)
Next, using an ordinary lithography technique by an exposure drawing apparatus, the tungsten (W) film 26 is anisotropically dry-etched using a resist (not shown) as a mask layer to form an opening. Next, the resist (not shown) is removed.
図９（チャネル長方向）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層２８の側面にｐ型の横（水平）方向エピタキシャルＳｉ層５（若干縦（垂直）方向エピタキシャル成長Ｓｉ層を含む）を成長する。次いで化学的機械研磨（ＣＭＰ）し、タングステン（Ｗ）膜２６の開孔部を平坦に埋め込む。（ここで成長するエピタキシャルＳｉ層５は成長時において、底面及び側面を、単結晶半導体層成長補助膜（ＴｉＮ、Ｗ）で覆われるため、絶縁膜の影響が全くない完全な単結晶半導体層（Ｓｉ）として形成される。）次いで９００℃程度で酸化し、Ｓｉ層５上に１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３０を成長する。
Figure 9 (channel length direction)
Next, a p-type lateral (horizontal) epitaxial Si layer 5 (including a slightly longitudinal (vertical) epitaxial growth Si layer) is grown on the side surface of the exposed longitudinal (vertical) epitaxial Si layer 28. Next, chemical mechanical polishing (CMP) is performed to fill the opening of the tungsten (W) film 26 flatly. (Epitaxial Si layer 5 grown here is covered with a single crystal semiconductor layer growth auxiliary film (TiN, W) at the time of growth, so that a complete single crystal semiconductor layer having no influence of an insulating film ( Next, oxidation is performed at about 900 ° C., and a silicon oxide film (SiO 2 ) 30 of about 10 nm is grown on the Si layer 5.
図１０（チャネル長方向）
次いでシリコン酸化膜（ＳｉＯ２）３０をマスク層として、チタンナイトライド（ＴｉＮ）膜２９、Ｓｉ層２８、タングステン（Ｗ）膜２６及びチタンナイトライド（ＴｉＮ）膜（２５、２７）３を順次異方性ドライエッチングし、開孔部を形成する。（ここでタングステン（Ｗ）膜２６はすべてエッチング除去され、チタンナイトライド（ＴｉＮ）膜２５はＳＯＩ基板となるＳｉ層５の直下に残されるだけである。）
Figure 10 (channel length direction)
Next, using the silicon oxide film (SiO 2 ) 30 as a mask layer, the titanium nitride (TiN) film 29, the Si layer 28, the tungsten (W) film 26, and the titanium nitride (TiN) film (25, 27) 3 are sequentially different. The hole is formed by isotropic dry etching. (Here, all of the tungsten (W) film 26 is removed by etching, and the titanium nitride (TiN) film 25 is only left immediately below the Si layer 5 serving as the SOI substrate.)
図１１（チャネル長方向）
次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いでＳｉ層５（ＳＯＩ基板）の平坦面上のシリコン酸化膜（ＳｉＯ２）を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）４を開孔部に平坦に埋め込む。（現時点で、この領域が素子分離領域となる。）こうして絶縁膜による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板が形成される。
FIG. 11 (channel length direction)
Next, a silicon oxide film (SiO 2 ) of about 80 nm is grown by chemical vapor deposition. Next, the silicon oxide film (SiO 2 ) on the flat surface of the Si layer 5 (SOI substrate) is subjected to chemical mechanical polishing (CMP), and the silicon oxide film (SiO 2 ) 4 is flatly embedded in the opening. (At present, this region becomes an element isolation region.) Thus, an SOI substrate made of a complete single crystal semiconductor layer in which partial amorphization by the insulating film is prevented is formed.
図１２（チャネル長方向）及び図１３（チャネル幅方向、チャネル領域部）
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３１を成長する。次いで化学気相成長により、９０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３２を成長する。
12 (channel length direction) and FIG. 13 (channel width direction, channel region)
Next, a silicon oxide film (SiO 2 ) 31 of about 10 nm is grown by chemical vapor deposition. Next, a silicon nitride film (Si 3 N 4 ) 32 of about 90 nm is grown by chemical vapor deposition.
図１４（チャネル長方向）及び図１５（チャネル幅方向、チャネル領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３２、シリコン酸化膜（ＳｉＯ２）（３１、４）、Ｓｉ層５、チタンナイトライド（ＴｉＮ）膜２５及びシリコン窒化膜（Ｓｉ３Ｎ４）２４を選択的に順次異方性ドライエッチングし、シリコン酸化膜（ＳｉＯ２）２の一部を露出する開孔部を形成する。この際シリコン酸化膜（ＳｉＯ２）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。
14 (channel length direction) and FIG. 15 (channel width direction, channel region portion)
Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon nitride film (Si 3 N 4 ) 32, a silicon oxide film (SiO 2 ) (31, 4), an Si layer 5. An opening portion that exposes a portion of the silicon oxide film (SiO 2 ) 2 by selectively and sequentially subjecting the titanium nitride (TiN) film 25 and the silicon nitride film (Si 3 N 4 ) 24 to anisotropic dry etching. Form. At this time, the silicon oxide film (SiO 2 ) 2 becomes an etching stopper film. Next, the resist (not shown) is removed.
図１６（チャネル長方向）及び図１７（チャネル幅方向、チャネル領域部）
次いで露出したＳｉ層５の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層を成長し、下部に空孔を有するＳｉ層６を形成する。（この際、空孔直上は下地の影響が全くない単結晶半導体層（Ｓｉ）となる。）
16 (channel length direction) and FIG. 17 (channel width direction, channel region portion)
Next, a p-type lateral (horizontal) epitaxial Si layer is grown between the exposed side surfaces of the Si layer 5 to form a Si layer 6 having a vacancy below. (At this time, the single crystal semiconductor layer (Si) having no influence of the base is formed immediately above the holes.)
図１８（チャネル長方向）及び図１９（チャネル幅方向、チャネル領域部）
次いで露出しているＳｉ層６の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１３を成長する。次いでＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）１３の全周囲を含む全面に、開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３２上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極（ＷＳｉ）１４が形成される。
18 (channel length direction) and FIG. 19 (channel width direction, channel region portion)
Next, the entire periphery of the exposed Si layer 6 is oxidized to grow a gate oxide film (SiO 2 ) 13 of about 5 nm. Next, boron ions for controlling the threshold voltage are implanted into the Si layer 6. Next, a tungsten silicide film (WSi) of about 100 nm is grown on the entire surface including the entire periphery of the gate oxide film (SiO 2 ) 13 by chemical vapor deposition so as to completely fill the opening. Next, chemical mechanical polishing (CMP) is performed to remove and planarize the tungsten silicide film (WSi) grown on the silicon nitride film (Si 3 N 4 ) 32. In this way, a surrounding gate electrode (WSi) 14 embedded flat in the opening is formed.
図２０（チャネル長方向）
次いで包囲型ゲート電極（ＷＳｉ）１４をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３２を異方性ドライエッチングする。次いで包囲型ゲート電極（ＷＳｉ）１４をマスク層として、シリコン酸化膜（ＳｉＯ２）３１を通して、ｎ型ソースドレイン領域（１０、１１）形成用の燐のイオン注入をおこなう。次いで包囲型ゲート電極（ＷＳｉ）１４をマスク層として、シリコン酸化膜（ＳｉＯ２）３１をエッチング除去し、連続して包囲型ゲート電極（ＷＳｉ）１４及びＳｉ層５をマスク層として、シリコン酸化膜（ＳｉＯ２）４及びシリコン窒化膜（Ｓｉ３Ｎ４）２４を選択的に順次異方性ドライエッチングする。（この際、深く埋め込んだシリコン酸化膜（ＳｉＯ２）４の一部は残される。）
FIG. 20 (channel length direction)
Next, the silicon nitride film (Si 3 N 4 ) 32 is anisotropically dry-etched using the surrounding gate electrode (WSi) 14 as a mask layer. Next, phosphorus ions for forming the n-type source / drain regions (10, 11) are implanted through the silicon oxide film (SiO 2 ) 31 using the surrounding gate electrode (WSi) 14 as a mask layer. Next, the silicon oxide film (SiO 2 ) 31 is removed by etching using the surrounding gate electrode (WSi) 14 as a mask layer, and the silicon oxide film is successively formed using the surrounding gate electrode (WSi) 14 and the Si layer 5 as a mask layer. The (SiO 2 ) 4 and the silicon nitride film (Si 3 N 4 ) 24 are selectively and sequentially subjected to anisotropic dry etching. (At this time, a part of the silicon oxide film (SiO 2 ) 4 buried deeply remains.)
図２１（チャネル長方向）及び図２１（チャネル幅方向、ソースドレイン領域部）
次いで化学気相成長により、２５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで化学的機械研磨（ＣＭＰ）し、包囲型ゲート電極（ＷＳｉ）１４上に成長したシリコン酸化膜（ＳｉＯ２）を除去し、平坦化する。次いでＳｉ層５上のシリコン酸化膜（ＳｉＯ２）がなくなるように、シリコン酸化膜（ＳｉＯ２）を１００ｎｍ程度全面異方性ドライエッチングし、残されたシリコン酸化膜（ＳｉＯ２）３により素子分離領域を形成する。
21 (channel length direction) and FIG. 21 (channel width direction, source / drain region)
Next, a silicon oxide film (SiO 2 ) of about 250 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed, and the silicon oxide film (SiO 2 ) grown on the surrounding gate electrode (WSi) 14 is removed and planarized. Then, as the silicon oxide film on the Si layer 5 (SiO 2) is eliminated, the silicon oxide film (SiO 2) and 100nm about overall anisotropic dry etching, the silicon oxide film (SiO 2) 3 left isolation Form a region.
図２３（チャネル長方向）及び図２４（チャネル幅方向、ソースドレイン領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず、チャネル幅方向のソースドレイン領域部をそれぞれ４０ｎｍ程度幅広く開孔する）及びＳｉ層５をマスク層として、シリコン酸化膜（ＳｉＯ２）（３、２）を選択的に順次異方性ドライエッチングし、シリコン基板１の一部を露出する開孔部を形成する。次いでＳｉ層５直下部のチタンナイトライド（ＴｉＮ）膜２５及びシリコン窒化膜（Ｓｉ３Ｎ４）２４を順次等方性ドライエッチングし、Ｓｉ層５のチャネル幅方向に間隙をもつ空孔８を形成する。次いでレジスト（図示せず）を除去する。
FIG. 23 (channel length direction) and FIG. 24 (channel width direction, source / drain region)
Next, using a normal lithography technique by an exposure drawing apparatus, a silicon oxide film (SiO 2) is formed by using a resist (not shown, the source / drain regions in the channel width direction as wide as about 40 nm) and the Si layer 5 as mask layers. 2 ) (3, 2) are selectively and sequentially subjected to anisotropic dry etching to form an opening that exposes part of the silicon substrate 1. Next, the titanium nitride (TiN) film 25 and the silicon nitride film (Si 3 N 4 ) 24 immediately below the Si layer 5 are sequentially isotropically dry-etched to form holes 8 having gaps in the channel width direction of the Si layer 5. Form. Next, the resist (not shown) is removed.
図２５（チャネル長方向）及び図２６（チャネル幅方向、ソースドレイン領域部）
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングすることにより、包囲型ゲート電極（ＷＳｉ）１４の上面部の側壁にのみサイドウォール（ＳｉＯ２）１５を形成し、Ｓｉ層５の側面の間隙部を埋め込み、Ｓｉ層５の直下部の空孔８を包囲するようにシリコン酸化膜（ＳｉＯ２）７が形成される。（シリコン酸化膜（ＳｉＯ２）７により、Ｓｉ層５と包囲型ゲート電極（ＷＳｉ）１４間及びＳｉ層５とシリコン基板１間の電流リークが防止される。）次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１５及び包囲型ゲート電極（ＷＳｉ）１４をマスク層として、ｎ＋型ソースドレイン領域（９、１２）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（１０、１１）及びｎ＋型ソースドレイン領域（９、１２）を形成する。
25 (channel length direction) and FIG. 26 (channel width direction, source / drain region)
Next, a silicon oxide film (SiO 2 ) of about 20 nm is grown by chemical vapor deposition. Next, by performing anisotropic etching on the entire surface, sidewalls (SiO 2 ) 15 are formed only on the sidewalls of the upper surface portion of the surrounding gate electrode (WSi) 14, gaps on the side surfaces of the Si layer 5 are buried, and the Si layer 5, a silicon oxide film (SiO 2 ) 7 is formed so as to surround the hole 8 immediately below. (The silicon oxide film (SiO 2 ) 7 prevents current leakage between the Si layer 5 and the surrounding gate electrode (WSi) 14 and between the Si layer 5 and the silicon substrate 1). A silicon oxide film (SiO 2 , not shown) for ion implantation of a certain degree is grown. Next, arsenic ions are implanted for forming the n + -type source / drain regions (9, 12) using the sidewalls (SiO 2 ) 15 and the surrounding gate electrodes (WSi) 14 as mask layers. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, annealing is performed by an RTP (Rapid Thermal Processing) method to form an n-type source / drain region (10, 11) and an n + -type source / drain region (9, 12).
図２７（チャネル長方向）
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１６を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１７及びＰＳＧ膜１６を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、バリアメタルとなるチタンナイトライド（ＴｉＮ）膜１８を成長する。次いで化学気相成長により、タングステン（Ｗ）１９を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を形成する。
FIG. 27 (channel length direction)
Next, a PSG film 16 of about 400 nm is grown by chemical vapor deposition. Then, chemical mechanical polishing (CMP) is performed and planarization is performed. Next, a silicon nitride film (Si 3 N 4 ) 17 of about 20 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, using the resist (not shown) as a mask layer, the silicon nitride film (Si 3 N 4 ) 17 and the PSG film 16 are sequentially subjected to anisotropic dry etching to form vias. To do. Next, the resist (not shown) is removed. Next, a titanium nitride (TiN) film 18 serving as a barrier metal is grown by chemical vapor deposition. Next, tungsten (W) 19 is grown by chemical vapor deposition. Next, a conductive plug (W) 19 having a barrier metal (TiN) 18 is formed by chemical mechanical polishing (CMP).
図１（チャネル長方向）、図２（チャネル幅方向、チャネル領域部）及び図３（チャネル幅方向、ソースドレイン領域部）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２１を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２１を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１８がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２２を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２２を有するＣｕ配線２３を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２４を成長し、本願発明のＭＣＡＳＩＳＧＯＩＮ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
1 (channel length direction), FIG. 2 (channel width direction, channel region portion) and FIG. 3 (channel width direction, source / drain region portion).
Next, an interlayer insulating film (SiOC) 21 of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique using an exposure drawing apparatus, the interlayer insulating film (SiOC) 21 is anisotropically dry etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si 3 N 4 ) 18 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 22 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, Cu is embedded in the opening portion flatly, and a Cu wiring 23 having a barrier metal (TaN) 22 is formed. Next, a silicon nitride film (Si 3 N 4 ) 24 serving as a Cu barrier insulating film is grown by chemical vapor deposition to complete the N-channel MIS field effect transistor of the MCASISSGOIN structure of the present invention.
図２８は本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向）で、シリコン（Ｓｉ）基板を使用し、選択エピタキシャル成長技術を利用して、ＭＣＡＳＩＳＧＯＩＮ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜４、７〜２３は図１と同じ物を、３３はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域部）、３４はｐ型の横（水平）方向エピタキシャル歪みＳｉ層（チャネル領域部）
示している。
同図においては、Ｓｉ層５及びＳｉ層６がそれぞれＳｉＧｅ層３３及び歪みＳｉ層３４に置き換わって形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
FIG. 28 is a schematic cross-sectional side view (channel length direction) of the second embodiment of the semiconductor device of the present invention, using a silicon (Si) substrate and using a selective epitaxial growth technique to form a short channel formed in an MCASISSGOIN structure. 1 and 4 and 7 to 23 are the same as those in FIG. 1, and 33 is a p-type lateral (horizontal) epitaxial SiGe layer (source). Drain region portion) 34 is a p-type lateral (horizontal) direction epitaxial strained Si layer (channel region portion)
Show.
In the figure, an N-channel MIS field effect transistor having substantially the same structure as that of FIG. 1 is formed except that the Si layer 5 and the Si layer 6 are replaced with the SiGe layer 33 and the strained Si layer 34, respectively. .
In this embodiment, the same effect as in the first embodiment can be obtained, and the manufacturing method is somewhat complicated. However, a Si layer having a small lattice constant is sandwiched between SiGe layers having a large lattice constant from the left and right. Since the semiconductor layer can be formed, the lattice constant of the strained Si layer can be expanded from the left and right SiGe layers, and the carrier mobility can be increased, thereby further increasing the speed.
図２９は本発明の半導体装置における第３の実施例の模式側断面図（チャネル長方向）で、シリコン（Ｓｉ）基板を使用し、選択エピタキシャル成長技術を利用して、ＭＣＡＳＩＳＧＯＩＮ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２３は図１と同じ物を、３５は包囲型ゲート電極（ＣｏＳｉ２／ＷＳｉ）、３６はサリサイド層（ＣｏＳｉ２）を示している。
同図においては、包囲型ゲート電極の上面部が（ＣｏＳｉ２／ＷＳｉ）ゲート電極、それ以外の側面部及び下面部がＷＳｉゲート電極に形成されていること及びメタルソースドレインとなるサリサイド層（ＣｏＳｉ２）が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。
FIG. 29 is a schematic side sectional view (channel length direction) of the third embodiment in the semiconductor device of the present invention. A short channel formed in an MCASISSGOIN structure using a silicon (Si) substrate and utilizing a selective epitaxial growth technique. 1 to 23 are the same as those shown in FIG. 1, 35 is a surrounding gate electrode (CoSi 2 / WSi), and 36 is a salicide layer (CoSi). 2 ).
In the figure, the upper surface portion of the surrounding gate electrode is formed as a (CoSi 2 / WSi) gate electrode, the other side surface portion and the lower surface portion are formed as a WSi gate electrode, and a salicide layer (CoSi) serving as a metal source drain. 2 ), an N channel MIS field effect transistor having substantially the same structure as that of FIG. 1 is formed.
In this embodiment, the same effect as in the first embodiment can be obtained, and the manufacturing method is somewhat complicated. However, since the resistance of the source / drain region can be reduced, higher speed can be achieved.
図３０は本発明の半導体装置における第４の実施例の模式側断面図（チャネル長方向）で、シリコン（Ｓｉ）基板を使用し、選択エピタキシャル成長技術を利用して、ＭＣＡＳＩＳＧＯＩＮ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２３は図１と同じ物を示している。
同図においては、シリコン酸化膜（ＳｉＯ２）２がほぼ包囲型ゲート電極１４の直下部のみに形成され、それに関連してシリコン酸化膜（ＳｉＯ２）７で包囲された空孔８がより広く形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、より広い空孔を形成できるため、放熱性に優れ、またソースドレイン領域と半導体基板間の容量をさらに低減できるため、より高速化が可能である。
FIG. 30 is a schematic sectional side view (channel length direction) of the fourth embodiment in the semiconductor device of the present invention. The short channel is formed in the MCASISSGOIN structure by using the silicon (Si) substrate and utilizing the selective epitaxial growth technique. 1 shows a part of a semiconductor integrated circuit including N-channel MIS field effect transistors, and reference numerals 1 to 23 denote the same components as those in FIG.
In this figure, the silicon oxide film (SiO 2 ) 2 is formed almost only directly below the surrounding gate electrode 14, and the holes 8 surrounded by the silicon oxide film (SiO 2 ) 7 are wider in relation to this. An N-channel MIS field effect transistor having substantially the same structure as that shown in FIG. 1 is formed except that it is formed.
In this embodiment, the same effect as in the first embodiment can be obtained, and a wider hole can be formed. Therefore, heat dissipation is excellent, and the capacitance between the source / drain region and the semiconductor substrate can be further reduced. Higher speed is possible.
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例においては、単結晶半導体層成長補助膜としてＴｉＮ膜及びＷ膜を使用しているが、これらに限定されず、金属化合物（ＴａＮ等のバリアメタル）、単体金属（Ｔｉ、Ｍｏ、Ｃｏ等）、酸化物半導体（ＴｉＯ２、ＺｎＯ等）、化合物半導体（ＧａＡs、ＡｌＧａＡs等）・・・等であってもよい。
また上記実施例においては、成長半導体層としてＳｉ層の場合を説明しているが、これに限定されず、Ｓｉ基板にＳｉ系以外の半導体層あるいは化合物半導体層を形成してもよく、またＳｉ基板に限らず、化合物半導体基板を使用した場合にも本願発明の単結晶半導体層の形成法は有効である。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよいし、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
In the above embodiment, chemical vapor deposition is used when growing the semiconductor layer. However, the present invention is not limited to this, and molecular beam epitaxy (MBE) or metal organic chemical vapor deposition (MOCVD) is also used. Alternatively, atomic layer crystal growth (ALE) or any other crystal growth method may be used.
In the above-described embodiment, the TiN film and the W film are used as the single crystal semiconductor layer growth auxiliary film. However, the present invention is not limited to these. Metal compounds (barrier metals such as TaN), single metals (Ti, Mo, Co) Etc.), oxide semiconductors (TiO 2 , ZnO, etc.), compound semiconductors (GaAs, AlGaAs, etc.), etc.
In the above-described embodiments, the case where the Si layer is used as the growth semiconductor layer is described. However, the present invention is not limited to this, and a non-Si-based semiconductor layer or a compound semiconductor layer may be formed on the Si substrate. The method for forming a single crystal semiconductor layer of the present invention is effective not only when the substrate is used but also when a compound semiconductor substrate is used.
All of the above embodiments describe the case of forming an N-channel MIS field effect transistor. However, a P-channel MIS field effect transistor may be formed, or an N-channel and a P-channel MIS field effect transistor may be formed. Even if a CMOS coexisting with each other is formed, the present invention is established.
The gate electrode, the gate oxide film, the barrier metal, the conductive plug, the wiring, the insulating film, and the like are not limited to the above embodiments, and any material may be used as long as it has the same characteristics.
In addition, although all of the above embodiments describe the case where an enhancement type MIS field effect transistor is formed, a depletion type MIS field effect transistor may be formed. In this case, an epitaxial semiconductor layer having the opposite conductivity type is grown, or an epitaxial semiconductor layer having a similar structure is formed by growing an epitaxial semiconductor layer and then ion-implanting an impurity of the opposite conductivity type to convert the conductivity type. A MIS field effect transistor may be formed.
本願発明は、特に極めて高速で、高信頼且つ高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等に利用できる可能性がある。
The present invention is aimed at a MIS field effect transistor that is extremely fast, highly reliable, and highly integrated. However, the present invention is not limited to a high speed and can be used for all semiconductor integrated circuits equipped with a MIS field effect transistor. It is.
Moreover, it can be used not only as a semiconductor integrated circuit but also as a single individual semiconductor element.
In addition to the MIS field effect transistor, there is a possibility that it can be used for other field effect transistors, TFTs for liquid crystals (Thin Film Transistor), and the like.
１ ｐ型のシリコン（Ｓｉ）基板
２ シリコン酸化膜（ＳｉＯ２）
３ 素子分離領域のシリコン酸化膜（ＳｉＯ２）
４ シリコン酸化膜（ＳｉＯ２）
５ ｐ型の横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域部）
６ ｐ型の横（水平）方向エピタキシャルＳｉ層（チャネル領域部）
７ 空孔包囲用シリコン酸化膜（ＳｉＯ２）
８ 空孔
９ ｎ＋型ソース領域
１０ ｎ型ソース領域
１１ ｎ型ドレイン領域
１２ ｎ＋型ドレイン領域
１３ ゲート酸化膜（ＳｉＯ２）
１４ 包囲型ゲート電極（ＷＳｉ）
１５ サイドウォール（ＳｉＯ２）
１６ 燐珪酸ガラス（ＰＳＧ）膜
１７ シリコン窒化膜（Ｓｉ３Ｎ４）
１８ バリアメタル（ＴｉＮ）
１９ 導電プラグ（Ｗ）
２０ 層間絶縁膜（ＳｉＯＣ）
２１ バリアメタル（ＴａＮ）
２２ Ｃｕ配線（Ｃｕシード層含む）
２３ バリア絶縁膜（Ｓｉ３Ｎ４）
２４ シリコン窒化膜（Ｓｉ３Ｎ４）
２５ 単結晶半導体層成長補助膜（ＴｉＮ）
２６ 単結晶半導体層成長補助膜（Ｗ）
２７ 単結晶半導体層成長補助膜（ＴｉＮ）
２８ ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２９ 単結晶半導体層成長補助膜（ＴｉＮ）
３０ シリコン酸化膜（ＳｉＯ２）
３１ シリコン酸化膜（ＳｉＯ２）
３２ シリコン窒化膜（Ｓｉ３Ｎ４）
３３ ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域部）
３４ ｐ型の横（水平）方向エピタキシャル歪みＳｉ層（チャネル領域部）
３５ 包囲型ゲート電極（ＣｏＳｉ２／ＷＳｉ）
３６ サリサイド層（ＣｏＳｉ２）
1 p-type silicon (Si) substrate 2 silicon oxide film (SiO 2 )
3 Silicon oxide film (SiO 2 ) in element isolation region
4 Silicon oxide film (SiO 2 )
5 p-type lateral (horizontal) epitaxial Si layer (source / drain region)
6 p-type lateral (horizontal) direction epitaxial Si layer (channel region portion)
7 Silicon oxide film for enclosing holes (SiO 2 )
8 Hole 9 n + type source region 10 n type source region 11 n type drain region 12 n + type drain region 13 Gate oxide film (SiO 2 )
14 Surrounding gate electrode (WSi)
15 Side wall (SiO 2 )
16 Phosphorsilicate glass (PSG) film 17 Silicon nitride film (Si 3 N 4 )
18 Barrier metal (TiN)
19 Conductive plug (W)
20 Interlayer insulation film (SiOC)
21 Barrier metal (TaN)
22 Cu wiring (including Cu seed layer)
23 Barrier insulating film (Si 3 N 4 )
24 Silicon nitride film (Si 3 N 4 )
25 Single crystal semiconductor layer growth auxiliary film (TiN)
26 Single crystal semiconductor layer growth auxiliary film (W)
27 Single crystal semiconductor layer growth auxiliary film (TiN)
28 p-type longitudinal (vertical) direction epitaxial Si layer 29 single crystal semiconductor layer growth auxiliary film (TiN)
30 Silicon oxide film (SiO 2 )
31 Silicon oxide film (SiO 2 )
32 Silicon nitride film (Si 3 N 4 )
33 p-type lateral (horizontal) epitaxial SiGe layer (source / drain region)
34 p-type lateral (horizontal) epitaxial strained Si layer (channel region)
35 Surrounding gate electrode (CoSi 2 / WSi)
36 Salicide layer (CoSi 2 )
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