JP5185061B2 - MIS field effect transistor and method of manufacturing semiconductor substrate - Google Patents

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本発明はＳＯＩ(Silicon On Insulator)構造の半導体集積回路に係り、特に半導体基板(バルクウエハー)に、容易な製造プロセスにより、低コストの疑似歪みＳＯＩ基板を形成し、この疑似歪みＳＯＩ基板に、高速、低電力、高性能、高信頼(特に高温特性を保証)且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタ(ＭＩＳＦＥＴ)を含む半導体集積回路を形成することに関する。 The present invention relates to a semiconductor integrated circuit of SOI (S ilicon O n I nsulator ) structure, particularly in the semiconductor substrate (bulk wafer), the ease of manufacturing process, forming a pseudo-strained SOI substrate low cost, the pseudo strained SOI The present invention relates to forming a semiconductor integrated circuit including a high-speed, low-power, high-performance, high-reliability (particularly guaranteeing high-temperature characteristics) and highly integrated short-channel MIS field effect transistor (MISFET) on a substrate.

図２４は従来の第１のＭＩＳ電界効果トランジスタの模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、51はｐ型のシリコン基板、52は貼り合わせ用酸化膜、53はｐ型のＳＯＩ基板、54は素子分離領域形成用トレンチ及び埋め込み酸化膜、55はn+型ソースドレイン領域、56はｎ型ソースドレイン領域、57はゲート酸化膜(SiO2)、58はゲート電極(WSi／polySi)、59はサイドウォール(SiO2)、60はＰＳＧ膜、61はバリアメタル(Ti／TiN)、62は導電プラグ(W)、63はバリアメタル(Ti／TiN)、64はAl配線、65 はバリアメタル(Ti／TiN)を示している。
同図においては、ｐ型のシリコン基板51上に酸化膜52を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜54により島状に絶縁分離された薄膜のｐ型のＳＯＩ基板53が形成され、このｐ型のＳＯＩ基板53には慣例的なＮチャネルのＬＤＤ(Lightly Doped Drain)構造のＭＩＳ電界効果トランジスタが形成されている。
したがつて、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかし薄膜のＳＯＩ基板に形成するため、ソースドレイン領域のコンタクト抵抗が増大すること及び各要素の抵抗の低減がなされていないこと等から微細化を計っている割には高速化が達成されていないという欠点があった。
またＮチャネルのＭＩＳ電界効果トランジスタに特有であるドレイン近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として、従来技術のＬＤＤ構造を形成することにより、ショートチャネルのＭＩＳ電界効果トランジスタを形成しているために、不必要なソース領域にも低濃度領域が形成されてしまい、ソース領域の抵抗の低減ができないために、さらなる高速化及び高集積化が達成できないという欠点もあった。
またＳＯＩ基板下の導電体(半導体基板又は下層配線)に、ゲート電極に印加される電圧と異なる電圧が印加された場合、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったことによる高信頼性が達成されていないという欠点もあった。(オン／オフ状態が反対のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを形成するＣＭＯＳの場合は、一方のチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオフとなるが、他方のチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオンとなり、余分な電流が流れるばかりでなく、誤動作を引き起こす原因となる。この点がネックになり、低電力を目標とするＣＭＯＳ型半導体集積回路を製造することには難がある。)
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存しているため、大口径ウエハーにおいては製造バラツキの制御が極めて難しく、ＭＩＳ電界効果トランジスタの特性を許容範囲に制御することが難しいため、高速化及び高性能化を達成することが難しいという欠点もあった。
さらに、このようなＳＯＩ構造をつくるために、市販されている貼り合わせＳＯＩウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの３倍程度と極めてコスト高であるという欠点もあった FIG. 24 is a schematic sectional side view of a conventional first MIS field effect transistor, showing a part of a semiconductor integrated circuit including an N-channel MIS field effect transistor having an SOI structure formed using a bonded SOI wafer. 51 is a p-type silicon substrate, 52 is an oxide film for bonding, 53 is a p-type SOI substrate, 54 is a trench for forming an element isolation region and a buried oxide film, 55 is an n + type source / drain region, and 56 is n-type source / drain region, 57 is a gate oxide film (SiO 2 ), 58 is a gate electrode (WSi / polySi), 59 is a sidewall (SiO 2 ), 60 is a PSG film, 61 is a barrier metal (Ti / TiN), 62 represents a conductive plug (W), 63 represents a barrier metal (Ti / TiN), 64 represents an Al wiring, and 65 represents a barrier metal (Ti / TiN).
In the figure, a thin film p-type SOI substrate 53 bonded to a p-type silicon substrate 51 via an oxide film 52 and insulated and isolated in an island shape by a trench for forming an element isolation region and a buried oxide film 54. There are formed, in the customary N-channel LDD (L ightly D oped D rain ) MIS field-effect transistor structure is formed in the SOI substrate 53 of the p-type.
Therefore, the junction capacitance can be reduced by forming a source / drain region surrounded by an insulating film, the depletion layer capacitance can be reduced by completely depleting the SOI substrate, and the threshold voltage can be reduced by improving the subthreshold characteristics. Compared to a semiconductor integrated circuit formed of a MIS field effect transistor formed on a normal bulk wafer by removing a contact region from the SOI substrate, it is possible to achieve higher speed, lower power, and higher integration.
However, since it is formed on a thin-film SOI substrate, the contact resistance of the source / drain region is increased and the resistance of each element is not reduced, so that speeding up has not been achieved for miniaturization. There was a drawback.
In addition, as a means for improving the deterioration of the transfer conductance over the lifetime due to the hot carrier effect generated due to the strong electric field near the drain, which is peculiar to the N channel MIS field effect transistor, a short circuit is formed by forming a conventional LDD structure. Since the channel MIS field-effect transistor is formed, a low concentration region is also formed in an unnecessary source region, and the resistance of the source region cannot be reduced, so that higher speed and higher integration are achieved. There was also the disadvantage that it was not possible.
In addition, when a voltage different from the voltage applied to the gate electrode is applied to the conductor (semiconductor substrate or lower layer wiring) under the SOI substrate, a minute back channel leak generated at the bottom of the SOI substrate cannot be prevented. There was also a drawback that reliability was not achieved. (In the case of a CMOS that forms N-channel and P-channel MIS field-effect transistors whose on / off states are opposite, the back channel of the MIS field-effect transistor of one channel is always off, but the MIS field of the other channel is The back channel of the effect transistor is always turned on, causing not only an excessive current to flow, but also causing a malfunction, which is a bottleneck in manufacturing a CMOS type semiconductor integrated circuit aiming at low power. There is difficulty.)
In addition, since the channel length that determines various characteristics of the MIS field effect transistor depends on the control of the gate length by photolithography technology, it is very difficult to control the manufacturing variation in a large-diameter wafer, and the characteristics of the MIS field effect transistor are Since it is difficult to control within an allowable range, there is a drawback that it is difficult to achieve high speed and high performance.
Furthermore, in order to create such an SOI structure, a commercially available bonded SOI wafer must be purchased, and even if it depends on the cost reduction technology of the wafer manufacturer, it is about three times as large as the bulk wafer at the mass production stage. There was also a disadvantage that it was extremely expensive

図２５は従来の第２のＭＩＳ電界効果トランジスタの模式側断面図で、ＳＩＭＯＸ(Separation by Implanted Oxygen)法を使用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、51、54〜65は図24と同じ物を、66 はｐ型の歪みシリコン(Si)層、67 はｐ型のエピタキシャルシリコンゲルマニウム(SiGe)層、68は埋め込み酸化膜(ＳＩＭＯＸ法により形成したSiO2)を示している。
同図においては、ｐ型のシリコン基板51上にｐ型のエピタキシャルSiGe層67が積層され、このSiGe層67に酸素イオンを注入し、高温の熱処理によりSiGe層67内部に埋め込み酸化膜68を形成した後、SiGe層67上にｐ型の歪みエピタキシャルシリコン層66を積層させた歪みＳＯＩ基板に慣例的なＮチャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成されている。
したがって、第１の従来例と同様の効果が得られ、さらに歪みシリコン基板を使用しているため、通常のシリコン基板よりも大きなキャリア移動度が得られるが、ＳＩＭＯＸ法により形成する酸化膜の膜厚の制御が難しく、したがって完全空乏型の歪みシリコン層を得ることが難しいため、速度特性が安定しないという欠点があった。
また第１の従来例と同様の欠点は依然として改善されておらず、さらにＳＩＭＯＸ法によるＳＯＩ基板の形成を行うため、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために、極めて長い製造時間を要することによるコスト高の問題、あるいは10インチ〜12インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復による特性の不安定性等の欠点があった。 Figure 25 is a schematic side sectional view of the second MIS field effect transistor of the prior art, a semiconductor integrated including SIMOX (S eparation by Im planted Ox ygen) method MIS field effect transistor of N-channel SOI structure formed using the A part of the circuit is shown, 51 and 54 to 65 are the same as in FIG. 24, 66 is a p-type strained silicon (Si) layer, 67 is a p-type epitaxial silicon germanium (SiGe) layer, and 68 is a buried layer An oxide film (SiO 2 formed by the SIMOX method) is shown.
In the figure, a p-type epitaxial SiGe layer 67 is laminated on a p-type silicon substrate 51, oxygen ions are implanted into the SiGe layer 67, and a buried oxide film 68 is formed in the SiGe layer 67 by high-temperature heat treatment. After that, a conventional N-channel LDD MIS field effect transistor is formed on the strained SOI substrate in which the p-type strained epitaxial silicon layer 66 is laminated on the SiGe layer 67.
Therefore, the same effect as that of the first conventional example can be obtained, and since a strained silicon substrate is used, a carrier mobility higher than that of a normal silicon substrate can be obtained, but an oxide film formed by the SIMOX method. Since it is difficult to control the thickness, and thus it is difficult to obtain a fully depleted strained silicon layer, there is a drawback that the speed characteristics are not stable.
In addition, the same disadvantages as in the first conventional example have not been improved yet, and an SOI substrate is formed by the SIMOX method, so that an extremely expensive high-dose ion implantation machine must be purchased and a high dose is required. Problems such as high cost due to extremely long production time for ion implantation of oxygen, or instability of characteristics due to repair of crystal defects by oxygen ion implantation in the use of large-diameter wafers of 10 to 12 inches There were drawbacks.

本発明が解決しょうとする課題は、従来例に示されるように、高速性を改善したＭＩＳ電界効果トランジスタを得るためには完全空乏化させた薄膜のＳＯＩ基板が必要とされ、この薄膜化されたＳＯＩ基板にソースドレイン領域を形成するため、導電プラグ形成用の層間絶縁膜のエッチングの際、ソースドレイン領域を形成しているＳＯＩ基板がオーバーエッチングされることは避けられず、導電プラグとのコンタクトは取れるもののソースドレイン領域のコンタクト抵抗が増大してしまうこと、また容量の低減はできるものの薄層のソースドレイン領域の抵抗及びゲート電極の抵抗が低減できないこと等により微細化している割には高速化が達成できなかったこと、ＣＭＯＳを形成する場合またはＳＯＩ基板上にゲート電極に印加される電圧と異なる電圧が印加される下層配線(半導体基板を含む)が存在する場合、バックチャネルリークを防止できないことによる高信頼性が得られなかったこと、ＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存しているため、大口径ウエハーにおける製造バラツキの制御性が悪いことにより、安定した特性を有するＭＩＳ電界効果トランジスタを得ることが難しいことによる高速化及び高性能化が難しかったこと、またＳＯＩ構造を形成するために、貼り合わせＳＯＩウエハーを使用しても、あるいはＳＩＭＯＸ法によりＳＯＩ基板を形成しても、現状の技術においては歩留りが悪く、かなりのコスト高になるため、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと、またＭＩＳ電界効果トランジスタの超高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、許容温度範囲を保証できなくなりつつあるという問題には何らの対策も得られていなかったことである。   The problem to be solved by the present invention is that, as shown in the prior art, in order to obtain a MIS field effect transistor with improved high speed, a fully depleted thin film SOI substrate is required. Since the source / drain region is formed in the SOI substrate, it is inevitable that the SOI substrate forming the source / drain region is over-etched when the interlayer insulating film for forming the conductive plug is etched. Although contact can be made, the contact resistance of the source / drain region increases, and although the capacitance can be reduced, the resistance of the thin source / drain region and the resistance of the gate electrode cannot be reduced, etc. The increase in speed could not be achieved, the power applied to the gate electrode when forming the CMOS or on the SOI substrate. When a lower layer wiring (including a semiconductor substrate) to which a different voltage is applied exists, high reliability due to the inability to prevent back channel leakage cannot be obtained, and the channel that determines various characteristics of the MIS field effect transistor Since the length depends on the control of the gate length by the photolithography technology, the controllability of the manufacturing variation in the large-diameter wafer is poor, so that it is difficult to obtain a MIS field effect transistor having stable characteristics, and Even if a bonded SOI wafer is used to form an SOI structure or an SOI substrate is formed by the SIMOX method, the current technology has a poor yield, and it is difficult to achieve high performance. Because of the high cost, it can be used only for high value-added special purpose products. The technology that can be applied to various general-purpose products was lacking, and the temperature rise due to the heat generated by the ultra-high speed of the MIS field-effect transistor deteriorates the speed characteristics at high temperatures, and the allowable temperature range cannot be guaranteed. There were no measures taken.

上記課題は、半導体基板あるいは直下部に酸化膜を有する半導体基板と、前記半導体基板上に筒状構造を有し、選択的に積層された縦方向(半導体基板の主面に垂直方向)エピタキシャル半導体層と、前記縦方向エピタキシャル半導体層の内側面に接し、一定の幅を有して設けられた、前記縦方向エピタキシャル半導体層より格子定数がやや大きい横方向(半導体基板の主面に平行方向)エピタキシャル半導体層と、前記横方向エピタキシャル半導体層の上部側面間に設けられた導電膜と、前記導電膜の底面の一部に接し、且つ前記横方向エピタキシャル半導体層の内側面に接して、一定の幅に設けられた絶縁膜と、前記導電膜の残りの底面直下及び前記絶縁膜の側面間に設けられた空孔と、前記縦方向エピタキシャル半導体層の外側面にゲート絶縁膜を介して設けられたゲート電極と、少なくとも、前記縦方向エピタキシャル半導体層の上部に設けられたドレイン領域(あるいはソース領域)と前記ドレイン領域(あるいはソース領域)と離間して前記ドレイン領域(あるいはソース領域)に相対して前記縦方向エピタキシャル半導体層の下部に設けられたソース領域(あるいはドレイン領域)と、前記ドレイン領域、前記ソース領域及び前記ゲート電極に配設された配線体とを備えてなる本発明のＭＩＳ電界効果トランジスタによって解決される。   An object of the present invention is to provide a semiconductor substrate or a semiconductor substrate having an oxide film directly underneath, and a vertically laminated (vertical direction to the main surface of the semiconductor substrate) epitaxial semiconductor having a cylindrical structure on the semiconductor substrate. A layer and a lateral direction (parallel to the main surface of the semiconductor substrate) provided in contact with the inner side surface of the longitudinal epitaxial semiconductor layer and having a certain width, and having a slightly larger lattice constant than the longitudinal epitaxial semiconductor layer An epitaxial semiconductor layer, a conductive film provided between upper lateral surfaces of the lateral epitaxial semiconductor layer, a part of a bottom surface of the conductive film, and an inner side surface of the lateral epitaxial semiconductor layer; The insulating film provided in the width, the vacancy provided directly under the remaining bottom surface of the conductive film and between the side surfaces of the insulating film, and the gate insulation on the outer surface of the vertical epitaxial semiconductor layer. A gate electrode provided through an edge film, and at least the drain region (or source region) and the drain region (or source region) provided above the longitudinal epitaxial semiconductor layer and the drain region (or source region). Or a source region (or drain region) provided below the vertical epitaxial semiconductor layer relative to the source region), and a wiring body disposed in the drain region, the source region, and the gate electrode. This is solved by the MIS field effect transistor of the present invention.

本発明によれば、貼り合わせＳＯＩ構造の半導体基板を使用することなく、通常の半導体基板を使用して選択的に形成した完全空乏型の筒状構造の半導体層にドレイン領域、チャネル領域、ソース領域を形成でき、ソース領域により電気的に半導体基板と絶縁分離された筒状構造の半導体層を形成できるため、疑似ＳＯＩ構造を形成することが可能で、ドレイン領域の接合容量を低減(実質ゼロ)することができる。(半導体基板と同じ電圧が印加される場合のソース領域の接合容量もゼロで、異なる電圧が印加される場合のソース領域の接合容量は低減できないし、また絶縁膜上に島状に絶縁分離されたシリコン基板があるわけではないため、いわゆるＳＯＩ構造ではなく、疑似ＳＯＩ構造と称している。)
また完全空乏化した疑似ＳＯＩ基板を容易に形成できるため、空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また半導体基板上に、半導体基板と同じ第１の半導体を、筒状構造を有して縦方向にエピタキシャル成長させ、この第1の半導体層に自己整合して、格子定数がやや大きい第２の半導体を横方向にエピタキシャル成長させることにより、容易に第１の半導体層を歪み半導体層に変形でき、この歪み半導体層にチャネルを形成できるため、キャリア移動度を1.5倍〜２倍程度に増加させることができるので、高速化が可能となる。
また第２の半導体層間に絶縁膜を介して、自己整合して放熱用の空孔を形成できるので、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制できるため、セルフヒーティング現象(温度上昇によるトランジスタの速度特性の劣化現象)を防止でき、保証温度範囲の広い半導体集積回路の形成が可能である。(半導体においては、温度が上がるとキャリア移動度が減少するため、ＭＩＳ電界効果トランジスタの速度が落ちる。)
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
またチャネルをゲート電極で完全に包囲できるので、極めてリーク特性に優れ、バックチャネルリークを完全に抑制したＭＩＳ電界効果トランジスタを得ることができ、高性能なＣＭＯＳ型半導体集積回路を形成することも可能である。
またＮチャネルのＭＩＳ電界効果トランジスタに特有であるドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として形成する低濃度領域をドレイン領域のみに形成し、ソース領域には設けずに形成できるため、ソース領域の抵抗の低減が可能であり、耐圧を劣化させずによりチャネル長を微細にすることもできる。
また高誘電率を有するTa2O5をゲート絶縁膜として使用できるため、ゲート絶縁膜の厚膜化が可能で、ゲート電極とチャネルを形成する半導体層間の微小な電流リークの改善及びゲート容量の低減も可能である。
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン膜(半導体層)を使用せずに、低抵抗な低融点金属からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。
また積層する筒状構造の歪み半導体層に自己整合して、各要素(低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜、ゲート電極、格子定数がやや大きい第２の半導体層、放熱用空孔及び放熱用空孔の栓兼ドレイン接続領域の導電膜)を形成することもできる。
即ち、高価なＳＯＩ構造を有する半導体基板を使用することなく、半導体基板に容易なプロセスで形成した筒状構造の歪み半導体層を使用することにより、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保証温度範囲が広い半導体集積回路の製造を可能とする、高速、低電力、高信頼、高性能及び高集積を併せ持つ放熱用空孔付のチャネル包囲型低抵抗メタルゲート電極を有する疑似歪みＳＯＩ構造の縦型のＭＩＳ電界効果トランジスタを得ることができる。 According to the present invention, a drain region, a channel region, and a source are formed on a semiconductor layer of a fully depleted cylindrical structure that is selectively formed using a normal semiconductor substrate without using a semiconductor substrate having a bonded SOI structure. Since a semiconductor layer having a cylindrical structure that is electrically isolated from the semiconductor substrate by the source region can be formed, a pseudo SOI structure can be formed, and the junction capacitance of the drain region can be reduced (substantially zero). )can do. (The junction capacitance of the source region when the same voltage as the semiconductor substrate is applied is also zero, and the junction capacitance of the source region when a different voltage is applied cannot be reduced, and it is isolated and isolated in an island shape on the insulating film. (This is not a so-called SOI structure but a pseudo-SOI structure because there is no silicon substrate.)
In addition, since a fully depleted pseudo SOI substrate can be easily formed, the threshold voltage can be reduced by reducing the depletion layer capacitance and improving the subthreshold characteristics.
A second semiconductor having a slightly larger lattice constant is formed on the semiconductor substrate by epitaxially growing the same first semiconductor as the semiconductor substrate in the longitudinal direction with a cylindrical structure and self-aligning with the first semiconductor layer. Can be easily deformed into a strained semiconductor layer, and a channel can be formed in the strained semiconductor layer, so that the carrier mobility can be increased by about 1.5 to 2 times. Because it is possible, speeding up becomes possible.
In addition, since a heat-dissipating hole can be formed in a self-aligned manner via an insulating film between the second semiconductor layers, a temperature increase due to heat generated due to an increase in the speed of the MIS field effect transistor can be suppressed. It is possible to prevent (degradation phenomenon of transistor speed characteristics due to temperature rise) and to form a semiconductor integrated circuit with a wide guaranteed temperature range. (In semiconductors, the carrier mobility decreases as the temperature increases, so the speed of the MIS field effect transistor decreases.)
Further, the channel length for determining various characteristics of the MIS field effect transistor can be determined by the growth thickness of the epitaxial semiconductor layer having good controllability and the diffusion of impurities by heat treatment without depending on the control of the gate length by the photolithography technique. In addition, a MIS field effect transistor having stable characteristics can be obtained even in a large-diameter wafer.
In addition, since the channel can be completely surrounded by the gate electrode, it is possible to obtain a MIS field effect transistor that has extremely excellent leakage characteristics and completely suppresses back channel leakage, and can also form a high-performance CMOS semiconductor integrated circuit. It is.
In addition, a low concentration region is formed only in the drain region, which is formed as a means for improving the deterioration of transfer conductance over the lifetime due to the hot carrier effect caused by the strong electric field in the vicinity of the drain region, which is peculiar to the N channel MIS field effect transistor. Since the source region can be formed without being provided, the resistance of the source region can be reduced, and the channel length can be reduced without deteriorating the breakdown voltage.
In addition, Ta 2 O 5 having a high dielectric constant can be used as the gate insulating film, so that the gate insulating film can be made thicker, which can improve the minute current leakage between the gate electrode and the semiconductor layer forming the channel and reduce the gate capacitance. Reduction is also possible.
In addition, the source / drain region, which requires high-temperature heat treatment to activate the impurity region, can be formed in a self-aligned manner before forming the gate electrode, so that a low resistance and low melting point can be obtained without using a polycrystalline silicon film (semiconductor layer) Since the gate electrode made of metal can be formed, the resistance of the gate electrode wiring can be reduced and the depletion layer capacitance at the gate electrode can be removed, so that the power can be reduced by reducing the threshold voltage.
In addition, each element (low concentration and high concentration drain region, high concentration source region, gate oxide film, gate electrode, second semiconductor having a slightly larger lattice constant) is self-aligned with the stacked strained semiconductor layer. A layer, a heat-dissipating hole, and a conductive film in the plug-and-drain connection region of the heat-dissipating hole) can be formed.
That is, without using a semiconductor substrate having an expensive SOI structure, a strained semiconductor layer having a cylindrical structure formed on the semiconductor substrate by an easy process can be used, so that high-speed and large-capacity communication, portable information terminals, various electronic machines A channel-enclosed type with holes for heat dissipation that combines high speed, low power, high reliability, high performance, and high integration that enables the manufacture of semiconductor integrated circuits with a wide guaranteed temperature range that can be used for equipment, space related equipment, etc. A vertical MIS field effect transistor having a pseudo-strained SOI structure having a low-resistance metal gate electrode can be obtained.

本願発明は、半導体基板に絶縁膜を埋め込んだ素子分離領域形成用のトレンチを選択的に設け、この素子分離領域形成用のトレンチの底部にはチャネルストッパー領域を設けている。この絶縁分離された半導体基板上に、半導体基板と同じ第１の半導体層を、筒状構造を有して縦方向にエピタキシャル成長させ、この第１の半導体層に自己整合して、格子定数がやや大きい第２の半導体層を横方向にエピタキシャル成長させることにより、第１の半導体層を歪み半導体層に変形させる。この第２の半導体層の上部側面を除く側面に接して薄膜の絶縁膜を設け、この絶縁膜の側面間を空孔となし、この空孔に栓をするように、第２の半導体層の上部側面間に選択気相成長導電膜を設ける。一方歪み半導体層の外側面にはゲート絶縁膜を介してゲート電極を設ける。歪み半導体層及び第２の半導体層の上部には高濃度及び低濃度のドレイン領域を設け、歪み半導体層及び第２の半導体層の下部且つ半導体基板の表面には高濃度のソース領域を設けておき、導電プラグを介して配線体をそれぞれ接続している構造の縦型のＭＩＳ電界効果トランジスタを形成したものである。   In the present invention, a trench for forming an element isolation region in which an insulating film is embedded in a semiconductor substrate is selectively provided, and a channel stopper region is provided at the bottom of the trench for forming the element isolation region. On the insulated semiconductor substrate, the same first semiconductor layer as the semiconductor substrate is epitaxially grown in the vertical direction with a cylindrical structure, and self-aligned with the first semiconductor layer so that the lattice constant is slightly higher. The first semiconductor layer is transformed into a strained semiconductor layer by epitaxially growing a large second semiconductor layer in the lateral direction. A thin insulating film is provided in contact with the side surface excluding the upper side surface of the second semiconductor layer, a gap is formed between the side surfaces of the insulating film, and the holes of the second semiconductor layer are plugged. A selective vapor deposition conductive film is provided between the upper side surfaces. On the other hand, a gate electrode is provided on the outer surface of the strained semiconductor layer through a gate insulating film. High-concentration and low-concentration drain regions are provided above the strained semiconductor layer and the second semiconductor layer, and high-concentration source regions are provided below the strained semiconductor layer and the second semiconductor layer and on the surface of the semiconductor substrate. In addition, a vertical MIS field effect transistor having a structure in which wiring bodies are connected via conductive plugs is formed.

全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、平面図においては、図を見易くするため、配線及び導電プラグは省略しており、波線の矩形は電極コンタクト用のビアを示している。また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１及び図２は本発明の縦型のＭＩＳ電界効果トランジスタにおける第１の実施例(図１は模式側断面図、図２は模式平面図)で、ｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1は1015cm−3程度のｐ型のシリコン(Si)基板、2は素子分離領域形成用のトレンチ及び埋め込み絶縁膜(SiO2)、3は1017cm−3程度のｐ型チャネルストッパー領域、4は高さ200nm程度、幅50nm程度、濃度1016cm−3程度の筒状構造のｐ型のエピタキシャルシリコン層(歪みSi層)、5は10nm程度の酸化膜(SiO2)、6は30nm程度の窒化膜(Si3N4)、7は幅30nm程度、濃度1016cm−3程度のｐ型のエピタキシャルシリコンゲルマニウム層(SiGe、Ge濃度30％程度)、8は20nm程度の窒化膜(Si3N4)、9aは1020cm−3程度のn+型ソース領域、9bは1017cm−3程度のｎ型ドレイン領域、9cは1020cm−3程度のn+型ドレイン領域、10は40nm程度の選択気相成長タングステン(W)膜(空孔の栓兼ドレイン接続領域)、11は放熱用空孔、12は10nm程度のゲート酸化膜(Ta2O5／SiO2)、13は膜厚100nm程度のゲート電極(Al)、14は50nm程度の酸化膜(SiO2)、15は160nm程度の燐珪酸ガラス(ＰＳＧ)、16は400nm程度の酸化膜(SiO2)、17は10nm程度のバリアメタル(TiN)、18は導電プラグ(W)、19は50nm程度のバリアメタル(TiN)、20は500nm程度のAl 配線、21は50nm程度のバリアメタル(TiN)を示している。
同図においては、ｐ型のシリコン基板1に絶縁膜を埋め込んだ素子分離領域形成用のトレンチ2が選択的に設けられ、この素子分離領域形成用のトレンチ2底部にはｐ型チャネルストッパー領域3が設けられている。この絶縁分離されたｐ型のシリコン基板1上に選択的に筒状構造(中抜き柱状構造)のｐ型のエピタキシャルシリコン層(歪みSi層)4が設けられ、この歪みSi層4の内側面に接してｐ型のエピタキシャルSiGe層7が設けられ、このSiGe層7の上部側面を除く側面に接して薄膜の窒化膜(Si3N4)8が設けられ、この窒化膜8の側面間は空孔1lとなっており、この空孔11に栓をするように、SiGe層7の上部側面間にはタングステン膜10が設けられている。一方歪みSi層4の外側面にはゲート酸化膜(Ta2O5／SiO2)12を介してゲート電極13が設けられている。また歪みSi層4及びSiGe層7の上部にはn+型ドレイン領域9c及びｎ型ドレイン領域9bが設けられ、歪みSi層4及びSiGe層7の下部且つｐ型のシリコン基板1の表面にはn+型ソース領域9aが設けられ、バリアメタル17を有する導電プラグ18を介して上下にバリアメタル(19、21)を有するAl 配線20にそれぞれ接続されている構造の縦型のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。(チャネル長は30nm程度に形成される。)
図２における( )内の数字、11はタングステン膜(空孔の栓兼ドレイン接続領域)10直下に存在する空孔を、9a、9b、9cは下部より歪みSi層4に形成されるn+型ソース領域、ｎ型ドレイン領域、n+型ドレイン領域を示している。ｐ型のエピタキシャルシリコン層4は格子定数のやや大きいｐ型のエピタキシャルSiGe層7による引っ張り応力のために格子間隔が広げられ、歪みSi層4となり、この歪みSi層4に形成されるＭＩＳ電界効果トランジスタのキャリア移動度は1.5倍程度に増加している。
したがって、貼り合わせＳＯＩ構造の半導体基板を使用することなく、通常の半導体基板を使用して選択的に形成した完全空乏型の筒状構造の歪み半導体層にドレイン領域、チャネル領域、ソース領域を形成でき、ソース領域により電気的に半導体基板と絶縁分離された歪み半導体層を形成できるため、完全空乏化した疑似ＳＯＩ構造を容易に形成することが可能で、ドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。(ソースドレイン領域の一方のドレイン領域だけしか接合容量を低減できないので、疑似 ＳＯＩ構造と称している。)
また縦方向及び横方向のエピタキシャル成長により、自己整合して、容易に完全空乏型の歪み半導体層を形成できるため、極めて高速なＭＩＳ電界効果トランジスタを得ることができる。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散(特に極浅拡散層は必要ではない)により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
またチャネル領域をゲート電極で完全に包囲できるので、バックチャネルリークを完全に抑制でき、極めてリーク特性に優れた高性能及び高信頼のＭＩＳ電界効果トランジスタを得ることができる。
またＮチャネルのＭＩＳ電界効果トランジスタに特有であるドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として形成する低濃度領域をドレイン領域のみに形成し、ソース領域には設けずに形成できるため、ソース領域の抵抗の低減が可能であり、耐圧を劣化させずによりチャネル長を微細にすることもできる。
また高誘電率を有するTa2O5をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極と歪み半導体層間の微小な電流リークの改善及びゲート容量の低減も可能である。
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン膜(半導体層)を使用せずに、低抵抗な低融点金属(Al)からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。
また筒状構造のエピタキシャル半導体層(歪み半導体層)に自己整合して、各要素(低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜、ゲート電極、バリアメタル、放熱用空孔、導電膜(放熱用空孔の栓兼ドレイン接続領域)及び横方向のエピタキシャル半導体層(歪み半導体層に引っ張り応力を与える格子定数のやや大きい半導体層))を形成することもできる。
また放熱用空孔付のＭＩＳ電界効果トランジスタを形成できるため、高速化によって発生する熱による温度上昇を予防でき、許容温度範囲での速度特性の劣化を改善することもできる。
この結果、高価なＳＯＩ構造を有する半導体基板を使用することなく、半導体基板に容易なプロセスで形成した筒状構造の歪み半導体層を使用することにより、高速、低電力、高信頼、高性能及び高集積を併せ持つ放熱用空孔付のチャネル包囲型低抵抗メタルゲート電極を有する疑似歪みＳＯＩ構造の縦型のＭＩＳ電界効果トランジスタを得ることができる。 Throughout the drawings, the same object is denoted by the same reference numeral. However, the diagonal lines in the side cross-sectional view are shown only on the main insulating film, and the wiring is drawn with a slight back-and-forth displacement. In the plan view, the wiring and the conductive plug are omitted for easy understanding of the drawing. The wavy rectangles indicate vias for electrode contacts. Moreover, in order to show the principal part of invention, the size of the horizontal direction and the vertical direction does not show the exact dimension.
1 and 2 show a first embodiment (FIG. 1 is a schematic side sectional view, FIG. 2 is a schematic plan view) of a vertical MIS field effect transistor according to the present invention, which is formed using a p-type silicon substrate. 1 shows a part of a semiconductor integrated circuit including a short-channel N-channel MIS field effect transistor, where 1 is a p-type silicon (Si) substrate of about 10 15 cm −3 , and 2 is for element isolation region formation. Trench and buried insulating film (SiO 2 ), 3 is a p-type channel stopper region of about 10 17 cm −3 , 4 is a p-type of a cylindrical structure with a height of about 200 nm, a width of about 50 nm, and a concentration of about 10 16 cm −3 Epitaxial silicon layer (strained Si layer), 5 is an oxide film (SiO 2 ) of about 10 nm, 6 is a nitride film (Si 3 N 4 ) of about 30 nm, 7 is a width of about 30 nm, and a concentration of about 10 16 cm −3 p-type epitaxial silicon germanium layer (SiGe, Ge concentration about 30%), 8 is about 20 nm nitride film (Si 3 N 4 ), 9a is 10 20 cm N + -type source region of about −3 , 9b is an n-type drain region of about 10 17 cm −3 , 9c is an n + -type drain region of about 10 20 cm −3 , and 10 is a selective vapor growth tungsten (about 40 nm) W) film (hole plug and drain connection region), 11 is a heat dissipation hole, 12 is a gate oxide film (Ta 2 O 5 / SiO 2 ) of about 10 nm, and 13 is a gate electrode (Al ), 14 is an oxide film (SiO 2 ) of about 50 nm, 15 is a phosphosilicate glass (PSG) of about 160 nm, 16 is an oxide film (SiO 2 ) of about 400 nm, 17 is a barrier metal (TiN) of about 10 nm, 18 Denotes a conductive plug (W), 19 denotes a barrier metal (TiN) of about 50 nm, 20 denotes an Al wiring of about 500 nm, and 21 denotes a barrier metal (TiN) of about 50 nm.
In the figure, a trench 2 for forming an element isolation region in which an insulating film is buried in a p-type silicon substrate 1 is selectively provided, and a p-type channel stopper region 3 is formed at the bottom of the trench 2 for forming the element isolation region. Is provided. A p-type epitaxial silicon layer (strained Si layer) 4 having a cylindrical structure (hollow columnar structure) is selectively provided on the insulated p-type silicon substrate 1, and the inner surface of the strained Si layer 4 is provided. A p-type epitaxial SiGe layer 7 is provided in contact with the thin film, and a thin nitride film (Si 3 N 4 ) 8 is provided in contact with the side surface except the upper side surface of the SiGe layer 7. A tungsten film 10 is provided between the upper side surfaces of the SiGe layer 7 so as to form holes 1 l and plug the holes 11. On the other hand, a gate electrode 13 is provided on the outer surface of the strained Si layer 4 via a gate oxide film (Ta 2 O 5 / SiO 2 ) 12. An n + type drain region 9c and an n type drain region 9b are provided above the strained Si layer 4 and SiGe layer 7, and below the strained Si layer 4 and SiGe layer 7 and on the surface of the p type silicon substrate 1. A vertical N-channel MIS having a structure in which an n + -type source region 9a is provided and is connected to an Al wiring 20 having a barrier metal (19, 21) above and below via a conductive plug 18 having a barrier metal 17 A field effect transistor is formed. (The channel length is about 30 nm.)
In FIG. 2, the numbers in parentheses (), 11 are vacancies immediately below the tungsten film (hole plug / drain connection region) 10, and 9 a, 9 b, and 9 c are n + formed in the strained Si layer 4 from below. A type source region, an n type drain region, and an n + type drain region are shown. In the p-type epitaxial silicon layer 4, the lattice spacing is widened due to the tensile stress caused by the p-type epitaxial SiGe layer 7 having a slightly larger lattice constant, resulting in a strained Si layer 4. The MIS field effect formed in the strained Si layer 4 The carrier mobility of the transistor has increased by about 1.5 times.
Therefore, without using a bonded SOI structure semiconductor substrate, a drain region, a channel region, and a source region are formed in a strained semiconductor layer having a completely depleted cylindrical structure that is selectively formed using a normal semiconductor substrate. In addition, since a strained semiconductor layer that is electrically isolated from the semiconductor substrate can be formed by the source region, a fully depleted pseudo SOI structure can be easily formed, and the junction capacitance of the drain region can be reduced (substantially zero). ), The threshold voltage can be reduced by reducing the depletion layer capacitance and improving the subthreshold characteristics. (Since the junction capacitance can be reduced only by one drain region of the source / drain region, it is called a pseudo SOI structure.)
In addition, since a fully depleted strained semiconductor layer can be easily formed by self-alignment by vertical and lateral epitaxial growth, an extremely high-speed MIS field effect transistor can be obtained.
The channel length that determines various characteristics of the MIS field-effect transistor does not depend on the control of the gate length by the photolithography technique, and the diffusion thickness of the epitaxial semiconductor layer with good controllability and impurity diffusion (especially extremely shallow) Therefore, a MIS field effect transistor having stable characteristics can be obtained even for a large-diameter wafer.
Further, since the channel region can be completely surrounded by the gate electrode, the back channel leakage can be completely suppressed, and a high performance and highly reliable MIS field effect transistor having extremely excellent leakage characteristics can be obtained.
In addition, a low concentration region is formed only in the drain region, which is formed as a means for improving the deterioration of transfer conductance over the lifetime due to the hot carrier effect caused by the strong electric field in the vicinity of the drain region, which is peculiar to the N channel MIS field effect transistor. Since the source region can be formed without being provided, the resistance of the source region can be reduced, and the channel length can be reduced without deteriorating the breakdown voltage.
In addition, Ta 2 O 5 having a high dielectric constant can be used as the gate oxide film, so that the gate oxide film can be made thicker, minimizing current leakage between the gate electrode and the strained semiconductor layer, and reducing the gate capacitance. It is.
In addition, the source / drain region, which requires high-temperature heat treatment to activate the impurity region, can be formed in a self-aligned manner before forming the gate electrode, so that a low resistance and low melting point can be obtained without using a polycrystalline silicon film (semiconductor layer) Since the gate electrode made of metal (Al) can be formed, the resistance of the gate electrode wiring can be reduced and the depletion layer capacitance at the gate electrode can be removed, so that the power can be reduced by reducing the threshold voltage.
Each element (low concentration and high concentration drain region, high concentration source region, gate oxide film, gate electrode, barrier metal, heat radiation space) is self-aligned with the cylindrical epitaxial semiconductor layer (strained semiconductor layer). It is also possible to form a hole, a conductive film (a plug and drain connection region of a heat dissipation hole) and a lateral epitaxial semiconductor layer (a semiconductor layer having a slightly larger lattice constant that gives a tensile stress to the strained semiconductor layer).
Further, since a MIS field effect transistor with holes for heat dissipation can be formed, temperature rise due to heat generated by high speed can be prevented, and deterioration of speed characteristics in an allowable temperature range can be improved.
As a result, by using a strained semiconductor layer having a cylindrical structure formed on a semiconductor substrate by an easy process without using a semiconductor substrate having an expensive SOI structure, high speed, low power, high reliability, high performance and A vertical strained MIS field effect transistor having a pseudo-strained SOI structure having a channel-enclosed low-resistance metal gate electrode with a heat-dissipating hole having high integration can be obtained.

次いで本発明に係るＭＩＳ界効果トランジスタの製造方法の一実施例について図１３〜図２３及び図１を参照して説明する。ただし、ここでは本発明のＭＩＳ電界効果トランジスタの形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図１３
通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、ｐ型のシリコン基板1を選択的に1000nm程度異方性ドライエッチングし、素子分離領域形成用のトレンチ2を形成する。次いで硼素のイオン注入をおこない、素子分離領域形成用のトレンチ2底部にｐ型のチャネルストッパー領域3を形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、500nm程度の酸化膜(SiO2)を成長する。次いで化学的機械研磨(Chemical Mechanical Polishing 以後ＣＭＰと略称する)し、素子分離領域形成用のトレンチ2に酸化膜を平坦に埋め込む。
図１４
次いで化学気相成長により、10nm程度の酸化膜(SiO2)5を成長する。次いで化学気相成長により、30nm程度の窒化膜(Si3N4)6を成長する。次いで化学気相成長により、200nm程度の酸化膜(SiO2)30を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜30、窒化膜6及び酸化膜5を異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。
図１５
次いで露出したｐ型のシリコン基板1上に筒状構造のｐ型のエピタキシャルシリコン層4を縦方向(ｐ型のシリコン基板1の主面に垂直方向)に250nm程度成長する。(幅は50nm程度、内径は100nm程度)次いで化学的機械研磨(ＣＭＰ)し、酸化膜30平坦面より突出したｐ型のエピタキシャルシリコシ層4を除去し、平坦化する。次いでｐ型のエピタキシャルシリコン層4を30nm程度異方性ドライエッチングし、段差部を形成する。次いで化学気相成長により、40nm程度のタングステン膜(W)31を成長する。次いで化学的機械研磨(ＣＭＰ)し、酸化膜30上のタングステン膜を除去し、ｐ型のエピタキシャルシリコン層4上に平坦に埋め込む。
図１６
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びタングステン膜31 をマスク層として、筒状構造のｐ型のエピタキシャルシリコン層4の内側の酸化膜30を異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで露出した筒状構造のｐ型のエピタキシャルシリコン層4の内側面に接してｐ型のエピタキシャルSiGe層7を横方向(ｐ型のシリコン基板1の主面に平行方向)に30nm程度成長する。次いで1000℃程度で熱処理を行い、ｐ型のエピタキシャルSiGe層7の歪みを緩和させ、格子定数の違いにより、ｐ型のエピタキシャルシリコン層4に引っ張り応力を加えることにより歪みシリコン層4を形成する。
図１７
次いでタングステン膜31及び酸化膜30を順次異方性ドライエッチングする。次いで化学気相成長により、10nm程度のイオン注入用の酸化膜(図示せず)を成長する。次いでn+型ソースドレイン領域形成用の砒素のイオン注入をおこなう。(こうしてマスク層なしで、筒状構造のｐ型のエピタキシャルシリコン層4、ｐ型のエピタキシャルSiGe層7及びｐ型のシリコン基板1上面にn+型ソースドレイン領域形成用の砒素が自己整合してイオン注入される。破線で示す。)次いでイオン注入用の酸化膜(図示せず)を等方性ドライエッチングする。
図１８
次いで化学気相成長により、200nm程度の酸化膜(SiO2)32を成長する。次いで化学的機械研磨(ＣＭＰ)し、ｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7上の酸化膜を除去し、平坦化する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)、ｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7をマスク層として、ｐ型のエピタキシャルSiGe層7の内側の酸化膜32を異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度の窒化膜(Si3N4)8を成長する。次いでｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7の上面にｎ型ドレイン領域形成用の燐のイオン注入をおこなう。(この際、ｐ型のシリコン基板1には燐がイオン注入されないような加速電圧を選択する。)次いで窒化膜(Si3N4)8を異方性ドライエッチングし、ｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7の上面及びｐ型のエピタキシャルSiGe層7の上部側面の一部を露出するように、ｐ型のエピタキシャルSiGe層7の側面に窒化膜8を残す。(この際、ｐ型のエピタキシャルSiGe層7の内側の窒化膜6はエッチング除去される。)
図１９
次いで選択化学気相成長により、40nm程度のタングステン膜(W)10を成長する。(この際、タングステン膜10はｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7の上面及びｐ型のエピタキシャルSiGe層7の露出した上部側面のみに成長する。)次いで化学的機械研磨(ＣＭＰ)し、ｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7上のタングステン膜(W)l0を除去し、平坦化する。こうして露出したｐ型のエピタキシャルSiGe層7の上部側面に栓をするようにタングステン膜10が形成され、ｐ型のエピタキシャルSiGe層7の側面に存在する窒化膜(Si3N4)8の内側には空孔11が形成される。次いでＲＴＰ法(Rapid Thermal Processing)によりアニールをおこなうことにより、ｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7の上部には垂直方向に拡散してn+型ドレイン領域9c及びｎ型ドレイン領域9bが、ｐ型のシリコン基板1の上面には垂直方向及び横方向に拡散してｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7の下部を充満したn+型ソース領域9aが形成される。次いで酸化膜32を全面異方性ドライエッチングする。
図２０
次いで10nm程度のゲート酸化膜(Ta2O5／SiO2)12を成長する。次いで100nm程度のゲート電極となるAl13をスパッタにより成長する。次いで化学気相成長により、200nm程度の酸化膜(SiO2)14を成長する。次いで化学的機械研磨(ＣＭＰ)し、ｐ型のエピタキシャルシリコン層上のAl13(高さが一番高い部分のAl)上の酸化膜14を除去し、平坦化する。
図２１
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、ゲート電極の配線部となるAl13上の酸化膜14のみを残すように酸化膜14を異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで残された酸化膜14をマスク層として、オーバーエッチングを含みAl13を150nm程度異方性ドライエッチングする。次いでオーバーエッチングを含み余分のゲート酸化膜12を50nm程度異方性ドライエッチングする。(こうしてn+型ドレイン領域9cの上面よりゲート電極の上面を低くする。)
図２２
次いで化学気相成長により、160nm程度の燐珪酸ガラス(ＰＳＧ)膜15を成長する。次いで化学的機械研磨(ＣＭＰ)し、ｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7上のＰＳＧ膜15を除去し、平坦化する。次いで化学気相成長により、400nm程度の酸化膜(SiO2)16を成長する
図２３
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、 酸化膜(16、14)、ＰＳＧ膜15、窒化膜(Si3N4)6及び酸化膜5を順次異方性ドライエッチングして選択的にビアを開孔する。次いでレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTiN17を成長する。次いで化学気相成長により、タングステン(W)18を成長する。次いで化学的機械研磨(ＣＭＰ)により、ビアに平坦に埋め込み、導電ブラグ(W)18を形成する。
図１
次いでスパッタにより、バリアメタルとなるTiN19を50nm程度成長する。次いでスパッタにより、配線となるAl(数％のCuを含む)20を500nm程度成長する。次いでスパッタにより、バリアメタルとなるTiN21を50nm程度成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、バリアメタル(TiN)21、Al(数％のCuを含む)20及びバリアメタル(TiN)19を順次異方性ドライエッチングしてAl配線20を形成し、本願発明の放熱用空孔付のチャネル包囲型低抵抗メタルゲート電極を有する疑似歪みＳＯＩ構造の縦型のＭＩＳ電界効果トランジスタを完成する。 Next, an embodiment of a method for manufacturing a MIS field effect transistor according to the present invention will be described with reference to FIGS. However, here, only the manufacturing method relating to the formation of the MIS field effect transistor of the present invention is described, and the description of the manufacturing method relating to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit. Is omitted.
FIG.
Using normal photolithography technology, a p-type silicon substrate 1 is selectively anisotropically etched by about 1000 nm using a resist (not shown) as a mask layer to form a trench 2 for forming an element isolation region. . Next, boron ions are implanted to form a p-type channel stopper region 3 at the bottom of the trench 2 for forming an element isolation region. Next, the resist (not shown) is removed. Next, an oxide film (SiO 2 ) of about 500 nm is grown by chemical vapor deposition. Then (abbreviated as C hemical M echanical P olishing after CMP) chemical mechanical polishing, flat bury an oxide film on the trench 2 for element isolation region formation.
FIG.
Next, an oxide film (SiO 2 ) 5 of about 10 nm is grown by chemical vapor deposition. Next, a nitride film (Si 3 N 4 ) 6 of about 30 nm is grown by chemical vapor deposition. Next, an oxide film (SiO 2 ) 30 of about 200 nm is grown by chemical vapor deposition. Next, the oxide film 30, the nitride film 6 and the oxide film 5 are anisotropically dry etched using a normal photolithography technique using a resist (not shown) as a mask layer. Next, the resist (not shown) is removed.
FIG.
Next, a p-type epitaxial silicon layer 4 having a cylindrical structure is grown on the exposed p-type silicon substrate 1 in the vertical direction (perpendicular to the main surface of the p-type silicon substrate 1) by about 250 nm. (The width is about 50 nm and the inner diameter is about 100 nm.) Next, chemical mechanical polishing (CMP) is performed to remove the p-type epitaxial silicon layer 4 protruding from the flat surface of the oxide film 30 and flatten it. Next, the p-type epitaxial silicon layer 4 is anisotropic dry etched by about 30 nm to form a stepped portion. Next, a tungsten film (W) 31 of about 40 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed to remove the tungsten film on the oxide film 30 and to bury it flat on the p-type epitaxial silicon layer 4.
FIG.
Next, using an ordinary photolithography technique, the oxide film 30 inside the cylindrical p-type epitaxial silicon layer 4 is anisotropically dry etched using a resist (not shown) and the tungsten film 31 as a mask layer. Next, the resist (not shown) is removed. Next, a p-type epitaxial SiGe layer 7 is grown in the lateral direction (parallel to the main surface of the p-type silicon substrate 1) by about 30 nm in contact with the inner surface of the exposed cylindrical p-type epitaxial silicon layer 4. Next, heat treatment is performed at about 1000 ° C., the strain of the p-type epitaxial SiGe layer 7 is relaxed, and the strained silicon layer 4 is formed by applying tensile stress to the p-type epitaxial silicon layer 4 due to the difference in lattice constant.
FIG.
Next, the tungsten film 31 and the oxide film 30 are sequentially subjected to anisotropic dry etching. Next, an oxide film (not shown) for ion implantation of about 10 nm is grown by chemical vapor deposition. Next, arsenic ions are implanted to form an n + type source / drain region. (Thus, without the mask layer, arsenic for forming the n + -type source / drain region is self-aligned on the upper surface of the p-type epitaxial silicon layer 4 having the cylindrical structure, the p-type epitaxial SiGe layer 7 and the p-type silicon substrate 1. Ion implantation is indicated by a broken line.) Next, an oxide film (not shown) for ion implantation is isotropically dry-etched.
FIG.
Next, an oxide film (SiO 2 ) 32 of about 200 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed to remove the oxide films on the p-type epitaxial silicon layer 4 and the p-type epitaxial SiGe layer 7 and planarize them. Next, using an ordinary photolithography technique, an oxide film 32 inside the p-type epitaxial SiGe layer 7 using a resist (not shown), the p-type epitaxial silicon layer 4 and the p-type epitaxial SiGe layer 7 as a mask layer. Anisotropic dry etching. Next, the resist (not shown) is removed. Next, a nitride film (Si 3 N 4 ) 8 of about 10 nm is grown by chemical vapor deposition. Next, phosphorus ions for forming an n-type drain region are implanted into the upper surfaces of the p-type epitaxial silicon layer 4 and the p-type epitaxial SiGe layer 7. (At this time, an acceleration voltage is selected so that phosphorus is not ion-implanted into the p-type silicon substrate 1.) Next, the nitride film (Si 3 N 4 ) 8 is anisotropically dry-etched to form a p-type epitaxial silicon layer. The nitride film 8 is left on the side surface of the p-type epitaxial SiGe layer 7 so that the upper surface of the 4 and p-type epitaxial SiGe layer 7 and a part of the upper side surface of the p-type epitaxial SiGe layer 7 are exposed. (At this time, the nitride film 6 inside the p-type epitaxial SiGe layer 7 is removed by etching.)
FIG.
Next, a tungsten film (W) 10 of about 40 nm is grown by selective chemical vapor deposition. (At this time, the tungsten film 10 is grown only on the upper surfaces of the p-type epitaxial silicon layer 4 and the p-type epitaxial SiGe layer 7 and on the exposed upper side surface of the p-type epitaxial SiGe layer 7.) Then, chemical mechanical polishing ( CMP) to remove the tungsten film (W) 10 on the p-type epitaxial silicon layer 4 and the p-type epitaxial SiGe layer 7 and planarize. A tungsten film 10 is formed so as to plug the upper side surface of the p-type epitaxial SiGe layer 7 exposed in this manner, and inside the nitride film (Si 3 N 4 ) 8 existing on the side surface of the p-type epitaxial SiGe layer 7. A hole 11 is formed. By annealing by then RTP method (R apid T hermal P rocessing) , the upper portion of the p-type epitaxial silicon layer 4 and the p-type epitaxial SiGe layer 7 diffuses in the vertical direction n + -type drain region 9c and An n + type source in which an n type drain region 9b diffuses vertically and laterally on the upper surface of the p type silicon substrate 1 and fills the lower part of the p type epitaxial silicon layer 4 and the p type epitaxial SiGe layer 7 Region 9a is formed. Next, the entire surface of the oxide film 32 is subjected to anisotropic dry etching.
FIG.
Next, a gate oxide film (Ta 2 O 5 / SiO 2 ) 12 of about 10 nm is grown. Next, Al13 to be a gate electrode of about 100 nm is grown by sputtering. Next, an oxide film (SiO 2 ) 14 of about 200 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed to remove the oxide film 14 on Al13 (the highest Al portion) on the p-type epitaxial silicon layer and planarize.
FIG.
Next, using an ordinary photolithography technique, the oxide film 14 is anisotropically dry etched using the resist (not shown) as a mask layer so as to leave only the oxide film 14 on the Al 13 serving as the wiring portion of the gate electrode. Next, the resist (not shown) is removed. Next, using the remaining oxide film 14 as a mask layer, Al13 is subjected to anisotropic dry etching of about 150 nm including overetching. Next, the excess gate oxide film 12 including overetching is anisotropically dry etched by about 50 nm. (Thus, the upper surface of the gate electrode is made lower than the upper surface of the n + -type drain region 9c.)
FIG.
Next, a phosphosilicate glass (PSG) film 15 of about 160 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed to remove the PSG film 15 on the p-type epitaxial silicon layer 4 and the p-type epitaxial SiGe layer 7 and planarize. Next, an oxide film (SiO 2 ) 16 of about 400 nm is grown by chemical vapor deposition.
Next, using normal photolithography technology, using the resist (not shown) as a mask layer, the oxide film (16, 14), PSG film 15, nitride film (Si 3 N 4 ) 6 and oxide film 5 are anisotropic in order. Selective via etching to selectively open vias. Next, the resist (not shown) is removed. Next, TiN17 to be a barrier metal is grown by sputtering. Next, tungsten (W) 18 is grown by chemical vapor deposition. Next, by chemical mechanical polishing (CMP), the via is buried flatly to form a conductive plug (W) 18.
FIG.
Next, TiN19 to be a barrier metal is grown to about 50 nm by sputtering. Next, Al (containing several percent of Cu) 20 to be a wiring is grown to about 500 nm by sputtering. Next, TiN21 to be a barrier metal is grown to about 50 nm by sputtering. Next, using normal photolithography technology, resist (not shown) is used as a mask layer, and barrier metal (TiN) 21, Al (including several percent of Cu) 20 and barrier metal (TiN) 19 are sequentially anisotropic. Al wiring 20 is formed by dry etching to complete a vertical MIS field effect transistor having a pseudo-strained SOI structure having a channel-enclosed low-resistance metal gate electrode with a heat dissipation hole according to the present invention.

図３は本発明の縦型のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図で、筒状構造のｐ型エピタキシャルシリコン層(歪みSi層)を形成したｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜10、12〜21は図１と同じ物を示している。
同図においては、空孔11の替りに絶縁膜8(特に窒化膜(Si3N4)である必要はない)を埋め込んでいる以外は図１と同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、放熱用空孔が形成されていないので、かなりの高温での動作保証があるものには使用は難しいが、それ以外は第１の実施例と同じ効果を得ることができ、また製造方法を簡略化することが可能である。 FIG. 3 is a schematic sectional side view of the second embodiment of the vertical MIS field effect transistor according to the present invention, which uses a p-type silicon substrate on which a p-type epitaxial silicon layer (strained Si layer) having a cylindrical structure is formed. 1 shows a part of a semiconductor integrated circuit including a short-channel N-channel MIS field effect transistor formed as described above, and reference numerals 1 to 10 and 12 to 21 denote the same components as those in FIG.
In the figure, a vertical short-channel N-channel having the same structure as that shown in FIG. 1 except that an insulating film 8 (in particular, a nitride film (Si 3 N 4 ) is not necessary) is buried in place of the holes 11. MIS field effect transistor is formed.
In this embodiment, since no heat-dissipating holes are formed, it is difficult to use for those that are guaranteed to operate at a considerably high temperature, but otherwise the same effects as in the first embodiment can be obtained. In addition, the manufacturing method can be simplified.

図４は本発明の縦型のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図で、筒状構造のｐ型エピタキシャルシリコン層(歪みSi層)を形成したｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜7、9a〜9c、12〜21は図１と同じ物を示している。
同図においては、絶縁膜8、空孔11及び導電膜10の替りにｐ型のエピタキシャルSiGe層7が設けられている以外は図１と同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、放熱用空孔が形成されていないので、かなりの高温での動作保証があるものには使用は難しいが、それ以外は第１の実施例と同じ効果を得ることができ、また製造方法を簡略化することが可能である。 FIG. 4 is a schematic sectional side view of a third embodiment of the vertical MIS field effect transistor according to the present invention, which uses a p-type silicon substrate on which a p-type epitaxial silicon layer (strained Si layer) having a cylindrical structure is formed. 1 shows a part of a semiconductor integrated circuit including a short-channel N-channel MIS field effect transistor formed in this manner, and reference numerals 1 to 7, 9a to 9c, and 12 to 21 denote the same components as those in FIG.
In the figure, a vertical short-channel N-channel MIS electric field having the same structure as in FIG. 1 except that a p-type epitaxial SiGe layer 7 is provided in place of the insulating film 8, the hole 11 and the conductive film 10. An effect transistor is formed.
In this embodiment, since no heat-dissipating holes are formed, it is difficult to use for those that are guaranteed to operate at a considerably high temperature, but otherwise the same effects as in the first embodiment can be obtained. In addition, the manufacturing method can be simplified.

図５は本発明の縦型のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図で、筒状構造のｐ型のエピタキシャルシリコン層(歪みSi層)を形成したｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜21は図１と同じ物を、22はｐ型のエピタキシャルゲルマニウム(Ge)層を示している。
同図においては、ｐ型のエピタキシャルSiGe層7の内側面に格子定数がさらに大きいｐ型のエピタキシャルGe層22が形成されている以外は図１と同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第１の実施例と同じ効果を得ることができ、また格子定数がさらに大きいｐ型のエピタキシャルGe層による引っ張り応力が歪みSi層に加えられるので、さらなる高速化が可能になる。 FIG. 5 is a schematic sectional side view of the fourth embodiment of the vertical MIS field effect transistor according to the present invention, and shows a p-type silicon substrate on which a p-type epitaxial silicon layer (strained Si layer) having a cylindrical structure is formed. 1 shows a part of a semiconductor integrated circuit including a short-channel N-channel MIS field effect transistor formed by using 1 to 21 is the same as FIG. 1, and 22 is a p-type epitaxial germanium (Ge) layer. Is shown.
In the figure, a vertical short-channel N-channel having the same structure as that shown in FIG. 1 except that a p-type epitaxial Ge layer 22 having a larger lattice constant is formed on the inner surface of the p-type epitaxial SiGe layer 7. An MIS field effect transistor is formed.
In this embodiment, the same effect as that of the first embodiment can be obtained, and the tensile stress due to the p-type epitaxial Ge layer having a larger lattice constant is applied to the strained Si layer, so that the speed can be further increased. Become.

図６及び図７は本発明の縦型のＭＩＳ電界効果トランジスタにおける第５の実施例(図６は模式側断面図、図７は模式平面図)で、二重の筒状構造のｐ型のエピタキシャルシリコン層(歪みSi層)を形成したｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜12、14〜21は図1と同じ物を、13aは外側面ゲート電極、13bは内側面ゲート電極を示している。
同図においては、ソースドレイン領域を形成するｐ型のエピタキシャルシリコン層(歪みSi層)4が二重に形成されていること、ｐ型のエピタキシャルシリコン層(歪みSi層)4の外側面及び内側面にそれぞれゲート酸化膜12を介して外側面ゲート電極13a及び内側面ゲート電極13bが設けられていること及びｐ型のエピタキシャルシリコン層(歪みSi層)4間の両側面に横方向のｐ型のエピタキシャルSiGe層7が設けられていること以外は図１とほぼ同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。図７における( )内の数字、11はタングステン膜(空孔の栓兼ドレイン接続領域)10直下に存在する空孔を、9a、9b、9cは下部より歪みSi層4に形成されるn+型ソース領域、ｎ型ドレイン領域、n+型ドレイン領域を示している。
本実施例においては、第１の実施例と同じ効果のほかに、表面上の占有面積は大きくなるが、外側面及び最内側面にチャネルを形成できるので大きなチャネル幅を持ち且つ大きな放熱用空孔を持つＭＩＳ電界効果トランジスタを形成することが可能となる。 6 and 7 show a fifth embodiment (FIG. 6 is a schematic side sectional view, FIG. 7 is a schematic plan view) of a vertical MIS field effect transistor according to the present invention. 1 shows a part of a semiconductor integrated circuit including a short-channel N-channel MIS field effect transistor formed using a p-type silicon substrate on which an epitaxial silicon layer (strained Si layer) is formed. 21 are the same as in FIG. 1, 13a is the outer side gate electrode, and 13b is the inner side gate electrode.
In the figure, the p-type epitaxial silicon layer (strained Si layer) 4 forming the source / drain region is doubled, and the outer surface and inner surface of the p-type epitaxial silicon layer (strained Si layer) 4 are formed. The outer side gate electrode 13a and the inner side gate electrode 13b are provided on the side surfaces via the gate oxide film 12, respectively, and the lateral p-type is formed on both side surfaces between the p-type epitaxial silicon layer (strained Si layer) 4. A vertical short-channel N-channel MIS field effect transistor having substantially the same structure as that of FIG. 1 is formed except that the epitaxial SiGe layer 7 is provided. In FIG. 7, numerals in parentheses (), 11 is a hole immediately below the tungsten film (hole plug / drain connection region) 10, and 9 a, 9 b, and 9 c are n + formed in the strained Si layer 4 from below. A type source region, an n type drain region, and an n + type drain region are shown.
In this embodiment, in addition to the same effect as the first embodiment, the occupied area on the surface is increased, but since channels can be formed on the outer side surface and the innermost side surface, the channel has a large channel width and a large heat radiation space. It becomes possible to form a MIS field effect transistor having a hole.

図８及び図９は本発明の縦型のＭＩＳ電界効果トランジスタにおける第６の実施例(図８は模式側断面図、図９は模式平面図)で、筒状構造のｐ型のエピタキシャルシリコン層(歪みSi層)及びｎ型のエピタキシャルシリコン層(歪みSi層)を形成したｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、1〜21は図１と同じ物を、23はｎ型不純物ウエル領域、24はｎ型のエピタキシャルシリコン層(歪みSi層)、25aはp+型ソース領域、25bはp+型ドレイン領域、26はｎ型のエピタキシャルシリコンゲルマニウム層(SiGe、Ge濃度30％程度)を示している。
同図においては、ｐ型のシリコン基板1に絶縁膜を埋め込んだ素子分離領域形成用のトレンチ2が選択的に設けられ、この素子分離領域形成用のトレンチ2底部にはｐ型チャネルストッパー領域3が設けられている。この絶縁分離されたｐ型のシリコン基板1上の右半分には選択的に筒状構造のｐ型のエピタキシャルシリコン層(歪みSi層)4が設けられ、この歪みSi層4の内側面に接してｐ型のエピタキシャルSiGe層7が設けられ、このｐ型のSiGe層7の上部側面を除く側面に接して薄膜の窒化膜(Si3N4)8が設けられ、この窒化膜8の側面間は空孔11となっており、この空孔11に栓をするように、ｐ型のSiGe層7の上部側面間にはタングステン膜10が設けられている。またｐ型の歪みSi層4の外側面にはゲート酸化膜(Ta2O5／SiO2)12を介してゲート電極13が設けられている。ｐ型の歪みSi層4及びｐ型のSiGe層7の上部にはn+型ドレイン領域9c及びｎ型ドレイン領域9bが設けられ、ｐ型の歪みSi層4及びｐ型のSiGe層7の下部且つｐ型のシリコン基板1の表面にはn+型ソース領域9aが設けられ、バリアメタル17を有する導電プラグ18を介して上下にバリアメタル(19、21)を有するAl配線20にそれぞれ接続されている構造の縦型のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。一方、絶縁分離されたｐ型のシリコン基板1上の左半分にはｎ型不純物ウエル領域23が設けられ、このｎ型不純物ウエル領域23上に選択的に筒状構造のｎ型のエピタキシャルシリコン層(歪みSi層)24が設けられ、このｎ型の歪みSi層24の内側面に接してｎ型のエピタキシャルSiGe層26が設けられ、このｎ型のSiGe層26の上部側面を除く側面に接して薄膜の窒化膜8が設けられ、この窒化膜8の側面間は空孔11となっており、この空孔11に栓をするように、ｎ型のSiGe層26の上部側面間にはタングステン膜10が設けられている。またｎ型の歪みSi層24の外側面にはゲート酸化膜(Ta2O5／SiO2)12を介してゲート電極13が設けられている。ｎ型の歪みSi層24及びｎ型のSiGe層26の上部にはp+型ドレイン領域25bが設けられ、ｎ型の歪みSi層24及びｎ型のSiGe層26の下部且つｎ型不純物ウエル領域23の上面にはp+型ソース領域25aが設けられ、バリアメタル17を有する導電ブラグ18を介して上下にバリアメタル(19、21)を有するAl配線20にそれぞれ接続されている構造の縦型のＰチャネルのＭＩＳ電界効果トランジスタが形成されている。図9における( )内の数字、11はタングステン膜(空孔の栓兼ドレイン接続領域)10直下に存在する空孔を、9a、9b、9cは下部よりｐ型の歪みSi層4に形成されるn+型ソース領域、ｎ型ドレイン領域、n+型ドレイン領域を、25a、25bは下部よりｎ型の歪みSi層24に形成されるp+型ソース領域、p+型ドレイン領域を示している。
本実施例においては、ＣＭＯＳの場合にも無理なく第１の実施例と同じ効果を得ることが可能である。 8 and 9 show a sixth embodiment (FIG. 8 is a schematic side sectional view, FIG. 9 is a schematic plan view) of a vertical MIS field effect transistor according to the present invention, and a cylindrical p-type epitaxial silicon layer. CMOS type semiconductor integrated circuit including short channel N channel and P channel MIS field effect transistors formed using a p type silicon substrate on which a (strained Si layer) and an n type epitaxial silicon layer (strained Si layer) are formed 1 to 21 are the same as in FIG. 1, 23 is an n-type impurity well region, 24 is an n-type epitaxial silicon layer (strained Si layer), 25a is a p + -type source region, 25b shows a p + type drain region, and 26 shows an n type epitaxial silicon germanium layer (SiGe, Ge concentration of about 30%).
In the figure, a trench 2 for forming an element isolation region in which an insulating film is buried in a p-type silicon substrate 1 is selectively provided, and a p-type channel stopper region 3 is formed at the bottom of the trench 2 for forming the element isolation region. Is provided. A p-type epitaxial silicon layer (strained Si layer) 4 having a cylindrical structure is selectively provided on the right half of the isolated p-type silicon substrate 1 and is in contact with the inner surface of the strained Si layer 4. A p-type epitaxial SiGe layer 7 is provided, and a thin nitride film (Si 3 N 4 ) 8 is provided in contact with the side surface except the upper side surface of the p-type SiGe layer 7. Is a hole 11, and a tungsten film 10 is provided between the upper side surfaces of the p-type SiGe layer 7 so as to plug the hole 11. A gate electrode 13 is provided on the outer surface of the p-type strained Si layer 4 via a gate oxide film (Ta 2 O 5 / SiO 2 ) 12. An n + -type drain region 9c and an n-type drain region 9b are provided above the p-type strained Si layer 4 and the p-type SiGe layer 7, and below the p-type strained Si layer 4 and the p-type SiGe layer 7. In addition, an n + type source region 9a is provided on the surface of the p-type silicon substrate 1, and is connected to an Al wiring 20 having barrier metals (19, 21) above and below via a conductive plug 18 having a barrier metal 17, respectively. A vertical N-channel MIS field effect transistor having the above structure is formed. On the other hand, an n-type impurity well region 23 is provided in the left half of the isolated p-type silicon substrate 1, and an n-type epitaxial silicon layer having a cylindrical structure is selectively formed on the n-type impurity well region 23. (Strained Si layer) 24 is provided, an n-type epitaxial SiGe layer 26 is provided in contact with the inner side surface of the n-type strained Si layer 24, and is in contact with the side surface except the upper side surface of the n-type SiGe layer 26. A thin nitride film 8 is provided between the side surfaces of the nitride film 8 so that holes 11 are formed between the upper side surfaces of the n-type SiGe layer 26 so as to plug the holes 11. A membrane 10 is provided. A gate electrode 13 is provided on the outer surface of the n-type strained Si layer 24 via a gate oxide film (Ta 2 O 5 / SiO 2 ) 12. A p + -type drain region 25b is provided above the n-type strained Si layer 24 and the n-type SiGe layer 26, below the n-type strained Si layer 24 and the n-type SiGe layer 26, and in the n-type impurity well region. A vertical type having a structure in which a p + type source region 25a is provided on the upper surface of 23 and is connected to an Al wiring 20 having barrier metals (19, 21) above and below via a conductive brag 18 having a barrier metal 17 P-channel MIS field effect transistors are formed. In FIG. 9, numbers in parentheses (11), 11 are holes formed directly under the tungsten film (hole plug / drain connection region) 10, and 9a, 9b, 9c are formed in the p-type strained Si layer 4 from the bottom. N + -type source region, n-type drain region, and n + -type drain region, and 25a and 25b indicate p + -type source region and p + -type drain region formed in the n-type strained Si layer 24 from below. Yes.
In the present embodiment, the same effects as in the first embodiment can be obtained without difficulty even in the case of CMOS.

図１０は本発明の縦型のＭＩＳ電界効果トランジスタにおける第７の実施例の模式側断面図で、ｐ型のシリコン基板上に絶縁膜を介して貼り合わせられ、筒状構造のｐ型のエピタキシャルシリコン層(歪みSi層)を形成したｐ型のＳＯＩ基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1、2、4〜21は図１と同じ物を、27は絶縁膜(SiO2、ＳＯＩ用)、28はｐ型のＳＯＩ基板を示している。
同図においては、筒状構造のｐ型エピタキシャルシリコン層4が、何も形成されていないｐ型のシリコン基板上に絶縁膜を介して貼り合わせられたｐ型のＳＯＩ基板上に設けられている以外は図１と同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第１の実施例と同じ効果のほかに、貼り合わせＳＯＩ基板を使用することから、ややコスト高にはなるが、ソース領域の接合容量も低減でき、完全なＳＯＩ構造に形成できるので、さらなる高速化が可能である。 FIG. 10 is a schematic sectional side view of a seventh embodiment of the vertical MIS field effect transistor according to the present invention. The vertical MIS field effect transistor is bonded to a p-type silicon substrate via an insulating film, and has a cylindrical structure and a p-type epitaxial structure. 1 shows a part of a semiconductor integrated circuit including a short-channel N-channel MIS field effect transistor formed using a p-type SOI substrate on which a silicon layer (strained Si layer) is formed. 21 is the same as FIG. 1, 27 is an insulating film (for SiO 2 and SOI), and 28 is a p-type SOI substrate.
In the figure, a p-type epitaxial silicon layer 4 having a cylindrical structure is provided on a p-type SOI substrate bonded to an unformed p-type silicon substrate via an insulating film. Otherwise, a vertical short-channel N-channel MIS field effect transistor having the same structure as in FIG. 1 is formed.
In this embodiment, in addition to the same effect as in the first embodiment, a bonded SOI substrate is used, so that the cost is slightly increased, but the junction capacitance of the source region can be reduced, and a complete SOI structure is achieved. Since it can be formed, a further increase in speed is possible.

図１１は本発明の縦型のＭＩＳ電界効果トランジスタにおける第８の実施例の模式側断面図で、ｐ型のシリコン基板上に絶縁膜を介して貼り合わせられ、筒状構造のｐ型のエピタキシャルシリコン層(歪みSi層)を形成したｐ型のＳＯＩ基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1、2、4〜21は図１と同じ物を、27、28は図１０と同じ物を示している。
同図においては、放熱用空孔がＳＯＩ基板上ばかりでなく、ＳＯＩ基板を貫通して絶縁膜27内部にまで形成されている以外は図１０と同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第７の実施例と同じ効果のほかに、より大きな放熱用空孔を持つことができるため、極めて高温に強い高速なＭＩＳ電界効果トランジスタを得ることが可能となる。 FIG. 11 is a schematic sectional side view of an eighth embodiment of the vertical MIS field effect transistor according to the present invention. The vertical MIS field effect transistor is bonded to a p-type silicon substrate via an insulating film, and has a cylindrical structure and a p-type epitaxial structure. 1 shows a part of a semiconductor integrated circuit including a short-channel N-channel MIS field effect transistor formed using a p-type SOI substrate on which a silicon layer (strained Si layer) is formed. 21 is the same as in FIG. 1, and 27 and 28 are the same as in FIG.
In the figure, the vertical short-channel N-channel of the same structure as in FIG. 10 except that the heat dissipation holes are formed not only on the SOI substrate but also through the SOI substrate and into the insulating film 27. An MIS field effect transistor is formed.
In the present embodiment, in addition to the same effects as those of the seventh embodiment, a larger heat dissipation hole can be provided, so that a high-speed MIS field effect transistor resistant to extremely high temperatures can be obtained.

図１２は本発明の縦型のＭＩＳ電界効果トランジスタにおける第９の実施例の模式側断面図で、ｐ型のシリコン基板上に絶縁膜を介して貼り合わせられ、筒状構造のｐ型のエピタキシャルシリコン層(歪みSi層)及びｎ型のエピタキシャルシリコン層(歪みSi層)を形成したｐ型のＳＯＩ基板を使用して形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、1、2、4〜21は図１と同じ物を、24〜26は図８と同じ物を、27、28は図１０と同じ物を、29はｎ型のＳＯＩ基板を示している。
同図においては、筒状構造のｐ型のエピタキシャルシリコン層4がｐ型のＳＯＩ基板28上に設けられ、筒状構造のｎ型のエピタキシャルシリコン層24がｎ型のＳＯＩ基板29上に設けられ、このｐ型のＳＯＩ基板28及びｎ型のＳＯＩ基板29が何も形成されていないｐ型のシリコン基板上に絶縁膜を介して貼り合わせられている以外は図８と同じ構造のショートチャネルの縦型のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第１の実施例と同じ効果のほかに、貼り合わせＳＯＩ基板を使用することから、ややコスト高にはなるが、ソース領域の接合容量も低減でき、完全なＳＯＩ構造に形成できるので、さらなる高速化が可能である。 FIG. 12 is a schematic sectional side view of a ninth embodiment of the vertical MIS field effect transistor according to the present invention. The vertical MIS field effect transistor is bonded to a p-type silicon substrate via an insulating film, and has a cylindrical structure and a p-type epitaxial structure. CMOS type including short-channel N-channel and P-channel MIS field effect transistors formed using a p-type SOI substrate on which a silicon layer (strained Si layer) and an n-type epitaxial silicon layer (strained Si layer) are formed 1 and 2, 4 to 21 are the same as in FIG. 1, 24 to 26 are the same as in FIG. 8, 27 and 28 are the same as in FIG. An n-type SOI substrate is shown.
In the figure, a p-type epitaxial silicon layer 4 having a cylindrical structure is provided on a p-type SOI substrate 28, and an n-type epitaxial silicon layer 24 having a cylindrical structure is provided on an n-type SOI substrate 29. 8 except that the p-type SOI substrate 28 and the n-type SOI substrate 29 are bonded to each other via an insulating film on a p-type silicon substrate on which nothing is formed. Vertical N-channel and P-channel MIS field effect transistors are formed.
In this embodiment, in addition to the same effect as in the first embodiment, a bonded SOI substrate is used, so that the cost is slightly increased, but the junction capacitance of the source region can be reduced, and a complete SOI structure is achieved. Since it can be formed, a further increase in speed is possible.

上記説明においては、シリコン基板にエピタキシャルシリコン層を形成する場合を説明しているが、シリコン基板に成分量の異なる複数の化合物半導体層を形成してもよく、またシリコン基板に限らず、化合物半導体基板を使用してもよい。
また筒状構造の半導体層を形成する際、エピタキシャル半導体層を使用しているが、半導体基板にトレンチを設けることにより、筒状構造に形成した半導体基板を使用してもよいし、半導体層を積層する場合は化学気相成長によるばかりでなく、分子線成長法(ＭＢＥ)によっても、有機金属気相成長法(ＭＯＣＶＤ)によっても、原子層結晶成長法(ＡＬＥ)によっても、また他のいかなる結晶成長法を利用してもよい。
また筒状構造のエピタキシャル半導体層の平面形状は直線的であっても、曲線的であっても、その他の幾何学上の形であっても、また２重であっても３重であってもよいし、一部が分断された筒状構造でも、一部の厚みが異なる筒状構造でも本願発明は成立する。
また上記実施例においては、空孔形成用の栓となる導電膜として選択化学気相成長タングステン膜を使用しているが、これに限定されず、他の金属膜あるいは金属化合物膜であってもよいし、また横方向にエピタキシャル形成する半導体層であってもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用しても差し支えない。
上記実施例においては、ゲート電極はAlの一層構造からなっているが、Alの下にバリアメタル(TiN)を設けた二層構造としてもよい。
また上記実施例のすべてはエピタキシャル半導体層の上部にドレイン領域を形成し、下部にソース領域を形成しているが、これらを反対にして形成してもよい。ただし、この場合はソース領域の接合容量は低減できるが、ドレイン領域の接合容量は低減できないことになる。(エピタキシャル半導体層の上部を複雑にする方が下部を複雑にするより製造は容易である。)
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デプリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また本願発明の空孔は放熱用に使用しているが、他の目的、例えば容量の低減、強度増強、軽量化等に利用してもよい。 In the above description, the case where the epitaxial silicon layer is formed on the silicon substrate has been described. However, a plurality of compound semiconductor layers having different component amounts may be formed on the silicon substrate, and the compound semiconductor is not limited to the silicon substrate. A substrate may be used.
In addition, when forming a semiconductor layer having a cylindrical structure, an epitaxial semiconductor layer is used. However, by providing a trench in the semiconductor substrate, a semiconductor substrate formed in a cylindrical structure may be used. In the case of stacking, not only chemical vapor deposition but also molecular beam epitaxy (MBE), metal organic chemical vapor deposition (MOCVD), atomic layer crystal growth (ALE), or any other A crystal growth method may be used.
In addition, the planar shape of the cylindrical epitaxial semiconductor layer may be linear, curvilinear, other geometric shapes, double or triple. Alternatively, the present invention can be applied to a cylindrical structure in which a part is divided or a cylindrical structure in which a part of the thickness is different.
In the above embodiment, a selective chemical vapor deposition tungsten film is used as a conductive film that becomes a plug for forming holes. However, the present invention is not limited to this, and other metal films or metal compound films may be used. Alternatively, it may be a semiconductor layer epitaxially formed in the lateral direction.
The gate electrode, the gate oxide film, the barrier metal, the conductive plug, the wiring, the insulating film, and the like are not limited to the above embodiments, and any material can be used as long as it has the same characteristics.
In the above embodiment, the gate electrode has a single layer structure of Al, but may have a two layer structure in which a barrier metal (TiN) is provided under the Al.
In all of the above embodiments, the drain region is formed in the upper portion of the epitaxial semiconductor layer and the source region is formed in the lower portion, but these may be formed in the opposite manner. In this case, however, the junction capacitance of the source region can be reduced, but the junction capacitance of the drain region cannot be reduced. (Manufacturing the upper part of the epitaxial semiconductor layer is easier than complicating the lower part.)
In addition, although all of the above embodiments describe the case where an enhancement type MIS field effect transistor is formed, a depletion type MIS field effect transistor may be formed. In this case, an epitaxial semiconductor layer having the opposite conductivity type is grown, or an epitaxial semiconductor layer having a similar structure is formed by growing an epitaxial semiconductor layer and then ion-implanting an impurity of the opposite conductivity type to convert the conductivity type. A MIS field effect transistor may be formed.
The holes of the present invention are used for heat dissipation, but may be used for other purposes such as capacity reduction, strength enhancement, and weight reduction.

本願発明は、特に極めて高速で、高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、すべてのＭＩＳ電界効果トランジスタを搭載する半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、電流駆動素子、光電変換素子等に利用できる可能性がある。 The present invention is particularly aimed at an extremely fast and highly integrated MIS field effect transistor. However, the present invention is not limited to a high speed and can be used for a semiconductor integrated circuit mounting all MIS field effect transistors.
Moreover, it can be used not only as a semiconductor integrated circuit but also as a single individual semiconductor element.
In addition to the MIS field effect transistor, it may be used for other field effect transistors, current driving elements, photoelectric conversion elements, and the like.

本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図Schematic side sectional view of the first embodiment of the MIS field effect transistor of the present invention 本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式平面図Schematic plan view of the first embodiment of the MIS field effect transistor of the present invention 本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図Schematic side sectional view of the second embodiment of the MIS field effect transistor of the present invention 本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図Schematic side sectional view of the third embodiment of the MIS field effect transistor of the present invention 本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図Schematic side sectional view of the fourth embodiment of the MIS field effect transistor of the present invention 本発明のＭＩＳ電界効果トランジスタにおける第５の実施例の模式側断面図Schematic side sectional view of the fifth embodiment of the MIS field effect transistor of the present invention. 本発明のＭＩＳ電界効果トランジスタにおける第５の実施例の模式平面図Schematic plan view of the fifth embodiment of the MIS field effect transistor of the present invention 本発明のＭＩＳ電界効果トランジスタにおける第６の実施例の模式側断面図Schematic side sectional view of the sixth embodiment of the MIS field effect transistor of the present invention 本発明のＭＩＳ電界効果トランジスタにおける第６の実施例の模式平面図Schematic plan view of a sixth embodiment of the MIS field effect transistor of the present invention 本発明のＭＩＳ電界効果トランジスタにおける第７の実施例の模式側断面図Schematic side sectional view of the seventh embodiment of the MIS field effect transistor of the present invention 本発明のＭＩＳ電界効果トランジスタにおける第８の実施例の模式側断面図Schematic side sectional view of the eighth embodiment of the MIS field effect transistor of the present invention. 本発明のＭＩＳ電界効果トランジスタにおける第９の実施例の模式側断面図Schematic side sectional view of the ninth embodiment of the MIS field effect transistor of the present invention. 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図Process sectional drawing of one Example of the manufacturing method in the MIS field effect transistor of this invention 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図Process sectional drawing of one Example of the manufacturing method in the MIS field effect transistor of this invention 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図Process sectional drawing of one Example of the manufacturing method in the MIS field effect transistor of this invention 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図Process sectional drawing of one Example of the manufacturing method in the MIS field effect transistor of this invention 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図Process sectional drawing of one Example of the manufacturing method in the MIS field effect transistor of this invention 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図Process sectional drawing of one Example of the manufacturing method in the MIS field effect transistor of this invention 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図Process sectional drawing of one Example of the manufacturing method in the MIS field effect transistor of this invention 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図Process sectional drawing of one Example of the manufacturing method in the MIS field effect transistor of this invention 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図Process sectional drawing of one Example of the manufacturing method in the MIS field effect transistor of this invention 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図Process sectional drawing of one Example of the manufacturing method in the MIS field effect transistor of this invention 本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図Process sectional drawing of one Example of the manufacturing method in the MIS field effect transistor of this invention 従来の第１のＭＩＳ電界効果トランジスタの模式側断面図Schematic side cross-sectional view of a conventional first MIS field effect transistor 従来の第２のＭＩＳ電界効果トランジスタの模式側断面図Schematic side sectional view of a conventional second MIS field effect transistor

符号の説明Explanation of symbols

1 ｐ型のシリコン(Si)基板
2 素子分離領域形成用のトレンチ及び埋め込み絶縁膜(SiO2)
3 ｐ型チャネルストッパー領域
4 筒状構造のｐ型のエピタキシャルシリコン(Si)層(歪みSi層)
5 酸化膜(SiO2)
6 窒化膜(Si3N4)
7 ｐ型のエピタキシャルシリコンゲルマニウム(SiGe)層
8 窒化膜(Si3N4)
9a n+型ソース領域
9b ｎ型ドレイン領域
9a n+型ドレイン領域
10 選択気相成長タングステン(W)膜(空孔の栓及びn+型ドレイン領域への接続領域)
11 放熱用空孔
12 ゲート酸化膜(Ta2O5／SiO2)
13 ゲート電極(Al)
13a 外側面ゲート電極(Al)
13b 内側面ゲート電極(Al)
14 酸化膜(SiO2)
15 燐珪酸ガラス(ＰＳＧ)膜
16 酸化膜(SiO2)
17 バリアメタル(TiN)
18 導電プラグ(W)
19 バリアメタル(TiN)
20 Al配線
21 バリアメタル(TiN)
22 ｐ型のエピタキシャルゲルマニウム(Ge)層
23 ｎ型不純物ウエル領域
24 ｎ型のエピタキシャルシリコン(Si)層
25a p+型ソース領域
25b p+型ドレイン領域
26 ｎ型のエピタキシャルシリコンゲルマニウム(SiGe)層
27 ＳＯＩ用の酸化膜(SiO2)
28 ｐ型のＳＯＩ基板
29 ｎ型のＳＯＩ基板 1 p-type silicon (Si) substrate
2 Trench and buried insulating film (SiO 2 ) for element isolation region formation
3 p-type channel stopper region
4 Cylindrical p-type epitaxial silicon (Si) layer (strained Si layer)
5 Oxide film (SiO 2 )
6 Nitride film (Si 3 N 4 )
7 p-type epitaxial silicon germanium (SiGe) layer
8 Nitride film (Si 3 N 4 )
9a n + type source region
9b N-type drain region
9a n + type drain region
10 Selective vapor-grown tungsten (W) film (hole plug and connection region to n + type drain region)
11 Heat dissipation holes
12 Gate oxide film (Ta 2 O 5 / SiO 2 )
13 Gate electrode (Al)
13a External gate electrode (Al)
13b Inner side gate electrode (Al)
14 Oxide film (SiO 2 )
15 Phosphorsilicate glass (PSG) film
16 Oxide film (SiO 2 )
17 Barrier metal (TiN)
18 Conductive plug (W)
19 Barrier metal (TiN)
20 Al wiring
21 Barrier metal (TiN)
22 p-type epitaxial germanium (Ge) layer
23 n-type impurity well region
24 n-type epitaxial silicon (Si) layer
25a p + type source region
25b p + type drain region
26 n-type epitaxial silicon germanium (SiGe) layer
27 SOI oxide film (SiO 2 )
28 p-type SOI substrate
29 n-type SOI substrate

Claims (6)

半導体基板あるいは直下部に酸化膜を有する半導体基板と、前記半導体基板上に筒状構造を有し、選択的に積層された縦方向(半導体基板の主面に垂直方向)エピタキシャル半導体層と、前記縦方向エピタキシャル半導体層の内側面に接し、一定の幅を有して設けられた、前記縦方向エピタキシャル半導体層より格子定数がやや大きい横方向(半導体基板の主面に平行方向)エピタキシャル半導体層と、前記横方向エピタキシャル半導体層の上部側面間に設けられた導電膜と、前記導電膜の底面の一部に接し、且つ前記横方向エピタキシャル半導体層の内側面に接して、一定の幅に設けられた絶縁膜と、前記導電膜の残りの底面直下及び前記絶縁膜の側面間に設けられた空孔と、前記縦方向エピタキシャル半導体層の外側面にゲート絶縁膜を介して設けられたゲート電極と、少なくとも、前記縦方向エピタキシャル半導体層の上部に設けられたドレイン領域(あるいはソース領域)と、前記ドレイン領域(あるいはソース領域)と離間して前記ドレイン領域(あるいはソース領域)に相対して前記縦方向エピタキシャル半導体層の下部に設けられたソース領域(あるいはドレイン領域)と、前記ドレイン領域、前記ソース領域及び前記ゲート電極に配設された配線体とを備えてなることを特徴とするＭＩＳ電界効果トランジスタ。   A semiconductor substrate or a semiconductor substrate having an oxide film directly underneath, a vertical structure (a direction perpendicular to the main surface of the semiconductor substrate) and an epitaxial semiconductor layer having a cylindrical structure on the semiconductor substrate and selectively stacked; A lateral direction (parallel to the main surface of the semiconductor substrate) epitaxial semiconductor layer, which is provided in contact with the inner side surface of the longitudinal epitaxial semiconductor layer and having a certain width, and has a slightly larger lattice constant than the longitudinal epitaxial semiconductor layer. The conductive film provided between the upper side surfaces of the lateral epitaxial semiconductor layer and a part of the bottom surface of the conductive film and in contact with the inner side surface of the lateral epitaxial semiconductor layer are provided with a constant width. An insulating film, a hole provided immediately below the remaining bottom surface of the conductive film and between side surfaces of the insulating film, and an outer surface of the vertical epitaxial semiconductor layer via a gate insulating film The provided gate electrode, at least the drain region (or source region) provided above the longitudinal epitaxial semiconductor layer, and the drain region (or source region) spaced apart from the drain region (or source region) A source region (or drain region) provided below the longitudinal epitaxial semiconductor layer, and a wiring body disposed in the drain region, the source region, and the gate electrode. A featured MIS field effect transistor. 前記縦方向エピタキシャル半導体層の内側に存在する前記絶縁膜及び前記空孔の替りに前記横方向エピタキシャル半導体層が充填されていることを特徴とする特許請求の範囲請求項１記載のＭＩＳ電界効果トランジスタ。   2. The MIS field effect transistor according to claim 1, wherein said lateral epitaxial semiconductor layer is filled in place of said insulating film and said holes existing inside said vertical epitaxial semiconductor layer. . 前記縦方向エピタキシャル半導体層の内側に存在する前記空孔の替りに前記絶縁膜が充填されていることを特徴とする特許請求の範囲請求項１記載のＭＩＳ電界効果トランジスタ。   2. The MIS field effect transistor according to claim 1, wherein the insulating film is filled in place of the holes existing inside the vertical epitaxial semiconductor layer. 前記横方向エピタキシャル半導体層が格子定数の異なる複数のエピタキシャル半導体層からなることを特徴とする特許請求の範囲請求項１記載のＭＩＳ電界効果トランジスタ。   2. The MIS field effect transistor according to claim 1, wherein the lateral epitaxial semiconductor layer comprises a plurality of epitaxial semiconductor layers having different lattice constants. 半導体基板上に選択的に筒状構造の縦方向エピタキシャル半導体層を形成する工程と、前記縦方向エピタキシャル半導体層の内側面に横方向エピタキシャル半導体層を形成する工程と、熱処理を施し、前記横方向エピタキシャル半導体層を緩和させ且つ前記縦方向エピタキシャル半導体層にひずみを加える工程とを含むことを特徴とする半導体基板の製造方法。   A step of selectively forming a longitudinal epitaxial semiconductor layer having a cylindrical structure on a semiconductor substrate; a step of forming a lateral epitaxial semiconductor layer on an inner surface of the longitudinal epitaxial semiconductor layer; And a step of relaxing the epitaxial semiconductor layer and applying strain to the longitudinal epitaxial semiconductor layer. 半導体基板上に選択的に筒状構造の半導体層を積層する工程と、前記半導体層の外側面に第１の絶縁膜を形成する工程と、前記半導体層の上部内側面を除く内側面に第２の絶縁膜を形成する工程と、前記半導体層の露出した内側面に選択的に導電膜を形成する工程とを含み、前記筒状構造の半導体層間に空孔を形成したことを特徴とする半導体基板の製造方法。   A step of selectively laminating a semiconductor layer having a cylindrical structure on a semiconductor substrate; a step of forming a first insulating film on an outer surface of the semiconductor layer; and an inner surface of the semiconductor layer excluding an upper inner surface. And a step of selectively forming a conductive film on the exposed inner surface of the semiconductor layer, wherein a void is formed between the semiconductor layers of the cylindrical structure. A method for manufacturing a semiconductor substrate.
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