JP6162583B2 - Semiconductor device - Google Patents

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Description

本発明はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、単結晶シリコンからなる低コストの多層のＳＯＩ基板を形成し、これらのＳＯＩ基板に、高集積、高速、低電力、高性能且つ高信頼なショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路を形成することに関する。   The present invention relates to a semiconductor integrated circuit having an SOI (Silicon On Insulator) structure. In particular, a low-cost multilayer SOI substrate made of single crystal silicon is formed on a semiconductor substrate (bulk wafer) by an easy manufacturing process. The present invention relates to forming a CMOS type semiconductor integrated circuit composed of short-channel N-channel and P-channel MIS field-effect transistors on a substrate with high integration, high speed, low power, high performance and high reliability.

図５６は従来の半導体装置の模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、７１はｐ型のシリコン(Si)基板、７２は貼り合わせ用酸化膜、７３は素子分離領域形成用トレンチ及び埋め込み酸化膜、７４はｐ型の半導体層（ＳＯＩ基板）、７５はｎ型の半導体層（ＳＯＩ基板）、７６はｎ＋型ソース領域、７７はｎ型ソース領域、７８はｎ型ドレイン領域、７９はｎ＋型ドレイン領域、８０はｐ＋型ソース領域、８１はｐ＋型ドレイン領域、８２はゲート絶縁膜、８３はゲート電極、８４はサイドウォール、８５はＰＳＧ膜、８６は絶縁膜、８７はバリアメタル、８８は導電プラグ、８９は層間絶縁膜、９０はバリアメタル、９１はＣｕ配線、９２はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板７１上に酸化膜７２を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜７３により島状に絶縁分離された薄膜のｐ型の半導体層（ＳＯＩ基板）７４及びｎ型の半導体層（ＳＯＩ基板）７５が形成され、このｐ型のＳＯＩ基板７４にはゲート電極８３にセルフアライン形成されたｎ型ソースドレイン領域（７７、７８）、サイドウォール８４にセルフアライン形成されたｎ＋型ソースドレイン領域（７６、７９）からなるＮチャネルのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＭＩＳ電界効果トランジスタが形成され、ｎ型のＳＯＩ基板７５にはゲート電極８３にセルフアライン形成されたサイドウォール８４にセルフアライン形成されたｐ＋型ソースドレイン領域（８０、８１）からなるＰチャネルのＭＩＳ電界効果トランジスタが形成されている。さらにｎ＋型ソースドレイン領域（７６、７９）及びｐ＋型ソースドレイン領域（８０、８１）は、それぞれバリアメタル８７を有する導電プラグ８８を介して、バリアメタル９０を有するＣｕ配線９１に接続され、所望の電圧が印加されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなるＣＭＯＳに比較し、高速化、低電力化、高性能化及び高集積化が可能となる。
しかしＳＯＩ基板下の導電体(ｐ型のシリコン基板)に接地電圧を印加するため、ｐ型のＳＯＩ基板に形成するＮチャネルのＭＩＳ電界効果トランジスタのバックチャネルはオフ状態が保たれるが、ｎ型のＳＯＩ基板に形成するＰチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオン状態になってしまうため、ＮチャネルのＭＩＳ電界効果トランジスタにおいては、ゲート電極に印加される電圧が接地電圧でも電源電圧でも正常に動作するが、ＰチャネルのＭＩＳ電界効果トランジスタにおいては、接地電圧ではフロントチャネルにもバックチャネルにも電流が流れ、電源電圧ではフロントチャネルはオフ(電流が流れない)であるが、バックチャネルには微小な電流リークがあり、誤動作することが避けられないという欠点があった。
またＣＭＯＳを形成する場合、酸化膜上に貼り合わせたシリコン基板にＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを横方向に並べて形成しなければならなかったため、高集積化が達成されなかった。
またＣＭＯＳの集積回路を形成する場合、一対のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタのゲート電極は同電圧に接続されるのが一般的であり、Ｎチャネル及びＰチャネルＭＩＳ電界効果トランジスタにそれぞれ固有のゲート電極を形成し、配線体によりそれぞれのゲート電極を接続しなければならなかったので、高集積化が達成されにくかった。
またこのようなＳＯＩ構造をつくるために、均一な単結晶を持つ半導体基板を、酸化膜を介して別の半導体基板に貼り合わせる、いわゆる貼り合わせＳＯＩウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの２〜３倍程度と極めてコスト高であるという欠点もあった。
またＳＯＩ構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部にシリコン酸化膜を形成する、いわゆるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法によるＳＯＩ基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、シリコン酸化膜厚の制御が難しく、完全空乏型のＳＯＩ基板の形成が難しいこと、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥のダメージ修復に関する特性の不安定性等の欠点があった。
また貼り合わせＳＯＩ基板を使用しても、ＳＩＭＯＸ法によるＳＯＩ基板を使用しても、いずれも高温の熱処理が必要で、単結晶シリコンからなるＳＯＩ基板を多層化することが不可能であり、３次元の半導体集積回路を形成することができなかった。
また化学気相成長により成長した多結晶シリコン層を、レーザーアニールにより再結晶化させ、単結晶シリコン層に変換させる試みは、以前さかんに試みられたが、結晶粒界が存在し、完全な単結晶シリコン層が得られず、極めてリーク電流が多いため実用化できず、多層のＳＯＩ基板に関しては、実現の可能性が全く見出されていなかった。 FIG. 56 is a schematic side sectional view of a conventional semiconductor device, and shows a part of a CMOS type semiconductor integrated circuit including N-channel and P-channel MIS field effect transistors having an SOI structure formed by using a bonded SOI wafer. , 71 is a p-type silicon (Si) substrate, 72 is a bonding oxide film, 73 is an element isolation region forming trench and a buried oxide film, 74 is a p-type semiconductor layer (SOI substrate), and 75 is an n-type semiconductor film. Semiconductor layer (SOI substrate), 76 is an n + type source region, 77 is an n type source region, 78 is an n type drain region, 79 is an n + type drain region, 80 is a p + type source region, and 81 is a p + type Drain region, 82 is gate insulating film, 83 is gate electrode, 84 is side wall, 85 is PSG film, 86 is insulating film, 87 is barrier metal, 88 is conductive plug, 89 is interlayer insulation , 90 barrier metal, 91 Cu wiring 92 denotes the barrier insulating film.
In the figure, a thin p-type semiconductor layer (insulated in an island shape by an element isolation region forming trench and a buried oxide film 73, which is bonded onto a p-type silicon substrate 71 via an oxide film 72 ( SOI substrate 74 and n-type semiconductor layer (SOI substrate) 75 are formed. The p-type SOI substrate 74 has n-type source / drain regions (77, 78) self-aligned with the gate electrode 83, sidewalls. An n-channel LDD (Lightly Doped Drain) structure MIS field effect transistor composed of n + -type source / drain regions (76, 79) self-aligned to 84 is formed, and a gate electrode 83 is formed on the n-type SOI substrate 75. P + -type source / drain region self-aligned on sidewall 84 self-aligned A P-channel MIS field effect transistor made of (80, 81) is formed. Further, the n + type source / drain regions (76, 79) and the p + type source / drain regions (80, 81) are connected to the Cu wiring 91 having the barrier metal 90 via the conductive plug 88 having the barrier metal 87. A desired voltage is applied.
Therefore, the junction capacitance can be reduced by forming the source / drain region surrounded by the insulating film, the depletion layer capacitance can be reduced by completely depleting the SOI substrate, the breakdown voltage of the source / drain region can be improved, and the subthreshold characteristics can be improved. Compared to a CMOS consisting of MIS field-effect transistors formed on a normal bulk wafer by reducing the threshold voltage, removing the contact region to the SOI substrate, etc., it is possible to achieve higher speed, lower power, higher performance and higher integration. Become.
However, since the ground voltage is applied to the conductor (p-type silicon substrate) under the SOI substrate, the back channel of the N-channel MIS field effect transistor formed on the p-type SOI substrate is maintained in the off state. Since the back channel of the P-channel MIS field effect transistor formed on the type SOI substrate is always turned on, in the N-channel MIS field effect transistor, even if the voltage applied to the gate electrode is the ground voltage or the power supply voltage However, although the P-channel MIS field effect transistor operates normally, current flows through the front channel and the back channel at the ground voltage, and the front channel is off (no current flows) at the power supply voltage. There is a drawback that the channel has a small current leak and it is inevitable that it malfunctions. It was.
Further, when forming a CMOS, since N-channel and P-channel MIS field effect transistors had to be formed side by side on a silicon substrate bonded on an oxide film, high integration was not achieved.
When a CMOS integrated circuit is formed, the gate electrodes of a pair of N-channel and P-channel MIS field effect transistors are generally connected to the same voltage, and are inherent to the N-channel and P-channel MIS field effect transistors. Therefore, it was difficult to achieve high integration because each gate electrode had to be connected by a wiring body.
In order to create such an SOI structure, a so-called bonded SOI wafer in which a semiconductor substrate having a uniform single crystal is bonded to another semiconductor substrate through an oxide film must be purchased. Even if it relies on low-cost technology, there was a drawback that it was extremely expensive, about 2 to 3 times the bulk wafer in the mass production stage.
As another means for creating an SOI structure, a bulk wafer is used, an oxygen ion is implanted, and a silicon oxide film is formed inside the bulk wafer by high-temperature heat treatment. Even with forming, the costly problem of having to purchase a very expensive high-dose ion implantation machine and requiring a long manufacturing process to implant high doses of oxygen, silicon Disadvantages such as difficult control of oxide film thickness, formation of fully depleted SOI substrate, or instability of characteristics related to damage repair of crystal defects due to oxygen ion implantation in use of large-diameter wafers of 10 to 12 inches was there.
In addition, even if a bonded SOI substrate or a SOI substrate based on the SIMOX method is used, high-temperature heat treatment is necessary, and it is impossible to make an SOI substrate made of single crystal silicon multi-layered. A three-dimensional semiconductor integrated circuit could not be formed.
Attempts to recrystallize a polycrystalline silicon layer grown by chemical vapor deposition by laser annealing and convert it into a single crystal silicon layer have been tried before. A crystalline silicon layer could not be obtained, and the leakage current was so large that it could not be put into practical use, and no realization possibility was found for a multilayer SOI substrate.

特開２０１２−１４２４９２JP2012-142492

本発明が解決しょうとする課題は、従来例に示されるように、ＳＯＩ構造を形成するために、ＳＩＭＯＸ法によりＳＯＩ基板を形成しても、あるいは、貼り合わせＳＯＩウエハーを使用しても、
（１）かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと。
（３）ＳＯＩ構造に形成したＭＩＳ電界効果トランジスタのＳＯＩ基板下に導電体(半導体基板又は下層配線)が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された場合（特にオン電圧が印加された場合）、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。
（４）貼り合わせあるいはＳＩＭＯＸ法によるＳＯＩ基板を形成する際、高温処理が必要であり、多層のＳＯＩ基板を形成し、それぞれのＳＯＩ基板にＭＩＳ電界効果トランジスタを形成することが不可能であったこと。
（５）ＣＭＯＳを形成する場合、いずれか一方のＭＩＳ電界効果トランジスタのバックチャネルリークを防止できなかったこと、Ｎチャネル及びＰチャネルＭＩＳ電界効果トランジスタ共に表面上の占有面積を有して形成しなければならないことにより、高集積化の妨げになっていること及びゲート電極配線の微細化が実現できないこと。
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＣＭＯＳを形成しているだけでは、さらなる高速化及び高集積化を達成する３次元化が実現できなかったことである。 The problem to be solved by the present invention is that, as shown in the prior art, even if an SOI substrate is formed by the SIMOX method or a bonded SOI wafer is used to form an SOI structure,
(1) The cost is considerably high, it can be used only for special purpose products with high added value, and the technology applicable to inexpensive general-purpose products is lacking.
(2) Since it is difficult to control the thinning of the SOI substrate in a large-diameter wafer, it is difficult to form a fully depleted SOI substrate, and it is difficult to obtain stability of characteristics of a large number of built-in MIS field effect transistors. .
(3) When a conductor (semiconductor substrate or lower layer wiring) is present under the SOI substrate of the MIS field effect transistor formed in the SOI structure, when a voltage different from the voltage applied to the gate electrode is applied (particularly the on-voltage) In other words, a minute back channel leak generated at the bottom of the SOI substrate could not be prevented.
(4) When forming an SOI substrate by bonding or SIMOX method, high-temperature treatment is required, and it is impossible to form a multilayer SOI substrate and to form a MIS field effect transistor on each SOI substrate. about.
(5) When forming a CMOS, the back channel leakage of either one of the MIS field effect transistors could not be prevented, and both the N channel and P channel MIS field effect transistors must be formed with an occupied area on the surface. Therefore, the high integration is hindered and the gate electrode wiring cannot be miniaturized.
Such a problem is becoming more prominent, and it is impossible to realize three-dimensionalization that achieves higher speed and higher integration only by forming a fine SOI structure CMOS by the current technology.

上記課題は、半導体基板上にそれぞれ絶縁膜を介して積層された、平板構造の下層半導体層及び上層半導体層を有し、前記下層半導体層及び前記上層半導体層の上下に重なる箇所の一部の周囲を、それぞれゲート絶縁膜を介して、一体化して包囲する構造に形成された包囲型ゲート電極を備える半導体装置であって、前記包囲型ゲート電極が、ゲート長の長い箇所及びゲート長の短い箇所を有し、前記ゲート長の長い箇所は、前記ゲート長の短い箇所の両端から等しい長さに延長されている本発明の半導体装置によって解決される。
The above-described problem includes a lower semiconductor layer and an upper semiconductor layer having a flat plate structure, which are laminated on an insulating film, respectively, on a semiconductor substrate, and a part of a portion that overlaps the upper and lower layers of the lower semiconductor layer and the upper semiconductor layer. A semiconductor device including a surrounding gate electrode formed in a structure that surrounds the periphery integrally with a gate insulating film, wherein the surrounding gate electrode includes a portion having a long gate length and a short gate length. The semiconductor device of the present invention has a portion, and the portion having the long gate length is extended to the same length from both ends of the portion having the short gate length .

以上説明のように本発明によれば、通常の安価な半導体基板を使用して、エピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、下地絶縁膜の上面に下地絶縁膜バリア層（ＴｉＮ）を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなる下層半導体層及び上層半導体層（ＳＯＩ基板）を設け、積層した上下のＳＯＩ基板において、それぞれのＳＯＩ基板のチャネル領域形成箇所の周囲にゲート酸化膜を介して一体化（共通化）した変形（部分的にゲート電極長が異なる）包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板に一導電型あるいは反対導電型のソースドレイン領域を設けた積層ＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
また半導体層のチャネル領域形成箇所を、ゲート酸化膜を介して完全に包囲する包囲型ゲート電極を形成でき、且つ上下層に積層した半導体層に形成したＰチャネルＭＩＳ電界効果トランジスタのゲート電極とＮチャネルＭＩＳ電界効果トランジスタのゲート電極を自己整合して一体化（共通化）した一体化包囲型ゲート電極を形成でき、さらに部分的にゲート電極長が異なる変形一体化包囲型ゲート電極を自己整合して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であり、バックチャネルリークを改善する（ＣＭＯＳのＳＯＩ化を実現するために絶対に克服しなくてはならない課題）ことができることによる高信頼性及び高性能化を、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加できることによる高速化及び高集積化を、下層半導体層に形成したＰチャネルＭＩＳ電界効果トランジスタの直上に上層半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタを積層して形成できることによる表面(上面)の占有面積の微細化による高集積化を、ＰチャネルＭＩＳ電界効果トランジスタのゲート電極とＮチャネルＭＩＳ電界効果トランジスタのゲート電極を自己整合して一体化できることによるゲート電極配線の高集積化を達成でき、さらに上層半導体層に形成するＮチャネルＭＩＳ電界効果トランジスタにおいて、実効チャネル長（ソースドレイン領域間の最短距離）を規定する上面部のゲート電極長と、実効チャネル長の規定には関与しない側面部及び下面部のゲート電極長を別扱いし、自己整合して側面部及び下面部のゲート電極長を上面部のゲート電極長より短くすることにより、側面部及び下面部の包囲型ゲート電極とソースドレイン領域との重なりを縮小し、浮遊容量を低減できることによる高速化を、半導体層に対向する包囲型ゲート電極の面積を縮小できることにより、ゲート容量を低減できることによる高速化を、達成することが可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、下層半導体層及び上層半導体層（ＳＯＩ基板）の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
また下層半導体層及び上層半導体層（ＳＯＩ基板）を形成するために必要な、それぞれの縦（垂直）方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
またエピタキシャル成長半導体層形成後に、自己整合的に埋め込みシリコン酸化膜（ＳｉＯ２）を形成できるため、完全な単結晶半導体層を得るために必要な下地絶縁膜バリア層（ＴｉＮ）とバックチャネルリークを防止するために必要な変形一体化包囲型ゲート電極とを絶縁分離することが可能である。
また下層半導体層及び上層半導体層間に空孔を設けることにより、通常のシリコン酸化膜が形成された構造に比較し、ｐ＋型ソースドレイン領域とｎ＋型ソースドレイン領域間の容量を大幅に低減することが可能（該当箇所では、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）で、高速化を可能にすることもできる。
また微細な、結晶性が極めて良好な半導体層の一部（チャネル領域形成箇所）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び変形一体化包囲型ゲート電極）を微細に形成することも可能である。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成することも可能で、左右のＳｉＧｅ層から歪みＳｉ層に引っ張り応力を与えることにより、格子間隔を広げることができるので、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
またインバータ回路等に必要なＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタのドレイン領域を同電圧に接続する配線を、自己整合して微細に形成することも可能である。
またＰチャネルＭＩＳ電界効果トランジスタのチャネル領域幅をＮチャネルＭＩＳ電界効果トランジスタのチャネル領域幅より広くすることも可能で、バランスの良いスイッチング特性を有する高速なＣＭＯＳ回路を形成することが可能である。
また上下の半導体層にそれぞれ形成するＰチャネルＭＩＳ電界効果トランジスタのゲート電極長とＮチャネルＭＩＳ電界効果トランジスタのゲート電極長を、相違させ、自由に設定することが可能で、バランスの良いスイッチング特性を有する高速なＣＭＯＳ回路を形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＣＭＯＳ型半導体装置を得ることができる。
本発明者は当該技術を、絶縁膜上の変形一体化包囲型ゲート電極を有するＣＭＯＳ（ＣＭＯＳ ｗｉｔｈ Ｔｒａｎｓｆｏｒｍｅｄ ａｎｄ Ｓｉｍｐｌｉｆｉｅｄ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ ｏｎ Ｉｎｓｕｌａｔｏｒ）と命名し、ゲート電極の構造をＴＳＳＧ（ティーエスエスジー）構造と略称する。
なお本願発明で呼称する変形一体化包囲型ゲート電極（ＴＳＳＧ）とは、上下に積層したＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極とＰチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極が単一の包囲型ゲート電極として、一体化しており、さらにチャネル領域を包囲する箇所のゲート電極長が同一でなく、部分的に異なっている包囲型ゲート電極を示している。 As described above, according to the present invention, when an ordinary inexpensive semiconductor substrate is used and a semiconductor layer is grown by epitaxial growth, the epitaxially grown semiconductor layer and the base insulating film are not contacted with each other on the upper surface of the base insulating film. A lower semiconductor layer and an upper semiconductor layer made of a complete single crystal semiconductor layer that prevents partial amorphization due to the influence of the base insulating film by providing a base insulating film barrier layer (TiN) and forming an epitaxially grown semiconductor layer In the upper and lower SOI substrates provided with (SOI substrates), a deformation (partially different gate electrode lengths) integrated (commonized) via a gate oxide film around the channel region forming portion of each SOI substrate. ) An enclosed gate electrode is provided, a channel region is formed, and a source drain of one conductivity type or opposite conductivity type is formed on the remaining SOI substrate. N-channel and P-channel MIS field effect transistors having a stacked SOI structure provided with a gate region can be formed, so that the junction capacitance of the source / drain region is reduced (substantially zero), the depletion layer capacitance is reduced, the breakdown voltage of the source / drain region is improved It is possible to reduce the threshold voltage and reduce the power by improving the threshold characteristics.
In addition, an enclosing gate electrode that completely surrounds the channel region forming portion of the semiconductor layer via the gate oxide film can be formed, and the gate electrode of the P-channel MIS field effect transistor formed on the upper and lower semiconductor layers and the N It is possible to form an integrated surrounding gate electrode in which the gate electrodes of channel MIS field-effect transistors are integrated (shared) by self-alignment, and further, self-aligning modified integrated surrounding gate electrodes having different gate electrode lengths. The current channel other than the channel can be cut off, complete channel control is possible, and back channel leakage is improved (a problem that must be overcome in order to realize CMOS SOI). High reliability and high performance due to the ability to be able to form channels on four sides (upper and lower sides and two sides in the channel width direction) Therefore, since the channel width can be increased without increasing the area occupied by the surface (upper surface), high speed and high integration due to the increase in driving current can be achieved directly above the P-channel MIS field effect transistor formed in the lower semiconductor layer. High integration by miniaturizing the area occupied by the surface (upper surface) due to the fact that the N channel MIS field effect transistor formed in the semiconductor layer can be formed by stacking, the gate electrode of the P channel MIS field effect transistor and the N channel MIS field effect transistor. The gate electrode wiring can be integrated in a self-aligned manner to achieve high integration of the gate electrode wiring, and in the N channel MIS field effect transistor formed in the upper semiconductor layer, the effective channel length (the shortest distance between the source and drain regions) The gate electrode length on the top surface that defines the effective channel length and the effective channel length The gate electrode lengths of the side surface portion and the lower surface portion that are not involved in the processing are handled separately, and the gate electrode lengths of the side surface portion and the lower surface portion are made shorter than the gate electrode length of the upper surface portion by self-alignment. Speeding up by reducing the overlap between the surrounding gate electrode and the source / drain region and reducing the stray capacitance, and speeding up by reducing the gate capacitance by reducing the area of the surrounding gate electrode facing the semiconductor layer Is possible to achieve.
In addition, since the film thickness of the lower semiconductor layer and the upper semiconductor layer (SOI substrate) can be determined by the film thickness of the silicon nitride film (Si 3 N 4 ) to be grown, it can be used for manufacturing with a large-diameter wafer and is a fully depleted type. It is possible to easily form a semiconductor layer having an SOI structure.
In addition, each vertical (vertical) epitaxial semiconductor layer necessary for forming the lower semiconductor layer and the upper semiconductor layer (SOI substrate) can be converted into a buried insulating film that forms a part of the element isolation region by self-alignment. High reliability and high integration can be realized.
In addition, since the buried silicon oxide film (SiO 2 ) can be formed in a self-aligned manner after the epitaxially grown semiconductor layer is formed, the underlying insulating film barrier layer (TiN) and back channel leakage necessary for obtaining a complete single crystal semiconductor layer can be prevented. Therefore, it is possible to insulate and separate the deformed integrated surrounding gate electrode necessary for the purpose.
In addition, by providing vacancies between the lower semiconductor layer and the upper semiconductor layer, the capacitance between the p + type source / drain region and the n + type source / drain region is greatly reduced as compared with a structure in which a normal silicon oxide film is formed. It is possible to do this (where the difference is approximately ¼ due to the difference in dielectric constant between air and silicon oxide film (SiO 2 )), and high speed can be achieved.
In addition, the MIS field effect transistor components (low and high concentration source / drain regions, gate oxide film, and deformation) are self-aligned with a part of the fine semiconductor layer having excellent crystallinity (channel region forming portion). It is also possible to finely form an integral surrounding gate electrode.
It is also possible to form a single crystal semiconductor layer having a structure in which a Si layer having a small lattice constant is sandwiched between SiGe layers having a large lattice constant from the left and right. By applying tensile stress to the strained Si layer from the left and right SiGe layers, Since the lattice spacing can be widened, the carrier mobility can be increased, thereby further increasing the speed.
It is also possible to finely form a wiring for connecting the drain regions of the N-channel and P-channel MIS field effect transistors necessary for the inverter circuit or the like to the same voltage by self-alignment.
Further, the channel region width of the P-channel MIS field effect transistor can be made wider than the channel region width of the N-channel MIS field effect transistor, and a high-speed CMOS circuit having well-balanced switching characteristics can be formed.
In addition, the gate electrode length of the P-channel MIS field-effect transistor formed on the upper and lower semiconductor layers and the gate electrode length of the N-channel MIS field-effect transistor can be set differently and can be freely set, providing a balanced switching characteristic. It is also possible to form a high-speed CMOS circuit having the same.
In other words, high-speed, high-reliability, high-performance, and high-speed, capable of manufacturing large-scale semiconductor integrated circuits that can be used for high-speed, large-capacity communication devices, portable information terminals, in-vehicle devices, various electronic mechanical devices, space-related devices, etc. An extremely low power CMOS type semiconductor device having integration can be obtained.
The present inventor has the art, and named CMOS (CMOS with T ransformed and S implified S urrounding G ate on Insulator) having a deformable integral encircling the gate electrode on the insulating film, the structure of the gate electrode TSSG (tea SS G ) Abbreviated as structure.
Note that the modified integrated surrounding gate electrode (TSSG) referred to in the present invention is a single-layered surrounding gate electrode of an N-channel MIS field effect transistor and a surrounding gate electrode of a P-channel MIS field effect transistor stacked one above the other. As the surrounding gate electrode, the surrounding gate electrodes are shown to be integrated, and the gate electrode lengths of the portions surrounding the channel region are not the same but partially different.

本発明の半導体装置における第１の実施例の模式側断面図（チャネル長方向、チャネル領域部）Schematic side sectional view of the first embodiment of the semiconductor device of the present invention (channel length direction, channel region portion) 本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、チャネル領域部）Schematic side sectional view of the first embodiment in the semiconductor device of the present invention (channel width direction, channel region portion) 本発明の半導体装置における第１の実施例の模式側断面図（チャネル長方向、変形一体化包囲型ゲート電極部）Schematic side cross-sectional view of the first embodiment of the semiconductor device of the present invention (channel length direction, modified integrated surrounding gate electrode portion) 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）Process sectional drawing (channel width direction, channel area | region part) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）Process sectional drawing (channel width direction, channel area | region part) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）Process sectional drawing (channel width direction, channel area | region part) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）Process sectional drawing (channel width direction, channel area | region part) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）Process sectional drawing (channel width direction, channel area | region part) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向、チャネル領域部）Schematic side sectional view of the second embodiment of the semiconductor device of the present invention (channel length direction, channel region portion) 本発明の半導体装置における第３の実施例の模式側断面図（チャネル幅方向、チャネル領域部）Schematic side sectional view of the third embodiment in the semiconductor device of the present invention (channel width direction, channel region portion) 本発明の半導体装置における第４の実施例の模式側断面図（チャネル長方向、チャネル領域部）Schematic side sectional view of the fourth embodiment of the semiconductor device of the present invention (channel length direction, channel region portion) 本発明の半導体装置における第５の実施例の模式側断面図（チャネル長方向、チャネル領域部）Schematic side sectional view of the fifth embodiment in the semiconductor device of the present invention (channel length direction, channel region portion) 本発明の半導体装置における第５の実施例の模式側断面図（チャネル幅方向、チャネル領域部）Schematic side sectional view of the fifth embodiment in the semiconductor device of the present invention (channel width direction, channel region portion) 本発明の半導体装置における第５の実施例の模式側断面図（チャネル幅方向、ソースドレイン領域部）Schematic side sectional view of the fifth embodiment in the semiconductor device of the present invention (channel width direction, source / drain region) 本発明の半導体装置における第５の実施例の模式側断面図（チャネル長方向、変形一体化包囲型ゲート電極部）Schematic side cross-sectional view of a fifth embodiment of the semiconductor device of the present invention (channel length direction, modified integrated surrounding gate electrode portion) 本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 5th Example in the semiconductor device of this invention 本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 5th Example in the semiconductor device of this invention 本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 5th Example in the semiconductor device of this invention 本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 5th Example in the semiconductor device of this invention 本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 5th Example in the semiconductor device of this invention 本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 5th Example in the semiconductor device of this invention 本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 5th Example in the semiconductor device of this invention 本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 5th Example in the semiconductor device of this invention 本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 5th Example in the semiconductor device of this invention 本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 5th Example in the semiconductor device of this invention 本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 5th Example in the semiconductor device of this invention 本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）Process sectional drawing (channel width direction, channel area | region part) of the manufacturing method of the 5th Example in the semiconductor device of this invention 本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル領域部）Process sectional drawing (channel length direction, channel area | region part) of the manufacturing method of the 5th Example in the semiconductor device of this invention 本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）Process sectional drawing (channel width direction, channel area | region part) of the manufacturing method of the 5th Example in the semiconductor device of this invention 従来の半導体装置の模式側断面図（チャネル長方向、チャネル領域部）Schematic side sectional view of a conventional semiconductor device (channel length direction, channel region)

本願発明は、
（１）Ｓｉ基板上に複数層からなる絶縁膜及び第1の下地絶縁膜バリア層（ＴｉＮ）を形成し、選択的に開孔し、Ｓｉ基板表面から第１の縦（垂直）方向エピタキシャルＳｉ層を成長させる。
（２）第１の縦（垂直）方向エピタキシャルＳｉ層の側面の一部から第1の下地絶縁膜バリア層（ＴｉＮ）上に第１の横（水平）方向エピタキシャルＳｉ層を成長させる。（下層半導体層の形成）
（３）第1の下地絶縁膜バリア層（ＴｉＮ）直上の絶縁膜及び下層半導体層（Ｓｉ）直下以外の第1の下地絶縁膜バリア層（ＴｉＮ）を除去し、形成された開孔部に素子分離用の絶縁膜を平坦に埋め込み、下層半導体層の素子分離領域を形成する。
（４）下層半導体層上を含む全面に複数層からなる層間絶縁膜及び第２の下地絶縁膜バリア層（ＴｉＮ）を形成し、選択的に開孔し、第１の縦（垂直）方向エピタキシャルＳｉ層の表面を露出させる。
（５）第１の縦（垂直）方向エピタキシャルＳｉ層上に第２の縦（垂直）方向エピタキシャルＳｉ層を成長させる。
（６）第２の縦（垂直）方向エピタキシャルＳｉ層の側面の一部から第２の下地絶縁膜バリア層（ＴｉＮ）上に第２の横（水平）方向エピタキシャルＳｉ層を成長させる。（上層半導体層の形成）
（７）上層半導体層の一部、直下の第２の下地絶縁膜バリア層（ＴｉＮ）、層間絶縁膜の一部、第２及び第１の縦（垂直）方向エピタキシャルＳｉ層を除去し、開孔部を形成する。
（８）開孔部下の下層半導体層の一部にｐ＋型ソースドレイン領域を形成する。
（９）第２の下地絶縁膜バリア層（ＴｉＮ）直上の絶縁膜及び上層半導体層（Ｓｉ）直下以外の第２の下地絶縁膜バリア層（ＴｉＮ）を除去し、形成された３段の開孔部に素子分離用の絶縁膜を平坦に埋め込み、上層半導体層の素子分離領域及び下層半導体層の素子分離領域の一部を形成する。
（１０）上層半導体層上を含む全面に複数層からなる第１のマスク層を形成して後、チャネル部に相当する箇所の第１のマスク層の一部を除去し、第１段目の開孔部を形成する。
（１１）異方性ドライエッチングにより、第１段目の開孔部の側壁に第２のマスク層を形成する。
（１２）第２のマスク層により、チャネル部に相当する箇所の残りの第１のマスク層、上層半導体層、第２の下地絶縁膜バリア層、上層半導体層の素子分離用絶縁膜、層間絶縁膜、下層半導体層、第１の下地絶縁膜バリア層、下層半導体層の素子分離用絶縁膜及び下層絶縁膜の一部を選択的に順次異方性ドライエッチングし、第２段目の開孔部を形成する。
（１３）開孔部を通じ、第１及び第２の下地絶縁膜バリア層を若干等方性エッチングし、上層及び下層半導体層下に間隙部を形成する。
（１４）間隙部に絶縁膜を埋め込む。（以後形成する変形一体化包囲型ゲート電極と下地絶縁膜バリア層とを絶縁分離する。）
（１５）第２のマスク層をエッチング除去し、２段になった第１段目及び第２段目の開孔部を形成する。
（１６）露出した上層及び下層半導体層の側面間にそれぞれチャネル領域形成用のＳｉ層を成長する。（直下は空孔で、完全な単結晶半導体層を形成、ＭＩＳ電界効果トランジスタのチャネル領域形成用半導体層）
（１７）チャネル領域形成用のそれぞれの半導体層の周囲にゲート絶縁膜を形成する。
（１８）ゲート絶縁膜上から下層半導体層及び上層半導体層に閾値電圧制御用の不純物を順次イオン注入する。
（１９）開孔部に変形一体化包囲型ゲート電極（上下に一体化（共通化）された、上層半導体層の上面部のゲート電極長が上層半導体層の側面部、下面部及び下層半導体層の全周囲のゲート電極長より長い包囲型ゲート電極）を平坦に埋め込む。（Ｎチャネル及びＰチャネルＭＩＳ電界効果トランジスタの変形一体化包囲型ゲート電極形成）
（２０）残りの第１のマスク層をすべてエッチング除去して後、変形一体化包囲型ゲート電極及び上層半導体層の素子分離領域をマスク層として、露出した上層半導体層及び層間絶縁膜を除去し、変形一体化包囲型ゲート電極に自己整合して下層半導体層にｐ＋型ソースドレイン領域を形成する。
（２１）露出した上層半導体層の側面から空孔上にソースドレイン領域形成用の上層半導体層を再形成する。
（２２）変形一体化包囲型ゲート電極あるいは側壁に形成したサイドウォールに自己整合してｎ型ソースドレイン領域あるいはｎ＋型ソースドレイン領域を上層半導体層に順次形成する。
（２３）さらに層間絶縁膜を形成後、ビア及び配線を形成し、下層及び上層半導体層に形成したＭＩＳ電界効果トランジスタを適宜接続する。
等の技術を使用して、
１）変形一体化包囲型ゲート電極の形成によるバックチャネルリークの改善
２）ソースドレイン領域形成用の不純物のイオン注入後のエピタキシャル成長半導体層の低温化
等を考慮して、
半導体基板上に複数層からなる絶縁膜を介して下層半導体層が設けられ、さらに積層された層間絶縁膜及び空孔を介して上層半導体層が設けられ、自己整合して、下層及び上層半導体層の一部の周囲にゲート絶縁膜を介して包囲する構造に、上下に一体化（共通化）し、部分的にゲート電極長が異なる、ゲート電極（変形一体化包囲型ゲート電極）が設けられ、変形一体化包囲型ゲート電極に自己整合して、下層及び上層半導体層にそれぞれ異なる導電型のソースドレイン領域が設けられた積層構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体装置を形成したものである。 The present invention is
(1) An insulating film composed of a plurality of layers and a first base insulating film barrier layer (TiN) are formed on a Si substrate, selectively opened, and a first vertical (vertical) epitaxial Si layer is formed from the Si substrate surface. Grow layers.
(2) A first lateral (horizontal) epitaxial Si layer is grown on a part of the side surface of the first longitudinal (vertical) epitaxial Si layer on the first underlying insulating film barrier layer (TiN). (Formation of lower semiconductor layer)
(3) The first underlying insulating film barrier layer (TiN) except for the insulating film immediately above the first underlying insulating film barrier layer (TiN) and the lower semiconductor layer (Si) is removed, and the formed opening portion is removed. An element isolation insulating film is flatly embedded to form an element isolation region of the lower semiconductor layer.
(4) A plurality of interlayer insulating films and a second base insulating film barrier layer (TiN) are formed on the entire surface including the lower semiconductor layer, selectively opened, and first longitudinal (vertical) direction epitaxial is formed. The surface of the Si layer is exposed.
(5) A second longitudinal (vertical) epitaxial Si layer is grown on the first longitudinal (vertical) epitaxial Si layer.
(6) A second lateral (horizontal) epitaxial Si layer is grown on a part of the side surface of the second longitudinal (vertical) epitaxial Si layer on the second base insulating film barrier layer (TiN). (Formation of upper semiconductor layer)
(7) A part of the upper semiconductor layer, the second underlying insulating film barrier layer (TiN) immediately below, a part of the interlayer insulating film, and the second and first vertical (vertical) epitaxial Si layers are removed and opened. A hole is formed.
(8) A p + type source / drain region is formed in a part of the lower semiconductor layer under the opening.
(9) The second base insulating film barrier layer (TiN) except for the insulating film immediately above the second base insulating film barrier layer (TiN) and the upper semiconductor layer (Si) is removed, and the formed three-stage opening An insulating film for element isolation is flatly embedded in the hole to form part of the element isolation region of the upper semiconductor layer and the element isolation region of the lower semiconductor layer.
(10) After forming a first mask layer composed of a plurality of layers over the entire surface including the upper semiconductor layer, a part of the first mask layer in a portion corresponding to the channel portion is removed, and the first step An opening is formed.
(11) A second mask layer is formed on the side wall of the first-stage aperture by anisotropic dry etching.
(12) By the second mask layer, the remaining first mask layer corresponding to the channel portion, the upper semiconductor layer, the second base insulating film barrier layer, the element isolation insulating film of the upper semiconductor layer, and the interlayer insulation The film, the lower semiconductor layer, the first base insulating film barrier layer, the element isolation insulating film of the lower semiconductor layer, and a part of the lower insulating film are selectively and sequentially anisotropically dry etched to form the second-stage opening Forming part.
(13) The first and second underlying insulating film barrier layers are slightly isotropically etched through the apertures to form gaps below the upper and lower semiconductor layers.
(14) An insulating film is embedded in the gap. (The deformation integrated surrounding gate electrode and the underlying insulating film barrier layer to be formed thereafter are insulated and separated.)
(15) The second mask layer is removed by etching to form first-stage and second-stage apertures in two stages.
(16) A Si layer for forming a channel region is grown between the exposed side surfaces of the upper and lower semiconductor layers. (Directly below, there is a hole to form a complete single crystal semiconductor layer, a semiconductor layer for forming a channel region of a MIS field effect transistor)
(17) A gate insulating film is formed around each semiconductor layer for forming a channel region.
(18) Impurities for threshold voltage control are sequentially ion-implanted from above the gate insulating film into the lower semiconductor layer and the upper semiconductor layer.
(19) Deformation-integrated and surrounding-type gate electrode in the opening (integrated vertically (commonized), the gate electrode length of the upper surface of the upper semiconductor layer is the side surface, lower surface and lower semiconductor layer of the upper semiconductor layer) The surrounding gate electrode longer than the total length of the gate electrode) is buried flat. (Formation of deformation-integrated and surrounding gate electrode of N-channel and P-channel MIS field effect transistor)
(20) After removing all the remaining first mask layers by etching, the exposed upper semiconductor layer and interlayer insulating film are removed using the deformed integrated surrounding gate electrode and the element isolation region of the upper semiconductor layer as a mask layer. Then, p + -type source / drain regions are formed in the lower semiconductor layer in a self-aligned manner with the deformed integrated surrounding gate electrode.
(21) An upper semiconductor layer for forming a source / drain region is re-formed on the holes from the exposed side surface of the upper semiconductor layer.
(22) An n-type source / drain region or an n + -type source / drain region is sequentially formed in the upper semiconductor layer in a self-aligned manner with the modified integrated surrounding gate electrode or the sidewall formed on the sidewall.
(23) After further forming the interlayer insulating film, vias and wirings are formed, and MIS field effect transistors formed in the lower and upper semiconductor layers are appropriately connected.
Using technology such as
1) Improvement of back channel leakage by forming a deformed integrated surrounding gate electrode 2) Considering low temperature of epitaxially grown semiconductor layer after ion implantation of impurities for forming source / drain regions, etc.
A lower semiconductor layer is provided on a semiconductor substrate through an insulating film composed of a plurality of layers, and an upper semiconductor layer is further provided through stacked interlayer insulating films and vacancies. A gate electrode (modified integrated enclosing type gate electrode) that is integrated vertically (common) and partially different in gate electrode length is provided in a structure that surrounds a part of the gate electrode via a gate insulating film. A CMOS type semiconductor device comprising an N-channel and P-channel MIS field effect transistor having a stacked structure in which different conductivity type source / drain regions are provided in the lower and upper semiconductor layers, respectively, in a self-aligned manner with the deformed integrated surrounding gate electrode Is formed.

以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図３４は本発明の半導体装置における第１の実施例で、図１はチャネル長方向で、チャネル領域部の模式側断面図、図２はチャネル幅方向で、チャネル領域部の模式側断面図、図３はチャネル長方向で、変形一体化包囲型ゲート電極部の模式側断面図、図４〜図３４は製造方法の工程断面図である。 Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
Throughout the drawings, the same object is denoted by the same reference numeral. However, the diagonal lines in the side sectional view are shown only on the main insulating film, and the wiring is drawn with a slight back-and-forth displacement, and the horizontal and vertical sizes are accurate to show the main part of the invention. The dimensions are not shown.
1 to 34 show a first embodiment of the semiconductor device of the present invention. FIG. 1 is a schematic side sectional view of the channel region portion in the channel length direction, and FIG. 2 is a schematic side view of the channel region portion in the channel width direction. Sectional drawing, FIG. 3 is a schematic side sectional view of the deformed integrated surrounding gate electrode portion in the channel length direction, and FIGS. 4 to 34 are sectional views of steps of the manufacturing method.

図１〜図３はシリコン（Ｓｉ）基板を使用し、ＴＳＳＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）、５は７０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、６は２０ｎｍ程度の埋め込みシリコン酸化膜（ＳｉＯ２）、７は１０１７ｃｍ−３程度のｎ型のエピタキシャルＳｉ層（下層半導体層、ソースドレイン領域形成部）、８は１０１７ｃｍ−３程度のｎ型のエピタキシャルＳｉ層（下層半導体層、チャネル領域形成部）、９は１０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１０は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１１は長さ３０ｎｍ程度、厚さ１００ｎｍ程度の変形一体化包囲型ゲート電極（ＷＳｉ）、１２は１０２０ｃｍ−３程度のｐ＋型ソース領域、１３は１０２０ｃｍ−３程度のｐ＋型ドレイン領域、１４は７０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、１５は７０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、１６は空孔、１７は１０１７ｃｍ−３程度のｐ型のエピタキシャルＳｉ層（上層半導体層、ソースドレイン領域形成部の一部）、１８は１０１７ｃｍ−３程度のｐ型のエピタキシャルＳｉ層（上層半導体層、、チャネル領域形成部）、１９はｐ型のエピタキシャルＳｉ層（上層半導体層、ソースドレイン領域形成部の一部）、２０は１０２０ｃｍ−３程度のｎ＋型ソース領域、２１は５×１０１７ｃｍ−３程度のｎ型ソース領域、２２は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、２３は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、２４は２０ｎｍ程度のサイドウォール（ＳｉＯ２）、２５は３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、２６は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、２７は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２８は導電プラグ（Ｗ）、２９は５００ｎｍ程度の絶縁膜（ＳｉＯＣ）、３０は１０ｎｍ程度のバリアメタル（ＴａＮ）、３１は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、３２は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。 1 to 3 show a part of a CMOS type semiconductor integrated circuit comprising a short channel N-channel and P-channel MIS field effect transistor using a silicon (Si) substrate and having a TSSG structure. A p-type silicon (Si) substrate of about 15 cm −3 , 2 is a silicon nitride film (Si 3 N 4 ) of about 100 nm, 3 is a silicon oxide film (SiO 2 ) of about 80 nm, and 4 is a base insulation of about 20 nm A film barrier layer (TiN), 5 is a silicon nitride film (Si 3 N 4 ) in an element isolation region of about 70 nm, 6 is a buried silicon oxide film (SiO 2 ) of about 20 nm, and 7 is an n of about 10 17 cm −3. epitaxial Si layer type (lower semiconductor layer, source and drain region formation portion), 8 10 17 cm -3 of about n-type epitaxial Si layer (lower layer Conductor layer, the channel region forming part), 9 10 nm about the silicon nitride film (Si 3 N 4), is 5nm approximately the gate oxide film 10 (SiO 2), 11 is approximately the length 30 nm, a thickness of about 100nm deformation integrated surround gate electrode (WSi), 12 is 10 20 cm -3 of about p + -type source region, 10 20 cm -3 of about p + -type drain region 13, 14 70nm approximately silicon oxide film (SiO 2 ), 15 is a silicon nitride film (Si 3 N 4 ) of an element isolation region of about 70 nm, 16 is a hole, 17 is a p-type epitaxial Si layer of about 10 17 cm −3 (upper semiconductor layer, source / drain region) Part of the forming portion), 18 is a p-type epitaxial Si layer (upper semiconductor layer, channel region forming portion) of about 10 17 cm −3 , and 19 is a p-type epitaxial S i layer (upper layer semiconductor layer, part of source / drain region forming portion), 20 is an n + type source region of about 10 20 cm −3 , 21 is an n type source region of about 5 × 10 17 cm −3 , and 22 is An n-type drain region of about 5 × 10 17 cm −3 , 23 is an n + -type drain region of about 10 20 cm −3 , 24 is a sidewall (SiO 2 ) of about 20 nm, and 25 is a phosphosilicate glass of about 300 nm ( PSG) film, 26 is a silicon nitride film (Si 3 N 4 ) of about 20 nm, 27 is a barrier metal (TiN) of about 10 nm, 28 is a conductive plug (W), 29 is an insulating film (SiOC) of about 500 nm, 30 Denotes a barrier metal (TaN) of about 10 nm, 31 denotes a Cu wiring (including a Cu seed layer) of about 500 nm, and 32 denotes a barrier insulating film (Si 3 N 4 ) of about 20 nm. Yes.

図１はチャネル長方向で、チャネル領域部の模式側断面図を示しており、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、選択的に下地絶縁膜バリア層（ＴｉＮ）４あるいは埋め込みシリコン酸化膜（ＳｉＯ２）６が設けられ、下地絶縁膜バリア層（ＴｉＮ）４あるいは埋め込みシリコン酸化膜（ＳｉＯ２）６上には、ｎ型の一対のＳｉ層７が設けられ、一対のＳｉ層７の対向する側面間にｎ型のＳｉ層８が挟まれて設けられている構造からなる下層半導体層（７、８）が設けられ、下層半導体層（７、８）上には、選択的にシリコン窒化膜（Ｓｉ３Ｎ４）９及び空孔１６を介してｐ型の一対のＳｉ層１９が設けられ、一対のＳｉ層１９の対向する側面間に、ｐ型のＳｉ層１８を左右から挟んだ一対のＳｉ層１７が挟まれている構造からなる上層半導体層（１７、１８、１９）が設けられ、下層半導体層（７、８）及び上層半導体層（１７、１８、１９）は、素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）（５、１５）によりそれぞれ島状に絶縁分離されている。積層されたＳｉ層８及びＳｉ層１８（一部Ｓｉ層１７の上面部も含む）の周囲にはゲート酸化膜（ＳｉＯ２）１０を介して、一体化（共通化）し、部分的にゲート電極長が異なる、包囲型ゲート電極（Ｓｉ層１８の上面部のゲート電極長がＳｉ層１８の側面部及び下面部且つＳｉ層８のすべての面のゲート電極長より長い、変形一体化包囲型ゲート電極）１１がシリコン窒化膜（Ｓｉ３Ｎ４）２上に設けられ、変形一体化包囲型ゲート電極１１の上面部の側壁にはサイドウォール２４が設けられ、Ｓｉ層７には、概略ｐ＋型ソースドレイン領域（１２、１３）が設けられ、Ｓｉ層８には、概略チャネル領域が設けられている（実際にはｐ＋型ソースドレイン領域（１２、１３）が若干横方向拡散されている）ＰチャネルのＭＩＳ電界効果トランジスタが下層半導体層（７、８）に形成されており、一方Ｓｉ層１７及びＳｉ層１９には、概略ｎ型ソースドレイン領域（２１、２２）及びｎ＋型ソースドレイン領域（２０、２３）が設けられ、Ｓｉ層１８には、概略チャネル領域が設けられている（実際にはｎ型ソースドレイン領域（２１、２２）が若干横方向拡散されている）ＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが上層半導体層（１７、１８、１９）に形成されている。またｐ＋型ソースドレイン領域（１２、１３）及びｎ＋型ソースドレイン領域（２０、２３）には、それぞれバリアメタル（ＴｉＮ）２７を有する導電プラグ（Ｗ）２８を介してバリアメタル（ＴａＮ）３０を有するＣｕ配線３１が接続されている。 FIG. 1 is a schematic side sectional view of a channel region portion in the channel length direction. A silicon nitride film (Si 3 N 4 ) 2 is provided on a p-type silicon substrate 1, and a silicon nitride film (Si 3 N 4 ) A silicon oxide film (SiO 2 ) 3 is selectively provided on 2 , and a base insulating film barrier layer (TiN) 4 or embedded silicon oxide is selectively formed on the silicon oxide film (SiO 2 ) 3. A film (SiO 2 ) 6 is provided, and a pair of n-type Si layers 7 are provided on the base insulating film barrier layer (TiN) 4 or the buried silicon oxide film (SiO 2 ) 6. The lower semiconductor layer (7, 8) having a structure in which the n-type Si layer 8 is sandwiched between the opposite side surfaces of the semiconductor layer is provided, and selectively formed on the lower semiconductor layer (7, 8). silicon nitride film (Si 3 N 4) 9 and empty A pair of p-type Si layers 19 are provided via 16, and a pair of Si layers 17 sandwiching a p-type Si layer 18 from the left and right are sandwiched between opposing side surfaces of the pair of Si layers 19. The upper semiconductor layers (17, 18, 19) are provided, and the lower semiconductor layers (7, 8) and the upper semiconductor layers (17, 18, 19) are silicon nitride films (Si 3 N 4 ) in the element isolation region. (5, 15), each island is insulated and separated. A gate oxide film (SiO 2 ) 10 is integrated (shared) around the stacked Si layer 8 and Si layer 18 (including a part of the upper surface portion of the Si layer 17), and partially gated. Enclosed gate electrodes with different electrode lengths (deformation integrated enclosure type in which the gate electrode length of the upper surface portion of the Si layer 18 is longer than the gate electrode lengths of the side surface and lower surface portions of the Si layer 18 and all surfaces of the Si layer 8) (Gate electrode) 11 is provided on the silicon nitride film (Si 3 N 4 ) 2, a side wall 24 is provided on the side wall of the upper surface portion of the deformed integrated enclosure type gate electrode 11, and the Si layer 7 has approximately p + Type source / drain regions (12, 13) are provided, and the Si layer 8 is provided with an approximate channel region (actually, the p + type source / drain regions (12, 13) are slightly laterally diffused. P-channel MIS field effect Transistor is formed below the semiconductor layer (7,8), whereas the Si layer 17 and the Si layer 19, schematically n-type source drain region (21, 22) and n + -type source and drain regions (20, 23) In the Si layer 18, an approximately channel region is provided (in fact, the n-type source / drain regions (21, 22) are slightly diffused in the lateral direction). An N-channel MIS electric field having an LDD structure is provided. Effect transistors are formed in the upper semiconductor layers (17, 18, 19). The p + -type source / drain regions (12, 13) and the n + -type source / drain regions (20, 23) are respectively connected to barrier metal (TaN) via conductive plugs (W) 28 having barrier metal (TiN) 27. A Cu wiring 31 having 30 is connected.

図２はチャネル幅方向で、チャネル領域部の模式側断面図を示しており、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、ゲート酸化膜（ＳｉＯ２）１０を介して変形一体化包囲型ゲート電極（ＷＳｉ）１１に包囲された構造を有するＳｉ層８及びＳｉ層１８が設けられている。変形一体化包囲型ゲート電極１１の一部には、バリアメタル（ＴｉＮ）２７を有する導電プラグ（Ｗ）２８を介してバリアメタル（ＴａＮ）３０を有するＣｕ配線３１が接続されている。 FIG. 2 is a schematic side sectional view of the channel region portion in the channel width direction. A silicon nitride film (Si 3 N 4 ) 2 is provided on a p-type silicon substrate 1, and a silicon nitride film (Si 3 N 4 ) An Si layer 8 and an Si layer 18 having a structure surrounded by a deformed integrated surrounding gate electrode (WSi) 11 via a gate oxide film (SiO 2 ) 10 are provided on 2. A Cu wiring 31 having a barrier metal (TaN) 30 is connected to a part of the modified integrated surrounding gate electrode 11 via a conductive plug (W) 28 having a barrier metal (TiN) 27.

図３はチャネル長方向で、変形一体化包囲型ゲート電極部の模式側断面図を示しており、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、シリコン窒化膜（Ｓｉ３Ｎ４）５、シリコン窒化膜（Ｓｉ３Ｎ４）９、シリコン酸化膜（ＳｉＯ２）１４及びシリコン窒化膜（Ｓｉ３Ｎ４）１５が積層され、シリコン酸化膜（ＳｉＯ２）３、シリコン窒化膜（Ｓｉ３Ｎ４）５、シリコン窒化膜（Ｓｉ３Ｎ４）９、シリコン酸化膜（ＳｉＯ２）１４及びシリコン窒化膜（Ｓｉ３Ｎ４）１５が設けられていない箇所のシリコン窒化膜（Ｓｉ３Ｎ４）２上には、変形一体化包囲型ゲート電極１１が形成されている。この側断面図では、本来Ｓｉ層７、Ｓｉ層１７及びＳｉ層１９は存在しないが、変形一体化包囲型ゲート電極１１との位置関係を明確にするために、少し奥に存在するＳｉ層７、Ｓｉ層１７及びＳｉ層１９を破線で示している。本図は変形一体化包囲型ゲート電極１１の上層半導体層（１７、１８、１９）の上面部のゲート電極長が、上層半導体層（１７、１８、１９）の側面部及び下面部のゲート電極長且つ下層半導体層（７、８）のすべての面のゲート電極長より長いことを明示するために描かれたものであり、製造方法は後述するが、ゲート電極長の長短は自己整合的になされているものである。 FIG. 3 is a schematic side sectional view of the deformed integrated surrounding gate electrode portion in the channel length direction. A silicon nitride film (Si 3 N 4 ) 2 is provided on a p-type silicon substrate 1 and silicon nitride is provided. A silicon oxide film (SiO 2 ) 3 is selectively provided on the film (Si 3 N 4 ) 2, and a silicon nitride film (Si 3 N 4 ) 5 is formed on the silicon oxide film (SiO 2 ) 3. A silicon nitride film (Si 3 N 4 ) 9, a silicon oxide film (SiO 2 ) 14, and a silicon nitride film (Si 3 N 4 ) 15 are laminated to form a silicon oxide film (SiO 2 ) 3 and a silicon nitride film (Si 3 N). 4) 5, a silicon nitride film (Si 3 N 4) 9, a silicon oxide film (SiO 2) 14 and a silicon nitride film (Si 3 N 4) 15 is a portion not provided a silicon nitride film (Si 3 N 4) 2 on the deformation An integral surrounding gate electrode 11 is formed. In this side sectional view, the Si layer 7, the Si layer 17, and the Si layer 19 originally do not exist, but in order to clarify the positional relationship with the deformed integrated surrounding gate electrode 11, the Si layer 7 that exists slightly behind. The Si layer 17 and the Si layer 19 are indicated by broken lines. This figure shows that the gate electrode length of the upper surface portion of the upper semiconductor layer (17, 18, 19) of the modified integrated surrounding gate electrode 11 is the gate electrode of the side surface portion and the lower surface portion of the upper semiconductor layer (17, 18, 19). It is drawn to clearly show that it is longer and longer than the gate electrode length of all surfaces of the lower semiconductor layer (7, 8), and the manufacturing method will be described later. It has been made.

したがって、通常の安価な半導体基板を使用して、エピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、下地絶縁膜の上面に下地絶縁膜バリア層（ＴｉＮ）を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなる下層半導体層及び上層半導体層（ＳＯＩ基板）を設け、積層した上下のＳＯＩ基板において、それぞれのＳＯＩ基板のチャネル領域形成箇所の周囲にゲート酸化膜を介して一体化（共通化）した変形（部分的にゲート電極長が異なる）包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板に一導電型あるいは反対導電型のソースドレイン領域を設けた積層ＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
また半導体層のチャネル領域形成箇所を、ゲート酸化膜を介して完全に包囲する包囲型ゲート電極を形成でき、且つ上下層に積層した半導体層に形成したＰチャネルＭＩＳ電界効果トランジスタのゲート電極とＮチャネルＭＩＳ電界効果トランジスタのゲート電極を自己整合して一体化（共通化）した一体化包囲型ゲート電極を形成でき、さらに部分的にゲート電極長が異なる変形一体化包囲型ゲート電極を自己整合して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であり、バックチャネルリークを改善する（ＣＭＯＳのＳＯＩ化を実現するために絶対に克服しなくてはならない課題）ことができることによる高信頼性及び高性能化を、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加できることによる高速化及び高集積化を、下層半導体層に形成したＰチャネルＭＩＳ電界効果トランジスタの直上に上層半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタを積層して形成できることによる表面(上面)の占有面積の微細化による高集積化を、ＰチャネルＭＩＳ電界効果トランジスタのゲート電極とＮチャネルＭＩＳ電界効果トランジスタのゲート電極を自己整合して一体化できることによるゲート電極配線の高集積化を達成でき、さらに上層半導体層に形成するＮチャネルＭＩＳ電界効果トランジスタにおいて、実効チャネル長（ソースドレイン領域間の最短距離）を規定する上面部のゲート電極長と、実効チャネル長の規定には関与しない側面部及び下面部のゲート電極長を別扱いし、自己整合して側面部及び下面部のゲート電極長を上面部のゲート電極長より短くすることにより、側面部及び下面部の包囲型ゲート電極とソースドレイン領域との重なりを縮小し、浮遊容量を低減できることによる高速化を、半導体層に対向する包囲型ゲート電極の面積を縮小できることにより、ゲート容量を低減できることによる高速化を、達成することが可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、下層半導体層及び上層半導体層（ＳＯＩ基板）の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
また下層半導体層及び上層半導体層（ＳＯＩ基板）を形成するために必要な、それぞれの縦（垂直）方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
またエピタキシャル成長半導体層形成後に、自己整合的に埋め込みシリコン酸化膜（ＳｉＯ２）を形成できるため、完全な単結晶半導体層を得るために必要な下地絶縁膜バリア層（ＴｉＮ）とバックチャネルリークを防止するために必要な変形一体化包囲型ゲート電極とを絶縁分離することが可能である。
また下層半導体層及び上層半導体層間に空孔を設けることにより、通常のシリコン酸化膜が形成された構造に比較し、ｐ＋型ソースドレイン領域とｎ＋型ソースドレイン領域間の容量を大幅に低減することが可能（該当箇所では、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）で、高速化を可能にすることもできる。
また微細な、結晶性が極めて良好な半導体層の一部（チャネル領域形成箇所）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び変形一体化包囲型ゲート電極）を微細に形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＣＭＯＳ型半導体装置を得ることができる。 Therefore, a base insulating film barrier layer (TiN) is formed on the upper surface of the base insulating film so that the epitaxially grown semiconductor layer and the base insulating film do not come into contact with each other during the growth of the semiconductor layer by epitaxial growth using a normal inexpensive semiconductor substrate. By providing an epitaxially grown semiconductor layer, a lower semiconductor layer and an upper semiconductor layer (SOI substrate) made of a complete single crystal semiconductor layer that prevents partial amorphization due to the influence of the base insulating film are provided and stacked. In the upper and lower SOI substrates, surrounding (around partly different gate electrode length) surrounding type gate electrodes are provided around the channel region forming locations of the respective SOI substrates via gate oxide films (partially different gate electrode lengths), and channel A region is formed, and a stack in which a source / drain region of one conductivity type or an opposite conductivity type is provided on the remaining SOI substrate Since N-channel and P-channel MIS field effect transistors having an OI structure can be formed, the junction capacitance of the source / drain region can be reduced (substantially zero), the depletion layer capacitance can be reduced, the breakdown voltage of the source / drain region can be improved, and the subthreshold characteristics can be improved. The threshold voltage can be reduced and the power can be reduced.
In addition, an enclosing gate electrode that completely surrounds the channel region forming portion of the semiconductor layer via the gate oxide film can be formed, and the gate electrode of the P-channel MIS field effect transistor formed on the upper and lower semiconductor layers and the N It is possible to form an integrated surrounding gate electrode in which the gate electrodes of channel MIS field-effect transistors are integrated (shared) by self-alignment, and further, self-aligning modified integrated surrounding gate electrodes having different gate electrode lengths. The current channel other than the channel can be cut off, complete channel control is possible, and back channel leakage is improved (a problem that must be overcome in order to realize CMOS SOI). High reliability and high performance due to the ability to be able to form channels on four sides (upper and lower sides and two sides in the channel width direction) Therefore, since the channel width can be increased without increasing the area occupied by the surface (upper surface), high speed and high integration due to the increase in driving current can be achieved directly above the P-channel MIS field effect transistor formed in the lower semiconductor layer. High integration by miniaturizing the area occupied by the surface (upper surface) due to the fact that the N channel MIS field effect transistor formed in the semiconductor layer can be formed by stacking, the gate electrode of the P channel MIS field effect transistor and the N channel MIS field effect transistor. The gate electrode wiring can be integrated in a self-aligned manner to achieve high integration of the gate electrode wiring, and in the N channel MIS field effect transistor formed in the upper semiconductor layer, the effective channel length (the shortest distance between the source and drain regions) The gate electrode length on the top surface that defines the effective channel length and the effective channel length The gate electrode lengths of the side surface portion and the lower surface portion that are not involved in the processing are handled separately, and the gate electrode lengths of the side surface portion and the lower surface portion are made shorter than the gate electrode length of the upper surface portion by self-alignment. Speeding up by reducing the overlap between the surrounding gate electrode and the source / drain region and reducing the stray capacitance, and speeding up by reducing the gate capacitance by reducing the area of the surrounding gate electrode facing the semiconductor layer Is possible to achieve.
In addition, since the film thickness of the lower semiconductor layer and the upper semiconductor layer (SOI substrate) can be determined by the film thickness of the silicon nitride film (Si 3 N 4 ) to be grown, it can be used for manufacturing with a large-diameter wafer and is a fully depleted type. It is possible to easily form a semiconductor layer having an SOI structure.
In addition, each vertical (vertical) epitaxial semiconductor layer necessary for forming the lower semiconductor layer and the upper semiconductor layer (SOI substrate) can be converted into a buried insulating film that forms a part of the element isolation region by self-alignment. High reliability and high integration can be realized.
In addition, since the buried silicon oxide film (SiO 2 ) can be formed in a self-aligned manner after the epitaxially grown semiconductor layer is formed, the underlying insulating film barrier layer (TiN) and back channel leakage necessary for obtaining a complete single crystal semiconductor layer can be prevented. Therefore, it is possible to insulate and separate the deformed integrated surrounding gate electrode necessary for the purpose.
In addition, by providing vacancies between the lower semiconductor layer and the upper semiconductor layer, the capacitance between the p + type source / drain region and the n + type source / drain region is greatly reduced as compared with a structure in which a normal silicon oxide film is formed. It is possible to do this (where the difference is approximately ¼ due to the difference in dielectric constant between air and silicon oxide film (SiO 2 )), and high speed can be achieved.
In addition, the MIS field effect transistor components (low and high concentration source / drain regions, gate oxide film, and deformation) are self-aligned with a part of the fine semiconductor layer having excellent crystallinity (channel region forming portion). It is also possible to finely form an integral surrounding gate electrode.
In other words, high-speed, high-reliability, high-performance, and high-speed, capable of manufacturing large-scale semiconductor integrated circuits that can be used for high-speed, large-capacity communication devices, portable information terminals, in-vehicle devices, various electronic mechanical devices, space-related devices, etc. An extremely low power CMOS type semiconductor device having integration can be obtained.

次いで本発明に係る半導体装置における第１の実施例の第１の製造方法について図１〜図３４を参照し、チャネル長方向を示す模式側断面図を用いて説明するが、主要な工程においてはチャネル幅方向の模式側断面図も適宜追加して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。   Next, the first manufacturing method of the first embodiment of the semiconductor device according to the present invention will be described with reference to FIGS. 1 to 34 and a schematic side sectional view showing the channel length direction. A schematic side cross-sectional view in the channel width direction will also be described as appropriate. However, here, only the manufacturing method relating to the formation of the semiconductor device of the present invention is described, and the description of the manufacturing method relating to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit is omitted. To do.

図４（チャネル長方向、チャネル領域部）
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）４を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３３を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３３、下地絶縁膜バリア層（ＴｉＮ）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。 Fig. 4 (channel length direction, channel region)
A silicon nitride film (Si 3 N 4 ) 2 is grown on the p-type silicon substrate 1 by about 100 nm by chemical vapor deposition. Next, a silicon oxide film (SiO 2 ) 3 of about 80 nm is grown by chemical vapor deposition. Next, a base insulating film barrier layer (TiN) 4 of about 20 nm is grown by chemical vapor deposition. Next, a silicon nitride film (Si 3 N 4 ) 33 serving as an insulating film for defining the epitaxial semiconductor layer thickness is grown by about 50 nm by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon nitride film (Si 3 N 4 ) 33, a base insulating film barrier layer (TiN) 4, a silicon oxide film (SiO 2) 2 ) 3 and silicon nitride film (Si 3 N 4 ) 2 are sequentially subjected to anisotropic dry etching to form openings. Next, the resist (not shown) is removed.

図５（チャネル長方向、チャネル領域部）
次いで露出したｐ型のシリコン基板１上にｎ型の縦（垂直）方向エピタキシャルＳｉ層３４を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）３３の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層３４を平坦化する。次いで選択化学気相成長法により３０ｎｍ程度のタングステン膜３５を成長する。 FIG. 5 (channel length direction, channel region)
Next, an n-type longitudinal (vertical) epitaxial Si layer 34 is grown on the exposed p-type silicon substrate 1. Then, chemical mechanical polishing (hereinafter abbreviated as CMP) is performed to planarize the vertical (vertical) epitaxial Si layer 34 protruding from the flat surface of the silicon nitride film (Si 3 N 4 ) 33. Next, a tungsten film 35 of about 30 nm is grown by selective chemical vapor deposition.

図６（チャネル長方向、チャネル領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３３を異方性ドライエッチングし、縦（垂直）方向エピタキシャルＳｉ層３４の一部側面及び下地絶縁膜バリア層（ＴｉＮ）４の一部上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。 FIG. 6 (channel length direction, channel region)
Next, using a normal lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 33 is anisotropically dry-etched using a resist (not shown) as a mask layer, and a longitudinal (vertical) direction epitaxial Si layer An opening is formed to expose a part of the side surface 34 and a part of the upper surface of the underlying insulating film barrier layer (TiN) 4. Next, the resist (not shown) is removed.

図７（チャネル長方向、チャネル領域部）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層３４の側面から下地絶縁膜バリア層（ＴｉＮ）４上にｎ型の横（水平）方向エピタキシャルＳｉ層７を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）３３の開孔部を埋め込む。ここで成長したＳｉ層７は下地絶縁膜バリア層（ＴｉＮ）４により下地のシリコン酸化膜（ＳｉＯ２）３の影響を受けない完全な単結晶半導体層となる。（この下地絶縁膜バリア層（ＴｉＮ）４がないと下地のシリコン酸化膜（ＳｉＯ２）３の影響を受け一部が非晶質化した半導体層となってしまい、ソースドレイン領域間に微少な電流リークを生じる原因となる。） FIG. 7 (channel length direction, channel region)
Next, an n-type lateral (horizontal) epitaxial Si layer 7 is grown on the underlying insulating film barrier layer (TiN) 4 from the exposed side surface of the longitudinal (vertical) epitaxial Si layer 34 to form a silicon nitride film (Si 3 N 4 ) 33 holes are embedded. The grown Si layer 7 becomes a complete single crystal semiconductor layer that is not affected by the underlying silicon oxide film (SiO 2 ) 3 by the underlying insulating film barrier layer (TiN) 4. (Without this underlying insulating film barrier layer (TiN) 4, a part of the semiconductor layer becomes amorphous due to the influence of the underlying silicon oxide film (SiO 2 ) 3, and a minute amount is formed between the source and drain regions. (This may cause current leakage.)

図８
次いでＳｉ層７をマスク層として、タングステン膜３５、シリコン窒化膜（Ｓｉ３Ｎ４）３３及び下地絶縁膜バリア層（ＴｉＮ）４を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、７０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）を成長する。次いでＳｉ層７の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）５を開孔部に平坦に埋め込み素子分離領域を形成する。 FIG.
Next, using the Si layer 7 as a mask layer, the tungsten film 35, the silicon nitride film (Si 3 N 4 ) 33, and the base insulating film barrier layer (TiN) 4 are sequentially subjected to anisotropic dry etching to form an opening. Next, a silicon nitride film (Si 3 N 4 ) of about 70 nm is grown by chemical vapor deposition. Next, the silicon nitride film (Si 3 N 4 ) on the flat surface of the Si layer 7 is chemically mechanically polished (CMP), and the silicon nitride film (Si 3 N 4 ) 5 is flatly embedded in the opening to form an element isolation region. Form.

図９（チャネル長方向、チャネル領域部）
次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）９を１０ｎｍ程度成長する。次いで化学気相成長により、７０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１４を成長する。次いで化学気相成長により、２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）３６を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３７を５０ｎｍ程度成長する。 FIG. 9 (channel length direction, channel region)
Next, a silicon nitride film (Si 3 N 4 ) 9 is grown to about 10 nm by chemical vapor deposition. Next, a silicon oxide film (SiO 2 ) 14 of about 70 nm is grown by chemical vapor deposition. Next, a base insulating film barrier layer (TiN) 36 of about 20 nm is grown by chemical vapor deposition. Next, a silicon nitride film (Si 3 N 4 ) 37 serving as an insulating film for regulating the thickness of the epitaxial semiconductor layer is grown by chemical vapor deposition to about 50 nm.

図１０（チャネル長方向、チャネル領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３７、下地絶縁膜バリア層（ＴｉＮ）３６、シリコン酸化膜（ＳｉＯ２）１４及びシリコン窒化膜（Ｓｉ３Ｎ４）９を順次異方性ドライエッチングし、Ｓｉ層３４上に開孔部を形成する。次いでレジスト（図示せず）を除去する。 FIG. 10 (channel length direction, channel region)
Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon nitride film (Si 3 N 4 ) 37, a base insulating film barrier layer (TiN) 36, a silicon oxide film (SiO 2) 2 ) The silicon nitride film (Si 3 N 4 ) 9 and the silicon nitride film (Si 3 N 4 ) 9 are sequentially anisotropically dry-etched to form an opening on the Si layer 34. Next, the resist (not shown) is removed.

図１１（チャネル長方向、チャネル領域部）
次いで露出したＳｉ層３４上にｐ型の縦（垂直）方向エピタキシャルＳｉ層３８を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３７の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層３８を平坦化する。次いで選択化学気相成長法により３０ｎｍ程度のタングステン膜３９を成長する。 FIG. 11 (channel length direction, channel region)
Next, a p-type longitudinal (vertical) epitaxial Si layer 38 is grown on the exposed Si layer 34. Next, chemical mechanical polishing (CMP) is performed to flatten the vertical (vertical) epitaxial Si layer 38 protruding from the flat surface of the silicon nitride film (Si 3 N 4 ) 37. Next, a tungsten film 39 of about 30 nm is grown by selective chemical vapor deposition.

図１２（チャネル長方向、チャネル領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３７を異方性ドライエッチングし、縦（垂直）方向エピタキシャルＳｉ層３８の一部側面及び下地絶縁膜バリア層（ＴｉＮ）３６の一部上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。 FIG. 12 (channel length direction, channel region)
Next, using a normal lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 37 is anisotropically dry etched using a resist (not shown) as a mask layer, and a longitudinal (vertical) direction epitaxial Si layer An opening is formed to expose a part of the side surface of 38 and a part of the upper surface of the base insulating film barrier layer (TiN) 36. Next, the resist (not shown) is removed.

図１３（チャネル長方向、チャネル領域部）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層３８の側面から下地絶縁膜バリア層（ＴｉＮ）３６上にｐ型の横（水平）方向エピタキシャルＳｉ層１７を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）３７の開孔部を埋め込む。ここで成長したＳｉ層１７は下地絶縁膜バリア層（ＴｉＮ）３６により下地のシリコン酸化膜（ＳｉＯ２）１４の影響を受けない完全な単結晶半導体層となる。（この下地絶縁膜バリア層（ＴｉＮ）３６がないと下地のシリコン酸化膜（ＳｉＯ２）１４の影響を受け一部が非晶質化した半導体層となってしまい、ソースドレイン領域間に微少な電流リークを生じる原因となる。） FIG. 13 (channel length direction, channel region)
Next, a p-type lateral (horizontal) epitaxial Si layer 17 is grown on the underlying insulating film barrier layer (TiN) 36 from the exposed side surface of the longitudinal (vertical) epitaxial Si layer 38, and a silicon nitride film (Si 3 N 4 ) 37 holes are embedded. The grown Si layer 17 becomes a complete single crystal semiconductor layer that is not affected by the underlying silicon oxide film (SiO 2 ) 14 by the underlying insulating film barrier layer (TiN) 36. (Without the underlying insulating film barrier layer (TiN) 36, a part of the semiconductor layer becomes amorphous due to the influence of the underlying silicon oxide film (SiO 2 ) 14, and a minute amount is formed between the source and drain regions. (This may cause current leakage.)

図１４（チャネル長方向、チャネル領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステン膜３９、Ｓｉ層３８、Ｓｉ層３４、Ｓｉ層１７、下地絶縁膜バリア層（ＴｉＮ）３６及びシリコン酸化膜（ＳｉＯ２）１４を順次異方性ドライエッチングし、２段の開孔部を形成する。次いで露出したシリコン窒化膜（Ｓｉ３Ｎ４）９を通してＳｉ層７に硼素をイオン注入し、ｐ＋型ソースドレイン領域（１２、１３）の一部を形成する。この際、露出したｐ型のシリコン基板１にも硼素がイオン注入されるが、特に問題はない。次いでレジスト（図示せず）を除去する。（ここではｐ＋型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｐ＋型ソースドレイン領域は図示しておく。） FIG. 14 (channel length direction, channel region)
Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a tungsten film 39, a Si layer 38, a Si layer 34, a Si layer 17, a base insulating film barrier layer (TiN) 36, and The silicon oxide film (SiO 2 ) 14 is sequentially subjected to anisotropic dry etching to form two-stage apertures. Next, boron is ion-implanted into the Si layer 7 through the exposed silicon nitride film (Si 3 N 4 ) 9 to form part of the p + -type source / drain regions (12, 13). At this time, boron is ion-implanted also into the exposed p-type silicon substrate 1, but there is no particular problem. Next, the resist (not shown) is removed. (Here it does not perform the heat treatment step for activating and controlling the depth of the p + -type source and drain regions, p + -type source and drain regions previously shown.)

図１５（チャネル長方向、チャネル領域部）
次いでＳｉ層１７をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）（３７、９）及び下地絶縁膜バリア層（ＴｉＮ）３６を順次異方性ドライエッチングする。この際、開孔部は３段になる。 FIG. 15 (channel length direction, channel region)
Next, using the Si layer 17 as a mask layer, the silicon nitride films (Si 3 N 4 ) (37, 9) and the base insulating film barrier layer (TiN) 36 are sequentially subjected to anisotropic dry etching. At this time, the opening portion has three stages.

図１６（チャネル長方向、チャネル領域部）
次いで化学気相成長により、１５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）を成長する。次いでＳｉ層１７の平坦面より上に存在するシリコン窒化膜（Ｓｉ３Ｎ４）を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）１５を開孔部に平坦に埋め込み素子分離領域を形成する。 FIG. 16 (channel length direction, channel region)
Next, a silicon nitride film (Si 3 N 4 ) of about 150 nm is grown by chemical vapor deposition. Next, the silicon nitride film (Si 3 N 4 ) existing above the flat surface of the Si layer 17 is chemically mechanically polished (CMP), and the silicon nitride film (Si 3 N 4 ) 15 is flatly embedded in the opening portion. An isolation region is formed.

図１７（チャネル長方向、チャネル領域部）
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）４０を成長する。次いで化学気相成長により、９０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）４１を成長する。次いで化学気相成長により、３０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）４２を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）４３を成長する。 FIG. 17 (channel length direction, channel region)
Next, a silicon oxide film (SiO 2 ) 40 of about 10 nm is grown by chemical vapor deposition. Next, a silicon nitride film (Si 3 N 4 ) 41 of about 90 nm is grown by chemical vapor deposition. Next, a polycrystalline silicon film (polySi) 42 of about 30 nm is grown by chemical vapor deposition. Next, a silicon nitride film (Si 3 N 4 ) 43 of about 20 nm is grown by chemical vapor deposition.

図１８（チャネル長方向、チャネル領域部）及び図１９（チャネル幅方向、チャネル領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４３、多結晶シリコン膜（ｐｏｌｙＳｉ）４２及びシリコン窒化膜（Ｓｉ３Ｎ４）４１を選択的に順次異方性ドライエッチングし、シリコン酸化膜（ＳｉＯ２）４０の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。 18 (channel length direction, channel region portion) and FIG. 19 (channel width direction, channel region portion)
Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon nitride film (Si 3 N 4 ) 43, a polycrystalline silicon film (polySi) 42, and a silicon nitride film (Si 3) N 4 ) 41 is selectively and sequentially anisotropically dry-etched to form an opening that exposes part of the silicon oxide film (SiO 2 ) 40. Next, the resist (not shown) is removed.

図２０（チャネル長方向、チャネル領域部）及び図２１（チャネル幅方向、チャネル領域部）
次いで化学気相成長により、３ｎｍ程度のタングステン膜（Ｗ）４４を成長する。次いで全面異方性ドライエッチングし、開孔部の側壁にのみタングステン膜（Ｗ）４４を残す。 20 (channel length direction, channel region portion) and FIG. 21 (channel width direction, channel region portion)
Next, a tungsten film (W) 44 of about 3 nm is grown by chemical vapor deposition. Next, anisotropic etching is performed on the entire surface to leave the tungsten film (W) 44 only on the side wall of the opening.

図２２（チャネル長方向、チャネル領域部）及び図２３（チャネル幅方向、チャネル領域部）
次いでタングステン膜（Ｗ）４４及びシリコン窒化膜（Ｓｉ３Ｎ４）４３をマスク層として、シリコン酸化膜（ＳｉＯ２）４０、Ｓｉ層１７及び下地絶縁膜バリア層（ＴｉＮ）３６を順次異方性ドライエッチングする。次いでタングステン膜（Ｗ）４４をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５（Ｓｉ層１７の幅方向の両側に存在）を異方性ドライエッチングする。（その際、シリコン窒化膜（Ｓｉ３Ｎ４）４３もエッチング除去される。）次いでタングステン膜（Ｗ）４４及び多結晶シリコン膜（ｐｏｌｙＳｉ）４２をマスク層として、シリコン酸化膜（ＳｉＯ２）１４、シリコン窒化膜（Ｓｉ３Ｎ４）９及びシリコン窒化膜（Ｓｉ３Ｎ４）５（Ｓｉ層７の幅方向の両側に存在）を順次異方性ドライエッチングする。次いでタングステン膜（Ｗ）４４をマスク層として、露出したＳｉ層７の一部を異方性ドライエッチングする。（その際、多結晶シリコン膜（ｐｏｌｙＳｉ）４２もエッチング除去される。）次いでタングステン膜（Ｗ）４４及びシリコン窒化膜（Ｓｉ３Ｎ４）４１をマスク層として、下地絶縁膜バリア層（ＴｉＮ）４及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。 22 (channel length direction, channel region portion) and FIG. 23 (channel width direction, channel region portion)
Next, using the tungsten film (W) 44 and the silicon nitride film (Si 3 N 4 ) 43 as a mask layer, the silicon oxide film (SiO 2 ) 40, the Si layer 17, and the base insulating film barrier layer (TiN) 36 are sequentially anisotropic. Perform dry etching. Next, using the tungsten film (W) 44 as a mask layer, the silicon nitride film (Si 3 N 4 ) 15 (existing on both sides in the width direction of the Si layer 17) is subjected to anisotropic dry etching. (At this time, the silicon nitride film (Si 3 N 4 ) 43 is also removed by etching.) Next, the silicon oxide film (SiO 2 ) 14 is formed using the tungsten film (W) 44 and the polycrystalline silicon film (polySi) 42 as mask layers. Then, the silicon nitride film (Si 3 N 4 ) 9 and the silicon nitride film (Si 3 N 4 ) 5 (existing on both sides in the width direction of the Si layer 7) are sequentially subjected to anisotropic dry etching. Next, anisotropic dry etching is performed on a part of the exposed Si layer 7 using the tungsten film (W) 44 as a mask layer. (At that time, the polycrystalline silicon film (polySi) 42 is also removed by etching.) Next, with the tungsten film (W) 44 and the silicon nitride film (Si 3 N 4 ) 41 as mask layers, a base insulating film barrier layer (TiN) 4 and the silicon oxide film (SiO 2 ) 3 are selectively and selectively subjected to anisotropic dry etching to form an opening that exposes part of the silicon nitride film (Si 3 N 4 ) 2.

図２４（チャネル長方向、チャネル領域部）
次いで下地絶縁膜バリア層（ＴｉＮ）（３６、４）を２０ｎｍ程度等方性ドライエッチングし、Ｓｉ層（１７、７）の一部下に間隙部を形成する。 FIG. 24 (channel length direction, channel region)
Next, the base insulating film barrier layer (TiN) (36, 4) is isotropically dry-etched by about 20 nm to form a gap under part of the Si layer (17, 7).

図２５（チャネル長方向、チャネル領域部）
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）６成長する。次いで全面異方性ドライエッチングし、間隙部以外のシリコン酸化膜（ＳｉＯ２）を除去し、間隙部にシリコン酸化膜（ＳｉＯ２）６を埋め込む。（このシリコン酸化膜（ＳｉＯ２）６は後に形成する変形一体化包囲型ゲート電極（ＷＳｉ）１１と下地絶縁膜バリア層（ＴｉＮ）（３６、４）とを絶縁分離するためのものである。） FIG. 25 (channel length direction, channel region)
Next, a silicon oxide film (SiO 2 ) 6 of about 10 nm is grown by chemical vapor deposition. Next, anisotropic etching is performed on the entire surface, the silicon oxide film (SiO 2 ) other than the gap is removed, and a silicon oxide film (SiO 2 ) 6 is embedded in the gap. (This silicon oxide film (SiO 2 ) 6 is used to insulate and separate the deformed integrated surrounding gate electrode (WSi) 11 and the underlying insulating film barrier layer (TiN) (36, 4) to be formed later. )

図２６（チャネル長方向、チャネル領域部）及び図２７（チャネル幅方向、チャネル領域部）
次いでタングステン膜（Ｗ）４４をエッチング除去し、２段の開孔部を形成する。次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置（ｅｌｅｃｔｒｏｎ ｃｏｕｐｌｉｎｇ ｒｅｓｏｎａｎｃｅ ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ｓｙｓｔｅｍ）により側面がそれぞれ露出しているＳｉ層７及びＳｉ層１７の側面間にｎ型の横（水平）方向エピタキシャルＳｉ層８及びＳｉ層１８を成長し、下部に空孔を有する下層半導体層（７、８）及び上層半導体層（１７、１８）を形成する。（この際、空孔直上は下地の影響が全くない完全な単結晶半導体層となる。） FIG. 26 (channel length direction, channel region portion) and FIG. 27 (channel width direction, channel region portion)
Next, the tungsten film (W) 44 is removed by etching to form a two-stage opening. Next, an n-type lateral (side surface of the Si layer 7 and Si layer 17 whose side surfaces are exposed by an ECR plasma CVD enhanced chemical vapor deposition system) capable of low-temperature growth (500 ° C. or lower) is used. Horizontally oriented epitaxial Si layers 8 and Si layers 18 are grown to form lower semiconductor layers (7, 8) and upper semiconductor layers (17, 18) having vacancies below. (At this time, a complete single crystal semiconductor layer having no influence of the base is formed immediately above the holes.)

図２８（チャネル長方向、チャネル領域部）及び図２９（チャネル幅方向、チャネル領域部）
次いで露出しているシリコン酸化膜（ＳｉＯ２）４０を異方性ドライエッチングする。次いで露出しているＳｉ層８及びＳｉ層１８の全周囲に５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１０を成長する。次いでＳｉ層１８を貫通する、２５ｋｅｖ程度の加速電圧でＳｉ層８に閾値電圧制御用の硼素のイオン注入をおこなう。次いで１０ｋｅｖ程度の加速電圧でＳｉ層１８に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、上下層ゲート酸化膜（ＳｉＯ２）１０の全周囲を含む全面に残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）４１上に成長されたタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして深い開孔部に平坦に埋め込まれた変形一体化包囲型ゲート電極（ＷＳｉ）１１が形成される。次いで８００℃程度でランニングし、チャネル領域を活性化する。 28 (channel length direction, channel region portion) and FIG. 29 (channel width direction, channel region portion)
Next, the exposed silicon oxide film (SiO 2 ) 40 is subjected to anisotropic dry etching. Next, a gate oxide film (SiO 2 ) 10 of about 5 nm is grown all around the exposed Si layer 8 and Si layer 18. Next, boron ions for controlling the threshold voltage are implanted into the Si layer 8 at an acceleration voltage of about 25 kev penetrating the Si layer 18. Next, boron ions for threshold voltage control are implanted into the Si layer 18 with an acceleration voltage of about 10 kev. Next, a tungsten silicide film (WSi) having a thickness of about 100 nm is grown by chemical vapor deposition so as to completely fill the open portions left over the entire surface including the entire periphery of the upper and lower gate oxide films (SiO 2 ) 10. Next, chemical mechanical polishing (CMP) is performed, and the tungsten silicide film (WSi) grown on the silicon nitride film (Si 3 N 4 ) 41 is removed and planarized. In this way, a deformed integrated surrounding gate electrode (WSi) 11 that is flatly embedded in the deep opening is formed. Next, the channel region is activated by running at about 800 ° C.

図３０（チャネル長方向、チャネル領域部）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）４１及びシリコン酸化膜（ＳｉＯ２）４０をエッチング除去する。次いで変形一体化包囲型ゲート電極（ＷＳｉ）１１及びシリコン窒化膜（Ｓｉ３Ｎ４）１５をマスク層として、露出しているＳｉ層１７、下地絶縁膜バリア層（ＴｉＮ）３６及びシリコン酸化膜（ＳｉＯ２）（１４、６）を順次異方性ドライエッチングして、シリコン窒化膜（Ｓｉ３Ｎ４）９を露出する開孔部を形成する。 FIG. 30 (channel length direction, channel region)
Next, the silicon nitride film (Si 3 N 4 ) 41 and the silicon oxide film (SiO 2 ) 40 are removed by etching. Next, the exposed Si layer 17, the base insulating film barrier layer (TiN) 36, and the silicon oxide film (with the modified integrated surrounding gate electrode (WSi) 11 and the silicon nitride film (Si 3 N 4 ) 15 as mask layers) are used. The SiO 2 ) (14, 6) are sequentially anisotropic dry etched to form an opening that exposes the silicon nitride film (Si 3 N 4 ) 9.

図３１（チャネル長方向、チャネル領域部）
次いで変形一体化包囲型ゲート電極（ＷＳｉ）１１及びシリコン窒化膜（Ｓｉ３Ｎ４）１５をマスク層として、Ｓｉ層７に２回目のｐ＋型ソースドレイン領域（１２、１３）形成用の硼素のイオン注入をおこなう。（ここではｐ＋型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｐ＋型ソースドレイン領域は図示しておく。）次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により露出しているＳｉ層１７の側面にｐ型の横（水平）方向エピタキシャルＳｉ層１９を成長し、下部に空孔１６を有する上層半導体層（１７、１８、１９）を形成する。 FIG. 31 (channel length direction, channel region)
Next, boron for forming the second p + -type source / drain region (12, 13) on the Si layer 7 using the modified integrated surrounding gate electrode (WSi) 11 and the silicon nitride film (Si 3 N 4 ) 15 as a mask layer. Ion implantation is performed. (Does not perform the heat treatment step for activating and controlling the depth of the p + -type source and drain regions, here, p + -type source and drain regions previously shown.) Then low-temperature growth (500 ° C. or less) that can ECR A p-type lateral (horizontal) epitaxial Si layer 19 is grown on the side surface of the Si layer 17 exposed by the plasma CVD apparatus, and upper semiconductor layers (17, 18, 19) having vacancies 16 below are formed. .

図３２（チャネル長方向、チャネル領域部）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで変形一体化包囲型ゲート電極（ＷＳｉ）１１及びシリコン窒化膜（Ｓｉ３Ｎ４）１５をマスク層として、Ｓｉ層１９にｎ型ソースドレイン領域（２１、２２）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、変形一体化包囲型ゲート電極（ＷＳｉ）１１の上面部の側壁にサイドウォール（ＳｉＯ２）２４を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）２４及び変形一体化包囲型ゲート電極（ＷＳｉ）１１をマスク層として、ｎ＋型ソースドレイン領域（２０、２３）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（２１、２２）、ｎ＋型ソースドレイン領域（２０、２３）及びｐ＋型ソースドレイン領域（１２、１３）を形成する。 FIG. 32 (channel length direction, channel region)
Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, phosphorus ion implantation for forming the n-type source / drain regions (21, 22) is performed on the Si layer 19 using the modified integrated surrounding gate electrode (WSi) 11 and the silicon nitride film (Si 3 N 4 ) 15 as a mask layer. Do it. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, a silicon oxide film (SiO 2 ) of about 20 nm is grown by chemical vapor deposition. Next, the entire surface is anisotropically dry-etched to form a sidewall (SiO 2 ) 24 on the side wall of the upper surface of the deformed integrated surrounding gate electrode (WSi) 11. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, arsenic ions are implanted for forming the n + -type source / drain regions (20, 23) using the sidewall (SiO 2 ) 24 and the modified integrated surrounding gate electrode (WSi) 11 as a mask layer. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, annealing is performed by an RTP (Rapid Thermal Processing) method to form n-type source / drain regions (21, 22), n + -type source / drain regions (20, 23), and p + -type source / drain regions (12, 13). .

図３３（チャネル長方向、チャネル領域部）
次いで化学気相成長により、３００ｎｍ程度のＰＳＧ膜２５を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２６、ＰＳＧ膜２５及びシリコン窒化膜（Ｓｉ３Ｎ４）１５を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。 FIG. 33 (channel length direction, channel region)
Next, a PSG film 25 of about 300 nm is grown by chemical vapor deposition. Then, chemical mechanical polishing (CMP) is performed and planarization is performed. Next, a silicon nitride film (Si 3 N 4 ) 26 of about 20 nm is grown by chemical vapor deposition. Next, using a normal lithography technique using an exposure drawing apparatus, a silicon nitride film (Si 3 N 4 ) 26, a PSG film 25, and a silicon nitride film (Si 3 N 4 ) 15 are formed using a resist (not shown) as a mask layer. Sequential anisotropic dry etching is performed to form vias. Next, the resist (not shown) is removed.

図３４（チャネル長方向、チャネル領域部）
次いで化学気相成長により、バリアメタルとなるＴｉＮ２７を成長する。次いで化学気相成長により、タングステン（Ｗ）２８を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２７を有する導電プラグ（Ｗ）２８を形成する。 FIG. 34 (channel length direction, channel region)
Next, TiN27 to be a barrier metal is grown by chemical vapor deposition. Next, tungsten (W) 28 is grown by chemical vapor deposition. Next, a conductive plug (W) 28 having a barrier metal (TiN) 27 buried in the via is formed by chemical mechanical polishing (CMP).

図１（チャネル長方向、チャネル領域部）、図２（チャネル幅方向、チャネル領域部）及び図３（チャネル長方向、変形一体化包囲型ゲート電極部）
次いで化学気相成長により、５００ｎｍ程度の絶縁膜（ＳｉＯＣ）２９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、絶縁膜（ＳｉＯＣ）２９を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２６がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）３０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）３０を有するＣｕ配線３１を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３２を成長し、本願発明の積層ＴＳＳＧ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を完成する。 FIG. 1 (channel length direction, channel region portion), FIG. 2 (channel width direction, channel region portion), and FIG. 3 (channel length direction, modified integrated surrounding gate electrode portion)
Next, an insulating film (SiOC) 29 of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique using an exposure drawing apparatus, the insulating film (SiOC) 29 is anisotropically dry-etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si 3 N 4 ) 26 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 30 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, Cu is embedded flat in the opening, and a Cu wiring 31 having a barrier metal (TaN) 30 is formed. Next, a silicon nitride film (Si 3 N 4 ) 32 serving as a Cu barrier insulating film is grown by chemical vapor deposition, and a CMOS type comprising N-channel and P-channel MIS field-effect transistors of the stacked TSSG structure of the present invention. A semiconductor integrated circuit is completed.

図３５は本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向、チャネル領域部）で、シリコン（Ｓｉ）基板を使用し、ＴＳＳＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、１〜６、９〜１６、２０〜３２は図１と同じ物を、４５はｎ型のエピタキシャルＳｉＧｅ層（下層半導体層、ソースドレイン領域形成部）、４６はｎ型のエピタキシャル歪みＳｉ層（下層半導体層、チャネル領域形成部）、４７はｐ型のエピタキシャルＳｉＧｅ層（上層半導体層、ソースドレイン領域形成部の一部）、４８はｐ型のエピタキシャル歪みＳｉ層（上層半導体層、チャネル領域形成部）、４９はｐ型のエピタキシャルＳｉＧｅ層（上層半導体層、ソースドレイン領域形成部の一部）を示している。
同図においては、下層半導体層及び上層半導体層共に左右のＳｉＧｅ層間に歪みＳｉ層が挟まれた構造からなる半導体層が形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層に引っ張り応力を与えることにより、格子間隔を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。 FIG. 35 is a schematic sectional side view (channel length direction, channel region portion) of the second embodiment of the semiconductor device of the present invention, using a silicon (Si) substrate and forming a short channel N channel formed in a TSSG structure and 1 shows a part of a CMOS type semiconductor integrated circuit composed of P channel MIS field effect transistors, wherein 1 to 6, 9 to 16, 20 to 32 are the same as those in FIG. 1, and 45 is an n type epitaxial SiGe layer (underlayer) Semiconductor layer, source / drain region forming portion) 46 is an n-type epitaxial strained Si layer (lower semiconductor layer, channel region forming portion), 47 is a p-type epitaxial SiGe layer (upper semiconductor layer, source / drain region forming portion) Part), 48 is a p-type epitaxial strained Si layer (upper semiconductor layer, channel region forming part), 49 is a p-type epitaxial SiGe layer Upper semiconductor layer, shows a part of the source drain region formation portion).
In the figure, a semiconductor device having substantially the same structure as that of FIG. 1 is formed except that a semiconductor layer having a structure in which a strained Si layer is sandwiched between left and right SiGe layers is formed in both the lower semiconductor layer and the upper semiconductor layer. ing.
In this embodiment, the same effect as in the first embodiment can be obtained, and the manufacturing method is somewhat complicated. However, a Si layer having a small lattice constant is sandwiched between SiGe layers having a large lattice constant from the left and right. Since a single crystal semiconductor layer can be formed, it is possible to widen the lattice spacing by applying tensile stress to the strained Si layer from the left and right SiGe layers, and to increase the carrier mobility, thereby further increasing the speed. Is possible.

図３６は本発明の半導体装置における第３の実施例の模式側断面図（チャネル幅方向、チャネル領域部）で、シリコン（Ｓｉ）基板を使用し、ＴＳＳＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、１〜３、５、８〜１１、１４、１５、１８、２４〜３２は図２と同じ物を示している。（チャネル長方向、チャネル領域部の模式側断面図は図1に同じ）
同図においては、下層半導体層の幅が上層半導体層の幅より広く形成されていること以外は図２とほぼ同じ構造の半導体装置が形成されている。
本実施例においては第１の実施例と同様の効果を得ることができ、またＰチャネルＭＩＳ電界効果トランジスタのチャネル領域幅を大きくできるため、高速化が可能で、バランスの良いスイッチング特性を有する高速なＣＭＯＳ回路を形成することが可能である。 FIG. 36 is a schematic sectional side view (channel width direction, channel region portion) of the third embodiment of the semiconductor device of the present invention, using a silicon (Si) substrate and forming a short channel N channel formed in a TSSG structure and 2 shows a part of a CMOS type semiconductor integrated circuit composed of P-channel MIS field effect transistors, and 1-3, 5, 8-11, 14, 15, 18, 24-32 are the same as those in FIG. . (Channel side direction, schematic side sectional view of channel region is the same as in Fig. 1)
In the figure, a semiconductor device having substantially the same structure as that of FIG. 2 is formed except that the width of the lower semiconductor layer is wider than that of the upper semiconductor layer.
In this embodiment, the same effect as that of the first embodiment can be obtained, and the channel region width of the P-channel MIS field effect transistor can be increased, so that the speed can be increased and the switching characteristics are well balanced. It is possible to form a simple CMOS circuit.

図３７は本発明の半導体装置における第４の実施例の模式側断面図（チャネル長方向、チャネル領域部）で、シリコン（Ｓｉ）基板を使用し、ＴＳＳＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、１〜３２は図１と同じ物を、５０は側面接続導電膜（ＷＳｉ）を示している。
同図においては、下層半導体層のドレイン領域に直接接続する配線体が形成されていないこと及び側面接続導電膜（ＷＳｉ）５０が形成され、Ｎチャネル及びＰチャネルＭＩＳ電界効果トランジスタのドレイン領域が同電圧に側面接続されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においては、第１の実施例と同様の効果を得ることができ、またドレイン領域側の占有面積を縮小できるため、インバータ回路等において、より高集積化が可能である。 FIG. 37 is a schematic sectional side view (channel length direction, channel region portion) of the fourth embodiment in the semiconductor device of the present invention. The short channel N channel formed in the TSSG structure using the silicon (Si) substrate and FIG. 1 shows a part of a CMOS type semiconductor integrated circuit composed of P-channel MIS field effect transistors, in which 1-32 are the same as in FIG. 1, and 50 is a side connection conductive film (WSi).
In the figure, a wiring body directly connected to the drain region of the lower semiconductor layer is not formed, and a side connection conductive film (WSi) 50 is formed, and the drain regions of the N-channel and P-channel MIS field effect transistors are the same. A semiconductor device having substantially the same structure as that in FIG. 1 is formed except that the side connection is made to the voltage.
In this embodiment, the same effect as that of the first embodiment can be obtained, and the occupied area on the drain region side can be reduced, so that higher integration can be achieved in an inverter circuit or the like.

図３８（チャネル長方向、チャネル領域部）、図３９（チャネル幅方向、チャネル領域部）、図４０（チャネル幅方向、ソースドレイン領域部）及び図４１（チャネル長方向、変形一体化包囲型ゲート電極部）は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＴＳＳＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、１〜１６、１８〜３２は図１と同じ物を、５１は空孔を包囲するシリコン酸化膜（ＳｉＯ２）を示している。
同図においては、ＮチャネルＭＩＳ電界効果トランジスタのゲート電極長を長く、ＰチャネルＭＩＳ電界効果トランジスタのゲート電極長を短く形成していること、上層半導体層のｎ＋型ソースドレイン領域直下に直接空孔が形成される替りに薄いシリコン酸化膜５１で包囲された構造の空孔が形成されていること及び変形一体化包囲型ゲート電極の中間部（ＮチャネルＭＩＳ電界効果トランジスタの下面部）の側面にはシリコン酸化膜（ＳｉＯ２）１４が形成されていないこと以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においては第１の実施例と同様の効果を得ることができ、また製造方法がやや複雑になるが、ＮチャネルＭＩＳ電界効果トランジスタのゲート電極長とＰチャネルＭＩＳ電界効果トランジスタのゲート電極長を独立して設定することが可能であり、またｎ＋型ソースドレイン領域とｐ＋型ソースドレイン領域間の電流リーク特性を強化することも可能である。 38 (channel length direction, channel region portion), FIG. 39 (channel width direction, channel region portion), FIG. 40 (channel width direction, source / drain region portion), and FIG. 41 (channel length direction, modified integrated surrounding gate) The electrode section) is a schematic sectional side view of the fifth embodiment of the semiconductor device of the present invention, and is composed of a short channel N-channel and P-channel MIS field effect transistor formed in a TSSG structure using a silicon (Si) substrate. 1 shows a part of a CMOS type semiconductor integrated circuit, wherein 1 to 16 and 18 to 32 are the same as those in FIG. 1, and 51 is a silicon oxide film (SiO 2 ) surrounding a hole.
In the figure, a long gate electrode length of N-channel MIS field effect transistor, it is made shorter form the gate electrode length of P-channel MIS field effect transistor, directly to the n + -type source and drain regions immediately below the upper semiconductor layer air Instead of forming a hole, a hole having a structure surrounded by a thin silicon oxide film 51 is formed, and a side surface of the intermediate portion (the lower surface portion of the N-channel MIS field effect transistor) of the modified integrated surrounding gate electrode A semiconductor device having substantially the same structure as that of FIG. 1 is formed except that the silicon oxide film (SiO 2 ) 14 is not formed.
In this embodiment, the same effects as in the first embodiment can be obtained, and the manufacturing method is somewhat complicated. However, the gate electrode length of the N-channel MIS field effect transistor and the gate electrode of the P-channel MIS field effect transistor are The length can be set independently, and the current leakage characteristics between the n + type source / drain region and the p + type source / drain region can be enhanced.

次いで本発明に係る半導体装置における第５の実施例の製造方法について図４２〜図５５及び図３８〜図４１を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。   Next, a manufacturing method of the fifth embodiment of the semiconductor device according to the present invention will be described with reference to FIGS. 42 to 55 and FIGS. 38 to 41. However, here, only the manufacturing method relating to the formation of the semiconductor device of the present invention is described, and the description of the manufacturing method relating to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit is omitted. To do.

図４〜図１６の工程をおこなった後、図４２〜図５５の工程をおこなう。   After performing the steps of FIGS. 4 to 16, the steps of FIGS. 42 to 55 are performed.

図４２（チャネル長方向、チャネル領域部）
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）４０を成長する。次いで化学気相成長により、９０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）４１を成長する。次いで化学気相成長により、３０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）４２を成長する。 FIG. 42 (channel length direction, channel region)
Next, a silicon oxide film (SiO 2 ) 40 of about 10 nm is grown by chemical vapor deposition. Next, a silicon nitride film (Si 3 N 4 ) 41 of about 90 nm is grown by chemical vapor deposition. Next, a polycrystalline silicon film (polySi) 42 of about 30 nm is grown by chemical vapor deposition.

図４３（チャネル長方向、チャネル領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、多結晶シリコン膜（ｐｏｌｙＳｉ）４２、シリコン窒化膜（Ｓｉ３Ｎ４）４１、シリコン酸化膜（ＳｉＯ２）４０、シリコン窒化膜（Ｓｉ３Ｎ４）１５（Ｓｉ層１７の幅方向の両側に存在）、Ｓｉ層１７、下地絶縁膜バリア層（ＴｉＮ）３６及びシリコン酸化膜（ＳｉＯ２）１４を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）９の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。 FIG. 43 (channel length direction, channel region)
Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a polycrystalline silicon film (polySi) 42, a silicon nitride film (Si 3 N 4 ) 41, a silicon oxide film (SiO 2) 40), silicon nitride film (Si 3 N 4 ) 15 (existing on both sides in the width direction of Si layer 17), Si layer 17, base insulating film barrier layer (TiN) 36, and silicon oxide film (SiO 2 ) 14 are selected Then, anisotropic dry etching is sequentially performed to form an opening that exposes part of the silicon nitride film (Si 3 N 4 ) 9. Next, the resist (not shown) is removed.

図４４（チャネル長方向、チャネル領域部）
次いで化学気相成長により、３ｎｍ程度のタングステン膜（Ｗ）４４を成長する。次いで全面異方性ドライエッチングし、開孔部の側壁にのみタングステン膜（Ｗ）４４を残す。 FIG. 44 (channel length direction, channel region)
Next, a tungsten film (W) 44 of about 3 nm is grown by chemical vapor deposition. Next, anisotropic etching is performed on the entire surface to leave the tungsten film (W) 44 only on the side wall of the opening.

図４５（チャネル長方向、チャネル領域部）
次いでタングステン膜（Ｗ）４４及び多結晶シリコン膜（ｐｏｌｙＳｉ）４２をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）９及びシリコン窒化膜（Ｓｉ３Ｎ４）５（Ｓｉ層７の幅方向の両側に存在）を順次異方性ドライエッチングする。次いでタングステン膜（Ｗ）４４をマスク層として、露出したＳｉ層７の一部を異方性ドライエッチングする。（その際、多結晶シリコン膜（ｐｏｌｙＳｉ）４２もエッチング除去される。）次いでタングステン膜（Ｗ）４４及びシリコン窒化膜（Ｓｉ３Ｎ４）４１をマスク層として、下地絶縁膜バリア層（ＴｉＮ）４及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。 FIG. 45 (channel length direction, channel region)
Next, using the tungsten film (W) 44 and the polycrystalline silicon film (polySi) 42 as mask layers, the silicon nitride film (Si 3 N 4 ) 9 and the silicon nitride film (Si 3 N 4 ) 5 (Si layer 7 in the width direction) Sequentially anisotropic dry etching is performed on both sides. Next, anisotropic dry etching is performed on a part of the exposed Si layer 7 using the tungsten film (W) 44 as a mask layer. (At that time, the polycrystalline silicon film (polySi) 42 is also removed by etching.) Next, with the tungsten film (W) 44 and the silicon nitride film (Si 3 N 4 ) 41 as mask layers, a base insulating film barrier layer (TiN) 4 and the silicon oxide film (SiO 2 ) 3 are selectively and selectively subjected to anisotropic dry etching to form an opening that exposes part of the silicon nitride film (Si 3 N 4 ) 2.

図４６（チャネル長方向、チャネル領域部）
次いで下地絶縁膜バリア層（ＴｉＮ）４を２０ｎｍ程度等方性ドライエッチングし、Ｓｉ層７の一部下に間隙部を形成する。 FIG. 46 (channel length direction, channel region)
Next, the base insulating film barrier layer (TiN) 4 is isotropically dry-etched by about 20 nm to form a gap under part of the Si layer 7.

図４７（チャネル長方向、チャネル領域部）
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）６成長する。次いで全面異方性ドライエッチングし、間隙部以外のシリコン酸化膜（ＳｉＯ２）を除去し、間隙部にシリコン酸化膜（ＳｉＯ２）６を埋め込む。（このシリコン酸化膜（ＳｉＯ２）６は後に形成する変形一体化包囲型ゲート電極（ＷＳｉ）１１と下地絶縁膜バリア層（ＴｉＮ）４とを絶縁分離するためのものである。） FIG. 47 (channel length direction, channel region)
Next, a silicon oxide film (SiO 2 ) 6 of about 10 nm is grown by chemical vapor deposition. Next, anisotropic etching is performed on the entire surface, the silicon oxide film (SiO 2 ) other than the gap is removed, and a silicon oxide film (SiO 2 ) 6 is embedded in the gap. (This silicon oxide film (SiO 2 ) 6 is used to insulate and separate the deformed integrated surrounding gate electrode (WSi) 11 and the underlying insulating film barrier layer (TiN) 4 to be formed later.)

図４８（チャネル長方向、チャネル領域部）
次いでタングステン膜（Ｗ）３１をエッチング除去し、２段の開孔部を形成する。次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により側面がそれぞれ露出しているＳｉ層７及びＳｉ層１７の側面間にｎ型の横（水平）方向エピタキシャルＳｉ層８及びＳｉ層１８を成長し、下部に空孔を有する下層半導体層（７、８）及び上層半導体層（１７、１８）を形成する。（この際、空孔直上は下地の影響が全くない完全な単結晶半導体層となる。） FIG. 48 (channel length direction, channel region)
Next, the tungsten film (W) 31 is removed by etching to form a two-stage opening. Next, an n-type lateral (horizontal) epitaxial Si layer 8 and Si layer 18 between the side surfaces of the Si layer 7 and the Si layer 17 whose side surfaces are exposed by an ECR plasma CVD apparatus capable of low temperature growth (500 ° C. or less). The lower semiconductor layer (7, 8) and the upper semiconductor layer (17, 18) having vacancies in the lower part are formed. (At this time, a complete single crystal semiconductor layer having no influence of the base is formed immediately above the holes.)

図４９（チャネル長方向、チャネル領域部）
次いで露出しているＳｉ層８及びＳｉ層１８の全周囲に５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１０を成長する。次いでＳｉ層１８を貫通する、２５ｋｅｖ程度の加速電圧でＳｉ層８に閾値電圧制御用の硼素のイオン注入をおこなう。次いで１０ｋｅｖ程度の加速電圧でＳｉ層１８に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、上下層ゲート酸化膜（ＳｉＯ２）１０の全周囲を含む全面に残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）４１上に成長されたタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして深い開孔部に平坦に埋め込まれた変形一体化包囲型ゲート電極（ＷＳｉ）１１が形成される。次いで８００℃程度でランニングし、チャネル領域を活性化する。 FIG. 49 (channel length direction, channel region)
Next, a gate oxide film (SiO 2 ) 10 of about 5 nm is grown all around the exposed Si layer 8 and Si layer 18. Next, boron ions for controlling the threshold voltage are implanted into the Si layer 8 at an acceleration voltage of about 25 kev penetrating the Si layer 18. Next, boron ions for threshold voltage control are implanted into the Si layer 18 with an acceleration voltage of about 10 kev. Next, a tungsten silicide film (WSi) having a thickness of about 100 nm is grown by chemical vapor deposition so as to completely fill the open portions left over the entire surface including the entire periphery of the upper and lower gate oxide films (SiO 2 ) 10. Next, chemical mechanical polishing (CMP) is performed, and the tungsten silicide film (WSi) grown on the silicon nitride film (Si 3 N 4 ) 41 is removed and planarized. In this way, a deformed integrated surrounding gate electrode (WSi) 11 that is flatly embedded in the deep opening is formed. Next, the channel region is activated by running at about 800 ° C.

図５０（チャネル長方向、チャネル領域部）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）４１及びシリコン酸化膜（ＳｉＯ２）４０をエッチング除去する。次いで変形一体化包囲型ゲート電極（ＷＳｉ）１１及びシリコン窒化膜（Ｓｉ３Ｎ４）１５をマスク層として、露出しているＳｉ層１７、下地絶縁膜バリア層（ＴｉＮ）３６及びシリコン酸化膜（ＳｉＯ２）１４を順次異方性ドライエッチングして、シリコン窒化膜（Ｓｉ３Ｎ４）９を露出する開孔部を形成する。 FIG. 50 (channel length direction, channel region)
Next, the silicon nitride film (Si 3 N 4 ) 41 and the silicon oxide film (SiO 2 ) 40 are removed by etching. Next, the exposed Si layer 17, the base insulating film barrier layer (TiN) 36, and the silicon oxide film (with the modified integrated surrounding gate electrode (WSi) 11 and the silicon nitride film (Si 3 N 4 ) 15 as mask layers) are used. The SiO 2 ) 14 is sequentially anisotropic dry etched to form an opening that exposes the silicon nitride film (Si 3 N 4 ) 9.

図５１（チャネル長方向、チャネル領域部）
次いで変形一体化包囲型ゲート電極（ＷＳｉ）１１及びシリコン窒化膜（Ｓｉ３Ｎ４）１５をマスク層として、Ｓｉ層７に２回目のｐ＋型ソースドレイン領域（１２、１３）形成用の硼素のイオン注入をおこなう。（ここではｐ＋型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｐ＋型ソースドレイン領域は図示しておく。）次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により露出しているＳｉ層１８の側面にｐ型の横（水平）方向エピタキシャルＳｉ層１９を成長し、下部に空孔１６を有する上層半導体層（１８、１９）を形成する。 FIG. 51 (channel length direction, channel region)
Next, boron for forming the second p + -type source / drain region (12, 13) on the Si layer 7 using the modified integrated surrounding gate electrode (WSi) 11 and the silicon nitride film (Si 3 N 4 ) 15 as a mask layer. Ion implantation is performed. (Does not perform the heat treatment step for activating and controlling the depth of the p + -type source and drain regions, here, p + -type source and drain regions previously shown.) Then low-temperature growth (500 ° C. or less) that can ECR A p-type lateral (horizontal) epitaxial Si layer 19 is grown on the side surface of the Si layer 18 exposed by the plasma CVD apparatus, and upper semiconductor layers (18, 19) having holes 16 in the lower portion are formed.

図５２（チャネル長方向、チャネル領域部）及び図５３（チャネル幅方向、ソースドレイン領域部）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで変形一体化包囲型ゲート電極（ＷＳｉ）１１及びシリコン窒化膜（Ｓｉ３Ｎ４）１５をマスク層として、Ｓｉ層１９にｎ型ソースドレイン領域（２１、２２）形成用の燐のイオン注入をおこなう。（ここではｎ型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｎ型ソースドレイン領域は図示しておく。）次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、変形一体化包囲型ゲート電極（ＷＳｉ）１１及びＳｉ層１９をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５（Ｓｉ層１９の幅方向の両側に存在）及びシリコン酸化膜（ＳｉＯ２）１４を選択的に順次異方性ドライエッチングし、Ｓｉ層１９の幅方向の両側に空孔１６に達する間隙部（幅４０ｎｍ程度）を形成する。次いでレジスト（図示せず）を除去する。 52 (channel length direction, channel region portion) and FIG. 53 (channel width direction, source / drain region portion)
Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, phosphorus ion implantation for forming the n-type source / drain regions (21, 22) is performed on the Si layer 19 using the modified integrated surrounding gate electrode (WSi) 11 and the silicon nitride film (Si 3 N 4 ) 15 as a mask layer. Do it. (Here, a heat treatment step for activating and controlling the depth of the n-type source / drain region is not performed, but the n-type source / drain region is shown). Next, a silicon oxide film (SiO 2 , shown) for ion implantation. 2) is removed by etching. Next, a silicon nitride film (Si 3 N 4 ) 15 is formed using a resist (not shown), the modified integrated surrounding gate electrode (WSi) 11 and the Si layer 19 as a mask layer by using a normal lithography technique by an exposure drawing apparatus. (Existing on both sides in the width direction of the Si layer 19) and the silicon oxide film (SiO 2 ) 14 are selectively and sequentially subjected to anisotropic dry etching, and gaps (which reach the holes 16 on both sides in the width direction of the Si layer 19) ( A width of about 40 nm). Next, the resist (not shown) is removed.

図５４（チャネル長方向、チャネル領域部）及び図５５（チャネル幅方向、ソースドレイン領域部）
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングすることにより、Ｓｉ層１９とシリコン窒化膜（Ｓｉ３Ｎ４）１５の間隙部を埋め込み、Ｓｉ層１９の下面、変形一体化包囲型ゲート電極（ＷＳｉ）１１の中間部の側面、シリコン窒化膜（Ｓｉ３Ｎ４）１５の側面、シリコン酸化膜（ＳｉＯ２）１４の側面、Ｓｉ層７上のシリコン窒化膜（Ｓｉ３Ｎ４）９の上面に２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）５１を形成し、シリコン酸化膜（ＳｉＯ２）５１に包囲された空孔１６を設け、ゲート酸化膜（ＳｉＯ２）１０を介した変形一体化包囲型ゲート電極（ＷＳｉ）１１の上面部の側壁にサイドウォール（ＳｉＯ２）２４を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）２４及び変形一体化包囲型ゲート電極（ＷＳｉ）１１をマスク層として、ｎ＋型ソースドレイン領域（２０、２３）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、ｎ型ソースドレイン領域（２１、２２）、ｎ＋型ソースドレイン領域（２０、２３）及びｐ＋型ソースドレイン領域（１２、１３）を形成する。 54 (channel length direction, channel region portion) and FIG. 55 (channel width direction, source / drain region portion)
Next, a silicon oxide film (SiO 2 ) of about 20 nm is grown by chemical vapor deposition. Next, by performing anisotropic etching on the entire surface, the gap between the Si layer 19 and the silicon nitride film (Si 3 N 4 ) 15 is buried, and the lower surface of the Si layer 19 is interposed between the deformed integrated surrounding gate electrode (WSi) 11. Silicon having a thickness of about 20 nm on the side surface of the silicon nitride film (Si 3 N 4 ) 15, the side surface of the silicon oxide film (SiO 2 ) 14, and the upper surface of the silicon nitride film (Si 3 N 4 ) 9 on the Si layer 7 An oxide film (SiO 2 ) 51 is formed, a hole 16 surrounded by the silicon oxide film (SiO 2 ) 51 is provided, and a modified integrated surrounding gate electrode (WSi) through the gate oxide film (SiO 2 ) 10 is provided. A side wall (SiO 2 ) 24 is formed on the side wall of the upper surface portion of 11. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, arsenic ions are implanted for forming the n + -type source / drain regions (20, 23) using the sidewall (SiO 2 ) 24 and the modified integrated surrounding gate electrode (WSi) 11 as a mask layer. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, annealing is performed by the RTP method to form n-type source / drain regions (21, 22), n + -type source / drain regions (20, 23), and p + -type source / drain regions (12, 13).

次いで図３３〜図３４の工程をおこなった後、図３８〜図４１の工程をおこなう。   Next, after performing the steps of FIGS. 33 to 34, the steps of FIGS. 38 to 41 are performed.

図３８（チャネル長方向、チャネル領域部）、図３９（チャネル幅方向、チャネル領域部）、図４０（チャネル幅方向、ソースドレイン領域部）及び図４１（チャネル長方向、変形一体化包囲型ゲート電極部）
次いで化学気相成長により、５００ｎｍ程度の絶縁膜（ＳｉＯＣ）２９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＯＣ膜２９を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２６がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）３０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）３０を有するＣｕ配線３１を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３２を成長し、本願発明のＴＳＳＧ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を完成する。 38 (channel length direction, channel region portion), FIG. 39 (channel width direction, channel region portion), FIG. 40 (channel width direction, source / drain region portion), and FIG. 41 (channel length direction, modified integrated surrounding gate) Electrode part)
Next, an insulating film (SiOC) 29 of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique by an exposure drawing apparatus, the SiOC film 29 is anisotropically dry-etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si 3 N 4 ) 26 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 30 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, Cu is embedded flat in the opening, and a Cu wiring 31 having a barrier metal (TaN) 30 is formed. Next, a silicon nitride film (Si 3 N 4 ) 32 serving as a Cu barrier insulating film is grown by chemical vapor deposition, and a CMOS type semiconductor composed of N-channel and P-channel MIS field effect transistors of the present invention is used. Complete the integrated circuit.

上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
また上記実施例においては、下層半導体層にＰチャネルＭＩＳ電界効果トランジスタを形成し、上層半導体層にＮチャネルＭＩＳ電界効果トランジスタを形成したＣＭＯＳ型半導体集積回路を形成しているが、これを逆にして形成してもよい。
またゲート電極、ゲート酸化膜、下地絶縁膜バリア層、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例においては、２層のＳＯＩ基板を形成する場合を説明しているが、４層以上のＳＯＩ基板を形成する場合にも本願発明を利用すれば製造は容易である。
また上記実施例においては、異なる導電型のＭＩＳ電界効果トランジスタを上下２つの半導体層にそれぞれ形成したＣＭＯＳ型半導体集積回路を形成しているが、同じ導電型のＭＩＳ電界効果トランジスタを形成する場合に利用することも可能である。 In the above embodiment, chemical vapor deposition is used when growing the semiconductor layer. However, the present invention is not limited to this, and molecular beam epitaxy (MBE) or metal organic chemical vapor deposition (MOCVD) is also used. Alternatively, atomic layer crystal growth (ALE) or any other crystal growth method may be used.
In the above embodiment, a CMOS type semiconductor integrated circuit is formed in which a P-channel MIS field effect transistor is formed in the lower semiconductor layer and an N-channel MIS field effect transistor is formed in the upper semiconductor layer. May be formed.
The gate electrode, the gate oxide film, the base insulating film barrier layer, the barrier metal, the conductive plug, the wiring, the insulating film, etc. are not limited to the above-described embodiments, and any material having similar characteristics can be used. May be.
In the above-described embodiment, the case where a two-layer SOI substrate is formed is described. However, even when a four-layer or more SOI substrate is formed, if the present invention is used, manufacturing is easy.
In the above embodiment, the CMOS type semiconductor integrated circuit is formed in which the MIS field effect transistors of different conductivity types are formed in the upper and lower semiconductor layers, respectively. However, when the MIS field effect transistors of the same conductivity type are formed. It can also be used.

本願発明は、特に極めて高集積、高速且つ高信頼な半導体装置を目指したものではあるが、高速に限らず、すべてのＣＭＯＳ型半導体集積回路に利用することは可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタからなる半導体集積回路に利用できる可能性がある。 The present invention is particularly aimed at a semiconductor device with extremely high integration, high speed, and high reliability. However, the present invention is not limited to high speed and can be used for all CMOS type semiconductor integrated circuits.
In addition to the MIS field effect transistor, there is a possibility that it can be used for a semiconductor integrated circuit composed of other field effect transistors.

１ ｐ型のシリコン（Ｓｉ）基板
２ シリコン窒化膜（Ｓｉ３Ｎ４）
３ シリコン酸化膜（ＳｉＯ２）
４ 下地絶縁膜バリア層（ＴｉＮ）
５ 素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
６ 埋め込みシリコン酸化膜（ＳｉＯ２）
７ ｎ型のエピタキシャルＳｉ層（下層半導体層、ソースドレイン領域形成部）
８ ｎ型のエピタキシャルＳｉ層（下層半導体層、チャネル領域形成部）
９ シリコン窒化膜（Ｓｉ３Ｎ４）
１０ ゲート酸化膜（ＳｉＯ２）
１１ 変形一体化包囲型ゲート電極（ＷＳｉ）
１２ ｐ＋型ソース領域
１３ ｐ＋型ドレイン領域
１４ シリコン酸化膜（ＳｉＯ２）
１５ 素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
１６ 空孔
１７ ｐ型のエピタキシャルＳｉ層（上層半導体層、ソースドレイン領域形成部の一部）
１８ ｐ型のエピタキシャルＳｉ層（上層半導体層、、チャネル領域形成部）
１９ ｐ型のエピタキシャルＳｉ層（上層半導体層、ソースドレイン領域形成部の一部）
２０ ｎ＋型ソース領域
２１ ｎ型ソース領域
２２ ｎ型ドレイン領域
２３ ｎ＋型ドレイン領域
２４ サイドウォール（ＳｉＯ２）
２５ 燐珪酸ガラス（ＰＳＧ）膜
２６ シリコン窒化膜（Ｓｉ３Ｎ４）
２７ バリアメタル（ＴｉＮ）
２８ 導電プラグ（Ｗ）
２９ ＳｉＯＣ膜
３０ バリアメタル（ＴａＮ）
３１ Ｃｕ配線（Ｃｕシード層含む）
３２ バリア絶縁膜（Ｓｉ３Ｎ４）
３３ シリコン窒化膜（Ｓｉ３Ｎ４）
３４ ｎ型のエピタキシャルＳｉ層
３５ 選択化学気相成長導電膜（Ｗ）
３６ 下地絶縁膜バリア層（ＴｉＮ）
３７ シリコン窒化膜（Ｓｉ３Ｎ４）
３８ ｐ型のエピタキシャルＳｉ層
３９ 選択化学気相成長導電膜（Ｗ）
４０ シリコン酸化膜（ＳｉＯ２）
４１ シリコン窒化膜（Ｓｉ３Ｎ４）
４２ 多結晶シリコン膜（ｐｏｌｙＳｉ）
４３ シリコン窒化膜（Ｓｉ３Ｎ４）
４４ 側壁導電膜（ＷＳｉ、変形一体化包囲型ゲート電極形成用のマスク層）
４５ ｎ型のエピタキシャルＳｉＧｅ層（下層半導体層、ソースドレイン領域形成部）
４６ ｎ型のエピタキシャル歪みＳｉ層（下層半導体層、チャネル領域形成部）
４７ ｐ型のエピタキシャルＳｉＧｅ層（上層半導体層、ソースドレイン領域形成部の一部）
４８ ｐ型のエピタキシャル歪みＳｉ層（上層半導体層、チャネル領域形成部）
４９ ｐ型のエピタキシャルＳｉＧｅ層（上層半導体層、ソースドレイン領域形成部の一部）
５０ 側面接続導電膜（ＷＳｉ）
５１ 空孔を包囲するシリコン酸化膜（ＳｉＯ２） 1 p-type silicon (Si) substrate 2 silicon nitride film (Si 3 N 4 )
3 Silicon oxide film (SiO 2 )
4 Underlying insulating film barrier layer (TiN)
5 Silicon nitride film (Si 3 N 4 ) in element isolation region
6 Embedded silicon oxide film (SiO 2 )
7 n-type epitaxial Si layer (lower semiconductor layer, source / drain region forming portion)
8 n-type epitaxial Si layer (lower semiconductor layer, channel region forming part)
9 Silicon nitride film (Si 3 N 4 )
10 Gate oxide film (SiO 2 )
11 Deformation integrated surrounding gate electrode (WSi)
12 p + type source region 13 p + type drain region 14 Silicon oxide film (SiO 2 )
15 Device isolation region silicon nitride film (Si 3 N 4 )
16 hole 17 p-type epitaxial Si layer (upper semiconductor layer, part of source / drain region forming part)
18 p-type epitaxial Si layer (upper semiconductor layer, channel region forming portion)
19 p-type epitaxial Si layer (upper semiconductor layer, part of source / drain region forming part)
20 n + type source region 21 n type source region 22 n type drain region 23 n + type drain region 24 Side wall (SiO 2 )
25 Phosphorsilicate glass (PSG) film 26 Silicon nitride film (Si 3 N 4 )
27 Barrier metal (TiN)
28 Conductive plug (W)
29 SiOC film 30 Barrier metal (TaN)
31 Cu wiring (including Cu seed layer)
32 Barrier insulating film (Si 3 N 4 )
33 Silicon nitride film (Si 3 N 4 )
34 n-type epitaxial Si layer 35 Selective chemical vapor deposition conductive film (W)
36 Base insulating film barrier layer (TiN)
37 Silicon nitride film (Si 3 N 4 )
38 p-type epitaxial Si layer 39 selective chemical vapor deposition conductive film (W)
40 Silicon oxide film (SiO 2 )
41 Silicon nitride film (Si 3 N 4 )
42 Polycrystalline silicon film (polySi)
43 Silicon nitride film (Si 3 N 4 )
44 Side Wall Conductive Film (WSi, Mask Layer for Deformation Integrated Enclosure Type Gate Electrode)
45 n-type epitaxial SiGe layer (lower semiconductor layer, source / drain region forming portion)
46 n-type epitaxial strained Si layer (lower semiconductor layer, channel region forming portion)
47 p-type epitaxial SiGe layer (upper semiconductor layer, part of source / drain region forming part)
48 p-type epitaxial strained Si layer (upper semiconductor layer, channel region forming portion)
49 p-type epitaxial SiGe layer (upper semiconductor layer, part of source / drain region forming part)
50 Side connection conductive film (WSi)
51 Silicon oxide film (SiO 2 ) surrounding pores

Claims (4)

半導体基板上にそれぞれ絶縁膜を介して積層された、平板構造の下層半導体層及び上層半導体層を有し、前記下層半導体層及び前記上層半導体層の上下に重なる箇所の一部の周囲を、それぞれゲート絶縁膜を介して、一体化して包囲する構造に形成された包囲型ゲート電極を備える半導体装置であって、前記包囲型ゲート電極が、ゲート長の長い箇所及びゲート長の短い箇所を有し、前記ゲート長の長い箇所は、前記ゲート長の短い箇所の両端から等しい長さに延長されていることを特徴とする半導体装置。 A lower semiconductor layer and an upper semiconductor layer having a flat plate structure, which are laminated on an insulating film on a semiconductor substrate, respectively, and surroundings of a part of a portion overlapping above and below the lower semiconductor layer and the upper semiconductor layer, respectively A semiconductor device comprising an encircling gate electrode formed in a structure that integrally surrounds a gate insulating film, wherein the enclosing gate electrode has a portion having a long gate length and a portion having a short gate length. The semiconductor device is characterized in that the portion having a long gate length is extended to an equal length from both ends of the portion having a short gate length . 前記包囲型ゲート電極に自己整合して、前記下層半導体層には一導電型のソースドレイン領域が設けられ、前記上層半導体層には反対導電型のソースドレイン領域が設けられていることを特徴とする請求項１に記載の半導体装置。   A self-aligned source / drain region is provided in the lower semiconductor layer and an opposite conductive type source / drain region is provided in the upper semiconductor layer in a self-aligned manner with the surrounding gate electrode. The semiconductor device according to claim 1. 前記下層半導体層と前記上層半導体層間の一部に空孔を備えていることを特徴とする請求項１あるいは請求項２に記載の半導体装置。   The semiconductor device according to claim 1, wherein a hole is provided in a part between the lower semiconductor layer and the upper semiconductor layer. 少なくとも前記下層半導体層あるいは前記上層半導体層が歪み構造を有していることを特徴とする請求項１〜請求項３に記載の半導体装置。   The semiconductor device according to claim 1, wherein at least the lower semiconductor layer or the upper semiconductor layer has a strained structure.
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