JP6174370B2 - Semiconductor device - Google Patents

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本発明はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、単結晶シリコンからなる低コストの多層のＳＯＩ基板を形成し、これらのＳＯＩ基板に、高集積、高速、低電力、高性能且つ高信頼なショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路を形成することに関する。   The present invention relates to a semiconductor integrated circuit having an SOI (Silicon On Insulator) structure. In particular, a low-cost multilayer SOI substrate made of single crystal silicon is formed on a semiconductor substrate (bulk wafer) by an easy manufacturing process. The present invention relates to forming a CMOS type semiconductor integrated circuit including short-channel N-channel and P-channel MIS field effect transistors on a substrate with high integration, high speed, low power, high performance, and high reliability.

図５６はＣＭＯＳ型ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリーセルの回路図、図５７は従来の半導体装置の模式平面図（ＣＭＯＳ型ＳＲＡＭ）、図５８は従来の半導体装置の模式側断面図（ＣＭＯＳ型ＳＲＡＭのｐ−ｐ矢視断面図）である。
図５６においては、２個のＰチャネルＭＩＳ電界効果トランジスタと２個のＮチャネルのＭＩＳ電界効果トランジスタとにより情報保持用のフリップフロップが構成され、２個のＮチャネルのＭＩＳ電界効果トランジスタにより読み出しあるいは書き込み用のワードトランジスタを構成した慣例的なＣＭＯＳ型ＳＲＡＭのメモリーセルの回路図を示している。
図５７においては、図５６のＣＭＯＳ型ＳＲＡＭのメモリーセルを、慣例的な２個のＰチャネルＭＩＳ電界効果トランジスタと慣例的な４個のＮチャネルのＭＩＳ電界効果トランジスタによりパターン化した平面図（一点鎖線が１メモリーセル）を、図５８においては、図５７のＣＭＯＳ型ＳＲＡＭのｐ−ｐ矢視断面図を示しており、１０１はｎ型のシリコン基板、１０２はｐ型不純物ウエル領域、１０３はｐ＋型不純物ウエルコンタクト領域、１０４はｎ＋型基板コンタクト領域、１０５はシャロートレンチ素子分離領域、１０６はｎ＋型ソース領域、１０７はｎ型ソース領域、１０８はｎ型ドレイン領域、１０９はｎ＋型ドレイン領域、１１０はｐ＋型ソース領域、１１１はｐ＋型ドレイン領域、１１２はゲート酸化膜、１１３はゲート電極、１１４はサイドウォール、１１５はＰＳＧ膜、１１６は絶縁膜、１１７はバリアメタル、１１８は導電プラグ、１１９は層間絶縁膜、１２０はバリアメタル、１２１は１層目の配線、１２２はバリア絶縁膜、１２３は層間絶縁膜、１２４は絶縁膜、１２５は層間絶縁膜、１２６はバリアメタル、１２７は２層目の配線、１２８はバリア絶縁膜、ＷＬはワード線、ＢＬはビット線、ＶＤＤは電源線、ＶＳＳは接地線を示している。
図５８においては、ｎ型のシリコン基板１０１に選択的に形成されたｐ型不純物ウエル領域１０２上にゲート酸化膜１１２を介してゲート電極１１３が設けられ、ゲート電極１１３に自己整合してサイドウォール１１４が設けられており、ｐ型不純物ウエル領域１０２にはゲート電極１１３に自己整合してｎ型ソース領域１０７及びｎ型ドレイン領域１０８が、サイドウォール１１４に自己整合してｎ＋型ドレイン領域１０９及び共通のｎ＋型ソース領域１０６が、それぞれ設けられている、フリップフロップの一部を形成する慣例的な２個の横型ＮチャネルＭＩＳ電界効果トランジスタが形成されており、読み出しあるいは書き込み用のワードトランジスタ（これも慣例的な２個の横型ＮチャネルＭＩＳ電界効果トランジスタ）は、ビット線に接続されたｎ＋型ソース領域１０６のみが図示され、（図示されていないが、フリップフロップの一部を形成する２個のＰチャネルＭＩＳ電界効果トランジスタも、ｎ型のシリコン基板１０１に選択的に形成された、慣例的な横型のＭＩＳ電界効果トランジスタからなっている。）２層の配線により適宜接続されて６素子からなるＣＭＯＳ型ＳＲＡＭのメモリーセルを構成している。
それぞれの領域を微細化すること、フリップフロップを形成する２個のＮチャネルＭＩＳ電界効果トランジスタあるいは２個のＰチャネルＭＩＳ電界効果トランジスタにそれぞれ共通なｎ＋型ソース領域あるいはｐ＋型ソース領域を設けること及び２層配線を利用して適宜配線すること等により、高集積化が計られてはいるが、ＭＩＳ電界効果トランジスタのソースドレイン領域及びゲート電極を、それぞれ個別の表面上の占有面積を有して設けなければならなかったので高集積化に難があった。
また半導体基板あるいは不純物ウエル領域に直接ソースドレイン領域を設けているため、大きな接合容量がついてしまい高速化に難があった。
また半導体基板あるいは不純物ウエル領域の表面のみにしかチャネル領域を形成できないため、チャネル長を微細化している割には高速化が達成されないという欠点もあった。
また半導体基板あるいは半導体基板に形成した不純物ウエル領域にすべてのＭＩＳ電界効果トランジスタのソースドレイン領域を設けているため、静電気等により半導体基板に発生する高電圧ノイズによるメモリーの誤作動あるいはＣＭＯＳ特有のラッチアップ特性に弱いという欠点もあった。 FIG. 56 is a circuit diagram of a memory cell of a CMOS type SRAM (Static Random Access Memory), FIG. 57 is a schematic plan view of a conventional semiconductor device (CMOS type SRAM), and FIG. 58 is a schematic side sectional view of the conventional semiconductor device (CMOS). 2 is a cross-sectional view of the type SRAM taken along a line pp).
In FIG. 56, two P-channel MIS field-effect transistors and two N-channel MIS field-effect transistors constitute an information holding flip-flop, and two N-channel MIS field-effect transistors read or 1 shows a circuit diagram of a conventional CMOS SRAM memory cell comprising a write word transistor. FIG.
In FIG. 57, the CMOS SRAM memory cell of FIG. 56 is patterned with two conventional P-channel MIS field effect transistors and four conventional N-channel MIS field effect transistors (one point). 58 is a cross-sectional view of the CMOS SRAM of FIG. 57 taken along the line p-p, where 101 is an n-type silicon substrate, 102 is a p-type impurity well region, and 103 is a p-type impurity well region. p + -type impurity well contact region, 104 is an n + -type substrate contact region, 105 is a shallow trench isolation region, 106 is an n + -type source region, 107 is an n-type source region, 108 is an n-type drain region, and 109 is an n-type + -type drain region, 110 is p + -type source region, 111 is p + -type drain region, 112 is a gate oxide film, 113 is gate 114, a sidewall, 115 a PSG film, 116 an insulating film, 117 a barrier metal, 118 a conductive plug, 119 an interlayer insulating film, 120 a barrier metal, 121 a first layer wiring, 122 a barrier Insulating film, 123 is an interlayer insulating film, 124 is an insulating film, 125 is an interlayer insulating film, 126 is a barrier metal, 127 is a second layer wiring, 128 is a barrier insulating film, WL is a word line, BL is a bit line, VDD Indicates a power supply line, and VSS indicates a ground line.
In FIG. 58, a gate electrode 113 is provided on a p-type impurity well region 102 selectively formed on an n-type silicon substrate 101 via a gate oxide film 112, and is aligned with the gate electrode 113 in a side wall. 114 is provided, and the n-type source region 107 and the n-type drain region 108 are self-aligned with the gate electrode 113 in the p-type impurity well region 102, and the n + -type drain region 109 is self-aligned with the sidewall 114. And two common lateral N-channel MIS field-effect transistors forming a part of the flip-flop, each having a common n + -type source region 106, and a word for reading or writing. Transistors (also two conventional lateral N-channel MIS field effect transistors) are Only n + -type source region 106 connected to the lines shown, (although not shown, also two P-channel MIS field effect transistor which forms part of the flip-flop, selected silicon substrate 101 of n-type The memory cell of the CMOS SRAM which consists of 6 elements is formed by connecting two layers of wiring as appropriate.
Each region is miniaturized, and a common n + -type source region or p + -type source region is provided for each of two N-channel MIS field-effect transistors or two P-channel MIS field-effect transistors forming a flip-flop. Although high integration has been achieved by appropriate wiring using two-layer wiring, etc., the source / drain regions and gate electrodes of the MIS field-effect transistor each have an occupied area on a separate surface. Therefore, it was difficult to achieve high integration.
In addition, since the source / drain region is directly provided in the semiconductor substrate or the impurity well region, a large junction capacitance is added, which makes it difficult to increase the speed.
Further, since the channel region can be formed only on the surface of the semiconductor substrate or the impurity well region, there is a disadvantage that the speeding up cannot be achieved although the channel length is reduced.
In addition, since the source / drain regions of all MIS field effect transistors are provided in the semiconductor substrate or the impurity well region formed in the semiconductor substrate, malfunction of the memory due to high voltage noise generated in the semiconductor substrate due to static electricity or the like, or latch specific to CMOS There was also a drawback that it was weak to the up characteristic.

電子情報通信学会技術研究報告、ＣＰＭ、電子部品材料、９７（６１）４７〜５２、１９９７−０５−２３IEICE technical report, CPM, electronic component materials, 97 (61) 47-52, 1997-05-23

本発明が解決しようとする課題は、従来例に示されるように、
（１）使用するＭＩＳ電界効果トランジスタのソースドレイン領域及びゲート電極を、それぞれ個別の表面上の占有面積を有して設けなければならなかったのでメモリーセルの微細化が難しく、高集積化に難があったこと。
（２）半導体基板あるいは不純物ウエル領域に直接ソースドレイン領域を設けているため、大きな接合容量がついてしまい高速化に難があったこと。
（３）半導体基板あるいは不純物ウエル領域の表面のみにしかチャネル領域を形成できないため、チャネル長を微細化している割には高速化が達成されなかったこと。
（４）半導体基板あるいは半導体基板に形成した不純物ウエル領域にすべてのＭＩＳ電界効果トランジスタのソースドレイン領域を設けているため、静電気等により半導体基板に発生する高電圧ノイズによるメモリーの誤作動あるいはＣＭＯＳ特有のラッチアップ特性を防止できなかったこと。
等の問題が顕著になりつつあり、現状技術により微細なＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化、高信頼性及び高集積化が困難になってきたことである。 The problem to be solved by the present invention is, as shown in the conventional example,
(1) Since the source / drain regions and the gate electrodes of the MIS field effect transistors to be used have to be provided with respective occupied areas on the respective surfaces, it is difficult to miniaturize the memory cell and to achieve high integration. That there was.
(2) Since the source / drain region is directly provided in the semiconductor substrate or the impurity well region, a large junction capacitance is added, and it is difficult to increase the speed.
(3) Since the channel region can be formed only on the surface of the semiconductor substrate or the impurity well region, speeding up was not achieved although the channel length was reduced.
(4) Since the source / drain regions of all the MIS field effect transistors are provided in the semiconductor substrate or the impurity well region formed in the semiconductor substrate, the malfunction of the memory due to high voltage noise generated in the semiconductor substrate due to static electricity or the like The latch-up characteristics could not be prevented.
Such problems are becoming more prominent, and it has become difficult to achieve higher speed, higher performance, higher reliability, and higher integration simply by forming a fine MIS field-effect transistor with the current technology. is there.

上記課題は、一部に空孔を有する第１の層間絶縁膜を介して積層された１層目の半導体層及び２層目の半導体層の一部の全周囲を、ゲート絶縁膜を介して一体化して包囲した、全周囲等しいゲート長からなる第１のゲート電極（一体化包囲型ゲート電極）を有し、前記第１のゲート電極に自己整合して前記１層目の半導体層及び前記２層目の半導体層にそれぞれ設けられたソースドレイン領域を備えた一導電型の第１のＭＩＳ電界効果トランジスタ及び反対導電型の第２のＭＩＳ電界効果トランジスタと、さらに第２の層間絶縁膜を介して積層された３層目の半導体層の一部の全周囲を、ゲート絶縁膜を介して包囲した、全周囲等しいゲート長からなる第２のゲート電極（包囲型ゲート電極）を有し、前記第２のゲート電極に自己整合して前記３層目の半導体層に設けられたソースドレイン領域を備えた一導電型あるいは反対導電型の第３のＭＩＳ電界効果トランジスタとが、絶縁膜を介して半導体基板上に設けられている本発明の半導体装置によって解決される。 The above problem is that the entire periphery of a part of the first semiconductor layer and the second semiconductor layer stacked via the first interlayer insulating film partially having a hole is interposed via the gate insulating film. A first gate electrode (integrated enclosure type gate electrode) having a uniform gate length that surrounds the entire circumference, and is self-aligned with the first gate electrode; A first-conductivity-type first MIS field-effect transistor and a second-conductivity-type second MIS field-effect transistor each having a source / drain region provided in a second semiconductor layer, and a second interlayer insulating film; A second gate electrode (enclosed gate electrode) having an equal gate length around the entire periphery of a part of the third semiconductor layer stacked via the gate insulating film, Pre-aligned with the second gate electrode A third MIS field effect transistor of one conductivity type or opposite conductivity type provided with a source / drain region provided in a third semiconductor layer is provided on a semiconductor substrate via an insulating film. Solved by a semiconductor device.

本願発明においては、通常の安価な半導体基板を使用して、エピタキシャル成長技術を利用し、それぞれ絶縁膜上に積層した単結晶半導体層からなる二重半導体層（１層目の半導体層及び２層目の半導体層からなるＳＯＩ基板）を設け、それぞれのＳＯＩ基板において、ＳＯＩ基板の一部の周囲にゲート酸化膜を介して一体化（共通化）した包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板にソースドレイン領域を設けたＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを形成でき、さらに絶縁膜を介し３層目の半導体層（ＳＯＩ基板）を設け、ＳＯＩ基板の一部の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板にソースドレイン領域を設けたＳＯＩ構造のＮチャネルＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
またエピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、下地絶縁膜の上面に下地絶縁膜バリア層を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板を形成することが可能である。
またエピタキシャル成長半導体層形成後に、自己整合的に埋め込みシリコン酸化膜（ＳｉＯ２）を形成できるため、完全な単結晶半導体層を得るために必要な下地絶縁膜バリア層とバックチャネルリークを防止するために必要な包囲型ゲート電極とを絶縁分離することが可能である。
また下地絶縁膜バリア層上に成長するシリコン窒化膜の膜厚により、半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、薄膜の完全空乏型の単結晶半導体層からなるＳＯＩ基板を容易に形成することが可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により半導体層（チャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、包囲型ゲート電極による完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また容易な製造プロセスにより、それぞれ絶縁膜を介して積層した１層目、２層目及び３層目の単結晶半導体層を形成でき、１層目の半導体層に形成したＰチャネルＭＩＳ電界効果トランジスタの直上に、２層目の半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタを積層して形成でき、さらに２層目の半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタのほぼ直上に３層目の半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタを形成できることにより、個々のＭＩＳ電界効果トランジスタの表面(上面)の占有面積を要しない微細な表面(上面)の占有面積を持つメモリーセルを形成できることによる微細化を、ＰチャネルＭＩＳ電界効果トランジスタのゲート電極とＮチャネルＭＩＳ電界効果トランジスタのゲート電極を自己整合して一体化（共通化）した包囲型ゲート電極として形成できることにより、ゲート電極配線の高集積化による微細化を、ほぼ直上に積層したＰチャネルＭＩＳ電界効果トランジスタ及び２つのＮチャネルＭＩＳ電界効果トランジスタのドレイン領域を垂直方向に側面接続できることにより配線を高集積化できることによる微細化を達成することが可能で、従来のＣＭＯＳ型ＳＲＡＭのメモリーセルサイズに比較し、約４５％に微細化が可能である。
またＳＯＩ構造のＣＭＯＳ型半導体装置（ＣＭＯＳ型ＳＲＡＭ）を形成できるため、静電気等により半導体基板に発生する高電圧ノイズによるメモリーの誤作動あるいはＣＭＯＳ特有のラッチアップ特性を完全に防止することも可能である。
またそれぞれの半導体層（ＳＯＩ基板）を形成するために必要な、縦（垂直）方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜あるいはそれぞれの領域を同電圧に接続する導電膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また微細な、結晶性が極めて良好な半導体層の一部（チャネル領域形成箇所）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また１層目及び２層目の半導体層間に空孔を設けることにより、ｐ＋型ソース領域（電源線に接続）とｎ＋型ソース領域（接地線に接続）間の容量を低減できることによる高速化を、空孔を包囲する薄い絶縁膜を設けることにより、一体化包囲型ゲート電極と１層目及び２層目の半導体層に形成されたソースドレイン領域間の電流リークを防止できることによる高信頼性を、実現することが可能である。
また格子定数の小さな半導体層（歪みＳｉ層）を、左右から格子定数の大きな半導体層（ＳｉＧｅ層）により挟んだ構造の半導体層を形成できるため、左右の半導体層（ＳｉＧｅ層）から中央の半導体層（歪みＳｉ層）の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
またワードトランジスタを３層目の半導体層に形成した縦型のＭＩＳ電界効果トランジスタにより構成することも可能で、ビット線との接続を柱状半導体層の直上部に形成できるため、従来例に比較し、ＣＭＯＳ型ＳＲＡＭのメモリーセルサイズを約４０％に縮小することが可能で、さらなる高集積化を実現することができる。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＳＯＩ構造のＣＭＯＳ型半導体装置（ＣＭＯＳ型ＳＲＡＭ）を得ることができる。
本発明者は当該技術を、絶縁膜上の包囲型ゲート電極付き３階層半導体層（Ｔｒｉｐｌｅ Ｌａｙｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｗｉｔｈ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造と命名し、ＴＲＩＬＳＳＵＧ（トリルサッグ）と略称する。 In the present invention, an ordinary inexpensive semiconductor substrate is used and an epitaxial growth technique is used, and a double semiconductor layer (a first semiconductor layer and a second layer) each composed of a single crystal semiconductor layer stacked on an insulating film. In each SOI substrate, a surrounding gate electrode integrated (shared) through a gate oxide film is provided around a part of the SOI substrate to form a channel region. In addition, N-channel and P-channel MIS field effect transistors having an SOI structure in which source / drain regions are provided on the remaining SOI substrate can be formed, and a third semiconductor layer (SOI substrate) is further provided via an insulating film. A surrounding gate electrode is provided around a part of the gate oxide film, a channel region is formed, and a source / drain region is provided in the remaining SOI substrate. Since an SOI-structured N-channel MIS field effect transistor can be formed, the threshold voltage of the source / drain region can be reduced (substantially zero), the depletion layer capacitance can be reduced, the breakdown voltage of the source / drain region can be improved, and the subthreshold characteristics can be improved. Reduction, lower power, etc. are possible.
In addition, by forming an epitaxially grown semiconductor layer by providing a base insulating film barrier layer on the upper surface of the base insulating film so that the epitaxially grown semiconductor layer and the base insulating film do not come into contact with each other during the growth of the semiconductor layer by epitaxial growth, the base insulating film is formed. It is possible to form an SOI substrate formed of a complete single crystal semiconductor layer in which partial amorphization due to the influence of the above is prevented.
In addition, since the buried silicon oxide film (SiO 2 ) can be formed in a self-aligned manner after the epitaxially grown semiconductor layer is formed, in order to prevent a base insulating film barrier layer and a back channel leak necessary for obtaining a complete single crystal semiconductor layer. It is possible to insulate and separate the necessary surrounding gate electrode.
In addition, since the thickness of the semiconductor layer can be determined by the thickness of the silicon nitride film grown on the underlying insulating film barrier layer, it is made of a thin, fully-depleted single crystal semiconductor layer that can be used for manufacturing with a large-diameter wafer. It is possible to easily form an SOI substrate.
In addition, since the semiconductor layer (channel region) can be surrounded by the surrounding gate electrode provided through the gate oxide film, the back channel effect peculiar to the SOI structure can be improved, and current paths other than the channel can be cut off. In addition to being able to control the channel completely with the surrounding gate electrode, the channel can be formed on four surfaces (upper and lower surfaces and two side surfaces in the channel width direction), so that the channel does not increase in the area occupied by the surface (upper surface). Since the width can be increased, the drive current can be increased.
Further, the first, second and third single crystal semiconductor layers can be formed through an insulating film by an easy manufacturing process, and a P-channel MIS field effect transistor formed in the first semiconductor layer. An N channel MIS field effect transistor formed in the second semiconductor layer can be stacked immediately above the second layer, and a third layer is formed almost immediately above the N channel MIS field effect transistor formed in the second semiconductor layer. By being able to form an N-channel MIS field effect transistor formed in a semiconductor layer, it is possible to form a memory cell having a fine surface (upper surface) occupation area that does not require an area occupied by the surface (upper surface) of each MIS field effect transistor. Miniaturization is performed by using a gate electrode of a P-channel MIS field effect transistor and a gate electrode of an N-channel MIS field effect transistor. By being able to be formed as an enclosed gate electrode in which poles are self-aligned and integrated (commonized), gate electrode wiring can be miniaturized by high integration, and a P-channel MIS field effect transistor and two N-channels stacked almost immediately above Since the drain region of the MIS field effect transistor can be connected to the side surface in the vertical direction, it is possible to achieve miniaturization due to the high integration of wiring, which is about 45% smaller than the memory cell size of the conventional CMOS type SRAM. Is possible.
In addition, since an SOI-structured CMOS semiconductor device (CMOS SRAM) can be formed, it is possible to completely prevent memory malfunction or CMOS-specific latch-up characteristics due to high-voltage noise generated in the semiconductor substrate due to static electricity or the like. is there.
Also, a buried insulating film or a part of the isolation region required for forming each semiconductor layer (SOI substrate) by self-aligning the vertical (vertical) direction epitaxial semiconductor layer or the respective regions are set to the same voltage. High reliability and high integration can be achieved by being able to convert to a conductive film to be connected.
In addition, the MIS field effect transistor components (low and high concentration source / drain regions, gate oxide film and surroundings) are self-aligned with a part of the fine semiconductor layer with excellent crystallinity (channel region forming portion). It is also possible to form a fine type gate electrode).
In addition, by providing a hole between the first and second semiconductor layers, the capacitance between the p + type source region (connected to the power supply line) and the n + type source region (connected to the ground line) can be reduced. By providing a thin insulating film that surrounds the holes, high reliability can be achieved by preventing current leakage between the integrated surrounding gate electrode and the source / drain regions formed in the first and second semiconductor layers. Can be realized.
In addition, a semiconductor layer having a structure in which a semiconductor layer having a small lattice constant (strained Si layer) is sandwiched between semiconductor layers having a large lattice constant (SiGe layer) from the left and right can be formed. The lattice constant of the layer (strained Si layer) can be increased, and the speed can be increased by increasing the carrier mobility.
In addition, a vertical MIS field effect transistor in which a word transistor is formed in the third semiconductor layer can be formed, and the connection to the bit line can be formed immediately above the columnar semiconductor layer. The memory cell size of the CMOS type SRAM can be reduced to about 40%, and higher integration can be realized.
In other words, high-speed, high-reliability, high-performance, and high-speed, capable of manufacturing large-scale semiconductor integrated circuits that can be used for high-speed, large-capacity communication devices, personal digital assistants, in-vehicle devices, various electronic mechanical devices, and space-related devices An extremely low power SOI structure CMOS semiconductor device (CMOS SRAM) having integration can be obtained.
The present inventor has the art, and named three layers semiconductor-layer-surrounding gate electrode on the insulating film (Tri ple L ayer S emiconductor with Su rrounding G ate on Insulator) structure, abbreviated as TRILSSUG (Torirusaggu).

本発明の半導体装置における第１の実施例の模式平面図Schematic plan view of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の模式側断面図（ｐ−ｐ矢視断面図）Schematic side cross-sectional view of the first embodiment of the semiconductor device of the present invention (pp cross-sectional view) 本発明の半導体装置における第１の実施例の模式側断面図（ｑ−ｑ矢視断面図）Schematic side sectional view (qq arrow sectional view) of the first embodiment in the semiconductor device of the present invention. 本発明の半導体装置における第１の実施例の模式側断面図（ｒ−ｒ矢視断面図）Schematic side cross-sectional view of the first embodiment of the semiconductor device of the present invention (cross-sectional view taken along line r-r) 本発明の半導体装置における第１の実施例の模式側断面図（ｓ−ｓ矢視断面図）Schematic side sectional view (ss arrow sectional view) of the first embodiment of the semiconductor device of the present invention. 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｓ−ｓ矢視断面図）Process sectional drawing (ss arrow sectional drawing) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｓ−ｓ矢視断面図）Process sectional drawing (ss arrow sectional drawing) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｓ−ｓ矢視断面図）Process sectional drawing (ss arrow sectional drawing) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｑ−ｑ矢視断面図）Process sectional drawing (qq arrow sectional drawing) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｑ−ｑ矢視断面図）Process sectional drawing (qq arrow sectional drawing) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｓ−ｓ矢視断面図）Process sectional drawing (ss arrow sectional drawing) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｓ−ｓ矢視断面図）Process sectional drawing (ss arrow sectional drawing) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｓ−ｓ矢視断面図）Process sectional drawing (ss arrow sectional drawing) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）Process sectional drawing (pp arrow directional cross-sectional view) of the manufacturing method of the 1st Example in the semiconductor device of this invention 本発明の半導体装置における第２の実施例の模式平面図Schematic plan view of the second embodiment of the semiconductor device of the present invention 本発明の半導体装置における第２の実施例の模式側断面図（ｐ−ｐ矢視断面図）Schematic side cross-sectional view of the second embodiment of the semiconductor device of the present invention (pp cross-sectional view) 本発明の半導体装置における第３の実施例の模式側断面図（ｐ−ｐ矢視断面図）Schematic side cross-sectional view of a third embodiment of the semiconductor device of the present invention (pp cross-sectional view) ＣＭＯＳ型ＳＲＡＭのメモリーセル回路図CMOS SRAM memory cell circuit diagram 従来の半導体装置の模式平面図Schematic plan view of a conventional semiconductor device 従来の半導体装置の模式側断面図（ｐ−ｐ矢視断面図）Schematic side sectional view of conventional semiconductor device (sectional view taken along pp arrow)

本願発明は、
（１）下地絶縁膜バリア層を用いたエピタキシャル半導体層成長法を利用して、単結晶半導体層（ＳＯＩ基板）を形成する。
（２）絶縁膜を介して形成した１層目及び２層目の半導体層の一部周囲にゲート絶縁膜を介して一体化包囲型ゲート電極を形成する。
（３）一体化包囲型ゲート電極に自己整合して、１層目の半導体層に一導電型のソースドレイン領域を形成し、２層目の半導体層に反対導電型のソースドレイン領域を形成する。
（４）１層目の半導体層及び３層目の半導体層においては、包囲型ゲート電極と下地絶縁膜バリア層間に自己整合して埋め込み絶縁膜を形成し、接触を防止する。
（５）２層目の半導体層においては、下地絶縁膜バリア層及び直下の絶縁膜を除去し形成した空孔を包囲する絶縁膜を設けることにより、包囲型ゲート電極とソースドレイン領域間の電流リークを防止する。
（６）さらに絶縁膜を介して形成した３層目の半導体層の一部周囲にゲート絶縁膜を介して包囲型ゲート電極を形成する。
（７）包囲型ゲート電極に自己整合して、３層目の半導体層に一導電型あるいは反対導電型のソースドレイン領域を形成する。
（８）ソースドレイン領域形成用の不純物を注入した後は、低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置によるエピタキシャル半導体層成長をおこなう。
（９）直上に積層した１層目〜３層目の半導体層に形成した３つのＭＩＳ電界効果トランジスタのドレイン領域は、埋め込み導電膜によりすべて側面接続する。
等の主要な技術を使用し、
半導体基板上に絶縁膜を介して、１層目及び２層目の半導体層に形成した一体化包囲型ゲート電極を有するＰチャネルＭＩＳ電界効果トランジスタ及びＮチャネルＭＩＳ電界効果トランジスタ２組により、情報保持用のフリップフロップを形成し、さらに積層した３層目の半導体層に形成した包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタ２個により、読み出しあるいは書き込み用のワードトランジスタを形成し、配線体を適宜接続して、メモリーセルを構成し、このメモリーセルをマトリックス状に配置し、３層ＳＯＩ構造のＣＭＯＳ型ＳＲＡＭを形成したものである。 The present invention is
(1) A single crystal semiconductor layer (SOI substrate) is formed using an epitaxial semiconductor layer growth method using a base insulating film barrier layer.
(2) An integrated enclosed gate electrode is formed around a part of the first and second semiconductor layers formed via the insulating film via the gate insulating film.
(3) Self-aligned with the integrated surrounding gate electrode to form a source / drain region of one conductivity type in the first semiconductor layer and a source / drain region of opposite conductivity type in the second semiconductor layer. .
(4) In the first semiconductor layer and the third semiconductor layer, a buried insulating film is formed in self-alignment between the surrounding gate electrode and the base insulating film barrier layer to prevent contact.
(5) In the second semiconductor layer, by providing an insulating film that surrounds the void formed by removing the underlying insulating film barrier layer and the insulating film immediately below, the current between the surrounding gate electrode and the source / drain region Prevent leaks.
(6) Further, a surrounding gate electrode is formed around a part of the third semiconductor layer formed via the insulating film via the gate insulating film.
(7) A source / drain region of one conductivity type or opposite conductivity type is formed in the third semiconductor layer in self-alignment with the surrounding gate electrode.
(8) After the impurity for forming the source / drain region is implanted, epitaxial semiconductor layer growth is performed by an ECR plasma CVD apparatus capable of low-temperature growth (500 ° C. or less).
(9) The drain regions of the three MIS field effect transistors formed in the first to third semiconductor layers stacked immediately above are side-connected by the embedded conductive film.
Using major technology such as
Information retention is achieved by two sets of P-channel MIS field-effect transistors and N-channel MIS field-effect transistors each having an integral surrounding gate electrode formed in the first and second semiconductor layers via an insulating film on a semiconductor substrate. A read or write word transistor is formed by two N-channel MIS field effect transistors each having a surrounding gate electrode formed in a third semiconductor layer stacked, and a wiring body is formed. A memory cell is configured by appropriately connecting, and the memory cell is arranged in a matrix to form a CMOS SRAM having a three-layer SOI structure.

以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図５２は本発明の半導体装置における第１の実施例で、ＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、図１は模式平面図、図２は模式側断面図（ｐ−ｐ矢視断面図、ワード線に沿う方向）、図３は模式側断面図（ｑ−ｑ矢視断面図、電源線及び接地線に沿う方向）、図４は模式側断面図（ｒ−ｒ矢視断面図、ビット線に沿う方向）、図５は模式側断面図（ｓ−ｓ矢視断面図、包囲型ゲート電極部）、図６〜図５２は製造方法の工程断面図である。（ＣＭＯＳ型ＳＲＡＭのメモリーセル回路図は図５６に同じである。） Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
Throughout the drawings, the same object is denoted by the same reference numeral. However, the diagonal lines in the side sectional view are shown only on the main insulating film, and the wiring is drawn with a slight back-and-forth displacement, and the horizontal and vertical sizes are accurate to show the main part of the invention. The dimensions are not shown.
FIGS. 1 to 52 show a part of a semiconductor integrated circuit including a CMOS SRAM memory cell according to a first embodiment of the semiconductor device of the present invention. FIG. 1 is a schematic plan view, and FIG. Cross-sectional view (p-p cross-sectional view, direction along word line), FIG. 3 is a schematic side cross-sectional view (q-q arrow cross-sectional view, direction along power line and ground line), and FIG. 4 is a schematic side cross-section. FIG. 5 is a schematic side sectional view (ss arrow sectional view, surrounding gate electrode portion), and FIGS. 6 to 52 are steps of the manufacturing method. It is sectional drawing. (The memory cell circuit diagram of the CMOS type SRAM is the same as FIG. 56.)

図１〜図５はシリコン（Ｓｉ）基板を使用し、ＴＲＩＬＳＳＵＧ構造に形成したＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）、５は７０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、６は１０１７ｃｍ−３程度のｎ型の横（水平）方向エピタキシャルＳｉ層（１層目の半導体層でソースドレイン領域形成部）、７は１０１７ｃｍ−３程度のｎ型の横（水平）方向エピタキシャルＳｉ層（１層目の半導体層でチャネル領域形成部）、８は導電膜（ＷＳｉ、電源線）、９は２０ｎｍ程度の埋め込みシリコン酸化膜（ＳｉＯ２）、１０は１０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１１は７０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、１２は７０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、１３は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（２層目の半導体層でソースドレイン領域形成部）、１４は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（２層目の半導体層でチャネル領域形成部）、１５は５ｎｍ程度の１層目及び２層目の半導体層のゲート酸化膜（ＳｉＯ２）、１６ａはゲート長３０ｎｍ程度、膜厚１００ｎｍ程度の１層目及び２層目の半導体層の一体化包囲型ゲート電極（ＷＳｉ）、１６ｂは１００ｎｍ程度の一体化包囲型ゲート電極配線（ＷＳｉ）、１７は１０２０ｃｍ−３程度のｐ＋型ソース領域、１８は１０２０ｃｍ−３程度のｐ＋型ドレイン領域、１９は２０ｎｍ程度の空孔包囲型シリコン酸化膜（ＳｉＯ２）、２０は空孔、２１は１０２０ｃｍ−３程度のｎ＋型ソース領域、２２は５×１０１７ｃｍ−３程度のｎ型ソース領域、２３は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、２４は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、２５は埋め込み導電膜（ＷＳｉ）、２６は埋め込み導電膜（ＷＳｉ）、２７は２０ｎｍ程度のサイドウォール（ＳｉＯ２）、２８は２００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、２９は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３０は８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、３１は２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）、３２は７０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、３３は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（３層目の半導体層でソースドレイン領域形成部）、３４は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（３層目の半導体層でチャネル領域形成部）、３５は１０ｎｍ程度のバリアメタル（ＴｉＮ）、３６は導電プラグ（Ｗ）、３７は２０ｎｍ程度の埋め込みシリコン酸化膜（ＳｉＯ２）、３８は５ｎｍ程度の３層目の半導体層のゲート酸化膜（ＳｉＯ２）、３９はゲート長３０ｎｍ程度、膜厚１００ｎｍ程度の３層目の半導体層の包囲型ゲート電極（ＷＳｉ）、４０は１０２０ｃｍ−３程度のｎ＋型ソース領域、４１は５×１０１７ｃｍ−３程度のｎ型ソース領域、４２は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、４３は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、４４は２０ｎｍ程度のサイドウォール（ＳｉＯ２）、４５は３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、４６は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、４７は１０ｎｍ程度のバリアメタル（ＴｉＮ）、４８は導電プラグ（Ｗ）、４９は３００ｎｍ程度の絶縁膜（ＳｉＯＣ）、５０は１０ｎｍ程度のバリアメタル（ＴａＮ）、５１は３００ｎｍ程度の１層目のＣｕ配線（Ｃｕシード層含む）、５２は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）、５３は４００ｎｍ程度の絶縁膜（ＳｉＯＣ）、５４は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、５５は５００ｎｍ程度の絶縁膜（ＳｉＯＣ）、５６は１０ｎｍ程度のバリアメタル（ＴａＮ）、５７は５００ｎｍ程度の２層目のＣｕ配線（Ｃｕシード層含む）、５８は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）、ＷＬはワード線、ＢＬはビット線、ＶＳＳは接地線、ＶＤＤ（ＶＳＳの直下部に存在）は電源線を示している。 1 to 5 show a part of a semiconductor integrated circuit including a CMOS type SRAM memory cell using a silicon (Si) substrate and having a TRILSSUG structure. 1 is a p-type of about 10 15 cm −3. Silicon (Si) substrate, 2 is a silicon nitride film (Si 3 N 4 ) of about 100 nm, 3 is a silicon oxide film (SiO 2 ) of about 80 nm, 4 is a base insulating film barrier layer (TiN) of about 20 nm, 5 Is an element isolation region silicon nitride film (Si 3 N 4 ) of about 70 nm, and 6 is an n-type lateral (horizontal) epitaxial Si layer of about 10 17 cm −3 (source / drain region is formed in the first semiconductor layer) Part), 7 is an n-type lateral (horizontal) epitaxial Si layer (channel region forming part in the first semiconductor layer) of about 10 17 cm −3 , and 8 is a conductive film (WSi, power line) , 9 is a buried silicon oxide film (SiO 2 ) of about 20 nm, 10 is a silicon nitride film (Si 3 N 4 ) of about 10 nm, 11 is a silicon oxide film (SiO 2 ) of about 70 nm, and 12 is an element isolation of about 70 nm. The silicon nitride film (Si 3 N 4 ) in the region, 13 is a p-type lateral (horizontal) direction epitaxial Si layer of about 10 17 cm −3 (the second semiconductor layer is a source / drain region forming portion), and 14 is 10 A p-type lateral (horizontal) direction epitaxial Si layer of about 17 cm −3 (channel region forming portion in the second semiconductor layer), 15 is a gate oxide film of the first and second semiconductor layers of about 5 nm (SiO 2), 16a about a gate length 30 nm, integrated encircling the gate electrode of the first and second layers of the semiconductor layer having a thickness of about 100nm (WSi), 16b is about 100nm Body of encircling the gate electrode wiring (WSi), is 10 20 cm -3 of about p + -type source regions 17, 18 10 20 cm -3 of about p + -type drain region, 19 holes encircling of about 20nm Silicon oxide film (SiO 2 ), 20 is a vacancy, 21 is an n + type source region of about 10 20 cm −3 , 22 is an n type source region of about 5 × 10 17 cm −3 , and 23 is 5 × 10 17 n − type drain region of about cm −3 , 24 is an n + type drain region of about 10 20 cm −3 , 25 is a buried conductive film (WSi), 26 is a buried conductive film (WSi), and 27 is a sidewall of about 20 nm. (SiO 2), phosphorous silicate glass (PSG) film 28 about 200 nm, 29 is a silicon nitride film (Si 3 N 4) of about 100 nm, 30 is 80nm approximately silicon oxide film (SiO ), 31 20nm about base insulating film barrier layer (TiN), 32 silicon nitride film of the element isolation region of about 70nm is (Si 3 N 4), 33 is 10 17 cm -3 of about p-type lateral (horizontal ) Direction epitaxial Si layer (source drain region forming portion in the third semiconductor layer), 34 is a p-type lateral (horizontal) direction epitaxial Si layer of about 10 17 cm −3 (channel region in the third semiconductor layer) Forming portion), 35 is a barrier metal (TiN) of about 10 nm, 36 is a conductive plug (W), 37 is a buried silicon oxide film (SiO 2 ) of about 20 nm, and 38 is a gate of a third semiconductor layer of about 5 nm. oxide film (SiO 2), 39 about gate length 30 nm, encircling the gate electrode of the third layer of the semiconductor layer having a thickness of about 100nm (WSi), 40 is on the order of 10 20 cm -3 + -Type source region, n-type source region of about 5 × 10 17 cm -3 is 41, 42 n-type drain region of about 5 × 10 17 cm -3, 43 is 10 20 cm -3 of about n + -type drain The region 44 is about 20 nm sidewall (SiO 2 ), 45 is about 300 nm phosphosilicate glass (PSG) film, 46 is about 20 nm silicon nitride film (Si 3 N 4 ), and 47 is about 10 nm barrier metal ( TiN), 48 is a conductive plug (W), 49 is an insulating film (SiOC) of about 300 nm, 50 is a barrier metal (TaN) of about 10 nm, and 51 is a first layer of Cu wiring (including a Cu seed layer) of about 300 nm. , 52 20nm approximately barrier insulating film (Si 3 N 4), 53 is 400nm of about insulating film (SiOC), 20nm approximately silicon nitride film 54 (Si N 4), 55 comprises 500nm of about insulating film (SiOC), 56 is 10nm approximately barrier metal (TaN), 57 is the second layer of Cu wiring of about 500nm (Cu seed layer) 58 is 20nm approximately barrier Insulating film (Si 3 N 4 ), WL is a word line, BL is a bit line, VSS is a ground line, and VDD (existing directly below VSS) is a power line.

図１（模式平面図）には、中央部に左右共通の接地線が縦方向に形成され（直下部には電源線も縦方向に形成）、接地線の左右にはビット線が縦方向に形成され、ビット線の左右外側には１層目及び２層目の半導体層に情報保持用のフリップフロップとなる一体化包囲型ゲート電極を有するＰチャネルＭＩＳ電界効果トランジスタ及びＮチャネルＭＩＳ電界効果トランジスタ２組がそれぞれ配置され、その上の３層目の半導体層には読み出しあるいは書き込み用のワードトランジスタとなる包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタ２個がそれぞれ配置され（図面を少しでも見やすくするため、若干位置をずらして記載しているが、実際には垂直方向に重なっている）、積層されたフリップフロップとなる１組のＰチャネルＭＩＳ電界効果トランジスタ及びＮチャネルＭＩＳ電界効果トランジスタと、ワードトランジスタとなるＮチャネルＭＩＳ電界効果トランジスタの外側には３領域（それぞれのドレイン領域）を同電圧に側面接続する導電膜が設けられ、左右の一体化包囲型ゲート電極はそれぞれ一体化包囲型ゲート電極配線を介して反対側の側面接続導電膜に接続され、またワードトランジスタのゲート電極を接続するワード線が横方向に形成されているＣＭＯＳ型ＳＲＡＭのメモリーセル１個分（一点鎖線）が示されており、このメモリーセルが上下左右に配列され、ＣＭＯＳ型ＳＲＡＭを構成している。駆形ではないため（点対象）端の部分では余分な面積を必要とするが、極めて微細なメモリーセルが示されている。   In FIG. 1 (schematic plan view), a common ground line on the left and right is formed in the vertical direction in the center (the power line is also formed in the vertical direction immediately below), and bit lines are formed in the vertical direction on the left and right of the ground line. A P-channel MIS field-effect transistor and an N-channel MIS field-effect transistor formed on the left and right outer sides of the bit line and having an integral surrounding gate electrode serving as an information holding flip-flop in the first and second semiconductor layers Two sets of each are arranged, and two N-channel MIS field effect transistors each having an enclosed gate electrode serving as a read or write word transistor are arranged on the third semiconductor layer above the two sets (the drawing is slightly modified). For ease of viewing, the positions are slightly shifted, but actually overlap in the vertical direction). N-channel MIS field-effect transistor, N-channel MIS field-effect transistor, and N-channel MIS field-effect transistor serving as a word transistor are provided with conductive films that laterally connect three regions (each drain region) to the same voltage. Each of the integrated surrounding gate electrodes is connected to the opposite side-surface connection conductive film through the integrated surrounding gate electrode wiring, and the word line connecting the gate electrodes of the word transistors is formed in the lateral direction. A type SRAM memory cell (one-dot chain line) is shown, and the memory cells are arranged vertically and horizontally to constitute a CMOS type SRAM. Since it is not a drive type (point target), an extra area is required at the end, but a very fine memory cell is shown.

図２（ｐ−ｐ矢視断面図、ワード線に沿う方向）においては、ｐ型のシリコン基板１上に選択的にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、下地絶縁膜バリア層（ＴｉＮ）４が選択的に左右一対ずつ設けられ、向かい合う一対の下地絶縁膜バリア層（ＴｉＮ）４はそれぞれ埋め込みシリコン酸化膜（ＳｉＯ２）９を有している。一対の下地絶縁膜バリア層（ＴｉＮ）４及びシリコン酸化膜（ＳｉＯ２）９上には、ｎ型の一対のＳｉ層６が設けられ、一対のＳｉ層６の対向する側面間にｎ型のＳｉ層７が挟まれて設けられている構造からなる１層目の半導体層（６、７）が設けられ、１層目の半導体層（６、７）上にシリコン窒化膜（Ｓｉ３Ｎ４）１０が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）１０上には、シリコン酸化膜（ＳｉＯ２）１９で包囲された空孔２０を介してｐ型の一対のＳｉ層１３が設けられ（中央部は左右共通のＳｉ層１３）、一対のＳｉ層１３の対向する側面間にｐ型のＳｉ層１４が挟まれている構造からなる２層目の半導体層（１３、１４）が設けられ、１層目の半導体層（６、７）はシリコン酸化膜（ＳｉＯ２）３上に選択的に設けられたシリコン窒化膜（Ｓｉ３Ｎ４）５により素子分離され、２層目の半導体層（１３、１４）はシリコン窒化膜（Ｓｉ３Ｎ４）５上にシリコン窒化膜（Ｓｉ３Ｎ４）１０及びシリコン酸化膜（ＳｉＯ２）１１を介して選択的に設けられたシリコン窒化膜（Ｓｉ３Ｎ４）１２により素子分離されている。また垂直方向に一致するＳｉ層７及びＳｉ層１４の周囲には、それぞれゲート酸化膜（ＳｉＯ２）１５を介して一体化包囲型ゲート電極（ＷＳｉ）１６ａがシリコン窒化膜（Ｓｉ３Ｎ４）２上に設けられ、一体化包囲型ゲート電極１６ａの上面部の側壁にはサイドウォール２７が設けられ、Ｓｉ層６には、概略ｐ＋型ソースドレイン領域（１７、１８）が設けられ、Ｓｉ層７には、概略チャネル領域が設けられている（実際にはｐ＋型ソースドレイン領域（１７、１８）が若干横方向拡散されている）ＰチャネルＭＩＳ電界効果トランジスタが１層目の半導体層（６、７）に形成されており、一方Ｓｉ層１３には、概略ｎ型ソースドレイン領域（２２、２３）及びｎ＋型ソースドレイン領域（２１、２４）が設けられ、Ｓｉ層１４には、概略チャネル領域が設けられている（実際にはｎ型ソースドレイン領域（２２、２３）が若干横方向拡散されている）ＬＤＤ構造からなるＮチャネルＭＩＳ電界効果トランジスタが２層目の半導体層（１３、１４）に形成されている。また一体化包囲型ゲート電極１６ａ、Ｓｉ層１３及びシリコン窒化膜（Ｓｉ３Ｎ４）１２上には、燐珪酸ガラス（ＰＳＧ）膜２８が設けられ、燐珪酸ガラス（ＰＳＧ）膜２８上には、シリコン窒化膜（Ｓｉ３Ｎ４）２９が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２９上には、選択的にシリコン酸化膜（ＳｉＯ２）３０が設けられ、シリコン酸化膜（ＳｉＯ２）３０上には、下地絶縁膜バリア層（ＴｉＮ）３１が選択的に左右一対ずつ設けられ、向かい合う一対の下地絶縁膜バリア層（ＴｉＮ）３１はそれぞれ埋め込みシリコン酸化膜（ＳｉＯ２）３７を有している。一対の下地絶縁膜バリア層（ＴｉＮ）３１及びシリコン酸化膜（ＳｉＯ２）３７上には、ｐ型の一対のＳｉ層３３が設けられ、一対のＳｉ層３３の対向する側面間にｐ型のＳｉ層３４が挟まれて設けられている構造からなる３層目の半導体層（３３、３４）が設けられ、３層目の半導体層（３３、３４）はシリコン酸化膜（ＳｉＯ２）３０上に設けられたシリコン窒化膜（Ｓｉ３Ｎ４）３２により素子分離されている。Ｓｉ層３４の周囲には、ゲート酸化膜（ＳｉＯ２）３８を介して包囲型ゲート電極（ＷＳｉ）３９がシリコン窒化膜（Ｓｉ３Ｎ４）２９上に設けられ、包囲型ゲート電極３９の上面部の側壁にはサイドウォール４４が設けられ、Ｓｉ層３３には、概略ｎ型ソースドレイン領域（４１、４２）及びｎ＋型ソースドレイン領域（４０、４３）が設けられ、Ｓｉ層３４には、概略チャネル領域が設けられている（実際にはｎ型ソースドレイン領域（４１、４２）が若干横方向拡散されている）ＬＤＤ構造からなるＮチャネルＭＩＳ電界効果トランジスタが３層目の半導体層（３３、３４）に形成されている。隣接するｐ＋型ソース領域１７は埋め込み導電膜８からなる電源線に接続され、共通ｎ＋型ソース領域２１は１層目のＣｕ配線５１からなる接地線に接続されており、また一体化包囲型ゲート電極を有するＰチャネルＭＩＳ電界効果トランジスタのドレイン領域１８及びＮチャネルＭＩＳ電界効果トランジスタのドレイン領域２４、３層目の半導体層（３３、３４）のＮチャネルＭＩＳ電界効果トランジスタのドレイン領域４３は導電膜（２５、２６）により側面接続されている。この３個のＭＩＳ電界効果トランジスタをミラー反転し、６個のＭＩＳ電界効果トランジスタが形成され、適宜２層のＣｕ配線（５１、５７）により接続されて、一体化包囲型ゲート電極を有するＰチャネルＭＩＳ電界効果トランジスタ及びＮチャネルＭＩＳ電界効果トランジスタ２組で情報保持用のフリップフロップを、３層目の半導体層（３３、３４）のＮチャネルＭＩＳ電界効果トランジスタ２個で読み出しあるいは書き込み用のワードトランジスタを、構成したＣＭＯＳ型ＳＲＡＭのメモリーセルを示している。 In FIG. 2 (pp arrow sectional view, direction along the word line), a silicon nitride film (Si 3 N 4 ) 2 is selectively provided on the p-type silicon substrate 1, and a silicon nitride film (Si 3 N 4) on 2 selectively silicon oxide film (SiO 2) 3 is provided, on the silicon oxide film (SiO 2) 3, the base insulating film barrier layer (TiN) 4 is selectively left A pair of base insulating film barrier layers (TiN) 4 that are provided in pairs and each have a buried silicon oxide film (SiO 2 ) 9. On the pair of base insulating film barrier layer (TiN) 4 and silicon oxide film (SiO 2 ) 9, a pair of n-type Si layers 6 is provided, and an n-type is interposed between the opposing side surfaces of the pair of Si layers 6. A first semiconductor layer (6, 7) having a structure in which an Si layer 7 is sandwiched is provided, and a silicon nitride film (Si 3 N 4 ) is formed on the first semiconductor layer (6, 7). ) 10 is provided, and a pair of p-type Si layers 13 are provided on the silicon nitride film (Si 3 N 4 ) 10 via holes 20 surrounded by a silicon oxide film (SiO 2 ) 19 ( The central part is provided with a common left and right Si layer 13), and a second semiconductor layer (13, 14) having a structure in which a p-type Si layer 14 is sandwiched between opposing side surfaces of a pair of Si layers 13. , the first layer of the semiconductor layer (6,7) is selectively provided on the silicon oxide film (SiO 2) 3 Silicon nitride film (Si 3 N 4) by 5 is the isolation, the second layer of the semiconductor layer (13, 14) a silicon nitride film (Si 3 N 4) of silicon nitride film on a 5 (Si 3 N 4) 10 and a silicon nitride film (Si 3 N 4 ) 12 selectively provided via a silicon oxide film (SiO 2 ) 11. Further, around the Si layer 7 and the Si layer 14 that coincide with each other in the vertical direction, an integrated surrounding gate electrode (WSi) 16a is formed through a gate oxide film (SiO 2 ) 15 and a silicon nitride film (Si 3 N 4 ). 2, a sidewall 27 is provided on the side wall of the upper surface portion of the integral surrounding gate electrode 16 a, and a p + -type source / drain region (17, 18) is provided in the Si layer 6. The layer 7 is provided with an approximate channel region (p + -type source / drain regions (17, 18 are actually slightly diffused in the lateral direction)). The P-channel MIS field effect transistor is the first semiconductor layer. (6,7) is formed on, whereas the Si layer 13, schematically n-type source drain region (22, 23) and n + -type source and drain regions (21, 24) is provided, the Si layer 14 An N-channel MIS field effect transistor having an LDD structure in which an approximate channel region is provided (actually, the n-type source / drain regions (22, 23) are slightly diffused in the lateral direction) is formed in the second semiconductor layer (13 14). Further, a phosphosilicate glass (PSG) film 28 is provided on the integrated surrounding gate electrode 16 a, the Si layer 13 and the silicon nitride film (Si 3 N 4 ) 12, and on the phosphosilicate glass (PSG) film 28. , silicon nitride film (Si 3 N 4) 29 is provided on the silicon nitride film (Si 3 N 4) 29 is selective silicon oxide film (SiO 2) 30 is provided so, a silicon oxide film (SiO 2 ) 30 is selectively provided with a pair of left and right base insulating film barrier layers (TiN) 31, and each of the pair of base insulating film barrier layers (TiN) 31 facing each other has a buried silicon oxide film (SiO 2 ) 37. doing. A pair of p-type Si layers 33 is provided on the pair of base insulating film barrier layers (TiN) 31 and the silicon oxide film (SiO 2 ) 37, and the p-type is interposed between the opposing side surfaces of the pair of Si layers 33. A third semiconductor layer (33, 34) having a structure in which the Si layer 34 is sandwiched is provided, and the third semiconductor layer (33, 34) is on the silicon oxide film (SiO 2 ) 30. The elements are separated by a silicon nitride film (Si 3 N 4 ) 32 provided on the substrate. A surrounding gate electrode (WSi) 39 is provided on the silicon nitride film (Si 3 N 4 ) 29 via a gate oxide film (SiO 2 ) 38 around the Si layer 34. Side walls 44 are provided on the side walls of the part, and the Si layer 33 is provided with approximately n-type source / drain regions (41, 42) and n + -type source / drain regions (40, 43). The N-channel MIS field effect transistor having an LDD structure in which a rough channel region is provided (actually, the n-type source / drain regions (41, 42) are slightly diffused in the lateral direction) is a third semiconductor layer ( 33, 34). The adjacent p + -type source region 17 is connected to the power supply line made of the buried conductive film 8, and the common n + -type source region 21 is connected to the ground line made of the first-layer Cu wiring 51, and is also integrally surrounded The drain region 18 of the P-channel MIS field effect transistor having the gate electrode, the drain region 24 of the N-channel MIS field effect transistor, and the drain region 43 of the N-channel MIS field effect transistor of the third semiconductor layer (33, 34) are Side surfaces are connected by conductive films (25, 26). These three MIS field-effect transistors are mirror-inverted to form six MIS field-effect transistors, which are appropriately connected by two layers of Cu wiring (51, 57), and a P-channel having an integral surrounding gate electrode Information holding flip-flops with two sets of MIS field effect transistors and N channel MIS field effect transistors, and word transistors for reading or writing with two N channel MIS field effect transistors in the third semiconductor layer (33, 34) 1 shows a memory cell of a configured CMOS type SRAM.

図３（ｑ−ｑ矢視断面図、電源線及び接地線に沿う方向）においては、ｐ型のシリコン基板１上に選択的にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、シリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２が設けられていないシリコン基板１上には素子分離用のシリコン窒化膜（Ｓｉ３Ｎ４）５が設けられ、シリコン酸化膜（ＳｉＯ２）３上にも延在しており、シリコン窒化膜（Ｓｉ３Ｎ４）５上には埋め込み導電膜８からなる電源線が設けられ、埋め込み導電膜８上には、薄いシリコン窒化膜（Ｓｉ３Ｎ４）１０を介して、シリコン酸化膜（ＳｉＯ２）１９により周囲を完全に包囲された空孔２０が選択的に設けられ、シリコン酸化膜（ＳｉＯ２）１９上には、側面もシリコン酸化膜（ＳｉＯ２）１９により包囲された、ｎ＋型ソース領域２１が形成されたＳｉ層１３が設けられ、ｎ＋型ソース領域２１はバリアメタル（ＴｉＮ、３５、４７）を有する導電プラグ（Ｗ、３６、４８）を介してバリアメタル（ＴａＮ）５０を有する１層目のＣｕ配線（接地線）５１に接続されている。またｎ＋型ソース領域２１が形成されたＳｉ層１３の両側の近傍には、一体化包囲型ゲート電極配線１６ｂが形成されている。（図示されてはいないが、一体化包囲型ゲート電極１６ａと積層されたｎ＋型及びｐ＋型ドレイン領域を側面接続する導電膜（２５、２６）とを接続するフリップフロップを形成する配線である。） In FIG. 3 (q-q arrow cross-sectional view, direction along the power supply line and the ground line), a silicon nitride film (Si 3 N 4 ) 2 is selectively provided on the p-type silicon substrate 1, and silicon nitride film (Si 3 N 4) on 2, a silicon oxide film (SiO 2) 3 provided, a silicon nitride film (Si 3 N 4) of silicon element isolation is formed on second silicon substrate 1 which is not provided A nitride film (Si 3 N 4 ) 5 is provided and extends also on the silicon oxide film (SiO 2 ) 3, and a power source comprising a buried conductive film 8 is formed on the silicon nitride film (Si 3 N 4 ) 5. A line 20 is selectively provided on the buried conductive film 8 through a thin silicon nitride film (Si 3 N 4 ) 10 and a hole 20 is completely surrounded by a silicon oxide film (SiO 2 ) 19. provided, silicon oxide film (SiO 2 On 19 side also surrounded by a silicon oxide film (SiO 2) 19, Si layer 13 n + -type source region 21 is formed is provided, the n + -type source region 21 is a barrier metal (TiN, 35 , 47) are connected to a first-layer Cu wiring (ground line) 51 having a barrier metal (TaN) 50 through conductive plugs (W, 36, 48). Further, in the vicinity of both sides of the Si layer 13 in which the n + -type source region 21 is formed, an integrated surrounding gate electrode wiring 16b is formed. (Although not shown, the wiring forms a flip-flop that connects the conductive film (25, 26) connecting the n + -type and p + -type drain regions stacked on the side surface with the integrated surrounding gate electrode 16a. is there.)

図４（ｒ−ｒ矢視断面図、ビット線に沿う方向）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、シリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、下地絶縁膜バリア層（ＴｉＮ）４が選択的に設けられ、下地絶縁膜バリア層（ＴｉＮ）４上には、ｐ＋型ソース領域１７が形成されたＳｉ層６（１層目の半導体層）が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）５により素子分離されており、Ｓｉ層６及びその近傍上には薄いシリコン窒化膜（Ｓｉ３Ｎ４）１０を介して、シリコン酸化膜（ＳｉＯ２）１９により周囲を完全に包囲された空孔２０が選択的に設けられ、シリコン酸化膜（ＳｉＯ２）１９上には、側面もシリコン酸化膜（ＳｉＯ２）１９により包囲された、ｎ＋型ソース領域２１が形成されたＳｉ層１３（２層目の半導体層）が設けられ、ｎ＋型ソース領域２１が形成されたＳｉ層１３の両側の近傍には、一体化包囲型ゲート電極配線１６ｂが形成されている。（図示されてはいないが、一体化包囲型ゲート電極１６ａと積層されたｎ＋型及びｐ＋型ドレイン領域を側面接続する導電膜（２５、２６）とを接続するフリップフロップを形成する配線。）またＳｉ層１３の直上には、燐珪酸ガラス（ＰＳＧ）膜２８、シリコン窒化膜（Ｓｉ３Ｎ４）２９及びシリコン酸化膜（ＳｉＯ２）３０を介して、下地絶縁膜バリア層（ＴｉＮ）３１が選択的に設けられ、下地絶縁膜バリア層（ＴｉＮ）３１上には、ｎ＋型ソース領域４０が形成されたＳｉ層３３（３層目の半導体層）が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）３２により素子分離されており、ｎ＋型ソース領域４０はバリアメタル（ＴｉＮ）４７を有する導電プラグ（Ｗ）４８を介してバリアメタル（ＴａＮ）５０を有する１層目のＣｕ配線（ビット線）５１に接続されている。 4 in (r-r arrow sectional view, along the bit line), a silicon nitride film (Si 3 N 4) 2 is provided on the silicon substrate 1 of p-type, silicon nitride (Si 3 N 4 ) on 2 is provided a silicon oxide film (SiO 2) 3, on the silicon oxide film (SiO 2) 3, the base insulating film barrier layer (TiN) 4 is selectively provided, a base insulating film barrier On the layer (TiN) 4, there is provided a Si layer 6 (first semiconductor layer) in which a p + -type source region 17 is formed, and elements are separated by a silicon nitride film (Si 3 N 4 ) 5. On the Si layer 6 and the vicinity thereof, there are selectively provided holes 20 surrounded by a silicon oxide film (SiO 2 ) 19 through a thin silicon nitride film (Si 3 N 4 ) 10. On the silicon oxide film (SiO 2 ) 19, the side Surface also surrounded by a silicon oxide film (SiO 2) 19, n + -type source region 21 Si layer are formed 13 (second-layer semiconductor layer) is formed, n + -type source region 21 is formed In the vicinity of both sides of the Si layer 13, an integral surrounding gate electrode wiring 16 b is formed. (Although not shown in the drawing, a wiring that forms a flip-flop that connects the conductive film (25, 26) that laterally connects the n + -type and p + -type drain regions stacked with the integrated surrounding gate electrode 16a. In addition, immediately above the Si layer 13, a base insulating film barrier layer (TiN) is interposed via a phosphosilicate glass (PSG) film 28, a silicon nitride film (Si 3 N 4 ) 29, and a silicon oxide film (SiO 2 ) 30). 31 is selectively provided, and an Si layer 33 (third semiconductor layer) in which an n + -type source region 40 is formed is provided on the base insulating film barrier layer (TiN) 31, and a silicon nitride film ( Si 3 n 4) 32 are isolated by, n + -type source region 40 of the first layer having a barrier metal (TaN) 50 via a conductive plug (W) 48 with a barrier metal (TiN) 47 C Wiring is connected to a (bit line) 51.

図５（ｓ−ｓ矢視断面図、包囲型ゲート電極部）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、ゲート酸化膜（ＳｉＯ２）１５を介して一体化包囲型ゲート電極（ＷＳｉ）１６ａにより周囲を包囲されているＳｉ層７（１層目の半導体層）及びＳｉ層１４（２層目の半導体層）が設けられており、一体化包囲型ゲート電極（ＷＳｉ）１６ａ上には、燐珪酸ガラス（ＰＳＧ）膜２８及びシリコン窒化膜（Ｓｉ３Ｎ４）２９を介して、ゲート酸化膜（ＳｉＯ２）３８を介して包囲型ゲート電極（ＷＳｉ）３９により周囲を包囲されているＳｉ層３４（３層目の半導体層）が設けられており、包囲型ゲート電極（ＷＳｉ）３９の一部ではバリアメタル（ＴｉＮ）４７を有する導電プラグ（Ｗ）４８及びバリアメタル（ＴａＮ）５０を有する１層目のＣｕ配線５１を介して、バリアメタル（ＴａＮ）５６を有する２層目のＣｕ配線（ワード線）５７に接続されている、ＰチャネルＭＩＳ電界効果トランジスタ及び２つのＮチャネルＭＩＳ電界効果トランジスタのチャネル領域部を示している。 Figure 5 (s-s cross section taken along, encircling the gate electrode portion) in the silicon nitride film (Si 3 N 4) 2 is provided on the silicon substrate 1 of p-type, silicon nitride (Si 3 N 4 ) 2, the Si layer 7 (first semiconductor layer) and the Si layer 14 (the first semiconductor layer) are surrounded by an integrated surrounding gate electrode (WSi) 16 a via a gate oxide film (SiO 2 ) 15. A second semiconductor layer) is provided, and a phosphosilicate glass (PSG) film 28 and a silicon nitride film (Si 3 N 4 ) 29 are disposed on the integrated surrounding gate electrode (WSi) 16a. An Si layer 34 (third semiconductor layer) surrounded by a surrounding gate electrode (WSi) 39 via a gate oxide film (SiO 2 ) 38 is provided, and the surrounding gate electrode (WSi) Part of 39 is a barrier metal (T iN) The second-layer Cu wiring (word line) 57 having the barrier metal (TaN) 56 through the conductive plug (W) 48 having the 47 and the first-layer Cu wiring 51 having the barrier metal (TaN) 50. 2 shows a channel region portion of a P-channel MIS field effect transistor and two N-channel MIS field effect transistors connected to each other.

したがって、通常の安価な半導体基板を使用して、エピタキシャル成長技術を利用して（製造方法については別途詳述）それぞれ絶縁膜上に積層した単結晶半導体層からなる二重半導体層（１層目の半導体層及び２層目の半導体層からなるＳＯＩ基板）を設け、それぞれのＳＯＩ基板において、ＳＯＩ基板の一部の周囲にゲート酸化膜を介して一体化（共通化）した包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板にソースドレイン領域を設けたＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを形成でき、さらに絶縁膜を介し３層目の半導体層（ＳＯＩ基板）を設け、ＳＯＩ基板の一部の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板にソースドレイン領域を設けたＳＯＩ構造のＮチャネルＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
またエピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、下地絶縁膜の上面に下地絶縁膜バリア層を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板を形成することが可能である。
またエピタキシャル成長半導体層形成後に、自己整合的に埋め込みシリコン酸化膜（ＳｉＯ２）を形成できるため、完全な単結晶半導体層を得るために必要な下地絶縁膜バリア層とバックチャネルリークを防止するために必要な包囲型ゲート電極とを絶縁分離することが可能である。
また下地絶縁膜バリア層上に成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、薄膜の完全空乏型の単結晶半導体層からなるＳＯＩ基板を容易に形成することが可能である。
またゲート酸化膜（ＳｉＯ２）を介して設けられた包囲型ゲート電極（ＷＳｉ）により半導体層（チャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、包囲型ゲート電極（ＷＳｉ）による完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また容易な製造プロセスにより、それぞれ絶縁膜を介して積層した１層目、２層目及び３層目の単結晶半導体層を形成でき、１層目の半導体層に形成したＰチャネルＭＩＳ電界効果トランジスタの直上に、２層目の半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタを積層して形成でき、さらに２層目の半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタのほぼ直上に３層目の半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタを形成できることにより、個々のＭＩＳ電界効果トランジスタの表面(上面)の占有面積を要しない微細な表面(上面)の占有面積を持つメモリーセルを形成できることによる微細化を、ＰチャネルＭＩＳ電界効果トランジスタのゲート電極とＮチャネルＭＩＳ電界効果トランジスタのゲート電極を自己整合して一体化（共通化）した包囲型ゲート電極として形成できることにより、ゲート電極配線の高集積化による微細化を、ほぼ直上に積層したＰチャネルＭＩＳ電界効果トランジスタ及び２つのＮチャネルＭＩＳ電界効果トランジスタのドレイン領域を垂直方向に側面接続できることにより配線を高集積化できることによる微細化を達成することが可能で、従来のＣＭＯＳ型ＳＲＡＭのメモリーセルサイズに比較し、約４５％に微細化が可能である。
またＳＯＩ構造のＣＭＯＳ型半導体装置（ＣＭＯＳ型ＳＲＡＭ）を形成できるため、静電気等により半導体基板に発生する高電圧ノイズによるメモリーの誤作動あるいはＣＭＯＳ特有のラッチアップ特性を完全に防止することも可能である。
またそれぞれの半導体層（ＳＯＩ基板）を形成するために必要な、縦（垂直）方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜あるいはそれぞれの領域を同電圧に接続する導電膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また微細な、結晶性が極めて良好な半導体層の一部（チャネル領域形成箇所）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また１層目及び２層目の半導体層間に空孔を設けることにより、ｐ＋型ソース領域（電源線に接続）とｎ＋型ソース領域（接地線に接続）間の容量を低減できることによる高速化を、空孔を包囲する薄い絶縁膜を設けることにより、一体化包囲型ゲート電極と１層目及び２層目の半導体層に形成されたソースドレイン領域間の電流リークを防止できることによる高信頼性を、実現することが可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＳＯＩ構造のＣＭＯＳ型半導体装置（ＣＭＯＳ型ＳＲＡＭ）を得ることができる。 Therefore, by using an ordinary inexpensive semiconductor substrate and utilizing epitaxial growth technology (the manufacturing method will be described in detail separately), a double semiconductor layer (first layer) composed of single crystal semiconductor layers stacked on an insulating film, respectively. An SOI substrate comprising a semiconductor layer and a second semiconductor layer is provided, and in each SOI substrate, a surrounding gate electrode integrated (commonized) through a gate oxide film is provided around a part of the SOI substrate. Then, an N-channel and P-channel MIS field effect transistor having an SOI structure in which a channel region is formed and a source / drain region is provided on the remaining SOI substrate can be formed, and a third semiconductor layer (SOI substrate) is interposed via an insulating film. A surrounding gate electrode is provided around a part of the SOI substrate via a gate oxide film to form a channel region. An SOI-structured N-channel MIS field effect transistor with a drain / drain region can be formed, reducing the junction capacitance of the source / drain region (substantially zero), reducing the depletion layer capacitance, improving the breakdown voltage of the source / drain region, and improving the subthreshold characteristics. It is possible to reduce the threshold voltage and reduce the power consumption.
In addition, by forming an epitaxially grown semiconductor layer by providing a base insulating film barrier layer on the upper surface of the base insulating film so that the epitaxially grown semiconductor layer and the base insulating film do not come into contact with each other during the growth of the semiconductor layer by epitaxial growth, the base insulating film is formed. It is possible to form an SOI substrate formed of a complete single crystal semiconductor layer in which partial amorphization due to the influence of the above is prevented.
In addition, since the buried silicon oxide film (SiO 2 ) can be formed in a self-aligned manner after the epitaxially grown semiconductor layer is formed, in order to prevent a base insulating film barrier layer and a back channel leak necessary for obtaining a complete single crystal semiconductor layer. It is possible to insulate and separate the necessary surrounding gate electrode.
Moreover, since the film thickness of the semiconductor layer can be determined by the film thickness of the silicon nitride film (Si 3 N 4 ) grown on the base insulating film barrier layer, the thin film is completely depleted and can be manufactured by a large-diameter wafer. An SOI substrate including a single crystal semiconductor layer can be easily formed.
In addition, since the semiconductor layer (channel region) can be surrounded and formed by the surrounding gate electrode (WSi) provided through the gate oxide film (SiO 2 ), the back channel effect peculiar to the SOI structure can be improved, and other than the channel In addition to being able to completely control the channel by the surrounding gate electrode (WSi), the channel can be formed on four surfaces (upper and lower surfaces and two side surfaces in the channel width direction). Since the channel width can be increased without increasing the area occupied by the upper surface), the drive current can be increased.
Further, the first, second and third single crystal semiconductor layers can be formed through an insulating film by an easy manufacturing process, and a P-channel MIS field effect transistor formed in the first semiconductor layer. An N channel MIS field effect transistor formed in the second semiconductor layer can be stacked immediately above the second layer, and a third layer is formed almost immediately above the N channel MIS field effect transistor formed in the second semiconductor layer. By being able to form an N-channel MIS field effect transistor formed in a semiconductor layer, it is possible to form a memory cell having a fine surface (upper surface) occupation area that does not require an area occupied by the surface (upper surface) of each MIS field effect transistor. Miniaturization is performed by using a gate electrode of a P-channel MIS field effect transistor and a gate electrode of an N-channel MIS field effect transistor. By being able to be formed as an enclosed gate electrode in which poles are self-aligned and integrated (commonized), gate electrode wiring can be miniaturized by high integration, and a P-channel MIS field effect transistor and two N-channels stacked almost immediately above Since the drain region of the MIS field effect transistor can be connected to the side surface in the vertical direction, it is possible to achieve miniaturization due to the high integration of wiring, which is about 45% smaller than the memory cell size of the conventional CMOS type SRAM. Is possible.
In addition, since an SOI-structured CMOS semiconductor device (CMOS SRAM) can be formed, it is possible to completely prevent memory malfunction or CMOS-specific latch-up characteristics due to high-voltage noise generated in the semiconductor substrate due to static electricity or the like. is there.
Also, a buried insulating film or a part of the isolation region required for forming each semiconductor layer (SOI substrate) by self-aligning the vertical (vertical) direction epitaxial semiconductor layer or the respective regions are set to the same voltage. High reliability and high integration can be achieved by being able to convert to a conductive film to be connected.
In addition, the MIS field effect transistor components (low and high concentration source / drain regions, gate oxide film and surroundings) are self-aligned with a part of the fine semiconductor layer with excellent crystallinity (channel region forming portion). It is also possible to form a fine type gate electrode).
In addition, by providing a hole between the first and second semiconductor layers, the capacitance between the p + type source region (connected to the power supply line) and the n + type source region (connected to the ground line) can be reduced. By providing a thin insulating film that surrounds the holes, high reliability can be achieved by preventing current leakage between the integrated surrounding gate electrode and the source / drain regions formed in the first and second semiconductor layers. Can be realized.
In other words, high-speed, high-reliability, high-performance, and high-speed, capable of manufacturing large-scale semiconductor integrated circuits that can be used for high-speed, large-capacity communication devices, portable information terminals, in-vehicle devices, various electronic mechanical devices, space-related devices An extremely low power SOI structure CMOS semiconductor device (CMOS SRAM) having integration can be obtained.

次いで本発明に係る半導体装置における第１の実施例の製造方法について図２〜図５２を参照し、ワード線に平行方向を示す模式側断面図（ｐ−ｐ矢視断面図）を用いて説明するが、主要な工程においては、ビット線に平行方向を示す模式側断面図（ｑ−ｑ矢視断面図、ｒ−ｒ矢視断面図、ｓ−ｓ矢視断面図）も適宜追加して説明する。（ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。   Next, the manufacturing method of the first embodiment of the semiconductor device according to the present invention will be described with reference to FIG. 2 to FIG. 52 using a schematic side sectional view (cross-sectional view taken along pp arrow) showing the direction parallel to the word lines. However, in the main process, a schematic side sectional view (qq arrow sectional view, rr arrow sectional view, ss arrow sectional view) showing a direction parallel to the bit line is also added as appropriate. explain. (Here, only the manufacturing method related to the formation of the semiconductor device of the present invention is described, and the description of the manufacturing method related to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit is Omitted.

図６（ｐ−ｐ矢視断面図）
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）４を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）５９を６０ｎｍ程度成長する。 FIG. 6 (pp arrow sectional view)
A silicon nitride film (Si 3 N 4 ) 2 is grown on the p-type silicon substrate 1 by about 100 nm by chemical vapor deposition. Next, a silicon oxide film (SiO 2 ) 3 of about 80 nm is grown by chemical vapor deposition. Next, a base insulating film barrier layer (TiN) 4 of about 20 nm is grown by chemical vapor deposition. Next, a silicon nitride film (Si 3 N 4 ) 59 serving as an insulating film for defining the epitaxial semiconductor layer thickness is grown by about 60 nm by chemical vapor deposition.

図７（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）５９、下地絶縁膜バリア層（ＴｉＮ）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。 FIG. 7 (pp arrow cross-sectional view)
Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon nitride film (Si 3 N 4 ) 59, a base insulating film barrier layer (TiN) 4, a silicon oxide film (SiO 2) 2 ) 3 and silicon nitride film (Si 3 N 4 ) 2 are sequentially subjected to anisotropic dry etching to form openings. Next, the resist (not shown) is removed.

図８（ｐ−ｐ矢視断面図）
次いで露出したｐ型のシリコン基板１上にｎ型の縦（垂直）方向エピタキシャルＳｉ層６０を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）５９の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層６０を平坦化する。次いで選択化学気相成長法により３０ｎｍ程度のタングステン膜６１を成長する。 FIG. 8 (pp arrow cross-sectional view)
Next, an n-type longitudinal (vertical) epitaxial Si layer 60 is grown on the exposed p-type silicon substrate 1. Next, chemical mechanical polishing (hereinafter abbreviated as CMP) is performed to flatten the vertical (vertical) epitaxial Si layer 60 protruding from the flat surface of the silicon nitride film (Si 3 N 4 ) 59. Next, a tungsten film 61 of about 30 nm is grown by selective chemical vapor deposition.

図９（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）５９を異方性ドライエッチングし、縦（垂直）方向エピタキシャルＳｉ層６０の一部側面及び下地絶縁膜バリア層（ＴｉＮ）４の上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。 FIG. 9 (pp arrow cross-sectional view)
Next, using a normal lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 59 is anisotropically dry etched using a resist (not shown) as a mask layer, and a longitudinal (vertical) direction epitaxial Si layer An opening is formed to expose a partial side surface of 60 and the upper surface of the underlying insulating film barrier layer (TiN) 4. Next, the resist (not shown) is removed.

図１０（ｐ−ｐ矢視断面図）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層６０の側面から下地絶縁膜バリア層（ＴｉＮ）４上にｎ型の横（水平）方向エピタキシャルＳｉ層６を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）５９の開孔部を埋め込む。ここで成長したＳｉ層６は下地絶縁膜バリア層（ＴｉＮ）４により下地のシリコン酸化膜（ＳｉＯ２）３の影響を受けない完全な単結晶半導体層となる。（この下地絶縁膜バリア層（ＴｉＮ）４がないと下地のシリコン酸化膜（ＳｉＯ２）３の影響を受け一部が非晶質化した半導体層となってしまい、ソースドレイン領域間に微少な電流リークを生じる原因となる。）次いでＳｉ層６の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）６２を成長する。 FIG. 10 (pp arrow sectional view)
Next, an n-type lateral (horizontal) epitaxial Si layer 6 is grown on the underlying insulating film barrier layer (TiN) 4 from the exposed side surface of the longitudinal (vertical) epitaxial Si layer 60, and a silicon nitride film (Si 3 N 4 ) 59 holes are embedded. The grown Si layer 6 becomes a complete single crystal semiconductor layer that is not affected by the underlying silicon oxide film (SiO 2 ) 3 by the underlying insulating film barrier layer (TiN) 4. (Without this underlying insulating film barrier layer (TiN) 4, a part of the semiconductor layer becomes amorphous due to the influence of the underlying silicon oxide film (SiO 2 ) 3, and a minute amount is formed between the source and drain regions. Next, the surface of the Si layer 6 is oxidized at about 900 ° C. to grow a silicon oxide film (SiO 2 ) 62 of about 20 nm.

図１１（ｐ−ｐ矢視断面図）
次いでシリコン酸化膜（ＳｉＯ２）６２をマスク層として、タングステン膜６１、Ｓｉ層６０、シリコン窒化膜（Ｓｉ３Ｎ４）５９及び下地絶縁膜バリア層（ＴｉＮ）４を順次異方性ドライエッチングし、２段の開孔部を形成する。 FIG. 11 (pp arrow cross-sectional view)
Next, using the silicon oxide film (SiO 2 ) 62 as a mask layer, the tungsten film 61, the Si layer 60, the silicon nitride film (Si 3 N 4 ) 59 and the base insulating film barrier layer (TiN) 4 are sequentially subjected to anisotropic dry etching. A two-stage aperture is formed.

図１２（ｐ−ｐ矢視断面図）
次いで化学気相成長により、７０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）を成長する。次いでＳｉ層６の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）及びシリコン酸化膜（ＳｉＯ２）６２を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）５を開孔部に平坦に埋め込み素子分離領域を形成する。 Figure 12 (pp arrow cross-sectional view)
Next, a silicon nitride film (Si 3 N 4 ) of about 70 nm is grown by chemical vapor deposition. Next, the silicon nitride film (Si 3 N 4 ) and the silicon oxide film (SiO 2 ) 62 on the flat surface of the Si layer 6 are subjected to chemical mechanical polishing (CMP) to open the silicon nitride film (Si 3 N 4 ) 5. A buried element isolation region is formed flat in the part.

図１３（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）５を６０ｎｍ程度異方性ドライエッチングし、開孔部（ストライプ状）を形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、６０ｎｍ程度のタングステンシリサイド（ＷＳｉ）膜を成長する。次いでＳｉ層６の平坦面上のタングステンシリサイド（ＷＳｉ）膜を化学的機械研磨（ＣＭＰ）し、開孔部に平坦にタングステンシリサイド（ＷＳｉ）膜８を埋め込み電源線を形成する。（図１の平面図における接地線ＶＳＳの直下部に存在する電源線ＶＤＤとなる。） Fig. 13 (pp arrow cross-sectional view)
Next, using a normal lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 5 is anisotropically etched by about 60 nm using a resist (not shown) as a mask layer to form an aperture (stripe shape). ). Next, the resist (not shown) is removed. Next, a tungsten silicide (WSi) film of about 60 nm is grown by chemical vapor deposition. Next, the tungsten silicide (WSi) film on the flat surface of the Si layer 6 is subjected to chemical mechanical polishing (CMP), and the tungsten silicide (WSi) film 8 is buried flat in the opening to form a power supply line. (This is the power supply line VDD existing immediately below the ground line VSS in the plan view of FIG. 1.)

図１４（ｐ−ｐ矢視断面図）
次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）１０を１０ｎｍ程度成長する。次いで化学気相成長により、７０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１１を成長する。次いで化学気相成長により、２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）６３を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）６４を６０ｎｍ程度成長する。 FIG. 14 (pp cross-sectional view)
Next, a silicon nitride film (Si 3 N 4 ) 10 is grown to about 10 nm by chemical vapor deposition. Next, a silicon oxide film (SiO 2 ) 11 of about 70 nm is grown by chemical vapor deposition. Next, a base insulating film barrier layer (TiN) 63 of about 20 nm is grown by chemical vapor deposition. Next, a silicon nitride film (Si 3 N 4 ) 64 serving as an insulating film for defining the epitaxial semiconductor layer thickness is grown by about 60 nm by chemical vapor deposition.

図１５（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）６４、下地絶縁膜バリア層（ＴｉＮ）６３、シリコン酸化膜（ＳｉＯ２）１１及びシリコン窒化膜（Ｓｉ３Ｎ４）１０を順次異方性ドライエッチングし、開孔部（開孔部幅は１００ｎｍ程度）を形成する。次いでレジスト（図示せず）を除去する。 FIG. 15 (pp arrow sectional view)
Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon nitride film (Si 3 N 4 ) 64, a base insulating film barrier layer (TiN) 63, a silicon oxide film (SiO 2) 2 ) The silicon nitride film (Si 3 N 4 ) 10 and the silicon nitride film (Si 3 N 4 ) 10 are sequentially anisotropically dry-etched to form a hole portion (a hole width is about 100 nm). Next, the resist (not shown) is removed.

図１６（ｐ−ｐ矢視断面図）
次いで露出したＳｉ層６上にｐ型の縦（垂直）方向エピタキシャルＳｉ層６５を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）６４の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層６５を平坦化する。次いで選択化学気相成長法により３０ｎｍ程度のタングステン膜６６を成長する。 FIG. 16 (pp arrow sectional view)
Next, a p-type longitudinal (vertical) epitaxial Si layer 65 is grown on the exposed Si layer 6. Next, chemical mechanical polishing (CMP) is performed to planarize the vertical (vertical) epitaxial Si layer 65 protruding from the flat surface of the silicon nitride film (Si 3 N 4 ) 64. Next, a tungsten film 66 of about 30 nm is grown by selective chemical vapor deposition.

図１７（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）６４を異方性ドライエッチングし、縦（垂直）方向エピタキシャルＳｉ層６５の一部側面及び下地絶縁膜バリア層（ＴｉＮ）６３の上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。 FIG. 17 (pp arrow cross-sectional view)
Next, using a normal lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 64 is anisotropically dry etched using a resist (not shown) as a mask layer, and a longitudinal (vertical) direction epitaxial Si layer An opening is formed to expose a part of the side surface of 65 and the upper surface of the underlying insulating film barrier layer (TiN) 63. Next, the resist (not shown) is removed.

図１８（ｐ−ｐ矢視断面図）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層６５の側面から下地絶縁膜バリア層（ＴｉＮ）６３上にｐ型の横（水平）方向エピタキシャルＳｉ層６７を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）６４の開孔部を埋め込む。ここで成長したＳｉ層６７は下地絶縁膜バリア層（ＴｉＮ）６３により下地のシリコン酸化膜（ＳｉＯ２）１１の影響を受けない完全な単結晶半導体層となる。次いでＳｉ層６７の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）６８を成長する。 Fig. 18 (pp arrow cross-sectional view)
Next, a p-type lateral (horizontal) epitaxial Si layer 67 is grown on the underlying insulating film barrier layer (TiN) 63 from the exposed side surface of the longitudinal (vertical) epitaxial Si layer 65, and a silicon nitride film (Si 3 N 4 ) 64 openings are embedded. The grown Si layer 67 becomes a complete single crystal semiconductor layer that is not affected by the underlying silicon oxide film (SiO 2 ) 11 by the underlying insulating film barrier layer (TiN) 63. Next, the surface of the Si layer 67 is oxidized at about 900 ° C. to grow a silicon oxide film (SiO 2 ) 68 of about 20 nm.

図１９（ｐ−ｐ矢視断面図）
次いでシリコン酸化膜（ＳｉＯ２）６８及びシリコン窒化膜（Ｓｉ３Ｎ４）６４をマスク層として、タングステン膜６６及びＳｉ層６５を順次異方性ドライエッチングし、開孔部（開孔部幅は１００ｎｍ程度）を形成する。 FIG. 19 (pp arrow sectional view)
Next, using the silicon oxide film (SiO 2 ) 68 and the silicon nitride film (Si 3 N 4 ) 64 as a mask layer, the tungsten film 66 and the Si layer 65 are sequentially subjected to anisotropic dry etching, and the opening portion (opening portion width is About 100 nm).

図２０（ｐ−ｐ矢視断面図）
次いで化学気相成長により、６０ｎｍ程度のタングステンシリサイド（ＷＳｉ）膜を成長する。次いでＳｉ層６７の平坦面より上に存在するタングステンシリサイド（ＷＳｉ）膜、シリコン酸化膜（ＳｉＯ２）６８及び若干のシリコン窒化膜（Ｓｉ３Ｎ４）６４を化学的機械研磨（ＣＭＰ）し、開孔部に平坦にタングステンシリサイド（ＷＳｉ）膜２５を埋め込み、１層目及び２層目のＳｉ層（６、６７）を側面接続する導電膜を形成する。 Fig. 20 (pp arrow cross-sectional view)
Next, a tungsten silicide (WSi) film of about 60 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed on the tungsten silicide (WSi) film, silicon oxide film (SiO 2 ) 68 and some silicon nitride film (Si 3 N 4 ) 64 existing above the flat surface of the Si layer 67. A tungsten silicide (WSi) film 25 is buried flatly in the opening, and a conductive film for side-connecting the first and second Si layers (6, 67) is formed.

図２１（ｐ−ｐ矢視断面図）
次いでＳｉ層６７及びタングステンシリサイド（ＷＳｉ）膜２５をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）６４及び下地絶縁膜バリア層（ＴｉＮ）６３を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、７０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）を成長する。次いでＳｉ層６７の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）１２を開孔部に平坦に埋め込み素子分離領域を形成する。 FIG. 21 (pp cross-sectional view)
Next, using the Si layer 67 and the tungsten silicide (WSi) film 25 as a mask layer, the silicon nitride film (Si 3 N 4 ) 64 and the base insulating film barrier layer (TiN) 63 are sequentially subjected to anisotropic dry etching to form the opening portion. Form. Next, a silicon nitride film (Si 3 N 4 ) of about 70 nm is grown by chemical vapor deposition. Next, the silicon nitride film (Si 3 N 4 ) on the flat surface of the Si layer 67 is subjected to chemical mechanical polishing (CMP), and the silicon nitride film (Si 3 N 4 ) 12 is flatly embedded in the opening to form an element isolation region. Form.

図２２（ｐ−ｐ矢視断面図）及び図２３（ｓ−ｓ矢視断面図）
次いで化学気相成長により、シリコン酸化膜（ＳｉＯ２）６９を１０ｎｍ程度成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）７０を９０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、第１のレジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）７０及びシリコン酸化膜（ＳｉＯ２）６９を順次異方性ドライエッチングし、開孔部を形成する。次いで第１のレジストをそのまま残し、さらに露光描画装置による通常のリソグラフィー技術を利用し、開孔している第1のレジストのうち配線部のみを覆う第２のレジスト（図示せず）を形成し、第１及び第２のレジスト（図示せず）をマスク層として、Ｓｉ層６７、下地絶縁膜バリア層（ＴｉＮ）６３、シリコン窒化膜（Ｓｉ３Ｎ４）１２（Ｓｉ層６７の幅方向の両側に存在）、シリコン酸化膜（ＳｉＯ２）１１、シリコン窒化膜（Ｓｉ３Ｎ４）１０、Ｓｉ層６、下地絶縁膜バリア層（ＴｉＮ）４、シリコン窒化膜（Ｓｉ３Ｎ４）５（Ｓｉ層６の幅方向の両側に存在）及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、深さの異なる開孔部を形成する。次いで第１及び第２のレジスト（図示せず）を除去する。（図２３における波線は側断面より若干奥のＳｉ層６７、Ｓｉ層６、下地絶縁膜バリア層（ＴｉＮ）６３及び下地絶縁膜バリア層（ＴｉＮ）４を図示している。） 22 (pp arrow sectional view) and FIG. 23 (ss arrow sectional view)
Next, a silicon oxide film (SiO 2 ) 69 is grown to about 10 nm by chemical vapor deposition. Next, a silicon nitride film (Si 3 N 4 ) 70 is grown by about 90 nm by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, the silicon resist film (Si 3 N 4 ) 70 and the silicon oxide film (SiO 2 ) 69 are successively anisotropically using the first resist (not shown) as a mask layer. Dry etching to form an opening. Next, the first resist is left as it is, and a second resist (not shown) that covers only the wiring portion of the opened first resist is formed by using a normal lithography technique by an exposure drawing apparatus. Using the first and second resists (not shown) as mask layers, the Si layer 67, the base insulating film barrier layer (TiN) 63, the silicon nitride film (Si 3 N 4 ) 12 (Si layer 67 in the width direction) Present on both sides), silicon oxide film (SiO 2 ) 11, silicon nitride film (Si 3 N 4 ) 10, Si layer 6, base insulating film barrier layer (TiN) 4, silicon nitride film (Si 3 N 4 ) 5 ( The silicon layer 6 (existing on both sides in the width direction of the Si layer 6) and the silicon oxide film (SiO 2 ) 3 are selectively and sequentially subjected to anisotropic dry etching to form openings having different depths. Next, the first and second resists (not shown) are removed. (The wavy lines in FIG. 23 illustrate the Si layer 67, the Si layer 6, the base insulating film barrier layer (TiN) 63, and the base insulating film barrier layer (TiN) 4 slightly behind the side section.)

図２４（ｐ−ｐ矢視断面図）及び図２５（ｓ−ｓ矢視断面図）
次いで側面が露出している下地絶縁膜バリア層（ＴｉＮ）６３及び下地絶縁膜バリア層（ＴｉＮ）４を３０ｎｍ程度等方性ドライエッチング（横方向）し、Ｓｉ層６７及びＳｉ層６下の一部に間隙部を形成する。次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いでシリコン酸化膜（ＳｉＯ２）を異方性ドライエッチングし、間隙部のみにシリコン酸化膜（ＳｉＯ２）９を埋め込む。 24 (pp arrow sectional view) and FIG. 25 (ss arrow sectional view)
Next, the base insulating film barrier layer (TiN) 63 and the base insulating film barrier layer (TiN) 4 whose side surfaces are exposed are subjected to isotropic dry etching (lateral direction) by about 30 nm, so that one side under the Si layer 67 and the Si layer 6 is obtained. A gap is formed in the part. Next, a silicon oxide film (SiO 2 ) of about 10 nm is grown by chemical vapor deposition. Next, the silicon oxide film (SiO 2 ) is subjected to anisotropic dry etching, and a silicon oxide film (SiO 2 ) 9 is embedded only in the gap portion.

図２６（ｐ−ｐ矢視断面図）及び図２７（ｓ−ｓ矢視断面図）
次いで側面がそれぞれ露出しているＳｉ層６及びＳｉ層６７間に、ｎ型の横（水平）方向エピタキシャルＳｉ層７及びＳｉ層１４を同時成長し、一部の下部に空孔を有する１層目の半導体層（６、７）及び２層目の半導体層（６７、１４）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）次いで露出しているＳｉ層７及びＳｉ層１４の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１５を成長する。次いでＳｉ層１４を貫通する、２５ｋｅｖ程度の加速電圧でＳｉ層７に閾値電圧制御用の硼素のイオン注入をおこなう。次いで１０ｋｅｖ程度の加速電圧でＳｉ層１４に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、上下層ゲート酸化膜（ＳｉＯ２）１５の全周囲を含む全面に残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）７０上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして深い開孔部に平坦に埋め込まれた一体化包囲型ゲート電極（ＷＳｉ）１６ａ及び浅い開孔部に平坦に埋め込まれた一体化包囲型ゲート電極配線（ＷＳｉ）１６ｂが形成される。次いで１０００℃程度でランニングし、チャネル領域を活性化する。 FIG. 26 (pp arrow sectional view) and FIG. 27 (ss arrow sectional view)
Next, an n-type lateral (horizontal) epitaxial Si layer 7 and Si layer 14 are simultaneously grown between the Si layer 6 and the Si layer 67 whose side surfaces are exposed, respectively, and one layer having a hole in a part of the lower portion A second semiconductor layer (6, 7) and a second semiconductor layer (67, 14) are formed. (At this time, a single crystal silicon layer having no influence of the base is formed immediately above the vacancy.) Next, the entire periphery of the exposed Si layer 7 and Si layer 14 is oxidized to form a gate oxide film (SiO 2 of about 5 nm). ) Grow 15 Next, boron ions for controlling the threshold voltage are implanted into the Si layer 7 at an acceleration voltage of about 25 kev that penetrates the Si layer 14. Next, boron ions for threshold voltage control are implanted into the Si layer 14 with an acceleration voltage of about 10 kev. Next, a tungsten silicide film (WSi) having a thickness of about 100 nm is grown by chemical vapor deposition so as to completely fill the open portions left on the entire surface including the entire periphery of the upper and lower gate oxide films (SiO 2 ) 15. Next, chemical mechanical polishing (CMP) is performed, and the tungsten silicide film (WSi) grown on the silicon nitride film (Si 3 N 4 ) 70 is removed and planarized. In this way, the integrated surrounding gate electrode (WSi) 16a that is flatly embedded in the deep opening portion and the integrated surrounding gate electrode wiring (WSi) 16b that is flatly embedded in the shallow opening portion are formed. Next, the channel region is activated by running at about 1000 ° C.

図２８（ｐ−ｐ矢視断面図）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）７０及びシリコン酸化膜（ＳｉＯ２）６９をエッチング除去する。次いで一体化包囲型ゲート電極（ＷＳｉ）１６ａ、シリコン窒化膜（Ｓｉ３Ｎ４）１２及び埋め込み導電膜（ＷＳｉ）２５をマスク層として、露出しているＳｉ層６７、下地絶縁膜バリア層（ＴｉＮ）６３及びシリコン酸化膜（ＳｉＯ２）（９、１１）を順次異方性ドライエッチングして、シリコン窒化膜（Ｓｉ３Ｎ４）１０を露出する開孔部を形成する。 FIG. 28 (pp arrow sectional view)
Next, the silicon nitride film (Si 3 N 4 ) 70 and the silicon oxide film (SiO 2 ) 69 are removed by etching. Next, the exposed Si layer 67 and the underlying insulating film barrier layer (TiN) using the integrated surrounding gate electrode (WSi) 16a, the silicon nitride film (Si 3 N 4 ) 12 and the buried conductive film (WSi) 25 as a mask layer. ) 63 and the silicon oxide film (SiO 2 ) (9, 11) are sequentially subjected to anisotropic dry etching to form an opening that exposes the silicon nitride film (Si 3 N 4 ) 10.

図２９（ｐ−ｐ矢視断面図）
次いで一体化包囲型ゲート電極（ＷＳｉ）１６ａ、シリコン窒化膜（Ｓｉ３Ｎ４）１２及び埋め込み導電膜（ＷＳｉ）２５をマスク層として、Ｓｉ層６にｐ＋型ソースドレイン領域（１７、１８）形成用の硼素のイオン注入をおこなう。（ここではｐ＋型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｐ＋型ソースドレイン領域は図示しておく。）次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置（ｅｌｅｃｔｒｏｎ ｃｏｕｐｌｉｎｇ ｒｅｓｏｎａｎｃｅ ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ｓｙｓｔｅｍ）により露出しているＳｉ層１４の側面にｐ型の横（水平）方向エピタキシャルＳｉ層１３を成長し、下部に空孔２０を有する２層目の半導体層（１３、１４）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。） FIG. 29 (pp arrow sectional view)
Next, a p + type source / drain region (17, 18) is formed in the Si layer 6 using the integrated surrounding gate electrode (WSi) 16a, the silicon nitride film (Si 3 N 4 ) 12 and the buried conductive film (WSi) 25 as a mask layer. Boron ion implantation is performed. (Does not perform the heat treatment step for activating and controlling the depth of the p + -type source and drain regions, here, p + -type source and drain regions previously shown.) Then low-temperature growth (500 ° C. or less) that can ECR A p-type lateral (horizontal) epitaxial Si layer 13 is grown on the side surface of the Si layer 14 exposed by a plasma CVD apparatus (electron coupling resonance plasma enhanced chemical vapor deposition system), and two layers having a vacancy 20 at the bottom. The semiconductor layers (13, 14) for the eyes are formed. (At this time, a single crystal silicon layer having no influence of the base is formed immediately above the holes.)

図３０（ｐ−ｐ矢視断面図）及び図３１（ｑ−ｑ矢視断面図）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで一体化包囲型ゲート電極（ＷＳｉ）１６ａ、シリコン窒化膜（Ｓｉ３Ｎ４）１２及び埋め込み導電膜（ＷＳｉ）２５をマスク層として、Ｓｉ層１３にｎ型ソースドレイン領域（２２、２３）形成用の燐のイオン注入をおこなう。（ここではｎ型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｎ型ソースドレイン領域は図示しておく。）次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、Ｓｉ層１３及び一体化包囲型ゲート電極１６ａをマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１２（Ｓｉ層１３の幅方向の両側に存在）及びシリコン酸化膜（ＳｉＯ２）１１を選択的に順次異方性ドライエッチングし、Ｓｉ層１３の幅方向の両側に空孔２０に達する間隙部（幅４０ｎｍ程度）を形成する。次いでレジスト（図示せず）を除去する。 30 (p-p arrow cross-sectional view) and FIG. 31 (q-q arrow cross-sectional view)
Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, an n-type source / drain region (22, 23) is formed in the Si layer 13 using the integrated surrounding gate electrode (WSi) 16a, the silicon nitride film (Si 3 N 4 ) 12 and the buried conductive film (WSi) 25 as a mask layer. I perform phosphorus ion implantation. (Here, a heat treatment step for activating and controlling the depth of the n-type source / drain region is not performed, but the n-type source / drain region is shown). Next, a silicon oxide film (SiO 2 , shown) for ion implantation. 2) is removed by etching. Next, using a normal lithography technique with an exposure drawing apparatus, a silicon nitride film (Si 3 N 4 ) 12 (Si layer 13) using the resist (not shown), the Si layer 13, and the integrated surrounding gate electrode 16 a as a mask layer. And the silicon oxide film (SiO 2 ) 11 are selectively and sequentially subjected to anisotropic dry etching, and gaps reaching the holes 20 on both sides in the width direction of the Si layer 13 (about 40 nm in width). Form. Next, the resist (not shown) is removed.

図３２（ｐ−ｐ矢視断面図）及び図３３（ｑ−ｑ矢視断面図）
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングすることにより、Ｓｉ層１３とシリコン窒化膜（Ｓｉ３Ｎ４）１２の間隙部を埋め込み、Ｓｉ層１３の下面、一体化包囲型ゲート電極（ＷＳｉ）１６ａの中間部の側面、シリコン酸化膜（ＳｉＯ２）１１の側面及びＳｉ層６あるいは導電膜（ＷＳｉ、電源線）８上のシリコン窒化膜（Ｓｉ３Ｎ４）１０の上面に２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１９を形成し、シリコン酸化膜（ＳｉＯ２）１９に包囲された空孔２０を設け、一体化包囲型ゲート電極（ＷＳｉ）１６ａの上面部の側壁にサイドウォール（ＳｉＯ２）２７を形成する。（この際ゲート電極配線（ＷＳｉ）１６ｂの側壁にもサイドウォール（ＳｉＯ２）２７が形成される。）次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）２７及び一体化包囲型ゲート電極（ＷＳｉ）１６ａをマスク層として、ｎ＋型ソースドレイン領域（２１、２４）形成用の砒素のイオン注入をおこなう。（ここではｎ＋型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｎ＋型ソースドレイン領域は図示しておく。）次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。 32 (pp arrow sectional view) and FIG. 33 (qq arrow sectional view)
Next, a silicon oxide film (SiO 2 ) of about 20 nm is grown by chemical vapor deposition. Next, by performing anisotropic dry etching on the entire surface, the gap between the Si layer 13 and the silicon nitride film (Si 3 N 4 ) 12 is filled, and the lower surface of the Si layer 13, the intermediate portion of the integrated surrounding gate electrode (WSi) 16 a The silicon oxide film (SiO 2 ) 11 and the silicon nitride film (Si 3 N 4 ) 10 on the side surface of the silicon oxide film (SiO 2 ) 11 and the Si layer 6 or the conductive film (WSi, power line) 8 have a silicon oxide film (SiO 2 ) of about 20 nm. 2 ) 19 is formed, a hole 20 surrounded by the silicon oxide film (SiO 2 ) 19 is provided, and a side wall (SiO 2 ) 27 is formed on the side wall of the upper surface portion of the integrated surrounding gate electrode (WSi) 16a. To do. (At this time, the side wall (SiO 2 ) 27 is also formed on the side wall of the gate electrode wiring (WSi) 16b.) Next, a silicon oxide film (SiO 2 , for illustration) of about 5 nm is implanted by chemical vapor deposition. Grow). Next, arsenic ions are implanted for forming the n + -type source / drain regions (21, 24) using the sidewall (SiO 2 ) 27 and the integrated surrounding gate electrode (WSi) 16a as a mask layer. (Although not performed here the heat treatment step for activating and controlling the depth of the n + -type source and drain regions, n + -type source and drain regions previously shown.) Then a silicon oxide film (SiO 2 for ion implantation, Etch away (not shown).

図３４（ｐ−ｐ矢視断面図）
次いで化学気相成長により、２００ｎｍ程度のＰＳＧ膜２８を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２９を成長する。次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３０を成長する。次いで化学気相成長により、２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）３１を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）７１を６０ｎｍ程度成長する。 FIG. 34 (pp arrow sectional view)
Next, a PSG film 28 of about 200 nm is grown by chemical vapor deposition. Then, chemical mechanical polishing (CMP) is performed and planarization is performed. Next, a silicon nitride film (Si 3 N 4 ) 29 of about 100 nm is grown by chemical vapor deposition. Next, a silicon oxide film (SiO 2 ) 30 of about 80 nm is grown by chemical vapor deposition. Next, a base insulating film barrier layer (TiN) 31 of about 20 nm is grown by chemical vapor deposition. Next, a silicon nitride film (Si 3 N 4 ) 71 serving as an insulating film for defining the epitaxial semiconductor layer thickness is grown by about 60 nm by chemical vapor deposition.

図３５（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）７１、下地絶縁膜バリア層（ＴｉＮ）３１、シリコン酸化膜（ＳｉＯ２）３０、シリコン窒化膜（Ｓｉ３Ｎ４）２９及びＰＳＧ膜２８を順次異方性ドライエッチングする。最後に埋め込み導電膜（ＷＳｉ）２５を６０ｎｍ程度異方性ドライエッチングし、Ｓｉ層１３の側面を露出する開孔部（開孔部幅は１００ｎｍ程度）を形成する。次いでレジスト（図示せず）を除去する。 FIG. 35 (pp arrow sectional view)
Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon nitride film (Si 3 N 4 ) 71, a base insulating film barrier layer (TiN) 31, a silicon oxide film (SiO 2) 2 ) The silicon nitride film (Si 3 N 4 ) 29 and the PSG film 28 are sequentially subjected to anisotropic dry etching. Finally, the buried conductive film (WSi) 25 is anisotropically dry etched by about 60 nm to form an opening portion (opening portion width is about 100 nm) exposing the side surface of the Si layer 13. Next, the resist (not shown) is removed.

図３６（ｐ−ｐ矢視断面図）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉ層１３の側面から横（水平）方向及び縦（垂直）方向にｐ型のエピタキシャルＳｉ層７２を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）７１の平坦面より突出した横（水平）方向及び縦（垂直）方向エピタキシャルＳｉ層７２を平坦化する。次いで選択化学気相成長法により３０ｎｍ程度のタングステン膜７３を成長する。 FIG. 36 (pp arrow sectional view)
Next, a p-type epitaxial Si layer 72 is grown in the lateral (horizontal) direction and longitudinal (vertical) direction from the exposed side surface of the Si layer 13 by an ECR plasma CVD apparatus capable of low-temperature growth (500 ° C. or less). Next, chemical mechanical polishing (CMP) is performed to flatten the lateral (horizontal) direction and vertical (vertical) direction epitaxial Si layer 72 protruding from the flat surface of the silicon nitride film (Si 3 N 4 ) 71. Next, a tungsten film 73 of about 30 nm is grown by selective chemical vapor deposition.

図３７（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）７１を異方性ドライエッチングし、Ｓｉ層７２の一部側面及び下地絶縁膜バリア層（ＴｉＮ）３１の上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。 FIG. 37 (p-p arrow cross-sectional view)
Next, using a normal lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 71 is anisotropically dry etched using a resist (not shown) as a mask layer, and a side surface of the Si layer 72 and An opening that exposes the upper surface of the base insulating film barrier layer (TiN) 31 is formed. Next, the resist (not shown) is removed.

図３８（ｐ−ｐ矢視断面図）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉ層７２の側面から下地絶縁膜バリア層（ＴｉＮ）３１上にｐ型の横（水平）方向エピタキシャルＳｉ層３３を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）７１の開孔部を埋め込む。ここで成長したＳｉ層３３（３層目の半導体層）は下地絶縁膜バリア層（ＴｉＮ）３１により下地のシリコン酸化膜（ＳｉＯ２）３０の影響を受けない完全な単結晶半導体層となる。（この下地絶縁膜バリア層（ＴｉＮ）３１がないと下地のシリコン酸化膜（ＳｉＯ２）３０の影響を受け一部が非晶質化した半導体層となってしまい、ソースドレイン領域間に微少な電流リークを生じる原因となる。）次いでＳｉ層３３の表面を７００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）７４を成長する。 FIG. 38 (pp arrow sectional view)
Next, a p-type lateral (horizontal) epitaxial Si layer 33 is grown on the underlying insulating film barrier layer (TiN) 31 from the exposed side surface of the Si layer 72 by an ECR plasma CVD apparatus capable of low temperature growth (500 ° C. or less). Then, the opening portion of the silicon nitride film (Si 3 N 4 ) 71 is embedded. The grown Si layer 33 (third semiconductor layer) becomes a complete single crystal semiconductor layer that is not affected by the underlying silicon oxide film (SiO 2 ) 30 by the underlying insulating film barrier layer (TiN) 31. (Without the underlying insulating film barrier layer (TiN) 31, a part of the semiconductor layer becomes amorphous due to the influence of the underlying silicon oxide film (SiO 2 ) 30, and a minute amount is formed between the source and drain regions. Next, the surface of the Si layer 33 is oxidized at about 700 ° C. to grow a silicon oxide film (SiO 2 ) 74 of about 20 nm.

図３９（ｐ−ｐ矢視断面図）
次いでシリコン酸化膜（ＳｉＯ２）７４及びシリコン窒化膜（Ｓｉ３Ｎ４）７１をマスク層として、タングステン膜７３及びＳｉ層７２を順次異方性ドライエッチングし、開孔部を形成する。 FIG. 39 (pp arrow sectional view)
Next, using the silicon oxide film (SiO 2 ) 74 and the silicon nitride film (Si 3 N 4 ) 71 as a mask layer, the tungsten film 73 and the Si layer 72 are sequentially subjected to anisotropic dry etching to form an opening.

図４０（ｐ−ｐ矢視断面図）
次いで化学気相成長により、６０ｎｍ程度のタングステンシリサイド（ＷＳｉ）膜２６を成長する。次いでＳｉ層３３の平坦面より上に存在するタングステンシリサイド（ＷＳｉ）膜２６、シリコン酸化膜（ＳｉＯ２）７４及び若干のシリコン窒化膜（Ｓｉ３Ｎ４）７１を化学的機械研磨（ＣＭＰ）し、開孔部に平坦にタングステンシリサイド（ＷＳｉ）膜２６を埋め込み、直下のタングステンシリサイド（ＷＳｉ）膜２５とともに、１層目、２層目及び３層目のＳｉ層（６、１３、３３）を側面接続する配線体を形成する。 FIG. 40 (pp arrow sectional view)
Next, a tungsten silicide (WSi) film 26 of about 60 nm is grown by chemical vapor deposition. Next, the tungsten silicide (WSi) film 26, the silicon oxide film (SiO 2 ) 74, and some silicon nitride film (Si 3 N 4 ) 71 existing above the flat surface of the Si layer 33 are subjected to chemical mechanical polishing (CMP). The tungsten silicide (WSi) film 26 is buried flat in the opening, and the first, second, and third Si layers (6, 13, 33) are formed together with the tungsten silicide (WSi) film 25 immediately below. A wiring body for side connection is formed.

図４１（ｐ−ｐ矢視断面図）
次いでＳｉ層３３及びタングステンシリサイド（ＷＳｉ）膜２６をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）７１及び下地絶縁膜バリア層（ＴｉＮ）３１を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、７０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３２を成長する。次いでＳｉ層３３及びタングステンシリサイド（ＷＳｉ）膜２６の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）３２を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３２を開孔部に平坦に埋め込み素子分離領域を形成する。 FIG. 41 (pp arrow sectional view)
Next, using the Si layer 33 and the tungsten silicide (WSi) film 26 as a mask layer, the silicon nitride film (Si 3 N 4 ) 71 and the base insulating film barrier layer (TiN) 31 are sequentially subjected to anisotropic dry etching to form the opening portion. Form. Next, a silicon nitride film (Si 3 N 4 ) 32 of about 70 nm is grown by chemical vapor deposition. Next, the silicon nitride film (Si 3 N 4 ) 32 on the flat surface of the Si layer 33 and the tungsten silicide (WSi) film 26 is subjected to chemical mechanical polishing (CMP), and the silicon nitride film (Si 3 N 4 ) 32 is opened. A buried element isolation region is formed flat in the part.

図４２（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３２、シリコン酸化膜（ＳｉＯ２）３０、シリコン窒化膜（Ｓｉ３Ｎ４）２９、ＰＳＧ膜２８、シリコン窒化膜（Ｓｉ３Ｎ４）１２、シリコン酸化膜（ＳｉＯ２）１１及びシリコン窒化膜（Ｓｉ３Ｎ４）１０を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、バリアメタルとなるＴｉＮ３５を成長する。次いで化学気相成長により、タングステン（Ｗ）３６を成長する。次いで化学的機械研磨（ＣＭＰ）により、開孔部に平坦に埋め込み、電源線及び接地線にバリアメタル（ＴｉＮ）３５を有する第１の導電プラグ（Ｗ）３６を形成する。（ただし図４２においては電源線８への導電プラグ（Ｗ）は図示されていない。） FIG. 42 (pp cross-sectional view)
Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon nitride film (Si 3 N 4 ) 32, a silicon oxide film (SiO 2 ) 30, a silicon nitride film (Si 3 N 4 ) 29, PSG film 28, silicon nitride film (Si 3 N 4 ) 12, silicon oxide film (SiO 2 ) 11, and silicon nitride film (Si 3 N 4 ) 10 are sequentially subjected to anisotropic dry etching to form holes. Forming part. Next, the resist (not shown) is removed. Next, TiN 35 serving as a barrier metal is grown by chemical vapor deposition. Next, tungsten (W) 36 is grown by chemical vapor deposition. Next, a first conductive plug (W) 36 is formed by chemical mechanical polishing (CMP), which is flatly embedded in the opening and has a barrier metal (TiN) 35 on the power supply line and the ground line. (However, the conductive plug (W) to the power supply line 8 is not shown in FIG. 42.)

図４３（ｐ−ｐ矢視断面図）及び図４４（ｓ−ｓ矢視断面図）
次いで化学気相成長により、シリコン酸化膜（ＳｉＯ２）７５を１０ｎｍ程度成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）７６を９０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）７６、シリコン酸化膜（ＳｉＯ２）７５、Ｓｉ層３３、下地絶縁膜バリア層（ＴｉＮ）３１、シリコン窒化膜（Ｓｉ３Ｎ４）３２（Ｓｉ層３３の幅方向の両側に存在）及びシリコン酸化膜（ＳｉＯ２）３０を選択的に順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。（図４４における波線は側断面より若干奥のＳｉ層３３及び下地絶縁膜バリア層（ＴｉＮ）３１を図示している。） FIG. 43 (pp arrow sectional view) and FIG. 44 (ss arrow sectional view)
Next, a silicon oxide film (SiO 2 ) 75 is grown by about 10 nm by chemical vapor deposition. Next, a silicon nitride film (Si 3 N 4 ) 76 is grown by about 90 nm by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon nitride film (Si 3 N 4 ) 76, a silicon oxide film (SiO 2 ) 75, an Si layer 33, a base insulation The film barrier layer (TiN) 31, the silicon nitride film (Si 3 N 4 ) 32 (existing on both sides in the width direction of the Si layer 33) and the silicon oxide film (SiO 2 ) 30 are selectively and selectively subjected to anisotropic dry etching. , Forming an opening. Next, the resist (not shown) is removed. (The wavy lines in FIG. 44 illustrate the Si layer 33 and the base insulating film barrier layer (TiN) 31 slightly behind the side section.)

図４５（ｐ−ｐ矢視断面図）及び図４６（ｓ−ｓ矢視断面図）
次いで側面が露出している下地絶縁膜バリア層（ＴｉＮ）３１を３０ｎｍ程度等方性ドライエッチング（横方向）し、Ｓｉ層３３下の一部に間隙部を形成する。次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いでシリコン酸化膜（ＳｉＯ２）を異方性ドライエッチングし、間隙部のみにシリコン酸化膜（ＳｉＯ２）３７を埋め込む。 45 (p-p arrow cross-sectional view) and FIG. 46 (s-s arrow cross-sectional view)
Next, the base insulating film barrier layer (TiN) 31 whose side surface is exposed is isotropically dry-etched (lateral direction) by about 30 nm, and a gap is formed in a part under the Si layer 33. Next, a silicon oxide film (SiO 2 ) of about 10 nm is grown by chemical vapor deposition. Next, the silicon oxide film (SiO 2 ) is subjected to anisotropic dry etching, and a silicon oxide film (SiO 2 ) 37 is embedded only in the gap.

図４７（ｐ−ｐ矢視断面図）及び図４８（ｓ−ｓ矢視断面図）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、側面が露出しているＳｉ層３３の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層３４を成長し、一部の下部に空孔を有する３層目の半導体層（３３、３４）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）次いで露出しているＳｉ層３４の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）３８を成長する。次いでＳｉ層３４に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）３８の全周囲を含む全面に残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）７６上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極（ＷＳｉ）３９が形成される。 FIG. 47 (pp arrow sectional view) and FIG. 48 (ss arrow sectional view)
Next, a p-type lateral (horizontal) epitaxial Si layer 34 is grown between the side surfaces of the Si layer 33 whose side surfaces are exposed by an ECR plasma CVD apparatus capable of low temperature growth (500 ° C. or less), and a part of the lower portion A third semiconductor layer (33, 34) having holes is formed. (At this time, a single crystal silicon layer having no influence of the underlying layer is formed immediately above the hole.) Next, the entire periphery of the exposed Si layer 34 is oxidized to grow a gate oxide film (SiO 2 ) 38 of about 5 nm. To do. Next, boron ions for controlling the threshold voltage are implanted into the Si layer 34. Next, a tungsten silicide film (WSi) having a thickness of about 100 nm is grown by chemical vapor deposition so as to completely fill the open portions left over the entire surface including the entire periphery of the gate oxide film (SiO 2 ) 38. Next, chemical mechanical polishing (CMP) is performed, and the tungsten silicide film (WSi) grown on the silicon nitride film (Si 3 N 4 ) 76 is removed and planarized. In this way, a surrounding gate electrode (WSi) 39 embedded flat in the opening is formed.

図４９（ｐ−ｐ矢視断面図）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）７６をエッチング除去する。次いで包囲型ゲート電極（ＷＳｉ）３９をマスク層として、Ｓｉ層３３にｎ型ソースドレイン領域（４１、４２）形成用の燐のイオン注入をおこなう。次いでシリコン酸化膜（ＳｉＯ２）７５をエッチング除去する。次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングすることにより、包囲型ゲート電極（ＷＳｉ）３９の上面部の側壁にのみサイドウォール（ＳｉＯ２）４４を形成する。次いで次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）４４及び包囲型ゲート電極（ＷＳｉ）３９をマスク層として、ｎ＋型ソースドレイン領域（４０、４３）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法により活性化及び深さ制御用のアニールをおこない、１層目のＳｉ層６にｐ＋型ソースドレイン領域（１７、１８）を、２層目のＳｉ層１３にｎ型及びｎ＋型ソースドレイン領域（２１〜２４）を、３層目のＳｉ層３３にｎ型及びｎ＋型ソースドレイン領域（４０〜４３）を形成する。 FIG. 49 (pp arrow sectional view)
Next, the silicon nitride film (Si 3 N 4 ) 76 is removed by etching. Next, phosphorus ions for forming n-type source / drain regions (41, 42) are implanted into the Si layer 33 using the surrounding gate electrode (WSi) 39 as a mask layer. Next, the silicon oxide film (SiO 2 ) 75 is removed by etching. Next, a silicon oxide film (SiO 2 ) of about 20 nm is grown by chemical vapor deposition. Next, a side wall (SiO 2 ) 44 is formed only on the side wall of the upper surface portion of the surrounding gate electrode (WSi) 39 by performing anisotropic etching on the entire surface. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, arsenic ions are implanted to form n + -type source / drain regions (40, 43) using the sidewalls (SiO 2 ) 44 and the surrounding gate electrodes (WSi) 39 as mask layers. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, annealing for activation and depth control is performed by an RTP (Rapid Thermal Processing) method, and p + -type source / drain regions (17, 18) are formed in the first Si layer 6 and the second Si layer 13 is formed. N-type and n + -type source / drain regions (21 to 24) and n-type and n + -type source / drain regions (40 to 43) are formed in the third Si layer 33.

図５０（ｐ−ｐ矢視断面図）
次いで化学気相成長により、３００ｎｍ程度のＰＳＧ膜４５を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）４６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４６及びＰＳＧ膜４５を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、バリアメタルとなるＴｉＮ４７を成長する。次いで化学気相成長により、タングステン（Ｗ）４８を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）４７を有する導電プラグ（Ｗ）４８を形成する。（電源線及び接地線は第１及び第２の導電プラグが形成される。） FIG. 50 (pp arrow sectional view)
Next, a PSG film 45 of about 300 nm is grown by chemical vapor deposition. Then, chemical mechanical polishing (CMP) is performed and planarization is performed. Next, a silicon nitride film (Si 3 N 4 ) 46 of about 20 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 46 and the PSG film 45 are sequentially subjected to anisotropic dry etching using a resist (not shown) as a mask layer to form a via. To do. Next, the resist (not shown) is removed. Next, TiN 47 serving as a barrier metal is grown by chemical vapor deposition. Next, tungsten (W) 48 is grown by chemical vapor deposition. Next, a conductive plug (W) 48 having a barrier metal (TiN) 47 buried in the via is formed by chemical mechanical polishing (CMP). (The first and second conductive plugs are formed on the power supply line and the ground line.)

図５１（ｐ−ｐ矢視断面図）
次いで化学気相成長により、３００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）４９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＯＣ膜４９を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）４６がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）５０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により３００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）５０を有する１層目のＣｕ配線５１を形成する。次いで化学気相成長により、２０ｎｍ程度のＣｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）５２を成長する。 FIG. 51 (pp arrow sectional view)
Next, an interlayer insulating film (SiOC) 49 of about 300 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique using an exposure drawing apparatus, the SiOC film 49 is anisotropically dry-etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si 3 N 4 ) 46 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 50 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 300 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, Cu is embedded in the opening portion flatly, and a first-layer Cu wiring 51 having a barrier metal (TaN) 50 is formed. Next, a silicon nitride film (Si 3 N 4 ) 52 that becomes a Cu barrier insulating film of about 20 nm is grown by chemical vapor deposition.

図５２（ｐ−ｐ矢視断面図）
次いで化学気相成長により、４００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）５３を成長する。次いで化学気相成長により、２０ｎｍ程度のＣｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）５４を成長する。次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）５５を成長する。 Fig. 52 (pp arrow cross-sectional view)
Next, an interlayer insulating film (SiOC) 53 of about 400 nm is grown by chemical vapor deposition. Next, a silicon nitride film (Si 3 N 4 ) 54 to be a Cu barrier insulating film of about 20 nm is grown by chemical vapor deposition. Next, an interlayer insulating film (SiOC) 55 of about 500 nm is grown by chemical vapor deposition.

図２（ｐ−ｐ矢視断面図）、図３（ｑ−ｑ矢視断面図)、図４（ｒ−ｒ矢視断面図)及び図５（ｓ−ｓ矢視断面図)
次いで露光描画装置による通常のリソグラフィー技術を利用し、第１のレジスト（図示せず）をマスク層として、ＳｉＯＣ膜５５を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）５４がエッチングストッパー膜となる。）第１のレジスト（図示せず）はそのままで、連続して露光描画装置による通常のリソグラフィー技術を利用し、第２のレジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）５４、ＳｉＯＣ膜５３及びシリコン窒化膜（Ｓｉ３Ｎ４）５２を異方性ドライエッチングし、２段目の開孔部を形成する。次いですべてのレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）５６を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により９００ｎｍ程度のＣｕを成長する。（配線部は５００ｎｍ程度）次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）５６を有する２層目のＣｕ配線５７を形成する。（いわゆるデュアルダマシン法によりＣｕ配線を形成する。）次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）５８を成長し、本願発明のＴＲＩＬＳＳＵＧ構造の半導体装置（ＣＭＯＳ型ＳＲＡＭ）を完成する。 2 (pp arrow sectional view), FIG. 3 (qq arrow sectional view), FIG. 4 (rr arrow sectional view) and FIG. 5 (ss arrow sectional view)
Next, using a normal lithography technique by an exposure drawing apparatus, the SiOC film 55 is anisotropically dry-etched using the first resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si 3 N 4 ) 54 becomes an etching stopper film.) The first resist (not shown) is used as it is, and a normal lithography technique using an exposure drawing apparatus is continuously used. Using the second resist (not shown) as a mask layer, the silicon nitride film (Si 3 N 4 ) 54, the SiOC film 53, and the silicon nitride film (Si 3 N 4 ) 52 are anisotropically dry etched to form a second stage An opening is formed. Then, all resist (not shown) is removed. Next, a barrier metal (TaN) 56 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 900 nm is grown by electrolytic plating. (Circuit part is about 500 nm) Then, chemical mechanical polishing (CMP) is performed, Cu is flatly embedded in the opening part, and a second-layer Cu wiring 57 having a barrier metal (TaN) 56 is formed. (Cu wiring is formed by a so-called dual damascene method.) Next, a silicon nitride film (Si 3 N 4 ) 58 serving as a barrier insulating film of Cu is grown by chemical vapor deposition, and the TRILSSUG structure semiconductor device of the present invention ( CMOS type SRAM) is completed.

図５３及び図５４は本発明の半導体装置における第２の実施例で、ＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、図５３は模式平面図、図５４は模式側断面図（ｐ−ｐ矢視断面図、ワード線に平行方向）である。
図５４は本発明の半導体装置における第２の実施例で、シリコン（Ｓｉ）基板を使用し、ＴＲＩＬＳＳＵＧ構造に形成したＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１〜２８、３１〜３３、３５、３６、４５〜５４、５６〜５８は図２及び図３と同じ物を、７７はｐ型の縦（垂直）方向エピタキシャルＳｉ層（縦型のＭＩＳ電界効果トランジスタの柱状構造半導体層でソースドレイン領域及びチャネル領域形成部）、７８は縦型のＭＩＳ電界効果トランジスタのゲート酸化膜（ＳｉＯ２）、７９は縦型のＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）、８０は縦型のＭＩＳ電界効果トランジスタのｎ＋型ソース領域、８１は縦型のＭＩＳ電界効果トランジスタのｎ型ソース領域、８２は縦型のＭＩＳ電界効果トランジスタのｎ型ドレイン領域、８３は縦型のＭＩＳ電界効果トランジスタのｎ＋型ドレイン領域を示している。
同図においては、ワードトランジスタが３層目の半導体層に積層された柱状構造半導体層に形成された縦型のＭＩＳ電界効果トランジスタからなっていること以外は図２とほぼ同じ構造の半導体装置（ＣＭＯＳ型ＳＲＡＭ）が形成されている。
本実施例においては、第１の実施例と同様の効果を得ることができ、またビット線との接続を柱状半導体層の直上部に形成できるため、従来例に比較し、ＣＭＯＳ型ＳＲＡＭのメモリーセルサイズを約４０％に縮小することが可能で、さらなる高集積化を実現することができる。 53 and 54 show a second embodiment of the semiconductor device of the present invention, which shows a part of a semiconductor integrated circuit including a CMOS SRAM memory cell. FIG. 53 is a schematic plan view, and FIG. 54 is a schematic side view. It is sectional drawing (pp arrow sectional drawing, a direction parallel to a word line).
FIG. 54 shows a part of a semiconductor integrated circuit including a CMOS type SRAM memory cell using a silicon (Si) substrate and formed in a TRILSSUG structure according to a second embodiment of the semiconductor device of the present invention. 28, 31-33, 35, 36, 45-54, 56-58 are the same as those shown in FIGS. 2 and 3, and 77 is a p-type vertical (vertical) epitaxial Si layer (vertical MIS field effect transistor). 78 is a gate oxide film (SiO 2 ) of a vertical MIS field effect transistor, and 79 is a surrounding gate electrode (WSi) of the vertical MIS field effect transistor. ), 80 a vertical MIS field effect n + -type source region of the transistor, 81 is n-type source region of a vertical MIS field effect transistor, 82 is a vertical N-type drain region of the MIS field-effect transistor, 83 denotes an n + -type drain region of a vertical MIS field effect transistor.
In the figure, a semiconductor device having substantially the same structure as that shown in FIG. 2 except that a word transistor is a vertical MIS field effect transistor formed in a columnar structure semiconductor layer stacked on a third semiconductor layer. CMOS type SRAM) is formed.
In this embodiment, the same effect as that of the first embodiment can be obtained, and the connection with the bit line can be formed immediately above the columnar semiconductor layer. The cell size can be reduced to about 40%, and higher integration can be realized.

図５５は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＴＲＩＬＳＳＵＧ構造に形成したＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部（ワード線に平行方向）を示しており、１〜５、８〜１２、１５〜３２、３５〜５４、５６〜５８は図２及び図３と同じ物を、８４はｎ型の横（水平）方向エピタキシャルＳｉＧｅ層（１層目の半導体層でソースドレイン領域形成部）、８５はｎ型の横（水平）方向エピタキシャル歪みＳｉ層（１層目の半導体層でチャネル領域形成部）、８６はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（２層目の半導体層でソースドレイン領域形成部）、８７はｐ型の横（水平）方向エピタキシャル歪みＳｉ層（２層目の半導体層でチャネル領域形成部）、８８はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（３層目の半導体層でソースドレイン領域形成部）、８９はｐ型の横（水平）方向エピタキシャル歪みＳｉ層（３層目の半導体層でチャネル領域形成部）を示している。
同図においては、１層目、２層目及び３層目の半導体層共に一対のＳｉＧｅ層間に歪みＳｉ層が挟まれた構造からなる半導体層が形成されていること以外は図２とほぼ同じ構造の半導体装置（ＣＭＯＳ型ＳＲＡＭ）が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。 FIG. 55 is a schematic sectional side view of a third embodiment of the semiconductor device of the present invention, which is a part of a semiconductor integrated circuit including a CMOS type SRAM memory cell using a silicon (Si) substrate and having a TRILSSUG structure ( 1 to 5, 8 to 12, 15 to 32, 35 to 54, and 56 to 58 are the same as those shown in FIGS. 2 and 3, and 84 is an n-type lateral (horizontal). Directional epitaxial SiGe layer (source / drain region forming portion in first semiconductor layer), 85 is an n-type lateral (horizontal) direction epitaxial strained Si layer (first semiconductor layer is channel region forming portion), and 86 is p Type lateral (horizontal) direction epitaxial SiGe layer (source / drain region forming portion in second semiconductor layer), 87 is p-type lateral (horizontal) direction epitaxial strained Si layer (second semiconductor layer in channel region) , 88 is a p-type lateral (horizontal) direction epitaxial SiGe layer (the third semiconductor layer is a source / drain region forming portion), and 89 is a p-type lateral (horizontal) direction epitaxial strained Si layer (third layer). The channel region forming portion is shown in FIG.
In this figure, the first, second and third semiconductor layers are almost the same as FIG. 2 except that a semiconductor layer having a structure in which a strained Si layer is sandwiched between a pair of SiGe layers is formed. A semiconductor device (CMOS type SRAM) having a structure is formed.
In this embodiment, the same effect as in the first embodiment can be obtained, and the manufacturing method is somewhat complicated. However, a Si layer having a small lattice constant is sandwiched between SiGe layers having a large lattice constant from the left and right. Since a single crystal semiconductor layer can be formed, the lattice constant of the strained Si layer can be increased from the left and right SiGe layers, and the carrier mobility can be increased, thereby further increasing the speed.

上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
また上記実施例においては、１層目の半導体層にＰチャネルＭＩＳ電界効果トランジスタを形成し、２層目の半導体層にＮチャネルＭＩＳ電界効果トランジスタを形成した一体化包囲型ゲート電極を有するＣＭＯＳ型半導体集積回路（ＣＭＯＳ型ＳＲＡＭのフリップフロップ）を形成しているが、これを逆にして形成してもよい。
また上記実施例においては、３層目の半導体層に形成したワードトランジスタの包囲型ゲート電極を接続するワード線を２層目のＣｕ配線により形成しているが、１層目及び２層目の半導体層に形成した一体化包囲型ゲート電極（ＷＳｉ）１６ａの上面部のみに接続した一体化包囲型ゲート電極配線（ＷＳｉ）１６ｂと同様、３層目の半導体層に形成した包囲型ゲート電極（ＷＳｉ）の上面部のみに接続した包囲型ゲート電極配線（ＷＳｉ）によりワード線を形成してもよい。この場合集積度は同じ程度であるが、Ｃｕ配線は１層だけでよいことになる。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例においては、異なる導電型のＭＩＳ電界効果トランジスタを上下２つの半導体層にそれぞれ形成したＣＭＯＳ型半導体集積回路を形成しているが、同じ導電型のＭＩＳ電界効果トランジスタを形成する場合に利用することも可能である。
また本願発明はＣＭＯＳ型ＳＲＡＭに限定されず、ＣＭＯＳを主体とするさまざまな論理回路に適用することも可能である。 In the above embodiment, chemical vapor deposition is used when growing the semiconductor layer. However, the present invention is not limited to this, and molecular beam epitaxy (MBE) or metal organic chemical vapor deposition (MOCVD) is also used. Alternatively, atomic layer crystal growth (ALE) or any other crystal growth method may be used.
Further, in the above embodiment, a CMOS type having an integral surrounding gate electrode in which a P-channel MIS field effect transistor is formed in the first semiconductor layer and an N-channel MIS field effect transistor is formed in the second semiconductor layer. Although a semiconductor integrated circuit (CMOS SRAM flip-flop) is formed, this may be reversed.
In the above embodiment, the word line for connecting the surrounding gate electrode of the word transistor formed in the third semiconductor layer is formed by the second layer Cu wiring. Similar to the integrated surrounding gate electrode wiring (WSi) 16b connected only to the upper surface portion of the integrated surrounding gate electrode (WSi) 16a formed on the semiconductor layer, the surrounding gate electrode (WSi) formed on the third semiconductor layer ( The word line may be formed by surrounding gate electrode wiring (WSi) connected only to the upper surface of WSi). In this case, the degree of integration is the same, but only one layer of Cu wiring is required.
The gate electrode, the gate oxide film, the barrier metal, the conductive plug, the wiring, the insulating film, and the like are not limited to the above embodiments, and any material may be used as long as it has the same characteristics.
In the above embodiment, the CMOS type semiconductor integrated circuit is formed in which the MIS field effect transistors of different conductivity types are formed in the upper and lower semiconductor layers, respectively. However, when the MIS field effect transistors of the same conductivity type are formed. It can also be used.
The present invention is not limited to a CMOS type SRAM, but can be applied to various logic circuits mainly composed of CMOS.

本願発明は、特に極めて高集積、高速且つ高信頼な半導体装置（特にＣＭＯＳ型ＳＲＡＭ）を目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタからなる半導体集積回路に利用できる可能性がある。 The present invention is aimed at an extremely highly integrated, high-speed and highly reliable semiconductor device (especially a CMOS SRAM), but is not limited to a high-speed, and is used for all semiconductor integrated circuits on which MIS field effect transistors are mounted. It is possible.
In addition to the MIS field effect transistor, there is a possibility that it can be used for a semiconductor integrated circuit composed of other field effect transistors.

１ ｐ型のシリコン（Ｓｉ）基板
２ シリコン窒化膜（Ｓｉ３Ｎ４）
３ シリコン酸化膜（ＳｉＯ２）
４ 下地絶縁膜バリア層（ＴｉＮ）
５ 素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
６ ｎ型の横（水平）方向エピタキシャルＳｉ層（１層目の半導体層でソースドレイン領域形成部）
７ ｎ型の横（水平）方向エピタキシャルＳｉ層（１層目の半導体層でチャネル領域形成部）
８ 導電膜（ＷＳｉ、電源線）
９ 埋め込みシリコン酸化膜（ＳｉＯ２）
１０ シリコン窒化膜（Ｓｉ３Ｎ４）
１１ シリコン酸化膜（ＳｉＯ２）
１２ 素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
１３ ｐ型の横（水平）方向エピタキシャルＳｉ層（２層目の半導体層でソースドレイン領域形成部）
１４ ｐ型の横（水平）方向エピタキシャルＳｉ層（２層目の半導体層でチャネル領域形成部）
１５ １層目及び２層目の半導体層のゲート酸化膜（ＳｉＯ２）
１６ａ１層目及び２層目の半導体層の一体化包囲型ゲート電極（ＷＳｉ）
１６ｂ一体化包囲型ゲート電極配線（ＷＳｉ）
１７ ｐ＋型ソース領域
１８ ｐ＋型ドレイン領域
１９ 空孔包囲型シリコン酸化膜（ＳｉＯ２）
２０ 空孔
２１ ｎ＋型ソース領域
２２ ｎ型ソース領域
２３ ｎ型ドレイン領域
２４ ｎ＋型ドレイン領域
２５ 埋め込み導電膜（ＷＳｉ）
２６ 埋め込み導電膜（ＷＳｉ）
２７ サイドウォール（ＳｉＯ２）
２８ 燐珪酸ガラス（ＰＳＧ）膜
２９ シリコン窒化膜（Ｓｉ３Ｎ４）
３０ シリコン酸化膜（ＳｉＯ２）
３１ 下地絶縁膜バリア層（ＴｉＮ）
３２ 素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
３３ ｐ型の横（水平）方向エピタキシャルＳｉ層（３層目の半導体層でソースドレイン領域形成部）
３４ ｐ型の横（水平）方向エピタキシャルＳｉ層（３層目の半導体層でチャネル領域形成部）
３５ バリアメタル（ＴｉＮ）
３６ 導電プラグ（Ｗ）
３７ 埋め込みシリコン酸化膜（ＳｉＯ２）
３８ ３層目の半導体層のゲート酸化膜（ＳｉＯ２）
３９ ３層目の半導体層の包囲型ゲート電極（ＷＳｉ）
４０ ｎ＋型ソース領域
４１ ｎ型ソース領域
４２ ｎ型ドレイン領域
４３ ｎ＋型ドレイン領域
４４ サイドウォール（ＳｉＯ２）
４５ 燐珪酸ガラス（ＰＳＧ）膜
４６ シリコン窒化膜（Ｓｉ３Ｎ４）
４７ バリアメタル（ＴｉＮ）
４８ 導電プラグ（Ｗ）
４９ ＳｉＯＣ膜
５０ バリアメタル（ＴａＮ）
５１ １層目のＣｕ配線（Ｃｕシード層含む）
５２ バリア絶縁膜（Ｓｉ３Ｎ４）
５３ ＳｉＯＣ膜
５４ シリコン窒化膜（Ｓｉ３Ｎ４）
５５ ＳｉＯＣ膜
５６ バリアメタル（ＴａＮ）
５７ ２層目のＣｕ配線（Ｃｕシード層含む）
５８ バリア絶縁膜（Ｓｉ３Ｎ４）
５９ シリコン窒化膜（Ｓｉ３Ｎ４）
６０ ｎ型の縦（垂直）方向エピタキシャルＳｉ層
６１ 選択化学気相成長導電膜（Ｗ）
６２ シリコン酸化膜（ＳｉＯ２）
６３ 下地絶縁膜のバリア層（ＴｉＮ）
６４ シリコン窒化膜（Ｓｉ３Ｎ４）
６５ ｐ型の縦（垂直）方向エピタキシャルＳｉ層
６６ 選択化学気相成長導電膜（Ｗ）
６７ ｐ型の横（水平）方向エピタキシャルＳｉ層
６８ シリコン酸化膜（ＳｉＯ２）
６９ シリコン酸化膜（ＳｉＯ２）
７０ シリコン窒化膜（Ｓｉ３Ｎ４）
７１ シリコン窒化膜（Ｓｉ３Ｎ４）
７２ ｐ型の横（水平）及び縦（垂直）方向エピタキシャルＳｉ層
７３ 選択化学気相成長導電膜（Ｗ）
７４ シリコン酸化膜（ＳｉＯ２）
７５ シリコン酸化膜（ＳｉＯ２）
７６ シリコン窒化膜（Ｓｉ３Ｎ４）
７７ ｐ型の縦（垂直）方向エピタキシャルＳｉ層（縦型のＭＩＳ電界効果トランジスタの柱状構造半導体層でソースドレイン領域及びチャネル領域形成部）
７８ 縦型のＭＩＳ電界効果トランジスタのゲート酸化膜（ＳｉＯ２）
７９ 縦型のＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）
８０ 縦型のＭＩＳ電界効果トランジスタのｎ＋型ソース領域
８１ 縦型のＭＩＳ電界効果トランジスタのｎ型ソース領域
８２ 縦型のＭＩＳ電界効果トランジスタのｎ型ドレイン領域
８３ 縦型のＭＩＳ電界効果トランジスタのｎ＋型ドレイン領域
８４ ｎ型の横（水平）方向エピタキシャルＳｉＧｅ層（１層目の半導体層でソースドレイン領域形成部）
８５ ｎ型の横（水平）方向エピタキシャル歪みＳｉ層（１層目の半導体層でチャネル領域形成部）
８６ ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（２層目の半導体層でソースドレイン領域形成部）
８７ ｐ型の横（水平）方向エピタキシャル歪みＳｉ層（２層目の半導体層でチャネル領域形成部）
８８ ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（３層目の半導体層でソースドレイン領域形成部）
８９ ｐ型の横（水平）方向エピタキシャル歪みＳｉ層（３層目の半導体層でチャネル領域形成部） 1 p-type silicon (Si) substrate 2 silicon nitride film (Si 3 N 4 )
3 Silicon oxide film (SiO 2 )
4 Underlying insulating film barrier layer (TiN)
5 Silicon nitride film (Si 3 N 4 ) in element isolation region
6 n-type lateral (horizontal) epitaxial Si layer (the first semiconductor layer is the source / drain region forming portion)
7 n-type lateral (horizontal) epitaxial Si layer (channel region forming portion in the first semiconductor layer)
8 Conductive film (WSi, power line)
9 Embedded silicon oxide film (SiO 2 )
10 Silicon nitride film (Si 3 N 4 )
11 Silicon oxide film (SiO 2 )
12 Silicon nitride film in element isolation region (Si 3 N 4 )
13 p-type lateral (horizontal) direction epitaxial Si layer (source / drain region forming portion in the second semiconductor layer)
14 p-type lateral (horizontal) epitaxial Si layer (channel region forming portion in the second semiconductor layer)
15 Gate oxide films (SiO 2 ) of the first and second semiconductor layers
16a Integrated surrounding gate electrode (WSi) of first and second semiconductor layers
16b integrated surrounding gate electrode wiring (WSi)
17 p + type source region 18 p + type drain region 19 Hole-enclosed silicon oxide film (SiO 2 )
20 Void 21 n + type source region 22 n type source region 23 n type drain region 24 n + type drain region 25 buried conductive film (WSi)
26 Embedded conductive film (WSi)
27 Side wall (SiO 2 )
28 Phosphorsilicate glass (PSG) film 29 Silicon nitride film (Si 3 N 4 )
30 Silicon oxide film (SiO 2 )
31 Underlying insulating film barrier layer (TiN)
32 Silicon nitride film in element isolation region (Si 3 N 4 )
33 p-type lateral (horizontal) epitaxial Si layer (source / drain region forming portion in the third semiconductor layer)
34 p-type lateral (horizontal) direction epitaxial Si layer (third semiconductor layer and channel region forming portion)
35 Barrier metal (TiN)
36 Conductive plug (W)
37 Embedded silicon oxide film (SiO 2 )
38 Gate oxide film (SiO 2 ) of the third semiconductor layer
39 Surrounding gate electrode (WSi) of third semiconductor layer
40 n + type source region 41 n type source region 42 n type drain region 43 n + type drain region 44 Side wall (SiO 2 )
45 Phosphorsilicate glass (PSG) film 46 Silicon nitride film (Si 3 N 4 )
47 Barrier metal (TiN)
48 Conductive plug (W)
49 SiOC film 50 Barrier metal (TaN)
51 First layer Cu wiring (including Cu seed layer)
52 Barrier insulating film (Si 3 N 4 )
53 SiOC film 54 Silicon nitride film (Si 3 N 4 )
55 SiOC film 56 Barrier metal (TaN)
57 Second layer Cu wiring (including Cu seed layer)
58 Barrier insulating film (Si 3 N 4 )
59 Silicon nitride film (Si 3 N 4 )
60 n-type vertical (vertical) epitaxial Si layer 61 selective chemical vapor deposition conductive film (W)
62 Silicon oxide film (SiO 2 )
63 Underlayer insulating film barrier layer (TiN)
64 Silicon nitride film (Si 3 N 4 )
65 p-type vertical (vertical) epitaxial Si layer 66 selective chemical vapor deposition conductive film (W)
67 p-type lateral (horizontal) direction epitaxial Si layer 68 silicon oxide film (SiO 2 )
69 Silicon oxide film (SiO 2 )
70 Silicon nitride film (Si 3 N 4 )
71 Silicon nitride film (Si 3 N 4 )
72 p-type lateral (horizontal) and vertical (vertical) direction epitaxial Si layer 73 selective chemical vapor deposition conductive film (W)
74 Silicon oxide film (SiO 2 )
75 Silicon oxide film (SiO 2 )
76 Silicon nitride film (Si 3 N 4 )
77 p-type vertical (vertical) direction epitaxial Si layer (vertical MIS field effect transistor columnar structure semiconductor layer, source / drain region and channel region forming portion)
78 Gate oxide film (SiO 2 ) of vertical MIS field effect transistor
79 Vertical MIS Field Effect Transistor Surrounding Gate Electrode (WSi)
80 n + type source region of vertical MIS field effect transistor 81 n type source region of vertical MIS field effect transistor 82 n type drain region of vertical MIS field effect transistor 83 n of vertical MIS field effect transistor + Type drain region 84 n-type lateral (horizontal) direction epitaxial SiGe layer (the first semiconductor layer is the source / drain region forming portion)
85 n-type lateral (horizontal) direction epitaxial strained Si layer (channel region forming portion in the first semiconductor layer)
86 p-type lateral (horizontal) direction epitaxial SiGe layer (the second semiconductor layer is the source / drain region forming portion)
87 p-type lateral (horizontal) epitaxial strained Si layer (channel region forming portion in the second semiconductor layer)
88 p-type lateral (horizontal) epitaxial SiGe layer (third semiconductor layer, source / drain region forming portion)
89 p-type lateral (horizontal) direction epitaxial strained Si layer (channel region forming portion in the third semiconductor layer)

Claims (4)

一部に空孔を有する第１の層間絶縁膜を介して積層された１層目の半導体層及び２層目の半導体層の一部の全周囲を、ゲート絶縁膜を介して一体化して包囲した、全周囲等しいゲート長からなる第１のゲート電極（一体化包囲型ゲート電極）を有し、前記第１のゲート電極に自己整合して前記１層目の半導体層及び前記２層目の半導体層にそれぞれ設けられたソースドレイン領域を備えた一導電型の第１のＭＩＳ電界効果トランジスタ及び反対導電型の第２のＭＩＳ電界効果トランジスタと、さらに第２の層間絶縁膜を介して積層された３層目の半導体層の一部の全周囲を、ゲート絶縁膜を介して包囲した、全周囲等しいゲート長からなる第２のゲート電極（包囲型ゲート電極）を有し、前記第２のゲート電極に自己整合して前記３層目の半導体層に設けられたソースドレイン領域を備えた一導電型あるいは反対導電型の第３のＭＩＳ電界効果トランジスタとが、絶縁膜を介して半導体基板上に設けられていることを特徴とする半導体装置。 Surrounding the entire periphery of a part of the first semiconductor layer and the second semiconductor layer stacked via a first interlayer insulating film partially having a hole through a gate insulating film A first gate electrode (integrated enclosure type gate electrode) having an equal gate length around the entire periphery, and is self-aligned with the first gate electrode to form the first semiconductor layer and the second layer. A first MIS field effect transistor of one conductivity type and a second MIS field effect transistor of opposite conductivity type each provided with a source / drain region provided in the semiconductor layer, and further laminated via a second interlayer insulating film. And a second gate electrode (enclosed gate electrode) having a gate length surrounding the entire circumference of a part of the third semiconductor layer, the gate electrode being surrounded by a gate insulating film. Self-aligned with the gate electrode A semiconductor device characterized in that a third MIS field effect transistor of one conductivity type or opposite conductivity type provided with a source / drain region provided in a body layer is provided on a semiconductor substrate via an insulating film . 前記第３のＭＩＳ電界効果トランジスタの替りに、前記３層目の半導体層上に設けられた柱状構造の半導体層の一部の全側面を、ゲート絶縁膜を介して包囲した、全側面等しいゲート長からなる第３のゲート電極（包囲型ゲート電極）を有し、前記柱状構造の半導体層の上部及び下部に互いに離間して設けられたソースドレイン領域を備えた一導電型あるいは反対導電型の縦型のＭＩＳ電界効果トランジスタからなる第４のＭＩＳ電界効果トランジスタが設けられていることを特徴とする請求項１に記載の半導体装置。   Instead of the third MIS field-effect transistor, a gate having an equal side surface, in which all side surfaces of a part of a columnar structure semiconductor layer provided on the third semiconductor layer are surrounded by a gate insulating film One or opposite conductivity type having a third gate electrode (enclosed gate electrode) having a length and having source / drain regions spaced apart from each other above and below the semiconductor layer having the columnar structure The semiconductor device according to claim 1, wherein a fourth MIS field effect transistor including a vertical MIS field effect transistor is provided. 前記第１のＭＩＳ電界効果トランジスタのドレイン領域（あるいはソース領域）、前記第２のＭＩＳ電界効果トランジスタのドレイン領域（あるいはソース領域）及び前記第３あるいは第４のＭＩＳ電界効果トランジスタのドレイン領域（あるいはソース領域）が垂直方向に埋め込まれた導電膜により側面接続されていることを特徴とする請求項１あるいは請求項２に記載の半導体装置。   The drain region (or source region) of the first MIS field effect transistor, the drain region (or source region) of the second MIS field effect transistor and the drain region (or the third or fourth MIS field effect transistor) 3. The semiconductor device according to claim 1, wherein the source region is side-connected by a conductive film buried in a vertical direction. 前記第１及び第２のＭＩＳ電界効果トランジスタ２組により情報保持用のフリップフロップを構成し、前記第３あるいは第４のＭＩＳ電界効果トランジスタ２個により読み出しあるいは書き込み用のワードトランジスタを構成し、適宜接続して半導体記憶装置を形成していることを特徴とする請求項１あるいは請求項２あるいは請求項３に記載の半導体装置。   The two sets of the first and second MIS field effect transistors constitute an information holding flip-flop, and the two third or fourth MIS field effect transistors constitute a read or write word transistor. 4. The semiconductor device according to claim 1, wherein the semiconductor device is connected to form a semiconductor memory device.
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