JP2003068883A - Semiconductor storage device - Google Patents

Semiconductor storage device

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JP2003068883A
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Hidetoshi Iwai
秀俊 岩井
剛 橋本
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株式会社日立製作所
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    • H01L27/1104Static random access memory structures the load element being a MOSFET transistor

Abstract

PROBLEM TO BE SOLVED: To reduce a memory cell size of an SRAM.
SOLUTION: The memory cell of the SRAM has a transfer MISFET, a drive MISFET and a load MISFET in such a manner that the load MISFET is formed on an upper part of the drive MISFET. The load MISFET has a vertical structure in which a gate electrode 23 is disposed on a side face of a laminated structure P extended in the direction perpendicular to a main surface of a semiconductor substrate 1 via a gate insulating film 22. The structure P has a polycrystal silicon film in which a lower semiconductor layer 13, an intermediate semiconductor layer 14 and an upper semiconductor layer 15 are sequentially laminated in the order from the lower layer.
COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、半導体記憶装置に関し、特に、メモリセルを構成するMISトランジスタの一部を立体構造型のMISFETで構成した半導体記憶装置に適用して有効な技術に関する。 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to a semiconductor memory device, particularly, a semiconductor memory device constitutes a part of a MIS transistor constituting a memory cell in MISFET conformational type It relates to a technique effectively applied to. 【0002】 【従来の技術】汎用の大容量半導体記憶装置の一種であるSRAM(Static Random Access Memory)は、一般に4個のnチャネル型MISFETと2個のpチャネル型MISFETとでメモリセルを構成している。 [0002] SRAM is a type of general-purpose large-capacity semiconductor memory device (Static Random Access Memory) is generally a memory cell in the four n-channel type MISFET and two p-channel type MISFET doing. しかし、この種のいわゆる完全CMOS型SRAMは、半導体基板の主面に6個のMISFETを平面的に配置するので、メモリセルサイズの縮小が困難である。 However, so-called full CMOS type SRAM of this kind, since placing six MISFET dimensionally on the main surface of the semiconductor substrate, reduction in memory cell size is difficult. 【0003】そこで、例えば特開平8−88328号公報や、特開平5−206394号公報に記載されているように、メモリセルを構成するMISFETの一部を縦型構造のMISFETで構成することによって、メモリセルサイズの縮小を図る技術が提案されている。 [0003] Therefore, for example, JP-A-8-88328 discloses, as described in JP-A-5-206394, by constituting a part of a MISFET for a memory cell in MISFET vertical structure a technique for achieving a reduction in memory cell size is proposed. しかし、これらの公報に記載された縦型構造のMISFET However, MISFET of a vertical structure described in these publications
は、本願発明による縦型構造のMISFETとは構造が異なっている。 Is different in structure from the MISFET of a vertical structure according to the present invention. 【0004】 【発明が解決しようとする課題】メモリセルのサイズは、メモリセルを構成するトランジスタの数によって律速される。 [0004] The size of the memory cell [0005] is limited by the number of transistors constituting the memory cell. 例えば前述した4個のnチャネル型MISF For example, four n-channel type MISF described above
ETと2個のpチャネル型MISFETを半導体基板上に並べて配置する完全CMOS型SRAMの場合は、トランジスタ6個分のスペースを必要する。 For complete CMOS type SRAM to arrange the ET and two p-channel type MISFET on a semiconductor substrate, which requires a space of transistor 6 min. また、この完全CMOS型SRAMは、nチャネル型MISFETとpチャネル型MISFETとを分離するウエル分離領域が必要となるので、メモリセルサイズを縮小しようとすると、ラッチアップによるメモリセル特性の劣化という問題も生じる。 Moreover, the complete CMOS type SRAM, since the well isolation region for separating the n-channel type MISFET and a p-channel type MISFET is required, an attempt to reduce the memory cell size, a problem of deterioration of the memory cell characteristics due to latchup also occur. 【0005】本発明の目的は、微細化が容易な立体構造型のメモリセルを有する半導体記憶装置を提供することにある。 An object of the present invention is to provide a semiconductor memory device having an easy conformation type memory cell is miniaturized. 【0006】本発明の他の目的は、SRAMのメモリセルサイズを縮小することのできる技術を提供することにある。 Another object of the present invention is to provide a technique capable of reducing the memory cell size of the SRAM. 【0007】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 [0007] The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings. 【0008】 【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要について説明すれば、 [0008] [Means for Solving the Problems] Among the inventions disclosed in this application will be an overview of the typical,
次のとおりである。 It is as follows. 【0009】本発明のSRAMは、メモリセルを構成する一対の転送用MISFET、一対の駆動用MISFE [0009] SRAM of the present invention, a pair of transfer MISFET for a memory cell, MISFET for a pair of drive
T、または一対の負荷用MISFETのいずれかを、半導体基板の主面に垂直な方向に延在する積層構造体に形成されたソース、チャネル領域およびドレインと、前記積層構造体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する縦型構造のMISFETで構成し、この縦型構造のMISFETを、前記メモリセルを構成する他のMISFETの上部に形成するものである。 T gate or any pair of load MISFET, a source formed on the laminated structure extending in a direction perpendicular to the main surface of the semiconductor substrate, a channel region and a drain, the side wall portion of the laminated structure, composed of MISFET of a vertical structure having a gate electrode formed through an insulating film, a MISFET of the vertical structure, and forms the upper portion of the other MISFET constituting the memory cell. 【0010】 【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて詳細に説明する。 DETAILED DESCRIPTION OF THE INVENTION Hereinafter, will be described in detail with reference to embodiments of the present invention with reference to the drawings. なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。 In all the drawings for describing the embodiments, members having the same function are denoted by the same reference numerals, and description thereof is not repeated. 【0011】(実施の形態1)図1は、本発明の一実施の形態であるSRAMのメモリセルの等価回路図である。 [0011] (Embodiment 1) FIG. 1 is an equivalent circuit diagram of a memory cell of an SRAM according to an embodiment of the present invention. SRAMのメモリセルは、一対の相補性データ線(BLT、BLB)とワード線(WL)との交差部に配置された一対の駆動用MISFET(MN 3 、MN 4 )、 SRAM memory cell comprises a pair of complementary data lines (BLT, BLB) a pair of drive MISFET arranged at the intersection between the word line (WL) (MN 3, MN 4),
一対の負荷用MISFET(MP 1 、MP 2 )および一対の転送用MISFET(MN 1 、MN 2 )によって構成されている。 It is constituted by a pair of the load MISFET (MP 1, MP 2) and a pair of transfer MISFET (MN 1, MN 2) . 【0012】転送用MISFET(MN 1 、MN 2 )および駆動用MISFET(MN 3 、MN 4 )はnチャネル型MISFETで構成され、負荷用MISFET(M [0012] transfer MISFET (MN 1, MN 2) and the driving MISFET (MN 3, MN 4) is composed of n-channel type MISFET, load MISFET (M
1 、MP 2 )はpチャネル型MISFETで構成されている。 P 1, MP 2) is composed of a p-channel type MISFET. すなわち、メモリセルは、4個のnチャネル型M That is, the memory cell includes four n-channel type M
ISFET(MN 1 〜MN 4 )と2個のpチャネル型MI ISFET (MN 1 ~MN 4) and two p-channel type MI
SFET(MP 1 、MP 2 )とを使った完全CMOS型で構成されている。 It is composed of SFET (MP 1, MP 2) and full CMOS type using. 完全CMOS型メモリセルは、4個のnチャネル型MISFETと2個の高抵抗負荷素子とを使った負荷抵抗型メモリセルに比べて待機時のリーク電流が少ないため、消費電力が低いという特徴を備えている。 The complete CMOS type memory cell, four for n-channel type MISFET and a small leakage current during standby compared to the load resistor type memory cell using a two high-resistance load elements, characterized the power consumption is low It is provided. 【0013】メモリセルを構成する上記6個のMISF [0013] The 6 constituting the memory cell pieces of MISF
ETのうち、駆動用MISFETMN 3および負荷用M Of ET, M for driving MISFETMN 3 and the load
ISFETMP 1は第1のインバータINV 1を構成し、 ISFETMP 1 constitutes a first inverter INV 1,
駆動用MISFETMN 4および負荷用MISFETM Driving MISFETMN 4 and the load for MISFETM
2は第2のインバータINV P 2 is the second of the inverter INV 2を構成している。 Constitute the 2. これら一対のインバータINV 1 、INV 2はメモリセル内で交差結合され、1ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。 The pair of inverters INV 1, INV 2 are cross-coupled in a memory cell, constitute a flip-flop circuit as an information storage unit for storing one bit of information. 【0014】上記フリップフロップ回路の一方の入出力端子は、転送用MISFETMN 1のソース、ドレインの一方に接続され、もう一方の入出力端子は、転送用M [0014] One output terminal of the flip-flop circuit, the source of the transfer MISFETMN 1, is connected to one of the drain, the other input and output terminals, transfer M
ISFETMN 2のソース、ドレインの一方に接続されている。 ISFETMN 2 source, is connected to one of the drain. 転送用MISFETMN 1のソース、ドレインの他方は、データ線BLTに接続され、転送用MISF The source of the transfer MISFETMN 1, the other of the drain is connected to the data line BLT, transfer MISF
ETMN 2のソース、ドレインの他方は、データ線BL ETMN 2 of the source, and the other of the drain, the data line BL
Bに接続されている。 It is connected to the B. また、フリップフロップ回路の一端(2個の負荷用MISFETMP 1 、MP 2のそれぞれのソース、ドレインの一方)は、例えば3Vの電源電圧(Vdd)に接続され、他端(2個の駆動用MISFE The flip-flop circuit end (two each source of the load MISFETMP 1, MP 2, one of the drain) of, for example, is connected to the power supply voltage of 3V (Vdd), the other end (two drive MISFE
TMP 1 、MP 2のそれぞれのソース、ドレインの一方) Each source of TMP 1, MP 2, one of the drain)
は、例えば0VのGND電圧に接続されている。 It is, for example, connected to the GND voltage of 0V. 【0015】図2は、上記SRAMのメモリセルを示す平面図、図3は、図2のA−A'線に沿った断面図、図4は、図2のB−B'線に沿った断面図である。 [0015] Figure 2 is a plan view showing a memory cell of the SRAM, 3, A-A 'of FIG. 2 a cross-sectional view along the line, Figure 4 is a B-B' of FIG. 2 taken along the line it is a cross-sectional view. 【0016】メモリセルを構成する6個のMISFET [0016] The six MISFET constituting a memory cell
は、p型単結晶シリコンからなる半導体基板(以下、基板という)1の主面に形成されている。 A semiconductor substrate made of p-type single crystal silicon (hereinafter, referred to as substrate) are formed on a main surface. nチャネル型M n-channel type M
ISFETで構成される転送用MISFET(MN 1 Transfer MISFET consists of ISFET (MN 1,
MN 2 )および駆動用MISFET(MN 3 、MN 4 MN 2) and the driving MISFET (MN 3, MN 4)
は、p型ウエル4の活性領域Lに形成されている。 It is formed in the active region L of the p-type well 4. 転送用MISFET(MN 1 、MN 2 )は、ゲート絶縁膜5、 Transfer MISFET (MN 1, MN 2), the gate insulating film 5,
ワード線WLと一体に構成されたゲート電極6aおよび一対のn型半導体領域7(ソース、ドレイン)を有しており、駆動用MISFET(MN 3 、MN 4 )は、ゲート絶縁膜5、ゲート電極6bおよび一対のn型半導体領域7(ソース、ドレイン)を有している。 Word lines WL and the gate electrode 6a and a pair of n-type formed integrally semiconductor region 7 (source, drain) has a driving MISFET (MN 3, MN 4), the gate insulating film 5, a gate electrode 6b, and a pair of n-type semiconductor region 7 (source and drain) and a. ゲート絶縁膜5 The gate insulating film 5
は、酸化シリコン膜で構成され、ゲート電極6a(ワード線WL)およびゲート電極6bは、p型の多結晶シリコン膜で構成されている。 It is composed of a silicon oxide film, the gate electrode 6a (word line WL) and the gate electrode 6b is composed of p-type polycrystalline silicon film. 転送用MISFETMN 1の一方の半導体領域7は、データ線BLTに接続され、転送用MISFETMN 2の一方の半導体領域7は、データ線BLBに接続されている。 One semiconductor region 7 of the transfer MISFETMN 1 is connected to the data line BLT, one semiconductor region 7 of the transfer MISFETMN 2 is connected to the data line BLB. 【0017】pチャネル型MISFETで構成される負荷用MISFET(MP 1 、MP 2 )は、駆動用MISF The load MISFET formed of a p-channel type MISFET (MP 1, MP 2) is driving MISF
ET(MN 3 、MN 4 )の上部に形成されている。 ET (MN 3, MN 4) are formed on top of. 負荷用MISFET(MP 1 、MP 2 )のそれぞれは、基板1の主面に垂直な方向に延在する積層構造体Pの側面にゲート絶縁膜22を介してゲート電極23を配置した縦型構造を有している。 Each of the load MISFET (MP 1, MP 2) , a vertical structure in which a gate electrode 23 on the side surfaces of the laminated structure P extending in a direction perpendicular to the main surface of the substrate 1 through a gate insulating film 22 have. 積層構造体Pは多結晶シリコン膜で構成され、下層から順に下層半導体層13、中間半導体層14および上層半導体層15を積層した構成になっている。 Layered structure P is composed of polycrystalline silicon film, which is in this order from below the lower semiconductor layer 13, the configuration in which the intermediate semiconductor layer 14 and the upper semiconductor layer 15 are stacked. 下層半導体層13は、負荷用MISFET(M Lower semiconductor layer 13, load MISFET (M
1 、MP 2 )のソースを構成し、その下部の局所配線1 P 1, MP 2) sources constitute the, local wiring thereunder 1
1に電気的に接続されている。 It is electrically connected to one. また、上層半導体層15 Also, the upper semiconductor layer 15
は、負荷用MISFET(MP 1 、MP 2 )のドレインを構成し、その上部の電源配線18に電気的に接続されている。 Constitutes the drain of the load MISFET (MP 1, MP 2) , is electrically connected to the power source line 18 on its top. 中間半導体層14は、負荷用MISFET(MP The intermediate semiconductor layer 14, load MISFET (MP
1 、MP 2 )のチャネル領域を構成し、実質的に負荷用M 1, MP 2) constitutes a channel region of, M for substantially load
ISFET(MP 1 、MP 2 )の基板を構成している。 It constitutes a substrate of ISFET (MP 1, MP 2) . 【0018】次に、上記メモリセルのより詳細な構造をその製造方法と共に説明する。 [0018] Next, a more detailed structure of the memory cell with a manufacturing method thereof. なお、メモリセルの製造方法を説明する図のうち、符号A−A'を付した断面図は、前記図2のA−A'線に沿った断面に対応する図、 Among the views for explaining a manufacturing method of the memory cell, reference numeral A-A 'sectional view marked with are, A-A of FIG. 2' corresponds to a section taken along a line drawing,
符号B−B'を付した断面図は、前記図2のB−B'線に沿った断面に対応する図である。 Code cross section B-B 'showing marked with are, B-B of FIG. 2' is a view corresponding to a section taken along the line. また、平面図には主としてメモリセルを構成する導電層を示し、導電層間を絶縁する絶縁膜の図示は省略する。 Also, mainly shows a conductive layer constituting the memory cell, shown in the insulating film for insulating the conductive layers in the plan view will be omitted. 【0019】まず、図5、図6および図7に示すように、例えばp型の単結晶シリコンからなる基板1の主面の素子分離領域に素子分離溝2を形成する。 Firstly, as shown in FIGS. 5, 6 and 7, to form an isolation trench 2 in the element isolation region of the principal surface of the substrate 1 made of, for example, p-type single crystal silicon. 素子分離溝2は、基板1の主面をエッチングして溝を形成し、続いてこの溝の内部を含む基板1上にCVD法で酸化シリコン膜3を堆積した後、溝の外部の不要な酸化シリコン膜3を化学機械研磨(Chemical Mechanical Polishing;C Isolation trench 2, a groove a main surface of the substrate 1 is etched, followed after depositing a silicon oxide film 3 by a CVD method on the substrate 1 including the inside of this groove, unwanted grooves in the external chemical mechanical polishing the silicon oxide film 3 (chemical mechanical polishing; C
MP)法で研磨、除去することによって形成する。 Polishing with MP) method to form by removing. この素子分離溝2を基板1に形成することにより、素子分離溝2によって周囲を規定された領域が活性領域Lとなる。 By forming the element isolation trench 2 in the substrate 1, the region defined around the device isolation trench 2 becomes an active region L. 【0020】次に、図8および図9に示すように、基板1にリン(P)をイオン注入した後、基板1を熱処理してリンを基板1中に拡散させることによって、p型ウエル4を形成する。 Next, as shown in FIGS. 8 and 9, after the phosphorus (P) ions are implanted into the substrate 1 by diffusing phosphorus into the substrate 1 by heat-treating the substrate 1, p-type well 4 to form. 続いて、基板1を湿式酸化することにより、活性領域Lの表面に酸化シリコン膜からなるゲート絶縁膜5を形成する。 Then, by the substrate 1 is wet oxidized to form a gate insulating film 5 made of a silicon oxide film on the surface of the active region L. 【0021】次に、図10、図11および図12に示すように、基板1上に転送用MISFET(MN 1 、M Next, as shown in FIGS. 10, 11 and 12, transfer MISFET on the substrate 1 (MN 1, M
2 )のゲート電極6aおよび駆動用MISFET(M The gate electrode 6a and the drive MISFET of N 2) (M
3 、MN 4 )のゲート電極6bを形成する。 N 3, to form the gate electrode 6b of the MN 4). 転送用MI Transfer MI
SFET(MN 1 、MN 2 )のゲート電極6aは、活性領域L以外の領域でワード線WLを構成する。 The gate electrode 6a of the SFET (MN 1, MN 2) constitutes a word line WL in a region other than the active region L. ゲート電極6a(ワード線WL)およびゲート電極6bは、基板1 The gate electrode 6a (word line WL) and the gate electrode 6b, the substrate 1
上にCVD法で多結晶シリコン膜を堆積し、続いてフォトレジスト膜をマスクにしたドライエッチングで多結晶シリコン膜をパターニングすることによって形成する。 Depositing a polycrystalline silicon film by the CVD method above, followed by forming by patterning the polycrystalline silicon film by dry etching using a photoresist film as a mask.
この多結晶シリコン膜にはその堆積時にホウ素(B)を導入し、その導電型をp型とする。 This polycrystalline silicon film by introducing boron (B) at the time of deposition, to the conductivity type as p type. 【0022】次に、図13および図14に示すように、 Next, as shown in FIGS. 13 and 14,
p型ウエル4にリン(P)またはヒ素(As)をイオン注入することによって、n型半導体領域7を形成する。 Phosphorus (P) or arsenic (As) is ion implanted into the p-type well 4 to form an n-type semiconductor region 7.
n型半導体領域7の一部は、転送用MISFET(MN Part of the n-type semiconductor region 7, the transfer MISFET (MN
1 、MN 2 )のソース、ドレインを構成し、他の一部は駆動用MISFET(MN 3 、MN 4 )のソース、ドレインを構成する。 1, MN 2) sources, constitutes the drain, the other part constituting the source, the drain of the driving MISFET (MN 3, MN 4) . ここまでの工程により、nチャネル型MI By the steps up to here, n-channel type MI
SFETで構成された2個の転送用MISFET(MN Two of the transfer MISFET, which is composed of SFET (MN
1 、MN 2 )および2個の駆動用MISFET(MN 3 1, MN 2) and two drive MISFET (MN 3,
MN 4 )が完成する。 MN 4) is completed. 【0023】次に、図15、図16および図17に示すように、基板1上にCVD法で酸化シリコン膜8を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜8の一部をドライエッチングすることにより、駆動用MISFET(MN 3 、MN 4 )のそれぞれのゲート電極6bの上部にコンタクトホール9を形成する。 Next, FIG. 15, as shown in FIGS. 16 and 17, after depositing a silicon oxide film 8 on the substrate 1 by the CVD method, a portion of the silicon oxide film 8 using the photoresist film as a mask by dry etching, the contact hole 9 is formed in the top of each gate electrode 6b of the driving MISFET (MN 3, MN 4) . 【0024】次に、図18および図19に示すように、 Next, as shown in FIGS. 18 and 19,
コンタクトホール9の内部にバリアメタル層10を形成する。 In the contact hole 9 to form the barrier metal layer 10. バリアメタル層10を形成するには、例えばコンタクトホール9の内部を含む酸化シリコン膜8上にスパッタリング法またはCVD法でTiN膜を堆積し、続いて酸化シリコン膜8の上部のTiN膜をエッチバックして除去する。 To form the barrier metal layer 10 is, for example, is deposited TiN film by a sputtering method or a CVD method on the silicon oxide film 8 including the inside of the contact hole 9, followed by etching back the upper part of the TiN film of the silicon oxide film 8 and removed. 【0025】次に、図20、図21および図22に示すように、酸化シリコン膜8の上部に一対の局所配線1 Next, FIG. 20, as shown in FIGS. 21 and 22, a pair of local wiring on the silicon oxide film 8 1
1、11を形成する。 To form a 1 and 11. 局所配線11、11は、酸化シリコン膜8の上部にCVD法で多結晶シリコン膜を堆積し、続いてフォトレジスト膜をマスクにしたドライエッチングで多結晶シリコン膜をパターニングすることによって形成する。 Local interconnection 11 and 11, a polycrystalline silicon film by the CVD method on the silicon oxide film 8, followed by forming by patterning the polycrystalline silicon film by dry etching using a photoresist film as a mask. 局所配線11、11は、後に形成されるpチャネル型負荷用MISFET(MP 1 、MP 2 )のソースとなるp型の下層半導体層12と電気的に接続されるので、上記多結晶シリコン膜にはその堆積時にホウ素(B)を導入し、その導電型をp型とする。 Local interconnection 11 and 11, p-channel type load MISFET (MP 1, MP 2) to be formed later source to become the p-type is connected the lower semiconductor layer 12 and electrically in, in the polycrystalline silicon film introduces boron (B) at the time of deposition, to the conductivity type as p type. 【0026】上記一対の局所配線11、11の一方は、 [0026] One of the pair of local interconnect 11, 11,
コンタクトホール9を通じて駆動用MISFETMN 3 MISFETMN drive through the contact hole 9 3
のドレイン(n型半導体領域7)および駆動用MISF The drain (n-type semiconductor region 7) and the driving MISF
ETMN 4のゲート電極6bに電気的に接続される。 It is electrically connected to the gate electrode 6b of ETMN 4. また、局所配線11、11の他方は、コンタクトホール9 The other local interconnection 11 and 11, the contact hole 9
を通じて駆動用MISFETMN 4のドレイン(n型半導体領域7)および駆動用MISFETMN 3のゲート電極6bに電気的に接続される。 It is electrically connected to the gate electrode 6b of the drain (n-type semiconductor region 7) and the driving MISFETMN 3 driving MISFETMN 4 through. p型多結晶シリコンからなる局所配線11とドレイン(n型半導体領域7)とは、コンタクトホール9の内部のバリアメタル層10を介して電気的に接続されるので、両者の間にpn接合が形成されることはない。 The local wiring 11 and the drain of p-type polycrystalline silicon (n-type semiconductor region 7) are electrically connected through the inside of the barrier metal layer 10 of the contact hole 9, pn junction therebetween is It will not be formed. 【0027】次に、図23および図24に示すように、 Next, as shown in FIGS. 23 and 24,
局所配線11、11の上部にCVD法で酸化シリコン膜12を堆積した後、化学機械研磨(CMP)法を用いて酸化シリコン膜12の表面を平坦化する。 After depositing a silicon oxide film 12 by CVD on top of the local interconnection 11 and 11, to flatten the surface of the silicon oxide film 12 by using a chemical mechanical polishing (CMP) method. この研磨は、 This polishing,
局所配線11をストッパに用いて行い、局所配線11の表面が露出したときに研磨を停止する。 It performed using the local interconnection 11 as a stopper to stop the polishing when the surface of the local interconnection 11 is exposed. 【0028】次に、図25および図26に示すように、 Next, as shown in FIGS. 25 and 26,
酸化シリコン膜12の上部にCVD法で3層の多結晶シリコン膜13a、14a、15aを堆積した後、多結晶シリコン膜15aの上部に窒化シリコン膜16を堆積する。 Polycrystalline silicon film 13a having a three-layer by the CVD method on the silicon oxide film 12, 14a, after depositing 15a, the upper portion of the polycrystalline silicon film 15a is deposited a silicon nitride film 16. 多結晶シリコン膜13a、15aには高濃度のホウ素(B)を導入し、その導電型をp型とする。 Polycrystalline silicon film 13a, introduces a high concentration of boron (B) in 15a, to the conductivity type as p type. また、多結晶シリコン膜14aには低濃度のホウ素(B)を導入し、その導電型をp型とする。 Also, the polycrystalline silicon film 14a by introducing a low concentration of boron (B), to the conductivity type as p type. 多結晶シリコン膜13 Polycrystalline silicon film 13
a、14a、15aのホウ素濃度は、その堆積中にホウ素を含むガス(BH 3 )の濃度を変えることによって制御する。 a, 14a, boron concentration 15a is controlled by varying the concentration of the gas (BH 3) containing boron in its deposition. 【0029】次に、図27、図28および図29に示すように、フォトレジスト膜(図示せず)をマスクに用いたドライエッチングで窒化シリコン膜16と3層の多結晶シリコン膜13a、14a、15aとをパターニングする。 Next, FIG. 27, as shown in FIGS. 28 and 29, a photoresist film of dry etching using (not shown) as a mask in the silicon nitride film 16 a three-layer polycrystalline silicon film 13a, 14a , patterning and 15a. 続いて、図30および図31に示すように、酸化シリコン膜12の上部にCVD法で酸化シリコン膜17 Subsequently, as shown in FIGS. 30 and 31, a silicon oxide by a CVD method on the silicon oxide film 12 film 17
を堆積した後、化学機械研磨(CMP)法を用いて酸化シリコン膜17の表面を平坦化する。 After depositing, to flatten the surface of the silicon oxide film 17 by using a chemical mechanical polishing (CMP) method. この研磨は、窒化シリコン膜16をストッパに用いて行い、窒化シリコン膜16の表面が露出したときに研磨を停止する。 This polishing is performed using the silicon nitride film 16 as a stopper to stop the polishing when the surface of the silicon nitride film 16 is exposed. 【0030】次に、図32および図33に示すように、 Next, as shown in FIGS. 32 and 33,
多結晶シリコン膜15aの上部の窒化シリコン膜16を熱リン酸で除去することによって多結晶シリコン膜15 Polycrystalline silicon film 15 to the top of the silicon nitride film 16 of the polycrystalline silicon film 15a by removing by thermal phosphoric acid
aの表面を露出させた後、酸化シリコン膜17の上部にCVD法で多結晶シリコン膜18aを堆積する。 After exposure of the surface of a, depositing a polycrystalline silicon film 18a by the CVD method on the silicon oxide film 17. 多結晶シリコン膜18aには、その堆積時にホウ素(B)を導入し、その導電型をp型とする。 The polycrystalline silicon film 18a, by introducing boron (B) at the time of deposition, to the conductivity type as p type. 【0031】次に、図34、図35および図36に示すように、フォトレジスト膜をマスクに用いたドライエッチングで多結晶シリコン膜18aおよびその下層の多結晶シリコン膜13a、14a、15aをパターニングする。 Next, patterned as shown in FIG. 34, FIGS. 35 and 36, a photoresist film polycrystalline silicon by dry etching using the mask film 18a and the underlying polycrystalline silicon film 13a, 14a, a 15a to. これにより、電源配線18と、下層半導体層13、 Thus, the power supply wiring 18, the lower semiconductor layer 13,
中間半導体層14、上層半導体層15からなる四角柱状の積層構造体Pが形成されると共に、積層構造体Pの対向する2側面と酸化シリコン膜17との間に溝19が形成される。 Intermediate semiconductor layer 14, the laminated structure P quadrangular prism made of an upper semiconductor layer 15 is formed, a groove 19 is formed between the 2 opposing sides of the laminated structure P and the silicon oxide film 17. 【0032】上記積層構造体Pの下層半導体層13は、 The lower semiconductor layer 13 of the laminated structure P is,
負荷用MISFETのソースを構成し、その下部の局所配線11に電気的に接続される。 Constitute the source of load MISFET, it is electrically connected to the local wiring 11 thereunder. また、上層半導体層1 Also, the upper semiconductor layer 1
5は、負荷用MISFETのドレインを構成し、その上部の電源配線18に電気的に接続される。 5 constitutes the drain of the load MISFET, is electrically connected to the power source line 18 on its top. 中間半導体層14は、負荷用MISFETのチャネル領域を構成し、 The intermediate semiconductor layer 14 constitutes the channel region of the load MISFET,
実質的に負荷用MISFETの基板を構成する。 Constituting a substrate of a substantially load MISFET. 【0033】次に、図37、図38および図39に示すように、フォトレジスト膜をマスクにして酸化シリコン膜17をドライエッチングすることにより、一対の局所配線11、11のそれぞれの上部にスルーホール20を形成する。 Next, as shown in FIG. 37, FIGS. 38 and 39, through the silicon oxide film 17 using a photoresist film as a mask by dry etching, in an upper portion of each of the pair of local interconnection 11 and 11 to form a hole 20. 【0034】次に、図40および図41に示すように、 [0034] Next, as shown in FIGS. 40 and 41,
スルーホール20の底部に露出した局所配線11の表面にバリアメタル層21を形成する。 Forming a barrier metal layer 21 on the surface of the local wiring 11 exposed in the bottom portion of the through hole 20. バリアメタル層21 Barrier metal layer 21
を形成するには、例えばスルーホール20を形成するときに使用したフォトレジスト膜をマスクに用い、スパッタリング法またはCVD法でスルーホール20の内部T To form a can, for example, using a photoresist film used in forming the through holes 20 as a mask, the interior T of the through-hole 20 by a sputtering method or a CVD method
iN膜を薄く堆積する。 iN film is a thinly deposited. 【0035】次に、図42および図43に示すように、 Next, as shown in FIGS. 42 and 43,
基板1を熱酸化することによって、多結晶シリコンからなる積層構造体Pおよび電源配線18の表面に膜厚10 The substrate 1 by thermal oxidation, a thickness 10 in the laminated structure P and the surface of the power supply wiring 18 composed of polycrystalline silicon
nm以下の薄い酸化シリコン膜からなる負荷用MISF nm load MISF consisting of a thin silicon oxide film
ETのゲート絶縁膜22を形成する。 Forming a gate insulating film 22 of the ET. 【0036】次に、図44、図45および図46に示すように、負荷用MISFETのゲート電極23を形成する。 Next, as shown in FIG. 44, FIGS. 45 and 46, to form a gate electrode 23 of the load MISFET. ゲート電極23を形成するには、スルーホール20 To form the gate electrode 23, the through-holes 20
および溝19の内部を含む酸化シリコン膜17の上部にCVD法で多結晶シリコン膜を堆積した後、フォトレジスト膜(図示せず)をマスクに用いたドライエッチングで酸化シリコン膜17の上部の多結晶シリコン膜をパターニングする。 And after depositing a polycrystalline silicon film by the CVD method on the silicon oxide film 17 including the inside of the groove 19, the upper portion of the photoresist film by dry etching using (not shown) as a mask the silicon oxide film 17 multi patterning the crystal silicon film. この多結晶シリコン膜には、その堆積時にリン(P)を導入し、その導電型をn型とする。 This polycrystalline silicon film, by introducing phosphorus (P) at the time of deposition, to the conductivity type and n-type. ここまでの工程により、駆動用MISFET(MN 3 、M By the steps up to this, the driving MISFET (MN 3, M
4 )の上部に負荷用MISFET(MP 1 、MP 2 )が形成される。 Upper load MISFET for the N 4) (MP 1, MP 2) is formed. 【0037】次に、図47、図48および図49に示すように、ゲート電極23の上部にCVD法で酸化シリコン膜24を堆積した後、フォトレジスト膜(図示せず) Next, as shown in FIG. 47, FIGS. 48 and 49, after depositing a silicon oxide film 24 by CVD on the gate electrode 23, a photoresist film (not shown)
をマスクに用いて酸化シリコン膜24、17、12、8 Silicon oxide using the mask film 24,17,12,8
をドライエッチングすることにより、転送用MISFE By dry etching, transfer MISFE
T(MN 1 、MN 2 )のソース、ドレインの一方(n型半導体領域7)の上部にコンタクトホール25を形成する。 The source of T (MN 1, MN 2) , the upper portion of one of the drain (n-type semiconductor region 7) to form a contact hole 25. 【0038】その後、酸化シリコン膜24の上部に相補性データ線BLT、BLBを形成することにより、前記図2、図3および図4に示したメモリセルが完成する。 [0038] Then, the complementary data lines BLT on the silicon oxide film 24, by forming a BLB, FIG. 2, the memory cell is completed as shown in FIGS.
相補性データ線BLT、BLBを形成するには、例えばコンタクトホール25の内部を含む酸化シリコン膜24 Complementary data lines BLT, to form a BLB, for example a silicon oxide film 24 including the inside of the contact hole 25
の上部にスパッタリング法でAl合金膜、W膜などのメタル膜を堆積し、続いてフォトレジスト膜をマスクに用いたドライエッチングでメタル膜をパターニングする。 Al alloy film by sputtering on top of, depositing a metal film such as W film, followed by patterning the metal film by dry etching using a photoresist film as a mask. 【0039】このように、本実施形態のSRAMは、駆動用MISFET(MN 3 、MN 4 )の上部に負荷用MI [0039] Thus, SRAM of the present embodiment, load MI on top of the drive MISFET (MN 3, MN 4)
SFET(MP 1 、MP 2 )を配置し、かつ負荷用MIS SFET (MP 1, MP 2) arranged, and MIS for load
FET(MP 1 、MP 2 )を縦型構造のMISFETで構成するので、メモリセルを構成するトランジスタの占有面積を小さくすることができる。 Since constituting the FET (MP 1, MP 2) in MISFET of a vertical structure, it is possible to reduce the area occupied by the transistors constituting the memory cell. 【0040】図50は、nチャネル型の転送用MISF [0040] Figure 50 is a transfer MISF the n-channel type
ET(MN 1 、MN 2 )および駆動用MISFET(MN ET (MN 1, MN 2) and the driving MISFET (MN
3 、MN 4 )をp型ウエルに形成し、pチャネル型の負荷用MISFET(MP 1 、MP 2 )をn型ウエルに形成する従来の完全CMOS型SRAMのメモリセルを示す平面図である。 3, the MN 4) is formed on the p-type well is a plan view showing a memory cell of a conventional full CMOS type SRAM to form a p-channel type load MISFET (MP 1, MP 2) in the n-type well. 図50と前記図2とを比較すれば明らかなように、本実施形態のSRAMは、同一デザインルールで製造される従来の完全CMOS型SRAMに比べてメモリセルサイズが大幅に縮小される。 Figure 50 and as is apparent from the comparison between FIG. 2, SRAM of the present embodiment, the memory cell size is significantly reduced as compared to traditional full CMOS type SRAM which is produced by the same design rule. また、本実施形態のSRAMは、n型ウエルとp型ウエルの分離が不要となることによって、ラッチアップによるメモリ特性の劣化も防止できる。 Further, SRAM of the present embodiment, by separating the n-type well and the p-type well is not necessary, can be prevented the deterioration of memory characteristics by the latch-up. 【0041】上記の例では、メモリセルを構成する6個のトランジスタのうち、一対のpチャネル型負荷用MI [0041] In the above example, among the six transistors constituting a memory cell, MI a pair of p-channel type load
SFET(MP 1 、MP 2 )を縦型構造とした場合について説明したが、一対のnチャネル型転送用MISFET SFET (MP 1, MP 2) has described the case where the set to vertical structure, a pair of n-channel type transfer MISFET
(MN 1 、MN 2 )あるいは一対のnチャネル型駆動用M (MN 1, MN 2) or a pair of n-channel type driving M
ISFET(MN 3 、MN 4 )を縦型構造とし、これを他のMISFETの上部に配置することも可能である。 ISFET the (MN 3, MN 4) a vertical structure, it is also possible to place it on top of the other MISFET. 図51は、nチャネル型転送用MISFET(MN 1 、M Figure 51, n-channel type transfer MISFET (MN 1, M
2 )を縦型構造としたメモリセルの等価回路図である。 N 2) it is an equivalent circuit diagram of a memory cell of a vertical structure. 【0042】なお、一般にMISFETの上部に形成されるMISFETは、基板上に形成されたMISFET [0042] Incidentally, MISFET generally is formed on top of the MISFET is formed on the substrate MISFET
に比べて駆動能力が低下する。 Driving ability is reduced in comparison with. SRAMの場合は、駆動用MISFETの駆動能力を他のMISFETのそれよりも大きく設定する必要があるので、メモリセルの一部を構成するMISFETを他のMISFETの上部に形成する場合は、駆動用MISFETを基板上に形成し、 For SRAM, since the driving ability of the driver MISFET has to be set larger than that of the other MISFET, when forming a MISFET constituting a part of a memory cell on top of the other MISFET is driving the MISFET is formed on a substrate,
駆動能力が小さくて済む負荷用MISFETまたは転送用MISFETを他のMISFETの上部に形成する方がよい。 The load MISFET or transfer MISFET requires drivability is small it is better to form the top of the other MISFET. 【0043】上記の例では、完全CMOS型のメモリセルについて説明したが、一対の負荷用MISFETをデプレッション型MISFETで構成するデプレッション負荷型メモリセルや、負荷用MISFETに代えて多結晶シリコン抵抗を用いる高抵抗負荷型メモリセルの場合も、一部のMISFETを縦型構造で構成することにより、メモリセルサイズの縮小が可能となる。 [0043] In the above example has been described fully CMOS-type memory cell, and a depletion load type memory cells constituting a pair of the load MISFET with depletion type MISFET, using a polycrystalline silicon resistor in place of the load MISFET in the case of the high resistance load type memory cell, by constituting a part of a MISFET in a vertical structure, it is possible to reduce the memory cell size. 【0044】例えば図52は、デプレッション負荷型メモリセルにおいて、一対のデプレッション型負荷用MI [0044] For example, FIG. 52, the depletion load type memory cell, MI a pair of depletion type load
SFET(MP 1 、MP 2 )を縦型構造としたメモリセルの等価回路図、図53は、このメモリセルの概略平面図、図54は、図53のA−A'線に沿った断面図、図55は、図53のB−B'線に沿った断面図である。 SFET (MP 1, MP 2) equivalent circuit diagram of a memory cell of a vertical structure, FIG 53 is a schematic plan view of this memory cell, FIG. 54 is a sectional view taken along the line A-A 'in FIG. 53 FIG 55 is a cross-sectional view taken along the line B-B 'in FIG. 53. また、図56は、デプレッション負荷型メモリセルにおいて、一対のnチャネル型転送用MISFET(MN 1 Further, FIG. 56, the depletion load type memory cell, a pair of n-channel type transfer MISFET (MN 1,
MN 2 )を縦型構造とした場合の等価回路図である。 It is an equivalent circuit diagram in the case where the MN 2) and the vertical structure. また、図57は、高抵抗負荷型メモリセルにおいて、一対のnチャネル型駆動用MISFET(MN 3 、MN 4 )を縦型構造としたメモリセルの等価回路図、図58は、同じく高抵抗負荷型メモリセルにおいて、一対のnチャネル型転送用MISFET(MN 1 、MN 2 )を縦型構造とした場合の等価回路図である。 Further, FIG. 57, the high resistance load type memory cell, a pair of n-channel type driving MISFET (MN 3, MN 4) equivalent circuit diagram of a memory cell of a vertical structure, FIG. 58, also high resistance load in type memory cell is an equivalent circuit diagram of a case where the pair of n-channel type transfer MISFET of (MN 1, MN 2) and the vertical structure. なお、デプレッション負荷型メモリセルや高抵抗負荷型メモリセルの場合も、トランジスタの微細化に伴う駆動能力の低下を抑制する観点からは、駆動用MISFETを基板上に形成する方がよい。 Even if a depletion load type memory cell and the high resistance load type memory cell, from the viewpoint of suppressing a decrease in drivability due to miniaturization of the transistor, it is preferable to form the driver MISFET on a substrate. 【0045】図59および図60は、高抵抗負荷型メモリセルの抵抗部を削除し、転送用MISFETのリークを負荷代わりに用いたメモリセルの等価回路図および概略断面図である。 [0045] FIGS. 59 and 60, removes the resistance of the high resistance load type memory cell is an equivalent circuit diagram and a schematic sectional view of a memory cell using a leakage of the transfer MISFET load instead. この場合は、転送用MISFET(M In this case, the transfer MISFET (M
1 、MP 2 )に負荷代用に機能が必要となるため、転送用MISFET(MP 1 、MP 2 )を、高電圧が伝達可能な縦型構造のpチャネル型MISFETで構成する。 P 1, MP 2) in order to function in load substitute is required, transfer MISFET of (MP 1, MP 2), a high voltage is composed of a p-channel type MISFET of a vertical structure capable of transmitting. この構造は、メモリセルを4個のトランジスタで構成するので、メモリセルサイズの縮小が可能である。 This structure, since the memory cell of four transistors, it is possible to reduce the memory cell size. また、この縦型構造の転送用MISFET(MP 1 、MP 2 )をn Further, the transfer MISFET of the vertical structure (MP 1, MP 2) n
チャネル型駆動用MISFET(MN 3 、MN 4 )の上部に形成することにより、メモリセルサイズをさらに縮小することが可能である。 By forming the upper portion of the channel type driving MISFET (MN 3, MN 4) , it is possible to further reduce the size of the memory cell. 【0046】上記の例では、メモリセルを構成する4個または6個のトランジスタのうち、2個のMISFET [0046] In the above example, among the four or six transistors constituting a memory cell, two MISFET
を縦型構造とする場合について説明したが、4個あるいは6個のMISFETを縦型構造とすることも可能である。 It has been described for the case of a vertical structure, but it is also possible to four or six MISFET and vertical structure. 【0047】例えば図61は、完全CMOS型メモリセルにおいて、一対のpチャネル型負荷用MISFET [0047] For example, FIG. 61, in a complete CMOS type memory cell, a pair of p-channel type load MISFET
(MP 1 、MP 2 )と一対のnチャネル型転送用MISF (MP 1, MP 2) and a pair of n-channel type transfer MISF
ET(MN 1 、MN 2 )とを縦型構造とした場合の等価回路図、図62は、同じく完全CMOS型メモリセルにおいて、一対のpチャネル型負荷用MISFET(M ET (MN 1, MN 2) and the vertical structure and is an equivalent circuit diagram of the case and the FIG. 62, the same complete CMOS type memory cell, a pair of p-channel type load MISFET (M
1 、MP 2 )と一対のnチャネル型駆動用MISFET P 1, MP 2) and a pair of n-channel type driving MISFET
(MN 3 、MN 4 )とを縦型構造とした場合の等価回路図、図63は、同じく完全CMOS型メモリセルにおいて、一対のnチャネル型転送用MISFET(MN 1 (MN 3, MN 4) equivalent circuit diagram, Fig. 63 in the case where the was a vertical structure, in similarly complete CMOS type memory cell, a pair of n-channel type transfer MISFET (MN 1,
MN 2 )と一対のnチャネル型駆動用MISFET(M MN 2) and a pair of n-channel type driving MISFET (M
3 、MN 4 )とを縦型構造とした場合の等価回路図である。 N 3, MN 4) and an equivalent circuit diagram of the case of the vertical structure. 【0048】図64は、デプレッション負荷型メモリセルにおいて、一対のデプレッション型負荷用MISFE [0048] Figure 64, in a depletion load type memory cell, MISFET for a pair of depletion type load
T(MP 1 、MP 2 )と一対のnチャネル型転送用MIS T (MP 1, MP 2) and a pair of n-channel type transfer MIS
FET(MN 1 、MN 2 )とを縦型構造とした場合の等価回路図、図65は、同じくデプレッション負荷型メモリセルにおいて、一対のデプレッション型負荷用MISF FET (MN 1, MN 2) and the vertical equivalent circuit in the case where a structure diagram, and FIG. 65, in the same depletion load type memory cell, MISF a pair of depletion type load
ET(MP 1 、MP 2 )と一対のnチャネル型駆動用MI ET (MP 1, MP 2) and a pair of n-channel type driving MI
SFET(MN 3 、MN 4 )とを縦型構造とした場合の等価回路図、図66は、同じくデプレッション負荷型メモリセルにおいて、一対のnチャネル型転送用MISFE SFET (MN 3, MN 4) and an equivalent circuit in the case where the vertical structure, and FIG. 66, in the same depletion load type memory cell, a pair of n-channel type transfer MISFE
T(MN 1 、MN 2 )と一対のnチャネル型駆動用MIS T (MN 1, MN 2) and a pair of n-channel type drive MIS
FET(MN 3 、MN 4 )とを縦型構造とした場合の等価回路図である。 Is an equivalent circuit diagram in the case where the FET (MN 3, MN 4) and a vertical structure. 【0049】図67は、高抵抗負荷型メモリセルにおいて、一対のnチャネル型転送用MISFET(MN 1 [0049] Figure 67 is in the high resistance load type memory cell, a pair of n-channel type transfer MISFET (MN 1,
MN 2 )と一対のnチャネル型駆動用MISFET(M MN 2) and a pair of n-channel type driving MISFET (M
3 、MN 4 )とを縦型構造とした場合の等価回路図である。 N 3, MN 4) and an equivalent circuit diagram of the case of the vertical structure. 【0050】図68は、完全CMOS型メモリセルにおいて、一対のpチャネル型負荷用MISFET(M [0050] Figure 68, in a complete CMOS type memory cell, a pair of p-channel type load MISFET (M
1 、MP 2 )と一対のnチャネル型転送用MISFET P 1, MP 2) and a pair of n-channel type transfer MISFET
(MN 1 、MN 2 )と一対のnチャネル型駆動用MISF (MN 1, MN 2) and a pair of n-channel type driving MISF
ET(MN 3 、MN 4 )とを縦型構造とした場合の等価回路図、図69は、デプレッション負荷型メモリセルにおいて、一対のデプレッション型負荷用MISFET(M ET (MN 3, MN 4) and an equivalent circuit in the case where the vertical structure, and FIG. 69, in a depletion load type memory cell, a pair of depletion type load MISFET (M
1 、MP 2 )と一対のnチャネル型転送用MISFET P 1, MP 2) and a pair of n-channel type transfer MISFET
(MN 1 、MN 2 )と一対のnチャネル型駆動用MISF (MN 1, MN 2) and a pair of n-channel type driving MISF
ET(MN 3 、MN 4 )とを縦型構造とした場合の等価回路図である。 Is an equivalent circuit diagram in the case where the ET (MN 3, MN 4) and a vertical structure. 【0051】(実施の形態2)本実施形態は、前述した縦型構造のMISFETを使って1トランジスタ/1キャパシタ型のメモリセルを実現した例である。 [0051] (Embodiment 2) This embodiment is an example of realizing the one transistor / one-capacitor type memory cell using a MISFET of a vertical structure described above. 図70 Figure 70
は、このメモリセルの等価回路図、図71は、メモリセルの概略平面図、図72は、図71のA−A'線に沿った断面図である。 Is an equivalent circuit diagram of the memory cell, FIG. 71 is a schematic plan view of a memory cell, FIG. 72 is a sectional view taken along the line A-A 'in FIG. 71. 【0052】図72に示すように、メモリセルMCは、 [0052] As shown in FIG. 72, the memory cell MC,
基板1の溝30に形成された1個の容量素子Cとその上部に形成された1個の選択用MISFET(Qt)とで構成されている。 Is constructed out formed in the groove 30 of the substrate 1 one capacitor C and one selection MISFET formed thereon and (Qt). 選択用MISFETQsは、四角柱状にパターニングされた多結晶シリコン膜からなる積層構造体Pと、積層構造体Pの表面に形成された酸化シリコン膜からなるゲート絶縁膜31と、積層構造体Pの側壁および上部に形成された多結晶シリコン膜からなるゲート電極32(ワード線WL)とによって構成されている。 Selection MISFETQs includes a laminated structure P made of polycrystalline silicon film patterned in a square pillar, a gate insulating film 31 made of a silicon oxide film formed on the surface of the laminated structure P, the side wall of the laminated structure P It is formed by and the gate electrode 32 of polycrystalline silicon film formed over the (word line WL). すなわち、選択用MISFETQsは、縦型構造で構成されている。 That is, selection MISFETQs is constituted by a vertical structure. 【0053】積層構造体Pは、選択用MISFETQs [0053] laminated structure P includes a selection MISFETQs
のソースを構成する下層半導体層33、チャネル形成領域を構成する中間半導体層34、およびドレインを構成する上層半導体層35をこの順に積層した構成になっている。 Lower semiconductor layer 33 constituting the source, has an upper semiconductor layer 35 constituting the intermediate semiconductor layer 34, and a drain forming a channel formation region formed by laminating in this order. 下層半導体層33および上層半導体層35は、高不純物濃度のリン(P)が導入された多結晶シリコン膜からなり、中間半導体層34は、極めて低濃度のリン(P)が導入された多結晶シリコン膜からなる。 Lower semiconductor layer 33 and the upper semiconductor layer 35 is made of polycrystalline silicon film to which phosphorus of high impurity concentration (P) is introduced, the intermediate semiconductor layer 34, polycrystalline very low concentration of phosphorus (P) is introduced made of a silicon film. 上層半導体層35(ドレイン)の上部には、その上部に形成されたn型の多結晶シリコン膜からなるビット線BLが接続されている。 At the top of the upper semiconductor layer 35 (drain), the bit line BL is connected to an n-type polycrystalline silicon film formed thereon. 【0054】下層半導体層33と中間半導体層34との間、および上層半導体層35と中間半導体層34との間には、トンネル絶縁膜36が形成されている。 [0054] between the lower semiconductor layer 33 and the intermediate semiconductor layer 34, and between the upper semiconductor layer 35 and the intermediate semiconductor layer 34, the tunnel insulating film 36 is formed. 下層半導体層33(ソース)と上層半導体層35(ドレイン)との間にはチャネル電流が流れるため、これらのトンネル絶縁膜36は、薄い膜厚で形成する必要がある。 A channel current flows between the lower semiconductor layer 33 (source) upper semiconductor layer 35 (the drain), these tunnel insulation film 36 should be formed with a small thickness. トンネル絶縁膜36は、例えばCVD法で堆積した膜厚2nm Thickness 2nm tunnel insulating film 36 is, for example, deposited by CVD
〜3nm程度の窒化シリコン膜などで構成する。 Configuring like ~3nm about silicon nitride film. トンネル絶縁膜36は、製造工程の途中の熱処理などによって、下層半導体層33や上層半導体層35の不純物(リン)が低不純物濃度の中間半導体層34に拡散するのを防止するストッパとして機能ので、メモリセルのリーク電流を抑制し、情報の保持特性を向上させることができる。 Tunnel insulating film 36, such as by way of heat treatment in the manufacturing process, the impurity of the lower semiconductor layer 33 and the upper semiconductor layer 35 (phosphorus) so functions as a stopper for preventing the diffusion of the intermediate semiconductor layer 34 having a low impurity concentration, to suppress the leakage current of the memory cell, it is possible to improve the retention characteristics of the information. 【0055】図示は省略するが、中間半導体層34の中途部にトンネル絶縁膜36を設けてもよい。 [0055] Although not shown, the intermediate portion of the intermediate semiconductor layer 34 may be provided a tunnel insulating film 36. 中間半導体層34の中途部に設けたトンネル絶縁膜36は、オフ状態にある選択用MISFETQtの中間半導体層34で発生したキャリア(電子または正孔)が電流となってソース、ドレイン間を流れないようにするストッパとして機能する。 Tunnel insulating film 36 provided on the middle portion of the intermediate semiconductor layer 34 does not flow source, a drain so carriers generated in the middle semiconductor layer 34 of the selection MISFETQt in the off state (electrons or holes) and current functions as a stopper that way. すなわち、このトンネル絶縁膜36は、選択用MISFETQtのオフ電流を小さく抑えるのに有効である。 That is, the tunnel insulating film 36 is effective to suppress the off current of the selecting MISFET Qt. 中間半導体層34の中途部に設けるトンネル絶縁膜36は1層に限らず、多層にすることもできる。 Tunnel insulating film 36 provided on the middle portion of the intermediate semiconductor layer 34 is not limited to one layer, it may also be a multilayer. 【0056】(実施の形態3)図73は、本実施形態のメモリセルの等価回路図、図74は、このメモリセルの概略平面図、図75は、図74のA−A'線に沿った断面図、図76は、図74のB−B'線に沿った断面図である。 [0056] (Embodiment 3) FIG. 73 is an equivalent circuit diagram of the memory cell of this embodiment, FIG. 74 is a schematic plan view of the memory cell, Fig. 75, along the line A-A 'in FIG. 74 sectional view, FIG. 76 is a sectional view taken along the line B-B 'in FIG. 74. 【0057】本実施形態のメモリセルは、1個の読み出し用MISFET(Qr)と1個の書き込み用MISF [0057] memory cell of this embodiment, one read MISFET (Qr) and one MISF write
ET(Qw)とで構成され、読み出し用MISFETQ It consists out with ET (Qw), MISFETQ for reading
rのゲート電極を蓄積ノードとして使用する。 The gate electrode of r used as a storage node. 【0058】読み出し用MISFETQrは、p型の基板1に形成されたn型の半導体領域41(ソース、ドレイン)、基板1の表面に形成されたゲート絶縁膜42、 [0058] reading MISFETQr is, p-type n-type semiconductor region 41 formed on the substrate 1 (source, drain), gate insulating film 42 formed on the surface of the substrate 1,
ゲート絶縁膜42の上部に形成されたn型多結晶シリコン膜からなるゲート電極43によって構成されている。 And a gate electrode 43 made of n-type polycrystalline silicon film formed on the gate insulating film 42.
読み出し用MISFETQrの半導体領域41(ソース、ドレイン)の一方には、n型の多結晶シリコン膜からなるデータ線DLが電気的に接続されている。 Semiconductor regions 41 (source and drain) of the read MISFETQr to one of the data lines DL of n-type polycrystalline silicon film is electrically connected. 【0059】書き込み用MISFETQwは、読み出し用MISFETQrの上部に形成された多結晶シリコン膜からなる積層構造体Pと、積層構造体Pの表面に形成された酸化シリコン膜からなるゲート絶縁膜44と、積層構造体Pの側壁および上部に形成された多結晶シリコン膜からなるゲート電極45(ワード線WL)とによって構成されている。 [0059] MISFETQw for writing, a laminated structure P made of polycrystalline silicon film formed over the read MISFETQr, a gate insulating film 44 made of formed on the surface of the laminated structure P silicon oxide film, It is constituted by a gate electrode 45 made of polycrystalline silicon film formed on the side wall and the upper portion of the laminated structure P (word line WL). すなわち、書き込み用MISFET In other words, MISFET for writing
Qwは、縦型構造で構成されている。 Qw is constituted by a vertical structure. 【0060】積層構造体Pは、書き込み用MISFET [0060] laminated structure P is, MISFET for writing
Qwのソースを構成する下層半導体層46、チャネル形成領域を構成する中間半導体層47、およびドレインを構成する上層半導体層48をこの順に積層した構成になっている。 Lower semiconductor layer 46 constituting the source of qw, has an upper semiconductor layer 48 constituting the intermediate semiconductor layer 47, and a drain forming a channel formation region formed by laminating in this order. 下層半導体層46および上層半導体層48 Lower semiconductor layer 46 and the upper semiconductor layer 48
は、高不純物濃度のリン(P)が導入された多結晶シリコン膜からなり、中間半導体層47は、極めて低濃度のリン(P)が導入された多結晶シリコン膜からなる。 Consists of a polycrystalline silicon film to which phosphorus of high impurity concentration (P) is introduced, the intermediate semiconductor layer 47 is made of a polycrystalline silicon film very low concentration of phosphorus (P) is introduced. 下層半導体層46と中間半導体層47との間、および上層半導体層48と中間半導体層47との間には、トンネル絶縁膜49が形成されている。 Between the lower semiconductor layer 46 and the intermediate semiconductor layer 47, and between the upper semiconductor layer 48 and the intermediate semiconductor layer 47, the tunnel insulating film 49 is formed. 上層半導体層47(ドレイン)には、前述したデータ線DLが電気的に接続されている。 The upper semiconductor layer 47 (drain), the data line DL as described above are electrically connected. 【0061】本実施形態によれば、読み出し用MISF In accordance with the present embodiment, MISF for reading
ETQrの上部に縦型構造の書き込み用MISFETQ MISFETQ for the writing of the vertical structure at the top of the ETQr
wを形成することにより、2トランジスタ型メモリセルのセルサイズを大幅に縮小することができる。 By forming a w, it is possible to greatly reduce the cell size of the two-transistor type memory cell. 【0062】(実施の形態4)図77は、本実施形態のDRAMのセンスアンプ部とメモリアレイの一部とを示す等価回路図、図78は、図77に対応する領域の概略平面図、図79は、図78のA−A'線に沿った断面図、図80は、図78のB−B'線に沿った断面図である。 [0062] FIG. 77 (Embodiment 4), an equivalent circuit diagram showing a part of the sense amplifier portion and the memory array of the DRAM of the present embodiment, FIG. 78 is a schematic plan view of a region corresponding to FIG. 77, Figure 79, a-a in FIG. 78 'sectional view along the line, Figure 80 is, B-B in FIG. 78' is a cross-sectional view along the line. 【0063】本実施形態のDRAMは、センスアンプ部SAを構成するMISFETの一部(図78のメッシュパターンで示したMISFET)を縦型構造のMISF [0063] DRAM of this embodiment, a portion of the MISFET constituting the sense amplifier portion SA of the vertical structure of (MISFET indicated by a mesh pattern in FIG. 78) MISF
ETで構成している。 It is configured with ET. また、メモリアレイに形成されたメモリセルも縦型構造のMISFETで構成されている。 Also configured memory cell formed in the memory array in MISFET of a vertical structure. すなわち、メモリセルは、前記実施の形態2のメモリセルと同様、基板1内に形成された1個の容量素子とその上部に形成された1個の縦型構造の選択用MISF That is, the memory cell is similar to the memory cell of Embodiment 2, MISF for selection of one vertical structure formed thereon and one capacitive element formed in the substrate 1
ETとで構成されている。 It is composed of a ET. 【0064】図81〜図83は、メモリセルとセンスアンプを構成する複数の導電層パターンを示す平面図である。 [0064] Figure 81 to Figure 83 is a plan view showing a plurality of conductive layer pattern constituting a memory cell and a sense amplifier. 各図の中央部はセンスアンプ部SA、その両側はこのセンスアンプ部SAに接続されたメモリセルを示している。 The central portion of each figure sense amplifier section SA, both sides show the memory cells connected to the sense amplifier unit SA. 【0065】図81は、活性領域Lのパターンを示す平面図である。 [0065] Figure 81 is a plan view showing a pattern of the active region L. 図82は、第1層目の多結晶シリコン膜5 Figure 82 is a first-layer polycrystalline silicon film 5
0A、50Bのパターンを示す平面図である。 0A, it is a plan view showing a pattern of 50B. 多結晶シリコン膜50Aは、基板に形成されるMISFETのゲート電極を構成し、多結晶シリコン膜50Bは、縦型構造のMISFETと他の導電層とを接続する配線を示している。 Polycrystalline silicon film 50A constitutes the gate electrode of the MISFET formed in the substrate, the polycrystalline silicon film 50B shows a wiring for connecting the MISFET of a vertical structure and the other conductive layer. 図83は、縦型構造のMISFETを構成する積層構造体Pのパターンとその上部に形成されるビット線BLにパターンを示す平面図である。 Figure 83 is a plan view showing a pattern in the bit line BL pattern of the laminated structure P forming the MISFET of a vertical structure to be formed thereon. 【0066】図84は、基板上に形成したnチャネル型MISFETとpチャネルMISFETとで構成した従来のセンスアンプ部SAの導電層パターンを示す平面図である。 [0066] Figure 84 is a plan view showing a conductive layer pattern of the conventional sense amplifier portion SA which is composed of an n-channel type MISFET and a p-channel MISFET formed on a substrate. 図84と前記図78とを比較すれば明らかなように、本実施形態のセンスアンプ部SAは、同一デザインルールで製造される従来構造のセンスアンプ部SAに比べてそのサイズが大幅に縮小される。 As is clear from a comparison with FIG. 84 and the FIG. 78, the sense amplifier portion SA of the present embodiment, its size is greatly reduced compared to the sense amplifier portion SA of the conventional structure is manufactured in the same design rule that. 【0067】以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 [0067] In the foregoing, the invention made by the inventors has been concretely described based on the embodiments, the present invention is not limited to the above embodiments, various changes without departing from the scope of the invention possible it is needless to say that. 【0068】 【発明の効果】本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、 [0068] Among the inventions disclosed in the present application, according to the present invention will be briefly described effects obtained by typical,
以下の通りである。 It is as follows. 【0069】SRAMのメモリセルを構成するMISF [0069] MISF that make up the memory cell of SRAM
ETの一部を縦型構造のMISFETで構成することにより、メモリセルサイズを縮小することができる。 By constituting a part of ET in MISFET of a vertical structure, it is possible to reduce the memory cell size. また。 Also. 縦型構造のMISFETを他のMISFETの上部に形成することにより、メモリセルサイズを大幅に縮小することができる。 By forming the MISFET of a vertical structure on top of the other MISFET, it can be significantly reduced memory cell size.

【図面の簡単な説明】 【図1】本発明の一実施の形態である半導体記憶装置のメモリセルを示す等価回路図である。 It is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to an embodiment of the BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] present invention. 【図2】本発明の一実施の形態である半導体記憶装置のメモリセルを示す平面図である。 Is a plan view showing a memory cell of a semiconductor memory device according to an embodiment of the present invention; FIG. 【図3】図2のA−A'線に沿った断面図である。 3 is a sectional view taken along the line A-A 'in FIG. 【図4】図2のB−B'線に沿った断面図である。 4 is a sectional view taken along the line B-B 'in FIG. 【図5】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。 5 is a plan view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図6】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 6 is a sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図7】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 7 is a sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図8】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 8 is a sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図9】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 9 is a sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図10】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。 Is a plan view showing a method of manufacturing the semiconductor memory device according to an embodiment of the invention; FIG. 【図11】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 11 is a sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図12】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 Is a cross-sectional view showing the manufacturing method of the semiconductor memory device according to an embodiment of the present invention; FIG. 【図13】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 13 is a sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図14】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 14 is a cross-sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図15】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。 Is a plan view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention; FIG. 【図16】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 16 is a sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図17】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 17 is a sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図18】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 18 is a sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図19】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 19 is a cross-sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図20】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。 It is a plan view showing a method of manufacturing the semiconductor memory device according to an embodiment of FIG. 20 the present invention. 【図21】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 21 is a cross-sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図22】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 22 is a cross-sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図23】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 23 is a cross-sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図24】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 It is a cross-sectional view showing the manufacturing method of the semiconductor memory device according to an embodiment of FIG. 24 the present invention. 【図25】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 It is a cross-sectional view showing the manufacturing method of the semiconductor memory device according to an embodiment of FIG. 25 the present invention. 【図26】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 26 is a cross-sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図27】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。 27 is a plan view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図28】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 28 is a sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図29】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 29 is a cross-sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図30】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 It is a cross-sectional view showing the manufacturing method of the semiconductor memory device according to an embodiment of FIG. 30 the present invention. 【図31】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 31 is a cross-sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図32】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 32 is a cross-sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図33】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 33 is a cross-sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図34】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。 FIG. 34 is a plan view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図35】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 It is a cross-sectional view showing the manufacturing method of the semiconductor memory device according to an embodiment of FIG. 35 the present invention. 【図36】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 36 is a cross-sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図37】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。 It is a plan view showing a method of manufacturing the semiconductor memory device according to an embodiment of FIG. 37 the present invention. 【図38】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 38 is a cross-sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図39】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 39 is a cross-sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図40】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 It is a cross-sectional view showing the manufacturing method of the semiconductor memory device according to an embodiment of FIG. 40 the present invention. 【図41】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 41 is a cross-sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図42】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 FIG. 42 is a sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図43】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 Figure 43 is a cross-sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図44】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。 FIG. 44 is a plan view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図45】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 It is a cross-sectional view showing the manufacturing method of the semiconductor memory device according to an embodiment of FIG. 45 the present invention. 【図46】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 FIG. 46 is a sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図47】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。 FIG. 47 is a plan view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図48】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 It is a cross-sectional view showing the manufacturing method of the semiconductor memory device according to an embodiment of FIG. 48 the present invention. 【図49】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。 Figure 49 is a cross-sectional view showing a method of manufacturing the semiconductor memory device according to an embodiment of the present invention. 【図50】従来の完全CMOS型SRAMのメモリセルを示す平面図である。 FIG. 50 is a plan view showing a memory cell of a conventional full CMOS type SRAM. 【図51】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す等価回路図である。 Figure 51 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention. 【図52】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す等価回路図である。 Figure 52 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention. 【図53】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す平面図である。 FIG. 53 is a plan view showing a memory cell of a semiconductor memory device according to another embodiment of the present invention. 【図54】図53のA−A'線に沿った断面図である。 FIG. 54 is a sectional view taken along the line A-A 'in FIG. 53. 【図55】図53のB−B'線に沿った断面図である。 It is a sectional view taken along the line B-B 'in FIG. 55 FIG. 53. 【図56】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す等価回路図である。 Figure 56 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention. 【図57】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す等価回路図である。 Figure 57 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention. 【図58】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す等価回路図である。 Figure 58 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention. 【図59】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す等価回路図である。 Figure 59 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention. 【図60】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す概略断面図である。 It is a schematic sectional view showing a memory cell of a semiconductor memory device in another embodiment of FIG. 60 the present invention. 【図61】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す等価回路図である。 Figure 61 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention. 【図62】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す等価回路図である。 Figure 62 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention. 【図63】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す等価回路図である。 Figure 63 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention. 【図64】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す等価回路図である。 Figure 64 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention. 【図65】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す等価回路図である。 It is an equivalent circuit diagram showing a memory cell of a semiconductor memory device in another embodiment of FIG. 65 the present invention. 【図66】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す等価回路図である。 Figure 66 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention. 【図67】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す等価回路図である。 Figure 67 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention. 【図68】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す等価回路図である。 Figure 68 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention. 【図69】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す等価回路図である。 Figure 69 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention. 【図70】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す等価回路図である。 It is an equivalent circuit diagram showing a memory cell of a semiconductor memory device in another embodiment of FIG. 70 the present invention. 【図71】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す平面図である。 Figure 71 is a plan view showing a memory cell of a semiconductor memory device according to another embodiment of the present invention. 【図72】図71のA−A'線に沿った断面図である。 Figure 72 is a sectional view taken along the line A-A 'in FIG. 71. 【図73】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す等価回路図である。 Figure 73 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention. 【図74】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す平面図である。 Figure 74 is a plan view showing a memory cell of a semiconductor memory device according to another embodiment of the present invention. 【図75】図74のA−A'線に沿った断面図である。 Figure 75 is a sectional view taken along the line A-A 'in FIG. 74. 【図76】図74のB−B'線に沿った断面図である。 Figure 76 is a sectional view taken along the line B-B 'in FIG. 74. 【図77】本発明の他の実施の形態である半導体記憶装置のセンスアンプ部を示す等価回路図である。 Figure 77 is an equivalent circuit diagram showing a sense amplifier of a semiconductor memory device according to another embodiment of the present invention. 【図78】本発明の他の実施の形態である半導体記憶装置のセンスアンプ部を示す平面図である。 It is a plan view showing a sense amplifier of a semiconductor memory device in another embodiment of FIG. 78 the present invention. 【図79】図78のA−A'線に沿った断面図である。 Figure 79 is a sectional view taken along the line A-A 'in FIG. 78. 【図80】図78のB−B'線に沿った断面図である。 Is a sectional view taken along the line B-B 'in FIG. 80] FIG 78. 【図81】本発明の他の実施の形態である半導体記憶装置のセンスアンプ部の導電層パターンを示す平面図である。 Figure 81 is a plan view showing a conductive pattern of the sense amplifier portion of a semiconductor memory device according to another embodiment of the present invention. 【図82】本発明の他の実施の形態である半導体記憶装置のセンスアンプ部の導電層パターンを示す平面図である。 Figure 82 is a plan view showing a conductive pattern of the sense amplifier portion of a semiconductor memory device according to another embodiment of the present invention. 【図83】本発明の他の実施の形態である半導体記憶装置のセンスアンプ部の導電層パターンを示す平面図である。 Figure 83 is a plan view showing a conductive pattern of the sense amplifier portion of a semiconductor memory device according to another embodiment of the present invention. 【図84】従来のDRAMのセンスアンプ部を示す平面図である。 Figure 84 is a plan view showing a sense amplifier of a conventional DRAM. 【符号の説明】 1 半導体基板2 素子分離溝3 酸化シリコン膜4 p型ウエル5 ゲート絶縁膜6a、6b ゲート電極7 n型半導体領域(ソース、ドレイン) 8 酸化シリコン膜9 コンタクトホール10 バリアメタル層11 局所配線12 酸化シリコン膜13a、14a、15a 多結晶シリコン膜13 下層半導体層(ソース) 14 中間半導体層(チャネル形成領域) 15 上層半導体層(ドレイン) 16 窒化シリコン膜17 酸化シリコン膜18a 多結晶シリコン膜18 電源配線19 溝20 スルーホール21 バリアメタル層22 ゲート絶縁膜23 ゲート電極24 酸化シリコン膜25 コンタクトホール30 溝31 ゲート絶縁膜32 ゲート電極33 下層半導体層(ソース) 34 中間半導体層(チャネル形成領域) 35 上層半導体層( [Reference Numerals] 1 semiconductor substrate 2 isolation trenches 3 a silicon oxide film 4 p-type well 5 gate insulating film 6a, 6b gate electrode 7 n-type semiconductor region (source, drain) 8 silicon oxide film 9 contact hole 10 a barrier metal layer 11 local interconnection 12 a silicon oxide film 13a, 14a, 15a polycrystalline silicon film 13 underlying semiconductor layer (source) 14 intermediate semiconductor layer (channel forming region) 15 upper semiconductor layer (drain) 16 silicon nitride film 17 a silicon oxide film 18a polycrystalline silicon film 18 power supply wiring 19 grooves 20 through holes 21 a barrier metal layer 22 gate insulating film 23 gate electrode 24 silicon oxide film 25 contact hole 30 groove 31 gate insulating film 32 gate electrode 33 lower semiconductor layer (source) 34 intermediate semiconductor layer (a channel forming region) 35 upper semiconductor layer ( ドレイン) 36 トンネル絶縁膜41 半導体領域(ソース、ドレイン) 42 ゲート絶縁膜43 ゲート電極44 ゲート絶縁膜45 ゲート電極46 下層半導体層(ソース) 47 中間半導体層(チャネル形成領域) 48 上層半導体層(ドレイン) 49 トンネル絶縁膜50A、50B 多結晶シリコン膜BL ビット線BLT、BLB 相補性データ線C 容量素子DL データ線L 活性領域MN 1 、MN 2転送用MISFET MN 3 、MN 4駆動用MISFET MP 1 、MP 2負荷用MISFET P 積層構造体Qr 読み出し用MISFET Qt 選択用MISFET Qw 書き込み用MISFET SA センスアンプ部WL ワード線 Drain) 36 tunnel insulating film 41 the semiconductor region (source, drain) 42 gate insulating film 43 gate electrode 44 gate insulating film 45 gate electrode 46 lower semiconductor layer (source) 47 intermediate semiconductor layer (channel forming region) 48 upper semiconductor layer (drain ) 49 tunnel insulating film 50A, 50B polycrystalline silicon film BL bit line BLT, BLB complementary data lines C capacitive element DL data lines L active region MN 1, MN 2 transfer MISFET MN 3, MN 4 driving MISFET MP 1, MP 2 load MISFET P stacked structure Qr read MISFET Qt selecting MISFET Qw write MISFET SA the sense amplifier portion WL the word line

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Claims (1)

  1. 【特許請求の範囲】 【請求項1】 一対の転送用MISFETと、一対の駆動用MISFETと、一対の負荷用MISFETとでメモリセルを構成した完全CMOS型SRAMを有する半導体記憶装置であって、 前記一対の転送用MISFET、前記一対の駆動用MI And [claimed 1 pair of transfer MISFET, a semiconductor memory device having a pair of drive MISFET, a complete CMOS type SRAM which constitutes a memory cell and a pair of load MISFET, the pair of the transfer MISFET, the pair of driving MI
    SFET、および前記一対の負荷用MISFETのいずれかは、半導体基板の主面に垂直な方向に延在する積層構造体に形成されたソース、チャネル領域およびドレインと、前記積層構造体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する縦型構造のMISFE SFET, and said one of the pair of the load MISFET, a source formed on the laminated structure extending in a direction perpendicular to the main surface of the semiconductor substrate, a channel region and a drain, the side wall portion of the laminated structure MISFE a vertical structure and a gate electrode formed through a gate insulating film
    Tで構成されていることを特徴とする半導体記憶装置。 The semiconductor memory device characterized in that it consists of T. 【請求項2】 前記縦型構造のMISFETは、前記メモリセルを構成する他のMISFETの上部に形成されていることを特徴とする請求項1記載の半導体記憶装置。 MISFET according to claim 2, wherein the vertical structure is a semiconductor memory device according to claim 1, characterized in that it is formed on top of the other MISFET constituting the memory cell. 【請求項3】 前記縦型構造のMISFETは、前記一対の負荷用MISFETであることを特徴とする請求項2記載の半導体記憶装置。 MISFET according to claim 3, wherein the vertical structure is a semiconductor memory device according to claim 2, wherein the a pair of the load MISFET. 【請求項4】 前記縦型構造のMISFETは、前記一対の転送用MISFET、前記一対の駆動用MISFE MISFET according to claim 4, wherein the vertical structure, the pair of the transfer MISFET, the pair of driving MISFE
    T、または前記一対の負荷用MISFETのうち、いずれか1種のMISFETであることを特徴とする請求項1記載の半導体記憶装置。 T or the one of the pair of the load MISFET, a semiconductor memory device according to claim 1, characterized in that any one of the MISFET,. 【請求項5】 前記縦型構造のMISFETは、前記一対の転送用MISFET、前記一対の駆動用MISFE MISFET according to claim 5, wherein the vertical structure, the pair of the transfer MISFET, the pair of driving MISFE
    T、または前記一対の負荷用MISFETのうち、いずれか2種のMISFETであることを特徴とする請求項1記載の半導体記憶装置。 T or the one of the pair of the load MISFET, a semiconductor memory device according to claim 1, characterized in that any two MISFET,. 【請求項6】 前記縦型構造のMISFETは、前記一対の転送用MISFET、前記一対の駆動用MISFE MISFET according to claim 6, wherein the vertical structure, the pair of the transfer MISFET, the pair of driving MISFE
    T、および前記一対の負荷用MISFETであることを特徴とする請求項1記載の半導体記憶装置。 T, and the semiconductor memory device according to claim 1, wherein the a pair of the load MISFET. 【請求項7】 前記縦型MISFETのソースとチャネル領域との間、およびドレインとチャネル領域との間に、それぞれトンネル絶縁膜が介在していることを特徴とする請求項1記載の半導体記憶装置。 7. between the source and the channel region of the vertical type MISFET, and between the drain and the channel region, the semiconductor memory device can according to claim 1, characterized in that each tunnel insulating film is interposed . 【請求項8】 前記縦型MISFETのチャネル領域の一部に1層または複数層のトンネル絶縁膜が介在していることを特徴とする請求項1記載の半導体記憶装置。 8. A semiconductor memory device according to claim 1, wherein the tunnel insulating film of the part in one or more layers of the channel region of the vertical MISFET is characterized in that interposed. 【請求項9】 一対の転送用MISFETと、一対の駆動用MISFETと、一対の負荷抵抗素子とでメモリセルを構成した高抵抗負荷型SRAMを有する半導体記憶装置であって、 前記一対の転送用MISFETおよび前記一対の駆動用MISFETのいずれかは、半導体基板の主面に垂直な方向に延在する積層構造体に形成されたソース、チャネル領域およびドレインと、前記積層構造体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する縦型構造のMISFETで構成されていることを特徴とする半導体記憶装置。 9. A pair of transfer MISFET, a semiconductor memory device having a pair of drive MISFET, a high resistance load type SRAM which constitutes a memory cell and a pair of load resistor elements, the pair for the transfer MISFET and said one of the pair of drive MISFET, a source formed on the laminated structure extending in a direction perpendicular to the main surface of the semiconductor substrate, a channel region and a drain, a gate side wall portion of the laminated structure the semiconductor memory device characterized in that it consists of MISFET of a vertical structure having a gate electrode formed through an insulating film. 【請求項10】 前記縦型構造のMISFETは、前記一対の転送用MISFETおよび前記一対の駆動用MI MISFET according to claim 10, wherein the vertical structure, the pair of the transfer MISFET and the pair of driving MI
    SFETであることを特徴とする請求項1記載の半導体記憶装置。 The semiconductor memory device according to claim 1, characterized in that it is a SFET. 【請求項11】 一対の転送用MISFETと、一対の駆動用MISFETと、一対のデプレッション型負荷用MISFETとでメモリセルを構成したデプレッション負荷型SRAMを有する半導体記憶装置であって、 前記一対の転送用MISFET、前記一対の駆動用MI 11. A pair of transfer MISFET, a semiconductor memory device having a pair of drive MISFET, a depletion load type SRAM which constitutes a memory cell and a pair of depletion type load MISFET, the pair transfer use MISFET, the pair of driving MI
    SFET、および前記一対のデプレッション型負荷用M SFET, and the M a pair of depletion type load
    ISFETのいずれかは、半導体基板の主面に垂直な方向に延在する積層構造体に形成されたソース、チャネル領域およびドレインと、前記積層構造体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する縦型構造のMISFETで構成されていることを特徴とする半導体記憶装置。 Either ISFET has a source formed in the laminated structure extending in a direction perpendicular to the main surface of the semiconductor substrate, a channel region and a drain, it is formed through a gate insulating film on the side wall portion of the laminated structure the semiconductor memory device characterized in that it consists of MISFET of a vertical structure having a gate electrode. 【請求項12】 前記縦型構造のMISFETは、前記メモリセルを構成する他のMISFETの上部に形成されていることを特徴とする請求項11記載の半導体記憶装置。 MISFET according to claim 12, wherein the vertical structure is a semiconductor memory device according to claim 11, characterized in that it is formed on top of the other MISFET constituting the memory cell. 【請求項13】 前記縦型構造のMISFETは、前記一対のデプレッション型負荷用MISFETであることを特徴とする請求項11または12記載の半導体記憶装置。 MISFET according to claim 13, wherein the vertical structure is a semiconductor memory device according to claim 11 or 12, wherein said a pair of depletion type load MISFET. 【請求項14】 前記縦型構造のMISFETは、前記一対の転送用MISFET、前記一対の駆動用MISF MISFET according to claim 14, wherein the vertical structure, the pair of the transfer MISFET, the pair of driving MISF
    ET、または前記一対のデプレッション型負荷用MIS ET or MIS for the pair of depletion type load,
    FETのうち、いずれか1種のMISFETであることを特徴とする請求項11記載の半導体記憶装置。 Among FET, the semiconductor memory device according to claim 11, characterized in that any one of the MISFET. 【請求項15】 前記縦型構造のMISFETは、前記一対の転送用MISFET、前記一対の駆動用MISF MISFET according to claim 15, wherein the vertical structure, the pair of the transfer MISFET, the pair of driving MISF
    ET、または前記一対のデプレッション型負荷用MIS ET or MIS for the pair of depletion type load,
    FETのうち、いずれか2種のMISFETであることを特徴とする請求項11記載の半導体記憶装置。 Among FET, the semiconductor memory device according to claim 11, wherein it is either two MISFET. 【請求項16】 前記縦型構造のMISFETは、前記一対の転送用MISFET、前記一対の駆動用MISF MISFET according to claim 16, wherein the vertical structure, the pair of the transfer MISFET, the pair of driving MISF
    ET、および前記一対のデプレッション型負荷用MIS ET, and the MIS a pair of depletion type load
    FETであることを特徴とする請求項11記載の半導体記憶装置。 The semiconductor memory device according to claim 11, wherein it is a FET. 【請求項17】 一対の転送用MISFETと、一対の駆動用MISFETとでメモリセルを構成したSRAM 17. A pair of transfer MISFET, and the memory cell and a pair of drive MISFET SRAM
    を有する半導体記憶装置であって、 前記一対の転送用MISFETは、半導体基板の主面に垂直な方向に延在する積層構造体に形成されたソース、 A semiconductor memory device having the pair of transfer MISFET has a source formed in the laminated structure extending in a direction perpendicular to the main surface of the semiconductor substrate,
    チャネル領域およびドレインと、前記積層構造体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する縦型構造のMISFETで構成されていることを特徴とする半導体記憶装置。 The semiconductor memory device according to claim the channel region and the drain, that is composed of a MISFET of the vertical structure having a gate electrode formed through a gate insulating film on the side wall portion of the laminated structure. 【請求項18】 前記一対の転送用MISFETは、前記一対の駆動用MISFETの上部に形成されていることを特徴とする請求項17記載の半導体記憶装置。 18. The pair of transfer MISFET, the semiconductor memory device according to claim 17, characterized in that it is formed in an upper portion of the pair of driving MISFET. 【請求項19】 nチャネル型MISFETとpチャネル型MISFETとからなるセンスアンプ回路を備えたDRAMを有する半導体記憶装置であって、前記センスアンプ回路を構成するMISFETの一部は、半導体基板の主面に垂直な方向に延在する積層構造体に形成されたソース、チャネル領域およびドレインと、前記積層構造体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する縦型構造のMISFETで構成されていることを特徴とする半導体記憶装置。 19. The semiconductor memory device having a DRAM having a sense amplifier circuit consisting of an n-channel type MISFET and a p-channel type MISFET, a portion of the MISFET constituting the sense amplifier circuit is mainly of a semiconductor substrate source formed in the laminated structure extending in a direction perpendicular to the plane, a vertical structure having a channel region and a drain, and a gate electrode formed through a gate insulating film on the side wall portion of the laminated structure the semiconductor memory device characterized in that it consists of MISFET. 【請求項20】 前記DRAMのメモリセルは、前記半導体基板の内部に形成された1個の容量素子と、前記容量素子の上部に形成され、前記半導体基板の主面に垂直な方向に延在する積層構造体に形成されたソース、チャネル領域およびドレインと、前記積層構造体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する1個の縦型構造のMISFETとで構成されていることを特徴とする請求項19記載の半導体記憶装置。 20. The memory cell of said DRAM, said and one capacitive element formed in the semiconductor substrate, is formed on top of the capacitive element, extends in a direction perpendicular to the main surface of said semiconductor substrate source formed in the laminated structure which is composed of a channel region and a drain, a MISFET of a single vertical structure and a gate electrode formed through a gate insulating film on the side wall portion of the laminated structure it is a semiconductor memory device according to claim 19, wherein.
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