JP2003068883A - Semiconductor storage device - Google Patents
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Classifications
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
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- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Landscapes
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、メモリセルを構成するＭＩＳトランジスタ
の一部を立体構造型のＭＩＳＦＥＴで構成した半導体記
憶装置に適用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a technique effectively applied to a semiconductor memory device in which a part of MIS transistors forming a memory cell is formed of a three-dimensional structure type MISFET.
【０００２】[0002]
【従来の技術】汎用の大容量半導体記憶装置の一種であ
るＳＲＡＭ（Static Random Access Memory）は、一般
に４個のｎチャネル型ＭＩＳＦＥＴと２個のｐチャネル
型ＭＩＳＦＥＴとでメモリセルを構成している。しか
し、この種のいわゆる完全ＣＭＯＳ型ＳＲＡＭは、半導
体基板の主面に６個のＭＩＳＦＥＴを平面的に配置する
ので、メモリセルサイズの縮小が困難である。2. Description of the Related Art An SRAM (Static Random Access Memory), which is a kind of general-purpose large-capacity semiconductor memory device, generally comprises four n-channel type MISFETs and two p-channel type MISFETs to form a memory cell. . However, in this type of so-called complete CMOS SRAM, since six MISFETs are arranged in a plane on the main surface of the semiconductor substrate, it is difficult to reduce the memory cell size.
【０００３】そこで、例えば特開平８−８８３２８号公
報や、特開平５−２０６３９４号公報に記載されている
ように、メモリセルを構成するＭＩＳＦＥＴの一部を縦
型構造のＭＩＳＦＥＴで構成することによって、メモリ
セルサイズの縮小を図る技術が提案されている。しか
し、これらの公報に記載された縦型構造のＭＩＳＦＥＴ
は、本願発明による縦型構造のＭＩＳＦＥＴとは構造が
異なっている。Therefore, as described in, for example, Japanese Unexamined Patent Publication No. 8-88328 and Japanese Unexamined Patent Publication No. 5-206394, a part of the MISFET forming the memory cell is formed by a vertical type MISFET. A technique for reducing the memory cell size has been proposed. However, the vertical structure MISFETs described in these publications
Has a different structure from the vertical structure MISFET according to the present invention.
【０００４】[0004]
【発明が解決しようとする課題】メモリセルのサイズ
は、メモリセルを構成するトランジスタの数によって律
速される。例えば前述した４個のｎチャネル型ＭＩＳＦ
ＥＴと２個のｐチャネル型ＭＩＳＦＥＴを半導体基板上
に並べて配置する完全ＣＭＯＳ型ＳＲＡＭの場合は、ト
ランジスタ６個分のスペースを必要する。また、この完
全ＣＭＯＳ型ＳＲＡＭは、ｎチャネル型ＭＩＳＦＥＴと
ｐチャネル型ＭＩＳＦＥＴとを分離するウエル分離領域
が必要となるので、メモリセルサイズを縮小しようとす
ると、ラッチアップによるメモリセル特性の劣化という
問題も生じる。The size of a memory cell is rate-controlled by the number of transistors that make up the memory cell. For example, the four n-channel MISFs described above
In the case of a complete CMOS type SRAM in which ET and two p-channel type MISFETs are arranged side by side on a semiconductor substrate, a space for six transistors is required. Further, this complete CMOS type SRAM needs a well isolation region for separating the n-channel type MISFET and the p-channel type MISFET, and therefore, when the memory cell size is reduced, the problem of deterioration of the memory cell characteristic due to latch-up occurs. Also occurs.
【０００５】本発明の目的は、微細化が容易な立体構造
型のメモリセルを有する半導体記憶装置を提供すること
にある。An object of the present invention is to provide a semiconductor memory device having a three-dimensional structure type memory cell which can be easily miniaturized.
【０００６】本発明の他の目的は、ＳＲＡＭのメモリセ
ルサイズを縮小することのできる技術を提供することに
ある。Another object of the present invention is to provide a technique capable of reducing the memory cell size of SRAM.
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【０００８】[0008]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要について説明すれば、
次のとおりである。Of the inventions disclosed in this application, typical ones will be described below.
It is as follows.
【０００９】本発明のＳＲＡＭは、メモリセルを構成す
る一対の転送用ＭＩＳＦＥＴ、一対の駆動用ＭＩＳＦＥ
Ｔ、または一対の負荷用ＭＩＳＦＥＴのいずれかを、半
導体基板の主面に垂直な方向に延在する積層構造体に形
成されたソース、チャネル領域およびドレインと、前記
積層構造体の側壁部にゲート絶縁膜を介して形成された
ゲート電極とを有する縦型構造のＭＩＳＦＥＴで構成
し、この縦型構造のＭＩＳＦＥＴを、前記メモリセルを
構成する他のＭＩＳＦＥＴの上部に形成するものであ
る。The SRAM of the present invention comprises a pair of transfer MISFETs forming a memory cell and a pair of drive MISFE.
T or a pair of load MISFETs, a source, a channel region and a drain formed in a laminated structure extending in a direction perpendicular to a main surface of a semiconductor substrate, and a gate on a side wall of the laminated structure. A vertical structure MISFET having a gate electrode formed via an insulating film is formed, and the vertical structure MISFET is formed on another MISFET forming the memory cell.
【００１０】[0010]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the drawings. In all the drawings for explaining the embodiments, members having the same function are designated by the same reference numerals, and the repeated description thereof will be omitted.
【００１１】（実施の形態１）図１は、本発明の一実施
の形態であるＳＲＡＭのメモリセルの等価回路図であ
る。ＳＲＡＭのメモリセルは、一対の相補性データ線
（ＢＬＴ、ＢＬＢ）とワード線（ＷＬ）との交差部に配
置された一対の駆動用ＭＩＳＦＥＴ（ＭＮ3、ＭＮ4）、
一対の負荷用ＭＩＳＦＥＴ（ＭＰ1、ＭＰ2）および一対
の転送用ＭＩＳＦＥＴ（ＭＮ1、ＭＮ2）によって構成さ
れている。(Embodiment 1) FIG. 1 is an equivalent circuit diagram of a memory cell of an SRAM according to an embodiment of the present invention. The memory cell of the SRAM has a pair of driving MISFETs (MN 3 , MN 4 ) arranged at an intersection of a pair of complementary data lines (BLT, BLB) and a word line (WL),
It is composed of a pair of load MISFETs (MP 1 , MP 2 ) and a pair of transfer MISFETs (MN 1 , MN 2 ).
【００１２】転送用ＭＩＳＦＥＴ（ＭＮ1、ＭＮ2）およ
び駆動用ＭＩＳＦＥＴ（ＭＮ3、ＭＮ4）はｎチャネル型
ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴ（Ｍ
Ｐ1、ＭＰ2）はｐチャネル型ＭＩＳＦＥＴで構成されて
いる。すなわち、メモリセルは、４個のｎチャネル型Ｍ
ＩＳＦＥＴ（ＭＮ1〜ＭＮ4）と２個のｐチャネル型ＭＩ
ＳＦＥＴ（ＭＰ1、ＭＰ2）とを使った完全ＣＭＯＳ型で
構成されている。完全ＣＭＯＳ型メモリセルは、４個の
ｎチャネル型ＭＩＳＦＥＴと２個の高抵抗負荷素子とを
使った負荷抵抗型メモリセルに比べて待機時のリーク電
流が少ないため、消費電力が低いという特徴を備えてい
る。The transfer MISFETs (MN 1 and MN 2 ) and the drive MISFETs (MN 3 and MN 4 ) are n-channel type MISFETs, and the load MISFET (M
P 1 and MP 2 ) are composed of p-channel type MISFETs. That is, the memory cell has four n-channel type M
ISFET (MN 1 to MN 4 ) and two p-channel MI
It is composed of a complete CMOS type using SFETs (MP 1 , MP 2 ). The complete CMOS type memory cell has less power consumption because it has a smaller leak current during standby than a load resistance type memory cell using four n-channel type MISFETs and two high resistance load elements. I have it.
【００１３】メモリセルを構成する上記６個のＭＩＳＦ
ＥＴのうち、駆動用ＭＩＳＦＥＴＭＮ3および負荷用Ｍ
ＩＳＦＥＴＭＰ1は第１のインバータＩＮＶ1を構成し、
駆動用ＭＩＳＦＥＴＭＮ4および負荷用ＭＩＳＦＥＴＭ
Ｐ2は第２のインバータＩＮＶ 2を構成している。これら
一対のインバータＩＮＶ1、ＩＮＶ2はメモリセル内で交
差結合され、１ビットの情報を記憶する情報蓄積部とし
てのフリップフロップ回路を構成している。The above six MISFs constituting the memory cell
Driving MISFETMN of ET3And M for load
ISFETMP1Is the first inverter INV1Configure
MISFETMN for drivingFourAnd load MISFETM
P2Is the second inverter INV 2Are configured. these
A pair of inverters INV1, INV2In the memory cell
As an information storage unit that is differentially coupled and stores 1-bit information
All flip-flop circuits.
【００１４】上記フリップフロップ回路の一方の入出力
端子は、転送用ＭＩＳＦＥＴＭＮ1のソース、ドレイン
の一方に接続され、もう一方の入出力端子は、転送用Ｍ
ＩＳＦＥＴＭＮ2のソース、ドレインの一方に接続され
ている。転送用ＭＩＳＦＥＴＭＮ1のソース、ドレイン
の他方は、データ線ＢＬＴに接続され、転送用ＭＩＳＦ
ＥＴＭＮ2のソース、ドレインの他方は、データ線ＢＬ
Ｂに接続されている。また、フリップフロップ回路の一
端（２個の負荷用ＭＩＳＦＥＴＭＰ1、ＭＰ2のそれぞれ
のソース、ドレインの一方）は、例えば３Ｖの電源電圧
（Ｖｄｄ）に接続され、他端（２個の駆動用ＭＩＳＦＥ
ＴＭＰ1、ＭＰ2のそれぞれのソース、ドレインの一方）
は、例えば０ＶのＧＮＤ電圧に接続されている。One input / output terminal of the flip-flop circuit is connected to one of the source and drain of the transfer MISFET MN 1 , and the other input / output terminal is a transfer M.
It is connected to one of the source and drain of ISFET MN 2 . The other of the source and the drain of the transfer MISFET MN 1 is connected to the data line BLT, and the transfer MISFET is connected.
The other of the source and drain of ETMN 2 is the data line BL
Connected to B. Further, one end (one of the source and the drain of each of the two load MISFETs MP 1 and MP 2 ) of the flip-flop circuit is connected to a power supply voltage (Vdd) of 3 V, for example, and the other end (two drive MISFEs).
Source or drain of each of TMP 1 and MP 2 )
Is connected to a GND voltage of 0V, for example.
【００１５】図２は、上記ＳＲＡＭのメモリセルを示す
平面図、図３は、図２のＡ−Ａ’線に沿った断面図、図
４は、図２のＢ−Ｂ’線に沿った断面図である。2 is a plan view showing the memory cell of the SRAM, FIG. 3 is a sectional view taken along the line AA 'in FIG. 2, and FIG. 4 is a view taken along the line BB' in FIG. FIG.
【００１６】メモリセルを構成する６個のＭＩＳＦＥＴ
は、ｐ型単結晶シリコンからなる半導体基板（以下、基
板という）１の主面に形成されている。ｎチャネル型Ｍ
ＩＳＦＥＴで構成される転送用ＭＩＳＦＥＴ（ＭＮ1、
ＭＮ2）および駆動用ＭＩＳＦＥＴ（ＭＮ3、ＭＮ4）
は、ｐ型ウエル４の活性領域Ｌに形成されている。転送
用ＭＩＳＦＥＴ（ＭＮ1、ＭＮ2）は、ゲート絶縁膜５、
ワード線ＷＬと一体に構成されたゲート電極６ａおよび
一対のｎ型半導体領域７（ソース、ドレイン）を有して
おり、駆動用ＭＩＳＦＥＴ（ＭＮ3、ＭＮ4）は、ゲート
絶縁膜５、ゲート電極６ｂおよび一対のｎ型半導体領域
７（ソース、ドレイン）を有している。ゲート絶縁膜５
は、酸化シリコン膜で構成され、ゲート電極６ａ（ワー
ド線ＷＬ）およびゲート電極６ｂは、ｐ型の多結晶シリ
コン膜で構成されている。転送用ＭＩＳＦＥＴＭＮ1の
一方の半導体領域７は、データ線ＢＬＴに接続され、転
送用ＭＩＳＦＥＴＭＮ2の一方の半導体領域７は、デー
タ線ＢＬＢに接続されている。Six MISFETs constituting a memory cell
Is formed on the main surface of a semiconductor substrate (hereinafter referred to as a substrate) 1 made of p-type single crystal silicon. n-channel type M
Transfer MISFET (MN 1 , composed of ISFET,
MN 2 ) and driving MISFETs (MN 3 , MN 4 )
Are formed in the active region L of the p-type well 4. The transfer MISFETs (MN 1 , MN 2 ) are provided with the gate insulating film 5,
The driving MISFET (MN 3 , MN 4 ) has a gate electrode 6a and a pair of n-type semiconductor regions 7 (source and drain) integrally formed with the word line WL. 6b and a pair of n-type semiconductor regions 7 (source and drain). Gate insulating film 5
Are made of a silicon oxide film, and the gate electrode 6a (word line WL) and the gate electrode 6b are made of a p-type polycrystalline silicon film. One semiconductor region 7 of the transfer MISFETMN 1 is connected to the data line BLT, and one semiconductor region 7 of the transfer MISFETMN 2 is connected to the data line BLB.
【００１７】ｐチャネル型ＭＩＳＦＥＴで構成される負
荷用ＭＩＳＦＥＴ（ＭＰ1、ＭＰ2）は、駆動用ＭＩＳＦ
ＥＴ（ＭＮ3、ＭＮ4）の上部に形成されている。負荷用
ＭＩＳＦＥＴ（ＭＰ1、ＭＰ2）のそれぞれは、基板１の
主面に垂直な方向に延在する積層構造体Ｐの側面にゲー
ト絶縁膜２２を介してゲート電極２３を配置した縦型構
造を有している。積層構造体Ｐは多結晶シリコン膜で構
成され、下層から順に下層半導体層１３、中間半導体層
１４および上層半導体層１５を積層した構成になってい
る。下層半導体層１３は、負荷用ＭＩＳＦＥＴ（Ｍ
Ｐ1、ＭＰ2）のソースを構成し、その下部の局所配線１
１に電気的に接続されている。また、上層半導体層１５
は、負荷用ＭＩＳＦＥＴ（ＭＰ1、ＭＰ2）のドレインを
構成し、その上部の電源配線１８に電気的に接続されて
いる。中間半導体層１４は、負荷用ＭＩＳＦＥＴ（ＭＰ
1、ＭＰ2）のチャネル領域を構成し、実質的に負荷用Ｍ
ＩＳＦＥＴ（ＭＰ1、ＭＰ2）の基板を構成している。The load MISFETs (MP 1 , MP 2 ) composed of p-channel MISFETs are drive MISFs.
It is formed on the upper part of ET (MN 3 , MN 4 ). Each of the load MISFETs (MP 1 , MP 2 ) has a vertical structure in which a gate electrode 23 is arranged on a side surface of a laminated structure P extending in a direction perpendicular to the main surface of the substrate 1 with a gate insulating film 22 interposed therebetween. have. The laminated structure P is composed of a polycrystalline silicon film, and has a configuration in which a lower semiconductor layer 13, an intermediate semiconductor layer 14, and an upper semiconductor layer 15 are laminated in order from the lower layer. The lower semiconductor layer 13 is a load MISFET (M
P 1 , MP 2 ) source, and local wiring 1 below
1 is electrically connected. In addition, the upper semiconductor layer 15
Constitutes the drain of the load MISFET (MP 1 , MP 2 ), and is electrically connected to the power supply wiring 18 above it. The intermediate semiconductor layer 14 is a load MISFET (MP
1 , MP 2 ) constitutes the channel region, and is substantially a load M
It constitutes a substrate of ISFETs (MP 1 , MP 2 ).
【００１８】次に、上記メモリセルのより詳細な構造を
その製造方法と共に説明する。なお、メモリセルの製造
方法を説明する図のうち、符号Ａ−Ａ’を付した断面図
は、前記図２のＡ−Ａ’線に沿った断面に対応する図、
符号Ｂ−Ｂ’を付した断面図は、前記図２のＢ−Ｂ’線
に沿った断面に対応する図である。また、平面図には主
としてメモリセルを構成する導電層を示し、導電層間を
絶縁する絶縁膜の図示は省略する。Next, a more detailed structure of the memory cell will be described together with its manufacturing method. In addition, among the drawings for explaining the method of manufacturing the memory cell, the cross-sectional view taken along the line AA ′ corresponds to the cross-section taken along the line AA ′ of FIG.
The cross-sectional view denoted by reference numeral BB 'corresponds to the cross-section taken along the line BB' in FIG. In addition, the plan view mainly shows the conductive layers forming the memory cells, and an illustration of an insulating film for insulating the conductive layers is omitted.
【００１９】まず、図５、図６および図７に示すよう
に、例えばｐ型の単結晶シリコンからなる基板１の主面
の素子分離領域に素子分離溝２を形成する。素子分離溝
２は、基板１の主面をエッチングして溝を形成し、続い
てこの溝の内部を含む基板１上にＣＶＤ法で酸化シリコ
ン膜３を堆積した後、溝の外部の不要な酸化シリコン膜
３を化学機械研磨(Chemical Mechanical Polishing;Ｃ
ＭＰ)法で研磨、除去することによって形成する。この
素子分離溝２を基板１に形成することにより、素子分離
溝２によって周囲を規定された領域が活性領域Ｌとな
る。First, as shown in FIGS. 5, 6 and 7, an element isolation groove 2 is formed in an element isolation region of a main surface of a substrate 1 made of, for example, p-type single crystal silicon. The element isolation trenches 2 are formed by etching the main surface of the substrate 1 to form trenches, and subsequently depositing a silicon oxide film 3 on the substrate 1 including the inside of the trenches by a CVD method. Chemical mechanical polishing (C) of the silicon oxide film 3 is performed.
It is formed by polishing and removing by the MP) method. By forming the element isolation trench 2 in the substrate 1, the region defined by the element isolation trench 2 becomes the active region L.
【００２０】次に、図８および図９に示すように、基板
１にリン（Ｐ）をイオン注入した後、基板１を熱処理し
てリンを基板１中に拡散させることによって、ｐ型ウエ
ル４を形成する。続いて、基板１を湿式酸化することに
より、活性領域Ｌの表面に酸化シリコン膜からなるゲー
ト絶縁膜５を形成する。Next, as shown in FIGS. 8 and 9, after phosphorus (P) is ion-implanted into the substrate 1, the substrate 1 is heat-treated to diffuse phosphorus into the substrate 1 to form the p-type well 4. To form. Subsequently, the substrate 1 is wet-oxidized to form a gate insulating film 5 made of a silicon oxide film on the surface of the active region L.
【００２１】次に、図１０、図１１および図１２に示す
ように、基板１上に転送用ＭＩＳＦＥＴ（ＭＮ1、Ｍ
Ｎ2）のゲート電極６ａおよび駆動用ＭＩＳＦＥＴ（Ｍ
Ｎ3、ＭＮ4）のゲート電極６ｂを形成する。転送用ＭＩ
ＳＦＥＴ（ＭＮ1、ＭＮ2）のゲート電極６ａは、活性領
域Ｌ以外の領域でワード線ＷＬを構成する。ゲート電極
６ａ（ワード線ＷＬ）およびゲート電極６ｂは、基板１
上にＣＶＤ法で多結晶シリコン膜を堆積し、続いてフォ
トレジスト膜をマスクにしたドライエッチングで多結晶
シリコン膜をパターニングすることによって形成する。
この多結晶シリコン膜にはその堆積時にホウ素（Ｂ）を
導入し、その導電型をｐ型とする。Next, as shown in FIGS. 10, 11 and 12, transfer MISFETs (MN 1 , M) are formed on the substrate 1.
N 2 ) gate electrode 6a and driving MISFET (M
A gate electrode 6b of N 3 and MN 4 ) is formed. MI for transfer
The gate electrode 6a of the SFET (MN 1 , MN 2 ) constitutes the word line WL in a region other than the active region L. The gate electrode 6a (word line WL) and the gate electrode 6b are formed on the substrate 1
A polycrystalline silicon film is deposited thereon by a CVD method, and subsequently, the polycrystalline silicon film is patterned by dry etching using a photoresist film as a mask.
Boron (B) is introduced into this polycrystalline silicon film at the time of its deposition to make its conductivity type p-type.
【００２２】次に、図１３および図１４に示すように、
ｐ型ウエル４にリン（Ｐ）またはヒ素（Ａｓ）をイオン
注入することによって、ｎ型半導体領域７を形成する。
ｎ型半導体領域７の一部は、転送用ＭＩＳＦＥＴ（ＭＮ
1、ＭＮ2）のソース、ドレインを構成し、他の一部は駆
動用ＭＩＳＦＥＴ（ＭＮ3、ＭＮ4）のソース、ドレイン
を構成する。ここまでの工程により、ｎチャネル型ＭＩ
ＳＦＥＴで構成された２個の転送用ＭＩＳＦＥＴ（ＭＮ
1、ＭＮ2）および２個の駆動用ＭＩＳＦＥＴ（ＭＮ3、
ＭＮ4）が完成する。Next, as shown in FIGS. 13 and 14,
An n-type semiconductor region 7 is formed by ion-implanting phosphorus (P) or arsenic (As) into the p-type well 4.
A part of the n-type semiconductor region 7 is a transfer MISFET (MN
1 , MN 2 ), and the other part constitutes the source and drain of the driving MISFET (MN 3 , MN 4 ). Through the steps so far, the n-channel MI
Two transfer MISFETs (MN
1 , MN 2 ) and two driving MISFETs (MN 3 ,
MN 4 ) is completed.
【００２３】次に、図１５、図１６および図１７に示す
ように、基板１上にＣＶＤ法で酸化シリコン膜８を堆積
した後、フォトレジスト膜をマスクにして酸化シリコン
膜８の一部をドライエッチングすることにより、駆動用
ＭＩＳＦＥＴ（ＭＮ3、ＭＮ4）のそれぞれのゲート電極
６ｂの上部にコンタクトホール９を形成する。Next, as shown in FIGS. 15, 16 and 17, after depositing the silicon oxide film 8 on the substrate 1 by the CVD method, a part of the silicon oxide film 8 is masked with the photoresist film. by dry etching, the contact hole 9 is formed in the top of each gate electrode 6b of the driving MISFET (MN 3, MN 4) .
【００２４】次に、図１８および図１９に示すように、
コンタクトホール９の内部にバリアメタル層１０を形成
する。バリアメタル層１０を形成するには、例えばコン
タクトホール９の内部を含む酸化シリコン膜８上にスパ
ッタリング法またはＣＶＤ法でＴｉＮ膜を堆積し、続い
て酸化シリコン膜８の上部のＴｉＮ膜をエッチバックし
て除去する。Next, as shown in FIG. 18 and FIG.
A barrier metal layer 10 is formed inside the contact hole 9. To form the barrier metal layer 10, for example, a TiN film is deposited on the silicon oxide film 8 including the inside of the contact hole 9 by a sputtering method or a CVD method, and then the TiN film on the silicon oxide film 8 is etched back. And remove.
【００２５】次に、図２０、図２１および図２２に示す
ように、酸化シリコン膜８の上部に一対の局所配線１
１、１１を形成する。局所配線１１、１１は、酸化シリ
コン膜８の上部にＣＶＤ法で多結晶シリコン膜を堆積
し、続いてフォトレジスト膜をマスクにしたドライエッ
チングで多結晶シリコン膜をパターニングすることによ
って形成する。局所配線１１、１１は、後に形成される
ｐチャネル型負荷用ＭＩＳＦＥＴ（ＭＰ1、ＭＰ2）のソ
ースとなるｐ型の下層半導体層１２と電気的に接続され
るので、上記多結晶シリコン膜にはその堆積時にホウ素
（Ｂ）を導入し、その導電型をｐ型とする。Next, as shown in FIGS. 20, 21 and 22, a pair of local wirings 1 is formed on the silicon oxide film 8.
1 and 11 are formed. The local wirings 11 and 11 are formed by depositing a polycrystalline silicon film on the silicon oxide film 8 by a CVD method and then patterning the polycrystalline silicon film by dry etching using a photoresist film as a mask. Since the local wirings 11 and 11 are electrically connected to the p-type lower semiconductor layer 12 serving as the source of the p-channel type load MISFETs (MP 1 and MP 2 ) formed later, the local wirings 11 and 11 are formed on the polycrystalline silicon film. Introduces boron (B) during its deposition to make its conductivity type p-type.
【００２６】上記一対の局所配線１１、１１の一方は、
コンタクトホール９を通じて駆動用ＭＩＳＦＥＴＭＮ3
のドレイン（ｎ型半導体領域７）および駆動用ＭＩＳＦ
ＥＴＭＮ4のゲート電極６ｂに電気的に接続される。ま
た、局所配線１１、１１の他方は、コンタクトホール９
を通じて駆動用ＭＩＳＦＥＴＭＮ4のドレイン（ｎ型半
導体領域７）および駆動用ＭＩＳＦＥＴＭＮ3のゲート
電極６ｂに電気的に接続される。ｐ型多結晶シリコンか
らなる局所配線１１とドレイン（ｎ型半導体領域７）と
は、コンタクトホール９の内部のバリアメタル層１０を
介して電気的に接続されるので、両者の間にｐｎ接合が
形成されることはない。One of the pair of local wirings 11, 11 is
Drive MISFET MN 3 through contact hole 9
Drain (n-type semiconductor region 7) and driving MISF
It is electrically connected to the gate electrode 6b of ETMN 4 . The other of the local wirings 11 and 11 has a contact hole 9
It is electrically connected to the gate electrode 6b of the drain (n-type semiconductor region 7) and the driving MISFETMN 3 driving MISFETMN 4 through. Since the local wiring 11 made of p-type polycrystalline silicon and the drain (n-type semiconductor region 7) are electrically connected via the barrier metal layer 10 inside the contact hole 9, a pn junction is formed therebetween. It is not formed.
【００２７】次に、図２３および図２４に示すように、
局所配線１１、１１の上部にＣＶＤ法で酸化シリコン膜
１２を堆積した後、化学機械研磨（ＣＭＰ）法を用いて
酸化シリコン膜１２の表面を平坦化する。この研磨は、
局所配線１１をストッパに用いて行い、局所配線１１の
表面が露出したときに研磨を停止する。Next, as shown in FIGS. 23 and 24,
After depositing the silicon oxide film 12 on the local wirings 11 by the CVD method, the surface of the silicon oxide film 12 is flattened by the chemical mechanical polishing (CMP) method. This polishing is
The local wiring 11 is used as a stopper, and polishing is stopped when the surface of the local wiring 11 is exposed.
【００２８】次に、図２５および図２６に示すように、
酸化シリコン膜１２の上部にＣＶＤ法で３層の多結晶シ
リコン膜１３ａ、１４ａ、１５ａを堆積した後、多結晶
シリコン膜１５ａの上部に窒化シリコン膜１６を堆積す
る。多結晶シリコン膜１３ａ、１５ａには高濃度のホウ
素（Ｂ）を導入し、その導電型をｐ型とする。また、多
結晶シリコン膜１４ａには低濃度のホウ素（Ｂ）を導入
し、その導電型をｐ型とする。多結晶シリコン膜１３
ａ、１４ａ、１５ａのホウ素濃度は、その堆積中にホウ
素を含むガス（ＢＨ3）の濃度を変えることによって制
御する。Next, as shown in FIGS. 25 and 26,
After depositing three layers of polycrystalline silicon films 13a, 14a, and 15a on the silicon oxide film 12 by the CVD method, a silicon nitride film 16 is deposited on the polycrystalline silicon film 15a. A high concentration of boron (B) is introduced into the polycrystalline silicon films 13a and 15a so that its conductivity type is p-type. Further, low-concentration boron (B) is introduced into the polycrystalline silicon film 14a so that its conductivity type is p-type. Polycrystalline silicon film 13
The boron concentration of a, 14a, 15a is controlled by varying the concentration of the gas containing boron (BH 3 ) during its deposition.
【００２９】次に、図２７、図２８および図２９に示す
ように、フォトレジスト膜（図示せず）をマスクに用い
たドライエッチングで窒化シリコン膜１６と３層の多結
晶シリコン膜１３ａ、１４ａ、１５ａとをパターニング
する。続いて、図３０および図３１に示すように、酸化
シリコン膜１２の上部にＣＶＤ法で酸化シリコン膜１７
を堆積した後、化学機械研磨（ＣＭＰ）法を用いて酸化
シリコン膜１７の表面を平坦化する。この研磨は、窒化
シリコン膜１６をストッパに用いて行い、窒化シリコン
膜１６の表面が露出したときに研磨を停止する。Next, as shown in FIGS. 27, 28 and 29, the silicon nitride film 16 and the three-layer polycrystalline silicon films 13a and 14a are dry-etched using a photoresist film (not shown) as a mask. , 15a are patterned. Subsequently, as shown in FIGS. 30 and 31, a silicon oxide film 17 is formed on the silicon oxide film 12 by a CVD method.
After the deposition, the surface of the silicon oxide film 17 is flattened by using the chemical mechanical polishing (CMP) method. This polishing is performed using the silicon nitride film 16 as a stopper, and the polishing is stopped when the surface of the silicon nitride film 16 is exposed.
【００３０】次に、図３２および図３３に示すように、
多結晶シリコン膜１５ａの上部の窒化シリコン膜１６を
熱リン酸で除去することによって多結晶シリコン膜１５
ａの表面を露出させた後、酸化シリコン膜１７の上部に
ＣＶＤ法で多結晶シリコン膜１８ａを堆積する。多結晶
シリコン膜１８ａには、その堆積時にホウ素（Ｂ）を導
入し、その導電型をｐ型とする。Next, as shown in FIGS. 32 and 33,
By removing the silicon nitride film 16 on the polycrystalline silicon film 15a with hot phosphoric acid, the polycrystalline silicon film 15 is removed.
After exposing the surface of a, a polycrystalline silicon film 18a is deposited on the silicon oxide film 17 by the CVD method. Boron (B) is introduced into the polycrystalline silicon film 18a at the time of its deposition to make its conductivity type p-type.
【００３１】次に、図３４、図３５および図３６に示す
ように、フォトレジスト膜をマスクに用いたドライエッ
チングで多結晶シリコン膜１８ａおよびその下層の多結
晶シリコン膜１３ａ、１４ａ、１５ａをパターニングす
る。これにより、電源配線１８と、下層半導体層１３、
中間半導体層１４、上層半導体層１５からなる四角柱状
の積層構造体Ｐが形成されると共に、積層構造体Ｐの対
向する２側面と酸化シリコン膜１７との間に溝１９が形
成される。Next, as shown in FIGS. 34, 35 and 36, the polycrystalline silicon film 18a and the underlying polycrystalline silicon films 13a, 14a and 15a are patterned by dry etching using a photoresist film as a mask. To do. As a result, the power supply wiring 18, the lower semiconductor layer 13,
A rectangular columnar laminated structure P including the intermediate semiconductor layer 14 and the upper semiconductor layer 15 is formed, and a groove 19 is formed between two opposing side surfaces of the laminated structure P and the silicon oxide film 17.
【００３２】上記積層構造体Ｐの下層半導体層１３は、
負荷用ＭＩＳＦＥＴのソースを構成し、その下部の局所
配線１１に電気的に接続される。また、上層半導体層１
５は、負荷用ＭＩＳＦＥＴのドレインを構成し、その上
部の電源配線１８に電気的に接続される。中間半導体層
１４は、負荷用ＭＩＳＦＥＴのチャネル領域を構成し、
実質的に負荷用ＭＩＳＦＥＴの基板を構成する。The lower semiconductor layer 13 of the laminated structure P is
It constitutes the source of the load MISFET and is electrically connected to the local wiring 11 therebelow. In addition, the upper semiconductor layer 1
Reference numeral 5 constitutes a drain of the load MISFET and is electrically connected to the power supply wiring 18 above the drain. The intermediate semiconductor layer 14 constitutes the channel region of the load MISFET,
Substantially constitutes the substrate of the load MISFET.
【００３３】次に、図３７、図３８および図３９に示す
ように、フォトレジスト膜をマスクにして酸化シリコン
膜１７をドライエッチングすることにより、一対の局所
配線１１、１１のそれぞれの上部にスルーホール２０を
形成する。Next, as shown in FIGS. 37, 38, and 39, the silicon oxide film 17 is dry-etched using the photoresist film as a mask, so that the through-holes are formed on the upper portions of the pair of local wirings 11, 11. The hole 20 is formed.
【００３４】次に、図４０および図４１に示すように、
スルーホール２０の底部に露出した局所配線１１の表面
にバリアメタル層２１を形成する。バリアメタル層２１
を形成するには、例えばスルーホール２０を形成すると
きに使用したフォトレジスト膜をマスクに用い、スパッ
タリング法またはＣＶＤ法でスルーホール２０の内部Ｔ
ｉＮ膜を薄く堆積する。Next, as shown in FIGS. 40 and 41,
A barrier metal layer 21 is formed on the surface of the local wiring 11 exposed at the bottom of the through hole 20. Barrier metal layer 21
To form the through hole 20, for example, the photoresist film used when forming the through hole 20 is used as a mask, and the inside T of the through hole 20 is formed by the sputtering method or the CVD method.
The iN film is thinly deposited.
【００３５】次に、図４２および図４３に示すように、
基板１を熱酸化することによって、多結晶シリコンから
なる積層構造体Ｐおよび電源配線１８の表面に膜厚１０
ｎｍ以下の薄い酸化シリコン膜からなる負荷用ＭＩＳＦ
ＥＴのゲート絶縁膜２２を形成する。Next, as shown in FIGS. 42 and 43,
By thermally oxidizing the substrate 1, a film thickness of 10 is formed on the surface of the laminated structure P made of polycrystalline silicon and the power wiring 18.
Load MISF consisting of thin silicon oxide film of less than nm
A gate insulating film 22 of ET is formed.
【００３６】次に、図４４、図４５および図４６に示す
ように、負荷用ＭＩＳＦＥＴのゲート電極２３を形成す
る。ゲート電極２３を形成するには、スルーホール２０
および溝１９の内部を含む酸化シリコン膜１７の上部に
ＣＶＤ法で多結晶シリコン膜を堆積した後、フォトレジ
スト膜（図示せず）をマスクに用いたドライエッチング
で酸化シリコン膜１７の上部の多結晶シリコン膜をパタ
ーニングする。この多結晶シリコン膜には、その堆積時
にリン（Ｐ）を導入し、その導電型をｎ型とする。ここ
までの工程により、駆動用ＭＩＳＦＥＴ（ＭＮ3、Ｍ
Ｎ4）の上部に負荷用ＭＩＳＦＥＴ（ＭＰ1、ＭＰ2）が
形成される。Next, as shown in FIGS. 44, 45 and 46, the gate electrode 23 of the load MISFET is formed. To form the gate electrode 23, the through hole 20
Then, a polycrystalline silicon film is deposited on the silicon oxide film 17 including the inside of the groove 19 and the groove 19 by a CVD method, and then a polysilicon film on the silicon oxide film 17 is dry-etched using a photoresist film (not shown) as a mask. The crystalline silicon film is patterned. Phosphorus (P) is introduced into this polycrystalline silicon film at the time of its deposition to make its conductivity type n-type. Through the steps so far, the driving MISFETs (MN 3 , M
Load MISFETs (MP 1 , MP 2 ) are formed on the upper portion of N 4 ).
【００３７】次に、図４７、図４８および図４９に示す
ように、ゲート電極２３の上部にＣＶＤ法で酸化シリコ
ン膜２４を堆積した後、フォトレジスト膜（図示せず）
をマスクに用いて酸化シリコン膜２４、１７、１２、８
をドライエッチングすることにより、転送用ＭＩＳＦＥ
Ｔ（ＭＮ1、ＭＮ2）のソース、ドレインの一方（ｎ型半
導体領域７）の上部にコンタクトホール２５を形成す
る。Next, as shown in FIGS. 47, 48 and 49, a silicon oxide film 24 is deposited on the gate electrode 23 by a CVD method and then a photoresist film (not shown).
Is used as a mask to form silicon oxide films 24, 17, 12, 8
Is dry-etched to transfer MISFE
A contact hole 25 is formed on one of the source and the drain (n-type semiconductor region 7) of T (MN 1 , MN 2 ).
【００３８】その後、酸化シリコン膜２４の上部に相補
性データ線ＢＬＴ、ＢＬＢを形成することにより、前記
図２、図３および図４に示したメモリセルが完成する。
相補性データ線ＢＬＴ、ＢＬＢを形成するには、例えば
コンタクトホール２５の内部を含む酸化シリコン膜２４
の上部にスパッタリング法でＡｌ合金膜、Ｗ膜などのメ
タル膜を堆積し、続いてフォトレジスト膜をマスクに用
いたドライエッチングでメタル膜をパターニングする。Thereafter, complementary data lines BLT and BLB are formed on the silicon oxide film 24, thereby completing the memory cell shown in FIGS. 2, 3 and 4.
To form the complementary data lines BLT and BLB, for example, the silicon oxide film 24 including the inside of the contact hole 25 is formed.
A metal film such as an Al alloy film and a W film is deposited on the upper part of the substrate by a sputtering method, and then the metal film is patterned by dry etching using a photoresist film as a mask.
【００３９】このように、本実施形態のＳＲＡＭは、駆
動用ＭＩＳＦＥＴ（ＭＮ3、ＭＮ4）の上部に負荷用ＭＩ
ＳＦＥＴ（ＭＰ1、ＭＰ2）を配置し、かつ負荷用ＭＩＳ
ＦＥＴ（ＭＰ1、ＭＰ2）を縦型構造のＭＩＳＦＥＴで構
成するので、メモリセルを構成するトランジスタの占有
面積を小さくすることができる。As described above, in the SRAM of this embodiment, the load MI is provided above the driving MISFETs (MN 3 , MN 4 ).
SFETs (MP 1 , MP 2 ) are placed and load MIS
Since the FETs (MP 1 and MP 2 ) are composed of vertical type MISFETs, the area occupied by the transistors forming the memory cell can be reduced.
【００４０】図５０は、ｎチャネル型の転送用ＭＩＳＦ
ＥＴ（ＭＮ1、ＭＮ2）および駆動用ＭＩＳＦＥＴ（ＭＮ
3、ＭＮ4）をｐ型ウエルに形成し、ｐチャネル型の負荷
用ＭＩＳＦＥＴ（ＭＰ1、ＭＰ2）をｎ型ウエルに形成す
る従来の完全ＣＭＯＳ型ＳＲＡＭのメモリセルを示す平
面図である。図５０と前記図２とを比較すれば明らかな
ように、本実施形態のＳＲＡＭは、同一デザインルール
で製造される従来の完全ＣＭＯＳ型ＳＲＡＭに比べてメ
モリセルサイズが大幅に縮小される。また、本実施形態
のＳＲＡＭは、ｎ型ウエルとｐ型ウエルの分離が不要と
なることによって、ラッチアップによるメモリ特性の劣
化も防止できる。FIG. 50 shows an n-channel type transfer MISF.
ET (MN 1 , MN 2 ) and driving MISFET (MN
3 , MN 4 ) is formed in a p-type well, and a p-channel type load MISFET (MP 1 , MP 2 ) is formed in an n-type well. As is clear from a comparison between FIG. 50 and FIG. 2, the SRAM of this embodiment has a memory cell size significantly reduced as compared with the conventional complete CMOS SRAM manufactured according to the same design rule. Further, in the SRAM of the present embodiment, the separation of the n-type well and the p-type well is unnecessary, so that the deterioration of the memory characteristics due to the latch-up can be prevented.
【００４１】上記の例では、メモリセルを構成する６個
のトランジスタのうち、一対のｐチャネル型負荷用ＭＩ
ＳＦＥＴ（ＭＰ1、ＭＰ2）を縦型構造とした場合につい
て説明したが、一対のｎチャネル型転送用ＭＩＳＦＥＴ
（ＭＮ1、ＭＮ2）あるいは一対のｎチャネル型駆動用Ｍ
ＩＳＦＥＴ（ＭＮ3、ＭＮ4）を縦型構造とし、これを他
のＭＩＳＦＥＴの上部に配置することも可能である。図
５１は、ｎチャネル型転送用ＭＩＳＦＥＴ（ＭＮ1、Ｍ
Ｎ2）を縦型構造としたメモリセルの等価回路図であ
る。In the above example, of the six transistors forming the memory cell, a pair of p-channel type load MIs.
The case where the SFETs (MP 1 and MP 2 ) have a vertical structure has been described, but a pair of n-channel transfer MISFETs has been described.
(MN 1 , MN 2 ) or a pair of n-channel driving M
It is also possible to make the ISFETs (MN 3 and MN 4 ) a vertical structure and arrange it on top of other MISFETs. FIG. 51 shows an n-channel type transfer MISFET (MN 1 , M
FIG. 9 is an equivalent circuit diagram of a memory cell in which N 2 ) has a vertical structure.
【００４２】なお、一般にＭＩＳＦＥＴの上部に形成さ
れるＭＩＳＦＥＴは、基板上に形成されたＭＩＳＦＥＴ
に比べて駆動能力が低下する。ＳＲＡＭの場合は、駆動
用ＭＩＳＦＥＴの駆動能力を他のＭＩＳＦＥＴのそれよ
りも大きく設定する必要があるので、メモリセルの一部
を構成するＭＩＳＦＥＴを他のＭＩＳＦＥＴの上部に形
成する場合は、駆動用ＭＩＳＦＥＴを基板上に形成し、
駆動能力が小さくて済む負荷用ＭＩＳＦＥＴまたは転送
用ＭＩＳＦＥＴを他のＭＩＳＦＥＴの上部に形成する方
がよい。In general, the MISFET formed on the MISFET is the MISFET formed on the substrate.
The driving ability is lower than that of. In the case of SRAM, it is necessary to set the driving capability of the driving MISFET larger than that of other MISFETs. Therefore, when the MISFET forming a part of the memory cell is formed above the other MISFET, MISFET is formed on the substrate,
It is better to form the load MISFET or the transfer MISFET having a small driving capability on the other MISFET.
【００４３】上記の例では、完全ＣＭＯＳ型のメモリセ
ルについて説明したが、一対の負荷用ＭＩＳＦＥＴをデ
プレッション型ＭＩＳＦＥＴで構成するデプレッション
負荷型メモリセルや、負荷用ＭＩＳＦＥＴに代えて多結
晶シリコン抵抗を用いる高抵抗負荷型メモリセルの場合
も、一部のＭＩＳＦＥＴを縦型構造で構成することによ
り、メモリセルサイズの縮小が可能となる。Although the complete CMOS type memory cell has been described in the above example, a depletion load type memory cell in which a pair of load MISFETs are depletion type MISFETs or a polycrystalline silicon resistor is used instead of the load MISFET. Also in the case of a high resistance load type memory cell, the memory cell size can be reduced by configuring a part of the MISFETs in a vertical structure.
【００４４】例えば図５２は、デプレッション負荷型メ
モリセルにおいて、一対のデプレッション型負荷用ＭＩ
ＳＦＥＴ（ＭＰ1、ＭＰ2）を縦型構造としたメモリセル
の等価回路図、図５３は、このメモリセルの概略平面
図、図５４は、図５３のＡ−Ａ’線に沿った断面図、図
５５は、図５３のＢ−Ｂ’線に沿った断面図である。ま
た、図５６は、デプレッション負荷型メモリセルにおい
て、一対のｎチャネル型転送用ＭＩＳＦＥＴ（ＭＮ1、
ＭＮ2）を縦型構造とした場合の等価回路図である。ま
た、図５７は、高抵抗負荷型メモリセルにおいて、一対
のｎチャネル型駆動用ＭＩＳＦＥＴ（ＭＮ3、ＭＮ4）を
縦型構造としたメモリセルの等価回路図、図５８は、同
じく高抵抗負荷型メモリセルにおいて、一対のｎチャネ
ル型転送用ＭＩＳＦＥＴ（ＭＮ1、ＭＮ2）を縦型構造と
した場合の等価回路図である。なお、デプレッション負
荷型メモリセルや高抵抗負荷型メモリセルの場合も、ト
ランジスタの微細化に伴う駆動能力の低下を抑制する観
点からは、駆動用ＭＩＳＦＥＴを基板上に形成する方が
よい。For example, FIG. 52 shows a pair of depletion type load MIs in a depletion type memory cell.
53 is an equivalent circuit diagram of a memory cell having vertical structures of SFETs (MP 1 and MP 2 ), FIG. 53 is a schematic plan view of this memory cell, and FIG. 54 is a sectional view taken along the line AA ′ of FIG. 55 is a sectional view taken along the line BB ′ of FIG. Further, FIG. 56 shows a pair of n-channel type transfer MISFETs (MN 1 ,
FIG. 7 is an equivalent circuit diagram when MN 2 ) has a vertical structure. 57 is an equivalent circuit diagram of a high resistance load type memory cell in which a pair of n-channel type driving MISFETs (MN 3 , MN 4 ) are vertical structures, and FIG. 58 is a high resistance load type memory cell. FIG. 6 is an equivalent circuit diagram in the case where a pair of n-channel type transfer MISFETs (MN 1 and MN 2 ) have a vertical structure in a type memory cell. Even in the case of the depletion load type memory cell or the high resistance load type memory cell, it is better to form the driving MISFET on the substrate from the viewpoint of suppressing the deterioration of the driving ability due to the miniaturization of the transistor.
【００４５】図５９および図６０は、高抵抗負荷型メモ
リセルの抵抗部を削除し、転送用ＭＩＳＦＥＴのリーク
を負荷代わりに用いたメモリセルの等価回路図および概
略断面図である。この場合は、転送用ＭＩＳＦＥＴ（Ｍ
Ｐ1、ＭＰ2）に負荷代用に機能が必要となるため、転送
用ＭＩＳＦＥＴ（ＭＰ1、ＭＰ2）を、高電圧が伝達可能
な縦型構造のｐチャネル型ＭＩＳＦＥＴで構成する。こ
の構造は、メモリセルを４個のトランジスタで構成する
ので、メモリセルサイズの縮小が可能である。また、こ
の縦型構造の転送用ＭＩＳＦＥＴ（ＭＰ1、ＭＰ2）をｎ
チャネル型駆動用ＭＩＳＦＥＴ（ＭＮ3、ＭＮ4）の上部
に形成することにより、メモリセルサイズをさらに縮小
することが可能である。59 and 60 are an equivalent circuit diagram and a schematic cross-sectional view of the memory cell in which the resistance portion of the high resistance load type memory cell is deleted and the leak of the transfer MISFET is used as a load. In this case, the transfer MISFET (M
Since P 1 and MP 2 ) need a function as a substitute for a load, the transfer MISFETs (MP 1 and MP 2 ) are formed by vertical p-channel type MISFETs capable of transmitting high voltage. In this structure, since the memory cell is composed of four transistors, the memory cell size can be reduced. In addition, the vertical transfer MISFETs (MP 1 , MP 2 ) are
It is possible to further reduce the memory cell size by forming the channel type driving MISFETs (MN 3 , MN 4 ) above the channel type MISFETs.
【００４６】上記の例では、メモリセルを構成する４個
または６個のトランジスタのうち、２個のＭＩＳＦＥＴ
を縦型構造とする場合について説明したが、４個あるい
は６個のＭＩＳＦＥＴを縦型構造とすることも可能であ
る。In the above example, two MISFETs out of the four or six transistors forming the memory cell are used.
The vertical structure has been described, but it is also possible to form four or six MISFETs in the vertical structure.
【００４７】例えば図６１は、完全ＣＭＯＳ型メモリセ
ルにおいて、一対のｐチャネル型負荷用ＭＩＳＦＥＴ
（ＭＰ1、ＭＰ2）と一対のｎチャネル型転送用ＭＩＳＦ
ＥＴ（ＭＮ1、ＭＮ2）とを縦型構造とした場合の等価回
路図、図６２は、同じく完全ＣＭＯＳ型メモリセルにお
いて、一対のｐチャネル型負荷用ＭＩＳＦＥＴ（Ｍ
Ｐ1、ＭＰ2）と一対のｎチャネル型駆動用ＭＩＳＦＥＴ
（ＭＮ3、ＭＮ4）とを縦型構造とした場合の等価回路
図、図６３は、同じく完全ＣＭＯＳ型メモリセルにおい
て、一対のｎチャネル型転送用ＭＩＳＦＥＴ（ＭＮ1、
ＭＮ2）と一対のｎチャネル型駆動用ＭＩＳＦＥＴ（Ｍ
Ｎ3、ＭＮ4）とを縦型構造とした場合の等価回路図であ
る。For example, FIG. 61 shows a pair of p-channel type load MISFETs in a complete CMOS type memory cell.
(MP 1 , MP 2 ) and a pair of n-channel transfer MISF
FIG. 62 is an equivalent circuit diagram in the case where the ETs (MN 1 and MN 2 ) have a vertical structure, and FIG. 62 shows a pair of p-channel load MISFETs (M
P 1 , MP 2 ) and a pair of n-channel driving MISFETs
63 is an equivalent circuit diagram in the case where (MN 3 , MN 4 ) has a vertical structure, and FIG. 63 shows a pair of n-channel transfer MISFETs (MN 1 ,
MN 2 ) and a pair of n-channel driving MISFETs (M
FIG. 6 is an equivalent circuit diagram in the case where N 3 and MN 4 ) have a vertical structure.
【００４８】図６４は、デプレッション負荷型メモリセ
ルにおいて、一対のデプレッション型負荷用ＭＩＳＦＥ
Ｔ（ＭＰ1、ＭＰ2）と一対のｎチャネル型転送用ＭＩＳ
ＦＥＴ（ＭＮ1、ＭＮ2）とを縦型構造とした場合の等価
回路図、図６５は、同じくデプレッション負荷型メモリ
セルにおいて、一対のデプレッション型負荷用ＭＩＳＦ
ＥＴ（ＭＰ1、ＭＰ2）と一対のｎチャネル型駆動用ＭＩ
ＳＦＥＴ（ＭＮ3、ＭＮ4）とを縦型構造とした場合の等
価回路図、図６６は、同じくデプレッション負荷型メモ
リセルにおいて、一対のｎチャネル型転送用ＭＩＳＦＥ
Ｔ（ＭＮ1、ＭＮ2）と一対のｎチャネル型駆動用ＭＩＳ
ＦＥＴ（ＭＮ3、ＭＮ4）とを縦型構造とした場合の等価
回路図である。FIG. 64 shows a pair of depletion type load MISFE in the depletion load type memory cell.
T (MP 1 , MP 2 ) and a pair of n-channel type transfer MISs
FIG. 65 is an equivalent circuit diagram in the case where the FETs (MN 1 and MN 2 ) have a vertical structure. FIG. 65 shows a pair of depletion type load MISFs in the same depletion type memory cell.
ET (MP 1 , MP 2 ) and a pair of n-channel drive MI
FIG. 66 is an equivalent circuit diagram in the case where the SFETs (MN 3 , MN 4 ) have a vertical structure. FIG. 66 shows a pair of n-channel type transfer MISFE for depletion load type memory cells.
T (MN 1 , MN 2 ) and a pair of n-channel type driving MISs
FIG. 6 is an equivalent circuit diagram when the FETs (MN 3 , MN 4 ) have a vertical structure.
【００４９】図６７は、高抵抗負荷型メモリセルにおい
て、一対のｎチャネル型転送用ＭＩＳＦＥＴ（ＭＮ1、
ＭＮ2）と一対のｎチャネル型駆動用ＭＩＳＦＥＴ（Ｍ
Ｎ3、ＭＮ4）とを縦型構造とした場合の等価回路図であ
る。FIG. 67 shows a pair of n-channel type transfer MISFETs (MN 1 , MN 1 ,
MN 2 ) and a pair of n-channel driving MISFETs (M
FIG. 6 is an equivalent circuit diagram in the case where N 3 and MN 4 ) have a vertical structure.
【００５０】図６８は、完全ＣＭＯＳ型メモリセルにお
いて、一対のｐチャネル型負荷用ＭＩＳＦＥＴ（Ｍ
Ｐ1、ＭＰ2）と一対のｎチャネル型転送用ＭＩＳＦＥＴ
（ＭＮ1、ＭＮ2）と一対のｎチャネル型駆動用ＭＩＳＦ
ＥＴ（ＭＮ3、ＭＮ4）とを縦型構造とした場合の等価回
路図、図６９は、デプレッション負荷型メモリセルにお
いて、一対のデプレッション型負荷用ＭＩＳＦＥＴ（Ｍ
Ｐ1、ＭＰ2）と一対のｎチャネル型転送用ＭＩＳＦＥＴ
（ＭＮ1、ＭＮ2）と一対のｎチャネル型駆動用ＭＩＳＦ
ＥＴ（ＭＮ3、ＭＮ4）とを縦型構造とした場合の等価回
路図である。FIG. 68 shows a pair of p-channel type load MISFETs (M
P 1 , MP 2 ) and a pair of n-channel transfer MISFETs
(MN 1 , MN 2 ) and a pair of n-channel type driving MISF
FIG. 69 is an equivalent circuit diagram in the case where the ET (MN 3 , MN 4 ) and the vertical structure are provided. FIG. 69 shows a pair of depletion type load MISFETs (M
P 1 , MP 2 ) and a pair of n-channel transfer MISFETs
(MN 1 , MN 2 ) and a pair of n-channel type driving MISF
FIG. 7 is an equivalent circuit diagram in the case where ET (MN 3 , MN 4 ) and a vertical structure are used.
【００５１】（実施の形態２）本実施形態は、前述した
縦型構造のＭＩＳＦＥＴを使って１トランジスタ／１キ
ャパシタ型のメモリセルを実現した例である。図７０
は、このメモリセルの等価回路図、図７１は、メモリセ
ルの概略平面図、図７２は、図７１のＡ−Ａ’線に沿っ
た断面図である。(Embodiment 2) This embodiment is an example in which a 1-transistor / 1-capacitor type memory cell is realized by using the above-mentioned vertical structure MISFET. FIG. 70
71 is an equivalent circuit diagram of this memory cell, FIG. 71 is a schematic plan view of the memory cell, and FIG. 72 is a sectional view taken along the line AA ′ of FIG.
【００５２】図７２に示すように、メモリセルＭＣは、
基板１の溝３０に形成された１個の容量素子Ｃとその上
部に形成された１個の選択用ＭＩＳＦＥＴ（Ｑｔ）とで
構成されている。選択用ＭＩＳＦＥＴＱｓは、四角柱状
にパターニングされた多結晶シリコン膜からなる積層構
造体Ｐと、積層構造体Ｐの表面に形成された酸化シリコ
ン膜からなるゲート絶縁膜３１と、積層構造体Ｐの側壁
および上部に形成された多結晶シリコン膜からなるゲー
ト電極３２（ワード線ＷＬ）とによって構成されてい
る。すなわち、選択用ＭＩＳＦＥＴＱｓは、縦型構造で
構成されている。As shown in FIG. 72, the memory cell MC is
It is composed of one capacitance element C formed in the groove 30 of the substrate 1 and one selection MISFET (Qt) formed above it. The selection MISFET Qs includes a laminated structure P made of a polycrystalline silicon film patterned into a rectangular column, a gate insulating film 31 made of a silicon oxide film formed on the surface of the laminated structure P, and a sidewall of the laminated structure P. And a gate electrode 32 (word line WL) made of a polycrystalline silicon film formed on the upper part. That is, the selection MISFET Qs has a vertical structure.
【００５３】積層構造体Ｐは、選択用ＭＩＳＦＥＴＱｓ
のソースを構成する下層半導体層３３、チャネル形成領
域を構成する中間半導体層３４、およびドレインを構成
する上層半導体層３５をこの順に積層した構成になって
いる。下層半導体層３３および上層半導体層３５は、高
不純物濃度のリン（Ｐ）が導入された多結晶シリコン膜
からなり、中間半導体層３４は、極めて低濃度のリン
（Ｐ）が導入された多結晶シリコン膜からなる。上層半
導体層３５（ドレイン）の上部には、その上部に形成さ
れたｎ型の多結晶シリコン膜からなるビット線ＢＬが接
続されている。The laminated structure P is a MISFET Qs for selection.
The lower semiconductor layer 33 constituting the source, the intermediate semiconductor layer 34 constituting the channel forming region, and the upper semiconductor layer 35 constituting the drain are laminated in this order. The lower semiconductor layer 33 and the upper semiconductor layer 35 are made of a polycrystalline silicon film in which phosphorus (P) with a high impurity concentration is introduced, and the intermediate semiconductor layer 34 is a polycrystalline silicon film with an extremely low concentration of phosphorus (P) introduced. It consists of a silicon film. A bit line BL made of an n-type polycrystalline silicon film formed on the upper semiconductor layer 35 (drain) is connected to the upper portion.
【００５４】下層半導体層３３と中間半導体層３４との
間、および上層半導体層３５と中間半導体層３４との間
には、トンネル絶縁膜３６が形成されている。下層半導
体層３３（ソース）と上層半導体層３５（ドレイン）と
の間にはチャネル電流が流れるため、これらのトンネル
絶縁膜３６は、薄い膜厚で形成する必要がある。トンネ
ル絶縁膜３６は、例えばＣＶＤ法で堆積した膜厚２ｎｍ
〜３ｎｍ程度の窒化シリコン膜などで構成する。トンネ
ル絶縁膜３６は、製造工程の途中の熱処理などによっ
て、下層半導体層３３や上層半導体層３５の不純物（リ
ン）が低不純物濃度の中間半導体層３４に拡散するのを
防止するストッパとして機能ので、メモリセルのリーク
電流を抑制し、情報の保持特性を向上させることができ
る。A tunnel insulating film 36 is formed between the lower semiconductor layer 33 and the intermediate semiconductor layer 34 and between the upper semiconductor layer 35 and the intermediate semiconductor layer 34. Since a channel current flows between the lower semiconductor layer 33 (source) and the upper semiconductor layer 35 (drain), it is necessary to form these tunnel insulating films 36 with a thin film thickness. The tunnel insulating film 36 has a film thickness of 2 nm deposited by, for example, the CVD method.
It is composed of a silicon nitride film having a thickness of about 3 nm. The tunnel insulating film 36 functions as a stopper that prevents impurities (phosphorus) in the lower semiconductor layer 33 and the upper semiconductor layer 35 from diffusing into the intermediate semiconductor layer 34 having a low impurity concentration due to heat treatment or the like during the manufacturing process. It is possible to suppress the leak current of the memory cell and improve the information retention characteristic.
【００５５】図示は省略するが、中間半導体層３４の中
途部にトンネル絶縁膜３６を設けてもよい。中間半導体
層３４の中途部に設けたトンネル絶縁膜３６は、オフ状
態にある選択用ＭＩＳＦＥＴＱｔの中間半導体層３４で
発生したキャリア（電子または正孔）が電流となってソ
ース、ドレイン間を流れないようにするストッパとして
機能する。すなわち、このトンネル絶縁膜３６は、選択
用ＭＩＳＦＥＴＱｔのオフ電流を小さく抑えるのに有効
である。中間半導体層３４の中途部に設けるトンネル絶
縁膜３６は１層に限らず、多層にすることもできる。Although not shown, the tunnel insulating film 36 may be provided in the middle of the intermediate semiconductor layer 34. In the tunnel insulating film 36 provided in the middle portion of the intermediate semiconductor layer 34, carriers (electrons or holes) generated in the intermediate semiconductor layer 34 of the selection MISFET Qt in the off state become a current and do not flow between the source and the drain. To function as a stopper. That is, the tunnel insulating film 36 is effective in suppressing the off current of the selection MISFET Qt to be small. The tunnel insulating film 36 provided in the middle portion of the intermediate semiconductor layer 34 is not limited to one layer, and may be a multilayer.
【００５６】（実施の形態３）図７３は、本実施形態の
メモリセルの等価回路図、図７４は、このメモリセルの
概略平面図、図７５は、図７４のＡ−Ａ’線に沿った断
面図、図７６は、図７４のＢ−Ｂ’線に沿った断面図で
ある。(Embodiment 3) FIG. 73 is an equivalent circuit diagram of the memory cell of the present embodiment, FIG. 74 is a schematic plan view of this memory cell, and FIG. 75 is taken along the line AA 'of FIG. FIG. 76 is a sectional view taken along line BB ′ in FIG. 74.
【００５７】本実施形態のメモリセルは、１個の読み出
し用ＭＩＳＦＥＴ（Ｑｒ）と１個の書き込み用ＭＩＳＦ
ＥＴ（Ｑｗ）とで構成され、読み出し用ＭＩＳＦＥＴＱ
ｒのゲート電極を蓄積ノードとして使用する。The memory cell of the present embodiment has one read MISFET (Qr) and one write MISF.
MISFETQ for reading composed of ET (Qw)
The gate electrode of r is used as the storage node.
【００５８】読み出し用ＭＩＳＦＥＴＱｒは、ｐ型の基
板１に形成されたｎ型の半導体領域４１（ソース、ドレ
イン）、基板１の表面に形成されたゲート絶縁膜４２、
ゲート絶縁膜４２の上部に形成されたｎ型多結晶シリコ
ン膜からなるゲート電極４３によって構成されている。
読み出し用ＭＩＳＦＥＴＱｒの半導体領域４１（ソー
ス、ドレイン）の一方には、ｎ型の多結晶シリコン膜か
らなるデータ線ＤＬが電気的に接続されている。The read MISFET Qr includes an n-type semiconductor region 41 (source and drain) formed on the p-type substrate 1, a gate insulating film 42 formed on the surface of the substrate 1,
The gate electrode 43 made of an n-type polycrystalline silicon film is formed on the gate insulating film 42.
A data line DL made of an n-type polycrystalline silicon film is electrically connected to one of the semiconductor regions 41 (source and drain) of the read MISFET Qr.
【００５９】書き込み用ＭＩＳＦＥＴＱｗは、読み出し
用ＭＩＳＦＥＴＱｒの上部に形成された多結晶シリコン
膜からなる積層構造体Ｐと、積層構造体Ｐの表面に形成
された酸化シリコン膜からなるゲート絶縁膜４４と、積
層構造体Ｐの側壁および上部に形成された多結晶シリコ
ン膜からなるゲート電極４５（ワード線ＷＬ）とによっ
て構成されている。すなわち、書き込み用ＭＩＳＦＥＴ
Ｑｗは、縦型構造で構成されている。The write MISFET Qw has a laminated structure P made of a polycrystalline silicon film formed on the read MISFET Qr, and a gate insulating film 44 made of a silicon oxide film formed on the surface of the laminated structure P. It is composed of a side wall of the laminated structure P and a gate electrode 45 (word line WL) made of a polycrystalline silicon film formed on the upper side. That is, write MISFET
Qw has a vertical structure.
【００６０】積層構造体Ｐは、書き込み用ＭＩＳＦＥＴ
Ｑｗのソースを構成する下層半導体層４６、チャネル形
成領域を構成する中間半導体層４７、およびドレインを
構成する上層半導体層４８をこの順に積層した構成にな
っている。下層半導体層４６および上層半導体層４８
は、高不純物濃度のリン（Ｐ）が導入された多結晶シリ
コン膜からなり、中間半導体層４７は、極めて低濃度の
リン（Ｐ）が導入された多結晶シリコン膜からなる。下
層半導体層４６と中間半導体層４７との間、および上層
半導体層４８と中間半導体層４７との間には、トンネル
絶縁膜４９が形成されている。上層半導体層４７（ドレ
イン）には、前述したデータ線ＤＬが電気的に接続され
ている。The laminated structure P is a write MISFET.
The lower semiconductor layer 46 forming the source of Qw, the intermediate semiconductor layer 47 forming the channel forming region, and the upper semiconductor layer 48 forming the drain are laminated in this order. Lower semiconductor layer 46 and upper semiconductor layer 48
Is composed of a polycrystalline silicon film having a high impurity concentration of phosphorus (P) introduced therein, and the intermediate semiconductor layer 47 is composed of a polycrystalline silicon film having an extremely low concentration of phosphorus (P) introduced thereinto. A tunnel insulating film 49 is formed between the lower semiconductor layer 46 and the intermediate semiconductor layer 47 and between the upper semiconductor layer 48 and the intermediate semiconductor layer 47. The above-described data line DL is electrically connected to the upper semiconductor layer 47 (drain).
【００６１】本実施形態によれば、読み出し用ＭＩＳＦ
ＥＴＱｒの上部に縦型構造の書き込み用ＭＩＳＦＥＴＱ
ｗを形成することにより、２トランジスタ型メモリセル
のセルサイズを大幅に縮小することができる。According to this embodiment, the MISF for reading is used.
A vertical structure write MISFETQ on the upper part of ETQr.
By forming w, the cell size of the two-transistor type memory cell can be significantly reduced.
【００６２】（実施の形態４）図７７は、本実施形態の
ＤＲＡＭのセンスアンプ部とメモリアレイの一部とを示
す等価回路図、図７８は、図７７に対応する領域の概略
平面図、図７９は、図７８のＡ−Ａ’線に沿った断面
図、図８０は、図７８のＢ−Ｂ’線に沿った断面図であ
る。(Embodiment 4) FIG. 77 is an equivalent circuit diagram showing a sense amplifier portion and a part of a memory array of a DRAM of this embodiment, and FIG. 78 is a schematic plan view of a region corresponding to FIG. 79 is a sectional view taken along the line AA ′ of FIG. 78, and FIG. 80 is a sectional view taken along the line BB ′ of FIG. 78.
【００６３】本実施形態のＤＲＡＭは、センスアンプ部
ＳＡを構成するＭＩＳＦＥＴの一部（図７８のメッシュ
パターンで示したＭＩＳＦＥＴ）を縦型構造のＭＩＳＦ
ＥＴで構成している。また、メモリアレイに形成された
メモリセルも縦型構造のＭＩＳＦＥＴで構成されてい
る。すなわち、メモリセルは、前記実施の形態２のメモ
リセルと同様、基板１内に形成された１個の容量素子と
その上部に形成された１個の縦型構造の選択用ＭＩＳＦ
ＥＴとで構成されている。In the DRAM of this embodiment, a part of the MISFETs forming the sense amplifier section SA (MISFETs shown by the mesh pattern in FIG. 78) has a vertical structure MISF.
It is composed of ET. Further, the memory cells formed in the memory array are also composed of vertical type MISFETs. That is, like the memory cell of the second embodiment, the memory cell is one capacitive element formed in the substrate 1 and one vertical structure selection MISF formed above the capacitive element.
It is composed of ET and.
【００６４】図８１〜図８３は、メモリセルとセンスア
ンプを構成する複数の導電層パターンを示す平面図であ
る。各図の中央部はセンスアンプ部ＳＡ、その両側はこ
のセンスアンプ部ＳＡに接続されたメモリセルを示して
いる。81 to 83 are plan views showing a plurality of conductive layer patterns forming a memory cell and a sense amplifier. The central part of each figure shows the sense amplifier section SA, and both sides thereof show the memory cells connected to this sense amplifier section SA.
【００６５】図８１は、活性領域Ｌのパターンを示す平
面図である。図８２は、第１層目の多結晶シリコン膜５
０Ａ、５０Ｂのパターンを示す平面図である。多結晶シ
リコン膜５０Ａは、基板に形成されるＭＩＳＦＥＴのゲ
ート電極を構成し、多結晶シリコン膜５０Ｂは、縦型構
造のＭＩＳＦＥＴと他の導電層とを接続する配線を示し
ている。図８３は、縦型構造のＭＩＳＦＥＴを構成する
積層構造体Ｐのパターンとその上部に形成されるビット
線ＢＬにパターンを示す平面図である。FIG. 81 is a plan view showing the pattern of the active region L. FIG. 82 shows the first-layer polycrystalline silicon film 5
It is a top view which shows the pattern of 0A and 50B. The polycrystalline silicon film 50A constitutes a gate electrode of the MISFET formed on the substrate, and the polycrystalline silicon film 50B shows a wiring connecting the vertical structure MISFET and another conductive layer. FIG. 83 is a plan view showing the pattern of the laminated structure P constituting the vertical structure MISFET and the pattern of the bit line BL formed thereabove.
【００６６】図８４は、基板上に形成したｎチャネル型
ＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとで構成した従
来のセンスアンプ部ＳＡの導電層パターンを示す平面図
である。図８４と前記図７８とを比較すれば明らかなよ
うに、本実施形態のセンスアンプ部ＳＡは、同一デザイ
ンルールで製造される従来構造のセンスアンプ部ＳＡに
比べてそのサイズが大幅に縮小される。FIG. 84 is a plan view showing a conductive layer pattern of a conventional sense amplifier section SA composed of an n-channel type MISFET and a p-channel MISFET formed on a substrate. As apparent from a comparison between FIG. 84 and FIG. 78, the size of the sense amplifier section SA of this embodiment is significantly reduced as compared with the sense amplifier section SA of the conventional structure manufactured according to the same design rule. It
【００６７】以上、本発明者によってなされた発明を前
記実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。Although the invention made by the present inventor has been specifically described based on the above embodiment, the present invention is not limited to the above embodiment, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.
【００６８】[0068]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。The effects obtained by the typical ones of the inventions disclosed by the present application will be briefly described as follows.
It is as follows.
【００６９】ＳＲＡＭのメモリセルを構成するＭＩＳＦ
ＥＴの一部を縦型構造のＭＩＳＦＥＴで構成することに
より、メモリセルサイズを縮小することができる。ま
た。縦型構造のＭＩＳＦＥＴを他のＭＩＳＦＥＴの上部
に形成することにより、メモリセルサイズを大幅に縮小
することができる。MISF which constitutes the memory cell of SRAM
The memory cell size can be reduced by configuring a part of ET with a vertical MISFET. Also. By forming the MISFET having the vertical structure on top of the other MISFETs, the memory cell size can be significantly reduced.
【図１】本発明の一実施の形態である半導体記憶装置の
メモリセルを示す等価回路図である。FIG. 1 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to an embodiment of the present invention.
【図２】本発明の一実施の形態である半導体記憶装置の
メモリセルを示す平面図である。FIG. 2 is a plan view showing a memory cell of a semiconductor memory device according to an embodiment of the present invention.
【図３】図２のＡ−Ａ’線に沿った断面図である。FIG. 3 is a cross-sectional view taken along the line A-A ′ of FIG.
【図４】図２のＢ−Ｂ’線に沿った断面図である。4 is a cross-sectional view taken along the line B-B ′ of FIG.
【図５】本発明の一実施の形態である半導体記憶装置の
製造方法を示す平面図である。FIG. 5 is a plan view showing the method for manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図６】本発明の一実施の形態である半導体記憶装置の
製造方法を示す断面図である。FIG. 6 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図７】本発明の一実施の形態である半導体記憶装置の
製造方法を示す断面図である。FIG. 7 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図８】本発明の一実施の形態である半導体記憶装置の
製造方法を示す断面図である。FIG. 8 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図９】本発明の一実施の形態である半導体記憶装置の
製造方法を示す断面図である。FIG. 9 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図１０】本発明の一実施の形態である半導体記憶装置
の製造方法を示す平面図である。FIG. 10 is a plan view showing the method for manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図１１】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 11 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図１２】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 12 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図１３】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 13 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図１４】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 14 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図１５】本発明の一実施の形態である半導体記憶装置
の製造方法を示す平面図である。FIG. 15 is a plan view showing the method for manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図１６】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 16 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図１７】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 17 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図１８】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 18 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図１９】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 19 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図２０】本発明の一実施の形態である半導体記憶装置
の製造方法を示す平面図である。FIG. 20 is a plan view showing the method for manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図２１】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 21 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図２２】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 22 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図２３】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 23 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図２４】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 24 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図２５】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 25 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図２６】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 26 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図２７】本発明の一実施の形態である半導体記憶装置
の製造方法を示す平面図である。FIG. 27 is a plan view showing the method for manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図２８】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 28 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図２９】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 29 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図３０】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 30 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図３１】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 31 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図３２】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 32 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図３３】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 33 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図３４】本発明の一実施の形態である半導体記憶装置
の製造方法を示す平面図である。FIG. 34 is a plan view showing the method for manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図３５】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 35 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図３６】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 36 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図３７】本発明の一実施の形態である半導体記憶装置
の製造方法を示す平面図である。FIG. 37 is a plan view showing the method for manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図３８】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 38 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図３９】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 39 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図４０】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 40 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図４１】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 41 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図４２】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 42 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図４３】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 43 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図４４】本発明の一実施の形態である半導体記憶装置
の製造方法を示す平面図である。FIG. 44 is a plan view showing the method for manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図４５】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 45 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図４６】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 46 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図４７】本発明の一実施の形態である半導体記憶装置
の製造方法を示す平面図である。FIG. 47 is a plan view showing the method for manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図４８】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 48 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図４９】本発明の一実施の形態である半導体記憶装置
の製造方法を示す断面図である。FIG. 49 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the embodiment of the present invention.
【図５０】従来の完全ＣＭＯＳ型ＳＲＡＭのメモリセル
を示す平面図である。FIG. 50 is a plan view showing a memory cell of a conventional complete CMOS SRAM.
【図５１】本発明の他の実施の形態である半導体記憶装
置のメモリセルを示す等価回路図である。FIG. 51 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention.
【図５２】本発明の他の実施の形態である半導体記憶装
置のメモリセルを示す等価回路図である。52 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention. FIG.
【図５３】本発明の他の実施の形態である半導体記憶装
置のメモリセルを示す平面図である。53 is a plan view showing a memory cell of a semiconductor memory device according to another embodiment of the present invention. FIG.
【図５４】図５３のＡ−Ａ’線に沿った断面図である。54 is a cross-sectional view taken along the line A-A ′ of FIG. 53.
【図５５】図５３のＢ−Ｂ’線に沿った断面図である。55 is a cross-sectional view taken along the line B-B ′ of FIG. 53.
【図５６】本発明の他の実施の形態である半導体記憶装
置のメモリセルを示す等価回路図である。FIG. 56 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention.
【図５７】本発明の他の実施の形態である半導体記憶装
置のメモリセルを示す等価回路図である。FIG. 57 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention.
【図５８】本発明の他の実施の形態である半導体記憶装
置のメモリセルを示す等価回路図である。FIG. 58 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention.
【図５９】本発明の他の実施の形態である半導体記憶装
置のメモリセルを示す等価回路図である。FIG. 59 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention.
【図６０】本発明の他の実施の形態である半導体記憶装
置のメモリセルを示す概略断面図である。FIG. 60 is a schematic cross-sectional view showing a memory cell of a semiconductor memory device according to another embodiment of the present invention.
【図６１】本発明の他の実施の形態である半導体記憶装
置のメモリセルを示す等価回路図である。FIG. 61 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention.
【図６２】本発明の他の実施の形態である半導体記憶装
置のメモリセルを示す等価回路図である。FIG. 62 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention.
【図６３】本発明の他の実施の形態である半導体記憶装
置のメモリセルを示す等価回路図である。FIG. 63 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention.
【図６４】本発明の他の実施の形態である半導体記憶装
置のメモリセルを示す等価回路図である。FIG. 64 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention.
【図６５】本発明の他の実施の形態である半導体記憶装
置のメモリセルを示す等価回路図である。FIG. 65 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention.
【図６６】本発明の他の実施の形態である半導体記憶装
置のメモリセルを示す等価回路図である。FIG. 66 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention.
【図６７】本発明の他の実施の形態である半導体記憶装
置のメモリセルを示す等価回路図である。FIG. 67 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention.
【図６８】本発明の他の実施の形態である半導体記憶装
置のメモリセルを示す等価回路図である。FIG. 68 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention.
【図６９】本発明の他の実施の形態である半導体記憶装
置のメモリセルを示す等価回路図である。FIG. 69 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention.
【図７０】本発明の他の実施の形態である半導体記憶装
置のメモリセルを示す等価回路図である。FIG. 70 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention.
【図７１】本発明の他の実施の形態である半導体記憶装
置のメモリセルを示す平面図である。71 is a plan view showing a memory cell of a semiconductor memory device according to another embodiment of the present invention. FIG.
【図７２】図７１のＡ−Ａ’線に沿った断面図である。72 is a cross-sectional view taken along the line A-A ′ of FIG. 71.
【図７３】本発明の他の実施の形態である半導体記憶装
置のメモリセルを示す等価回路図である。FIG. 73 is an equivalent circuit diagram showing a memory cell of a semiconductor memory device according to another embodiment of the present invention.
【図７４】本発明の他の実施の形態である半導体記憶装
置のメモリセルを示す平面図である。FIG. 74 is a plan view showing a memory cell of a semiconductor memory device according to another embodiment of the present invention.
【図７５】図７４のＡ−Ａ’線に沿った断面図である。75 is a cross-sectional view taken along the line A-A ′ of FIG. 74.
【図７６】図７４のＢ−Ｂ’線に沿った断面図である。76 is a cross-sectional view taken along the line B-B ′ of FIG. 74.
【図７７】本発明の他の実施の形態である半導体記憶装
置のセンスアンプ部を示す等価回路図である。FIG. 77 is an equivalent circuit diagram showing a sense amplifier unit of a semiconductor memory device according to another embodiment of the present invention.
【図７８】本発明の他の実施の形態である半導体記憶装
置のセンスアンプ部を示す平面図である。FIG. 78 is a plan view showing a sense amplifier portion of a semiconductor memory device according to another embodiment of the present invention.
【図７９】図７８のＡ−Ａ’線に沿った断面図である。79 is a cross-sectional view taken along the line A-A ′ of FIG. 78.
【図８０】図７８のＢ−Ｂ’線に沿った断面図である。80 is a cross-sectional view taken along the line B-B ′ of FIG. 78.
【図８１】本発明の他の実施の形態である半導体記憶装
置のセンスアンプ部の導電層パターンを示す平面図であ
る。FIG. 81 is a plan view showing a conductive layer pattern of a sense amplifier portion of a semiconductor memory device according to another embodiment of the present invention.
【図８２】本発明の他の実施の形態である半導体記憶装
置のセンスアンプ部の導電層パターンを示す平面図であ
る。FIG. 82 is a plan view showing a conductive layer pattern of a sense amplifier portion of a semiconductor memory device according to another embodiment of the present invention.
【図８３】本発明の他の実施の形態である半導体記憶装
置のセンスアンプ部の導電層パターンを示す平面図であ
る。FIG. 83 is a plan view showing a conductive layer pattern of a sense amplifier portion of a semiconductor memory device according to another embodiment of the present invention.
【図８４】従来のＤＲＡＭのセンスアンプ部を示す平面
図である。FIG. 84 is a plan view showing a sense amplifier portion of a conventional DRAM.
１ 半導体基板 ２ 素子分離溝 ３ 酸化シリコン膜 ４ ｐ型ウエル ５ ゲート絶縁膜 ６ａ、６ｂ ゲート電極 ７ ｎ型半導体領域（ソース、ドレイン） ８ 酸化シリコン膜 ９ コンタクトホール １０ バリアメタル層 １１ 局所配線 １２ 酸化シリコン膜 １３ａ、１４ａ、１５ａ 多結晶シリコン膜 １３ 下層半導体層（ソース） １４ 中間半導体層（チャネル形成領域） １５ 上層半導体層（ドレイン） １６ 窒化シリコン膜 １７ 酸化シリコン膜 １８ａ 多結晶シリコン膜 １８ 電源配線 １９ 溝 ２０ スルーホール ２１ バリアメタル層 ２２ ゲート絶縁膜 ２３ ゲート電極 ２４ 酸化シリコン膜 ２５ コンタクトホール ３０ 溝 ３１ ゲート絶縁膜 ３２ ゲート電極 ３３ 下層半導体層（ソース） ３４ 中間半導体層（チャネル形成領域） ３５ 上層半導体層（ドレイン） ３６ トンネル絶縁膜 ４１ 半導体領域（ソース、ドレイン） ４２ ゲート絶縁膜 ４３ ゲート電極 ４４ ゲート絶縁膜 ４５ ゲート電極 ４６ 下層半導体層（ソース） ４７ 中間半導体層（チャネル形成領域） ４８ 上層半導体層（ドレイン） ４９ トンネル絶縁膜 ５０Ａ、５０Ｂ 多結晶シリコン膜 ＢＬ ビット線 ＢＬＴ、ＢＬＢ 相補性データ線 Ｃ 容量素子 ＤＬ データ線 Ｌ 活性領域 ＭＮ1、ＭＮ2 転送用ＭＩＳＦＥＴ ＭＮ3、ＭＮ4 駆動用ＭＩＳＦＥＴ ＭＰ1、ＭＰ2 負荷用ＭＩＳＦＥＴ Ｐ 積層構造体 Ｑｒ 読み出し用ＭＩＳＦＥＴ Ｑｔ 選択用ＭＩＳＦＥＴ Ｑｗ 書き込み用ＭＩＳＦＥＴ ＳＡ センスアンプ部 ＷＬ ワード線1 semiconductor substrate 2 element isolation groove 3 silicon oxide film 4 p-type well 5 gate insulating films 6a and 6b gate electrode 7 n-type semiconductor region (source, drain) 8 silicon oxide film 9 contact hole 10 barrier metal layer 11 local wiring 12 oxidation Silicon films 13a, 14a, 15a Polycrystalline silicon film 13 Lower semiconductor layer (source) 14 Intermediate semiconductor layer (channel forming region) 15 Upper semiconductor layer (drain) 16 Silicon nitride film 17 Silicon oxide film 18a Polycrystalline silicon film 18 Power wiring 19 groove 20 through hole 21 barrier metal layer 22 gate insulating film 23 gate electrode 24 silicon oxide film 25 contact hole 30 groove 31 gate insulating film 32 gate electrode 33 lower semiconductor layer (source) 34 intermediate semiconductor layer (channel forming region) 35 upper layer Semiconductor layer (drain) 36 Tunnel insulating film 41 Semiconductor region (source, drain) 42 Gate insulating film 43 Gate electrode 44 Gate insulating film 45 Gate electrode 46 Lower semiconductor layer (source) 47 Intermediate semiconductor layer (channel forming region) 48 Upper semiconductor layer (drain) 49 Tunnel Insulating film 50A, 50B Polycrystalline silicon film BL Bit line BLT, BLB Complementary data line C Capacitive element DL Data line L Active region MN 1 , MN 2 Transfer MISFET MN 3 , MN 4 Driving MISFET MP 1 , MP 2 load MISFET P stacked structure Qr read MISFET Qt selection MISFET Qw write MISFET SA sense amplifier WL word line
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Claims (20)
動用ＭＩＳＦＥＴと、一対の負荷用ＭＩＳＦＥＴとでメ
モリセルを構成した完全ＣＭＯＳ型ＳＲＡＭを有する半
導体記憶装置であって、 前記一対の転送用ＭＩＳＦＥＴ、前記一対の駆動用ＭＩ
ＳＦＥＴ、および前記一対の負荷用ＭＩＳＦＥＴのいず
れかは、半導体基板の主面に垂直な方向に延在する積層
構造体に形成されたソース、チャネル領域およびドレイ
ンと、前記積層構造体の側壁部にゲート絶縁膜を介して
形成されたゲート電極とを有する縦型構造のＭＩＳＦＥ
Ｔで構成されていることを特徴とする半導体記憶装置。1. A semiconductor memory device having a complete CMOS SRAM in which a memory cell is composed of a pair of transfer MISFETs, a pair of drive MISFETs, and a pair of load MISFETs, wherein the pair of transfer MISFETs are provided. , The pair of drive MIs
One of the SFET and the pair of load MISFETs includes a source, a channel region, and a drain formed in a laminated structure extending in a direction perpendicular to a main surface of a semiconductor substrate, and a sidewall portion of the laminated structure. A vertical structure MISFE having a gate electrode formed through a gate insulating film
A semiconductor memory device comprising T.
モリセルを構成する他のＭＩＳＦＥＴの上部に形成され
ていることを特徴とする請求項１記載の半導体記憶装
置。2. The semiconductor memory device according to claim 1, wherein the MISFET having the vertical structure is formed on another MISFET forming the memory cell.
対の負荷用ＭＩＳＦＥＴであることを特徴とする請求項
２記載の半導体記憶装置。3. The semiconductor memory device according to claim 2, wherein the vertical MISFET is the pair of load MISFETs.
対の転送用ＭＩＳＦＥＴ、前記一対の駆動用ＭＩＳＦＥ
Ｔ、または前記一対の負荷用ＭＩＳＦＥＴのうち、いず
れか１種のＭＩＳＦＥＴであることを特徴とする請求項
１記載の半導体記憶装置。4. The vertical structure MISFET includes the pair of transfer MISFETs and the pair of drive MISFEs.
2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is T or one of the pair of load MISFETs.
対の転送用ＭＩＳＦＥＴ、前記一対の駆動用ＭＩＳＦＥ
Ｔ、または前記一対の負荷用ＭＩＳＦＥＴのうち、いず
れか２種のＭＩＳＦＥＴであることを特徴とする請求項
１記載の半導体記憶装置。5. The vertical structure MISFET includes the pair of transfer MISFETs and the pair of drive MISFEs.
2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is T or any two kinds of MISFETs among the pair of load MISFETs.
対の転送用ＭＩＳＦＥＴ、前記一対の駆動用ＭＩＳＦＥ
Ｔ、および前記一対の負荷用ＭＩＳＦＥＴであることを
特徴とする請求項１記載の半導体記憶装置。6. The vertical structure MISFET includes the pair of transfer MISFETs and the pair of drive MISFEs.
2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is T and the pair of load MISFETs.
ル領域との間、およびドレインとチャネル領域との間
に、それぞれトンネル絶縁膜が介在していることを特徴
とする請求項１記載の半導体記憶装置。7. The semiconductor memory device according to claim 1, wherein tunnel insulating films are respectively interposed between the source and the channel region and between the drain and the channel region of the vertical MISFET. .
一部に１層または複数層のトンネル絶縁膜が介在してい
ることを特徴とする請求項１記載の半導体記憶装置。8. The semiconductor memory device according to claim 1, wherein one or more layers of tunnel insulating films are provided in a part of a channel region of the vertical MISFET.
動用ＭＩＳＦＥＴと、一対の負荷抵抗素子とでメモリセ
ルを構成した高抵抗負荷型ＳＲＡＭを有する半導体記憶
装置であって、 前記一対の転送用ＭＩＳＦＥＴおよび前記一対の駆動用
ＭＩＳＦＥＴのいずれかは、半導体基板の主面に垂直な
方向に延在する積層構造体に形成されたソース、チャネ
ル領域およびドレインと、前記積層構造体の側壁部にゲ
ート絶縁膜を介して形成されたゲート電極とを有する縦
型構造のＭＩＳＦＥＴで構成されていることを特徴とす
る半導体記憶装置。9. A semiconductor memory device having a high resistance load type SRAM in which a memory cell is composed of a pair of transfer MISFETs, a pair of drive MISFETs, and a pair of load resistance elements. One of the MISFET and the pair of driving MISFETs includes a source, a channel region, and a drain formed in a laminated structure extending in a direction perpendicular to a main surface of a semiconductor substrate, and a gate on a sidewall portion of the laminated structure. A semiconductor memory device comprising a vertical MISFET having a gate electrode formed via an insulating film.
一対の転送用ＭＩＳＦＥＴおよび前記一対の駆動用ＭＩ
ＳＦＥＴであることを特徴とする請求項１記載の半導体
記憶装置。10. The vertical structure MISFET comprises the pair of transfer MISFETs and the pair of drive MIs.
The semiconductor memory device according to claim 1, wherein the semiconductor memory device is an SFET.
駆動用ＭＩＳＦＥＴと、一対のデプレッション型負荷用
ＭＩＳＦＥＴとでメモリセルを構成したデプレッション
負荷型ＳＲＡＭを有する半導体記憶装置であって、 前記一対の転送用ＭＩＳＦＥＴ、前記一対の駆動用ＭＩ
ＳＦＥＴ、および前記一対のデプレッション型負荷用Ｍ
ＩＳＦＥＴのいずれかは、半導体基板の主面に垂直な方
向に延在する積層構造体に形成されたソース、チャネル
領域およびドレインと、前記積層構造体の側壁部にゲー
ト絶縁膜を介して形成されたゲート電極とを有する縦型
構造のＭＩＳＦＥＴで構成されていることを特徴とする
半導体記憶装置。11. A semiconductor memory device having a depletion load type SRAM in which a memory cell is composed of a pair of transfer MISFETs, a pair of drive MISFETs, and a pair of depletion type load MISFETs. MISFET, the pair of driving MIs
SFET, and the pair of depletion type load M
One of the ISFETs is a source, a channel region, and a drain formed in a laminated structure extending in a direction perpendicular to the main surface of the semiconductor substrate, and is formed on a sidewall portion of the laminated structure via a gate insulating film. A semiconductor memory device comprising a vertical MISFET having a gate electrode.
メモリセルを構成する他のＭＩＳＦＥＴの上部に形成さ
れていることを特徴とする請求項１１記載の半導体記憶
装置。12. The semiconductor memory device according to claim 11, wherein the MISFET having the vertical structure is formed on another MISFET forming the memory cell.
一対のデプレッション型負荷用ＭＩＳＦＥＴであること
を特徴とする請求項１１または１２記載の半導体記憶装
置。13. The semiconductor memory device according to claim 11, wherein the vertical structure MISFET is the pair of depletion type load MISFETs.
一対の転送用ＭＩＳＦＥＴ、前記一対の駆動用ＭＩＳＦ
ＥＴ、または前記一対のデプレッション型負荷用ＭＩＳ
ＦＥＴのうち、いずれか１種のＭＩＳＦＥＴであること
を特徴とする請求項１１記載の半導体記憶装置。14. The vertical MISFET includes the pair of transfer MISFETs and the pair of drive MISSFs.
ET or the pair of depletion type load MISs
12. The semiconductor memory device according to claim 11, wherein any one of the FETs is a MISFET.
一対の転送用ＭＩＳＦＥＴ、前記一対の駆動用ＭＩＳＦ
ＥＴ、または前記一対のデプレッション型負荷用ＭＩＳ
ＦＥＴのうち、いずれか２種のＭＩＳＦＥＴであること
を特徴とする請求項１１記載の半導体記憶装置。15. The vertical structure MISFET includes the pair of transfer MISFETs and the pair of drive MISSFs.
ET or the pair of depletion type load MISs
12. The semiconductor memory device according to claim 11, wherein any two kinds of FETs are MISFETs.
一対の転送用ＭＩＳＦＥＴ、前記一対の駆動用ＭＩＳＦ
ＥＴ、および前記一対のデプレッション型負荷用ＭＩＳ
ＦＥＴであることを特徴とする請求項１１記載の半導体
記憶装置。16. The vertical MISFET includes the pair of transfer MISFETs and the pair of drive MISSFs.
ET, and the pair of depletion type load MISs
The semiconductor memory device according to claim 11, which is a FET.
駆動用ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭ
を有する半導体記憶装置であって、 前記一対の転送用ＭＩＳＦＥＴは、半導体基板の主面に
垂直な方向に延在する積層構造体に形成されたソース、
チャネル領域およびドレインと、前記積層構造体の側壁
部にゲート絶縁膜を介して形成されたゲート電極とを有
する縦型構造のＭＩＳＦＥＴで構成されていることを特
徴とする半導体記憶装置。17. An SRAM in which a memory cell is composed of a pair of transfer MISFETs and a pair of drive MISFETs.
Wherein the pair of transfer MISFETs are sources formed in a laminated structure extending in a direction perpendicular to the main surface of the semiconductor substrate,
A semiconductor memory device comprising a vertical structure MISFET having a channel region and a drain, and a gate electrode formed on a sidewall portion of the laminated structure via a gate insulating film.
記一対の駆動用ＭＩＳＦＥＴの上部に形成されているこ
とを特徴とする請求項１７記載の半導体記憶装置。18. The semiconductor memory device according to claim 17, wherein the pair of transfer MISFETs are formed above the pair of drive MISFETs.
ル型ＭＩＳＦＥＴとからなるセンスアンプ回路を備えた
ＤＲＡＭを有する半導体記憶装置であって、前記センス
アンプ回路を構成するＭＩＳＦＥＴの一部は、半導体基
板の主面に垂直な方向に延在する積層構造体に形成され
たソース、チャネル領域およびドレインと、前記積層構
造体の側壁部にゲート絶縁膜を介して形成されたゲート
電極とを有する縦型構造のＭＩＳＦＥＴで構成されてい
ることを特徴とする半導体記憶装置。19. A semiconductor memory device having a DRAM having a sense amplifier circuit composed of an n-channel type MISFET and a p-channel type MISFET, wherein a part of the MISFET constituting the sense amplifier circuit is a main part of a semiconductor substrate. Of a vertical structure having a source, a channel region and a drain formed in a laminated structure extending in a direction perpendicular to the plane, and a gate electrode formed on a sidewall portion of the laminated structure via a gate insulating film. A semiconductor memory device comprising a MISFET.
導体基板の内部に形成された１個の容量素子と、前記容
量素子の上部に形成され、前記半導体基板の主面に垂直
な方向に延在する積層構造体に形成されたソース、チャ
ネル領域およびドレインと、前記積層構造体の側壁部に
ゲート絶縁膜を介して形成されたゲート電極とを有する
１個の縦型構造のＭＩＳＦＥＴとで構成されていること
を特徴とする請求項１９記載の半導体記憶装置。20. A memory cell of the DRAM, wherein one memory cell is formed inside the semiconductor substrate, and one memory cell is formed on the capacitor element and extends in a direction perpendicular to a main surface of the semiconductor substrate. One vertical MISFET having a source, a channel region and a drain formed in the laminated structure, and a gate electrode formed on the sidewall of the laminated structure via a gate insulating film. 20. The semiconductor memory device according to claim 19, wherein:
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