JP2002289703A - Semiconductor memory and its manufacturing method - Google Patents

Semiconductor memory and its manufacturing method

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JP2002289703A JP2002011504A JP2002011504A JP2002289703A JP 2002289703 A JP2002289703 A JP 2002289703A JP 2002011504 A JP2002011504 A JP 2002011504A JP 2002011504 A JP2002011504 A JP 2002011504A JP 2002289703 A JP2002289703 A JP 2002289703A
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Hidetaka Natsume
秀隆 夏目
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Nec Corp
日本電気株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a technique by which a memory cell size of an SRAM can be easily reduced without remarkably increasing the number of steps, and to improve the soft error resistance of the SRAM due to alpha rays. SOLUTION: In a semiconductor memory having the SRAM where a memory cell is constituted of a flip flop circuit, which comprises a pair of drive transistors and a pair of load transistors, and a pair of transfer transistors, each gate electrode of the drive transistors, the load transistors and the transfer transistors is constituted by using a first conductive film wiring formed by using a first conductive film provided on a semiconductor substrate, and one side of a pair of local wirings which are cross-coupled between a pair of input- output terminals of the flip flop circuit is constituted by using an embedding groove wiring which includes the gate electrodes and is formed in a first insulating film provided on the semiconductor substrate, and the other of the pair of local wirings is constituted of a second conductive film wiring formed by using a second conductive film provided via the second insulating film on the first insulating film including the embedding groove wiring.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体記憶装置およびその製造方法に関し、より詳しくはSRAM(スタティックランダムアクセスメモリ:Static Random Acce The present invention relates to relates to a semiconductor memory device and a manufacturing method thereof, and more particularly SRAM (static random access memory: Static Random ACCE
ss Memory)を有する半導体記憶装置およびその製造方法に関する。 ss Memory) to a semiconductor memory device having a.

【0002】 [0002]

【従来の技術】半導体記憶素子であるSRAMメモリセルの基本的な構造について図面を用いて説明する。 It will be described with reference to the drawings the basic structure of a SRAM memory cell is ## Semiconductor memory device.

【0003】SRAMメモリセルは、図22の回路図に示すように、情報蓄積部としてのフリップフロップ回路、及び情報の書き込み・読み出しを行うデータ線(ビット線BL 1 、BL 2 )とフリップフロップ回路との導通を制御する一対の転送トランジスタT 1 、T 2で構成されている。 [0003] SRAM memory cell, as shown in the circuit diagram of FIG. 22, the information flip-flop circuit as a storage unit, and the data lines for writing and reading information (bit lines BL 1, BL 2) and the flip-flop circuit and a pair of transfer transistors T 1, T 2 for controlling conduction between. そして、フリップフロップ回路は、例えば一対のCMOSインバータで構成され、それぞれのCMOS Then, the flip-flop circuit, for example, a pair of CMOS inverters, each CMOS
インバータは、一つの駆動トランジスタD 1 (D 2 )と一つの負荷トランジスタP 1 (P 2 )で構成される。 Inverter is composed of one driving transistor D 1 (D 2) and a load transistor P 1 (P 2).

【0004】転送トランジスタT 1 (T 2 )のソース/ドレイン領域の一方は、負荷トランジスタP 1 (P 2 )及び駆動トランジスタD 1 (D 2 )のドレインに接続され、他方はビット線BL 1 (BL 2 )に接続されている。 [0004] One of the source / drain region of the transfer transistor T 1 (T 2), the load transistor P 1 (P 2) and is connected to the drain of the drive transistor D 1 (D 2), the other bit line BL 1 ( is connected to the BL 2). また、 Also,
一対の転送トランジスタT 1 、T 2のゲートはそれぞれワード線WLの一部を構成し、互いに接続されている。 Each pair of gates of the transfer transistors T 1, T 2 constitutes a part of the word line WL, and are connected to each other.

【0005】一方のCMOSインバータを構成する駆動トランジスタD 1及び負荷トランジスタP 1のゲートは、 [0005] While the gate of the drive transistor D 1 and the load transistor P 1 constituting the CMOS inverter,
他方のCMOSインバータを構成する駆動トランジスタD 2及び負荷トランジスタP 2のドレイン(蓄積ノードN The drive transistor D 2 and the load transistor P 2 of the drain constituting the other CMOS inverter (storage node N
2 )に接続されている。 It is connected to 2). また、この後者のCMOSインバータを構成する駆動トランジスタD 2及び負荷トランジスタP 2のゲートは、前者のCMOSインバータを構成する駆動トランジスタD 1及び負荷トランジスタP 1のドレイン(蓄積ノードN 1 )に接続されている。 The gate of the drive transistor D 2 and the load transistor P 2 constituting the latter CMOS inverter is connected to the drive transistor D 1 and the load transistor P 1 of the drain constituting the former CMOS inverter (storage node N 1) ing. このように、一対のCMOSインバータ間において、一方のC Thus, between a pair of CMOS inverters, one C
MOSインバータの入出力部と他方のCMOSインバータのゲートとが互いにローカル配線(局所配線)と呼ばれる一対の配線L 1 、L 2を介してクロスカップル(交差結合)されている。 It is cross-coupled (cross-coupled) through a pair of wires L 1, L 2 the input and output portions of the MOS inverter and the other of the CMOS inverter gate is called local interconnect (local interconnection) to each other.

【0006】そして、駆動トランジスタD 1 、D 2のソース領域には、基準電圧(Vss、例えばGND)が供給され、負荷トランジスタP 1 、P 2のソース領域には、電源電圧(Vcc)が供給される。 [0006] Then, the source region of the drive transistor D 1, D 2, a reference voltage (Vss, for example, GND) is supplied to the source region of the load transistors P 1, P 2 is the power supply voltage (Vcc) is supplied It is.

【0007】以上に説明したSRAMセルは、ノイズに強く、待機時の消費電力が小さい等の優れた素子特性を有する。 [0007] SRAM cell described above is resistant to noise, have excellent device characteristics such as power consumption during standby is less. また、従来、この種のSRAMセルは、素子特性の点から、できるだけ素子構造の対称性を損なわないように(すなわち、アンバランス性を抑えるように)材料の選択やレイアウトがなされている。 Conventionally, SRAM cell of this type, from the viewpoint of element characteristics, so as not to impair the symmetry of the possible element structure (i.e., unbalanced resistance so as to suppress) materials selection and layout have been made.

【0008】しかしながら、上述のSRAMセルは、1 [0008] However, the above-mentioned SRAM cell, 1
メモリセルに6トランジスタが必要なこと、多数の配線が必要なこと、及び同一セル内にp型MOSとn型MO The memory cell 6 transistors is required, it required a large number of wires, and p-type MOS and n-type MO in the same cell
Sとの素子分離が必要であることから、セル面積が大きくなりやすいという問題を有している。 Since it is necessary isolation between S, it has a problem that the cell area tends to increase. また、製造においては工程数が多いという問題を有している。 Further, there is a problem that many number of steps in the manufacturing.

【0009】従来、6トランジスタ形SRAMセルの構造や製造方法については種々の提案がなされている。 Conventionally, various proposals have been made on the structure and production method of 6-transistor SRAM cell.

【0010】例えば、M.Inohara et al., Symp. on VLS [0010] For example, M.Inohara et al., Symp. On VLS
I Tech., p.64 (1998) には、一対のローカル配線のいずれもメタルダマシンプロセスで形成する方法が記載されている。 I Tech., The p.64 (1998), both of a pair of local interconnection describes a method of forming a metal damascene process. この方法では、互いに異なる層に埋込溝配線であるタングステン(W)ローカル配線を形成することによりクロスカップルを形成している。 In this method, to form a cross-coupled by forming a tungsten (W) local wiring is buried trench wiring in different layers. そして、基板の活性領域に達するWプラグと一方(下層)のローカル配線とを同時に開孔して形成しているため、フォトマスクや工程数を増やすことなくSRAMメモリセルを作製できることが記載されている。 Then, since the simultaneously formed by opening a local interconnection of the other hand and the W plug to reach the active region of the substrate (lower layer), it is described that can be manufactured an SRAM memory cell without increasing the number of photomasks and step there. しかしながら、この方法では、他方(上層)のローカル配線を形成するには、下層のローカル配線との接触を避けるように配置しなければならず、十分なセルサイズの縮小化は達成されていない。 However, in this method, in order to form a local interconnection of the other (upper), must be arranged to avoid contact with the underlying local interconnect, reduction of a sufficient cell size has not been achieved.

【0011】また、特開平11−251457号公報には、6トランジスタ形セルの製造において、一対のローカル配線の両方をメタルダマシンプロセスで形成し、かつ同一層に配置することが記載されている。 Further, JP-A-11-251457, in the production of 6-transistor cell, to form both the pair of local wiring metal damascene process, and is described to be disposed in the same layer. この方法においても、一対のローカル配線を相互に接触をさけるように配置する必要があるため、十分なセルサイズの縮小化は困難である。 Also in this method, it is necessary to arrange so as to avoid the mutual contact of the pair of local wiring, miniaturization of sufficient cell size is difficult.

【0012】一方、特開平9−260510号公報には、6トランジスタ形のSRAMメモリセルとして、メモリセルサイズの縮小とα線ソフトエラー耐性の向上を目的とした、以下の素子構造が記載されている。 Meanwhile, Japanese Unexamined Patent Publication No. 9-260510, as a six-transistor type SRAM memory cell, the improvement of the reduction and α ray soft error resistance of the memory cell size for the purpose, are described following device structure there. また、 Also,
同様な構成が、F. Ootsuka etal.,IEDM, p.205 (1998) Similar constructions, F. Ootsuka etal., IEDM, p.205 (1998)
にも記載されている。 It is also described in.

【0013】この構造は、クロスカップルを構成する一対のローカル配線が、異なる導電層をそれぞれエッチングして形成されたものであり、上層のローカル配線が下層のローカル配線と重なり合うように配置され、さらに、これらのローカル配線とこれらのローカル配線間に介在する絶縁膜(容量絶縁膜)とで容量素子が構成されている。 [0013] This structure, a pair of local wiring constituting the cross couple, which has been formed by etching a conductive layer different each layer of the local interconnection is arranged so as to overlap with the underlying local interconnect, further , an insulating film (capacitor insulating film) and the de-capacitance element interposed between these local interconnection and these local interconnection is formed.

【0014】しかしながらこのような素子構造では、その製造において、一対のローカル配線のそれぞれに対してコンタクト孔を形成する必要があるため、工程数が多くなる。 [0014] However, in such a device structure, in the production, it is necessary to form a contact hole for each of the pair of local interconnection, it is many steps. また、この構造では、ローカル配線がゲート電極の上部にまで薄い絶縁膜を介して比較的広範囲に配置されているが、このような凹凸が大きい基板表面に導電膜パターンを形成しようとすると、異方性エッチング等による導電膜のパターニングの際、段差付近の導電膜を除去しにくいため、不必要な箇所に導電膜が残留する等の問題が生じる。 Further, in this structure, the local wiring has been relatively widely arranged via a thin insulating film to the top of the gate electrode, an attempt to form a conductive pattern on such irregularities is large substrate surface, different during the patterning of the conductive film by anisotropic etching or the like, since it is difficult to remove the conductive film in the vicinity of the step, problems such as the conductive film remains on unnecessary portions occurs. また、このような凹凸の大きい表面に、容量絶縁膜を形成しようとすると、段差付近で膜厚が厚くなりやすく、段差付近の膜厚を薄くしようとすると平坦部では薄くなりすぎて絶縁性を損なうといった問題が生じ、薄く且つ均一な容量絶縁膜を形成することは困難である。 Also, the large surface of such irregularities, in order to form a capacitor insulating film, film thickness tends to be thicker in the vicinity of the step, the insulating too thin a flat portion when you try to reduce the film thickness of the vicinity of the step resulting problem impairing is possible to form a thin and uniform capacitive insulating film is difficult.

【0015】 [0015]

【発明が解決しようとする課題】そこで本発明の目的は、工程数を著しく増大させることなく、容易に、SR OBJECTS OF THE INVENTION It is an object of The present invention, without significantly increasing the number of steps, easily, SR
AMのメモリセルサイズを縮小可能な技術を提供することにある。 And to provide a collapsible technology the size of the memory cell of the AM. さらに、SRAMのα線ソフトエラー耐性を向上させる技術を提供することにある。 Further, to provide a technology for improving the α ray soft error resistance of SRAM.

【0016】 [0016]

【課題を解決するための手段】本発明は、一対の駆動トランジスタ及び一対の負荷トランジスタを備えたフリップフロップ回路と一対の転送トランジスタとでメモリセルを構成するSRAMを有する半導体記憶装置であって、半導体基板上に設けた第1導電体で形成された第1 SUMMARY OF THE INVENTION The present invention is a semiconductor memory device having SRAM is a memory cell composed of a flip-flop circuit and a pair of transfer transistors having a pair of driving transistors and a pair of load transistors, the formed first conductor provided on a semiconductor substrate 1
配線で、前記の駆動トランジスタ、負荷トランジスタ及び転送トランジスタのそれぞれのゲート電極が構成され、前記半導体基板上に設けた第1絶縁膜に形成された溝内の第2導電体を含む第2配線で、前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のローカル配線の一方が構成され、前記第2配線上を含む領域に設けた第2絶縁膜を介して設けられた第3配線で、 In the wiring, the driving transistor, the load transistor and the respective gate electrodes of the transfer transistor is formed, the second wiring including a second conductor of the first groove formed in an insulating film provided on said semiconductor substrate the is one configuration of a pair of local interconnection of crosslinking between the pair of input and output terminals of the flip-flop circuit, a third wiring provided through the second insulating film provided in a region including the upper second wiring so,
前記一対のローカル配線の他方が構成され、前記第2配線および前記第3配線のいずれか一方は、前記溝内を埋め込むように形成された埋込導電部を有することを特徴とする半導体記憶装置に関する。 Wherein the other is configured of a pair of local interconnection, the second wiring and the third one of the wires, the semiconductor memory device characterized by having a buried conductor which is formed so as to fill said groove on. また本発明は、前記第2配線と前記第3配線とは前記第2絶縁膜を介して重なる部分を有し、前記第2配線と前記第3配線とそれらの間に介在する前記第2絶縁膜とで容量素子が構成されている上記の半導体記憶装置に関する。 The present invention, said second wiring and the third wiring has a portion that overlaps via the second insulating film, said second insulating interposed the second wiring and the third wiring and between them film to a semiconductor memory device of the above capacitor element is composed of a. また本発明は、前記第2導電体は、前記一対の駆動トランジスタのうちの一方の第1駆動トランジスタを構成するドレイン領域と、前記一対の負荷トランジスタのうちの一方の負荷トランジスタであって前記第1駆動トランジスタと共通の第1配線Aで構成されるゲート電極をもつ第1負荷トランジスタを構成するドレイン領域と、他方の第2駆動トランジスタ及び他方の第2負荷トランジスタのゲート電極を構成する第1配線Bとに接触するように配置され、 The present invention, the second conductor has a drain region constituting one first driving transistor of one of said pair of driving transistors, said a one of the load transistor of the pair of load transistors No. 1 the driving transistor and a drain region constituting a first load transistor having a gate electrode made from a common first wire a, the first constituting the gate electrode of the second load transistor of the other of the second driving transistor and the other It is placed in contact with the wire B,
前記第3配線は、前記第1配線Aに接続するコンタクト部と、前記第2駆動トランジスタのドレイン領域に接続するコンタクト部と、前記第2負荷トランジスタのドレイン領域に接続するコンタクト部とに接している上記の半導体記憶装置に関する。 The third wiring, the contact portion connected to the first wiring A, a contact portion connected to the drain region of the second driving transistor, in contact with the contact portion to be connected to the drain region of the second load transistor have a semiconductor memory device described above. また本発明は、一対の駆動トランジスタ及び一対の負荷トランジスタを備えたフリップフロップ回路と一対の転送トランジスタとでメモリセルを構成するSRAMを有する半導体記憶装置であって、半導体基板上に設けた第1導電膜で形成された第1 The present invention is a semiconductor memory device having SRAM is a memory cell composed of a flip-flop circuit and a pair of transfer transistors having a pair of driving transistors and a pair of load transistors, first provided on a semiconductor substrate conductive first formed by film
導電膜配線で、前記の駆動トランジスタ、負荷トランジスタ及び転送トランジスタのそれぞれのゲート電極が構成され、前記半導体基板上に設けられた第1絶縁膜に形成された埋込溝配線で、前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のローカル配線の一方が構成され、前記第1絶縁膜上に第2絶縁膜を介して設けられた第2導電膜で形成された第2導電膜配線で、前記一対のローカル配線の他方が構成されることを特徴とする半導体記憶装置に関する。 In the conductive film wiring, the driving transistor, the load transistor and the respective gate electrodes of the transfer transistor is formed, the first buried trench wiring that is formed in an insulating film provided on a semiconductor substrate, the flip-flop circuit is one configuration of a pair of local interconnection of crosslinking between the pair of input and output terminals of the second conductive film formed of a second conductive film provided over the second insulating film on the first insulating film wiring, a semiconductor memory device, wherein the other of the pair of local wiring is configured.

【0017】また本発明は、前記第2導電膜配線が、前記埋込溝配線の上面の少なくとも一部と前記第2絶縁膜を介して重なるように配置され、前記埋込溝配線と前記第2導電膜配線とそれらの間に介在する前記第2絶縁膜とで容量素子が構成されている上記の半導体記憶装置に関する。 [0017] The present invention, the second conductive film wiring, the arranged to overlap over at least a portion between the second insulating film on the upper surface of the buried trench wiring, the said buried trench interconnection first 2 relates to a conductive film wiring and the semiconductor memory device of the above capacitor element is composed of a second insulating film interposed therebetween.

【0018】また本発明は、前記第2導電膜配線が、前記埋込溝配線の側面の一部を前記第2絶縁膜を介して覆うように配置され、前記埋込溝配線と前記第2導電膜配線とそれらの間に介在する前記第2絶縁膜とで容量素子が構成されている上記の半導体記憶装置に関する。 [0018] The present invention, the second conductive film wiring, the disposed part of the side surface of the buried trench wiring so as to cover over the second insulating layer, the buried trench wiring and the second relates conductive film wiring and the semiconductor memory device of the above capacitor element is composed of a second insulating film interposed therebetween.

【0019】また本発明は、前記埋込溝配線が、前記一対の駆動トランジスタのうちの一方の第1駆動トランジスタを構成するドレイン領域と、前記一対の負荷トランジスタのうちの一方の負荷トランジスタであって前記第1駆動トランジスタと共通の第1導電膜配線Aで構成されるゲート電極をもつ第1負荷トランジスタを構成するドレイン領域と、他方の第2駆動トランジスタ及び他方の第2負荷トランジスタのゲート電極を構成する第1導電膜配線Bとに接触するように配置され、前記第2導電膜配線は、前記第1導電膜配線Aに達するコンタクト部と、前記第2駆動トランジスタのドレイン領域に達するコンタクト部と、前記第2負荷トランジスタのドレイン領域に達するコンタクト部とに接している上記の半導体記憶装置に関する [0019] The present invention, the buried trench wiring, a drain region constituting one first driving transistor of one of said pair of driving transistors, there in one of the load transistor of the pair of load transistors common and drain region constituting a first load transistor having a gate electrode formed of the first conductive film wiring a, the other of the second driving transistor and the other of the gate electrode of the second load transistor and the first driving transistor Te is placed in contact with the first conductive film wiring B composing the second conductive wire reaches the contact portion reaching the first conductive film wiring a, the drain region of the second driving transistor Contacts and parts, relating to the above-described semiconductor memory device is in contact with the contact portion which reaches the drain region of the second load transistor

【0020】また本発明は、前記第1導電膜配線Bが、 [0020] The present invention, said first conductive wiring B,
前記第2駆動トランジスタのドレイン領域と前記第2負荷トランジスタのドレイン領域との間で分岐し、この分岐した配線部分が前記埋込溝配線と接触している上記の半導体記憶装置に関する。 It said second branch between the drain region of the drive transistor and the drain region of the second load transistor, to said semiconductor memory device is the branched wiring parts in contact with the buried trench interconnection.

【0021】また本発明は、前記の分岐した配線部分と前記埋込溝配線との接触領域が、基板上面から見て、前記第1導電膜配線Aに達するコンタクト部、前記第2駆動トランジスタのドレイン領域に達するコンタクト部、 [0021] The present invention, the contact area of ​​the branched wire portions and said buried trench interconnection of the can, when viewed from the substrate top surface, a contact portion reaching said first conductive film wiring A, the second driving transistor contact portion which reaches the drain region,
および前記第2負荷トランジスタのドレイン領域に達するコンタクト部のいずれからも等距離にある点を含んでいることを特徴とする上記の半導体記憶装置に関する。 And to the semiconductor memory device characterized by containing the point that is equidistant from both of the contact portion to reach the drain region of the second load transistor.

【0022】また本発明は、一対の駆動トランジスタ及び一対の負荷トランジスタを備えたフリップフロップ回路と一対の転送トランジスタとでメモリセルを構成するSRAMを有する半導体記憶装置であって、半導体基板上に設けた第1導電膜で形成された第1導電膜配線で、 [0022] The present invention is a semiconductor memory device having SRAM is a memory cell composed of a flip-flop circuit and a pair of transfer transistors having a pair of driving transistors and a pair of load transistors, formed on a semiconductor substrate the first conductive film wiring formed in the first conductive film,
前記の駆動トランジスタ、負荷トランジスタ及び転送トランジスタのそれぞれのゲート電極が構成され、前記半導体基板上に設けられた第1絶縁膜に形成された埋込溝配線および該埋込溝配線上に設けられたスタック電極で、前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のローカル配線の一方が構成され、前記第1絶縁膜上に第2絶縁膜を介して設けられた第2導電膜で形成された第2導電膜配線で、前記一対のローカル配線の他方が構成され、前記第2導電膜配線は、前記スタック電極の少なくとも上面の一部および側面の一部と前記第2絶縁膜を介して重なるように配置され、前記スタック電極と前記第2導電膜配線とそれらの間に介在する前記第2絶縁膜とで容量素子が構成されていることを特徴とする半導体 Wherein the driving transistor, the respective gate electrode structure of the load transistor and the transfer transistor, arranged on the first buried trench formed in the insulating film lines and 該埋 Komimizo on wiring provided on a semiconductor substrate in stacked electrode, wherein the one configuration of a pair of local interconnection of crosslinking between the pair of input and output terminals of the flip-flop circuit, a second conductive film provided over the second insulating film on the first insulating film in the second conductive film wiring formed, the other of the pair of local interconnection is formed, the second conductive film wiring portion and the second insulating film of a part and a side surface of at least the upper surface of the stacked electrode It is arranged so as to overlap through, a semiconductor, wherein the second insulating film and the capacitive element interposed therebetween and the stack electrode and the second conductive film wiring is formed 憶装置に関する。 On 憶 apparatus. また本発明は、 Further, the present invention is,
一対の駆動トランジスタ及び一対の負荷トランジスタを備えたフリップフロップ回路と一対の転送トランジスタとでメモリセルを構成するSRAMを有する半導体記憶装置であって、半導体基板上に設けた第1導電膜で形成された第1導電膜配線で、前記の駆動トランジスタ、負荷トランジスタ及び転送トランジスタのそれぞれのゲート電極が構成され、前記半導体基板上に設けられた第1 A semiconductor memory device having a SRAM is a memory cell composed of a flip-flop circuit and a pair of transfer transistors having a pair of driving transistors and a pair of load transistors, it is formed in the first conductive film provided on a semiconductor substrate the first conductive film wirings, the driving transistor is configured each of the gate electrodes of the load transistors and the transfer transistors, first formed on the semiconductor substrate
絶縁膜に形成された埋込溝配線で、前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のローカル配線の一方が構成され、前記第1絶縁膜上に設けられた第3絶縁膜に形成された溝内に、その底部において前記埋込溝配線と接する溝内電極膜を有し、前記第3絶縁膜上に第2絶縁膜を介して設けられた第2導電膜および前記溝内に前記溝内電極膜および前記第2絶縁膜を介して埋め込まれた埋込電極で、前記一対のローカル配線の他方が構成され、前記埋込電極と前記溝内電極膜とそれらの間に介在する前記第2絶縁膜とで容量素子が構成されていることを特徴とする半導体記憶装置に関する。 In buried trench wiring that is formed on the insulating film, wherein the one configuration of a pair of local interconnection of crosslinking between the pair of input and output terminals of the flip-flop circuit, a third insulating provided on the first insulating film in a groove formed in the film, said having a buried trench wiring in contact with the groove in the electrode film, the second conductive film and said provided through a second insulating film on the third insulating film at the bottom thereof in buried electrodes embedded through the groove in the electrode film and the second insulating film in the groove, the other of the pair of local interconnection is formed, the buried electrode and the groove in the electrode film and between them said second insulating film and the capacitive element is formed interposed a semiconductor memory device according to claim.
また本発明は、一対の駆動トランジスタ及び一対の負荷トランジスタを備えたフリップフロップ回路と一対の転送トランジスタとでメモリセルを構成するSRAMを有する半導体記憶装置であって、半導体基板上に設けた第1導電膜で形成された第1導電膜配線で、前記の駆動トランジスタ、負荷トランジスタ及び転送トランジスタのそれぞれのゲート電極が構成され、前記半導体基板上に設けられた第1絶縁膜に形成された溝内に導電膜を有し、該溝内導電膜で、前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のローカル配線の一方が構成され、前記第1絶縁膜上に第2絶縁膜を介して設けられた第2導電膜および前記溝内に前記溝内電極膜および前記第2絶縁膜を介して埋め込まれた埋込電極で、前記一対のローカ The present invention is a semiconductor memory device having SRAM is a memory cell composed of a flip-flop circuit and a pair of transfer transistors having a pair of driving transistors and a pair of load transistors, first provided on a semiconductor substrate the first conductive film wiring formed of a conductive film, wherein the drive transistor, the load transistor and the respective gate electrodes configuration of the transfer transistor, the first insulating film which is formed on a groove provided on a semiconductor substrate having a conductive film is, in the groove in the conductive layer, wherein the one configuration of a pair of local interconnection of crosslinking between the pair of input and output terminals of the flip-flop circuit, a second insulating film on the first insulating film in buried electrodes embedded through the second conductive layer and the trench electrode film and the second insulating layer in said groove provided through said pair of local 配線の他方が構成され、前記埋込電極と前記溝内導電膜とそれらの間に介在する前記第2絶縁膜とで容量素子が構成されていることを特徴とする半導体記憶装置に関する。 Other wiring is formed, a semiconductor memory device, wherein the second insulating film and the capacitive element interposed between them and the embedded electrode and the groove conductive film is formed. また本発明は、前記一対の駆動トランジスタ、前記一対の負荷トランジスタ及び前記一対の転送トランジスタのそれぞれのゲート電極、ソース領域及びドレイン領域の表面に高融点金属シリサイド層が形成されている上記の半導体記憶装置に関する。 The present invention, said pair of driving transistors, said pair of load transistors and the gate electrodes, the source regions and the refractory metal silicide layer is formed and the semiconductor memory in the surface of the drain region of the pair of transfer transistors apparatus on.

【0023】また本発明は、一対の駆動トランジスタ及び一対の負荷トランジスタを備えたフリップフロップ回路と一対の転送トランジスタとでメモリセルを構成するSRAMを有する半導体記憶装置の製造方法であって、 [0023] The present invention also relates to a method of manufacturing a semiconductor memory device having a SRAM is a memory cell composed of a flip-flop circuit and a pair of transfer transistors having a pair of driving transistors and a pair of load transistors,
半導体基板上に、前記駆動トランジスタ、前記負荷トランジスタ及び前記転送トランジスタのそれぞれのソース領域及びドレイン領域を形成するための活性領域を形成する工程と、前記駆動トランジスタ、前記負荷トランジスタ及び前記転送トランジスタのそれぞれのゲート電極を構成する配線として、前記半導体基板上に第1導電膜を形成した後、この第1導電膜をパターニングして第1 On a semiconductor substrate, said drive transistor, and forming the load transistors and each active region for forming a source region and a drain region of the transfer transistor, the driving transistor, the load transistor and each of the transfer transistors as wiring constituting a gate electrode of, after forming a first conductive layer on the semiconductor substrate, first by patterning the first conductive film 1
導電膜配線を形成する工程と、前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のローカル配線の一方の配線として、前記半導体基板上に第1絶縁膜を形成した後、この第1絶縁膜に埋込溝配線を形成する工程と、前記一対のローカル配線の他方の配線として、前記第1絶縁膜上に第2絶縁膜を形成した後、第2 Forming a conductive film wiring, as one of the wiring of a pair of local interconnection of crosslinking between the pair of input and output terminals of the flip-flop circuit, after forming the first insulating film on the semiconductor substrate, the first 1 and forming a buried trench wiring in an insulating film, as the other wire of the pair of local interconnection, after forming a second insulating film on the first insulating film, a second
導電膜を形成し、この第2導電膜をパターニングして第2導電膜配線を形成する工程、を含むことを特徴とする半導体記憶装置の製造方法に関する。 Conductive film is formed, a step of forming a second conductive film wiring by patterning the second conductive film, a method of manufacturing a semiconductor memory device which comprises a.

【0024】また本発明は、前記第2導電膜配線を、前記埋込溝配線の上面の少なくとも一部と前記第2絶縁膜を介して重なるように配置し、前記埋込溝配線と前記第2導電膜配線とそれらの間に介在する前記第2絶縁膜とで容量素子を構成する上記の半導体記憶装置の製造方法に関する。 [0024] The present invention, the second conductive wiring is disposed so as to overlap over at least a portion between the second insulating film on the upper surface of the buried trench wiring, the said buried trench interconnection first the method of manufacturing a semiconductor memory device in the capacitor with second conductive film wiring and said second insulating film interposed therebetween about.

【0025】また本発明は、一対の駆動トランジスタ及び一対の負荷トランジスタを備えたフリップフロップ回路と一対の転送トランジスタとでメモリセルを構成するSRAMを有する半導体記憶装置の製造方法であって、 [0025] The present invention relates to a method of manufacturing a semiconductor memory device having a SRAM is a memory cell composed of a flip-flop circuit and a pair of transfer transistors having a pair of driving transistors and a pair of load transistors,
半導体基板上に、前記駆動トランジスタ、前記負荷トランジスタ及び前記転送トランジスタのそれぞれのソース領域及びドレイン領域を形成するための活性領域を形成する工程と、前記駆動トランジスタ、前記負荷トランジスタ及び前記転送トランジスタのそれぞれのゲート電極を構成する配線として、前記半導体基板上に第1導電膜を形成した後、この第1導電膜をパターニングして第1 On a semiconductor substrate, said drive transistor, and forming the load transistors and each active region for forming a source region and a drain region of the transfer transistor, the driving transistor, the load transistor and each of the transfer transistors as wiring constituting a gate electrode of, after forming a first conductive layer on the semiconductor substrate, first by patterning the first conductive film 1
導電膜配線を形成する工程と、前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のローカル配線の一方の配線として、前記半導体基板上に第1絶縁膜を形成した後、この第1絶縁膜に埋込溝配線を形成する工程と、前記埋込溝配線の側面の一部を露出させる工程と、前記埋込溝配線の露出部および前記第1絶縁膜上に第2絶縁膜を形成した後、第2導電膜を形成し、この第2導電膜を前記埋込溝配線の側面の一部及び上面と前記第2絶縁膜を介して重なるようにパターニングして、 Forming a conductive film wiring, as one of the wiring of a pair of local interconnection of crosslinking between the pair of input and output terminals of the flip-flop circuit, after forming the first insulating film on the semiconductor substrate, the first 1 and forming a buried trench wiring in an insulating film, thereby exposing a portion of the side surface of the buried trench interconnection, the second insulating film on said buried trench wiring exposed portion and the first insulating film on the after forming a second conductive film is formed, the second conductive film is patterned so as to overlap through a part and the upper surface and the second insulating film of the side surface of the buried trench interconnection,
前記一対のローカル配線の他方の配線を構成する第2導電膜配線を形成し、前記埋込溝配線の側面の一部及び上面と前記第2導電膜配線とそれらの間に介在する前記第2絶縁膜とで構成される容量素子を形成する工程、を含むことを特徴とする半導体記憶装置の製造方法に関する。 Forming a second conductive film wiring constituting the other wiring of the pair of local interconnection, the buried part of the side surface of the trench wiring and the upper surface and the second conductive film wiring and the second interposed therebetween forming a capacitor element composed of the insulating film, a method for manufacturing a semiconductor memory device which comprises a.

【0026】また本発明は、前記埋込溝配線を、前記一対の駆動トランジスタのうちの一方の第1駆動トランジスタを構成するドレイン領域と、前記一対の負荷トランジスタのうちの一方の負荷トランジスタであって第1駆動トランジスタと共通の第1導電膜配線Aで構成されるゲート電極をもつ第1負荷トランジスタを構成するドレイン領域と、他方の第2駆動トランジスタ及び他方の第2負荷トランジスタのゲート電極を構成する第1導電膜配線Bとに接触するように形成し、前記第2導電膜配線は、前記第1導電膜配線Aに達するコンタクト孔と、前記第2駆動トランジスタのドレイン領域に達するコンタクト孔と、前記第2負荷トランジスタのドレイン領域に達するコンタクト孔とを同時に形成した後にこれらのコンタクト孔に導電 [0026] The present invention, the buried trench interconnection, a drain region constituting one first driving transistor of one of said pair of driving transistors, there in one of the load transistor of the pair of load transistors a drain region constituting a first load transistor having a gate electrode composed of the first driving transistor common first conductive film wiring a Te, the gate electrode of the second load transistor of the other of the second driving transistor and the other formed to be in contact with the first conductive film wiring B constituting the second conductive film wiring, the contact hole reaching the first conductive film wiring a, the contact hole reaching the drain region of the second driving transistor If, conducted to these contact holes after forming a contact hole reaching the drain region of the second load transistor simultaneously 材料を埋め込んで形成したコンタクト部のいずれにも接触するように形成する上記の半導体記憶装置の製造方法に関する。 Either of a contact portion formed by burying a material formed in contact about the method of manufacturing the semiconductor memory device.

【0027】また本発明は、前記第1導電膜配線Bを、 [0027] The present invention, the first conductive wire B,
前記第2駆動トランジスタのドレイン領域と前記第2負荷トランジスタのドレイン領域との間で分岐した形状になるように形成し、前記埋込溝配線を、この分岐した配線部分に接触するように形成する上記の半導体記憶装置の製造方法に関する。 The formed such that the branched shape between the drain region and the drain region of the second load transistor of the second driving transistor, the buried trench wiring is formed to be in contact with the branched wiring parts the method for producing the above-described semiconductor memory device.

【0028】また本発明は、前記一対の駆動トランジスタ、前記一対の負荷トランジスタ及び前記一対の転送トランジスタのそれぞれのソース領域及びドレイン領域の表面ならびにゲート電極を構成する前記第1導電膜配線の表面に高融点金属シリサイド層を形成する工程を有する上記の半導体記憶装置の製造方法に関する。 [0028] The present invention, said pair of driving transistors, said pair of load transistors and each of the source region and the first conductive wiring surface constituting the surface and the gate electrode of the drain region of the pair of transfer transistors the method for producing the above-described semiconductor memory device having a step of forming a refractory metal silicide layer.

【0029】本発明によれば、一対のローカル配線を異なる導電層で形成することにより、ローカル配線同士を部分的に重なり合うように配置することができるため、 According to the present invention, by forming a pair of local wiring different conductive layers, it is possible to arrange so as to overlap the local wirings partially
メモリセルの占有面積を縮小することができる。 It is possible to reduce the area occupied by the memory cell.

【0030】また本発明によれば、ローカル配線の一方とローカル配線の他方とこれらの間に介在する絶縁膜とで容量素子を構成することができるため、メモリセルサイズの微細化や動作電圧の低下に伴うα線ソフトエラー耐性の低下を防ぐことができる。 [0030] According to the present invention, it is possible to configure a capacitor element between the insulating film interposed between the other and these one and local interconnect local interconnection, the memory cell size of the fine and the operating voltage it is possible to prevent a decrease in α ray soft error resistance with decreasing.

【0031】また本発明によれば、下層に設ける一方のローカル配線を埋込溝配線で構成する場合、この下層のローカル配線の形成と同時に接続プラグを形成することができるため、少ない工程数で製造することができる。 [0031] According to the present invention, when forming one of the local lines provided in the lower layer in the buried trench interconnection, it is possible to form simultaneously connecting plug with the formation of the lower layer of the local interconnect, a small number of steps it can be produced.
さらに、下層に設ける一方のローカル配線を埋込溝配線で構成する場合、平坦性が向上するため、上層に設ける容量絶縁膜や他方のローカル配線を容易に薄く且つ均一に形成することが可能となり、歩留まりや素子特性を向上させることができる。 Furthermore, when forming one of the local lines provided in the lower layer in the buried trench interconnection, for improving the flatness, it is possible to capacitive insulating film and the other local interconnection easily thinly and uniformly formed to provide the top layer , it is possible to improve the yield and device characteristics.

【0032】また、本発明によれば、ソース/ドレイン領域、あるいはさらにゲート電極上に低抵抗材料である高融点金属シリサイド層を形成したことにより、SRA Further, according to the present invention, by forming the refractory metal silicide layer is a low resistance material in the source / drain regions or even gate electrode,, SRA
M構造の対称性に依らず、より一層の高速動作を実現することができる。 Regardless of the symmetry of the M structure, it is possible to realize a higher-speed operation.

【0033】 [0033]

【発明の実施の形態】以下、本発明の好適な実施の形態について説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, a description will be given of a preferred embodiment of the present invention.

【0034】本発明のSRAMのメモリセルは、図1に示すように、ワード線WLと一対のビット線BL 1 、B The memory cell of the SRAM of the present invention, as shown in FIG. 1, the word line WL and the pair of bit lines BL 1, B
2との交差部に配置され、一対の駆動トランジスタD 1 、D 2と一対の負荷トランジスタP 1 、P 2と一対の転送トランジスタT 1 、T 2で構成されている。 Is disposed at the intersection of the L 2, and a pair of driving transistors D 1, D 2 and a pair of load transistors P 1, P 2 and a pair of transfer transistors T 1, T 2. ここで、一対の駆動トランジスタD 1 、D 2と一対の転送トランジスタT 1 、T 2はnチャネル型で構成され、一対の負荷トランジスタP 1 、P 2はpチャネル型で構成されている。 Here, a pair of driving transistors D 1, D 2 and a pair of transfer transistors T 1, T 2 is composed of n-channel type, a pair of load transistors P 1, P 2 is composed of a p-channel type.

【0035】一対の駆動トランジスタD 1 、D 2と一対の負荷トランジスタP 1 、P 2は、1ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。 The pair of drive transistor D 1, D 2 and a pair of load transistors P 1, P 2 constitute a flip-flop circuit as an information storage unit for storing one bit of information. このフリップフロップ回路は、一対のCMOSインバータで構成され、それぞれのCMOSインバータは、一つの駆動トランジスタD 1 (D 2 )と一つの負荷トランジスタP 1 (P 2 )で構成される。 The flip-flop circuit is composed of a pair of CMOS inverters, each of the CMOS inverter is composed of one driving transistor D 1 (D 2) and a load transistor P 1 (P 2).

【0036】転送トランジスタT 1 (T 2 )のソース/ドレイン領域の一方は、負荷トランジスタP 1 (P 2 )及び駆動トランジスタD 1 (D 2 )のドレインに接続され、他方はビット線BL 1 (BL 2 )に接続されている。 [0036] One of the source / drain region of the transfer transistor T 1 (T 2), the load transistor P 1 (P 2) and is connected to the drain of the drive transistor D 1 (D 2), the other bit line BL 1 ( is connected to the BL 2). また、 Also,
一対の転送トランジスタT 1 、T 2のゲートはそれぞれワード線WLの一部を構成し、互いに接続されている。 Each pair of gates of the transfer transistors T 1, T 2 constitutes a part of the word line WL, and are connected to each other.

【0037】一方のCMOSインバータを構成する駆動トランジスタD 1及び負荷トランジスタP 1のゲートは、 [0037] While the gate of the drive transistor D 1 and the load transistor P 1 constituting the CMOS inverter,
他方のCMOSインバータを構成する駆動トランジスタD 2及び負荷トランジスタP 2のドレイン(蓄積ノードN The drive transistor D 2 and the load transistor P 2 of the drain constituting the other CMOS inverter (storage node N
2 )に接続されている。 It is connected to 2). また、この後者のCMOSインバータを構成する駆動トランジスタD 2及び負荷トランジスタP 2のゲートは、前者のCMOSインバータを構成する駆動トランジスタD 1及び負荷トランジスタP 1のドレイン(蓄積ノードN 1 )に接続されている。 The gate of the drive transistor D 2 and the load transistor P 2 constituting the latter CMOS inverter is connected to the drive transistor D 1 and the load transistor P 1 of the drain constituting the former CMOS inverter (storage node N 1) ing. このように、一対のCMOSインバータ間において、一方のC Thus, between a pair of CMOS inverters, one C
MOSインバータの入出力部(蓄積ノード)と他方のC Output of MOS inverter (storage node) and the other of C
MOSインバータのゲートとが互いにローカル配線(局所配線)と呼ばれる一対の配線L 1 、L 2を介してクロスカップル(交差結合)されている。 And MOS inverter gate are cross-coupled (cross-linked) via a local interconnect a pair of wires, called (local interconnect) L 1, L 2 from each other.

【0038】そして、駆動トランジスタD 1 、D 2のソース領域には、基準電圧(Vss、例えばGND)が供給され、負荷トランジスタP 1 、P 2のソース領域には、電源電圧(Vcc)が供給される。 [0038] Then, the source region of the drive transistor D 1, D 2, a reference voltage (Vss, for example, GND) is supplied to the source region of the load transistors P 1, P 2 is the power supply voltage (Vcc) is supplied It is.

【0039】第1及び第2の実施形態 以下に本発明の第1及び第2の実施形態について説明する。 [0039] The first and second embodiments of the present invention will first and second embodiments will be described. 第1の実施形態では、一対のローカル配線L 1 、L 2 In the first embodiment, a pair of local interconnection L 1, L 2
を異なる層に配置し、下層のローカル配線を埋込溝配線で構成し、上層のローカル配線をプレート状の導電膜で構成し、基板上面(平面)から見て、上層のローカル配線(プレート状配線)の一部が下層のローカル配線(埋込溝配線)の上面の少なくとも一部と絶縁膜を介して重なるように配置する。 Were placed in different layers, the lower layer of the local interconnect composed of the buried trench interconnection, the upper layer of the local interconnection constituted by plate-like conductive film, as viewed from the upper surface of the substrate (plane), the upper layer of the local interconnection (plate-like part of the wiring) is arranged to overlap over at least a portion of the insulating film on the upper surface of the lower layer local interconnection (Umakomimizo wiring). 下層のローカル配線(埋込溝配線)と上層のローカル配線(プレート状配線)とこれらの間に介在する絶縁膜とで容量素子が構成される。 Lower local interconnection (Umakomimizo wiring) and an upper local interconnection (plate-like wiring) and the capacitive element is constituted by an insulating film interposed therebetween.

【0040】埋込溝配線は厚く(深さ方向に長く)、プレート状の導電膜配線は上面の面積が大きいため、いずれの配線も、微細なライン状の導電性薄膜からなる配線に対して配線抵抗を低減することができる。 [0040] Umakomimizo interconnection is thicker (longer in the depth direction), since the plate-like conductive film wiring has a large area of ​​the upper surface, both of the wiring also, the wiring made of fine line-shaped conductive thin film it is possible to reduce the wiring resistance.

【0041】上記SRAMメモリセルの具体的な構造をさらに図面を用いて説明する。 [0041] will be described with reference to further drawings specific structure of the SRAM memory cell.

【0042】図2はメモリセルの平面図、図3(a)は図2のa−a'線断面図、図3(b)は図2のb−b'線断面図である。 [0042] Figure 2 is a plan view of a memory cell, FIG. 3 (a) a-a 'of FIG. 2 line cross-sectional view, FIG. 3 (b) b-b' of FIG. 2 is a cross-sectional view taken along line. なお、平面図においては、絶縁膜、ビット線およびビット線に接続するプラグを省略している。 In the plan view is omitted plugs connected to the insulating film, bit lines and bit lines.

【0043】メモリセルを構成する6個のトランジスタは、単結晶シリコンからなる半導体基板上の素子分離5 The six transistors constituting a memory cell, isolation on a semiconductor substrate made of single-crystal silicon 5
によって周囲を囲まれた活性領域ARに形成されている。 It is formed in the active region AR, which is surrounded by. nチャネル型の駆動トランジスタD 1 、D 2及び転送トランジスタT 1 、T 2はp型ウェル領域に形成されており、pチャネル型の負荷トランジスタP 1 、P 2はn型ウェル領域に形成されている。 drive transistor D 1 of the n-channel type, D 2 and the transfer transistor T 1, T 2 are formed on the p-type well region, load transistors P 1, P 2 of the p-channel type is formed on the n-type well region there.

【0044】一対の転送トランジスタT 1 、T 2のそれぞれは、p型ウェルの活性領域に形成されたn型ソース/ [0044] Each of the pair transfer transistors T 1, T 2, n-type source formed in the active region of the p-type well /
ドレイン領域13aと、この活性領域の表面に形成されたゲート酸化膜7と、このゲート酸化膜7上に形成されたゲート電極8で構成されている。 A drain region 13a, a gate oxide film 7 formed on the surface of the active region, and a gate electrode 8 formed on the gate oxide film 7. このゲート電極8 The gate electrode 8
は、例えば、不純物導入多結晶シリコン膜と高融点金属シリサイド膜(タングステンシリサイド膜、コバルトシリサイド膜、チタンシリサイド膜等)の積層構造を有し、ワード線WLと一体に構成されている。 It is, for example, doped polycrystalline silicon film and the refractory metal silicide film (tungsten silicide film, a cobalt silicide film, titanium silicide film) has a laminated structure, and is configured integrally with the word line WL. ワード線W Word lines W
Lは、第1方向(図2中では左右方向)に延在して設けられ、一対の転送トランジスタはこの第1方向に沿って互いに隣接して配置されている。 L is (are in Figure 2 the left-right direction) the first direction is provided to extend in, are disposed adjacent to each other a pair of transfer transistors along the first direction. また、一対の転送トランジスタはそのゲート長方向が第1方向と直交する第2 The pair of transfer transistors and the second having a gate length direction perpendicular to the first direction
方向(図2中では上下方向)と一致するように配置されている。 Direction (the in Figure 2 the vertical direction) are arranged to coincide with.

【0045】一対の駆動トランジスタD 1 、D 2のそれぞれは、p型ウェルの活性領域に形成されたn型ソース/ [0045] Each of the pair of drive transistor D 1, D 2, n-type source formed in the active region of the p-type well /
ドレイン領域13aと、この活性領域の表面に形成されたゲート酸化膜7と、このゲート酸化膜7上に形成されたゲート電極9、10で構成されている。 A drain region 13a, a gate oxide film 7 formed on the surface of the active region, and a gate electrode 9, 10 formed on the gate oxide film 7. このゲート電極9、10は、例えば、不純物導入多結晶シリコン膜と高融点金属シリサイド膜(タングステンシリサイド膜、 The gate electrodes 9 and 10 are, for example, doped polycrystalline silicon film and the refractory metal silicide film (tungsten silicide film,
コバルトシリサイド膜、チタンシリサイド膜等)の積層構造を有している。 Cobalt silicide film has a stacked structure of titanium silicide film). 駆動用トランジスタD 1のドレイン領域は、転送トランジスタT 1のソース/ドレイン領域の一方と共通の活性領域に形成され、駆動用トランジスタD 2のドレイン領域は、転送トランジスタT 2のソース/ドレイン領域の一方と共通の活性領域に形成されている。 Drain region of the driving transistor D 1 is formed on one common active region of the source / drain region of the transfer transistor T 1, the drain region of the driving transistor D 2 is the source / drain region of the transfer transistor T 2 on the other hand and are formed on a common active region.

【0046】一対の負荷トランジスタP 1 、P 2のそれぞれは、n型ウェルの活性領域に形成されたp型ソース/ [0046] Each of the pair of load transistors P 1, P 2, p-type source formed in the active region of the n-type well /
ドレイン領域13bと、この活性領域の表面に形成されたゲート酸化膜7と、このゲート酸化膜7上に形成されたゲート電極9、10で構成されている。 And the drain region 13b, a gate oxide film 7 formed on the surface of the active region, and a gate electrode 9, 10 formed on the gate oxide film 7. 負荷トランジスタP 1のゲート電極9は駆動トランジスタD 1のゲート電極と一体に構成されており、負荷トランジスタP 2のゲート電極10は駆動トランジスタD 2のゲート電極と一体に構成されている。 The gate electrode 9 of the load transistor P 1 is integrally formed with the gate electrode of the driving transistor D 1, the gate electrode 10 of the load transistor P 2 is formed integrally with the gate electrode of the driving transistor D 2.

【0047】駆動トランジスタD 1は、前記第2の方向において、転送トランジスタT 1と負荷トランジスタP 1 The driving transistor D 1, in the second direction, the transfer transistors T 1 and the load transistor P 1
との間に配置されている。 It is disposed between the. 駆動トランジスタD 2は、前記第2の方向において、転送トランジスタT 2と負荷トランジスタP 2との間に配置されている。 Drive transistor D 2, in the second direction, it is arranged between the transfer transistor T 2 and the load transistor P 2. 一対の駆動トランジスタ及び一対の負荷トランジスタのそれぞれは、 Each of the pair of driving transistors and a pair of load transistors,
そのゲート長方向が前記第1方向と一致するように配置されている。 As the gate length direction is disposed so as to coincide with the first direction.

【0048】一対の駆動トランジスタ、一対の負荷トランジスタ及び一対の転送トランジスタのそれぞれのソース/ドレイン領域の表面には、シート抵抗や接続プラグとの接続抵抗を低減する目的でチタンシリサイドやコバルトシリサイド等の高融点金属シリサイド層(不図示) The pair of driving transistors, on the surface of each of the source / drain regions of the pair of load transistors and a pair of transfer transistors, titanium silicide or cobalt silicide in order to reduce the connection resistance between the sheet resistance and the connection plug a refractory metal silicide layer (not shown)
を設けていることが好ましい。 Preferably it is provided.

【0049】一対の駆動トランジスタ、一対の負荷トランジスタ及び一対の転送トランジスタのそれぞれを構成するゲート電極の側壁にはサイドウォール12が形成されている。 The pair of driving transistors, sidewalls 12 are formed on the sidewalls of the gate electrodes constituting each of the pair of load transistors and a pair of transfer transistors. また、ゲート電極の上部にはシリコン酸化膜等からなるキャップ層(不図示)が設けられていてもよい。 The cap layer of silicon oxide film or the like on the gate electrode may be (not shown) is provided.

【0050】6個のトランジスタの上部には、シリコン窒化膜14が形成されており、このシリコン窒化膜14 [0050] The top of the six transistors, silicon nitride film 14 is formed, the silicon nitride film 14
の上部には厚さ300〜1000nm程度のPSGやB PSG and B having a thickness of about 300~1000nm at the top of the
PSG等からなる第1層間絶縁膜15が形成されている。 The first interlayer insulating film 15 made of PSG or the like is formed.

【0051】この第1層間絶縁膜15には、一対のローカル配線の一方である埋込溝配線16(L 1 )が形成されている。 [0051] The first interlayer insulating film 15, the buried trench wiring 16 (L 1) is one of a pair of local wiring is formed. この埋込溝配線16(L 1 )は、第1層間絶縁膜15を開孔して形成された溝にW等の導電性金属が埋め込まれてなる。 The buried trench interconnection 16 (L 1) is a conductive metal such as W is embedded a first interlayer insulating film 15 in the groove formed by openings. この埋込溝配線16(L 1 )の一端部は、駆動トランジスタD 1のドレイン領域と電気的に接続され、他端部は、負荷トランジスタP 1のドレイン領域と電気的に接続されている。 One end portion of the buried trench interconnection 16 (L 1), the driving transistor is connected to the drain region and electrically the D 1, the other end is connected to the drain region and electrically load transistor P 1. さらに、埋込溝配線1 In addition, Umakomimizo wiring 1
6(L 1 )の中央部は、駆動トランジスタD 2と負荷トランジスタP 2に共通のゲート電極10と電気的に接続されている。 Central portion of the 6 (L 1) is connected in common and electrically gate electrode 10 and the driving transistor D 2 to the load transistor P 2. このゲート電極10は、駆動トランジスタD The gate electrode 10 is, the drive transistor D
2のドレイン領域と負荷トランジスタP 2のドレイン領域との間でトランジスタD 1 、P 1方向へ分岐し、この分岐した部分が前記埋込溝配線16の中央部と接触している。 Branches to the transistor D 1, P 1 direction between the second drain region and the load transistor P 2 of the drain region, is the branch portions is in contact with the central portion of the buried trench wiring 16. この接触部は、上面からみて、後述の三つのコンタクトプラグ18、19、20のいずれからもほぼ等距離に配置することが好ましい。 The contact portion, as viewed from the top, is preferably disposed approximately equidistant from any of the three contact plug 18, 19 and 20 described later. その際、埋込溝配線16 At that time, Umakomimizo wiring 16
(L 1 )形状は、上面からみて、長方形の帯状形状をとることもできるが、図2の平面図に示すように、両端部に対してトランジスタD 2 、P 2側へ張り出すように折れ曲がった帯状形状であってもよい。 (L 1) shape, when viewed from the top, but can also take a rectangular strip shape, as shown in the plan view of FIG. 2, bent to protrude to the transistor D 2, P 2 side with respect to both end portions and it may be a belt-like shape. これにより十分なマージンを確保できる。 Thereby ensure a sufficient margin.

【0052】埋込溝配線16(L 1 )が形成された第1 [0052] The first Umakomimizo wiring 16 (L 1) is formed
層間絶縁膜15上には、シリコン酸化膜等からなる厚さ10nm〜150nm程度の第2層間絶縁膜17が形成されている。 On the interlayer insulating film 15, second interlayer insulating film 17 having a thickness of about 10nm~150nm formed of a silicon oxide film or the like is formed. そして、この第2層間絶縁膜17及び第1 Then, the second interlayer insulating film 17 and the first
層間絶縁膜15に開孔された接続孔にW等の導電性金属が埋め込まれてなる接続プラグが設けられている。 Connection plug conductive metal is embedded such as W apertures connection hole in the interlayer insulating film 15 is provided. これらの接続プラグは、6個のトランジスタのソース/ドレイン領域にそれぞれ接続するプラグ19〜26と、駆動トランジスタD 1と負荷トランジスタP 1に共通のゲート電極9に接続するプラグ18である。 These connection plug is a plug 19-26 that connect to the source / drain regions of the six transistors, a plug 18 connected to the common gate electrode 9 to the drive transistor D 1 and the load transistor P 1.

【0053】第2層間絶縁膜17の上部には、厚さ10 [0053] On top of the second interlayer insulating film 17, a thickness of 10
0〜200nm程度のTiN等からなるローカル配線2 Local interconnection 2 made of TiN or the like of about 0~200nm
7(L 2 )が形成されている。 7 (L 2) is formed. ローカル配線27(L 2 Local interconnection 27 (L 2)
は、駆動トランジスタD 1と負荷トランジスタP 1に共通のゲート電極9に接続するプラグ18、駆動トランジスタD 2のドレイン領域に接続するプラグ19、負荷トランジスタP 2のドレイン領域に接続するプラグ20に電気的に接続するように設けられている。 Is electricity driving transistor D 1 and the load transistor plug 18 connected to a common gate electrode 9 to P 1, the plug 19 is connected to the drain region of the drive transistor D 2, the plug 20 connected to the drain region of the load transistor P 2 It is provided so as to connect. また、ローカル配線27(L 2 )の一部が、他方のローカル配線である前記埋込溝配線16(L 1 )の上面の少なくとも一部と第2層間絶縁膜17を介して重なるように配置される。 A part of the local interconnection 27 (L 2) is, at least a portion arranged so as to overlap over the second interlayer insulating film 17 on the upper surface of the buried trench wiring 16 which is the other local interconnection (L 1) It is.
ローカル配線27(L 2 )と埋込溝配線16(L 1 )とそれらの間に介在する第2層間絶縁膜とで容量素子が構成される。 Local interconnection 27 (L 2) and the buried trench interconnection 16 (L 1) and the capacitive element in the second interlayer insulating film interposed therebetween is constructed. 容量素子を設ける点からは、ローカル配線27 From the viewpoint of providing a capacitor element, the local interconnection 27
(L 2 )が、埋込溝配線16(L 1 )の上面をできるだけ覆うことが好ましく、図2に示す構成ではローカル配線27(L 2 )が、埋込溝配線16(L 1 )の上面全体を覆っている。 (L 2) is, it is preferable to cover as much as possible the upper surface of Umakomimizo wiring 16 (L 1), the local interconnection 27 (L 2) in the structure shown in FIG. 2, the upper surface of Umakomimizo wiring 16 (L 1) and it covers the whole.

【0054】なお、接続プラグ21〜26上にはそれぞれ、上層からのビアプラグとの接続を容易にするために、ローカル配線27(L 2 )と同時にパターニング形成された矩形の導電膜パターン28〜33が形成されている。 [0054] Incidentally, each of the upper connection plug 21 to 26, in order to facilitate the connection with the via plug from the upper, the local interconnection 27 (L 2) at the same time as patterning the formed rectangular conductive pattern 28-33 There has been formed.

【0055】ローカル配線27(L 2 )が形成された第2層間絶縁膜17の上部には、シリコン酸化膜等からなる第3層間絶縁膜34が形成され、その上部には、電源電圧Vccが印加される電源電圧線41、及び基準電圧V [0055] on the second interlayer insulating film 17 that is the local interconnection 27 (L 2) is formed is a third interlayer insulating film 34 made of a silicon oxide film or the like is formed, on its upper, power supply voltage Vcc is supply voltage line 41 to be applied, and the reference voltage V
ssが印加される基準電圧線42が前記第1方向に沿って形成されている。 Reference voltage line 42 ss is applied are formed in the first direction. 電源電圧線41は、第3層間絶縁膜3 Supply voltage line 41, the third interlayer insulating film 3
4に設けられた接続プラグ(ビアプラグ)36、37と第1及び第2層間絶縁膜に設けられた接続プラグ22、 Connecting plug provided in the 4 (via plug) 36, 37 and the first and second connection provided in the interlayer insulating film plug 22,
23を介して、それぞれ負荷トランジスタP 1 、P 2のソース領域に電気的に接続されている。 Through 23, it is electrically connected to each source region of the load transistors P 1, P 2. 基準電圧線42 Reference voltage line 42
は、第3層間絶縁膜34に設けられた接続プラグ(ビアプラグ)35、38と第1及び第2層間絶縁膜に設けられた接続プラグ21、24を介して、それぞれ駆動トランジスタD 1 、D 2のソース領域に電気的に接続されている。 Through the third interlayer insulating film connecting plug provided in 34 (via plug) 35 and 38 and the connection plug 21 and 24 provided in the first and second interlayer insulating films, respectively driving transistor D 1, D 2 It is electrically connected to the source region. これらの配線は、例えば、パターニングされたアルミ膜や、アルミ膜の上部には反射防止膜として下部にはバリアメタル膜としてTiN等からなる膜が配置された積層膜で構成することができる。 These wires may, for example, and patterned aluminum film, the lower anti-reflection film on the upper portion of the aluminum film can be composed of a laminated film layer made of TiN or the like as a barrier metal film is arranged.

【0056】なお、転送トランジスタT 1 、T 2のソース/ドレイン領域の一方に電気的に接続されるように第3 [0056] The transfer transistor T 1, the third to be electrically connected to one of the source / drain regions of the T 2
層間絶縁膜34に設けたプラグ39、40の上部にはそれぞれ、上層からのビアプラグとの接続を容易にするために、電源電圧線41及び基準電圧線42と同時にパターニング形成された矩形の導電膜パターン43、44が形成されている。 Each of the upper portion of the plug 39 and 40 formed in the interlayer insulating film 34, in order to facilitate the connection with the via plug from the upper layer, the power supply voltage line 41 and the reference voltage line 42 simultaneously with patterning the formed rectangular conductive film patterns 43 and 44 are formed.

【0057】電源電圧線41及び基準電圧線42が形成された第3層間絶縁膜34の上部には、シリコン酸化膜等からなる第4層間絶縁膜(不図示)が形成され、その上部には、前記第2方向に沿って一対のビット線B [0057] The upper portion of the third interlayer insulating film 34 the supply voltage line 41 and the reference voltage line 42 is formed, the fourth interlayer insulating film made of a silicon oxide film or the like (not shown) is formed, on its upper , a pair of bit lines B in the second direction
1 、BL 2 (不図示)が形成されている。 L 1, BL 2 (not shown) is formed. 一方のビット線BL 1は、第4層間絶縁膜に設けられた接続プラグ(ビアプラグ)と第3層間絶縁膜に設けられた接続プラグ40と第1及び第2層間絶縁膜に設けられた接続プラグ26を介して転送トランジスタT 1のソース/ドレイン領域の一方に電気的に接続されている。 One bit line BL 1 is connected plug provided connecting plug provided in the fourth interlayer insulating film (via plugs) and the connection plug 40 provided on the third interlayer insulating film in the first and second interlayer insulating film It is electrically connected to one of the source / drain regions of the transfer transistors T 1 through 26. 他方のビット線BL 2は、第4層間絶縁膜に設けられた接続プラグ(ビアプラグ)と第3層間絶縁膜に設けられた接続プラグ39と第1及び第2層間絶縁膜に設けられた接続プラグ25を介して転送トランジスタT 2のソース/ドレイン領域の一方に電気的に接続されている。 Other bit line BL 2 is connected plug provided connecting plug provided in the fourth interlayer insulating film (via plugs) and the connection plug 39 provided on the third interlayer insulating film in the first and second interlayer insulating film is electrically connected to one of the source / drain region of the transfer transistor T 2 through 25. これらの配線は、例えば、パターニングされたアルミ膜や、アルミ膜の上部には反射防止膜として下部にはバリアメタル膜としてTiN等からなる膜が配置された積層膜で構成することができる。 These wires may, for example, and patterned aluminum film, the lower anti-reflection film on the upper portion of the aluminum film can be composed of a laminated film layer made of TiN or the like as a barrier metal film is arranged.

【0058】本発明の第2の実施の形態として、上述の構造において容量素子の構成が、基板上面から見て、上層のローカル配線(プレート状配線)の一部が下層のローカル配線(埋込溝配線)の上面の少なくとも一部と絶縁膜を介して重なるように配置されていることに加え、 [0058] As a second embodiment of the present invention, a structure of a capacitor in the structure described above, when viewed from the substrate top surface, the upper layer of the local interconnection (plate-like wiring) of some lower level local interconnection (buried in addition to being arranged so as to overlap over at least a portion of the insulating film on the upper surface of the groove line),
上層のローカル配線(プレート状配線)の一部が、下層のローカル配線(埋込溝配線)の側面(深さ方向に沿った面)を絶縁膜を介して部分的に覆うように配置されている構造をとってもよい。 Part of the upper local interconnection (plate-like wiring) is disposed below the local wiring (plane along the depth direction) side of (Umakomimizo wiring) so as to partially cover over the insulating film It may take are structure. この構造によれば、下層のローカル配線(埋込溝配線)の上面だけでなく側面においても容量素子を構成しているため、素子の容量を増加させることができる。 According to this structure, because it constitutes a capacitive element also in the side as well as the upper surface of the lower layer local interconnection (Umakomimizo wire), it is possible to increase the capacitance of the device. 図21に、この実施の形態の一例の断面図(図2の平面図に対応)を示す。 Figure 21 shows a sectional view of an example of this embodiment (corresponding to the plan view of FIG. 2).

【0059】次に、本発明の半導体記憶装置のSRAM Next, SRAM of the semiconductor memory device of the present invention
メモリセルの製造方法について、第1の実施形態の製造方法を例に挙げて図面を用いて説明する。 The method of manufacturing the memory cell will be described with reference to the drawings by taking a manufacturing method of the first embodiment as an example. なお、平面図においては絶縁膜を適宜省略して表記する。 Incidentally, in plan view it is referred to omit the insulating film appropriately.

【0060】まず、p型単結晶シリコンからなる半導体基板1の主面に常法によりシリコン酸化膜2及びシリコン窒化膜3を順次形成する。 Firstly, successively forming a silicon oxide film 2 and the silicon nitride film 3 by a conventional method on the main surface of the semiconductor substrate 1 made of p-type single crystal silicon. 続いて、常法により形成した所定のパターン形状をもつフォトレジストをマスクにしてドライエッチングを行い、シリコン窒化膜3及びシリコン酸化膜2をパターニングする。 Subsequently, dry etching is performed with a mask a photoresist having a predetermined pattern formed by a conventional method, patterning the silicon nitride film 3 and silicon oxide film 2. その後、残ったシリコン窒化膜3とシリコン酸化膜2をマスクにして半導体基板1をドライエッチングし、素子分離用の溝(トレンチ)4を形成する(図4、図5)。 Thereafter, the semiconductor substrate 1 by the remaining silicon nitride film 3 and silicon oxide film 2 as a mask dry etching to form a trench 4 for element isolation (FIG. 4, FIG. 5). なお、図中、AR It should be noted that, in the figure, AR
で示される領域は活性領域であり、この工程においてはAR以外の領域に素子分離用のトレンチ4が形成される。 Region shown in is the active region, in this step the trench 4 for element isolation in the region other than the AR is formed. また、MRで示される点線で囲まれた領域は1つのメモリセル領域を示す。 Further, a region surrounded by a dotted line indicated by the MR shows one memory cell region. 複数のメモリセルは、隣合うメモリセル間で、MRで示される長方形の前記第1方向(図4中では左右方向)に沿う各辺を対象軸としてAR The plurality of memory cells, adjacent between memory cells, AR as a target axis each side along the (lateral direction in FIG. 4) the first direction of the rectangle indicated by MR
の形状が線対称(ミラー反転)になるように配置され、 Are arranged so that the shape of the is line symmetric (mirrored),
且つ、MRで示される長方形の前記第2方向(図4中では上下方向)に沿う各辺を基準線として前記第1方向に平行移動(シフト)した関係となるように配置される。 And, (it is in Figure 4 vertically) the second direction of the rectangle indicated by MR is arranged so that the parallel movement in the first direction as a reference line each side along the (shift) relationship.
なお、MRで示される長方形の各辺を対称軸としてAR Incidentally, AR each side of the rectangle indicated by MR as a symmetrical axis
の形状が線対称になるように基板上に配置することも可能である。 It is also possible to shape are arranged on the substrate so as to be axisymmetric.

【0061】次に、図6に示すように、トレンチ4の内部にシリコン酸化膜を埋め込んで素子分離5を形成する。 Next, as shown in FIG. 6, to form an isolation 5 embeds the silicon oxide film in the trench 4. この素子分離5の形成は、トレンチ4を含む半導体基板1上にCVD法によりシリコン酸化膜をトレンチ4 Formation of the element isolation 5, the trench 4 of the silicon oxide film by a CVD method on the semiconductor substrate 1 including the trenches 4
内が完全に埋め込まれるように厚く形成した後、シリコン窒化膜3をストッパとして利用し、厚く形成したシリコン酸化膜に対してエッチバックあるいは化学的機械的研磨(CMP)を行いトレンチ4内部以外のシリコン酸化膜を除去して形成することができる。 After the inner is formed to be embedded in the full thick, using the silicon nitride film 3 as a stopper, thickly formed silicon etch-back or chemical mechanical polishing with respect to the oxide film (CMP) to perform trench 4 inside the other the silicon oxide film can be formed by removing.

【0062】次に、半導体基板1上のシリコン窒化膜3 Next, the silicon nitride film 3 on the semiconductor substrate 1
及びシリコン酸化膜2をエッチングにより除去した後、 And after the silicon oxide film 2 is removed by etching,
図7及び図8に示すように、厚さ10〜30nm程度の薄いシリコン酸化膜(犠牲酸化膜)2aを形成し、続いて負荷トランジスタP 1 、P 2を形成する領域にレジスト6を形成する。 As shown in FIGS. 7 and 8, the thickness 10~30nm about thin silicon oxide film (sacrificial oxide film) 2a is formed, followed by forming a resist 6 in the region for forming the load transistors P 1, P 2 . このレジスト6をマスクとし、前記酸化膜2aをスルー膜としてp型不純物(例えばホウ素)をイオン注入して、駆動トランジスタD 1 、D 2及び転送トランジスタT 1 、T 2を後に設けるp型ウェル領域を形成する。 The resist 6 as a mask, said p-type impurity oxide film 2a as a through film (e.g., boron) is ion-implanted, p-type well region provided after the driving transistor D 1, D 2 and the transfer transistor T 1, T 2 to form. 次いで、レジスト6を除去した後、p型ウェル領域上にレジストを形成し、このレジストをマスクとし、 Then, after removing the resist 6, a resist is formed on the p-type well region, using the resist as a mask,
前記酸化膜2aをスルー膜としてn型不純物(例えばリン又はヒ素)をイオン注入して、負荷トランジスタP 1 、P 2を後に設けるn型ウェル領域を形成する。 Said n-type impurity oxide film 2a as a through film (for example, phosphorus or arsenic) is ion-implanted to form an n-type well region provided after the load transistors P 1, P 2.

【0063】次に、半導体基板上のシリコン酸化膜(犠牲酸化膜)2aを除去した後、熱酸化法によりゲート酸化膜を形成し、続いて不純物導入多結晶シリコン膜を形成する。 Next, after removing the silicon oxide film (sacrificial oxide film) 2a on the semiconductor substrate, a gate oxide film is formed by thermal oxidation, followed by forming a doped polycrystalline silicon film. その際、不純物導入多結晶シリコン膜上にWシリサイド膜等の高融点金属シリサイド膜を形成し、その上にキャップ層形成用のシリコン酸化膜を形成してもよい。 At that time, a refractory metal silicide film such as a W silicide film is formed on the doped polycrystalline silicon film may be formed a silicon oxide film cap layer formed thereon. 次いで、所定パターンに形成したフォトレジストをマスクにしてドライエッチングを行い、不純物導入多結晶シリコン膜およびゲート酸化膜(高融点金属シリサイド膜およびシリコン酸化膜を形成した場合はさらにこのシリサイド膜と酸化膜)を同時にパターニングして、図9及び図10に示すように、転送トランジスタT 1 、T 2 Then, dry etching is performed by using a photoresist formed on the predetermined pattern as a mask, doped polycrystalline silicon film and the gate oxide film (refractory metal silicide film and the silicide film and the oxide film more when the formed silicon oxide film ) simultaneously patterned, as shown in FIGS. 9 and 10, the transfer transistor T 1, T 2
のゲート電極(ワード線WL)8、駆動トランジスタD The gate electrode of the (word line WL) 8, the driving transistor D
1 、D 2及び負荷トランジスタP 1 、P 2のゲート電極9、 1, D 2 and the load transistor P 1, the gate of the P 2 electrodes 9,
10を形成する。 10 to form a.

【0064】次に、図11及び図12に示すトランジスタ構造を下記のようにして形成する。 Next, formed by the transistor structure shown in FIGS. 11 and 12 as follows. n型ウェル領域上に形成したレジストをマスクにして、比較的少ない注入量でn型不純物(例えばリン又はヒ素)をイオン注入し、p型ウェル領域にLDD領域11を形成する。 And the resist formed in the n-type well region in the mask, the n-type impurity (e.g., phosphorus or arsenic) is ion-implanted in a relatively small injection volume, to form LDD regions 11 in the p-type well region. このレジストを除去した後、同様に、p型ウェル領域上に形成したレジストをマスクにしてp型不純物(例えばホウ素)をイオン注入し、n型ウェル領域にLDD領域11 After removing the resist, similarly, the p-type impurity (e.g., boron) is ion-implanted with the resist formed in the p-type well region in the mask, LDD regions 11 in the n-type well region
を形成する。 To form. 次いで、このレジストを除去した後、CV Then, after removing the resist, CV
D法でシリコン酸化膜を基板上に形成し、このシリコン酸化膜をエッチバックすることにより、ゲート電極の側面にサイドウォール12を形成する。 The silicon oxide film is formed on a substrate by the D method, by etching back the silicon oxide film to form sidewalls 12 on the side surfaces of the gate electrode. サイドウォールは、酸化膜−窒化膜−酸化膜や窒化膜−多結晶シリコン膜からなる積層膜であってもよい。 Sidewall oxide film - nitride - oxide film or a nitride film - may be a stacked film made of polycrystalline silicon film. その後、n型ウェル領域上に形成したレジストをマスクにして、比較的多い注入量でn型不純物をイオン注入し、p型ウェル領域にn型ソース/ドレイン領域13aを形成する。 Then, using the resist formed on the n-type well region in the mask, the n-type impurity ions are implanted at a relatively high injection rate, to form n-type source / drain region 13a in the p-type well region. 続いて、 continue,
このレジストを除去した後、同様に、p型ウェル領域上に形成したレジストをマスクにしてp型不純物をイオン注入し、n型ウェル領域にp型ソース/ドレイン領域1 After removing the resist, similarly, p-type well of a p-type impurity ion-implanted resist formed on the region as a mask, p-type source / drain region 101 in the n-type well region
3bを形成する。 3b to the formation.

【0065】この工程後において、好ましくは、ソース/ドレイン領域上に高融点シリサイド膜を形成する。 [0065] In After this step, preferably, it forms a refractory silicide film on the source / drain regions. まず、半導体基板上にスパッタリング法等で高融点金属(例えばTi、Co)膜を形成する。 First, a high melting point metal (e.g. Ti, Co) by sputtering or the like on a semiconductor substrate to form a film. 次に、熱処理(アニール)を行って、高融点金属膜とソース/ドレイン領域とを反応させた後、未反応の高融点金属をエッチングにより除去する。 Next, by performing heat treatment (annealing), then to react the refractory metal film and the source / drain regions, the unreacted refractory metal is removed by etching. これによりソース/ドレイン領域上に高融点金属シリサイド膜が形成される。 This refractory metal silicide film is formed on the source / drain regions by. このとき、前述の工程においてゲート電極上にWシリサイド膜およびシリコン酸化膜を設けていない場合は、ゲート電極上にも高融点金属シリサイド膜が形成される。 At this time, if not provided W silicide film and a silicon oxide film on the gate electrode in the above process, a refractory metal silicide film is also formed on the gate electrode.

【0066】次に、半導体基板上にCVD法でシリコン窒化膜14を形成した後、PSGやBPSG等からなる層間絶縁膜15を形成する。 Next, after forming a silicon nitride film 14 by the CVD method on the semiconductor substrate, an interlayer insulating film 15 made of PSG or BPSG or the like. 次いで、所定パターンに形成したフォトレジストをマスクにしてドライエッチングを行い第1層間絶縁膜15及びシリコン窒化膜14を開孔して基板表面およびゲート電極に達する溝を形成する。 Then opening the first interlayer insulating film 15 and the silicon nitride film 14 was dry-etched by using a photoresist formed on the predetermined pattern as a mask to form a groove reaching the substrate surface and the gate electrode. この溝をW等の導電性金属で埋め込むことにより、 By embedding the groove with a conductive metal such as W,
図13及び図14に示すように、埋込溝配線からなるローカル配線16(L 1 )を形成する。 As shown in FIGS. 13 and 14, to form the local interconnection 16 (L 1) consisting Umakomimizo wiring. その際、溝への導電性金属の埋込は、例えば、スパッタリング法等でTi At this time, the buried conductive metal into the grooves, for example, Ti by sputtering or the like
/TiN積層膜等からなるバリア金属膜を溝内部を含む基板上に形成した後、その溝を埋め込むようにW等からなる導電性金属膜をCVD法等により形成し、その後、 / After the barrier metal film of TiN multilayer film or the like is formed on a substrate including the groove, a conductive metal film made of W or the like so as to fill the groove formed by a CVD method or the like,
これら金属膜に対してCMPを行って溝内以外の導電性金属膜とバリア金属膜を除去することにより行うことができる。 CMP is performed on these metal films can be carried out by removing the conductive metal film and the barrier metal film other than the groove.

【0067】次に、CVD法によりシリコン酸化膜等からなる第2層間絶縁膜17を形成した後、フォトレジストをマスクにしたドライエッチングを行いゲート電極9 Next, after forming the second interlayer insulating film 17 made of a silicon oxide film or the like by the CVD method, the gate electrode by dry etching using a photoresist as a mask 9
に達する接続孔と、ソース/ドレイン領域に達する接続孔(コンタクトホール)を同時に形成する。 A connecting hole reaching the form connection holes reaching the source / drain regions (contact hole) at the same time. 接続孔内部を含む基板表面に、TiやTiN、これらの積層膜からなるバリア金属膜を形成した後、CVD法等でこれらの接続孔を埋め込むようにW等の導電性金属膜を形成し、 The substrate surface including the inside connection holes, Ti and TiN, after forming a barrier metal film made of these multilayer films, forming a conductive metal film such as W to embed these connection holes by a CVD method or the like,
これら金属膜に対してCMPを行って接続孔内以外の導電性金属膜とバリア金属膜を除去する。 CMP is performed with respect to the metal film to remove the conductive metal film and the barrier metal film other than the connection hole. これにより、図15及び図16に示すように、ゲート電極9に達する接続プラグ18、ソース/ドレイン領域に達する接続プラグ19〜26が同時に形成される。 Thus, as shown in FIGS. 15 and 16, the connecting plug 18 to reach the gate electrode 9, connecting plugs 19-26 reaching the source / drain regions are formed simultaneously. このとき、CMPに代えてエッチバックを行う場合は、TiやTiN、これらの積層膜からなるバリア金属膜を表面に残し、このバリア金属膜をレジストをマスクにしてパターニングすることにより、後述の方法に代えてローカル配線(L 2 At this time, when etching back instead of CMP, Ti and TiN, leaving these barrier metal film surface composed of a laminated film, by patterning the barrier metal film resist as a mask, which will be described later method local interconnection instead of (L 2)
27及び導電膜パターン28〜33を形成することができる。 It is possible to form the 27 and the conductive patterns 28 to 33.

【0068】次に、スパッタリング法またはCVD法等によりTiN膜等の導電膜を形成し、この導電膜をフォトレジストをマスクにしてパターニングを行う。 Next, by the sputtering method or the CVD method or the like to form a conductive film such as a TiN film is patterned by the conductive film of the photoresist as a mask. これにより、図17及び図18に示すように、接続プラグ1 Thus, as shown in FIGS. 17 and 18, the connecting plug 1
8、19、20に接触するローカル配線(L 2 )27が形成される。 Local interconnect in contact with 8,19,20 (L 2) 27 is formed. その際、ローカル配線(L 2 )27は、上面からみて、その一部が第2層間絶縁膜17を介して下層のローカル配線(L 1 )16の少なくとも一部と重なるように形成される。 At that time, the local interconnection (L 2) 27 is viewed from the top, a part is formed so as to overlap with at least a portion of the second lower local wiring via an interlayer insulating film 17 (L 1) 16. 図においては、ローカル配線(L In the figure, the local interconnection (L
2 )27は、下層のローカル配線(L 1 )16の上面全体と重なるように形成されている。 2) 27 is formed so as to overlap the entire upper surface of the lower local interconnection (L 1) 16.

【0069】なお、ローカル配線(L 2 )27を形成するためのパターニングの際、後に上層に形成される接続プラグ(ビアプラグ)と、各接続プラグ(コンタクトプラグ)21〜26との接続を容易にするために、各接続プラグ21〜26上に、接触し且つその上面を覆う矩形の導電膜パターン28〜33を同時に形成する。 [0069] At the time of patterning for forming the local interconnection (L 2) 27, later the connection plug to be formed on the upper layer (via plug), the connection between the connection plug (contact plug) 21-26 easily to, on the connection plug 21 to 26 to form contact and a rectangular conductive pattern 28 to 33 covering the upper surface at the same time.

【0070】次に、CVD法によりシリコン酸化膜等からなる第3の層間絶縁膜34を形成した後、フォトレジストをマスクにしてドライエッチングを行い、各導電膜パターン28〜33に達する接続孔(ビアホール)を形成する。 Next, after forming a third interlayer insulating film 34 made of a silicon oxide film or the like by a CVD method, dry etching is performed using a photoresist as a mask, contact hole reaching each conductive pattern 28-33 ( to form a via hole). 接続孔内部を含む基板表面にバリア金属膜を形成した後、CVD法等でこれらの接続孔を埋め込むようにW等からなる導電性金属膜を形成し、これらの金属膜に対してCMPを行い接続孔以外の導電性金属膜とバリア金属を除去する。 After forming the barrier metal film on the substrate surface including the internal connection hole, a CVD method or the like to form a conductive metal film made of W or the like so as to fill up these connection holes, CMP is performed with respect to these metal films removing the conductive metal film and the barrier metal other than the connection hole. これにより、図19及び図20に示すように、各導電膜パターン28〜33に達する接続プラグ(ビアプラグ)が形成される。 Thus, as shown in FIGS. 19 and 20, the connection plug (via plug) is formed to reach each conductive pattern 28-33.

【0071】次に、第3層間絶縁膜34上に、図2及び図3に示すように、電源電圧Vccが印加される電源電圧線41、及び基準電圧Vssが印加される基準電圧線42 Next, on the third interlayer insulating film 34, as shown in FIGS. 2 and 3, the reference voltage line supply voltage line 41 to the power supply voltage Vcc is applied, and the reference voltage Vss is applied 42
を形成する。 To form. これらの配線は、第3層間絶縁膜34上にスパッタリング法等でAl膜を形成した後、フォトレジストをマスクにしてドライエッチングを行い、Al膜をパターニングして形成することができる。 These wirings, after forming the Al film by a sputtering method or the like on the third interlayer insulating film 34, dry etching is performed using a photoresist as a mask, it may be formed by patterning the Al film. その際、Al At that time, Al
膜に代えて、バリアメタル膜(TiN膜等)、Al膜、 Instead of the film, the barrier metal film (TiN film or the like), Al film,
反射防止膜(TiN膜等)を順次形成してなる積層膜を設けてもよい。 Antireflection film may be provided a laminated film obtained by sequentially forming a (TiN film). 電源電圧線41は、接続プラグ36、3 Supply voltage line 41 is connected to the plug 36, 3
7に接触し、負荷トランジスタP 1 、P 2のそれぞれのソース領域に電気的に接続される。 Contacts 7 are electrically connected to respective source regions of the load transistors P 1, P 2. 基準電圧線42は、接続プラグ35、38に接触し、駆動トランジスタD 1 Reference voltage line 42 is in contact with the connection plug 35 and 38, the driving transistor D 1,
2のそれぞれのソース領域に電気的に接続される。 It is electrically connected to respective source regions of D 2.

【0072】なお、電源電圧線41及び基準電圧線42 [0072] Incidentally, the power supply voltage line 41 and the reference voltage line 42
を形成するためのパターニングの際、転送トランジスタのソース/ドレイン領域の一方に通じる接続プラグ3 In the patterning to form the connection plug 3 leading to one of the source / drain region of the transfer transistor
9、40のそれぞれと、後に形成するビット線BL 1 Respectively of 9,40, the bit lines BL 1 to be formed later,
BL 2に通じる接続プラグとの接続を容易にするために、各接続プラグ39、40上に、それぞれと接接し且つその上面を覆う矩形の導電膜パターン43、44を形成する。 To facilitate the connection with the connection plug leading to the BL 2, on the connection plug 39, 40 in contact against the respective and forms a rectangular conductive pattern 43 and 44 covering the upper surface.

【0073】次に、電源電圧線41、基準電圧線42等が形成された第3層間絶縁膜34上に、CVD法により酸化シリコン等からなる第4層間絶縁膜を形成する。 Next, the power supply voltage line 41, on the third interlayer insulating film 34 by the reference voltage line 42 and the like are formed, to form the fourth interlayer insulating film made of silicon oxide or the like by the CVD method. 次いで、フォトレジストをマスクにしたドライエッチングを行って、接続プラグ39、40のそれぞれの上に形成された各導電膜パターン43、44に達する接続孔を形成する。 Then, by performing dry etching using the photoresist as a mask to form a contact hole reaching the conductive layer pattern 43, 44 formed on the respective connecting plugs 39, 40. 続いて、これらの接続孔の内部を含む第4層間絶縁膜上にバリア金属膜を形成した後、CVD法等によりW等からなる導電性金属膜をこれらの接続孔が埋め込まれるように形成する。 Subsequently, a so after forming the barrier metal film on the fourth interlayer insulating film including the inside of these connection holes, a conductive metal film made of W or the like by a CVD method or the like of these connection holes are embedded . 次いで、CMPを行って接続孔内部以外のこれら金属膜を除去して接続プラグを形成する。 Then, a connection plug to remove these metal films other than internal connection hole performing CMP.

【0074】次に、これらの接続プラグが形成された第4層間絶縁膜上に、ビット線BL 1 、BL 2を形成する。 Next, on the fourth interlayer insulating film in which these connecting plug is formed, to form the bit lines BL 1, BL 2.
これらのビット線は、第4層間絶縁膜上にスパッタリング法等でAl膜を形成した後、フォトレジストをマスクにしてドライエッチングを行い、Al膜をパターニングして形成することができる。 These bit lines after forming the Al film by a sputtering method or the like on the fourth interlayer insulating film, subjected to dry etching using a photoresist as a mask, may be formed by patterning the Al film. その際、Al膜に代えて、 At that time, instead of the Al film,
バリアメタル膜(TiN膜等)、Al膜、反射防止膜(TiN膜等)を順次形成してなる積層膜を設けてもよい。 A barrier metal film (TiN film or the like), Al film, an antireflection film (TiN film) may be provided sequentially formed comprising laminated film. 各ビット線は、第4層間絶縁膜に形成された接続プラグのいずれかに接触し、転送トランジスタT 1 、T 2のいずれかのソース/ドレイン領域の一方に電気的に接続される。 Each bit line is in contact with one of the connections plug formed in the fourth interlayer insulating film, it is electrically connected to one of either the source / drain region of the transfer transistor T 1, T 2.

【0075】以上の工程により、本実施形態のメモリセルが完成する。 [0075] Thus, a memory cell of the present embodiment is completed. なお、この後、例えば、ビット線が形成された第4層間絶縁膜上にパッシベーション膜を形成するなど、適宜、所望の工程を実施することができる。 Incidentally, after this, for example, to form a passivation film on the fourth interlayer insulating film the bit line is formed, as appropriate, can perform the desired process.

【0076】その他の実施の形態として図21を示して説明した第2の実施形態の構造は、次のようにして形成することができる。 [0076] The structure of the second embodiment described shows a diagram 21 as other embodiments, it may be formed as follows.

【0077】図14に示す構造を形成する工程(埋込溝配線16(L 1 )の形成工程)に続いて、埋込溝配線1 [0077] Following the step of forming the structure shown in FIG. 14 (step of forming the Umakomimizo wiring 16 (L 1)), Umakomimizo wiring 1
6の上面より第1層間絶縁膜15の上面が低くなり埋込溝配線の側面が部分的に露出するようにエッチバックを行う。 Sides than 6 the upper surface of the upper surface is low becomes buried trench interconnection of the first interlayer insulating film 15 is etched back so as to partially expose.

【0078】次に、CVD法によりシリコン酸化膜等からなる第2層間絶縁膜17を形成した後、フォトレジストをマスクにしたドライエッチングを行いゲート電極9 [0078] Next, after forming a second interlayer insulating film 17 made of a silicon oxide film or the like by the CVD method, the gate electrode by dry etching using a photoresist as a mask 9
に達する接続孔と、ソース/ドレイン領域に達する接続孔(コンタクトホール)を同時に形成する。 A connecting hole reaching the form connection holes reaching the source / drain regions (contact hole) at the same time. 接続孔内部を含む基板表面に、TiやTiN、これらの積層膜からなるバリア金属膜を形成した後、CVD法等でこれらの接続孔を埋め込むようにW等の導電性金属膜を形成し、 The substrate surface including the inside connection holes, Ti and TiN, after forming a barrier metal film made of these multilayer films, forming a conductive metal film such as W to embed these connection holes by a CVD method or the like,
これら金属膜に対してエッチバックを行って接続孔内以外の導電性金属膜とバリア金属膜を除去する。 These metal film etched back to remove the conductive metal film and the barrier metal film other than the connection hole with respect. これにより、ゲート電極9に達する接続プラグ18、ソース/ドレイン領域に達する接続プラグ19〜26が同時に形成される。 Accordingly, the connection plug 18 to reach the gate electrode 9, connecting plugs 19-26 reaching the source / drain regions are formed simultaneously.

【0079】次に、スパッタリング法またはCVD法等によりTiN膜等の導電膜を形成し、この導電膜をフォトレジストをマスクにしてパターニングを行う。 [0079] Next, by sputtering or CVD or the like to form a conductive film such as a TiN film is patterned by the conductive film of the photoresist as a mask. これにより、図21に示すように、接続プラグ18、19、2 Thus, as shown in FIG. 21, the connection plug 18,19,2
0に接触するローカル配線(L 2 )27が形成される。 0 to local interconnect contacting (L 2) 27 is formed.
その際、ローカル配線(L 2 )27は、上面からみて、 At that time, the local interconnection (L 2) 27 is viewed from the top,
その一部が第2層間絶縁膜17を介して下層のローカル配線(L 1 )(埋込溝配線16)の上面の少なくとも一部あるいは上面全体と重なるように形成されるとともに、埋込溝配線16の露出した側面を第2層間絶縁膜1 As with part of which is formed so as to overlap with at least a part or the whole upper surface of the upper surface of the lower local wiring through the second interlayer insulating film 17 (L 1) (Umakomimizo wiring 16), Umakomimizo wiring the 16 exposed side surfaces of the second interlayer insulating film 1
7を介して覆うように配置される。 7 is arranged so as to cover through.

【0080】以下に、本発明のその他の実施形態として、さらに容量素子の容量を増大させた構成について説明する。 [0080] The following, as other embodiments of the present invention, description will be given of a configuration which has further increased the capacitance of the capacitor.

【0081】第3の実施形態 図23に本実施形態の構造を示す断面図を示す。 [0081] illustrates a cross-sectional view showing the structure of this embodiment to the third embodiment Figure 23. 図23 Figure 23
(a)及び(b)は、それぞれ第1の実施形態の構造を示す図3(a)及び(b)に対応している。 (A) and (b) corresponds to FIG 3 showing a construction of a first embodiment, respectively (a) and (b).

【0082】本実施形態の構成においては、埋込溝配線である下層のローカル配線16(L [0082] In the configuration of this embodiment, the local interconnect 16 of the lower layer is Umakomimizo wires (L 1 )上にスタック電極101が配置されている。 Stack electrode 101 is disposed 1) above. プレート状の上層のローカル配線27(L 2 )は、絶縁膜17を介してこのスタック電極101の少なくとも上面の一部及び側面の一部を覆うように配置されている。 Platelike upper local interconnection 27 (L 2) is disposed so as to cover a portion of at least a portion of the top surface and side surfaces of the stack electrode 101 through the insulating film 17. 図では、スタック電極10 In the figure, the stack electrode 10
1の上面および側面が部分的に覆われているが、マージンが許せばそれぞれ全体を覆っていてもよい。 Although the first upper surface and side surfaces are partially covered, it may cover the entire respective permitting margin. このような構成によれば、スタック電極の側面においても容量素子を構成しているため、素子の容量を増加させることができる。 According to this configuration, constituting the capacitive element also in the side surface of the stacked electrode, it is possible to increase the capacitance of the device.

【0083】本実施形態の構成は次のようにして形成することができる。 [0083] The configuration of this embodiment can be formed as follows.

【0084】図14に示す工程まで第1の実施形態と同様に行い、その後、図24に示すように、DOPOS、DOPOS [0084] up to the step shown in FIG. 14 is performed as in the first embodiment, then, as shown in FIG. 24, DOPOS, DOPOS
-HSG、TiN等を成膜し、形成された導電膜を通常のリソグラフィーでパターニングして、下層のローカル配線16(L 1 )上にスタック電極101を形成する。 -HSG, a TiN or the like is deposited, the formed conductive film is patterned by conventional lithography to form a stacked electrode 101 on the lower local interconnection 16 (L 1). このパターニングの際、下層のローカル配線16(L 1 )と同パターンのマスクを用いることができる。 During this patterning, it is possible to use a mask having the same pattern as the lower local interconnection 16 (L 1). また、下層のローカル配線16(L 1 )とスタック電極101は、 The lower local interconnection 16 (L 1) and the stack electrode 101, the
電気的に導通し且つマージンが許される範囲内で、上方からみた平面位置において部分的に重なったり、他方を含むように配置されていてもよい。 Within the electrically conductive to and margin is allowed, or partially overlapped in plane position seen from above, it may be arranged to include the other. このようにしてスタック電極101が形成された後、容量絶縁膜となる第2 After the stack electrode 101 is formed in this manner, the second as a capacitive insulating film
層間絶縁膜17(SiO 2やSiN、あるいはTaO等の高誘電率膜)を形成する。 Forming an interlayer insulating film 17 (SiO 2 or SiN, or TaO such as a high dielectric constant film). その後、ゲート電極に達する接続プラグ18、ソース/ドレイン領域に達する接続プラグ19〜26を形成する。 Thereafter, the connection plug 18 reaching the gate electrode, to form a connection plug 19 to 26 to reach the source / drain regions. 次いで、図25に示すようにプレート状の上層のローカル配線27(L 2 )を形成し、その後、第3の層間絶縁膜34を形成して図26 Then, a local interconnection 27 (L 2) plate-shaped upper layer of, as shown in FIG. 25, then a third interlayer insulating film 34 26
に示す構成とする。 And the configuration shown in. スタック電極101を設けたこと、 Providing the stack electrode 101,
このスタック電極を覆うように上層のローカル配線27 Upper local interconnection so as to cover the stacked electrode 27
(L 2 )を設けたこと、スタック電極を設けたことにより第3の層間絶縁膜34を厚めに形成した以外は、第1 (L 2) that was provided, except for forming a third interlayer insulating film 34 thicker by providing the stacked electrode, the first
の実施形態と同様にして作製することができる。 It can be produced in the same manner as the embodiment.

【0085】第4の実施形態 図27に本実施形態の構造を示す断面図を示す。 [0085] illustrates a cross-sectional view showing the structure of this embodiment to the fourth embodiment Figure 27. 図27 Figure 27
(a)及び(b)は、それぞれ第1の実施形態の構造を示す図3(a)及び(b)に対応している。 (A) and (b) corresponds to FIG 3 showing a construction of a first embodiment, respectively (a) and (b).

【0086】本実施形態の構成においては、容量絶縁膜となる第2層間絶縁膜17より先に設けた第3層間絶縁膜34に溝が設けられ、この溝内に、溝内の側壁を覆い且つその底部で下層のローカル配線16(L 1 )と接するシリンダ電極(角形のシリンダー状の溝内電極膜)1 [0086] In the configuration of this embodiment, the grooves in the third interlayer insulating film 34 is provided which is provided before the second interlayer insulating film 17 serving as a capacitor insulating film, in the groove, covering the side walls of the groove and the bottom layer of the local wiring portion 16 (L 1) in contact with the cylinder electrode (square cylindrical groove in the electrode film) 1
11と第2層間絶縁膜17を介して埋め込まれた埋込電極112とこれらの間に介在する第2層間絶縁膜17とで構成される容量素子を有している。 11 to have a capacitor formed by the buried electrode 112 embedded through the second interlayer insulating film 17 and the second interlayer insulating film 17 interposed therebetween. このような構成によれば、溝内の側壁においても容量素子を構成しているため、素子の容量を増加させることができる。 According to this configuration, constituting the capacitive element also in the side wall of the groove, it is possible to increase the capacitance of the device.

【0087】本実施形態の構成は次のようにして形成することができる。 [0087] The configuration of this embodiment can be formed as follows.

【0088】図14に示す工程まで第1の実施形態と同様に行い、その後、図28に示すように第3の層間絶縁膜34を設け、下層のローカル配線16(L 1 )上にその上面の少なくとも一部が露出するように溝を形成する。 [0088] up to the step shown in FIG. 14 is performed as in the first embodiment, then, the third interlayer insulating film 34 as shown in FIG. 28 is provided, the upper surface on the lower local interconnection 16 (L 1) at least a portion of a groove to expose. 次に、DOPOS、DOPOS-HSG、TiN等からなる導電膜を成膜し、次いでレジストを塗布し、そのレジスト膜をエッチバックして溝外部のレジストを除去する。 Next, DOPOS, forming a DOPOS-HSG, a conductive film made of TiN or the like, then a resist is applied, removing the resist Mizogaibu is etched back the resist film. 次に、 next,
導電膜をエッチバックして溝外部の導電膜を除去し、次いで溝内部のレジストを除去し、結果、溝の内表面にシリンダ電極(溝内電極膜)111が形成される(図2 The conductive film is etched back to remove the conductive film Mizogaibu, then removed the grooves inside the resist as a result, the cylinder electrode (groove in the electrode film) on the inner surface of the groove 111 is formed (FIG. 2
9)。 9). その後、容量絶縁膜となる第2層間絶縁膜17 Thereafter, a second interlayer insulating film becomes a capacitor insulating film 17
(SiO 2やSiN、あるいはTaO等の高誘電率膜) (SiO 2 or SiN, or TaO such as a high dielectric constant film)
を形成する。 To form. なお、溝の形成の際、下層のローカル配線16(L 1 )と同パターンのマスクを用いることができる。 Incidentally, in forming the groove, it is possible to use a mask having the same pattern as the lower local interconnection 16 (L 1). また、下層のローカル配線16(L The lower local interconnection 16 (L 1 )とシリンダ電極111は、電気的に導通し且つマージンが許される範囲内で、上方からみた平面位置において部分的に重なったり、他方を含むように配置されていてもよい。 1) and the cylinder electrode 111, within which electrically conductive to and margin is allowed, or partially overlapped in plane position seen from above, may be arranged to include the other. 次に、第3層間絶縁膜34に、第1層間絶縁膜15に設けられてる接続プラグに達するビアホールを形成する。 Next, the third interlayer insulating film 34 to form a via hole reaching the connection plug is provided in the first interlayer insulating film 15. 次に、これらのビアホール内にバリアメタル膜(TiやT Next, a barrier metal film in these via holes (Ti and T
iN、TiN/Ti積層膜)を形成する。 iN, TiN / Ti film stack) is formed. その際、溝内はそのバリアメタルで埋め込まれてもよい(埋込電極1 At that time, the inner groove MAY embedded in the barrier metal (buried electrode 1
12の形成)。 Formation of 12). また、溝の幅が十分に広い場合は、溝内表面にバリアメタル膜を形成し、W等の導電性材料で埋め込んでもよい。 Further, when the width of the groove is sufficiently wide, a barrier metal film on the groove surface may be embedded with a conductive material such as W. 続いて、W等の導電性材料でビアホールを埋め込み、エッチバックして、図30に示す構造を得る。 Then, embed the via hole with a conductive material such as W, is etched back to obtain a structure shown in FIG. 30. このとき、基板表面上のバリアメタルは残っていてもよい。 At this time, the barrier metal on the substrate surface may remain. 次に、第1の実施形態の製法と同様にして、 Next, in the same manner as the preparation of the first embodiment,
図31に示すようにプレート状の上層ローカル配線27 Platelike upper local wiring as shown in FIG. 31 27
(L 2 )を形成し、その後、第5の層間絶縁膜201を形成して図32に示す構造とする。 (L 2) is formed, thereafter, the structure shown in FIG. 32 to form a fifth interlayer insulating film 201. 以降、第1の実施形態の製法と同様にしてSRAMメモリセルを形成する。 Thereafter, in the same manner as in the preparation of the first embodiment to form a SRAM memory cell.

【0089】第5の実施形態 図33に本実施形態の構造を示す断面図を示す。 [0089] illustrates a cross-sectional view showing the structure of the present embodiment to the fifth embodiment Figure 33. 図33 Figure 33
(a)及び(b)は、それぞれ第1の実施形態の構造を示す図3(a)及び(b)に対応している。 (A) and (b) corresponds to FIG 3 showing a construction of a first embodiment, respectively (a) and (b). 本実施形態の構成においては、第1層間絶縁膜15に溝が設けられ、この溝内に、溝内の側壁を覆う角形のシリンダ状の下層ローカル配線16(L 1 )を有している。 In the configuration of this embodiment, a groove is provided in the first interlayer insulating film 15, this groove has a rectangular cylindrical lower local interconnection 16 covering the sidewalls of the groove (L 1). このシリンダ状の下層ローカル配線16(L 1 )の底面(基板との接触面)は、第1の実施形態の下層ローカル配線(L The bottom surface of the cylindrical lower local interconnection 16 (L 1) (contact surface with the substrate) is, the lower the local interconnect of the first embodiment (L
1 )である埋込溝配線の底面と同形状を有し、同様に配置されている。 Has a bottom surface the same shape of the buried trench wiring is 1) are arranged in the same manner. そして、その溝内のシリンダ状の下層ローカル配線16(L 1 )と第2層間絶縁膜17を介してその溝に埋め込まれた埋込電極112とこれらの間に介在する第2層間絶縁膜17とで容量素子が構成されている。 Then, the second interlayer insulating film 17 interposed between them and the buried electrode 112 embedded in the trench through the cylinder-shaped lower local interconnection 16 in that groove and (L 1) a second interlayer insulating film 17 the capacitor is composed of a. このような構成によれば、溝内の側壁においても容量素子を構成しているため、素子の容量を増加させることができる。 According to this configuration, constituting the capacitive element also in the side wall of the groove, it is possible to increase the capacitance of the device.

【0090】本実施形態の構成は次のようにして形成することができる。 [0090] The configuration of this embodiment can be formed as follows.

【0091】図14に示す工程における溝を導電性材料で埋め込む前までは第1の実施形態と同様にして図34 [0091] The groove in the step shown in FIG. 14 before embedding a conductive material in the same manner as in the first embodiment FIG. 34
に示す構造を形成する。 The structure shown in form. 次に、DOPOS、DOPOS-HSG、Ti Then, DOPOS, DOPOS-HSG, Ti
N等からなる導電膜を成膜し、次いでレジストを塗布し、そのレジスト膜をエッチバックして溝外部のレジストを除去する。 A conductive film made of N, and the like, and then a resist is applied, removing the resist Mizogaibu is etched back the resist film. 次に、導電膜をエッチバックして溝外部の導電膜を除去し、次いで溝内部のレジストを除去し、 Next, a conductive film is etched back to remove the conductive film Mizogaibu, then removed the grooves inside the resist,
結果、溝の内表面に角形のシリンダ状の下層ローカル配線16(L 1 )が形成される(図35)。 Result, the lower local wiring on the inner surface rectangular cylindrical groove 16 (L 1) is formed (FIG. 35). その後、容量絶縁膜となる第2層間絶縁膜17(SiO 2やSiN、 Thereafter, the second interlayer insulating film 17 serving as a capacitor insulating film (SiO 2 or SiN,
あるいはTaO等の高誘電率膜)を形成する。 Or to form a high dielectric constant film), such as TaO. 次に、第1層間絶縁膜15に所定のコンタクトホールを形成し、 Next, a predetermined contact hole in the first interlayer insulating film 15,
これらのコンタクトホール内にバリアメタル膜(TiやTiN、TiN/Ti積層膜)を形成する。 A barrier metal film in these contact holes (Ti or TiN, TiN / Ti film stack) is formed. その際、溝内はそのバリアメタルで埋め込まれてもよい(埋込電極112の形成)。 At that time, the inner groove is (formation of buried electrode 112) that may be embedded in the barrier metal. また、溝の幅が十分に広い場合は、溝内表面にバリアメタル膜を形成し、W等の導電性材料で埋め込んでもよい。 Further, when the width of the groove is sufficiently wide, a barrier metal film on the groove surface may be embedded with a conductive material such as W. 続いて、W等の導電性材料でコンタクトホールを埋め込み、エッチバックして、図36に示す構造を得る。 Then, embed the contact hole with a conductive material such as W, is etched back to obtain a structure shown in FIG. 36. このとき、基板表面上のバリアメタルは残っていてもよい。 At this time, the barrier metal on the substrate surface may remain. 次に、第1の実施形態の製法と同様にして、図37に示すようにプレート状の上層ローカル配線27(L 2 )を形成し、その後、第3の層間絶縁膜34を形成して図38に示す構造とする。 Next, in the same manner as the preparation of the first embodiment, to form a plate-shaped upper layer local interconnection 27 (L 2) as shown in FIG. 37, then a third interlayer insulating film 34 FIG. the structure shown in 38. 以降、第1の実施形態の製法と同様にしてSRAMメモリセルを形成する。 Thereafter, in the same manner as in the preparation of the first embodiment to form a SRAM memory cell.

【0092】 [0092]

【発明の効果】以上の説明から明らかなように本発明によれば、工程数を著しく増大させることなく、容易に、 According the above description evident as the present invention, without significantly increasing the number of steps, easily,
メモリセルサイズが縮小されたSRAMを得ることができる。 It can be obtained an SRAM memory cell size is reduced. さらに、SRAMのα線ソフトエラー耐性を向上させることができる。 Furthermore, it is possible to improve the α ray soft error resistance of SRAM.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の半導体記憶装置のSRAMメモリセルの回路図である。 1 is a circuit diagram of a SRAM memory cell of the semiconductor memory device of the present invention.

【図2】本発明の半導体記憶装置のSRAMメモリセルの一実施形態を説明するための平面図である。 2 is a plan view for explaining an embodiment of a SRAM memory cell of the semiconductor memory device of the present invention.

【図3】本発明の半導体記憶装置のSRAMメモリセルの一実施形態を説明するための断面図である。 3 is a cross-sectional view for explaining an embodiment of a SRAM memory cell of the semiconductor memory device of the present invention.

【図4】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための平面図である。 4 is a plan view for explaining the method of manufacturing the SRAM memory cell of the semiconductor memory device of the present invention.

【図5】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 5 is a cross-sectional view for explaining a manufacturing method of the SRAM memory cell of the semiconductor memory device of the present invention.

【図6】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 6 is a sectional view for explaining the method of manufacturing the SRAM memory cell of the semiconductor memory device of the present invention.

【図7】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための平面図である。 7 is a plan view for explaining the method of manufacturing the SRAM memory cell of the semiconductor memory device of the present invention.

【図8】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 8 is a cross-sectional view for explaining a manufacturing method of the SRAM memory cell of the semiconductor memory device of the present invention.

【図9】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための平面図である。 9 is a plan view for explaining the manufacturing method of the SRAM memory cell of the semiconductor memory device of the present invention.

【図10】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 10 is a cross-sectional view for explaining the method of manufacturing the SRAM memory cell of the semiconductor memory device of the present invention.

【図11】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための平面図である。 11 is a plan view for explaining the method of manufacturing the SRAM memory cell of the semiconductor memory device of the present invention.

【図12】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 12 is a sectional view for explaining the method of manufacturing the SRAM memory cell of the semiconductor memory device of the present invention.

【図13】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための平面図である。 13 is a plan view for explaining the method of manufacturing the SRAM memory cell of the semiconductor memory device of the present invention.

【図14】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 14 is a sectional view for explaining a manufacturing method of the SRAM memory cell of the semiconductor memory device of the present invention.

【図15】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための平面図である。 15 is a plan view for explaining the method of manufacturing the SRAM memory cell of the semiconductor memory device of the present invention.

【図16】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 16 is a cross-sectional view for explaining a manufacturing method of the SRAM memory cell of the semiconductor memory device of the present invention.

【図17】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための平面図である。 17 is a plan view for explaining the method of manufacturing the SRAM memory cell of the semiconductor memory device of the present invention.

【図18】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 18 is a sectional view for explaining the method of manufacturing the SRAM memory cell of the semiconductor memory device of the present invention.

【図19】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための平面図である。 19 is a plan view for explaining the manufacturing method of the SRAM memory cell of the semiconductor memory device of the present invention.

【図20】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 20 is a cross-sectional view for explaining a manufacturing method of the SRAM memory cell of the semiconductor memory device of the present invention.

【図21】本発明の半導体記憶装置のSRAMメモリセルの他の実施形態を説明するための断面図である。 21 is a sectional view for explaining another embodiment of the SRAM memory cell of the semiconductor memory device of the present invention.

【図22】従来のSRAMメモリセルの回路図である。 FIG. 22 is a circuit diagram of a conventional SRAM memory cell.

【図23】本発明の半導体記憶装置のSRAMメモリセルの他の実施形態を説明するための断面図である。 23 is a cross-sectional view for explaining another embodiment of the SRAM memory cell of the semiconductor memory device of the present invention.

【図24】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 24 is a cross-sectional view for explaining a manufacturing method of the SRAM memory cell of the semiconductor memory device of the present invention.

【図25】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 25 is a cross-sectional view for explaining the method of manufacturing the SRAM memory cell of the semiconductor memory device of the present invention.

【図26】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 26 is a cross-sectional view for explaining the method of manufacturing the SRAM memory cell of the semiconductor memory device of the present invention.

【図27】本発明の半導体記憶装置のSRAMメモリセルの他の実施形態を説明するための断面図である。 27 is a sectional view for explaining another embodiment of the SRAM memory cell of the semiconductor memory device of the present invention.

【図28】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 28 is a sectional view for explaining the method of manufacturing the SRAM memory cell of the semiconductor memory device of the present invention.

【図29】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 29 is a cross-sectional view for explaining the manufacturing method of the SRAM memory cell of the semiconductor memory device of the present invention.

【図30】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 Figure 30 is a sectional view for explaining the method of manufacturing the SRAM memory cell of the semiconductor memory device of the present invention.

【図31】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 31 is a cross-sectional view for explaining the method of manufacturing the SRAM memory cell of the semiconductor memory device of the present invention.

【図32】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 32 is a cross-sectional view for explaining the method of manufacturing the SRAM memory cell of the semiconductor memory device of the present invention.

【図33】本発明の半導体記憶装置のSRAMメモリセルの他の実施形態を説明するための断面図である。 33 is a cross-sectional view for explaining another embodiment of the SRAM memory cell of the semiconductor memory device of the present invention.

【図34】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 34 is a sectional view for explaining the method of manufacturing the SRAM memory cell of the semiconductor memory device of the present invention.

【図35】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 35 is a sectional view for explaining the method of manufacturing the SRAM memory cell of the semiconductor memory device of the present invention.

【図36】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 36 is a cross-sectional view for explaining the manufacturing method of the SRAM memory cell of the semiconductor memory device of the present invention.

【図37】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 37 is a sectional view for explaining the method of manufacturing the SRAM memory cell of the semiconductor memory device of the present invention.

【図38】本発明の半導体記憶装置のSRAMメモリセルの製造方法を説明するための断面図である。 38 is a sectional view for explaining the method of manufacturing the SRAM memory cell of the semiconductor memory device of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 、T 2転送トランジスタ D 1 、D 2駆動トランジスタ P 1 、P 2負荷トランジスタ BL 1 、BL 2ビット線 WL ワード線 L 1 、L 2ローカル配線 N 1 、N 2蓄積ノード Vcc 電源電圧 Vss 基準電圧 AR 活性領域 MR 一つのメモリセル領域 1 半導体基板 2 シリコン酸化膜 2a シリコン酸化膜(犠牲酸化膜) 3 シリコン窒化膜 4 トレンチ(溝) 5 素子分離 6 レジスト 7 ゲート酸化膜 8 ゲート電極(ワード線WL) 9、10 ゲート電極 11 LDD領域 12 サイドウォール 13 ソース/ドレイン領域 13a n型ソース/ドレイン領域 13b p型ソース/ドレイン領域 14 シリコン窒化膜 15 第1層間絶縁膜 16 ローカル配線(L 1 ) 17 第2層間絶縁膜 18〜26 接続プラグ 27 ローカル配線(L 2 ) 28〜3 T 1, T 2 transfer transistors D 1, D 2 driving transistor P 1, P 2 the load transistor BL 1, BL 2 bit lines WL word lines L 1, L 2 local interconnection N 1, N 2 storage node Vcc power supply voltage Vss reference voltage AR active region MR one memory cell region 1 semiconductor substrate 2 silicon oxide film 2a silicon oxide film (sacrificial oxide film) 3 silicon nitride film 4 trenches 5 isolation sixth resist 7 gate oxide film 8 the gate electrode (word line WL) 9, 10 gate electrode 11 LDD region 12 side wall 13 source / drain regions 13a n-type source / drain regions 13b p-type source / drain region 14 the silicon nitride film 15 first interlayer insulation film 16 local interconnection (L 1) 17 the second interlayer insulating film 18 to 26 connecting plug 27 local interconnection (L 2) twenty-eight to three 、43、44 導電膜パターン 34 第3層間絶縁膜 35〜40 接続プラグ(ビアプラグ) 41 電源電圧線 42 基準電圧線 101 スタック電極 111 シリンダ電極(溝内電極膜) 112 埋込電極 119、121、124、126 接続プラグ(ビアプラグ) 201 第5層間絶縁膜 , 43, 44 conductive pattern 34 third interlayer insulating film 35 to 40 the connection plug (via plug) 41 power supply voltage line 42 reference voltage lines 101 stacked electrode 111 cylinder electrode (groove in the electrode film) 112 buried electrodes 119,121,124 , 126 connection plug (via plugs) 201 fifth interlayer insulating film

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F083 BS05 BS17 BS27 BS38 BS46 BS48 GA09 GA18 JA06 JA19 JA35 JA36 JA39 JA40 JA53 JA56 KA15 KA16 LA01 MA04 MA06 MA16 MA19 MA20 NA01 PR39 PR40 ────────────────────────────────────────────────── ─── front page of continued F-term (reference) 5F083 BS05 BS17 BS27 BS38 BS46 BS48 GA09 GA18 JA06 JA19 JA35 JA36 JA39 JA40 JA53 JA56 KA15 KA16 LA01 MA04 MA06 MA16 MA19 MA20 NA01 PR39 PR40

Claims (19)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 一対の駆動トランジスタ及び一対の負荷トランジスタを備えたフリップフロップ回路と一対の転送トランジスタとでメモリセルを構成するSRAMを有する半導体記憶装置であって、 半導体基板上に設けた第1導電体で形成された第1配線で、前記の駆動トランジスタ、負荷トランジスタ及び転送トランジスタのそれぞれのゲート電極が構成され、 前記半導体基板上に設けた第1絶縁膜に形成された溝内の第2導電体を含む第2配線で、前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のローカル配線の一方が構成され、 前記第2配線上を含む領域に設けた第2絶縁膜を介して設けられた第3配線で、前記一対のローカル配線の他方が構成され、 前記第2配線および前記第3配線のいずれか一方は、前記 1. A semiconductor memory device having SRAM is a memory cell composed of a pair of driving transistors and a flip-flop circuit and a pair of transfer transistors having a pair of load transistors, first provided on a semiconductor substrate the first wiring formed of a conductive material, wherein the driving transistor, the load transistor and the respective gate electrodes configuration of the transfer transistor, a second first groove formed in an insulating film provided on said semiconductor substrate in a second wiring including a conductor, the is one configuration of a pair of local interconnection of crosslinking between the pair of input and output terminals of the flip-flop circuit, a second insulating film provided in a region including the upper second wiring in third interconnect disposed over the other of the pair of local wiring is formed, either one of the second wiring and the third wiring, the 内を埋め込むように形成された埋込導電部を有することを特徴とする半導体記憶装置。 The semiconductor memory device characterized by having a buried conductor which is formed so as to bury the inner.
  2. 【請求項2】 前記第2配線と前記第3配線とは前記第2絶縁膜を介して重なる部分を有し、前記第2配線と前記第3配線とそれらの間に介在する前記第2絶縁膜とで容量素子が構成されている請求項1記載の半導体記憶装置。 The method according to claim 2, wherein the second wiring and the third wiring has a portion that overlaps via the second insulating film, said second insulating interposed the second wiring and the third wiring and between them the semiconductor memory device according to claim 1, wherein the capacitor element is composed of a film.
  3. 【請求項3】 前記第2導電体は、前記一対の駆動トランジスタのうちの一方の第1駆動トランジスタを構成するドレイン領域と、前記一対の負荷トランジスタのうちの一方の負荷トランジスタであって前記第1駆動トランジスタと共通の第1配線Aで構成されるゲート電極をもつ第1負荷トランジスタを構成するドレイン領域と、他方の第2駆動トランジスタ及び他方の第2負荷トランジスタのゲート電極を構成する第1配線Bとに接触するように配置され、 前記第3配線は、前記第1配線Aに接続するコンタクト部と、前記第2駆動トランジスタのドレイン領域に接続するコンタクト部と、前記第2負荷トランジスタのドレイン領域に接続するコンタクト部とに接している請求項1又は2記載の半導体記憶装置。 Wherein the second conductor has a drain region constituting one first driving transistor of one of said pair of driving transistors, said a one of the load transistor of the pair of load transistors No. 1 the driving transistor and a drain region constituting a first load transistor having a gate electrode made from a common first wire a, the first constituting the gate electrode of the second load transistor of the other of the second driving transistor and the other It is placed in contact with the wire B, the third wiring, and a contact portion connected to the first wiring a, a contact portion connected to the drain region of the second driving transistor, the second load transistor the semiconductor memory device according to claim 1 or 2, wherein in contact with the contact portion to be connected to the drain region.
  4. 【請求項4】 一対の駆動トランジスタ及び一対の負荷トランジスタを備えたフリップフロップ回路と一対の転送トランジスタとでメモリセルを構成するSRAMを有する半導体記憶装置であって、 半導体基板上に設けた第1導電膜で形成された第1導電膜配線で、前記の駆動トランジスタ、負荷トランジスタ及び転送トランジスタのそれぞれのゲート電極が構成され、 前記半導体基板上に設けられた第1絶縁膜に形成された埋込溝配線で、前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のローカル配線の一方が構成され、 前記第1絶縁膜上に第2絶縁膜を介して設けられた第2 4. A semiconductor memory device having SRAM is a memory cell composed of a flip-flop circuit and a pair of transfer transistors having a pair of driving transistors and a pair of load transistors, first provided on a semiconductor substrate the first conductive film wiring formed of a conductive film, wherein the drive transistor, the load transistor and the respective configurations gate electrode of the transfer transistor, formed in said first insulating film provided on a semiconductor substrate a buried in trench wiring, wherein the one configuration of a pair of local interconnection of crosslinking between the pair of input and output terminals of the flip-flop circuit, a second that is provided through the second insulating film on the first insulating film
    導電膜で形成された第2導電膜配線で、前記一対のローカル配線の他方が構成されることを特徴とする半導体記憶装置。 Of the second conductive film wiring formed of a conductive film, a semiconductor memory device, wherein the other of the pair of local wiring is configured.
  5. 【請求項5】 前記第2導電膜配線が、前記埋込溝配線の上面の少なくとも一部と前記第2絶縁膜を介して重なるように配置され、前記埋込溝配線と前記第2導電膜配線とそれらの間に介在する前記第2絶縁膜とで容量素子が構成されている請求項4記載の半導体記憶装置。 Wherein said second conductive wiring, the arranged to overlap over at least a portion between the second insulating film on the upper surface of the buried trench wiring, the second conductive layer and the buried trench interconnection wiring a semiconductor memory device according to claim 4, wherein the capacitive element between the second insulating film interposed therebetween is constructed.
  6. 【請求項6】 前記第2導電膜配線が、前記埋込溝配線の側面の一部を前記第2絶縁膜を介して覆うように配置され、前記埋込溝配線と前記第2導電膜配線とそれらの間に介在する前記第2絶縁膜とで容量素子が構成されている請求項5記載の半導体記憶装置。 Wherein said second conductive wiring, the disposed part of the side surface of the buried trench wiring so as to cover over the second insulating layer, the buried trench wiring and the second conductive film wiring a semiconductor memory device according to claim 5, wherein the capacitor element is composed of a second insulating film interposed therebetween.
  7. 【請求項7】 前記埋込溝配線は、前記一対の駆動トランジスタのうちの一方の第1駆動トランジスタを構成するドレイン領域と、前記一対の負荷トランジスタのうちの一方の負荷トランジスタであって前記第1駆動トランジスタと共通の第1導電膜配線Aで構成されるゲート電極をもつ第1負荷トランジスタを構成するドレイン領域と、他方の第2駆動トランジスタ及び他方の第2負荷トランジスタのゲート電極を構成する第1導電膜配線Bとに接触するように配置され、 前記第2導電膜配線は、前記第1導電膜配線Aに達するコンタクト部と、前記第2駆動トランジスタのドレイン領域に達するコンタクト部と、前記第2負荷トランジスタのドレイン領域に達するコンタクト部とに接している請求項4、5又は6記載の半導体記憶装置。 Wherein said buried trench wiring, a drain region constituting one first driving transistor of one of said pair of driving transistors, said a one of the load transistor of the pair of load transistors No. constituting a first driving transistor and the drain region constituting a first load transistor having a gate electrode made from a common first conductive wire a, the gate electrode of the second load transistor of the other of the second driving transistor and the other is placed in contact with the first conductive film wiring B, the second conductive film wiring, a contact portion reaching said first conductive film wiring a, and the contact portion which reaches the drain region of the second driving transistor, the semiconductor memory device according to claim 4, 5 or 6, wherein in contact with the contact portion which reaches the drain region of the second load transistor.
  8. 【請求項8】 前記第1導電膜配線Bは、前記第2駆動トランジスタのドレイン領域と前記第2負荷トランジスタのドレイン領域との間で分岐し、この分岐した配線部分が前記埋込溝配線と接触している請求項7記載の半導体記憶装置。 Wherein said first conductive wiring B is branched between the drain region of the second load transistor and the drain region of the second driving transistor, and this branched wiring part the buried trench wiring the semiconductor memory device according to claim 7, wherein in contact.
  9. 【請求項9】 前記の分岐した配線部分と前記埋込溝配線との接触領域は、基板上面から見て、前記第1導電膜配線Aに達するコンタクト部、前記第2駆動トランジスタのドレイン領域に達するコンタクト部、および前記第2負荷トランジスタのドレイン領域に達するコンタクト部のいずれからも等距離にある点を含んでいることを特徴とする請求項8記載の半導体記憶装置。 9. The contact area between said branched wiring part of the buried trench interconnection, when viewed from the upper surface of the substrate, a contact portion reaching said first conductive film wiring A, the drain region of the second driving transistor contact portion, and the semiconductor memory device according to claim 8, characterized in that it contains a point which is equidistant from both of the contact portion to reach the drain region of the second load transistor is reached.
  10. 【請求項10】 一対の駆動トランジスタ及び一対の負荷トランジスタを備えたフリップフロップ回路と一対の転送トランジスタとでメモリセルを構成するSRAMを有する半導体記憶装置であって、 半導体基板上に設けた第1導電膜で形成された第1導電膜配線で、前記の駆動トランジスタ、負荷トランジスタ及び転送トランジスタのそれぞれのゲート電極が構成され、 前記半導体基板上に設けられた第1絶縁膜に形成された埋込溝配線および該埋込溝配線上に設けられたスタック電極で、前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のローカル配線の一方が構成され、 前記第1絶縁膜上に第2絶縁膜を介して設けられた第2 10. A semiconductor memory device having SRAM is a memory cell composed of a pair of driving transistors and a flip-flop circuit and a pair of transfer transistors having a pair of load transistors, first provided on a semiconductor substrate the first conductive film wiring formed of a conductive film, wherein the drive transistor, the load transistor and the respective configurations gate electrode of the transfer transistor, formed in said first insulating film provided on a semiconductor substrate a buried in stacked electrode provided on trench wiring and 該埋 Komimizo wiring, wherein the one configuration of a pair of local interconnection of crosslinking between the pair of input and output terminals of the flip-flop circuits, first on the first insulating film the second, which is provided through the second insulating film
    導電膜で形成された第2導電膜配線で、前記一対のローカル配線の他方が構成され、 前記第2導電膜配線は、前記スタック電極の少なくとも上面の一部および側面の一部と前記第2絶縁膜を介して重なるように配置され、前記スタック電極と前記第2導電膜配線とそれらの間に介在する前記第2絶縁膜とで容量素子が構成されていることを特徴とする半導体記憶装置。 Of the second conductive film wiring formed of a conductive film, wherein the other configuration of the pair of local interconnection, the second conductive film wiring wherein a portion of at least a portion of the upper surface and side surfaces of the stacked electrode second are arranged so as to overlap through an insulating film, a semiconductor memory device, wherein the second insulating film and the capacitive element interposed therebetween and the stack electrode and the second conductive film wiring is formed .
  11. 【請求項11】 一対の駆動トランジスタ及び一対の負荷トランジスタを備えたフリップフロップ回路と一対の転送トランジスタとでメモリセルを構成するSRAMを有する半導体記憶装置であって、 半導体基板上に設けた第1導電膜で形成された第1導電膜配線で、前記の駆動トランジスタ、負荷トランジスタ及び転送トランジスタのそれぞれのゲート電極が構成され、 前記半導体基板上に設けられた第1絶縁膜に形成された埋込溝配線で、前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のローカル配線の一方が構成され、 前記第1絶縁膜上に設けられた第3絶縁膜に形成された溝内に、その底部において前記埋込溝配線と接する溝内電極膜を有し、 前記第3絶縁膜上に第2絶縁膜を介して設けられた第2 11. A semiconductor memory device having SRAM is a memory cell composed of a flip-flop circuit and a pair of transfer transistors having a pair of driving transistors and a pair of load transistors, first provided on a semiconductor substrate the first conductive film wiring formed of a conductive film, wherein the drive transistor, the load transistor and the respective configurations gate electrode of the transfer transistor, formed in said first insulating film provided on a semiconductor substrate a buried in trench wiring, the is one configuration of a pair of local interconnection of crosslinking between the pair of input and output terminals of the flip-flop circuit, the first third groove formed in an insulating film provided on the insulating film , in its bottom a groove within the electrode film in contact with the buried trench interconnection, the second provided through a second insulating film on the third insulating film
    導電膜および前記溝内に前記溝内電極膜および前記第2 In the groove in the conductive film and the groove electrode film and the second
    絶縁膜を介して埋め込まれた埋込電極で、前記一対のローカル配線の他方が構成され、 前記埋込電極と前記溝内電極膜とそれらの間に介在する前記第2絶縁膜とで容量素子が構成されていることを特徴とする半導体記憶装置。 In buried electrodes embedded through an insulating film, the other of the pair of local interconnection is formed, the buried electrode and the groove in the electrode film and the capacitor element between the second insulating film interposed therebetween the semiconductor memory device characterized by but is configured.
  12. 【請求項12】 一対の駆動トランジスタ及び一対の負荷トランジスタを備えたフリップフロップ回路と一対の転送トランジスタとでメモリセルを構成するSRAMを有する半導体記憶装置であって、 半導体基板上に設けた第1導電膜で形成された第1導電膜配線で、前記の駆動トランジスタ、負荷トランジスタ及び転送トランジスタのそれぞれのゲート電極が構成され、 前記半導体基板上に設けられた第1絶縁膜に形成された溝内に導電膜を有し、該溝内導電膜で、前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のローカル配線の一方が構成され、 前記第1絶縁膜上に第2絶縁膜を介して設けられた第2 12. A semiconductor memory device having SRAM is a memory cell composed of a pair of driving transistors and a flip-flop circuit and a pair of transfer transistors having a pair of load transistors, first provided on a semiconductor substrate the first conductive film wiring formed of a conductive film, wherein the drive transistor, the load transistor and the respective gate electrodes configuration of the transfer transistor, the first insulating film which is formed on a groove provided on a semiconductor substrate having a conductive film is, in the groove in the conductive layer, wherein the one configuration of a pair of local interconnection of crosslinking between the pair of input and output terminals of the flip-flop circuit, a second insulating film on the first insulating film the second, which is provided via the
    導電膜および前記溝内に前記溝内電極膜および前記第2 In the groove in the conductive film and the groove electrode film and the second
    絶縁膜を介して埋め込まれた埋込電極で、前記一対のローカル配線の他方が構成され、 前記埋込電極と前記溝内導電膜とそれらの間に介在する前記第2絶縁膜とで容量素子が構成されていることを特徴とする半導体記憶装置。 In buried electrodes embedded through an insulating film, the other of the pair of local interconnection is formed, the buried electrode and the groove conductive film and the second insulating film and the capacitive element interposed therebetween the semiconductor memory device characterized by but is configured.
  13. 【請求項13】 前記一対の駆動トランジスタ、前記一対の負荷トランジスタ及び前記一対の転送トランジスタのそれぞれのゲート電極、ソース領域及びドレイン領域の表面に高融点金属シリサイド層が形成されている請求項1〜12のいずれか1項に記載の半導体記憶装置。 Wherein said pair of driving transistors, said pair of load transistors and each of the claims 1 to gate electrode, a refractory metal silicide layer on the surface of the source region and the drain region are formed of the pair of transfer transistors the semiconductor memory device according to any one of 12.
  14. 【請求項14】 一対の駆動トランジスタ及び一対の負荷トランジスタを備えたフリップフロップ回路と一対の転送トランジスタとでメモリセルを構成するSRAMを有する半導体記憶装置の製造方法であって、 半導体基板上に、前記駆動トランジスタ、前記負荷トランジスタ及び前記転送トランジスタのそれぞれのソース領域及びドレイン領域を形成するための活性領域を形成する工程と、 前記駆動トランジスタ、前記負荷トランジスタ及び前記転送トランジスタのそれぞれのゲート電極を構成する配線として、前記半導体基板上に第1導電膜を形成した後、この第1導電膜をパターニングして第1導電膜配線を形成する工程と、 前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のローカル配線の一方の配線として、前 14. A method of manufacturing a semiconductor memory device having a SRAM is a memory cell composed of a pair of driving transistors and a flip-flop circuit and a pair of transfer transistors having a pair of load transistors, on a semiconductor substrate, the driving transistor, structure and forming the load transistors and each active region for forming a source region and a drain region of the transfer transistor, the driving transistor, the respective gate electrodes of the load transistor and the transfer transistor as wiring, after forming a first conductive layer on the semiconductor substrate, forming a first conductive film wiring by patterning the first conductive film, a pair of input and output terminals of the flip-flop circuit as one of the wiring of a pair of local interconnection of cross-linking, pre 記半導体基板上に第1絶縁膜を形成した後、この第1絶縁膜に埋込溝配線を形成する工程と、 前記一対のローカル配線の他方の配線として、前記第1 After forming the first insulating film serial semiconductor substrate, forming a buried trench wiring on the first insulating film, as the other wire of the pair of local interconnection, the first
    絶縁膜上に第2絶縁膜を形成した後、第2導電膜を形成し、この第2導電膜をパターニングして第2導電膜配線を形成する工程、を含むことを特徴とする半導体記憶装置の製造方法。 After forming the second insulating film on the insulating film, the semiconductor memory device of the second conductive film is formed, characterized in that it comprises steps, the forming a second conductive film wiring by patterning the second conductive film the method of production.
  15. 【請求項15】 前記第2導電膜配線を、前記埋込溝配線の上面の少なくとも一部と前記第2絶縁膜を介して重なるように配置し、前記埋込溝配線と前記第2導電膜配線とそれらの間に介在する前記第2絶縁膜とで容量素子を構成する請求項14記載の半導体記憶装置の製造方法。 The method according to claim 15, wherein the second conductive wire, the buried at least a portion of the upper surface of the groove line and arranged so as to overlap via the second insulating film, said second conductive layer and the buried trench interconnection the method of manufacturing a semiconductor memory device according to claim 14, wherein in the capacitor between the second insulating film wiring and interposed therebetween.
  16. 【請求項16】 一対の駆動トランジスタ及び一対の負荷トランジスタを備えたフリップフロップ回路と一対の転送トランジスタとでメモリセルを構成するSRAMを有する半導体記憶装置の製造方法であって、 半導体基板上に、前記駆動トランジスタ、前記負荷トランジスタ及び前記転送トランジスタのそれぞれのソース領域及びドレイン領域を形成するための活性領域を形成する工程と、 前記駆動トランジスタ、前記負荷トランジスタ及び前記転送トランジスタのそれぞれのゲート電極を構成する配線として、前記半導体基板上に第1導電膜を形成した後、この第1導電膜をパターニングして第1導電膜配線を形成する工程と、 前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のローカル配線の一方の配線として、前 16. A method of manufacturing a semiconductor memory device having a SRAM is a memory cell composed of a pair of driving transistors and a flip-flop circuit and a pair of transfer transistors having a pair of load transistors, on a semiconductor substrate, the driving transistor, structure and forming the load transistors and each active region for forming a source region and a drain region of the transfer transistor, the driving transistor, the respective gate electrodes of the load transistor and the transfer transistor as wiring, after forming a first conductive layer on the semiconductor substrate, forming a first conductive film wiring by patterning the first conductive film, a pair of input and output terminals of the flip-flop circuit as one of the wiring of a pair of local interconnection of cross-linking, pre 記半導体基板上に第1絶縁膜を形成した後、この第1絶縁膜に埋込溝配線を形成する工程と、 前記埋込溝配線の側面の一部を露出させる工程と、 前記埋込溝配線の露出部および前記第1絶縁膜上に第2 After forming the first insulating film serial semiconductor substrate, forming a buried trench wiring on the first insulating film, thereby exposing a portion of the side surface of the buried trench interconnection, the Umakomimizo the second exposed part and the first insulating film on the wiring
    絶縁膜を形成した後、第2導電膜を形成し、この第2導電膜を前記埋込溝配線の側面の一部及び上面と前記第2 After forming the insulating film, the second conductive film is formed, a portion of the second conductive film side of the buried trench wiring and the upper surface and the second
    絶縁膜を介して重なるようにパターニングして、前記一対のローカル配線の他方の配線を構成する第2導電膜配線を形成し、前記埋込溝配線の側面の一部及び上面と前記第2導電膜配線とそれらの間に介在する前記第2絶縁膜とで構成される容量素子を形成する工程、を含むことを特徴とする半導体記憶装置の製造方法。 Is patterned to overlap through an insulating film, said pair of second conductive wires constituting the other wiring local interconnection is formed, and a portion upper surface and the second conductive side of the buried trench wiring method of manufacturing a semiconductor memory device which comprises a step, of forming a capacitor formed in said second insulating film interposed between the film wires and their.
  17. 【請求項17】 前記埋込溝配線は、前記一対の駆動トランジスタのうちの一方の第1駆動トランジスタを構成するドレイン領域と、前記一対の負荷トランジスタのうちの一方の負荷トランジスタであって第1駆動トランジスタと共通の第1導電膜配線Aで構成されるゲート電極をもつ第1負荷トランジスタを構成するドレイン領域と、他方の第2駆動トランジスタ及び他方の第2負荷トランジスタのゲート電極を構成する第1導電膜配線Bとに接触するように形成し、 前記第2導電膜配線は、前記第1導電膜配線Aに達するコンタクト孔と、前記第2駆動トランジスタのドレイン領域に達するコンタクト孔と、前記第2負荷トランジスタのドレイン領域に達するコンタクト孔とを同時に形成した後にこれらのコンタクト孔に導電性材料を埋 17. The buried trench wiring, a drain region constituting one first driving transistor of one of said pair of driving transistors, first a one of the load transistor of the pair of load transistors a drain region constituting a first load transistor having a gate electrode composed of the driving transistor and a common first conductive film wiring a, the forming the gate electrode of the second driving transistor and the other of the second load transistor of the other formed to be in contact with the first conductive film wiring B, the second conductive film wiring, a contact hole reaching said first conductive film wiring a, a contact hole reaching the drain region of the second driving transistor, wherein embedding a conductive material into these contact holes after forming a contact hole reaching the drain region of the second load transistor simultaneously 込んで形成したコンタクト部のいずれにも接触するように形成する請求項14、15又は16記載の半導体記憶装置の製造方法。 Method for producing a crowded by forming a semiconductor memory device according to claim 14, 15 or 16, wherein forming in contact with any of the contact portion.
  18. 【請求項18】 前記第1導電膜配線Bを、前記第2駆動トランジスタのドレイン領域と前記第2負荷トランジスタのドレイン領域との間で分岐した形状になるように形成し、前記埋込溝配線を、この分岐した配線部分に接触するように形成する請求項17記載の半導体記憶装置の製造方法。 The method according to claim 18, wherein the first conductive wiring B, formed so as to branch shape between the drain region of the second load transistor and the drain region of the second driving transistor, the buried trench wiring the method of manufacturing a semiconductor memory device according to claim 17 wherein the formed so as to come into contact with the branched wiring parts.
  19. 【請求項19】 前記一対の駆動トランジスタ、前記一対の負荷トランジスタ及び前記一対の転送トランジスタのそれぞれのソース領域及びドレイン領域の表面ならびにゲート電極を構成する前記第1導電膜配線の表面に高融点金属シリサイド層を形成する工程を有する請求項1 19. The pair of driving transistors, a refractory metal in said pair of load transistors and each of the source region and the surface of the first conductive film wiring constituting the surface and the gate electrode of the drain region of the pair of transfer transistors claim comprising forming a silicide layer 1
    4〜18のいずれか一項に記載の半導体記憶装置の製造方法。 The method of manufacturing a semiconductor memory device according to any one of 4 to 18.
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