JPH1079478A - Dynamic ram device and its manufacture - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ダイナミックＲＡ
Ｍ装置、特にメモリセル部の構成に係り、低消費電力で
高集積化が可能な微細化に好適な立体構造の半導体集積
回路で構成されるダイナミックＲＡＭ装置に関する。[0001] The present invention relates to a dynamic RA.
The present invention relates to an M device, and more particularly to a dynamic RAM device including a semiconductor integrated circuit having a three-dimensional structure suitable for miniaturization and capable of high integration with low power consumption, particularly to a configuration of a memory cell portion.
【０００２】[0002]
【従来の技術】ダイナミック型ランダムアクセスメモリ
（以下ＤＲＡＭと略す）は情報を記憶する電荷蓄積用の
キャパシタに書き込み読み出し用のスイッチトランジス
タを接続したメモリセルをもつ記憶装置で、メモリセル
の構成素子数が少ないことから高集積化が可能なコンピ
ュータ機器の主記憶装置として広く一般に用いられてい
る。2. Description of the Related Art A dynamic random access memory (hereinafter abbreviated as DRAM) is a storage device having a memory cell in which a charge storage capacitor for storing information and a switch transistor for writing and reading are connected. It is widely and generally used as a main storage device of a computer device which can be highly integrated because of its small number.
【０００３】このようなＤＲＡＭの記憶容量を増やすた
めには、メモリセル面積を微細化しメモリセルの集積度
を向上する必要がある。しかし、メモリセル面積の縮小
すると、メモリセルの電荷蓄積用のキャパシタの有効な
面積が低下し、蓄積容量が低下することによってＳ／Ｎ
比の低下やα線照射により生ずるメモリセルの情報が反
転するといった所謂ソフトエラー現象が顕在化し、信頼
性上の大きな問題になる。そのためにメモリセル占有面
積を大きくすることなく大きな蓄積容量が得られるメモ
リセル構造がこれまでに考案されてきたが、その一つに
キャパシタを構成する電極の厚さを厚くし、その電極の
側面もキャパシタの電極として利用した厚膜キャパシタ
を採用したメモリセルがある。In order to increase the storage capacity of such a DRAM, it is necessary to reduce the area of the memory cell and improve the degree of integration of the memory cell. However, when the area of the memory cell is reduced, the effective area of the capacitor for storing the charge of the memory cell is reduced, and the S / N is reduced due to the reduction of the storage capacity.
A so-called soft error phenomenon, such as a reduction in the ratio or inversion of information in a memory cell caused by α-ray irradiation, becomes apparent, and poses a serious problem in reliability. For this reason, memory cell structures that can provide a large storage capacity without increasing the memory cell occupation area have been devised so far.One of them is to increase the thickness of the electrodes constituting the capacitor and to increase the side surface of the electrodes. There is also a memory cell employing a thick film capacitor used as an electrode of a capacitor.
【０００４】厚膜キャパシタを採用したメモリセルのう
ち、ＤＲＡＭのデータ線上に厚膜キャパシタを設けた従
来のメモリセルについて図２１を用いて説明する。同図
はメモリセルの断面構造図でり、この種のメモリセル
は、例えば日経マイクロデバイス、１９９３年１１月
号、頁３１に記載されている。同図おいてメモリセル内
のスイッチトランジスタは、ｐ型シリコン基板１０１上
のフールド酸化膜１０２で分離された領域に形成された
ｎチャネル型の絶縁ゲート電解効果トランジスタ（以下
ＭＩＳＦＥＴと略す）であり、ゲート電極１０４は活性
領域上でワード線となっている。配線電極１０８はデー
タ線であり、コンタクト孔を介してスイッチトランジス
タのソース（又はドレイン）の高濃度ｎ型不純物領域１
０５に接続されている。さらに、このスイッチトランジ
スのドレイン（又はソース）領域の高濃度ｎ型不純物領
域１０６にはシリコン酸化膜１０７、１０９に開口され
た接続孔を介して、ワード線とデータ線の上部に形成さ
れた電荷蓄積用のキャパシタが接続されている。この電
荷蓄積用のキャパシタの電極のうち、蓄積電極１１２は
高濃度ｎ型不純物領域１０６に接続されている。また、
蓄積電極１１２上にはキャパシタ絶縁膜１１３が設けら
れており、その上にはプレート電極１１４がそれぞれ設
けられている。ここで、蓄積電極１１２は膜厚の厚い直
方体の多結晶シリコンからなり、その上平面の及び垂直
部分の外面も利用してキャパシタの有効面積を増加させ
ている。また、データ線の上部に蓄積電極１１２を設け
ることによって、キャパシタに有効な面積を最大限に大
きくすることができ、垂直部分の長さを長くすることに
よって、即ち蓄積電極の高さを高くすることによって容
易にキャパシタの蓄積容量を増加することができる。A conventional memory cell in which a thick film capacitor is provided on a data line of a DRAM among memory cells employing a thick film capacitor will be described with reference to FIG. FIG. 1 is a sectional view of a memory cell. This type of memory cell is described, for example, in Nikkei Microdevices, November 31, 1993, page 31. In the figure, a switch transistor in a memory cell is an n-channel insulated gate field effect transistor (hereinafter abbreviated as MISFET) formed in a region separated by a field oxide film 102 on a p-type silicon substrate 101. The gate electrode 104 is a word line on the active region. The wiring electrode 108 is a data line, and the source (or drain) high concentration n-type impurity region 1
05. Further, electric charges formed above the word line and the data line are connected to the high-concentration n-type impurity region 106 in the drain (or source) region of the switch transistor through connection holes opened in the silicon oxide films 107 and 109. A storage capacitor is connected. Among the electrodes of the charge storage capacitor, the storage electrode 112 is connected to the high-concentration n-type impurity region 106. Also,
A capacitor insulating film 113 is provided on the storage electrode 112, and a plate electrode 114 is provided thereon. Here, the storage electrode 112 is made of a thick rectangular parallelepiped polycrystalline silicon, and the effective area of the capacitor is increased by using the outer surfaces of the upper and vertical portions thereof. Further, by providing the storage electrode 112 above the data line, the effective area of the capacitor can be maximized, and the length of the vertical portion, that is, the height of the storage electrode can be increased. Thus, the storage capacity of the capacitor can be easily increased.
【０００５】このような厚膜の蓄積電極を有するキャパ
シタの採用により蓄積容量が増加し、その結果、微細な
メモリセルでもメモリセル動作や信頼性の確保に充分な
蓄積容量を確保することができるようになり、これによ
って大容量のＤＲＡＭの実現が可能になった。The use of such a capacitor having a thick-film storage electrode increases the storage capacity. As a result, even a fine memory cell can have a sufficient storage capacity for the operation and reliability of the memory cell. As a result, a large-capacity DRAM can be realized.
【０００６】一方、ＤＲＡＭの消費電力を低減する手段
としてプレート電極を分離してパルス駆動する方法がIE
EE Jounal of Solid-State Circuits, Vol. 24, No. 5,
October 1989の１２０６頁〜１２１２頁に述べられてい
る。この方法によれば３段階のワード線のパルスならび
にプレート電位のパルス駆動によりデータ線の振幅を必
要最小限にすることができ、データ線容量の充放電電流
に起因した消費電力を低減することができる。On the other hand, as a means for reducing the power consumption of a DRAM, a method of driving a pulse by separating a plate electrode has been proposed by IE.
EE Jounal of Solid-State Circuits, Vol. 24, No. 5,
October 1989, pp. 1206-1212. According to this method, the amplitude of the data line can be minimized by the pulse driving of the word line and the plate potential in three stages, and the power consumption due to the charge / discharge current of the data line capacitance can be reduced. it can.
【０００７】[0007]
【発明が解決しようとする課題】しかし、上記消費電力
を低減する手段によれば、ＤＲＡＭのプレート電極をワ
ード線毎に分離する必要があり、この手段を図２１に示
した従来の立体状のキャパシタに応用すると凹凸の大き
な段差上（蓄積電極１１２）でプレート電極１１４を微
細加工する必要がある。このような高段差上の微細加工
はパターニングが困難なばかりでなく、製造歩留まりも
大きく低下する。However, according to the above-mentioned means for reducing power consumption, it is necessary to separate the plate electrode of the DRAM for each word line. When applied to a capacitor, it is necessary to finely process the plate electrode 114 on a step having a large unevenness (the storage electrode 112). Such fine processing on a high step not only makes patterning difficult, but also greatly reduces the manufacturing yield.
【０００８】従って、本発明の目的は、立体状のキャパ
シタを形成して、高密度で、高い信頼性を得ると同時に
微細加工のパターニングが容易で、製造歩留まりも低下
せずに消費電力を低減することができるＤＲＡＭ装置を
提供することである。Accordingly, an object of the present invention is to form a three-dimensional capacitor, obtain high density and high reliability, and at the same time, easily pattern fine processing and reduce power consumption without lowering the production yield. It is to provide a DRAM device that can perform the operation.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するた
め、本発明では、立体状のキャパシタの第１電極である
蓄積電極をトランジスタが形成される基板主面より上部
の絶縁膜内にトレンチ状に形成し、立体状のキャパシタ
の第２電極であるプレート電極を上記トレンチ状の蓄積
電極内に埋め込み自己整合でメモリセル毎に分離する。
分離された複数個のメモリセルが複数のグループから構
成され、それぞれのグループ毎に上記プレート配線によ
って上記駆動回路に接続される。上記グループとは、例
えば、ワード線に接続されるメモリセル群を構成する。In order to achieve the above object, according to the present invention, a storage electrode as a first electrode of a three-dimensional capacitor is formed in a trench shape in an insulating film above a main surface of a substrate on which a transistor is formed. And a plate electrode, which is the second electrode of the three-dimensional capacitor, is buried in the trench-shaped storage electrode and separated for each memory cell by self-alignment.
A plurality of separated memory cells are composed of a plurality of groups, and each group is connected to the drive circuit by the plate wiring for each group. The group constitutes, for example, a group of memory cells connected to a word line.
【００１０】ここで、基板主面とは半導体基板上で、ス
イッチトランジスタが形成される半導体層を意味する。
また、トレンチ状とは上側に開口部をもち底面及び側壁
をもつ形状を意味する。Here, the substrate main surface means a semiconductor layer on a semiconductor substrate on which a switch transistor is formed.
The term “trench” means a shape having an opening on the upper side and having a bottom surface and side walls.
【００１１】本発明によれば、基板主面より上部に形成
された電荷蓄積用の立体状のキャパシタはトレンチの深
さを大きくすることにより蓄積容量を大きくしデータ読
み出し時の信号のＳ／Ｎ比を増大し、ソフトエラーに対
する耐性を向上し、信頼性を向上する。また、電荷蓄積
用のキャパシタは基板主面より上部の層間絶縁膜中に形
成されているために層間絶縁膜上に微細なプレート配線
を容易に形成することができ、メモリの高密度化が可能
となる。同時にプレート電極の電位を必要に応じて変化
させることによりデータ線の電圧の振幅を小さくするこ
とができ、消費電力の低減を実現することができる。According to the present invention, the three-dimensional capacitor for charge storage formed above the main surface of the substrate has a large storage capacity by increasing the depth of the trench, thereby increasing the S / N ratio of a signal at the time of data reading. Increase the ratio, improve soft error immunity, and improve reliability. In addition, since the charge storage capacitor is formed in the interlayer insulating film above the main surface of the substrate, fine plate wiring can be easily formed on the interlayer insulating film, and the density of the memory can be increased. Becomes At the same time, by changing the potential of the plate electrode as needed, the amplitude of the voltage of the data line can be reduced, and power consumption can be reduced.
【００１２】[0012]
【発明の実施の形態】以下、実施例を用いて本発明を詳
細に説明する。 ＜実施例１＞図１、図２及び図３は、それぞれ本発明に
よるＤＲＡＭ装置の第１の実施例の部分断面図、第１の
実施例の複数のメモリセルを配置したＭＩＳＦＥＴと蓄
積電極の部分の部分平面図及び第１の実施例の複数のメ
モリセルを配置したプレート電極とプレート配線の部分
の部分平面図である。図１の断面図は、図２におけるＸ
-Ｘ’線部の断面を示す。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail using embodiments. <Embodiment 1> FIGS. 1, 2 and 3 are partial cross-sectional views of a first embodiment of a DRAM device according to the present invention, respectively, showing a MISFET in which a plurality of memory cells are arranged and a storage electrode of the first embodiment. FIG. 3 is a partial plan view of a portion and a plate electrode and plate wiring portion where a plurality of memory cells of the first embodiment are arranged. The cross-sectional view of FIG.
The section along the line -X 'is shown.
【００１３】図１に示すように、スイッチ用トランジス
タはｐ型シリコン基板１上のフィールド酸化膜１０２で
分離された領域に形成されたｎチャネル型のＭＩＳＦＥ
Ｔであり、ゲート電極４は活性領域上でワード線となっ
ている。配線電極８はデータ線であり、開口部１８（図
２）を介してスイッチトランジスタのソース（又はドレ
イン）の高濃度ｎ型不純物領域５に接続されている。さ
らに、ワード線とデータ線の上部には、電荷蓄積用のキ
ャパシタの蓄積電極１２が設けられている。蓄積電極１
２は、ワード線とデータ線の隙間の開口部１８（図２）
に形成されたシリコンプラグ１０を介してメモリセル内
ＭＩＳＦＥＴの高濃度ｎ型不純物領域６上に接続されて
いる。蓄積電極１２は、上側が開いた函状、すなわちト
レンチ状に形成され、その内側にキャパシタ絶縁膜１３
を挟んで直方体のプレート電極１４が形成されている。
プレート電極１４はシリコン酸化膜１５上に形成された
金属膜１６に接続されている。電荷蓄積用のキャパシタ
はメモリセル毎に分離して形成されている。As shown in FIG. 1, a switching transistor is an n-channel MISFE formed in a region separated by a field oxide film 102 on a p-type silicon substrate 1.
T, and the gate electrode 4 is a word line on the active region. The wiring electrode 8 is a data line, and is connected to the high-concentration n-type impurity region 5 of the source (or drain) of the switch transistor via the opening 18 (FIG. 2). Further, a storage electrode 12 of a capacitor for storing charges is provided above the word line and the data line. Storage electrode 1
2 is an opening 18 in the gap between the word line and the data line (FIG. 2)
Is connected to the high-concentration n-type impurity region 6 of the MISFET in the memory cell via the silicon plug 10 formed in the memory cell. The storage electrode 12 is formed in a box shape having an open upper side, that is, in a trench shape.
A plate electrode 14 of a rectangular parallelepiped is formed on both sides.
The plate electrode 14 is connected to a metal film 16 formed on the silicon oxide film 15. The charge storage capacitor is formed separately for each memory cell.
【００１４】図２に示すように、ワード線（ＷＬ１、Ｗ
Ｌ２、ＷＬ３、ＷＬ４）はＹ方向に、データ線（ＤＬ１
ａ、ＤＬ１ｂ、ＤＬ２ａ）はＸ方向に設けられており、
ワード線ＷＬはメモリセル内のＭＩＳＦＥＴの共通のゲ
ート電極４（図１）であり、データ線配線８（図１）は
開口部１８を介してＭＩＳＦＥＴの活性領域１７（図１
の高濃度ｎ型不純物領域５）に接続されている。複数の
メモリセルを配置したプレート電極とプレート配線ＰＬ
１…ＰＬ４の部分のみの構成は図３に示す。As shown in FIG. 2, the word lines (WL1, W
L2, WL3, WL4) are connected to the data lines (DL1) in the Y direction.
a, DL1b, DL2a) are provided in the X direction,
The word line WL is a common gate electrode 4 (FIG. 1) of the MISFET in the memory cell, and the data line 8 (FIG. 1) is connected to the active region 17 (FIG.
High-concentration n-type impurity region 5). Plate electrode and plate wiring PL in which a plurality of memory cells are arranged
FIG. 3 shows the configuration of only the part 1... PL4.
【００１５】図４は、上記実施例を使用したＤＲＡＭ装
置の等価回路図を示す。図１の金属膜１６からなるプレ
ート配線（例えばＰＬ３）はワード線（例えばＷＬ３）
と同様Ｙ方向に延在して配線され、プレート電位を駆動
するプレート駆動回路ＰＤ１に接続されている。また、
同一のワード線ＷＬによって選択されるメモリセル群の
プレート電極は同一のプレート配線ＰＬで接続されるよ
うに配置されている。さらに、プレート駆動回路ＰＤ１
及びＰＤ２はメモリアレーの両端に配置され、互いに隣
接するプレート配線ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４に
おいて、プレート配線ＰＬ１、ＰＬ２はプレート駆動回
路ＰＤ２に、プレート配線ＰＬ３、ＰＬ４はプレート駆
動回路ＰＤ１に接続されるよう、交互に配置されてい
る。なお、図４においてワード線ＷＬ１、ＷＬ２、ＷＬ
３、ＷＬ４…は列デコーデＲＤに、データ線ＤＬ１ａ、
ＤＬ１ｂ、ＤＬ２ａ、ＤＬ２ｂ…はセンスアンプＳＡ
１、ＳＡ２…にそれぞれ接続されている。図４の回路構
成自体は従来知られている回路構成と同じである。FIG. 4 is an equivalent circuit diagram of a DRAM device using the above embodiment. A plate wiring (for example, PL3) made of the metal film 16 in FIG. 1 is a word line (for example, WL3).
Similarly, the wiring is extended in the Y direction and connected to a plate driving circuit PD1 for driving a plate potential. Also,
The plate electrodes of the memory cell group selected by the same word line WL are arranged so as to be connected by the same plate wiring PL. Further, the plate driving circuit PD1
And PD2 are disposed at both ends of the memory array, and plate wirings PL1, PL2, PL3, PL4 adjacent to each other are connected to plate driving circuit PD2, and plate wirings PL3, PL4 are connected to plate driving circuit PD1. So that they are alternately arranged. In FIG. 4, the word lines WL1, WL2, WL
, WL4... Are connected to the column decode RD, and the data lines DL1a,
DL1b, DL2a, DL2b ... are sense amplifiers SA
1, SA2,... The circuit configuration in FIG. 4 is the same as a conventionally known circuit configuration.
【００１６】図５から図１３は、いずれも図１に示した
ＤＲＡＭの実施例の製造工程を説明するためのメモリセ
ル部の断面図である。まず、ｐ型のシリコン基板１上に
公知の選択酸化法を用いてフィールド酸化膜２を形成し
た後（図５）、活性領域上に公知の方法によりｎチャネ
ルのＭＩＳＦＥＴを形成する。ここで、メモリセル内の
ＭＩＳＦＥＴには高濃度ｎ型不純物領域５、６、ゲート
絶縁膜３、ゲート電極４が形成される（図６）。ここで
はｎチャネルのＭＩＳＦＥＴについて説明したが、ｐチ
ャネルのＭＩＳＦＥＴを用いることもできる。また、周
辺回路部分の製造工程については省略しているが、周辺
回路は公知のＣＭＯＳ製造プロセスで形成されるもので
ある。FIGS. 5 to 13 are cross-sectional views of the memory cell portion for explaining the manufacturing process of the embodiment of the DRAM shown in FIG. First, after a field oxide film 2 is formed on a p-type silicon substrate 1 using a known selective oxidation method (FIG. 5), an n-channel MISFET is formed on an active region by a known method. Here, high-concentration n-type impurity regions 5, 6, a gate insulating film 3, and a gate electrode 4 are formed in the MISFET in the memory cell (FIG. 6). Although an n-channel MISFET has been described here, a p-channel MISFET can also be used. Although the steps of manufacturing the peripheral circuit are omitted, the peripheral circuit is formed by a known CMOS manufacturing process.
【００１７】次いでボロンとリンを含んだシリコン酸化
膜７を公知の化学気相成長法（以下ＣＶＤ法と略す）に
より堆積し、８００℃程度の温度でアニールを施すこと
によりシリコン酸化膜７の表面をなだらかにする。次い
でホトリソグラフィとドライエッチングにより開口部１
９（図２）をシリコン酸化膜７に形成し、厚さ１００ｎ
ｍ程度の導電膜８を堆積し、ホトリソグラフィとドライ
エッチングによりパターニングする。なお、導電膜８の
材料としては好ましくはタングステン等の高融点金属の
シリサイド膜と多結晶シリコン膜の複合膜（所謂ポリサ
イド膜）、もしくはタングステン等の高融点金属を用い
ることができる。また、図には示していないがタングス
テン等の高融点金属を用いる場合はシリコン基板との反
応を防止する目的でチタンナイトライド等のバリヤメタ
ル膜を下層に設けることが好ましい。また、シリコン酸
化膜７の下層には不純物拡散防止のためのノンドープの
シリコン酸化膜（図示せず）を形成しておくことが望ま
しい（図７）。Next, a silicon oxide film 7 containing boron and phosphorus is deposited by a known chemical vapor deposition method (hereinafter abbreviated as a CVD method), and is annealed at a temperature of about 800 ° C. to form a surface of the silicon oxide film 7. Gently. Next, the opening 1 is formed by photolithography and dry etching.
9 (FIG. 2) is formed on the silicon oxide film 7 and has a thickness of 100 n.
An approximately m conductive film 8 is deposited and patterned by photolithography and dry etching. As a material of the conductive film 8, a composite film (a so-called polycide film) of a silicide film of a high melting point metal such as tungsten and a polycrystalline silicon film, or a high melting point metal such as tungsten can be preferably used. Although not shown in the figure, when a high melting point metal such as tungsten is used, it is preferable to provide a barrier metal film such as titanium nitride as a lower layer in order to prevent a reaction with the silicon substrate. It is desirable that a non-doped silicon oxide film (not shown) is formed below the silicon oxide film 7 to prevent impurity diffusion (FIG. 7).
【００１８】次いで、ＴＥＯＳ（テトラ・エトキシ・シ
ラン）ガスを用いたＣＶＤ法を用いて厚さ５００ｎｍ程
度のシリコン酸化膜９を堆積し、高濃度ｎ型不純物領域
６上のシリコン酸化膜７ならびにシリコン酸化膜９に開
口部１８（図２）をホトリソグラフィとドライエッチン
グにより形成する。次いでｎ型の不純物を高濃度に添加
した２００ｎｍ程度の厚さの多結晶シリコン膜をＬＰＣ
ＶＤ（ＬｏｗＰｒｅｓｓｕｒｅ ＣＶＤ）法により堆積
し、上記開口部に多結晶シリコン膜を埋め込んだ後、公
知のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦なシリコン酸化膜
９とシリコンプラグ電極１０を形成する（図８）。な
お、ここではｎ型の高濃度不純物領域７上に直接シリコ
ンプラグ電極１０を形成したが、公知の多結晶シリコン
膜のパッドを用いれば、ゲート電極４とプラグ電極１０
を自己整合で絶縁することもでき、メモリセル面積の縮
小に効果的である。さらに、開口部１８を形成する際に
予めゲート電極４の側壁及び上面をシリコンナイトライ
ド膜でカバーしておくことにより上述と同様に自己整合
でシリコンプラグ電極１０を形成することができる。Next, a silicon oxide film 9 having a thickness of about 500 nm is deposited by a CVD method using a TEOS (tetraethoxysilane) gas, and a silicon oxide film 7 and a silicon oxide film 7 on the high-concentration n-type impurity region 6 are formed. An opening 18 (FIG. 2) is formed in the oxide film 9 by photolithography and dry etching. Next, a polycrystalline silicon film having a thickness of about 200 nm to which n-type impurities are added at a high concentration is subjected to LPC.
After being deposited by a VD (Low Pressure CVD) method and a polycrystalline silicon film is buried in the opening, a known CMP (Chemical Mechanical) method is used.
A flat silicon oxide film 9 and a silicon plug electrode 10 are formed by using a polishing method (FIG. 8). Here, the silicon plug electrode 10 is formed directly on the n-type high-concentration impurity region 7. However, if a known polycrystalline silicon film pad is used, the gate electrode 4 and the plug electrode 10 are formed.
Can be insulated by self-alignment, which is effective in reducing the memory cell area. Further, by previously covering the side wall and the upper surface of the gate electrode 4 with the silicon nitride film when forming the opening 18, the silicon plug electrode 10 can be formed in a self-aligned manner as described above.
【００１９】次いで、厚さ０．５〜１μｍ程度のシリコ
ン酸化膜１１を公知のＴＥＯＳガスを用いたＣＶＤ法に
より４００℃程度の温度で堆積し、ホトリソグラフィと
ドライエッチングを用いてキャパシタの蓄積電極が形成
される部分のシリコン酸化膜１１にシリコンプラグ電極
１０に達する開口部（以下トレンチと呼ぶ）２１を形成
する（図９）。この場合、エッチングストッパとして、
シリコンナイトライド膜等のシリコン酸化膜と選択性の
ある絶縁膜をシリコン酸化膜１１の下部に設けておくこ
とが好ましい。Next, a silicon oxide film 11 having a thickness of about 0.5 to 1 μm is deposited at a temperature of about 400 ° C. by a known CVD method using a TEOS gas, and the storage electrode of the capacitor is formed using photolithography and dry etching. An opening (hereinafter, referred to as a trench) 21 reaching the silicon plug electrode 10 is formed in the silicon oxide film 11 where the silicon oxide film 11 is formed (FIG. 9). In this case, as an etching stopper
It is preferable that an insulating film such as a silicon nitride film, which is selective to the silicon oxide film, be provided below the silicon oxide film 11.
【００２０】次いで、不純物が高濃度に添加された多結
晶シリコン膜２２を公知のＬＰＣＶＤ法により５０ｎｍ
の厚に堆積する。この際、トレンチ低部でシリコンプラ
グ電極１０と多結晶シリコン膜２２が接続される。次い
で、厚さ１μｍのホトレジストを塗布し、公知の異方性
のドライエッチングでエッチバックすることにより、ト
レンチ内にホトレジスト２３を埋め込む（図１０）。ホ
トレジスト２３をマスクにして、多結晶シリコン膜２２
をドライエッチングによりエッチングし、トレンチの内
壁にキャパシタの蓄積電極１２を形成する（図１１）。Next, the polycrystalline silicon film 22 to which impurities are added at a high concentration is formed by a known LPCVD method to a thickness of 50 nm.
Deposited to a thickness of At this time, the silicon plug electrode 10 and the polycrystalline silicon film 22 are connected at the lower part of the trench. Next, a photoresist having a thickness of 1 μm is applied and etched back by known anisotropic dry etching to bury the photoresist 23 in the trench (FIG. 10). Using the photoresist 23 as a mask, the polycrystalline silicon film 22
Is etched by dry etching to form the storage electrode 12 of the capacitor on the inner wall of the trench (FIG. 11).
【００２１】次いで、ホトレジスト２３を除去し所定の
洗浄を施した後、五酸化タンタル（Ｔａ2Ｏ5）膜等のシ
リコン酸化膜より比誘電率の大きなキャパシタ絶縁膜１
３を堆積する。この際、堆積方法としては、段差被覆性
の良いＣＶＤ法が好ましい。さらに、キャパシタ絶縁膜
１３の酸化膜換算膜厚は１ギガビットクラスの大容量Ｄ
ＲＡＭでは３ｎｍ以下にすることが好ましい。また、キ
ャパシタ絶縁膜１３の材料としては五酸化タンタル膜の
他、シリコンナイトライドとシリコン酸化膜の複合膜や
ＳｒＴｉＯ3膜、（Ｂａ、Ｓｒ）ＴｉＯ3膜（ＢＳＴ膜）
等の高誘電体膜、さらにはＰＺＴ膜のような公知の強誘
電体絶縁膜を用いることもできる。なお、ここでは蓄積
電極１２に多結晶シリコン膜を用いたが、タングステン
やチタンナイトライド膜等の高融点金属膜を用いること
もでき、その場合は多結晶シリコン膜表面の自然酸化膜
の影響を排除することができキャパシタ絶縁膜の酸化膜
換算膜厚を薄くできる。次いで、タングステン等の高融
点金属膜を３００ｎｍの厚さに堆積した後、公知のエッ
チバックまたはＣＭＰ法により平端部のタングステンを
除去し、トレンチ内にタングステンを埋め込みプレート
電極１４を形成する（図１２）。Next, after removing the photoresist 23 and performing a predetermined cleaning, the capacitor insulating film 1 having a higher relative dielectric constant than a silicon oxide film such as a tantalum pentoxide (Ta 2 O 5 ) film.
3 is deposited. At this time, as a deposition method, a CVD method having good step coverage is preferable. Further, the equivalent oxide film thickness of the capacitor insulating film 13 is a large capacity D of 1 gigabit class.
In a RAM, the thickness is preferably 3 nm or less. In addition to the tantalum pentoxide film, a composite film of silicon nitride and a silicon oxide film, an SrTiO 3 film, a (Ba, Sr) TiO 3 film (BST film) are used as the material of the capacitor insulating film 13.
Or a known ferroelectric insulating film such as a PZT film. Here, a polycrystalline silicon film is used for the storage electrode 12, but a refractory metal film such as a tungsten or titanium nitride film can be used. In this case, the influence of the natural oxide film on the surface of the polycrystalline silicon film is reduced. Therefore, the equivalent oxide film thickness of the capacitor insulating film can be reduced. Next, after depositing a high melting point metal film such as tungsten to a thickness of 300 nm, the flat end tungsten is removed by a known etch back or CMP method, and tungsten is buried in the trench to form a plate electrode 14 (FIG. 12). ).
【００２２】次いで、１００ｎｍ程度の厚さのシリコン
酸化膜１５をＣＶＤ法により堆積し、ホトリソグラフィ
とドライエッチングにより開口部２０（図３）を形成し
た後、厚さ１００ｎｍ程度のチタンナイトライド等の金
属膜をスパッタ法で堆積し、ホトリソグラフィとドライ
エッチングにより金属膜１６（図３における例えばＰＬ
３）を形成する（図１３）。金属膜の材料としてはチタ
ンナイトライド以外にタングステン等の低抵抗の高融点
金属や、アルミニウム、銅等の低抵抗金属を用いること
ができる。なお、図には示していないが、周辺回路の配
線層を形成する工程がこの後に続く。Next, a silicon oxide film 15 having a thickness of about 100 nm is deposited by a CVD method, an opening 20 (FIG. 3) is formed by photolithography and dry etching, and then a titanium nitride film or the like having a thickness of about 100 nm is formed. A metal film is deposited by a sputtering method, and a metal film 16 (for example, PL in FIG. 3) is formed by photolithography and dry etching.
3) is formed (FIG. 13). As the material of the metal film, a low-resistance high-melting metal such as tungsten or a low-resistance metal such as aluminum or copper can be used in addition to titanium nitride. Although not shown in the drawing, a step of forming a wiring layer of the peripheral circuit follows.
【００２３】本実施例では、金属膜１６は、メモリマッ
トの両側のプレート駆動回路ＰＤ１、ＰＤ２（図４）に
どちらでも接続することができるため、プレート配線の
引き出しのためのコンタクトホールやアルミ配線等のレ
イアウトをリラックスすることができ、高集積なＤＲＡ
Ｍ装置を提供することができる。In this embodiment, since the metal film 16 can be connected to either of the plate driving circuits PD1 and PD2 (FIG. 4) on both sides of the memory mat, a contact hole for leading out a plate wiring or an aluminum wiring. Highly integrated DRA that can relax layouts such as
M devices can be provided.
【００２４】＜実施例２＞図１４は本発明によるＤＲＡ
Ｍ装置の他の本実施例のメモリセル部の平面図である。
本実施例は実施例１におけるＤＲＡＭ装置に関し、プレ
ート配線の形成方法に関する。同図はメモリセルの活性
領域１７、プレート電極２４、プレート配線ＰＬ５、Ｐ
Ｌ６、ＰＬ７、ＰＬ８の部分のみを示す。他の部分につ
いては実施例１とほぼ同様である。同図においてプレー
ト電極２４は実施例１と同様にエッチバックもしくはＣ
ＭＰ法によりトレンチ内に埋め込まれたタングステンで
あり、メモリセル毎に分離されている。さらに、プレー
ト電極２４には絶縁膜を介さないで直接プレート配線
（例えばＰＬ７）が設けられている。<Embodiment 2> FIG. 14 shows a DRA according to the present invention.
FIG. 14 is a plan view of a memory cell unit of another embodiment of the M device.
The present embodiment relates to the DRAM device according to the first embodiment and relates to a method of forming a plate wiring. The figure shows an active region 17 of a memory cell, a plate electrode 24, and plate wirings PL5 and P5.
Only L6, PL7 and PL8 are shown. Other parts are almost the same as in the first embodiment. In the same figure, the plate electrode 24 is etched back or C
Tungsten embedded in the trench by the MP method, and is separated for each memory cell. Further, the plate electrode 24 is provided with a plate wiring (for example, PL7) directly without an insulating film.
【００２５】図１５ないし図１８は、いずれも図１４に
示すＤＲＡＭのメモリセル部の製造工程を説明するため
の断面図である。ｐ型のシリコン基板１上にＭＩＳＦＥ
Ｔを形成し、シリコンプラグ１０、蓄積電極の多結晶シ
リコン膜２２を堆積するまでの製造工程は実施例１の図
５から図１０までと同様の工程による（図１５）。FIGS. 15 to 18 are cross-sectional views for explaining the steps of manufacturing the memory cell portion of the DRAM shown in FIG. MISFE on p-type silicon substrate 1
Manufacturing steps from the formation of T to the deposition of the silicon plug 10 and the polycrystalline silicon film 22 of the storage electrode are the same as those shown in FIGS. 5 to 10 of the first embodiment (FIG. 15).
【００２６】次いで、ホトレジスト２３を除去する前
に、トレンチ内壁の多結晶シリコン膜の上部を後退させ
るために多結晶シリコンのエッチングをさらに追加する
か若しくはホトレジスト２３を１００ｎｍ程度エッチン
グし、後退したホトレジスト２３をマスクにして露出し
たトレンチ上部の多結晶シリコン膜をエッチングし、ホ
トレジスト２３を除去する（図１６）。Next, before removing the photoresist 23, etching of the polysilicon is further added in order to recede the upper part of the polysilicon film on the inner wall of the trench, or the photoresist 23 is etched by about 100 nm, and Using the mask as a mask, the exposed polysilicon film above the trench is etched to remove the photoresist 23 (FIG. 16).
【００２７】次いで所定の洗浄を施した後、五酸化タン
タル（Ｔａ2Ｏ5）膜等のシリコン酸化膜より比誘電率の
大きなキャパシタ絶縁膜１３を堆積する。この際、堆積
方法としては、段差被覆性の良いＣＶＤ法が好ましい。
さらに、キャパシタ絶縁膜１３の材料としては実施例同
様シリコンナイトライドとシリコン酸化膜の複合膜やＳ
ｒＴｉＯ3膜、（Ｂａ、Ｓｒ）ＴｉＯ3膜（ＢＳＴ膜）等
の高誘電体膜、さらにはＰＺＴ膜のような公知の強誘電
体絶縁膜を用いることもできる。なお、ここでは蓄積電
極１２に多結晶シリコン膜を用いたが、タングステンや
チタンナイトライド膜の様な高融点金属膜を用いること
もできる。次いで、タングステンを３００ｎｍの厚さに
堆積しトレンチ内にもタングステンを埋め込んだ後、公
知のエッチバックまたはＣＭＰ法により平端部のタング
ステンを除去し、トレンチ内にプレート電極２４を形成
する（図１７）。Next, after performing a predetermined cleaning, a capacitor insulating film 13 having a higher dielectric constant than a silicon oxide film such as a tantalum pentoxide (Ta 2 O 5 ) film is deposited. At this time, as a deposition method, a CVD method having good step coverage is preferable.
Further, as the material of the capacitor insulating film 13, a composite film of silicon nitride and a silicon oxide film or S
A high dielectric film such as an rTiO 3 film, a (Ba, Sr) TiO 3 film (BST film), or a known ferroelectric insulating film such as a PZT film can be used. Here, a polycrystalline silicon film is used for the storage electrode 12, but a high melting point metal film such as a tungsten or titanium nitride film may be used. Next, after tungsten is deposited to a thickness of 300 nm and the trench is filled with tungsten, the tungsten at the flat end is removed by a known etch-back or CMP method to form a plate electrode 24 in the trench (FIG. 17). .
【００２８】次いで、厚さ１００ｎｍ程度の金属膜２５
をスパッタ法で堆積し、ホトリソグラフィとドライエッ
チングによりプレート配線（例えば、図１４におけるＰ
Ｌ７）を形成する（図１８）。金属膜２５の材料にはチ
タンナイトライドを用いる。また、チタンナイトライド
のエッチングには例えばＢＣｌ3ガスを用い、下地のプ
レート電極のタングステンが露出しても殆どエッチング
されることはない様にする。本実施例によれば、図１４
に示すように分離されたプレート電極上にワード線と同
じピッチで微細なプレート配線を形成することができ
る。なお、チタンナイトライドのエッチングには過酸化
水素水によるウェットエッチングを用いることもでき
る。さらに、本実施例ではプレート電極１４にタングス
テンを、プレート配線ＰＬにはチタンナイトライドを用
いたが、プレート電極１４にチタンナイトライドを用
い、プレート配線ＰＬにタングステンを用いてもよい。
この場合、タングステンのエッチングにフッ素系のガス
を用いればタングステンのオーバーエッチングの際の下
地チタンナイトライドの削れを小さくすることができ
る。さらに、プレート配線ＰＬをエッチングする際に露
出する下地プレート電極の材料がエッチングされない条
件の下で、他の材料を組み合わせることもできる。ま
た、これらの配線材料は周辺回路の配線と兼用すること
もできる。Next, a metal film 25 having a thickness of about 100 nm is formed.
Is deposited by a sputtering method, and a plate wiring (for example, P in FIG. 14) is formed by photolithography and dry etching.
L7) is formed (FIG. 18). Titanium nitride is used as the material of the metal film 25. Further, for example, BCl 3 gas is used for the etching of titanium nitride so that even if tungsten of the underlying plate electrode is exposed, it is hardly etched. According to this embodiment, FIG.
As shown in (1), fine plate wiring can be formed on the separated plate electrodes at the same pitch as the word lines. It should be noted that wet etching with a hydrogen peroxide solution can be used for the etching of titanium nitride. Further, in this embodiment, tungsten is used for the plate electrode 14 and titanium nitride is used for the plate wiring PL. However, titanium nitride may be used for the plate electrode 14 and tungsten may be used for the plate wiring PL.
In this case, if a fluorine-based gas is used for the etching of tungsten, it is possible to reduce the shaving of the underlying titanium nitride during the over-etching of tungsten. Further, another material can be combined under the condition that the material of the base plate electrode exposed when etching the plate wiring PL is not etched. In addition, these wiring materials can also be used as wiring for peripheral circuits.
【００２９】本実施例によれば、金属膜２５とプレート
電極２４の間の層間絶縁膜が不要で、層間絶縁膜に開口
部を形成する必要がないために、製造工程数を低減する
ことができ、低価格なＤＲＡＭの提供が可能になる。ま
た、半導体基板面の垂直方向におけるプレート電極２４
の断面がＴ型となり、蓄積電極１２の最上部がプレート
電極２４の主面より下側に位置しているため金属膜２５
が蓄積電極にショートすることもない。According to this embodiment, an interlayer insulating film between the metal film 25 and the plate electrode 24 is unnecessary, and it is not necessary to form an opening in the interlayer insulating film, so that the number of manufacturing steps can be reduced. It is possible to provide a low-cost DRAM. Further, the plate electrode 24 in the direction perpendicular to the semiconductor substrate surface
Has a T-shaped cross section, and since the uppermost portion of the storage electrode 12 is located below the main surface of the plate electrode 24, the metal film 25
Does not short-circuit to the storage electrode.
【００３０】＜実施例３＞図１９は本発明によるＤＲＡ
Ｍ装置の更に他の実施例の複数のメモリセルを配置した
部分平面図である。本実施例は実施例１におけるＤＲＡ
Ｍ装置に関し、プレート配線の形成方法に関する。同図
において、プレート配線ＰＬ９、ＰＬ１０、ＰＬ１１、
ＰＬ１２は実施例２の図１４におけるプレート配線ＰＬ
５、ＰＬ６、ＰＬ７、ＰＬ８のパターンとプレート電極
２４のパターンの合成のパターンからなる。なお、上記
プレート配線を形成するときのホトリソグラフィにおい
て使用するマスクパターンは同図に示すようなマスクパ
ターン２７になっている。<Embodiment 3> FIG. 19 shows a DRA according to the present invention.
FIG. 18 is a partial plan view showing a further example of the M device in which a plurality of memory cells are arranged. In this embodiment, the DRA in the first embodiment is used.
More specifically, the present invention relates to a method for forming a plate wiring. In the figure, plate wirings PL9, PL10, PL11,
PL12 is the plate wiring PL in FIG.
5, PL6, PL7, PL8 and a pattern of the plate electrode 24. The mask pattern used in photolithography when forming the plate wiring is a mask pattern 27 as shown in FIG.
【００３１】図２０は図１９のプレート配線を形成した
後のＸ−Ｘ’部の断面図である。プレート配線はプレー
ト電極２６と同一の材料（タングステン）からなってい
る。上記プレート配線は実施例２の図１７に示したプレ
ート電極２４の製造方法におけるトレンチ内に埋め込ん
だタングステン２４をドライエッチングする際に形成す
る。即ち、実施例２ではタングステン２４の平坦部をエ
ッチバックまたはＣＭＰ法を用いて除去したが、本実施
例ではマスクパターン２７（図１９）を用いたホトリソ
グラフィによりプレート配線が残されるようにしてエッ
チングすることにより、トレンチ内に埋め込まれ、メモ
リセル毎に分離されたプレート電極２６とそれらを接続
するプレート配線ＰＬ９、ＰＬ１０、ＰＬ１１、ＰＬ１
２（図１９）を同時に形成することができる。本実施例
によれば、プレート配線、プレート電極を形成するため
のドライエッチング工程は１回でよいため、製造工程を
簡略化することができる。FIG. 20 is a sectional view taken along the line XX 'after the plate wiring of FIG. 19 is formed. The plate wiring is made of the same material (tungsten) as the plate electrode 26. The plate wiring is formed when the tungsten 24 embedded in the trench is dry-etched in the method of manufacturing the plate electrode 24 shown in FIG. That is, in the second embodiment, the flat portion of the tungsten 24 is removed by using the etch-back or the CMP method, but in the present embodiment, etching is performed by photolithography using the mask pattern 27 (FIG. 19) so that the plate wiring is left. By doing so, the plate electrodes 26 buried in the trenches and separated for each memory cell and the plate wirings PL9, PL10, PL11, PL1 connecting them are connected.
2 (FIG. 19) can be formed simultaneously. According to the present embodiment, the dry etching process for forming the plate wiring and the plate electrode may be performed only once, so that the manufacturing process can be simplified.
【００３２】以上、ここではＤＲＡＭを実施例に本発明
を説明したが、本発明は同一チップ内にメモリ回路、論
理回路等複数のＬＳＩが混在した所謂オンチップＬＳＩ
（ロジック搭載型メモリ）にも適用することができ、こ
れによってＬＳＩの低消費電力化、高機能化、高性能化
が図られる。Although the present invention has been described with reference to a DRAM as an embodiment, the present invention relates to a so-called on-chip LSI in which a plurality of LSIs such as a memory circuit and a logic circuit are mixed in the same chip.
(Memory with a built-in logic), whereby low power consumption, high functionality, and high performance of the LSI can be achieved.
【００３３】[0033]
【発明の効果】以上説明したように、本発明によれば高
さの高いトレンチキャパシタの上部が平坦化されるた
め、トレンチ型のキャパシタ上の平坦な領域にプレート
配線を形成することができ、これによりプレート配線を
分離して微細な配線状に形成することができるため、１
本のワード線で選択されるメモリセル毎にプレート電位
を独立して変化させることができ、ソフトエラー耐性が
高く、しかも低消費電力で動作安定性に優れた高信頼で
高集積なＤＲＡＭ装置を提供することができる。As described above, according to the present invention, since the upper portion of the high trench capacitor is flattened, plate wiring can be formed in a flat region on the trench type capacitor. As a result, the plate wiring can be separated and formed into a fine wiring shape.
A highly reliable and highly integrated DRAM device that can independently change the plate potential for each memory cell selected by one word line, has high soft error resistance, low power consumption and excellent operation stability Can be provided.
【図１】本発明によるＤＲＡＭ装置の第１の実施例の断
面図である。FIG. 1 is a sectional view of a first embodiment of a DRAM device according to the present invention.
【図２】本発明によるＤＲＡＭ装置の第１の実施例の平
面図である。FIG. 2 is a plan view of a first embodiment of the DRAM device according to the present invention.
【図３】本発明によるＤＲＡＭ装置の第１の実施例の平
面図である。FIG. 3 is a plan view of a first embodiment of the DRAM device according to the present invention.
【図４】本発明によるＤＲＡＭ装置の第１の実施例のブ
ロック図である。FIG. 4 is a block diagram of a first embodiment of a DRAM device according to the present invention.
【図５】本発明によるＤＲＡＭ装置の第１の実施例の製
造工程を説明するための断面図である。FIG. 5 is a cross-sectional view for explaining a manufacturing process of the first embodiment of the DRAM device according to the present invention.
【図６】本発明によるＤＲＡＭ装置の第１の実施例の製
造工程を説明するための断面図である。FIG. 6 is a cross-sectional view for describing a manufacturing process of the first embodiment of the DRAM device according to the present invention.
【図７】本発明によるＤＲＡＭ装置の第１の実施例の製
造工程を説明するための断面図である。FIG. 7 is a cross-sectional view for explaining a manufacturing process of the first embodiment of the DRAM device according to the present invention.
【図８】本発明によるＤＲＡＭ装置の第１の実施例の製
造工程を説明するための断面図である。FIG. 8 is a cross-sectional view for explaining a manufacturing process of the first embodiment of the DRAM device according to the present invention.
【図９】本発明によるＤＲＡＭ装置の第１の実施例の製
造工程を説明するための断面図である。FIG. 9 is a cross-sectional view for explaining a manufacturing process of the first embodiment of the DRAM device according to the present invention.
【図１０】本発明によるＤＲＡＭ装置の第１の実施例の
製造工程を説明するための断面図である。FIG. 10 is a cross-sectional view for describing a manufacturing process of the first embodiment of the DRAM device according to the present invention.
【図１１】本発明によるＤＲＡＭ装置の第１の実施例の
製造工程を説明するための断面図である。FIG. 11 is a cross-sectional view for describing a manufacturing process of the first embodiment of the DRAM device according to the present invention.
【図１２】本発明によるＤＲＡＭ装置の第１の実施例の
製造工程を説明するための断面図である。FIG. 12 is a cross-sectional view for describing a manufacturing process of the first embodiment of the DRAM device according to the present invention.
【図１３】本発明によるＤＲＡＭ装置の第１の実施例の
製造工程を説明するための断面図である。FIG. 13 is a cross-sectional view for explaining a manufacturing process of the first embodiment of the DRAM device according to the present invention.
【図１４】本発明によるＤＲＡＭ装置の第２の実施例の
平面図である。FIG. 14 is a plan view of a second embodiment of the DRAM device according to the present invention.
【図１５】本発明によるＤＲＡＭ装置の第２の実施例の
製造工程を説明するための断面図である。FIG. 15 is a cross-sectional view for explaining a manufacturing process of the second embodiment of the DRAM device according to the present invention.
【図１６】本発明によるＤＲＡＭ装置の第２の実施例の
製造工程を説明するための断面図である。FIG. 16 is a cross-sectional view for explaining a manufacturing process of the second embodiment of the DRAM device according to the present invention.
【図１７】本発明によるＤＲＡＭ装置の第２の実施例の
製造工程を説明するための断面図である。FIG. 17 is a cross-sectional view for explaining a manufacturing process of the second embodiment of the DRAM device according to the present invention.
【図１８】本発明によるＤＲＡＭ装置の第２の実施例の
製造工程を説明するための断面図である。FIG. 18 is a cross-sectional view for explaining a manufacturing process of the second embodiment of the DRAM device according to the present invention.
【図１９】本発明によるＤＲＡＭ装置の第３の実施例の
平面図である。FIG. 19 is a plan view of a third embodiment of the DRAM device according to the present invention.
【図２０】本発明によるＤＲＡＭ装置の第３の実施例の
断面図である。FIG. 20 is a sectional view of a third embodiment of the DRAM device according to the present invention.
【図２１】従来のＤＲＡＭ装置の断面図である。FIG. 21 is a sectional view of a conventional DRAM device.
１、１０１…ｐ型シリコン基板、２、１０２…フィール
ド酸化膜、３、１０３…ゲート絶縁膜、４、１０４…ゲ
ート電極、５、６、１０５、１０６…高濃度ｎ型不純物
領域、７、９、１１、１５、１０７、１０９、１１１…
シリコン酸化膜、８、１０８…配線電極、１０…シリコ
ンプラグ電極、１２、１１２…蓄積電極、１３、１１３
…キャパシタ絶縁膜、１４、２４、２６、１１４…プレ
ート電極、１６、２５…金属膜、１７…活性領域、１
８、１９、２０…開口部、２１…トレンチ、２２…多結
晶シリコン、２３…ホトレジスト、２７…マスクパター
ン。1, 101: p-type silicon substrate, 2, 102: field oxide film, 3, 103: gate insulating film, 4, 104: gate electrode, 5, 6, 105, 106: high-concentration n-type impurity region, 7, 9 , 11, 15, 107, 109, 111 ...
Silicon oxide film, 8, 108 wiring electrode, 10 silicon plug electrode, 12, 112 storage electrode, 13, 113
... capacitor insulating films, 14, 24, 26, 114 ... plate electrodes, 16, 25 ... metal films, 17 ... active regions, 1
8, 19, 20: opening, 21: trench, 22: polycrystalline silicon, 23: photoresist, 27: mask pattern.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松岡 秀行 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 関口 知紀 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Hideyuki Matsuoka 1-280 Higashi Koikekubo, Kokubunji-shi, Tokyo Inside the Central Research Laboratory of Hitachi, Ltd. Central Research Laboratory
Claims (14)
キャパシタをもつメモリセルが複数個形成され、当該キ
ャパシタの蓄積電極及びプレート電極はそれぞれスイッ
チ用トランジスタのソース（又はドレイン）及び電位を
制御する駆動回路に接続されたダイナミックＲＡＭ装置
において、上記キャパシタはスイッチ用トランジスタが
形成された基板主面より上部の第１の絶縁膜中に形成さ
れたトレンチ型のキャパシタであって、上記駆動回路か
らプレート電極へ給電するプレート配線が上記プレート
電極より上部の層に設けられ、かつ、複数個のメモリセ
ルが複数のグループから構成され、それぞれのグループ
毎に上記プレート配線によって上記駆動回路に接続され
たことを特徴とするダイナミックＲＡＭ装置。A drive circuit for controlling a source (or a drain) and a potential of a switching transistor, wherein a plurality of memory cells each having a switching transistor and a capacitor are formed on a semiconductor substrate. Wherein the capacitor is a trench-type capacitor formed in a first insulating film above the main surface of the substrate on which the switching transistor is formed, and is connected to the plate electrode by the drive circuit. A plate wiring for supplying power is provided in a layer above the plate electrode, and a plurality of memory cells are composed of a plurality of groups, and each group is connected to the driving circuit by the plate wiring for each group. Dynamic RAM device.
が延在する方向と同方向に形成されていることを特徴と
する請求項１記載のダイナミックＲＡＭ装置。2. The dynamic RAM device according to claim 1, wherein said plate wiring is formed in the same direction as a direction in which a word line of a memory cell extends.
成された領域の両側に配された第１及び第２の駆動回路
をもち、上記プレート配線が第１の駆動回路接続される
第１の配線と、上記第１の配線に隣接し第２の駆動回路
に接続される第２の配線とが交互に配置されていること
を特徴とする請求項１記載のダイナミックＲＡＭ装置。3. The first driving circuit, wherein the driving circuit has first and second driving circuits arranged on both sides of a region where the plurality of memory cells are formed, and wherein the plate wiring is connected to the first driving circuit. 2. The dynamic RAM device according to claim 1, wherein said wirings and second wirings adjacent to said first wiring and connected to a second drive circuit are alternately arranged.
トレンチ内に埋め込まれ、各メモリセル毎に分離されて
いることを特徴とする請求項１記載のダイナミックＲＡ
Ｍ装置。4. The dynamic RA according to claim 1, wherein said plate electrode is buried in a trench formed by a storage electrode and is separated for each memory cell.
M device.
部に形成された第２の絶縁膜に設けられた開口部を介し
て上記プレート電極に接続されたことを特徴とする請求
項１記載のダイナミックＲＡＭ装置。5. The dynamic according to claim 1, wherein said plate wiring is connected to said plate electrode via an opening provided in a second insulating film formed above said plate electrode. RAM device.
て共通に選択されるメモリセルに接続された複数のキャ
パシタのそれぞれのプレート電極に共通に接続されたこ
とを特徴とする請求項１記載のダイナミックＲＡＭ装
置。6. The apparatus according to claim 1, wherein said plate wiring is connected in common to respective plate electrodes of a plurality of capacitors connected to a memory cell commonly selected by one word line. Dynamic RAM device.
の最上部より下側に位置しており、プレート電極の断面
形状がＴ字形であることを特徴とする請求項４記載のダ
イナミックＲＡＭ装置。7. The dynamic RAM according to claim 4, wherein an uppermost portion of said first electrode is located below an uppermost portion of said plate electrode, and a cross-sectional shape of said plate electrode is T-shaped. apparatus.
ことなく上記プレート配線を設けたことを特徴とする請
求項１記載のダイナミックＲＡＭ装置。8. The dynamic RAM device according to claim 1, wherein said plate wiring is provided above said plate electrode without interposing an insulating film.
り、上記プレート配線はチタンナイトライド膜からなる
ことを特徴とする請求項６記載のダイナミックＲＡＭ装
置。9. The dynamic RAM device according to claim 6, wherein said plate electrode is made of tungsten, and said plate wiring is made of a titanium nitride film.
からなり、上記プレート配線はタングステン膜からなる
ことを特徴とする請求項６記載のダイナミックＲＡＭ装
置。10. The dynamic RAM device according to claim 6, wherein said plate electrode is made of titanium nitride, and said plate wiring is made of a tungsten film.
とキャパシタをもつメモリセルが複数個形成され、当該
キャパシタの蓄積電極及びプレート電極はそれぞれスイ
ッチ用トランジスタのソース（又はドレイン）及び電位
を制御する駆動回路に接続されるダイナミックＲＡＭ装
置の製造方法であって、 半導体基板上にスイッチ用トランジスタを形成後、スイ
ッチ用トランジスタの上部に第１の絶縁層を介してトレ
ンチ型の蓄積電極、キャパシタ絶縁膜及び上記トレンチ
型の蓄積電極の内側に上記キャパシタ絶縁膜を介して埋
め込まれたプレート電極からなる上記キャパシタを形成
する第１工程と、上記プレート電極に上記駆動回路に接
続するプレート配線を形成する第２工程を有し、第２工
程がプレート電極の上面に上記プレート配線の形成を行
うことを特徴とするダイナミックＲＡＭ装置の製造方
法。11. A drive circuit for controlling a source (or a drain) and a potential of a switching transistor, wherein a plurality of memory cells each having a switching transistor and a capacitor are formed on a semiconductor substrate. A method for manufacturing a dynamic RAM device, comprising: forming a switching transistor on a semiconductor substrate; and forming a trench-type storage electrode, a capacitor insulating film, and a capacitor insulating film above the switching transistor via a first insulating layer. A first step of forming the capacitor including a plate electrode embedded inside the trench-type storage electrode via the capacitor insulating film, and a second step of forming a plate wiring connected to the drive circuit on the plate electrode Wherein the second step comprises forming the plate wiring on the upper surface of the plate electrode. A dynamic RAM device manufacturing method.
レート配線の形成を行う工程が上記プレート電極の上面
に第２の絶縁層を形成し、第２の絶縁層に開口を形成
し、上記開口を介して上記プレート電極と上記プレート
配線が接続するように上記プレート配線を第２の絶縁層
上に形成することを特徴とする請求項１１記載のダイナ
ミックＲＡＭ装置の製造方法。12. The step of forming the plate wiring on the upper surface of the plate electrode in the second step includes forming a second insulating layer on the upper surface of the plate electrode, forming an opening in the second insulating layer, The method according to claim 11, wherein the plate wiring is formed on the second insulating layer so that the plate electrode and the plate wiring are connected through an opening.
レート配線の形成を行う工程が上記プレート電極の上面
及び上記キャパシタ囲み分離する絶縁層上面にプレート
配線を直接形成することを特徴とする請求項１１記載の
ダイナミックＲＡＭ装置の製造方法。13. The step of forming the plate wiring on the upper surface of the plate electrode in the second step, wherein the plate wiring is directly formed on the upper surface of the plate electrode and the upper surface of the insulating layer surrounding and separating the capacitor. Item 12. The method for manufacturing a dynamic RAM device according to item 11.
レート配線の形成を行う工程が上記プレート電極形成す
る工程でできた導電層の上部をプレート配線の形状にエ
ッチングしてプレート配線を形成することを特徴とする
請求項１１記載のダイナミックＲＡＭ装置の製造方法。14. A plate wiring is formed by etching the upper part of the conductive layer formed in the step of forming the plate wiring on the upper surface of the plate electrode in the second step into the shape of the plate wiring. The method of manufacturing a dynamic RAM device according to claim 11, wherein:
Priority Applications (1)
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| JP8234272A JPH1079478A (en) | 1996-09-04 | 1996-09-04 | Dynamic ram device and its manufacture |
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|---|---|
| JP (1) | JPH1079478A (en) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990072456A (en) * | 1998-02-06 | 1999-09-27 | 이데이 노부유끼 | Dielectric capacitor and method of manufacturing same, and dielectric memory using same |
| FR2800199A1 (en) * | 1999-10-21 | 2001-04-27 | St Microelectronics Sa | Preparation of a dynamic random access memory device comprising cells each comprising a MOS command transistor and a condenser |
| US6369446B1 (en) | 1999-05-31 | 2002-04-09 | Mitsubishi Denki Kabushiki Kaisha | Multilayered semiconductor device |
| FR2824423A1 (en) * | 2001-05-02 | 2002-11-08 | St Microelectronics Sa | METHOD FOR MANUFACTURING A COMPONENT SUCH AS A CAPACITY IN AN INTEGRATED CIRCUIT AND INTEGRATED CIRCUIT COMPONENT |
| US6597033B1 (en) | 1999-04-20 | 2003-07-22 | Nec Corporation | Semiconductor memory device and manufacturing method thereof |
| US6627939B2 (en) | 1999-12-09 | 2003-09-30 | Nec Corporation | Semiconductor device provided with a capacitor having a high-permittivity insulator film |
| US6710389B2 (en) | 2001-02-09 | 2004-03-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same |
| US7022580B2 (en) | 1999-06-30 | 2006-04-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| JP2006128320A (en) * | 2004-10-27 | 2006-05-18 | Matsushita Electric Ind Co Ltd | Semiconductor memory and its manufacturing method |
| KR100702112B1 (en) * | 2000-08-28 | 2007-03-30 | 주식회사 하이닉스반도체 | Method of forming storage node electrode of semiconductor memory device |
| US7224014B2 (en) | 2003-12-05 | 2007-05-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2008053300A (en) * | 2006-08-22 | 2008-03-06 | Matsushita Electric Ind Co Ltd | Semiconductor memory and its manufacturing method |
| JP2011501881A (en) * | 2007-10-22 | 2011-01-13 | コミサリア ア レネルジィ アトミーク エ オ エネルジィ アルタナティブ | Nanowire-based optoelectronic device and corresponding process |
-
1996
- 1996-09-04 JP JP8234272A patent/JPH1079478A/en active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990072456A (en) * | 1998-02-06 | 1999-09-27 | 이데이 노부유끼 | Dielectric capacitor and method of manufacturing same, and dielectric memory using same |
| US6597033B1 (en) | 1999-04-20 | 2003-07-22 | Nec Corporation | Semiconductor memory device and manufacturing method thereof |
| US6369446B1 (en) | 1999-05-31 | 2002-04-09 | Mitsubishi Denki Kabushiki Kaisha | Multilayered semiconductor device |
| US6713872B2 (en) | 1999-05-31 | 2004-03-30 | Renesas Technology Corp. | Multilayered semiconductor device |
| US7022580B2 (en) | 1999-06-30 | 2006-04-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US7405133B2 (en) | 1999-06-30 | 2008-07-29 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| FR2800199A1 (en) * | 1999-10-21 | 2001-04-27 | St Microelectronics Sa | Preparation of a dynamic random access memory device comprising cells each comprising a MOS command transistor and a condenser |
| US6627939B2 (en) | 1999-12-09 | 2003-09-30 | Nec Corporation | Semiconductor device provided with a capacitor having a high-permittivity insulator film |
| KR100702112B1 (en) * | 2000-08-28 | 2007-03-30 | 주식회사 하이닉스반도체 | Method of forming storage node electrode of semiconductor memory device |
| US6710389B2 (en) | 2001-02-09 | 2004-03-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same |
| US7189616B2 (en) | 2001-02-09 | 2007-03-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same |
| US7285462B2 (en) | 2001-02-09 | 2007-10-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same |
| US7008842B2 (en) | 2001-05-02 | 2006-03-07 | Stmicroelectronics, S.A. | Process for fabricating a component, such as a capacitor in an integrated circuit, and integrated-circuit component |
| FR2824423A1 (en) * | 2001-05-02 | 2002-11-08 | St Microelectronics Sa | METHOD FOR MANUFACTURING A COMPONENT SUCH AS A CAPACITY IN AN INTEGRATED CIRCUIT AND INTEGRATED CIRCUIT COMPONENT |
| US7224014B2 (en) | 2003-12-05 | 2007-05-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2006128320A (en) * | 2004-10-27 | 2006-05-18 | Matsushita Electric Ind Co Ltd | Semiconductor memory and its manufacturing method |
| US7763922B2 (en) | 2004-10-27 | 2010-07-27 | Panasonic Corporation | Semiconductor memory and method for manufacturing the same |
| JP4646595B2 (en) * | 2004-10-27 | 2011-03-09 | パナソニック株式会社 | Semiconductor memory device |
| JP2008053300A (en) * | 2006-08-22 | 2008-03-06 | Matsushita Electric Ind Co Ltd | Semiconductor memory and its manufacturing method |
| JP2011501881A (en) * | 2007-10-22 | 2011-01-13 | コミサリア ア レネルジィ アトミーク エ オ エネルジィ アルタナティブ | Nanowire-based optoelectronic device and corresponding process |
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