JP3428124B2 - Mis-type transistor and a method of manufacturing the same - Google Patents

Mis-type transistor and a method of manufacturing the same

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Description

【発明の詳細な説明】 【0001】 【産業上の利用分野】この発明は、MIS(Metal Insu BACKGROUND OF THE DETAILED DESCRIPTION OF THE INVENTION [0001] The present invention, MIS (Metal Insu
lator Semiconductor )型トランジスタおよびその製造方法に関し、特に、高集積化および高性能化が可能となるMIS型トランジスタおよびその製造方法に関するものである。 It relates lator Semiconductor) transistor and a manufacturing method thereof, particularly to a MIS-type transistor and a manufacturing method thereof high integration and high performance can be achieved. 【0002】 【従来の技術】近年、VLSIは様々な電子機器に用いられるようになってきている。 [0002] In recent years, VLSI has come to be used in a variety of electronic devices. そして、この電子機器に対して高性能化,小型化が要求されている。 Then, high performance, downsizing has been required for the electronic apparatus. それに伴い、VLSIにも高性能化と高集積化とが要求されてきている。 Along with this, higher performance in VLSI and high integration and has been required. このような要求を満すため、従来から種々のトランジスタの構造が考案されてきている。 For to fill this requirement, the structure of the various transistors have heretofore been devised. 【0003】以下、上記の高性能化あるいは高集積化の要求を満たすべく考案された従来の手法について、DR [0003] Hereinafter, a conventional technique devised to satisfy the requirements of high performance or high integration of the, DR
AMに組込まれたトランジスタを一例として挙げ、図 One example of transistors incorporated in AM, 4
および図44を用いて説明する。 It will be described with reference to 3 and 44. 43は、トランジスタの高性能化を実現すべく考案されたSOI(Semico Figure 43 is devised SOI (Semico to realize the performance of the transistor
nductor On Insulator)構造を有するトランジスタが組込まれたDRAM(Dynamic Random Access Memory)を示す部分断面図である。 nductor On Insulator) DRAM transistor is integrated with a structure (Dynamic Random Access Memory) is a partial sectional view showing a. 44は、高集積化を実現すべく縦方向に立体的に形成されたトランジスタを有するD Figure 44, D having a transistor which is three-dimensionally formed in the longitudinal direction in order to realize high integration
RAMを示す部分断面図である。 It is a partial sectional view showing a RAM. なお、図43および図 Note that FIG. 43 and FIG.
44に示されるDRAMは、Proc. DRAM shown in 44, Proc. IEEE IE IEEE IE
DM(1985)P. DM (1985) P. 694〜P. 694~P. 697に開示されている。 It is disclosed in the 697. 【0004】まず、上記の図43を用いて、高性能化を実現し得る従来の手法について説明する。 [0004] First, with reference to FIG. 43 described above, will be explained a conventional method capable of realizing high performance. 43を参照して、p型半導体基板101の主表面には、p型半導体層102と、n型半導体層103とがそれぞれ形成されている。 Referring to FIG. 43, the main surface of the p-type semiconductor substrate 101, a p-type semiconductor layer 102, and an n-type semiconductor layer 103 are formed. また、p型半導体基板101の主表面には、p Further, the main surface of the p-type semiconductor substrate 101, p
型半導体層102にまで達するトレンチ105が所定位置に形成されている。 Trenches 105 reaching the type semiconductor layer 102 is formed at a predetermined position. このトレンチ105の内表面には絶縁層104が形成されている。 It is formed insulating layer 104 on the inner surface of the trench 105. この絶縁層104表面上にはセルプレート電極106が形成されている。 The cell plate electrode 106 is formed on the insulating layer 104 on the surface. セルプレート電極106表面を覆うように絶縁層107が形成されている。 Insulating layer 107 is formed to cover the cell plate electrode 106 surface. 【0005】この絶縁層107上には、n型半導体層1 [0005] On the insulating layer 107, n-type semiconductor layer 1
08,110と、p型半導体層109とが形成されている。 And 08,110, and p-type semiconductor layer 109 is formed. このp型半導体層109上には、絶縁層114を介在してゲート電極(ワード線)111が形成されている。 On this p-type semiconductor layer 109, the gate electrode (word line) 111 interposed an insulating layer 114 is formed. このゲート電極111と、n型半導体層108,1 This gate electrode 111, n-type semiconductor layer 108,
10と、p型半導体層109とで上記のSOI構造のトランジスタが構成されることになる。 10, so that the transistor of the SOI structure with a p-type semiconductor layer 109 is configured. 【0006】上記のSOI構造のトランジスタに関しては、古くから研究が行なわれており、ラッチアップ防止,サブスレッショルド特性の向上などといった高性能化が可能となることは周知の事実とされている。 With regard transistor of the SOI structure has been studied for a long time, preventing latch-up, the high performance, such as improvement of subthreshold characteristic is made possible is the well-known fact. 【0007】なお、ゲート電極111を覆うように層間絶縁層112が形成され、この層間絶縁層112には所定位置にコンタクトホール115が設けられる。 [0007] The interlayer insulating layer 112 is formed to cover the gate electrode 111, the contact hole 115 is provided at a predetermined position in the interlayer insulating layer 112. このコンタクトホール115内および層間絶縁層112上にはビット線113が形成されることになる。 In the contact holes 115 and so that the bit line 113 is formed on the interlayer insulating layer 112. 【0008】次に、上記の高集積化を実現する従来の手法について、図44を用いて説明する。 [0008] Next, the conventional method of realizing the above-mentioned high integration, is described with reference to FIG. 44. 44を参照して、この図に示されるDRAMにおいては、n型半導体層108,110と、p型半導体層109とが縦方向に積層されている。 Referring to FIG. 44, in the DRAM shown in this figure, the n-type semiconductor layers 108 and 110 are stacked on the p-type semiconductor layer 109 Togatate direction. そして、p型半導体層111の側面と対向する位置にゲート電極111が設けられている。 The gate electrode 111 is provided at a position facing the side surface of the p-type semiconductor layer 111. それ以外の構造に関しては図43に示されるDRAMと同様である。 It is similar to the DRAM shown in FIG. 43 with respect to the other structure. このような構造を有することによって、トランジスタを縦方向に立体的に形成することが可能となる。 By having such a structure, it is possible to three-dimensionally formed a transistor in the vertical direction. そのため、図43に示される場合のように、横方向にトランジスタを形成する場合に比べて、半導体基板1 Therefore, as in the case shown in FIG. 43, as compared to the transverse direction in the case of forming a transistor, the semiconductor substrate 1
01の主表面におけるトランジスタの占有面積を減少させることが可能となる。 It is possible to reduce the area occupied by the transistors in the main surface 01. それにより、デバイスの高集積化を実現することが可能となる。 Thereby, it becomes possible to realize a high integration of the device. 【0009】 【発明が解決しようとする課題】しかしながら、上記の従来例には、次に説明するような問題点があった。 [0009] SUMMARY OF THE INVENTION However, the conventional example above, there problems described next. その問題点について、再び図43および図44を用いて説明する。 For its problems, it will be described again with reference to FIGS. 43 and 44. まず図43を参照して、従来のSOI構造のトランジスタにおいては、n型半導体層108,110と、 Referring first to FIG. 43, in the transistor of the conventional SOI structure, an n-type semiconductor layers 108 and 110,
p型半導体層109とが横方向に隣接するように設けられている。 And a p-type semiconductor layer 109 is provided so as to be laterally adjacent. 【0010】一方、このSOI構造のトランジスタにおいても、所望のトランジスタ特性を得るためには、n型半導体層108の平面幅W1,チャネル領域となるp型半導体層109の平面幅W2,n型半導体層110の平面幅W3として所定の大きさが必要となる。 On the other hand, in the transistor of the SOI structure, in order to obtain the desired transistor characteristics are flat width W1 of the n-type semiconductor layer 108, the planar width W2 of the p-type semiconductor layer 109 serving as a channel region, n-type semiconductor predetermined magnitude is required as a planar width W3 of the layer 110. 具体的には、平面幅W1,W3は、約1μm程度は必要である。 Specifically, planar width W1, W3 is about 1μm is required.
また、平面幅W2は、0.5μm程度必要となる。 The planar width W2 is required about 0.5 [mu] m. それにより、上記の従来のSOI構造のトランジスタは、少なくとも2.5μm程度の平面幅W4を必要とすることとなる。 Thereby, the transistor of the conventional SOI structure described above, and thus require a flat width W4 of about at least 2.5 [mu] m. したがって、性能を劣化させることなくトランジスタの平面幅をさらに縮小すること、すなわち高集積化が困難となるといった問題点が生じる。 Therefore, to further reduce the plane width of the transistor without degrading the performance, i.e. high integration is a problem that it is difficult to occur. 【0011】次に、図44を用いて、従来の手法によって高集積化されたトランジスタの問題点について説明する。 [0011] Next, with reference to FIG. 44, described problems of the highly integrated transistors by conventional techniques. 44に示されるように、n型半導体層108,1 As shown in FIG. 44, n-type semiconductor layer 108,
10と、p型半導体層109とを縦方向に積層することによって、図43に示される場合よりもトランジスタを高集積化することが可能となる。 10, by stacking the p-type semiconductor layer 109 in the vertical direction, it is possible to highly integrated transistors than the case shown in FIG. 43. より具体的には、n型半導体層108,110と、p型半導体層109の平面幅W6を、約1μm程度以下にすることが可能となる。 More specifically, the n-type semiconductor layers 108 and 110, the flat width W6 of the p-type semiconductor layer 109, it is possible to below about 1 [mu] m.
したがって、ゲート電極111の平面幅を考慮したとしても、図43に示される場合よりもトランジスタを高集積化することが可能となる。 Therefore, even when considering the plane width of the gate electrode 111, it is possible to highly integrated transistors than the case shown in FIG. 43. 【0012】しかし、n型半導体層108,110と、 [0012] However, the n-type semiconductor layers 108 and 110,
p型半導体層109とを上記のような平面幅W6を有するように形成することによって、次のような問題点が生じる。 A p-type semiconductor layer 109 by forming so as to have a flat width W6 as described above, the following problems arise. すなわち、図44に示される縦型のトランジスタにおいては、図43に示されるSOI構造のトランジスタの場合に比べて、p型半導体層109においてゲート電極111に電圧を印加した場合に、ゲート電極111 That is, in the vertical transistor shown in FIG. 44, as compared with the case of the transistor of the SOI structure shown in FIG. 43, when a voltage is applied to the gate electrode 111 in the p-type semiconductor layer 109, gate electrode 111
近傍に形成される反転層と残りのp型半導体層109との間に接合が形成される。 Junction is formed between the inversion layer and the rest of the p-type semiconductor layer 109 formed in the vicinity. この接合部に容量が発生する。 Capacitance is generated in the joint portion. それにより、サブスレッショルド特性などのトランジスタの特性が劣化するといった問題が生じることとなる。 Thereby, characteristics of the transistor, such as sub-threshold characteristic is that problem that deteriorates. 【0013】これは、p型半導体層109が上記のような平面幅W6を有することに起因して生じる問題点であるが、現状の技術ではビット線113とn型半導体層1 [0013] This, p-type while the semiconductor layer 109 is a problem caused by the fact that with a flat width W6 as described above, in the state of the art bit line 113 and the n-type semiconductor layer 1
10とを電気的に接続するためのコンタクトホール11 A contact hole 11 for electrically connecting the 10
5の開口幅W5は0.5μm以下とすることは困難であるため必然的にn型半導体層108,110とp型半導体層111との平面幅W6は上記のように1μm程度は必要となる。 Flat width W6 opening width W5 is inevitably n-type semiconductor layers 108 and 110 and the p-type semiconductor layer 111 because it is difficult to 0.5μm below 5 about 1μm as described above is required . そのため、必然的に、上記のようなトランジスタの特性の劣化といった問題が生じることとなる。 Therefore, inevitably, so that a problem such as deterioration of the characteristics of the transistor as described above occur. 【0014】以上説明したように、従来の手法においては、高性能化を追求した場合には高集積化が困難となり、高集積化を追求した場合には高性能化が困難となっていた。 [0014] As described above, in the conventional method, it becomes difficult is highly integrated in the case where the pursuit of high performance, in the case where the pursuit of high integration has been a difficult performance. つまり、従来の手法においては、高集積化と高性能化との2つの要求を同時に満足させることは困難であるといった問題点があった。 That is, in the conventional method, had a problem that it is difficult to simultaneously satisfy the two requirements of high integration and high performance. 【0015】この発明は、上記のような課題を解決するためになされたものである。 [0015] The present invention was made in order to solve the aforementioned problems. この発明の目的は、高集積化と高性能化との2つの要求を同時に満足させることが可能となるMIS型トランジスタおよびその製造方法を提供することにある。 The object of the invention is to provide a highly integrated and MIS-type transistor and its manufacturing method makes it possible to simultaneously satisfy two requirements of the high performance. 【0016】 【0017】 【課題を解決するための手段】この発明に基づくMIS [0016] [0017] [Means for Solving the Problems] MIS based on this invention
型トランジスタは、主表面を有する第1導電型の半導体基板と、第2導電型の不純物拡散層と、第1の絶縁層と、第2導電型の第1半導体層と、第1導電型の第2半導体層と、第2導電型の第3半導体層と、第2の絶縁層と、ゲート電極と、導電層とを備える。 Type transistor includes a first conductivity type semiconductor substrate having a main surface, a second conductivity type impurity diffusion layer, a first insulating layer, a first semiconductor layer of a second conductivity type, the first conductivity type comprising a second semiconductor layer, a third semiconductor layer of the second conductivity type, a second insulating layer, a gate electrode, and a conductive layer. 第2導電型の不純物拡散層は半導体基板の主表面に形成される。 Impurity diffusion layers of a second conductivity type formed on the main surface of the semiconductor substrate. 第1の絶縁層は半導体基板の主表面上に形成され不純物拡散層の一部表面にまで達する開口を有する。 The first insulating layer has an opening that reaches the portion of the surface of the impurity diffusion layer formed on the main surface of the semiconductor substrate. 第1半導体層は不純物拡散層の一部表面上に形成される。 The first semiconductor layer is formed on part of the surface of the impurity diffusion layer. 第2半導体層は第1半導体層上面上に形成される。 The second semiconductor layer is formed on the first semiconductor layer on the top surface. 第3半導体層は第2半導体層上面上に形成される。 The third semiconductor layer is formed on the second semiconductor layer top surface. 第2半導体層内部には開口の深さ方向に第2半導体層を貫通する孔が設けられる。 Inside the second semiconductor layer hole penetrating the second semiconductor layer is provided in the depth direction of the opening. この孔内に第2の絶縁層は埋込まれる。 The second insulating layer in the hole is embedded. ゲート電極は、第2半導体層側面と対向する位置に第3の絶縁層を介在して形成される。 The gate electrode is formed by interposing a third insulation layer at a position facing the second semiconductor layer side. 導電層は第3半導体層に接続される。 The conductive layer is connected to the third semiconductor layer. 記孔は、第3半導体層をも開口の深さ方向に貫通 Above Kiana is penetrating in the depth direction of the opening also a third semiconductor layer
し、第3半導体層の上面と一部側面とは、第2の絶縁層 And, an upper surface and a part side surface of the third semiconductor layer, a second insulating layer
上面から突出し、導電層は、第3の半導体層の上面と一 Protrude from the top surface, the conductive layer, the upper surface of the third semiconductor layer one
部側面とを覆うように形成される It is formed so as to cover the parts side. 【0018】この発明に基づくMIS型トランジスタの製造方法によれば、一つの局面では、まず第1導電型の半導体基板の主表面の所定領域に第2導電型の不純物拡散層を形成する。 According to the manufacturing method of the MIS type transistor according to the present invention, in one aspect, first to form an impurity diffusion layer of the second conductivity type in a predetermined region of the first conductivity type semiconductor substrate main surface. この不純物拡散層表面上に、第1の絶縁層,所定形状にパターニングされた第1の導電層および第2の絶縁層を順次形成する。 This impurity diffusion layer on the surface, the first insulating layer, sequentially forming a first conductive layer and the second insulating layer patterned into a predetermined shape. 第1の絶縁層,第1の導電層および第2の絶縁層を部分的に貫通し不純物拡散層の一部表面を露出させる第1の開口部を形成する。 A first insulating layer, forming a first opening exposing a portion of the surface of the impurity diffusion layer of the first conductive layer and the second insulating layer partially through. この第1の開口部内に露出する第1の導電層の表面上に第3の絶縁層を構成する。 A third insulating layer constituting the first conductive layer on the surface exposed to the first opening portion. 露出した不純物拡散層の一部表面上に、第2導電型の第1半導体層,第1導電型の第2 On a portion of the surface of the exposed impurity diffusion layer, a first semiconductor layer of a second conductivity type, the first conductivity type 2
半導体層および第2導電型の第3半導体層を順次形成する。 They are sequentially formed semiconductor layer and the third semiconductor layer of the second conductivity type. このとき、第3半導体層は、その上面が第2の絶縁層の上面よりも低くなるように形成される。 At this time, the third semiconductor layer, the upper surface is formed to be lower than the upper surface of the second insulating layer. 第3半導体層上に位置する第1の開口部の側壁に第1のサイドウォール絶縁層を形成する。 On the sidewall of the first opening located on the third semiconductor layer to form a first sidewall insulating layer. この第1のサイドウォール絶縁層をマスクとして用いて第2および第3の半導体層を部分的に貫通する第2の開口部を形成する。 The second and third semiconductor layer by using the first sidewall insulating layer as a mask to form a second opening partially through. この第2の開口部内を充填しかつ第2の絶縁層を覆うように第4の絶縁層を形成する。 The second opening portion forming a fourth insulating layer to cover the filled and second insulating layers. 第4の絶縁層および第1のサイドウォール絶縁層の厚みを減じることによって、第3半導体層の上面を露出させかつ第2の開口部内に第4の絶縁層を残余させる。 By reducing the thickness of the fourth insulating layer and the first sidewall insulating layer to the remainder of the fourth insulating layer on the third to expose the upper surface of the semiconductor layer and the second opening. 第3の半導体層上面上に第2の導電層を形成する。 A third semiconductor layer on the upper surface forming a second conductive layer. 【0019】この発明に基づくMIS型トランジスタの製造方法によれば、他の局面では、まず第1導電型の半導体基板の主表面上に所定形状にパターニングされた第1の絶縁層を形成する。 According to the manufacturing method of the MIS type transistor according to the present invention, in another aspect, forming the first first insulating layer patterned in a predetermined shape on a main surface of a first conductivity type semiconductor substrate. この第1の絶縁層をマスクとして用いて半導体基板の主表面に異方性エッチング処理を施すことによって、第1の溝部を形成する。 By performing anisotropic etching on the main surface of the semiconductor substrate by using the first insulating layer as a mask to form the first groove. この第1の溝部の側壁に第1のサイドウォール絶縁層を形成する。 This first side wall of the groove forming the first sidewall insulating layer.
第1の絶縁層および第1のサイドウォール絶縁層をマスクとして用いて、第1の溝部底面に異方性エッチング処理を施すことによって、第1の溝部と連なる第2の溝部を形成する。 Using the first insulating layer and the first side wall insulating layer as a mask, by performing anisotropic etching in the first groove bottom, forming a second groove portion continuous with the first groove. 第1の絶縁層および第1のサイドウォール絶縁層をマスクとして用いて第2の溝部表面に第2導電型の不純物を導入することによって、第1の不純物拡散層を形成する。 By introducing a second conductivity type impurity into the second groove surface with a first insulating layer and the first side wall insulating layer as a mask to form a first impurity diffusion layer. 第2の溝部および第1のサイドウォール絶縁層を覆うように第2の絶縁層を形成し、この第2の絶縁層をエッチバックすることによって第2の溝部内に第2の絶縁層を残余させるとともに第1のサイドウォール絶縁層をも同時に除去する。 A second insulating layer formed to cover the second groove portion and the first side wall insulating layer, the remainder of the second insulating layer this second insulating layer within the second groove by etching back also removed simultaneously first sidewall insulating layer causes a. 第2の絶縁層を覆い第1 The cover the second insulating layer 1
の絶縁層上面を露出させる第4の絶縁層を形成する。 Forming a fourth insulating layer to expose the insulation layer top surface. 第1の絶縁層を除去することによって、半導体基板の主表面を選択的に露出させる第3の溝部を形成する。 By removing the first insulating layer, forming a third groove for selectively exposing the main surface of the semiconductor substrate. 露出した半導体基板の主表面に第2導電型の不純物を導入することによって第2の不純物拡散層を形成する。 By introducing a second conductivity type impurity into the main surface of the exposed semiconductor substrate to form second impurity diffusion layer. 第3の溝部側壁に第2のサイドウォール絶縁層を形成し、この第2のサイドウォール絶縁層および第4の絶縁層をマスクとして用いて半導体基板の主表面をエッチングすることによって第1の不純物拡散層に達する第4の溝部を形成する。 Third the second sidewall insulating layer is formed in the groove side wall, the first impurity by etching the main surface of the semiconductor substrate by using the second sidewall insulating layer and the fourth insulating layer as a mask forming a fourth groove that reaches the diffusion layer. 第4の溝部内を充填しかつ第2のサイドウォール絶縁層を覆うように第5の絶縁層を形成する。 As filling the fourth groove portion and covering the second side wall insulating layer forming a fifth insulating layer. 第5の絶縁層および第2のサイドウォール絶縁層の厚みを減じることによって、第3半導体層上面を露出させかつ第4の溝部内に第5の絶縁層を残余させる。 By reducing the thickness of the fifth insulating layer and the second side wall insulating layer, thereby remaining the fifth insulating layer on the third semiconductor layer top surface to expose the and fourth groove portion. 第3の半導体層上面上に第2の導電層を形成する。 A third semiconductor layer on the upper surface forming a second conductive layer. 【0020】この発明に基づくMIS型トランジスタの製造方法によれば、さらに他の局面では、まず第1導電型の半導体基板の主表面の所定領域に第2導電型の不純物拡散層を形成する。 According to the manufacturing method of the MIS type transistor according to the present invention, in yet another aspect, first to form an impurity diffusion layer of the second conductivity type in a predetermined region of the first conductivity type semiconductor substrate main surface. この不純物拡散層表面上に第1の絶縁層,所定形状にパターニングされた第1の導電層および第2の絶縁層を順次形成する。 The impurity diffusion layer and the first insulating layer on the surface, sequentially forming a first conductive layer and the second insulating layer patterned into a predetermined shape. 第1の絶縁層,第1 The first insulating layer, the first
の導電層および第2の絶縁層を部分的に貫通し不純物拡散層の一部表面を露出させる第1の開口部を形成する。 Through the conductive layer and the second insulating layer partially forming a first opening exposing a portion of the surface of the impurity diffusion layer.
この第1の開口部の側壁表面上に第3と第4の絶縁層を順次形成する。 The third and fourth insulating layer are sequentially formed on the first on the side wall surface of the opening. この第3と第4の絶縁層によって取囲まれた第1の開口部内に第5の絶縁層を埋込む。 Embedding the fifth insulating layer on the third and first opening portion surrounded by the fourth insulating layer. 第4の絶縁層を除去することによって不純物拡散層の一部表面を露出させる。 Exposing a portion of the surface of the impurity diffusion layer by removing the fourth insulating layer. 露出した不純物拡散層の一部表面上に、第2導電型の第1半導体層,第1導電型の第2半導体層および第2の導電型の第3半導体層を順次形成する。 On part of the surface of the exposed impurity diffusion layer, a first semiconductor layer of a second conductivity type, sequentially forming a third semiconductor layer of the second semiconductor layer and the second conductivity type of the first conductivity type. 第3 Third
半導体層上面上に第2の導電層を形成する。 Forming a second conductive layer on the semiconductor layer on the top surface. また、この In addition, this
発明に基づくMIS型トランジスタの製造方法は、さら Method for producing a MIS type transistor according to the invention is further
に他の局面では、次の各工程を備える。 To In another aspect, it comprises the following steps. 第1導電型の半 A first conductivity type semi
導体基板の主表面の所定領域に第2導電型の不純物拡散 Impurity diffusion of the second conductivity type in a predetermined region of the main surface of the conductor substrate
層を形成する。 To form a layer. 不純物拡散層表面上に金属シリサイド層 Metal silicide layer on the impurity diffusion layer on the surface
を形成する。 To form. 金属シリサイド層上に第1の絶縁層,所定 A first insulating layer on the metal silicide layer, predetermined
形状にパターニングされた第1の導電層および第2の絶 The first conductive layer and the second insulation patterned in shape
縁層を順次形成する。 Sequentially forming an edge layer. 第1の絶縁層,第1の導電層およ The first insulating layer, Oyo first conductive layer
び第2の絶縁層を部分的に貫通し不純物拡散層の一部表 Some table beauty second insulating layer partially penetrating impurity diffusion layer
面を露出させる第1の開口部を形成する。 Forming a first opening exposing the surface. 第1の開口部 First opening
内に露出する第1の導電層の表面上に第3の絶縁層を構 Structure a third insulating layer on the surface of the first conductive layer exposed within
成する。 It is formed. 露出した不純物拡散層の一部表面上に、第2導 On a portion of the surface of the exposed impurity diffusion layer, a second conductive
電型の第1半導体層,第1導電型の第2半導体層および The first semiconductor layer of conductivity type, a second semiconductor layer of a first conductivity type and
第2導電型の第3半導体層を、第3半導体層の上面が前 A third semiconductor layer of a second conductivity type, the upper surface of the third semiconductor layer is pre
記第2の絶縁層の上面よりも低くなるように、順次形成 Serial to be lower than the upper surface of the second insulating layer are sequentially formed
する。 To. 第3半導体層上に位置する第1の開口部の側壁に On the sidewall of the first opening located on the third semiconductor layer
第1のサイドウォール絶縁層を形成する。 Forming a first sidewall insulating layer. 第1のサイド The first side
ウォール絶縁層をマスクとして用いて第2および第3の With wall insulating layer as a mask for the second and third
半導体層を部分的に貫通する第2の開口部を形成する。 The semiconductor layer to form a second opening partially through.
第2の開口部内を充填しかつ第2の絶縁層を覆うように Filling the second opening portion and so as to cover the second insulating layer
第4の絶縁層を形成する。 Forming a fourth insulating layer. 第4の絶縁層および第1のサ Fourth insulating layer and the first support
イドウォール絶縁層の厚みを減じることによって、第3 By reducing the thickness of the Id-wall insulating layer, the third
半導体層の上面を露出させかつ第2の開口部内に第4の Upper surface of the semiconductor layer a fourth to expose and the second opening of the
絶縁層を残余させる。 To the remainder of the insulating layer. 第3の半導体層上面上に第2の導 Second electrically to the third semiconductor layer on the upper surface
電層を形成する。 Forming a conductive layer. 【0021】 【作用】この発明に基づくMIS型トランジスタによれば、第2半導体層内部に絶縁層が形成される。 [0021] [act] According to MIS type transistor according to the present invention, the insulating layer is formed inside the second semiconductor layer. それにより、この絶縁層とゲート絶縁層とによって狭まれる第2 Thereby, the second being Semama by the insulating layer and the gate insulating layer
半導体層の厚み、すなわち、MIS型トランジスタのチャネル形成領域の深さ方向の厚みを調整できる。 The thickness of the semiconductor layer, i.e., can adjust the depth direction of the thickness of the channel formation region of the MIS type transistor. 具体的には、上記の第2半導体層の厚みを200nm以下程度に調整できる。 Specifically, it adjusts the thickness of the second semiconductor layer above to the extent below 200 nm. それにより、ゲート電極に所定の電位を印加することによって、第2半導体層内の全領域を反転させることが可能となる。 Thus, by applying a predetermined potential to the gate electrode, it is possible to reverse the entire region of the second semiconductor layer. そのため、チャネル領域下での接合形成による容量の発生を阻止できる。 Therefore, it prevents the occurrence of capacitance due to bonding under the channel region. それにより、サブスレッショルド特性などのトランジスタ特性が向上されたMIS型トランジスタが得られる。 Thus, MIS-type transistor is obtained transistor characteristics, such as sub-threshold characteristic is improved. また、半導体基板の主表面と垂直方向、すなわち縦方向に第1〜 The main surface perpendicular direction of the semiconductor substrate, i.e. first to longitudinally
第3の半導体層を積層することによってMIS型トランジスタが形成されているので、半導体基板の主表面における1つのMIS型トランジスタの占有面積を小さく抑えることが可能となる。 Since MIS transistor is formed by laminating the third semiconductor layer, it is possible to suppress the area occupied by one of the MIS transistor in the main surface of the semiconductor substrate. それにより、MIS型トランジスタの高集積化も可能となる。 Thereby, it becomes possible integration of the MIS transistor. 【0022】この発明に基づくMIS型トランジスタの製造方法によれば、少なくとも第2半導体層を貫通する孔内に絶縁層が埋込まれたMIS型トランジスタを形成することが可能となる。 According to the manufacturing method of the MIS type transistor according to the present invention, it is possible to form at least MIS type transistor having an insulating layer buried in a hole penetrating the second semiconductor layer. それにより、トランジスタ特性が向上しかつ高集積化されたMIS型トランジスタを形成することが可能となる。 Thereby, it is possible to form a MIS transistor transistor characteristic is to and highly integrated improved. 【0023】 【実施例】以下、この発明に基づく実施例について、図1〜図42を用いて説明する。 [0023] [Example] Hereinafter, the embodiment according to the present invention will be described with reference to FIGS. 1 to 42. 【0024】(第1実施例) まず、図1〜図11を用いて、この発明に基づく第1の実施例について説明する。 [0024] (First Embodiment) First, with reference to FIGS. 1 to 11, a description will be given of a first embodiment according to the present invention. 図1は、この発明に基づく第1の実施例の製造方法によって製造された MIS型トランジスタを示す断面図である Figure 1 is a sectional view showing a MIS transistor manufactured by the manufacturing method of the first embodiment according to the present invention. 【0025】図1を参照して、p型半導体基板(p型シリコン基板)1の主表面には、n型不純物拡散層3が形成されている。 [0025] Referring to FIG. 1, the p-type semiconductor substrate (p-type silicon substrate) 1 main surface, n-type impurity diffusion layer 3 is formed. また、p型半導体基板1の主表面上には、n型不純物拡散層3と部分的に重なるシリコン酸化膜などからなる素子分離絶縁層2が形成されている。 Further, on the main surface of the p-type semiconductor substrate 1, the element isolation insulating layer 2 made of a silicon oxide film overlying the n-type impurity diffusion layer 3 and the part is formed. この素子分離絶縁層2を覆うようにシリコン酸化膜などからなる第1の層間絶縁層4が形成されている。 The first interlayer insulating layer 4 made of a silicon oxide film is formed to cover the element isolation insulating layer 2. この第1 The first
の層間絶縁層4上には所定形状にパターニングされた多結晶シリコンなどからなるゲート電極5が形成される。 On the interlayer insulating layer 4 of the gate electrode 5 made of polycrystalline silicon which is patterned in a predetermined shape is formed.
このゲート電極5および第1の層間絶縁層4を覆うようにシリコン酸化膜などからなる第2の層間絶縁層6が形成されている。 The second interlayer insulating layer 6 made of a silicon oxide film is formed to cover the gate electrode 5 and the first interlayer insulating layer 4. 【0026】上記の第1および第2の層間絶縁層4,6 The first and second interlayer insulating layers 4 and 6 of the
と、ゲート電極5とを部分的に貫通しn型不純物拡散層3表面にまで達するように第1の開口部7が形成されている。 When, the first opening 7 to the gate electrode 5 reaches the partially penetrating the n-type impurity diffusion layer 3 are formed on the surface. 第1の開口部7の側壁上には、絶縁層8が形成されている。 On the side walls of the first opening 7, the insulating layer 8 is formed. この絶縁層8の表面上には、n型シリコンエピタキシャル層9,11と、p型シリコンエピタキシャル層10とが形成されている。 On the surface of this insulating layer 8, the n-type silicon epitaxial layer 9 and 11, and the p-type silicon epitaxial layer 10 is formed. 【0027】上記のn型シリコンエピタキシャル層11 [0027] The n-type silicon epitaxial layer 11
とp型シリコンエピタキシャル層10とを部分的に貫通し、n型シリコンエピタキシャル層9内にまで達するように第2の開口部16が形成されている。 A p-type silicon epitaxial layer 10 partially penetrates the second opening 16 so as to reach the n-type silicon epitaxial layer 9 is formed with. この第2の開口部16内にシリコン酸化膜などからなる埋込絶縁層1 Buried insulating layer 1 made of a silicon oxide film within this second opening 16
4が形成される。 4 is formed. この埋込絶縁層14上およびn型シリコンエピタキシャル層11上には、配線層15が形成される。 On the buried insulating layer 14 and the n-type silicon epitaxial layer 11, the wiring layer 15 is formed. 【0028】上記の構成において、MIS型トランジスタは、ゲート電極5と、ゲート絶縁層として機能する絶縁層8と、ソース/ドレイン領域となるn型シリコンエピタキシャル層9,11と、チャネル領域となるp型シリコンエピタキシャル層10とで構成される。 [0028] In the above configuration, MIS-type transistor includes a gate electrode 5, the insulating layer 8 which functions as a gate insulating layer, an n-type silicon epitaxial layer 9, 11 serving as source / drain regions, a channel region p composed of the type silicon epitaxial layer 10. このとき、図1に示されるように、少なくともp型シリコンエピタキシャル層10内部に埋込絶縁層14を設けることによって、ゲート電極5から離れた位置にpn接合が形成されることを効果的に阻止することが可能となる。 At this time, as shown in FIG. 1, at least inside the p-type silicon epitaxial layer 10 by providing a buried insulating layer 14, effectively preventing the pn junction is formed at a position distant from the gate electrode 5 it is possible to become. それにより、ゲート電極5から離れた位置にpn接合が形成されることによる寄生容量の発生を効果的に阻止することが可能となる。 Thereby, it becomes possible to effectively prevent the occurrence of parasitic capacitance due to the pn junction is formed at a position distant from the gate electrode 5. その結果、サブスレッショルド特性などのトランジスタ特性の向上したMIS型トランジスタが得られる。 As a result, improved MIS transistor of the transistor characteristics, such as sub-threshold characteristics are obtained. 【0029】したがって、上記の埋込絶縁層14は、少なくともp型シリコンエピタキシャル層10の上面の中央部近傍を貫通するように設けられることが好ましい。 [0029] Thus, the buried insulating layer 14 described above, it is preferably provided so as to penetrate a central portion near the upper surface of at least the p-type silicon epitaxial layer 10.
それにより、ゲート電極5から離れた位置に存在するp p Thereby, at the position apart from the gate electrode 5
n接合の形成を効果的に阻止することが可能となる。 It becomes possible to effectively prevent the formation of n junction. 【0030】なお、図1に示される態様においては、埋込絶縁層14は、n型シリコンエピタキシャル層11とp型シリコンエピタキシャル10とを部分的に貫通するように設けられているが、この埋込絶縁層14は、ゲート電極5から離れた位置にあるp型シリコンエピタキシャル層10の内部に設けられ、p型シリコンエピタキシャル層10の厚みを実質的に薄くできればよい。 [0030] In the embodiment shown in FIG. 1, the embedded insulating layer 14 is an n-type silicon epitaxial layer 11 and the p-type silicon epitaxial 10 is provided so as to partially penetrate, the buried Included insulating layer 14 is provided inside the p-type silicon epitaxial layer 10 which is located away from the gate electrode 5, the thickness of the p-type silicon epitaxial layer 10 need only be substantially thinner. それにより、ゲート電極5から離れた位置にpn接合が形成されることによる容量の発生を効果的に阻止することが可能となる。 Thereby, it is possible to prevent the occurrence of capacitance due to the pn junction at a distance from the gate electrode 5 is formed effectively. 【0031】また、埋込絶縁層14の平面幅W′を適切に調整することによって、MIS型トランジスタとして機能するn型シリコンエピタキシャル層9,11と、p Further, by appropriately adjusting the planar width W of the buried insulating layer 14 ', an n-type silicon epitaxial layer 9, 11 functioning as a MIS-type transistor, p
型シリコンエピタキシャル層10との平面幅Wを所望の値に調整することが可能となる。 The flat width W of the type silicon epitaxial layer 10 can be adjusted to a desired value. より具体的には、図 More specifically, FIG. 4
に示される従来例のように、n型シリコンエピタキシャル層9,11とp型シリコンエピタキシャル層10との積層構造の平面幅が約1μm程度必要であった場合においても、埋込絶縁層14の平面幅W′を0.8μmとすることによって上記の平面幅Wを0.1μm程度とすることが可能となる。 As in the conventional example shown in 4, in the case the plane width of the stacked structure of the n-type silicon epitaxial layer 9, 11 and the p-type silicon epitaxial layer 10 was required about 1μm also the buried insulating layer 14 it is possible to approximately 0.1μm planar width W of the by the planar width W 'and 0.8 [mu] m. それにより、MISトランジスタの性能を向上させることが可能となる。 Thereby, it becomes possible to improve the performance of the MIS transistor. 【0032】なお、図1に示されるように、n型シリコンエピタキシャル層9と、p型シリコンエピタキシャル層10と、n型シリコンエピタキシャル層11とを、p [0032] Incidentally, as shown in FIG. 1, the n-type silicon epitaxial layer 9, a p-type silicon epitaxial layer 10, an n-type silicon epitaxial layer 11, p
型半導体基板1の主表面と垂直方向、すなわち縦方向に積層することによって、図44に示される従来例の場合と同様に、図43に示される従来例の場合よりもMIS Major surface and vertical type semiconductor substrate 1, i.e., by vertically stacked, as in the conventional example shown in FIG. 44, MIS than the conventional case shown in FIG. 43
型トランジスタを高集積化することが可能となる。 It is possible to highly integrated type transistor. 以上のことより、高集積化が可能となりかつトランジスタ特性が向上したMIS型トランジスタが得られることになる。 From the above, so that high integration can and will and MIS transistor transistor characteristic is improved can be obtained. 【0033】次に、図2〜図10を用いて、本実施例におけるMIS型トランジスタの製造方法について説明する。 Next, with reference to FIGS. 2 to 10, a method for manufacturing a MIS-type transistor in this embodiment. 図2〜図10は、この発明に基づく第1の実施例におけるMIS型トランジスタの製造工程の第1工程〜第9工程を示す断面図である。 2 to 10 are sectional views showing a first step to the ninth step of the manufacturing process of a MIS transistor in a first embodiment according to the present invention. 【0034】まず図2を参照して、p型半導体基板1の主表面上に、CVD(Chemical Vapor Deposition )法あるいは熱酸化法を用いて、100nm程度の厚みのシリコン酸化膜を形成する。 [0034] First, referring to FIG. 2, on the main surface of the p-type semiconductor substrate 1, using a CVD (Chemical Vapor Deposition) method or a thermal oxidation method to form a silicon oxide film of 100nm thickness of about. そして、写真製版技術およびエッチング技術を用いて、このシリコン酸化膜をパターニングする。 Then, by using the photolithographic technique and an etching technique, patterning the silicon oxide film. それにより、素子分離絶縁層2を形成する。 Thereby forming an element isolation insulating layer 2. 次に、このp型半導体基板1の主表面に、Asなどのn型不純物をイオン注入する。 Then, the main surface of the p-type semiconductor substrate 1 is ion-implanted n-type impurity such as As. そして、熱拡散処理を施すことによって不純物拡散層3を形成する。 Then, to form an impurity diffusion layer 3 by performing thermal diffusion treatment. この不純物拡散層3の濃度は、好ましくは、10 19 〜10 20 cm The concentration of the impurity diffusion layer 3 is preferably, 10 19 to 10 20 cm
-3程度である。 It is about -3. また、p型半導体基板1の比抵抗は、8 The specific resistance of the p-type semiconductor substrate 1, 8
〜11Ωcm程度である。 It is about ~11Ωcm. 【0035】次に、図3を参照して、p型半導体基板1 Next, referring to FIG. 3, p-type semiconductor substrate 1
の主表面上全面に、CVD法などを用いて、たとえば2 On the whole main surface of the, by CVD or the like, for example 2
00nm程度の厚みのシリコン酸化膜などからなる第1 First made of a silicon oxide film of 00nm thickness of about
の層間絶縁層4を形成する。 Forming an interlayer insulating layer 4. この第1の層間絶縁層4上に、CVD法などを用いて、たとえば400nm程度の厚みを有する多結晶シリコン層を形成する。 On the first interlayer insulating layer 4, by using a CVD method, for example, a polycrystalline silicon layer having a thickness of about 400 nm. そして、この多結晶シリコン層を所定形状にパターニングすることによってゲート電極5を形成する。 Then, a gate electrode 5 by patterning the polycrystalline silicon layer into a predetermined shape. 【0036】このとき、このゲート電極5の厚みが、M [0036] In this case, the thickness of the gate electrode 5, M
IS型トランジスタのゲート長を決定する。 Determining the gate length of the IS type transistor. すなちわ、 Sand,
この場合であれば、MIS型トランジスタのゲート長は400nm程度となる。 If this case, the gate length of the MIS transistor is approximately 400 nm. また、ゲート電極5の材質としては、遷移金属のシリサイド層,金属窒化物層,高融点金属層および多結晶シリコン層から選ばれる少なくとも1種以上の材質からなるものであれば単層構造であっても多層構造であってもよい。 The material of the gate electrode 5, a silicide layer of a transition metal, a metal nitride layer, a refractory metal layer and polycrystalline least one more as long as it is made of a material single layer structure selected from silicon layer even if it may be a multilayer structure. 次に、CVD法などを用いて、たとえば400nm程度の厚みを有するシリコン酸化膜などからなる第2の層間絶縁層6を形成する。 Next, by using a CVD method to form the second interlayer insulating layer 6 made of a silicon oxide film having a thickness of about 400nm, for example. 【0037】次に、図4を参照して、写真製版技術およびエッチング技術を用いて、トランジスタを形成する領域に、第1および第2の層間絶縁層4,6と、ゲート電極5とを部分的に貫通しn型不純物拡散層3の表面にまで達する第1の開口部7を形成する。 Next, with reference to FIG. 4, using photolithography and etching, the region for forming a transistor, as those in the first and second interlayer insulating layers 4 and 6, and a gate electrode 5 to penetrate to form a first opening 7 reaching the surface of the n-type impurity diffusion layer 3. この第1の開口部7の平面形状は、好ましくは、直径1μm程度の円である。 The planar shape of the first opening 7 is preferably a circle having a diameter of about 1 [mu] m. しかし、この第1の開口部7の平面形状は、楕円, However, this plane shape of the first opening 7, an ellipse,
多角形(三角形,四角形,五角形,六角形等),多角形の角部を丸めた形状などいかなる形状でもよい。 Polygonal (triangular, square, pentagonal, hexagonal, etc.), shape, etc. may be of any shape with rounded corners of a polygon. 【0038】次に、図5を参照して、CVD法などを用いて、たとえば20nm程度の厚みのシリコン酸化膜を全面に形成する。 Next, with reference to FIG. 5, using the CVD method, for example, a silicon oxide film of 20nm thickness of approximately the entire surface. RIE(Reactive Ion Etching)法などを用いて、このシリコン酸化膜に異方性エッチング処理を施す。 RIE by using a (Reactive Ion Etching) method is subjected to anisotropic etching on the silicon oxide film. それにより、絶縁層8を形成する。 Thereby forming the insulating layer 8. なお、この絶縁層8の材質としては、シリコン酸化膜のほか、シリコン窒化膜,シリコン酸化膜とシリコン窒化膜との多層膜などを挙げることができる。 Incidentally, the Examples of the material of the insulating layer 8, in addition to the silicon oxide film include a silicon nitride film, and a multilayer film of a silicon oxide film and a silicon nitride film. 【0039】次に、図6を参照して、選択エピタキシャル成長法を用いて、n型シリコンエピタキシャル層9, Next, with reference to FIG. 6, using a selective epitaxial growth method, n-type silicon epitaxial layer 9,
p型シリコンエピタキシャル層10,n型シリコンエピタキシャル層11を順次形成する。 Sequentially forming a p-type silicon epitaxial layer 10, n-type silicon epitaxial layer 11. 選択エピタキシャル成長法に関しては、JO Borland & I.Beinglass, Sol With respect to the selective epitaxial growth method, JO Borland & I.Beinglass, Sol
id State Technology, January, 1990, P.73などに開示されているため詳細な説明は省略するが、たとえば、S id State Technology, January, 1990, the detailed description thereof is omitted since it is disclosed in, for P.73, for example, S
iH 2 Cl 2 ,H 2 ,HCl,ドーピング用としてAsH 3 iH 2 Cl 2, H 2, HCl, AsH 3 as for doping
やB 26などのガスを用いた熱CVD法によってシリコンをエピタキシャル成長させることができる。 Silicon can be epitaxially grown by or B thermal CVD method using a gas such as 2 H 6. 【0040】より詳しくは、本実施例の場合には、As [0040] More specifically, in the case of this embodiment, As
あるいはPが10 19 〜10 20 cm -3程度ドープされたn Or P is 10 19 ~10 20 cm -3 approximately doped n
型シリコンエピタキシャル層9を第1の層間絶縁層4と同じ厚みに形成する。 -type silicon epitaxial layer 9 in the same thickness as the first interlayer insulating layer 4. そして、Bなどのp型不純物が1 Then, p-type impurity such as B is 1
16 〜10 17 cm -3程度ドープされたp型シリコンエピタキシャル層10をゲート電極5と同じ厚みに形成する。 The 0 16 ~10 17 cm -3 approximately doped p-type silicon epitaxial layer 10 is formed in the same thickness as the gate electrode 5. 次に、AsあるいはPなどのn型不純物を10 19 Next, an n-type impurity such as As or P 10 19 ~
10 20 cm -3程度ドープしたn型シリコンエピタキシャル層11を第2の層間絶縁層6の上面よりも低い位置にその上面が位置するように形成する。 10 20 cm -3 degree doped n-type silicon epitaxial layer 11 is the upper surface at a position lower than the upper surface of the second interlayer insulating layer 6 is formed so as to be located. 【0041】なお、上記のn型シリコンエピタキシャル層9,11のうち少なくとも一方とp型シリコンエピタキシャル層10との間に、Asなどのn型不純物が10 It should be noted, between at least one and p-type silicon epitaxial layer 10 of the above n-type silicon epitaxial layer 9 and 11, the n-type impurity such as As 10
17 〜10 18 cm -3程度ドープされた濃度の低い層を形成しLDD(Lightly Doped Drain )構造としてもよい。 17-10 18 forms a cm -3 doped with about low density layer may be an LDD (Lightly Doped Drain) structure.
また、n型シリコンエピタキシャル層8,11とp型シリコンエピタキシャル層10との厚みを適切に調整することによって、上記の濃度の低い層とゲート電極5とをオーバーラップさせるようにしもてよい。 Further, by appropriately adjusting the thickness of the n-type silicon epitaxial layer 8, 11 and p-type silicon epitaxial layer 10 may be servants so as to overlap the lower layer and the gate electrode 5 of the above concentrations. この場合、いわゆるGOLD(Gate-Drain overlapped Device)構造のトランジスタが形成される。 In this case, the transistors of the so-called GOLD (Gate-Drain overlapped Device) structure is formed. このGOLD構造のトランジスタに関しては、 R. IZAWA 他 IEEE Transactions With respect to the transistor of the GOLD structure, R. IZAWA other IEEE Transactions
On Electron Devices, Vol. 35, 1988, P. 2088に開示されている。 On Electron Devices, Vol. 35, 1988, are disclosed in P. 2088. 【0042】さらに、第1の層間絶縁層4の厚みは、ゲート電極5とp型半導体基板1との間の絶縁性が保たれていればよく、20nmの薄いものであってもよい。 [0042] Further, the thickness of the first interlayer insulating layer 4 has only insulation is maintained between the gate electrode 5 and the p-type semiconductor substrate 1, or may be a thin 20 nm. この場合には、シリコンエピタキシャル層9の厚みもそれに伴い薄くすることができる。 In this case, it is possible to thin with it the thickness of the silicon epitaxial layer 9. 【0043】次に、図7を参照して、CVD法などを用いて、たとえば100nm程度の厚みのシリコン酸化膜を全面に形成する。 Next, with reference to FIG. 7, by using a CVD method, for example, a silicon oxide film of 100nm thickness of approximately the entire surface. そして、RIE法などを用いて、このシリコン酸化膜に異方性エッチング処理を施す。 Then, by using a RIE process, subjected to anisotropic etching on the silicon oxide film. それにより、サイドウォール絶縁層12を形成する。 Thereby forming a sidewall insulating layer 12. したがって、このサイドウォール絶縁層12の平面幅Wは、この場合であれば100nm程度となる。 Thus, the planar width W of the side wall insulating layer 12 becomes 100nm about if this case. なお、サイドウォール絶縁層12の材質としてシリコン窒化膜を用いてもよい。 Incidentally, the silicon nitride film may be used as the material of the side wall insulating layer 12. 【0044】次に、図8を参照して、上記のサイドウォール絶縁層12をマスクとして用いて、n型シリコンエピタキシャル層11,p型シリコンエピタキシャル層1 Next, with reference to FIG. 8, using the above sidewall insulating layers 12 as a mask, n-type silicon epitaxial layer 11, p-type silicon epitaxial layer 1
0,n型シリコンエピタキシャル層9に順次RIE法によって異方性エッチング処理を施す。 0, subjected to anisotropic etching by n-type sequence RIE method silicon epitaxial layer 9. それにより、n型シリコンエピタキシャル層11とp型シリコンエピタキシャル層10とを部分的に貫通しn型シリコンエピタキシャル層9内に底面を有するように第2の開口部16を形成する。 Thereby forming a second opening 16 and the n-type silicon epitaxial layer 11 and the p-type silicon epitaxial layer 10 so as to have a bottom partially penetrating the n-type silicon epitaxial layer 9. 【0045】このとき、第1の開口部7内に残余するM [0045] M to rest at this time, in the first opening 7
IS型トランジスタのソース/ドレイン領域として機能するn型シリコンエピタキシャル層9,11およびp型シリコンエピタキシャル層10の平面幅は、サイドウォール絶縁層12の平面幅Wとほぼ等しいものとなる。 Flat width of the n-type silicon epitaxial layer 9, 11 and p-type silicon epitaxial layer 10 which functions as a source / drain region of the IS type transistor becomes substantially equal to the plane width W of the side wall insulating layer 12. より具体的には、上記の平面幅Wは、この場合であれば、 More specifically, the planar width W of the above, if in this case,
100nm程度と薄くなる。 It becomes thinner and about 100nm. それにより、トランジスタ特性の優れたMIS型トランジスタが得られる。 Thereby, excellent MIS type transistor of the transistor characteristics can be obtained. なお、 It should be noted that,
n型シリコンエピタキシャル層11とp型シリコンエピタキシャル層10の平面幅Wは、サイドウォール絶縁層12の平面幅Wによって適宜決定される。 Flat width W of the n-type silicon epitaxial layer 11 and the p-type silicon epitaxial layer 10 is appropriately determined by the planar width W of the side wall insulating layer 12. 【0046】次に、図9を参照して、CVD法などを用いて、たとえばシリコン酸化膜などからなる絶縁層13 Next, with reference to FIG. 9, by using a CVD method, for example, a silicon oxide insulation layer 13
を全面に形成する。 A is formed on the entire surface. このとき、第2の開口部16内をこの絶縁層13で充填するようにする。 At this time, the inside of the second opening 16 so as to fill in this insulating layer 13. 【0047】次に、レジストエッチバック法あるいは研磨法(CMP(Chemical Mechanical polishing )法) Next, a resist etch-back method or polishing (CMP (Chemical Mechanical polishing) method)
などを用いて、絶縁層13,サイドウォール絶縁層12 By using a, insulating layer 13, sidewall insulating layer 12
および第2の層間絶縁層6の厚みを減じる。 And reducing the thickness of the second interlayer insulating layer 6. それにより、図10に示されるように、第2の開口部16内に埋込絶縁層14を形成するとともに、n型シリコンエピタキシャル層11の上面を露出させる。 Thereby, as shown in FIG. 10, to form the buried insulating layer 14 in the second opening 16 to expose the upper surface of the n-type silicon epitaxial layer 11. なお、上記の研磨法に関しては、D. Webb他 VMIC Conference, 1992, P. Regarding the above polishing method, D. Webb other VMIC Conference, 1992, P.
141などに開示されている。 It disclosed, for example 141. 【0048】次に、WSi 2層や多結晶シリコン層などからなる導電層を、スパッタリング法あるいはCVD法などを用いて、n型シリコンエピタキシャル層11上および埋込絶縁層14上に形成する。 Next, a conductive layer made of WSi 2 layer or a polycrystalline silicon layer, using a sputtering method or a CVD method, is formed on the n-type silicon epitaxial layer 11 and the buried insulating layer 14. そして、写真製版技術およびエッチング技術を用いてこの導電層をパターニングする。 Then, patterning the conductive layer using photolithography and etching. それにより、配線層15が形成される。 Thereby, the wiring layer 15 is formed. 【0049】なお、上記の第2の層間絶縁層6の厚みは、この配線層15とゲート電極5との間の絶縁性が保たれていればよく、20nm程度の薄い厚みでもよい場合がある。 [0049] Incidentally, the thickness of the second interlayer insulating layer 6 above may if insulation is maintained between the wiring layer 15 and the gate electrode 5, it may be a thin thickness of about 20nm . この場合には、n型シリコンエピタキシャル層11の厚みも20nm程度と薄くすることが可能となる。 In this case, the thickness of the n-type silicon epitaxial layer 11 also can be made thin as about 20 nm. 以上の工程を経て、図1に示される第1の実施例におけるMIS型トランジスタが形成されることになる。 Through the above steps, the MIS-type transistor is formed in the first embodiment shown in FIG. 【0050】以降、必要に応じて、さらなる層間絶縁層の形成,金属配線などの形成,他のトランジスタやコンデンサなどの素子との接続,パッシベーション膜の形成,アセンブリ工程などを経て様々なVLSIチップ(図示せず)が完成する。 [0050] Thereafter, if necessary, formation of additional interlayer insulating layer, formed of a metal wire, the connection between elements such as other transistors and capacitors, the formation of the passivation film, through a like assembly process various VLSI chip ( not shown) is completed. 【0051】なお、上記の製造方法においては、サイドウォール絶縁層12を自己整合的に形成し、それを第2 [0051] In the above manufacturing method, the sidewall insulating layer 12 is formed in a self-alignment manner, it second
の開口部16形成のためのマスクとして用いたが、サイドウォール絶縁層12の代わりに写真製版技術によってレジストパターンを形成し、このレジストパターンをマスクとして用いてエッチング処理を行なうことによって第2の開口部16を形成してもよい。 Was used as a mask for the opening 16 formed, a resist pattern is formed instead of the side wall insulating layer 12 by photolithography, the second opening by performing an etching process using the resist pattern as a mask part 16 may be formed. 【0052】また、配線層15の材質は、金属(W,T [0052] In addition, the material of the wiring layer 15 is a metal (W, T
i,Mo,Co,Ni,Fe,Al,Cu,Ag,T i, Mo, Co, Ni, Fe, Al, Cu, Ag, T
a,Auなど)や金属窒化物など導電性の材質であればよい。 a, as long as Au, etc.) or a conductive a material such as metal nitride. さらに、シリコンエピタキシャル層へのドーピング方法としては、各々のシリコンエピタキシャル層を形成した後にイオン注入法を用いてドーピングしてもよい。 Further, as the method of doping the silicon epitaxial layer can be doped by ion implantation after the formation of each silicon epitaxial layer. 【0053】さらに、シリコンエピタキシャル層の代わりに、Si 1-x Ge x (0≦x≦1)をCVD法によってエピタキシャル成長させてもよい。 [0053] Further, in place of the silicon epitaxial layer, it may be epitaxially grown by the Si 1-x Ge x (0 ≦ x ≦ 1) the CVD method. 特に、上記のp型シリコンエピタキシャル層10の代わり(チャネル形成領域)にSi 1-x Ge xを用いることによって、PMOSに対してより高速なデバイスが得られる。 In particular, by using a Si 1-x Ge x instead (channel forming region) of the p-type silicon epitaxial layer 10 above, faster devices is obtained for PMOS. このことに関しては、S. Subbanna 他Symposium on VLSI Technology, In this connection, reference can be made, S. Subbanna other Symposium on VLSI Technology,
1991, P.103 などに開示されている。 1991, have been disclosed in, for P.103. 【0054】さらに、本実施例においては、エンハンスメント型NMOSの例を示したが、ディプリション型のNMOSを形成することも可能である。 [0054] Further, in the present embodiment, an example of an enhancement type NMOS, it is also possible to form a depletion of NMOS. その場合は、p In that case, p
型シリコンエピタキシャル層10を、n型シリコンエピタキシャル層とすればよい。 Type silicon epitaxial layer 10 may be an n-type silicon epitaxial layer. さらに、上記の第1の実施例においては、NMOSを形成する場合について説明したが、導電形式を変更することによってPMOSも形成可能である。 Further, in the first embodiment described above has described the case of forming the NMOS, PMOS can also be formed by changing the conductivity type. 【0055】次に、図11を用いて、本実施例の製造方 Next, with reference to FIG. 11, the production side of the embodiment
法により得られたMIS型トランジスタの変形例について説明する Modification of the resulting MIS transistor will be described by law. 11を参照して、上記の図1に示されるMIS型トランジスタと異なる点は、ゲート電極5がp Referring to FIG. 11, differs from the MIS transistor is shown in Figure 1 above, the gate electrode 5 is p
型シリコンエピタキシャル層10の側面全面を取囲むように形成されているか否かである。 It is whether is formed to surround the whole side surface of the type silicon epitaxial layer 10. 【0056】より詳しくは、図1に示されるMIS型トランジスタにおいては、ゲート電極5はp型シリコンエピタキシャル層10の側面を取囲むように、このp型シリコンエピタキシャル層10の側面上に絶縁層8を介在して形成されている。 [0056] More specifically, in the MIS transistor shown in FIG. 1, the gate electrode 5 so as to surround the side surface of the p-type silicon epitaxial layer 10, an insulating layer 8 on the side of the p-type silicon epitaxial layer 10 It is formed by interposing a. それに対し、本変形例におけるM In contrast, M in this modification
IS型トランジスタにおいては、ゲート電極5が、p型シリコンエピタキシャル層10の側面の一部のみと対向するように形成されている。 In IS-type transistor, a gate electrode 5 is formed so as to face only a part of the side surface of the p-type silicon epitaxial layer 10. 具体的には、たとえば第1 More specifically, first
の開口部7の平面形状が円形である場合に、半円部分のみゲート電極5によって取囲むようにする。 The planar shape of the opening 7 when it is circular, so as to surround the gate electrode 5 only semicircular portion of. それ以外の構造に関しては、上記の図1に示されるMIS型トランジスタと同様である。 Other structures are the same as the MIS transistor shown in Figure 1 above. 【0057】 【0058】 【0059】 【0060】 【0061】 【0062】(第2実施例) 次に、図12 〜図16を用いて、この発明に基づく第2 [0057] [0058] [0059] [0060] [0061] Next (second embodiment), with reference to FIGS. 12 to 16, the second based on the present invention
の実施例について説明する。 It is described in Example. 12は、この発明に基づく第2の実施例の製造方法によって製造された MIS型トランジスタを示す断面図である。 Figure 12 is a sectional view showing a MIS transistor manufactured by the manufacturing method of the second embodiment according to the present invention. 【0063】図12を参照して、上記の第1の実施例 [0063] With reference to FIG. 12, the first embodiment of the
製造方法によって製造された MIS型トランジスタと本実施例の製造方法によって製造された MISトランジスタとの構造における差異は、n型不純物拡散層3の一部表面に金属シリサイド層17aが形成されているか否かである。 Whether differences in structure between the MIS transistor manufactured by the manufacturing method of the MIS-type transistor and the present embodiment produced by the production method, the metal silicide layer 17a is formed on part of the surface of the n-type impurity diffusion layer 3 it is how. それ以外の構造に関しては上記の第1の実施例 The first embodiment described above with respect to other structures
の製造方法によって製造された MIS型トランジスタと同様である。 It is similar to the MIS type transistor which is manufactured by the method of. 【0064】上記のように、n型不純物拡散層3の表面に金属シリサイド層17aが形成されることによって、 [0064] As described above, by the metal silicide layer 17a is formed on the surface of the n-type impurity diffusion layer 3,
n型不純物拡散層3のシート抵抗を低減することが可能となる。 It is possible to reduce the sheet resistance of the n-type impurity diffusion layer 3. 12に示される構造においては、n型不純物拡散層3がそのまま配線層として使用される。 In the structure shown in FIG. 12, the n-type impurity diffusion layer 3 is directly used as a wiring layer. したがって、このn型不純物拡散層3のシート抵抗が低減することによって、配線抵抗が低減することになる。 Thus, by the sheet resistance of the n-type impurity diffusion layer 3 is reduced, so that the wiring resistance is reduced. それにより、本実施例におけるMIS型トランジスタが組込まれるデバイスの性能を向上させることが可能となる。 Thereby, it becomes possible to improve the performance of devices MIS transistor is incorporated in this embodiment. 【0065】次に、図13 〜図15を用いて、図12に示されるM IS型トランジスタの製造方法について説明する。 Next, with reference to FIGS. 13 to 15, a method for producing the M IS transistors Ru shown in FIG. 13 〜図15は、本実施例におけるMIS型トランジスタの製造工程の特徴的な第1工程〜第3工程を示す断面図である。 13 to 15 are sectional views illustrating a characteristic first to third steps of the manufacturing process of a MIS transistor in the present embodiment. 【0066】まず図13を参照して、上記の第1の実施例と同様の工程を経て、素子分離絶縁層2とn型不純物拡散層3までを形成する。 [0066] First, referring to FIG. 13, through the same steps as the first embodiment described above, to form a to the element isolation insulating layer 2 and the n-type impurity diffusion layer 3. 次に、スパッタリング法などを用いて、Tiなどの金属層17を全面に形成する。 Next, by using a sputtering method to form a metal layer 17 such as Ti on the entire surface. この金属層17の厚みは、好ましくは、30nm程度である。 The thickness of the metal layer 17 is preferably, 30 nm approximately. 次に、N 2雰囲気内で800℃,30秒程度の熱処理を行なう。 Next, 800 ° C. in a N 2 atmosphere, a heat treatment is performed for about 30 seconds. そして、H 2 SO 4 /H 22などの薬剤によって未反応のTi(金属)層17を除去する。 Then, to remove the Ti (metal) layer 17 unreacted by an agent such as H 2 SO 4 / H 2 O 2. その後、 after that,
さらに、N 2雰囲気内で850℃,30秒程度の熱処理を施す。 Furthermore, 850 ° C. in a N 2 atmosphere, a heat treatment of about 30 seconds. それにより、金属シリサイド層(この場合であればTiSi 2層)17aを、n型不純物拡散層3の表面上に形成する。 Thereby, a metal silicide layer (this in the case TiSi 2 layer) 17a, formed on the surface of the n-type impurity diffusion layer 3. 【0067】次に、図15を参照して、上記の第1の実施例の場合と同様の方法で、第1の層間絶縁層4,ゲート電極5,第2の層間絶縁層6を順次形成する。 Next, with reference to FIG. 15, in the same manner as with the first embodiment described above, the first interlayer insulating layer 4, the gate electrode 5 are sequentially formed a second interlayer insulating layer 6 to. その後、写真製版技術およびエッチング技術を用いて、第1 Then, by using the photolithographic technique and an etching technique, the first
の開口部7を形成する。 To form an opening 7 of the. このとき、第1の開口部7下に位置する金属シリサイド層17aをも除去し、n型不純物拡散層3の一部表面を露出させる。 In this case, the metal silicide layer 17a located below the first opening 7 is also removed to expose the portion of the surface of the n-type impurity diffusion layer 3. その後は、上記の第1の実施例と同様の工程を経て、図12に示されるM M Then, through the same steps as the first embodiment described above, as shown in FIG. 12
IS型トランジスタが形成される。 IS-type transistor is formed. このように金属シリサイド層7aを除去し、不純物拡散層3の一部表面を露出させるのは、結晶構造の異なる金属シリサイド層上にシリコンをエピタキシャル成長させることができないためである。 Thus removing the metal silicide layer 7a, to expose the portion of the surface of the impurity diffusion layer 3 is can not be epitaxially grown silicon on different metal silicide layer crystal structure. なお、CoSi 2のようなシリコンに近い結晶構造を有する金属シリサイドの場合、金属シリサイド上にシリコンをエピタキシャル成長させることは原理的には可能である。 In the case of a metal silicide having a crystalline structure close to that of silicon, such as CoSi 2, epitaxially growing silicon on the metal silicide it is possible in principle. しかし、より良い結晶を得るには、本例のように、シリコンを露出させ、エピタキシャル成長を行なう方が良い。 However, in order to obtain better crystals, as in this example, to expose the silicon, it is better to perform the epitaxial growth. 【0068】次に、図16を用いて、上記の製造方法の変形例について説明する。 Next, with reference to FIG. 16, a description will be given of modifications of the above-described manufacturing method. この変形例は、図15に示される第1の開口部7の形成の際に懸念される問題点を解消すべく考案されたものである。 This modification was devised to solve the first problem of concern during the formation of the opening 7 shown in FIG. 15. 【0069】図15において第1の開口部7を形成する際には、オーバーエッチングによってn型不純物拡散層3とp型半導体基板1の接合が破壊される場合が考えられる。 In [0069] Figure 15 when forming the first opening 7, when the junction of the n-type impurity diffusion layer 3 and the p-type semiconductor substrate 1 is broken by the over-etching can be considered. この場合に、図16に示されるように、第1の開口部7を形成した後に、再度Asなどのn型不純物をp In this case, as shown in FIG. 16, after forming the first opening 7, the n-type impurity such as re As p
型半導体基板1の主表面に注入することによって、n型不純物拡散層3cが形成される。 By injecting the main surface of the type semiconductor substrate 1, n-type impurity diffusion layer 3c is formed. それにより、上記のオーバーエッチングによってn型不純物拡散層3とp型半導体基板1との接合が破壊されたとしても、再度N型不純物拡散層3cとp型半導体基板1との接合を形成することが可能となる。 Thereby, even if the junction between the n-type impurity diffusion layer 3 and the p-type semiconductor substrate 1 by the above over-etching is destroyed, to form a bond and again N-type impurity diffusion layer 3c and the p-type semiconductor substrate 1 it is possible. それにより、MIS型トランジスタの信頼性を確保することが可能となる。 Thereby, it is possible to ensure the reliability of the MIS transistor. 【0070】なお、上記の本実施例においては、金属シリサイド層17aの形成前にn型不純物拡散層3を形成したが、金属シリサイド層17aの形成の後にイオン注入法および熱拡散法を用いてn型不純物拡散層3を形成してもよい。 [0070] In the present embodiment described above has formed the n-type impurity diffusion layer 3 before forming the metal silicide layers 17a, by ion implantation and thermal diffusion after formation of the metal silicide layer 17a it may be formed n-type impurity diffusion layer 3. 【0071】また、上記の本実施例においては、金属シリサイド層17aをサリサイド法を用いて形成したが、 [0071] In the present embodiment described above has formed the metal silicide layer 17a using a salicide process,
金属シリサイド層自体をスパッタリング法などによって全面に形成し、写真製版技術およびエッチング技術を用いて所定形状にパターニングすることによって、金属シリサイド層17aを形成してもよい。 The metal silicide layer itself formed on the entire surface by a sputtering method, by patterning into a predetermined shape by photolithography and etching techniques may be formed a metal silicide layer 17a. この場合には、素子分離絶縁層2上にも金属シリサイド層17aを形成することが可能となる。 In this case, it is possible to form a metal silicide layer 17a is also on the element isolation insulating layer 2. それにより、金属シリサイド層1 As a result, metal silicide layer 1
7aの平面形状を種々の形状にすることが可能となる。 The planar shape of 7a becomes possible to make various shapes. 【0072】また、図15に示される工程において、第1の開口部7の形成の際に金属シリサイド層17aをn [0072] Further, in the step shown in FIG. 15, the metal silicide layer 17a during the formation of the first opening 7 n
型不純物拡散層3の表面全面に残余させておき、後の工程で形成される絶縁層8の形成の後にこの絶縁層8と第2の層間絶縁層6とをマスクとして用いて金属シリサイド層17aをパターニングしてもよい。 Metal silicide layer 17a using allowed to rest on the entire surface of the impurity diffusion layer 3, after the formation of the insulating layer 8 to be formed in a later step and the insulating layer 8 and the second interlayer insulating layer 6 as a mask the may be patterned. 【0073】(第3実施例) 次に、図17および図18を用いて、この発明に基づく第3の実施例について説明する。 [0073] Next (Third Embodiment), with reference to FIGS. 17 and 18, a description will be given of a third embodiment according to the present invention. 17および図18 FIGS. 17 and 18
は、本実施例におけるMIS型トランジスタの製造工程の特徴的な第1工程および第2工程を示す断面図である。 Is a cross-sectional view showing a characteristic first and second steps of the manufacturing process of a MIS transistor in the present embodiment. 【0074】上記の第1の実施例においては、ゲート絶縁層として機能する絶縁層8をCVD法を用いて形成していた。 [0074] In the first embodiment described above, the insulating layer 8 which functions as a gate insulating layer was formed by a CVD method. しかし、ゲート絶縁層は、熱酸化法によって形成してもよい。 However, the gate insulating layer may be formed by thermal oxidation. 17を参照して、上記の第1の実施例と同様の工程を経て第1の開口部7までを形成する。 Referring to FIG. 17, it is formed up to the first opening 7 through the same steps as the first embodiment described above. 次に、O 2雰囲気内で900℃程度の熱処理を第1の開口部7内表面に施す。 Then, in an O 2 atmosphere heat treatment of about 900 ° C. in the first opening 7 in the surface. それにより、第1の開口部7内に露出するゲート電極5の表面に熱酸化膜18を形成する。 Thereby forming a thermal oxide film 18 on the surface of the gate electrode 5 exposed in the first opening 7.
このとき、同時に、第1の開口部7内に露出するn型不純物拡散層3の表面にも熱酸化膜19が形成される。 At the same time, the thermal oxide film 19 is also formed on the surface of the n-type impurity diffusion layer 3 exposed in the first opening 7. 【0075】次に、図18を参照して、RIE法を用いて異方性エッチング処理を施すことによって、n型不純物拡散層3表面に形成された熱酸化膜19を除去する。 Next, with reference to FIG. 18, by anisotropically etching by RIE to remove the thermally oxidized film 19 formed on the n-type impurity diffusion layer 3 surface.
このとき、RIE法によるエッチングは異方性エッチングであるため、第1の開口部7の側壁に形成された熱酸化膜18はエッチングされない。 In this case, etching by RIE method for an anisotropic etch, thermal oxide film 18 formed on the sidewall of the first opening 7 is not etched. それ以降は上記の第1 Later the first of the above
の実施例と同様の工程を経て本実施例におけるMIS型トランジスタが形成されることになる。 So that the MIS type transistor is formed in the exemplary embodiment through the same steps as example. 【0076】なお、本実施例においては、ゲート電極5 [0076] In the present embodiment, the gate electrode 5
の材質としては、シリコンを過剰に含む材質を選択することが好ましい。 The material, it is preferable to select a material containing excess silicon. たとえば、TiSi 2.3などのシリコンを過剰に含むシリサイド層あるはこのようなシリサイド層と多結晶シリコン層との積層構造などをゲート電極5の材質として挙げることができる。 For example, there is a silicide layer containing excessive silicon, such as TiSi 2.3 may be mentioned such as a multilayer structure of such a silicide layer and a polycrystalline silicon layer as a material of the gate electrode 5. この場合には、金属シリサイド層に含まれる過剰なシリコンあるいは多結晶シリコンから供給されるシリコンが酸化することによって、良質のシリコン酸化膜が形成される。 In this case, by silicon supplied from excessive silicon or polycrystalline silicon contained in the metal silicide layer is oxidized, a silicon oxide film of good quality can be formed. それにより、トランジスタの特性を向上させることが可能となる。 Thereby, it becomes possible to improve characteristics of the transistor. 【0077】(第4実施例) 次に、図19 〜図23を用いて、この発明に基づく第4 [0077] (Fourth Embodiment) Next, with reference to FIGS. 19 to 23, a fourth based on the present invention
の実施例について説明する。 It is described in Example. 19は、この発明に基づく第4の実施例の製造方法によって製造された MIS型トランジスタを示す断面図である。 Figure 19 is a sectional view showing a MIS transistor manufactured by the manufacturing method of the fourth embodiment according to the present invention. 【0078】図19を参照して、本実施例の製造方法に [0078] With reference to FIG. 19, the manufacturing method of this embodiment
よって製造されたMIS型トランジスタにおいては、n Therefore, in the manufactured MIS transistor, n
型シリコンエピタキシャル層9をも貫通するように埋込絶縁層14が形成されている。 Buried insulating layer 14 is formed to also penetrate type silicon epitaxial layer 9. それ以外の構造に関しては図1に示される第1の実施例の場合と同様である。 Is the same as in the first embodiment shown in FIG. 1 for the other structure. 【0079】次に、図20 〜図23を用いて、本実施例におけるMIS型トランジスタの製造方法について説明する。 [0079] Next, with reference to FIGS. 20 to 23, a method for producing the MIS type transistor in this embodiment. 20 〜図23は、本実施例におけるMIS型トランジスタの製造工程の特徴的な第1工程〜第4工程を示す断面図である。 20 to 23 are cross-sectional views illustrating a characteristic first to fourth steps of the manufacturing process of a MIS transistor in the present embodiment. 【0080】まず図20を参照して、上記の第1の実施例と同様の工程を経て、絶縁層8までを形成する。 [0080] First, referring to FIG. 20, through the same steps as the first embodiment described above, to form up to the insulating layer 8. 次に、CVD法などを用いて、全面にシリコン窒化膜37 Next, using the CVD method, the entire surface of the silicon nitride film 37
を形成する。 To form. このシリコン窒化膜37に、RIE法などを用いて異方性エッチング処理を施す。 This silicon nitride film 37 is subjected to anisotropic etching using RIE or the like. それにより、第1の開口部7の側壁にシリコン窒化膜37を残余させる。 Thus, to the remainder of the silicon nitride film 37 on the sidewall of the first opening 7. 【0081】次に、CVD法などを用いて、全面にシリコン酸化膜を形成する。 Next, by using a CVD method to form a silicon oxide film on the entire surface. そして、前述の研磨法などによって、表面を平坦化する。 Then, by polishing or the like method described above, the surface is flattened. それにより、図21に示されるように、埋込絶縁層14を形成する。 Thereby, as shown in FIG. 21, to form the buried insulating layer 14. 【0082】次に、図22を参照して、熱リン酸などを用いて、シリコン窒化膜37を除去する。 Next, with reference to FIG. 22, etc. by using hot phosphoric acid to remove the silicon nitride film 37. それにより、 Thereby,
n型不純物拡散層3の一部表面を露出させる第2の開口部38が形成される。 Second opening 38 that exposes a portion of the surface of the n-type impurity diffusion layer 3 is formed. 【0083】次に、図23を参照して、上記の第1の実施例と同様の方法で、n型不純物拡散層3の表面上に、 Next, with reference to FIG. 23, in the same way as in the first embodiment described above, on the surface of the n-type impurity diffusion layer 3,
選択的に、n型シリコンエピタキシャル層9,p型シリコンエピタキシャル層10,n型シリコンエピタキシャル層11を順次形成する。 Selectively, sequentially forming an n-type silicon epitaxial layer 9, p-type silicon epitaxial layer 10, n-type silicon epitaxial layer 11. それ以降は上記の第1の実施例と同様の工程を経て図19に示されるMIS型トランジスタが形成されることになる。 Thereafter will be the MIS transistor shown in FIG. 19 via the first embodiment the same steps described above is formed. 【0084】なお、上記の本実施例においても、上記の第3の実施例の場合と同様に、熱酸化法によって絶縁層8を形成してもよい。 [0084] Also in this embodiment described above, as in the third embodiment described above, an insulating layer may be formed 8 by thermal oxidation. 【0085】(第5実施例) 次に、図24 〜図34を用いて、この発明に基づく第5 [0085] (Fifth Embodiment) Next, with reference to FIGS. 24 to 34, a fifth based on this invention
の実施例について説明する。 It is described in Example. 24は、この発明に基づく第5の実施例の製造方法によって製造された MIS型トランジスタを示す断面図である。 Figure 24 is a sectional view showing a MIS transistor manufactured by the manufacturing method of the fifth embodiment according to the present invention. 【0086】図24を参照して、p型半導体基板1の主表面には溝部が形成され、この溝部内に第1および第2 [0086] With reference to FIG. 24, the main surface of the p-type semiconductor substrate 1 is formed the groove portion, the first and second in this groove
の層間絶縁層21,22が充填される。 Interlayer insulating layers 21 and 22 of the is filled. また、p型半導体基板1の主表面には、第2の開口部36が設けられ、 Further, the main surface of the p-type semiconductor substrate 1, the second opening 36 is provided,
この第2の開口部36内には埋込絶縁層27が形成される。 This is the second in the opening 36 is buried insulating layer 27 is formed. そして、この埋込絶縁層27に沿うp型半導体基板1の主表面に、MIS型トランジスタのソース/ドレイン領域となるn型不純物拡散層26,20とMIS型トランジスタのチャネル領域となるp型不純物拡散層25 Then, the main surface of the p-type semiconductor substrate 1 along the buried insulating layer 27, p-type impurity serving as the source / drain regions become n-type impurity diffusion layers 26, 20. and the channel region of the MIS transistor of the MIS type transistor diffusion layer 25
とが形成される。 Door is formed. そして、p型不純物拡散層25の側面と対向する位置に、p型不純物拡散層25を取囲むように、ゲート電極24が形成される。 Then, at a position facing the side surface of the p-type impurity diffusion layer 25 so as to surround the p-type impurity diffusion layer 25, gate electrode 24 is formed. n型不純物拡散層2 n-type impurity diffusion layer 2
6および埋込絶縁層27上には、配線層28が形成される。 On 6 and the buried insulating layer 27, wiring layer 28 is formed. 本実施例における構造においても、上記の第1の実施例の場合と同様の効果が得られる。 Also in the structure in the present embodiment, the same effect as in the first embodiment described above can be obtained. 【0087】次に、図25 〜図34を用いて、本実施例におけるMIS型トランジスタの製造方法について説明する。 [0087] Next, with reference to FIGS. 25 to 34, a method for producing the MIS type transistor in this embodiment. 25 〜図34は、本実施例におけるMIS型トランジスタの製造工程の第1工程〜第10工程を示す断面図である。 FIGS. 25 to 34 are sectional views showing a first step to the tenth step of the manufacturing process of a MIS transistor in the present embodiment. 【0088】まず図25を参照して、主表面にボロン(B)などのp型不純物が10 16 〜10 17 cm -3程度導入されたp型半導体基板1を準備する。 [0088] First, referring to FIG. 25, to prepare the p-type semiconductor substrate 1, p-type impurity is introduced about 10 16 ~10 17 cm -3 of a main surface such as boron (B). そして、このp Then, this p
型半導体基板1の主表面上に、CVD法およびエッチング技術を用いて、所定形状にパターニングされたシリコン窒化膜30を形成する。 On the main surface of the type semiconductor substrate 1 by CVD and etching technique to form a silicon nitride film 30 patterned into a predetermined shape. このシリコン窒化膜30をマスクとして用いて、p型半導体基板1の主表面をたとえば0.6μm程度エッチングする。 The silicon nitride film 30 used as the mask, the main surface, for example 0.6μm about etching of p-type semiconductor substrate 1. それにより、p型半導体基板1の主表面に第1の溝部31を形成する。 Thereby forming a first groove 31 on the main surface of the p-type semiconductor substrate 1. 【0089】次に、図26を参照して、CVD法などを用いて、0.1μm程度の厚みのシリコン酸化膜を全面に形成する。 [0089] Next, with reference to FIG. 26, by using a CVD method to form a silicon oxide film of 0.1μm thickness of approximately the entire surface. このシリコン酸化膜にRIE法などによって異方性エッチング処理を施す。 Anisotropically etching by RIE or the like on the silicon oxide film. それにより、第1の溝部31の側壁にサイドウォール絶縁層32を形成する。 Thereby forming a sidewall insulating layer 32 on the sidewall of the first groove 31. 【0090】次に、図27を参照して、シリコン窒化膜30およびサイドウォール絶縁層32をマスクとして用いて、p型半導体基板1の主表面をさらに0.3μm程度エッチングする。 [0090] Next, with reference to FIG. 27, using the silicon nitride film 30 and the sidewall insulating layers 32 as a mask, further 0.3μm etched about the main surface of the p-type semiconductor substrate 1. それにより、第1の溝部30と連なる第2の溝部33を形成する。 Thereby forming a second groove 33 continuous with the first groove 30. 次に、イオン注入法および熱拡散法を用いて、p型半導体基板1の主表面における第2の溝部33表面にn型不純物拡散層20を形成する。 Next, by ion implantation and thermal diffusion method to form an n-type impurity diffusion layer 20 in the second groove 33 surface in the main surface of the p-type semiconductor substrate 1. このn型不純物拡散層20の濃度は、好ましくは、 The concentration of the n-type impurity diffusion layer 20 is preferably,
10 19 〜10 20 cm -3程度である。 10 19-10 about 20 cm -3. なお、このときシリコン窒化膜30およびシリコン酸化膜32で覆われている部分には不純物拡散層は形成されない。 The impurity diffusion layer in a portion where the time covered by the silicon nitride film 30 and silicon oxide film 32 is not formed. 【0091】次に、図28を参照して、CVD法などを用いて、p型半導体基板1の主表面上全面に、シリコン酸化膜を形成する。 [0091] Next, with reference to FIG. 28, by using a CVD method, on the whole main surface of the p-type semiconductor substrate 1 to form a silicon oxide film. このシリコン酸化膜にエッチバック処理を施すこにとよって、第2の溝部33を充填する第1の層間絶縁層21を形成する。 By the in this performing etch-back process to the silicon oxide film, a first interlayer insulating layer 21 filling the second groove 33. 【0092】次に、図29を参照して、O 2雰囲気内で900℃の熱処理を施すことによって、第1の溝部31 Next, with reference to FIG. 29, by heat treatment of 900 ° C. in an O 2 atmosphere, the first groove 31
の側壁に絶縁層(熱酸化膜)23を形成する。 Side wall to form an insulating layer (thermal oxide film) 23. この熱酸化膜23がゲート絶縁層となる。 The thermal oxide film 23 becomes the gate insulating layer. 次に、CVD法などを用いて、たとえば不純物の導入された多結晶シリコンなどからなる導電層を全面に形成する。 Next, by using a CVD method to form a conductive layer made of polycrystalline silicon, for example introduced impurities on the entire surface. そして、この導電層24にRIE法などを用いて異方性エッチング処理を施す。 Then, anisotropically etching process by using a RIE method to the conductive layer 24. それにより、絶縁層23表面上にゲート電極24 Thereby, the gate electrode 24 on the insulating layer 23 on the surface
を形成する。 To form. 【0093】このとき、上記のRIEの条件を適切に調整することによって、ゲート電極24の上面の高さを適度に調整する。 [0093] At this time, by appropriately adjusting the conditions of the above RIE, moderately to adjust the height of the upper surface of the gate electrode 24. それにより、後の工程で形成される配線層28とゲート電極24との間の絶縁性を確保する。 Thereby ensuring insulation between the wiring layer 28 and the gate electrode 24 to be formed in a later step. 【0094】次に、図30を参照して、CVD法などを用いて、全面にシリコン酸化膜22を形成する。 [0094] Next, with reference to FIG. 30, by using a CVD method to form a silicon oxide film 22 on the entire surface. そして、エッチバック法あるいは研磨法などによって、シリコン酸化膜22の厚みを減じる。 Then, by such an etch-back method or grinding method, reducing the thickness of the silicon oxide film 22. それにより、シリコン窒化膜30の表面を露出させる。 Thereby exposing the surface of the silicon nitride film 30. 【0095】次に、熱リン酸などを用いてエッチングすることによって、シリコン窒化膜30を除去する。 [0095] Next, by etching using a hot phosphoric acid to remove the silicon nitride film 30. それにより、図31に示されるように、p型半導体基板主表面を部分的に露出させる第3の溝部34を形成する。 Thereby, as shown in FIG. 31, a third groove 34 for exposing the p-type semiconductor substrate main surface partially. そして、Asなどのn型不純物を、第3の溝部34底部において露出するp型半導体基板1の主表面にイオン注入する。 Then, the n-type impurity such as As, is implanted into the p-type semiconductor the main surface of the substrate 1 exposed in the third groove 34 bottom. そして、熱拡散処理を施すことによって、10 19 Then, by applying a thermal diffusion treatment, 10 19
〜10 20 cm -3程度の濃度のn型不純物拡散層26を形成する。 Forming a to 10 20 cm -3 of about concentration of the n-type impurity diffusion layer 26. 【0096】次に、図32を参照して、CVD法およびRIE法を用いて、第3の溝部34の側壁にサイドウォール絶縁層35を形成する。 Next, referring to FIG. 32, by CVD and RIE to form sidewall insulating layers 35 on the side wall of the third groove 34. このサイドウォール絶縁層35の材質は、好ましくは、シリコン酸化膜である。 The material of the sidewall insulating layer 35 is preferably a silicon oxide film. また、このサイドウォール絶縁層35の平面幅は、好ましくは、上記の第1の実施例におけるサイドウォール12 The planar width of the sidewall insulating layer 35 is preferably, sidewalls 12 of the first embodiment of the
の平面幅と等しいものである。 Those flat width equal. 【0097】次に、図33を参照して、上記のサイドウォール絶縁層35および第2の層間絶縁層22をマスクとして用いて、p型半導体基板1の主表面をエッチングする。 [0097] Next, with reference to FIG. 33, using the above sidewall insulating layer 35 and the second interlayer insulating layer 22 as a mask, to etch the major surface of the p-type semiconductor substrate 1. それにより、p型半導体基板1の主表面に、n型不純物拡散層20にまで達する第4の溝部36を形成する。 Thereby, the main surface of the p-type semiconductor substrate 1, to form a fourth groove 36 reaching the n-type impurity diffusion layer 20. 【0098】次に、図34を参照して、上記の第1の実施例の場合と同様の方法で、n型不純物拡散層26上面を露出させかつ第4の溝部36内に埋込絶縁層27を形成する。 [0098] Next, with reference to FIG. 34, in the same manner as with the first embodiment described above, to expose the n-type impurity diffusion layer 26 top surface and the buried insulating layer in the fourth groove 36 27 to the formation. この埋込絶縁層27の材質は、好ましくは、シリコン酸化膜である。 The material of the buried insulating layer 27 is preferably a silicon oxide film. 【0099】その後は、上記の第1の実施例と同様の方法で、WSi 2などからなる配線層28を形成する。 [0099] Thereafter, in the same way as in the first embodiment described above, a wiring layer 28 made of WSi 2. それにより、図24に示されるM IS型トランジスタが形成されることになる。 Thereby, so that the M IS transistors Ru shown in Figure 24 is formed. 【0100】なお、図33に示される工程においては、 [0100] In the step shown in FIG. 33,
サイドウォール絶縁層35をマスクとして用いて第4の溝部36を形成した。 The sidewall insulating layers 35 to form a fourth groove 36 is used as a mask. しかし、上記の第1の実施例の場合と同様に、レジストパターンを形成し、このレジストパターンをマスクとして用いて第4の溝部36を形成してもよい。 However, as in the first embodiment described above, a resist pattern is formed, may be formed a fourth groove 36 by using the resist pattern as a mask. また、本実施例の製造方法によって製造され Further, manufactured by the manufacturing method of this embodiment
MIS型トランジスタの各構成要素の材質は、上記の第1の実施例と対応するものは、上記の第1の実施例の場合と同様の材質を用いることが可能である。 And material of each component of the MIS type transistor, corresponds to the first embodiment described above, it is possible to use the same material as in the first embodiment described above. 【0101】(第6実施例) 次に、図35 〜図37を用いて、この発明に基づく第6 [0102] (Sixth Embodiment) Next, with reference to FIGS. 35 to 37, a sixth based on this invention
の実施例について説明する。 It is described in Example. 35は、この発明に基づく第6の実施例におけるMIS型トランジスタを示す断面図である。 Figure 35 is a sectional view showing a MIS transistor in the sixth embodiment according to the present invention. 【0102】図35を参照して、本実施例においては、 [0102] With reference to FIG. 35, in this embodiment,
第2の層間絶縁層6上に第3の層間絶縁層39が形成され、この第3の層間絶縁層39には、第1の開口部7上に位置する部分にビアホール40が設けられている。 The third interlayer insulating layer 39 is formed on the second interlayer insulating layer 6, in the third interlayer insulating layer 39, a via hole 40 is provided in a portion located on the first opening 7 . このビアホール40の開口幅は、好ましくは、第1の開口部7の開口幅以上の大きさである。 The opening width of the via hole 40 is preferably a more than the opening width of the first opening 7 size. 【0103】また、n型シリコンエピタキシャル層11 [0103] In addition, n-type silicon epitaxial layer 11
の上面と一部側面とが、ビアホール40の底面に突出するようにビアホール40が設けられることが好ましい。 And the top and partial side are preferably hole 40 is provided so as to protrude on the bottom of the via hole 40.
すなわち、ビアホール40の底面はn型シリコンエピタキシャル層11の上面よりも下方に位置することが好ましい。 That is, the bottom surface of the via hole 40 is preferably located below the upper surface of the n-type silicon epitaxial layer 11. そして、このようにビアホール40の底面に突出したn型シリコンエピタキシャル層11の表面を覆うように配線層15が形成される。 The wiring layer 15 is thus formed so as to cover the surface of the n-type silicon epitaxial layer 11 that protrudes on the bottom of the via hole 40. それにより、配線層15 Thereby, the wiring layer 15
とn型シリコンエピタキシャル層11との接触面積を増大させることが可能となる。 It is possible to increase the contact area between the n-type silicon epitaxial layer 11 and. その結果、配線層15とシリコンエピタキシャル層11とのコンタクト抵抗を低減することが可能となる。 As a result, it is possible to reduce the contact resistance between the wiring layer 15 and the silicon epitaxial layer 11. それ以外の構造に関しては図1 Figure with respect to the other of the structure 1
に示されるM IS型トランジスタと同様である。 Is the same as the M IS-type transistor is Ru shown. 【0104】次に、図36および図37を用いて、図 [0104] Next, with reference to FIGS. 36 and 37, FIG. 3
に示されるMIS型トランジスタの製造方法について説明する。 5 production method of the MIS transistor shown in will be described. 36および図37は、本実施例におけるM 36 and 37, M in this embodiment
IS型トランジスタの製造工程の特徴的な第1工程および第2工程を示す断面図である。 It is a sectional view showing a characteristic first and second steps of the manufacturing process of IS-type transistor. 【0105】まず図36を参照して、上記の第1の実施例と同様の工程を経て、埋込絶縁層14までを形成する。 [0105] First, referring to FIG. 36, through the same steps as the first embodiment described above, form up buried insulating layer 14. そして、CVD法などを用いて、シリコン酸化膜などからなる第3の層間絶縁層39を全面に形成する。 Then, by using a CVD method to form the third interlayer insulating layer 39 made of a silicon oxide film on the entire surface. 【0106】次に、図37を参照して、第1の開口部7 [0106] Next, with reference to FIG. 37, the first opening 7
上に位置する第3の層間絶縁層39にエッチング処理を施すことによってビアホール40を形成する。 Forming a via hole 40 by performing an etching treatment in the third interlayer insulating layer 39 located above. このとき、ビアホール40の形成位置は、図37に示されるように、第1の開口部7の形成位置と多少ずれても構わない。 At this time, the formation position of the via hole 40, as shown in FIG. 37, may be slightly shifted with the formation position of the first opening 7. それは、上述のように、ビアホール40の底面がn It is, as mentioned above, the bottom surface of the via hole 40 is n
型シリコンエピタキシャル層11の上面よりも下方に位置するように形成されるため、後の工程で形成される配線層15とn型シリコンエピタキシャル層11の表面との接触面積が多く確保できるからである。 This is because since it is formed so as to be positioned below the upper surface of -type silicon epitaxial layer 11, the contact area between the post of the wiring layer 15 formed in step and the n-type silicon epitaxial layer 11 surface can be secured more . また、ビアホール40の開口幅は第1の開口部7の開口幅よりも大きいものであってもよい。 Also, the opening width of the via hole 40 may be larger than the opening width of the first opening 7. 以上のことより、ビアホール4 From the above, the via-hole 4
0の形成は容易なものとなる。 Formation of 0 becomes easy. 【0107】それ以降は、上記の第1の実施例と同様の方法で、WSi 2などの導電性材料からなる配線層15 [0107] thereafter, in the same way as in the first embodiment described above, the wiring layer 15 made of a conductive material such as WSi 2
を形成する。 To form. 以上の工程を経て、図35に示されるMI Through the above steps, MI shown in FIG. 35
S型トランジスタが形成されることになる。 So that the S-type transistor is formed. 【0108】(第7実施例) 次に、図38 〜図42を用いて、この発明に基づく第7 [0108] (Seventh Embodiment) Next, with reference to FIGS. 38 to 42, a seventh based on this invention
の実施例について説明する。 It is described in Example. 38は、この発明に基づく第7の実施例の製造方法によって製造された MIS型トランジスタを示す断面図である。 Figure 38 is a sectional view showing a second 7 MIS transistor manufactured by the manufacturing method of the embodiment of which is based on the present invention. 【0109】まず図38を参照して、本実施例の製造方 [0109] First, referring to FIG. 38, the production side of the embodiment
法によって製造されたMIS型トランジスタにおいては、1つの第1の開口部7c内に、n型シリコンエピタキシャル層9,11と、p型シリコンエピタキシャル層10と、配線層15とが形成されている。 In MIS-type transistors fabricated by law, in one first opening 7c, and n-type silicon epitaxial layer 9 and 11, a p-type silicon epitaxial layer 10, and the wiring layer 15 is formed. それにより、 Thereby,
結果として、n型シリコンエピタキシャル層11の厚みが、ゲート電極5上に位置する第2の層間絶縁層6の厚みよりも小さくなる。 As a result, the thickness of the n-type silicon epitaxial layer 11 is smaller than the thickness of the second interlayer insulating layer 6 located over the gate electrode 5. このn型シリコンエピタキシャル層11の比抵抗は、金属シリサイド層や金属層などの比抵抗よりも著しく大きい。 Specific resistance of the n-type silicon epitaxial layer 11 is significantly greater than the specific resistance of a metal silicide layer or a metal layer. したがって、n型シリコンエピタキシャル層11の厚みを小さくすることによって、 Therefore, by reducing the thickness of the n-type silicon epitaxial layer 11,
MIS型トランジスタの寄生抵抗を低減することが可能となる。 It is possible to reduce the parasitic resistance of the MIS-type transistor. すなわち、高性能なMIS型トランジスタが得られることになる。 That is, the high-performance MIS transistor can be obtained. 好ましくは、n型シリコンエピタキシャル層11の厚みは、0.2μm程度である。 Preferably, the thickness of the n-type silicon epitaxial layer 11 is about 0.2 [mu] m. それ以外の構造に関しては図1に示される第1の実施例におけるMIS型トランジスタと同様である。 It is similar to the MIS type transistor in the first embodiment shown in FIG. 1 for the other structure. 【0110】次に、図39 〜図42を用いて、本実施例におけるMIS型トランジスタの製造方法について説明する。 [0110] Next, with reference to FIGS. 39 to 42, a method for producing the MIS type transistor in this embodiment. 39 〜図42は、本実施例におけるMIS型トランジスタの製造方法の特徴的な第1工程〜第4工程を示す断面図である。 FIGS. 39 to 42 are cross-sectional views illustrating a characteristic first to fourth steps of the manufacturing method of the MIS transistor in the present embodiment. 【0111】まず図39を参照して、上記の第1の実施例と同様の工程を経て第2の層間絶縁層6までを形成する。 [0111] First, referring to FIG. 39, to form up to the second interlayer insulating layer 6 through the same steps as the first embodiment described above. そして、この第2の層間絶縁層6上に、CVD法などを用いて、シリコン窒化膜41を形成する。 Then, on the second interlayer insulating layer 6, by using a CVD method to form a silicon nitride film 41. 【0112】次に、図40を参照して、上記の第1の実施例と同様にエッチング技術を用いて、n型不純物拡散層3の表面にまで達する第1の開口部7cを形成する。 [0112] Next, with reference to FIG. 40, similarly using etching technology in the first embodiment described above, to form a first opening 7c to reach the surface of the n-type impurity diffusion layer 3.
次に、上記の第1の実施例と同様の方法で、第1の開口部7cの側壁に絶縁層8を形成し、n型不純物拡散層3 Then, in the same way as the first embodiment described above, the sidewall of the first opening 7c to form an insulating layer 8, n-type impurity diffusion layer 3
表面上にn型シリコンエピタキシャル層9,p型シリコンエピタキシャル層10,n型シリコンエピタキシャル層11を順次形成する。 Sequentially forming an n-type silicon epitaxial layer 9, p-type silicon epitaxial layer 10, n-type silicon epitaxial layer 11 on the surface. 【0113】このとき、n型シリコンエピタキシャル層11の上面が、第2の層間絶縁層6の表面よりも十分に低くなるようにする。 [0113] At this time, the upper surface of the n-type silicon epitaxial layer 11 is set to be sufficiently lower than the surface of the second interlayer insulating layer 6. たとえば、n型シリコンエピタキシャル層11の上面が、第2の層間絶縁層6の上面よりも約1μm程度低くなるように、第2の層間絶縁層6およびn型シリコンエピタキシャル層11の厚みを決定することが好ましい。 For example, the upper surface of the n-type silicon epitaxial layer 11, so that approximately 1μm about lower than the upper surface of the second interlayer insulating layer 6, to determine the thickness of the second interlayer insulating layer 6 and the n-type silicon epitaxial layer 11 it is preferable. 【0114】そして、上記の第1の実施例と同様の方法で、n型シリコンエピタキシャル層11上面上にサイドウォール絶縁層12を形成する。 [0114] Then, in the same way as in the first embodiment described above, to form the sidewall insulating layer 12 to n-type silicon epitaxial layer 11 on the upper surface. そして、第1の開口部7c内を充填しかつシリコン窒化膜41を覆うように、 Then, filling the first opening 7c and to cover the silicon nitride film 41,
CVD法などを用いて、シリコン酸化膜などからなる絶縁層42を形成する。 By using a CVD method to form an insulating layer 42 made of a silicon oxide film. 【0115】次に、図41を参照して、絶縁層44にエッチバック処理を施すことによって、シリコン窒化膜4 [0115] Next, with reference to FIG. 41, by applying an etch-back process the insulating layer 44, the silicon nitride film 4
1の表面を露出させる。 Exposing the first surface. このとき、第1の開口部7cは絶縁層42によって充填されている。 At this time, the first opening 7c is filled with the insulating layer 42. 【0116】次に、図42を参照して、シリコン窒化膜41をマスクとして用いて、さらに絶縁層42にエッチング処理を施す。 [0116] Next, with reference to FIG. 42, using the silicon nitride film 41 as a mask, further perform etching the insulating layer 42. それにより、n型シリコンエピタキシャル層11の上面を露出させる。 Thereby exposing the upper surface of the n-type silicon epitaxial layer 11. その結果、埋込絶縁層14が形成される。 As a result, the buried insulating layer 14 is formed. このとき、シリコン窒化膜41を有することによって、第2の層間絶縁層6の厚みが減じられない。 At this time, by having the silicon nitride film 41, it is not reduced the thickness of the second interlayer insulating layer 6. それにより、後の工程で形成される配線層15 Thus, after the wiring layer is a formed in step 15
とゲート電極5との間の絶縁性を確実に確保することが可能となる。 It is possible to reliably ensure the insulation between the gate electrode 5. 【0117】その後、熱リン酸などを用いて、シリコン窒化膜41を除去する。 [0117] Then, like using hot phosphoric acid to remove the silicon nitride film 41. そして、CVD法あるいはスパッタリング法と、写真製版技術と、エッチング技術とを用いて、上記の第1の実施例の場合と同様の材質からなる配線層15を形成する。 Then, to form a CVD method or a sputtering method, a photolithography, by using the etching technique, a wiring layer 15 made of the same material as in the first embodiment described above. 以上の工程を経て図38に示されるM IS型トランジスタが形成されることになる。 So that the M IS-type transistor is Ru shown in Figure 38 is formed through the above steps. 【0118】 【発明の効果】以上説明したように、この発明によれば、MIS型トランジスタのソース/ドレイン領域となる第1および第3の半導体層と、MIS型トランジスタのチャネル領域となる第2半導体層とを半導体基板の主表面と垂直方向、すなわち縦方向に積層している。 [0118] As has been described in the foregoing, according to the present invention, the first and third semiconductor layers serving as source / drain regions of the MIS transistor, the second to be the channel region of the MIS type transistor and stacking a semiconductor layer main surface perpendicular direction of the semiconductor substrate, i.e. in the longitudinal direction. それにより、MIS型トランジスタの高集積化が可能となる。 It enables high integration of the MIS type transistor. それに加え、ゲート電極から所定間隔をあけた位置における第2半導体層内部に絶縁層が形成される。 Additionally, the second semiconductor layer inside the insulating layer at a position spaced a predetermined distance from the gate electrode is formed. それにより、MIS型トランジスタのゲート電極から離れた位置にpn接合が形成され容量が発生することを効果的に阻止することが可能となる。 Thereby, it is possible to effectively prevent the capacity pn junction is formed at a position distant from the gate electrode of the MIS type transistor is produced. それにより、サブスレッショルド特性などのトランジスタ特性が向上した高性能なMIS型トランジスタが得られる。 Thereby, high performance MIS transistor with improved transistor characteristics such as subthreshold characteristics can be obtained. 以上のことより、 From the above,
この発明によれば、高集積化かつ高性能化が可能となるMIS型トランジスタが得られることになる。 According to the invention, so that the MIS transistor high integration and high performance can be achieved can be obtained.

【図面の簡単な説明】 【図1】この発明の第1の実施例の製造方法によって製 BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] manufacturing by the manufacturing method of the first embodiment of the inventions
造された MIS型トランジスタを示す断面図である。 Is a sectional view showing a concrete has been MIS transistor. 【図2】この発明に基づく第1の実施例の製造方法にお<br>ける第 1工程を示す断面図である。 2 is a sectional view showing the first embodiment first step that you <br> only to the production method of which is based on the present invention. 【図3】この発明に基づく第1の実施例の製造方法にお<br>ける第 2工程を示す断面図である。 3 is a cross-sectional view showing a contact <br> only that second step in the production method of the first embodiment according to the present invention. 【図4】この発明に基づく第1の実施例の製造方法にお<br>ける第 3工程を示す断面図である。 4 is a cross-sectional view showing a third step that you <br> only to the manufacturing method of the first embodiment according to the present invention. 【図5】この発明に基づく第1の実施例の製造方法にお<br>ける第 4工程を示す断面図である。 5 is a sectional view showing a fourth step that you <br> only to the manufacturing method of the first embodiment according to the present invention. 【図6】この発明に基づく第1の実施例の製造方法にお<br>ける第 5工程を示す断面図である。 6 is a sectional view showing a first embodiment fifth step that you <br> only to the production method of which is based on the present invention. 【図7】この発明に基づく第1の実施例の製造方法にお<br>ける第 6工程を示す断面図である。 7 is a sectional view showing a sixth step that you <br> only to the manufacturing method of the first embodiment according to the present invention. 【図8】この発明に基づく第1の実施例の製造方法にお<br>ける第 7工程を示す断面図である。 8 is a sectional view showing a first embodiment seventh step that you <br> only to the production method of which is based on the present invention. 【図9】この発明に基づく第1の実施例の製造方法にお<br>ける第 8工程を示す断面図である。 9 is a sectional view showing a first embodiment eighth step that you <br> only to the production method of which is based on the present invention. 【図10】この発明に基づく第1の実施例の製造方法に<br>おける第 9工程を示す断面図である。 10 is a cross-sectional view showing a ninth step that put <br> to the manufacturing method of the first embodiment according to the present invention. 【図11】図1に示されるM IS型トランジスタの変形例を示す断面図である。 11 is a sectional view showing a modification of the M IS transistors Ru shown in Figure 1. 【図12】 この発明に基づく第2の実施例の製造方法に [12] the production method of the second embodiment according to the present invention
よって製造されたMIS型トランジスタを示す断面図で Therefore a sectional view showing a fabricated MIS transistor
ある。 is there. 【図13】 この発明の第2の実施例の製造方法における In [13] the production method of the second embodiment of the present invention
特徴的な第1工程を示す断面図である。 It is a sectional view showing a characteristic first step. 【図14】 この発明の第2の実施例の製造方法における In [14] the production method of the second embodiment of the present invention
特徴的な第2工程を示す断面図である。 It is a sectional view showing a characteristic second step. 【図15】 この発明の第2の実施例の製造方法における In [15] the production method of the second embodiment of the present invention
特徴的な第3工程を示す断面図である。 It is a sectional view showing a characteristic third step. 【図16】 この発明に基づく第2の実施例の製造方法の [16] the production method of the second embodiment according to the present invention
変形例を示す断面図である。 It is a sectional view showing a modified example. 【図17】 この発明に基づく第3の実施例の製造方法に [17] the production method of the third embodiment according to the present invention
おける特徴的な第1工程を示す断面図である。 It is a sectional view showing a characteristic first step of definitive. 【図18】 この発明に基づく第3の実施例の製造方法に [18] the production method of the third embodiment according to the present invention
おける特徴的な第2工程を示す断面図である。 It is a sectional view showing a characteristic second step of definitive. 【図19】 この発明に基づく第4の実施例の製造方法に [19] the production method of the fourth embodiment according to the present invention
よって製造されたMIS型トランジスタを示す断面図で Therefore a sectional view showing a fabricated MIS transistor
ある。 is there. 【図20】 この発明に基づく第4の実施例の製造方法に [20] the production method of the fourth embodiment according to the present invention
おける特徴的な第1工程を示す断面図である。 It is a sectional view showing a characteristic first step of definitive. 【図21】 この発明に基づく第4の実施例の製造方法に [21] the production method of the fourth embodiment according to the present invention
おける特徴的な第2工程を示す断面図である。 It is a sectional view showing a characteristic second step of definitive. 【図22】 この発明に基づく第4の実施例の製造方法に [22] the production method of the fourth embodiment according to the present invention
おける特徴的な第3工程を示す断面図である。 It is a sectional view showing a characteristic third step of definitive. 【図23】 この発明に基づく第4の実施例の製造方法に [23] the production method of the fourth embodiment according to the present invention
おける特徴的な第4工程を示す断面図である。 It is a sectional view showing a characteristic fourth step definitive. 【図24】 この発明に基づく第5の実施例の製造方法に [24] the production method of the fifth embodiment according to the present invention
よって製造されたMIS型トランジスタを示す断面図で Therefore a sectional view showing a fabricated MIS transistor
ある。 is there. 【図25】 この発明に基づく第5の実施例の製造方法の [Figure 25] the production method of the fifth embodiment according to the present invention
第1工程を示す断面図である。 It is a cross-sectional view showing a first step. 【図26】 この発明に基づく第5の実施例の製造方法の [Figure 26] the production method of the fifth embodiment according to the present invention
第2工程を示す断面図である。 It is a cross-sectional view showing a second step. 【図27】 この発明に基づく第5の実施例の製造方法の [27] the production method of the fifth embodiment according to the present invention
第3工程を示す断面図である。 It is a cross-sectional view showing a third step. 【図28】 この発明に基づく第5の実施例の製造方法の [Figure 28] the production method of the fifth embodiment according to the present invention
第4工程を示す断面図である。 It is a cross-sectional view illustrating a fourth step. 【図29】 この発明に基づく第5の実施例の製造方法の [29] the production method of the fifth embodiment according to the present invention
第5工程を示す断面図である。 It is a cross-sectional view showing a fifth step. 【図30】 この発明に基づく第5の実施例の製造方法の [Figure 30] the production method of the fifth embodiment according to the present invention
第6工程を示す断面図である。 It is a cross-sectional view showing a sixth step. 【図31】 この発明に基づく第5の実施例の製造方法の [Figure 31] the production method of the fifth embodiment according to the present invention
第7工程を示す断面図である。 It is a cross-sectional view showing a seventh step. 【図32】 この発明に基づく第5の実施例の製造方法の [Figure 32] the production method of the fifth embodiment according to the present invention
第8工程を示す断面図である。 It is a cross-sectional view showing an eighth step. 【図33】 この発明に基づく第5の実施例の製造方法の [Figure 33] the production method of the fifth embodiment according to the present invention
第9工程を示す断面図である。 It is a cross-sectional view showing a ninth step. 【図34】 この発明に基づく第5の実施例の製造方法の [Figure 34] the production method of the fifth embodiment according to the present invention
第10工程を示す断面図である。 It is a cross-sectional view illustrating a tenth step. 【図35】 この発明に基づく第6の実施例におけるMI [Figure 35] MI in the sixth embodiment according to the present invention
S型トランジスタを示す断面図である。 It is a sectional view showing a S-type transistor. 【図36】 この発明に基づく第6の実施例におけるMI [Figure 36] MI in the sixth embodiment according to the present invention
S型トランジスタの製造方法の特徴的な第1工程を示す It shows a characteristic first step of the method for manufacturing S-type transistor
断面図である。 It is a cross-sectional view. 【図37】 この発明に基づく第6の実施例におけるMI [Figure 37] MI in the sixth embodiment according to the present invention
S型トランジスタの製造方法の特徴的な第2工程を示す It shows a characteristic second step of the manufacturing method of the S-type transistor
断面図である。 It is a cross-sectional view. 【図38】 この発明に基づく第7の実施例の製造方法に [38] the production method of the seventh embodiment of the present invention
よって製造されたMIS型トランジスタを示す断面図で Therefore a sectional view showing a fabricated MIS transistor
ある。 is there. 【図39】 この発明に基づく第7の実施例の製造方法の [Figure 39] the production method of the seventh embodiment of the present invention
特徴的な第1工程を示す断面図である。 It is a sectional view showing a characteristic first step. 【図40】 この発明に基づく第7の実施例の製造方法の [Figure 40] the production method of the seventh embodiment of the present invention
特徴的な第2工程を示す断面図である。 It is a sectional view showing a characteristic second step. 【図41】 この発明に基づく第7の実施例の製造方法の [Figure 41] the production method of the seventh embodiment of the present invention
特徴的な第3工程を示す断面図である。 It is a sectional view showing a characteristic third step. 【図42】 この発明に基づく第7の実施例の製造方法の [Figure 42] the production method of the seventh embodiment of the present invention
特徴的な第4工程を示す断面図である。 It is a sectional view showing a characteristic fourth step. 【図43】 トランジスタを高性能化するための従来の一 FIG. 43 is a conventional one for the performance of the transistor
手法を示す断面図である。 It is a sectional view showing a technique. 【図44】 トランジスタを高集積化するための従来の一 [Figure 44] One conventional for high integration of transistors
手法を示す断面図である。 It is a sectional view showing a technique. 【符号の説明】 1 p型半導体基板2 素子分離絶縁層3,20,26 n型不純物拡散層4,21 第1の層間絶縁層5,24 ゲート電極6,22 第2の層間絶縁層7,7a,7b,7c 第1の開口部8,13,23,42 絶縁層9,11 n型シリコンエピタキシャル層10 p型シリコンエピタキシャル層12,32,35 サイドウォール絶縁層14,27 埋込絶縁層15,28 配線層16 第2の開口部 [EXPLANATION OF SYMBOLS] 1 p-type semiconductor substrate 2 the element isolation insulating layer 3,20,26 n-type impurity diffusion layers 4 and 21 the first interlayer insulating layer 5 and 24 gate electrode 6 and 22 second interlayer insulating layer 7, 7a, 7b, 7c first opening 8,13,23,42 insulating layer 9, 11 n-type silicon epitaxial layer 10 p-type silicon epitaxial layer 12,32,35 sidewall insulating layers 14 and 27 embedded insulating layer 15 , 28 wiring layer 16 second opening

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−88860(JP,A) 特開 昭62−45058(JP,A) 特開 昭61−292371(JP,A) 特開 昭59−218776(JP,A) 特開 昭55−148438(JP,A) 特開 平6−77432(JP,A) 特開 平5−259449(JP,A) 特開 平3−280437(JP,A) 特開 平3−274762(JP,A) 特開 平2−100358(JP,A) 特開 平2−94477(JP,A) 特開 平2−26066(JP,A) 特開 平1−298760(JP,A) 特開 平1−241171(JP,A) (58)調査した分野(Int.Cl. 7 ,DB名) H01L 29/78 H01L 21/336 H01L 27/108 ────────────────────────────────────────────────── ─── of the front page continued (56) reference Patent Sho 63-88860 (JP, a) JP Akira 62-45058 (JP, a) JP Akira 61-292371 (JP, a) JP Akira 59- 218776 (JP, A) JP Akira 55-148438 (JP, A) Patent Rights 6-77432 (JP, A) Patent Rights 5-259449 (JP, A) Patent Rights 3-280437 (JP, A) Patent Rights 3-274762 (JP, A) Patent Rights 2-100358 (JP, A) Patent Rights 2-94477 (JP, A) Patent Rights 2-26066 (JP, A) Patent Rights 1-298760 (JP, a) JP flat 1-241171 (JP, a) (58 ) investigated the field (Int.Cl. 7, DB name) H01L 29/78 H01L 21/336 H01L 27/108

Claims (1)

  1. (57)【特許請求の範囲】 【請求項1】 主表面を有する第1導電型の半導体基板 (57) [Claims] 1. A first conductivity type semiconductor substrate having a main surface
    と、 前記半導体基板の主表面に形成された第2導電型の不純 If, impure of the second conductivity type formed on the main surface of said semiconductor substrate
    物拡散層と、 前記半導体基板の主表面上に形成され、前記不純物拡散 And objects diffusion layer, formed on the main surface of the semiconductor substrate, the impurity diffusion
    層の一部表面にまで達する開口を有する第1の絶縁層 A first insulating layer having an opening reaching a portion of the surface of the layer
    と、 前記不純物拡散層の一部表面上に形成された第2導電型 When the second conductivity type formed on the portion of the surface of the impurity diffusion layer
    の第1半導体層と、 前記第1半導体層上面上に形成された第1導電型の第2 A first semiconductor layer of a second first conductivity type formed in said first semiconductor layer on the upper surface
    半導体層と、 前記第2半導体層上面上に形成された第2導電型の第3 A semiconductor layer, a third second conductivity type formed in said second semiconductor layer on the upper surface
    半導体層と、を備え、 前記第2半導体層内部には、前記開口の深さ方向に前記 Includes a semiconductor layer, and wherein the inner second semiconductor layer, wherein a depth direction of the opening
    第2半導体層を貫通する孔が設けられ、 前記孔内に埋込まれた第2の絶縁層と、 前記第2半導体層側面と対向する位置に第3の絶縁層を Hole is provided penetrating the second semiconductor layer, a second insulating layer embedded in the hole, the third insulating layer at a position opposed to the second semiconductor layer side
    介在して形成されたゲート電極と、 前記第3半導体層に接続された導電層とをさらに備え、 前記孔は、前記第3半導体層をも前記開口の深さ方向に Interposed a gate electrode formed by the third further comprising a semiconductor layer connected to the conductive layer, wherein the hole is in the depth direction of the third said aperture also a semiconductor layer
    貫通し、 前記第3半導体層の上面と一部側面とは、前記第2の絶 Penetrating said The third semiconductor layer top surface and partially side, the second insulation
    縁層上面から突出し、 前記導電層は、前記第3の半導体層の上面と一部側面と Protrude from the edge layer top surface, the conductive layer, an upper surface and a partial side of the third semiconductor layer
    を覆うように形成される、 MIS型トランジスタ。 The formed to cover, MIS-type transistor. 【請求項2】 前記第2半導体層は、Si 1-x Ge x (0 Wherein said second semiconductor layer, Si 1-x Ge x ( 0
    ≦x≦1)からなる、請求項1に記載のMIS型トランジスタ。 ≦ x ≦ 1) consisting, MIS transistor according to claim 1. 【請求項3】 前記第1半導体層と前記不純物拡散層とのコンタクト部を除く前記不純物拡散層表面には、金属シリサイド層が形成された、請求項に記載のMIS型トランジスタ。 Wherein said the said impurity diffusion layer surface except for the contact portion between the first semiconductor layer and the impurity diffusion layer, the metal silicide layer is formed, MIS transistor according to claim 1. 【請求項4】 第1導電型の半導体基板の主表面の所定領域に第2導電型の不純物拡散層を形成する工程と、 前記不純物拡散層表面上に第1の絶縁層,所定形状にパターニングされた第1の導電層および第2の絶縁層を順次形成する工程と、 前記第1の絶縁層,前記第1の導電層および前記第2の絶縁層を部分的に貫通し前記不純物拡散層の一部表面を露出させる第1の開口部を形成する工程と、 前記第1の開口部内に露出する前記第1の導電層の表面上に第3の絶縁層を構成する工程と、 露出した前記不純物拡散層の一部表面上に、第2導電型の第1半導体層,第1導電型の第2半導体層および第2 4. A process for forming an impurity diffusion layer of the second conductivity type in a predetermined region of the main surface of a first conductivity type semiconductor substrate, a first insulating layer on the impurity diffusion layer on the surface, patterned to a predetermined shape step and the first insulating layer, wherein the first conductive layer and the second insulating layer partially through to the impurity diffusion layer first conductive layer and the second insulating layer are sequentially formed which is forming a first opening exposing a portion of the surface of the steps of forming a third insulating layer on the first surface of the first conductive layer exposed in the opening, it is exposed on part of the surface of the impurity diffusion layer, a first semiconductor layer of a second conductivity type, a second semiconductor layer of a first conductivity type and a second
    導電型の第3半導体層を、前記第3半導体層の上面が前記第2の絶縁層の上面よりも低くなるように、順次形成する工程と、 前記第3半導体層上に位置する前記第1の開口部の側壁に第1のサイドウォール絶縁層を形成する工程と、 前記第1のサイドウォール絶縁層をマスクとして用いて前記第2および第3の半導体層を部分的に貫通する第2 The conductivity type third semiconductor layer of the third as the upper surface of the semiconductor layer is lower than the upper surface of the second insulating layer, a step of sequentially forming, the first located in the third semiconductor layer 1 forming a first sidewall insulating layer on the sidewall of the opening of the second partially through said second and third semiconductor layer using said first side wall insulating layer as a mask
    の開口部を形成する工程と、 前記第2の開口部内を充填しかつ前記第2の絶縁層を覆うように第4の絶縁層を形成する工程と、 前記第4の絶縁層および前記第1のサイドウォール絶縁層の厚みを減じることによって、前記第3半導体層の上面を露出させかつ前記第2の開口部内に前記第4の絶縁層を残余させる工程と、 前記第3の半導体層上面上に第2の導電層を形成する工程と、を備えたMIS型トランジスタの製造方法。 Forming an opening in a step of forming a fourth insulating layer so as to fill the second opening portion and covers the second insulating layer, the fourth insulating layer and the first of by reducing the thickness of the sidewall insulating layer, and the step of remaining said third to expose the upper surface of the semiconductor layer and the fourth insulating layer within said second opening, said third semiconductor layer on the upper surface method for producing a MIS transistor having a step, the forming a second conductive layer. 【請求項5】 前記第3の絶縁層の形成工程は、 前記第1の開口部内表面を熱酸化することによって前記第1の導電層の表面に酸化膜を形成する工程と、 前記熱酸化によって前記不純物拡散層表面に形成された酸化膜を除去する工程と、を含む、請求項に記載のM 5. The step of forming the third insulating layer includes the steps of forming an oxide film on the surface of the first conductive layer by thermally oxidizing the first opening surface, by the thermal oxidation and a step of removing the oxide film formed on the impurity diffusion layer surface, M according to claim 4
    IS型トランジスタの製造方法。 Method of manufacturing the IS-type transistor. 【請求項6】 前記第2の導電層の形成工程は、 前記第3半導体層,前記第4の絶縁層および前記第2の絶縁層を覆うように第5の絶縁層を形成する工程と、 前記第1の開口部上に位置する前記第5の絶縁層にビアホールを形成し、前記第3の半導体層上面と一部側面とを前記ビアホール内に露出させる工程と、 前記ビアホール内に露出した前記第3の半導体層の上面と一部側面とを覆うように前記第2の導電層を形成する工程と、を含む、請求項に記載のMIS型トランジスタの製造方法。 Forming process according to claim 6, wherein said second conductive layer, and forming the third semiconductor layer, the fourth insulating layer and the insulating layer of the fifth to cover the second insulating layer, a via hole was formed in the insulating layer of the fifth positioned in the first opening on, to expose said third semiconductor layer top and partial side of in the via hole, exposed in the via hole and forming a second conductive layer to cover the top surface and a partial side of the third semiconductor layer, the manufacturing method of the MIS type transistor according to claim 4. 【請求項7】 前記第2の絶縁層と前記第4の絶縁層との間には前記第4の絶縁層と材質の異なる第5の絶縁層が形成され、 前記第1の絶縁層,前記第1の導電層および前記第2の絶縁層の形成工程は、前記第2の絶縁層上に前記第5の絶縁層を形成する工程を含み、 前記第1の開口部形成工程は、前記第5の絶縁層をも部分的に貫通するように前記第1の開口部を形成する工程を含み、 前記第4の絶縁層および前記第1のサイドウォール絶縁層の厚みを減じる工程は、 前記第4の絶縁層にエッチング処理を施すことによって前記第5の絶縁層表面を露出させる工程と、 前記第5の絶縁層をマスクとして用いて前記第4の絶縁層にエッチング処理を施すことによって、前記第3半導体層の上面を露出させかつ前記第2の開口部内に前記第4 7. A fifth insulating layer having different said fourth insulating layer and the material is between said second insulating layer and the fourth insulating layer is formed, the first insulating layer, the step of forming the first conductive layer and the second insulating layer includes the step of forming the fifth insulating layer on the second insulating layer, said first opening forming step, the first the fifth insulating layer to be partially through comprises a first step of forming an opening, the fourth insulating layer and the step of reducing the thickness of the first sidewall insulating layer, said first 4 thereby exposing the fifth insulating layer surface by an etching process performed on the insulating layer by performing an etching process on said fourth insulating layer using the insulating layer of the fifth as a mask, the wherein the third to expose the upper surface of the semiconductor layer and the second in the opening 4 絶縁層を残余させる工程と、を含む、請求項に記載のMIS型トランジスタの製造方法。 Comprising a step of residual insulating layer, a method for producing a MIS transistor according to claim 4. 【請求項8】 第1導電型の半導体基板の主表面上に所定形状にパターニングされた第1の絶縁層を形成する工程と、 前記第1の絶縁層をマスクとして用いて前記半導体基板の主表面に異方性エッチング処理を施すことによって、 8. The main of the semiconductor substrate by using a step of forming a first insulating layer patterned in a predetermined shape on a main surface of a first conductivity type semiconductor substrate, the first insulating layer as a mask by performing anisotropic etching on the surface,
    第1の溝部を形成する工程と、 前記第1の溝部の側壁に第1のサイドウォール絶縁層を形成する工程と、 前記第1の絶縁層および前記第1のサイドウォール絶縁層をマスクとして用いて前記第1の溝部底面に異方性エッチング処理を施すことによって、前記第1の溝部と連なる第2の溝部を形成する工程と、 前記第1の絶縁層および前記第1のサイドウォール絶縁層をマスクとして用いて前記第2の溝部表面に第2導電型の不純物を導入することによって、第1の不純物拡散層を形成する工程と、 前記第2の溝部および前記第1のサイドウォール絶縁層を覆うように第2の絶縁層を形成し、前記第2の絶縁層をエッチバックすることによって前記第1のサイドウォール絶縁層をも除去するとともに前記第2の溝部内に前記第2の絶縁層を残 Forming a first groove, using a step of forming a first sidewall insulation layer on the first side wall of the groove, said first insulating layer and the first sidewall insulating layer as a mask by anisotropically etching the first groove bottom Te, and forming a second groove communicating with said first groove, said first insulating layer and the first sidewall insulating layer by introducing a second conductivity type impurity into said second groove surface using as a mask to form a first impurity diffusion layer, said second groove portion and said first side wall insulating layer the second insulating layer is formed to cover the second insulating said second groove portion along with also removing the first sidewall insulating layer by etching back the second insulating layer the remaining layers 余させる工程と、 前記第1の溝部側壁表面上に第3の絶縁層と第1の導電層とを順次形成する工程と、 前記第2の絶縁層を覆い前記第1の絶縁層上面を露出させるように第4の絶縁層を形成する工程と、 前記第1の絶縁層を除去することによって、前記半導体基板の主表面を選択的に露出させる第3の溝部を形成する工程と、 露出した前記半導体基板の主表面に第2導電型の不純物を導入することによって第2の不純物拡散層を形成する工程と、 前記第3の溝部側壁に第2のサイドウォール絶縁層を形成し、前記第2のサイドウォール絶縁層および前記第4 Exposure a step of Yosa, sequentially forming a third insulating layer and a first conductive layer on the first groove sidewall surface, said first insulating layer upper surface covers the second insulating layer forming a fourth insulating layer so as to, by removing the first insulating layer, forming a third groove for selectively exposing the main surface of said semiconductor substrate and exposed wherein the step of forming a second impurity diffusion layer by introducing a second conductivity type impurity into the main surface of the semiconductor substrate, a second sidewall insulating layer is formed on the third groove sidewall, said first second side wall insulating layer and the fourth
    の絶縁層をマスクとして用いて前記半導体基板の主表面をエッチングすることによって前記第1の不純物拡散層に達する第4の溝部を形成する工程と、 前記第4の溝部内を充填しかつ前記第2のサイドウォール絶縁層を覆うように第5の絶縁層を形成する工程と、 前記第5の絶縁層および前記第2のサイドウォール絶縁層の厚みを減じることによって、前記第3半導体層上面を露出させかつ前記第4の溝部内に前記第5の絶縁層を残余させる工程と、 前記第3の半導体層上面上に第2の導電層を形成する工程と、を備えたMIS型トランジスタの製造方法。 Of forming a groove of the fourth reaching the first impurity diffusion layer by etching the main surface of said semiconductor substrate with an insulating layer as a mask, filling the fourth groove portion and the second forming a fifth insulating layer to cover the second side wall insulating layer, by reducing the thickness of the fifth insulating layer and the second side wall insulating layer, said third semiconductor layer top surface a step of residual said fifth insulating layer on the exposed allowed and the fourth groove portion, fabrication of the MIS type transistor including a step of forming a second conductive layer on said third semiconductor layer on the top surface Method. 【請求項9】 第1導電型の半導体基板の主表面の所定領域に第2導電型の不純物拡散層を形成する工程と、 前記不純物拡散層表面上に第1の絶縁層,所定形状にパターニングされた第1の導電層および第2の絶縁層を順次形成する工程と、 前記第1の絶縁層,前記第1の導電層および前記第2の絶縁層を部分的に貫通し前記不純物拡散層の一部表面を露出させる第1の開口部を形成する工程と、 前記第1の開口部の側壁表面上に第3と第4の絶縁層を順次形成する工程と、 前記第3と第4の絶縁層によって取囲まれた前記第1の開口部内に第5の絶縁層を埋込む工程と、 前記第4の絶縁層を除去することによって前記不純物拡散層の一部表面を露出させる工程と、 露出した前記不純物拡散層の一部表面上に、第2導電型の第1半導体層, 9. A process for forming an impurity diffusion layer of the second conductivity type in a predetermined region of the main surface of a first conductivity type semiconductor substrate, a first insulating layer on the impurity diffusion layer on the surface, patterned to a predetermined shape step and the first insulating layer, wherein the first conductive layer and the second insulating layer partially through to the impurity diffusion layer first conductive layer and the second insulating layer are sequentially formed which is forming a first opening exposing a portion of the surface of a step of the third and fourth insulating layers are sequentially formed on the sidewall surface of the first opening, and the third fourth a step of embedding a fifth insulating layer in an opening of the first surrounded by an insulating layer, exposing a portion of the surface of the impurity diffusion layer by removing said fourth insulating layer , on a portion of the surface of the exposed the impurity diffusion layer, a first semiconductor layer of a second conductivity type, 第1導電型の第2半導体層および第2 The second semiconductor layer of a first conductivity type and a second
    の導電型の第3半導体層を順次形成する工程と、 前記第3半導体層上面上に第2の導電層を形成する工程と、を備えたMIS型トランジスタの製造方法。 Third a step of semiconductor layers sequentially formed, the manufacturing method of the third semiconductor layer MIS transistor comprising the steps, the forming a second conductive layer on the upper surface of the conductive type. 【請求項10】 第1導電型の半導体基板の主表面の所 10. at the main surface of a first conductivity type semiconductor substrate
    定領域に第2導電型の不純物拡散層を形成する工程と、 前記不純物拡散層表面上に金属シリサイド層を形成する Forming an impurity diffusion layer of the second conductivity type in the constant region to form a metal silicide layer on the impurity diffusion layer on the surface
    工程と、 前記金属シリサイド層上に第1の絶縁層,所定形状にパ A step, a first insulating layer on the metal silicide layer, Pa in a predetermined shape
    ターニングされた第1の導電層および第2の絶縁層を順 Turning been first conductive layer and the second insulating layer forward
    次形成する工程と、 前記第1の絶縁層,前記第1の導電層および前記第2の A step of next formed, the first insulating layer, the first conductive layer and the second
    絶縁層を部分的に貫通し前記不純物拡散層の一部表面を The insulating layer partially through to part of the surface of the impurity diffusion layer
    露出させる第1の開口部を形成する工程と、 前記第1の開口部内に露出する前記第1の導電層の表面 Forming a first opening that exposed, the first conductive layer surface exposed within the first opening
    上に第3の絶縁層を構成する工程と、 露出した前記不純物拡散層の一部表面上に、第2導電型 A step of forming the third insulating layer on top, on a portion of the surface of the exposed the impurity diffusion layer, a second conductivity type
    の第1半導体層,第1導電型の第2半導体層および第2 The first semiconductor layer of the second semiconductor layer of a first conductivity type and a second
    導電型の第3半導体層を、前記第3半導体層の上面が前 The conductivity type third semiconductor layer of the upper surface of the third semiconductor layer is pre
    記第2の絶縁層の上面よりも低くなるように、順次形成 Serial to be lower than the upper surface of the second insulating layer are sequentially formed
    する工程と、 前記第3半導体層上に位置する前記第1の開口部の側壁 A step of, side walls of the first opening located in said third semiconductor layer
    に第1のサイドウォール絶縁層を形成する工程と、 前記第1のサイドウォール絶縁層をマスクとして用いて Forming a first sidewall insulating layer, using the first sidewall insulating layer as a mask
    前記第2および第3の半導体層を部分的に貫通する第2 Second penetrating said second and third semiconductor layers partially
    の開口部を形成する工程と、 前記第2の開口部内を充填しかつ前記第2の絶縁層を覆 Forming an opening, filling the second opening portion and the second insulating layer covering the
    うように第4の絶縁層を形成する工程と、 前記第4の絶縁層および前記第1のサイドウォール絶縁 Forming a fourth insulating layer on Migihitsuji, the fourth insulating layer and the first sidewall insulating
    層の厚みを減じること によって、前記第3半導体層の上 By reducing the thickness of the layer, on the third semiconductor layer
    面を露出させかつ前記第2の開口部内に前記第4の絶縁 The surface is allowed and within the second opening exposing a fourth insulating
    層を残余させる工程と、 前記第3の半導体層上面上に第2の導電層を形成する工 A step of residual layer, Engineering forming a second conductive layer on said third semiconductor layer on the top surface
    程と、を備えたMIS型トランジスタの製造方法。 Method for producing a MIS transistor having a degree, the.
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