JP3285855B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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JP3285855B2 JP2001147255A JP2001147255A JP3285855B2 JP 3285855 B2 JP3285855 B2 JP 3285855B2 JP 2001147255 A JP2001147255 A JP 2001147255A JP 2001147255 A JP2001147255 A JP 2001147255A JP 3285855 B2 JP3285855 B2 JP 3285855B2
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博之 河原
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。
The present invention relates to a semiconductor device and a method for manufacturing the same.

【0002】[0002]

【従来の技術】半導体集積回路の素子間分離のため、従
来、LOCOSが広く使用されてきた。しかし、LOC
OSにはバーズビークの問題が伴うため、超LSIの素
子分離には不向きである。LOCOSに代わる素子分領
構造としてSTI(Shallow Trench Isolation)構造が
提案されている。STI構造は、シリコン基板の分離領
域に比較的に浅いトレンチ(深さ:0.2〜0.6μ
m)を形成し、そのトレンチ内をSiO2膜で埋めむこ
とによって形成される。
2. Description of the Related Art Conventionally, LOCOS has been widely used for isolation between elements of a semiconductor integrated circuit. But LOC
Since the OS involves a bird's beak problem, it is not suitable for element separation of a VLSI. An STI (Shallow Trench Isolation) structure has been proposed as an element division structure replacing the LOCOS. The STI structure has a relatively shallow trench (depth: 0.2 to 0.6 μm) in an isolation region of a silicon substrate.
m), and the trench is filled with a SiO 2 film.

【0003】STI構造は、ソース/ドレイン領域の面
積が狭い場合、言い換えると、ゲートのエッジと素子領
域のエッジとの間隔が狭い場合に、LOCOSに取って
代わる分離技術である。従って、STI構造の採用は、
ゲートのエッジと素子領域のエッジとの間隔が例えば
0.7μm程度以下の微細なトランジスタが集積された
半導体装置の分離技術として大きな意義を有することに
なる。
[0003] The STI structure is an isolation technique that replaces LOCOS when the area of the source / drain region is small, in other words, when the distance between the edge of the gate and the edge of the element region is small. Therefore, adoption of the STI structure
This has great significance as a technology for separating a semiconductor device in which minute transistors whose distance between the edge of the gate and the edge of the element region is, for example, about 0.7 μm or less are integrated.

【0004】図1(a)〜(d)を参照しながら、ST
I構造を備えた従来の半導体装置の製造方法を説明す
る。
Referring to FIGS. 1 (a) to 1 (d), ST
A method for manufacturing a conventional semiconductor device having an I structure will be described.

【0005】まず、図1(a)に示す構造を作製する。
この構造は、シリコン基板1の分離領域に形成されたト
レンチ10と、トレンチ10内を埋め込むSiO2膜1
1とを有しており、トレンチ10およびSiO2膜11
によってSTI構造が形成されている。
First, a structure shown in FIG. 1A is manufactured.
This structure includes a trench 10 formed in an isolation region of a silicon substrate 1 and an SiO 2 film 1 filling the trench 10.
1 and the trench 10 and the SiO 2 film 11
Forms an STI structure.

【0006】分離領域に囲まれた領域は素子領域または
活性領域として機能する。図1(a)の構造は、素子領
域に形成されたゲート絶縁膜2、ゲート絶縁膜2上に形
成されたゲート電極3、およびシリコン基板1の表面に
形成されたソース/ドレイン領域4を備えている。これ
らはMOS型トランジスタの構成要素である。図1
(a)では、素子領域および分離領域の両方を覆うよう
にしてSiO2膜5aが堆積されている。
[0006] A region surrounded by the isolation region functions as an element region or an active region. 1A includes a gate insulating film 2 formed in an element region, a gate electrode 3 formed on the gate insulating film 2, and a source / drain region 4 formed on the surface of the silicon substrate 1. ing. These are components of a MOS transistor. FIG.
In (a), an SiO 2 film 5a is deposited so as to cover both the element region and the isolation region.

【0007】次に、図1(b)に示すように、SiO2
膜5aをエッチバックすることによって、SiO2膜5
aの一部をゲート電極3の側面に残置させ、これによっ
てサイドウォールスペーサ5bを形成する。この後、ゲ
ート電極3およびサイドウォールスペーサ5bをマスク
とするイオン注入工程を実行し、ソース/ドレイン領域
4の高濃度部分を形成する。サイドウォールスペーサ5
bの下方に位置するソース/ドレイン領域4の低濃度度
部分はLDDとして機能することになる。
[0007] Next, as shown in FIG. 1 (b), SiO 2
By etching back the film 5a, the SiO 2 film 5 is formed.
a is left on the side surface of the gate electrode 3, thereby forming the sidewall spacer 5b. Thereafter, an ion implantation step is performed using the gate electrode 3 and the side wall spacers 5b as a mask to form a high concentration portion of the source / drain region 4. Side wall spacer 5
The low concentration portion of the source / drain region 4 located below b functions as an LDD.

【0008】このSiO2膜5aのエッチングに際し
て、STI構造の最上部、すなちわトレンチ10内のS
iO2膜11の最上部もエッチングされてしまう。その
結果、素子領域の上面とSiO2膜11の上面との間に
段差(レベル差)が生じてしまう。この段差は、20〜
100nm程度の大きさを持つと考えられる。
At the time of etching the SiO 2 film 5a, the uppermost portion of the STI structure, ie, S
The uppermost part of the iO 2 film 11 is also etched. As a result, a step (level difference) occurs between the upper surface of the element region and the upper surface of the SiO 2 film 11. This step is 20 to
It is considered to have a size of about 100 nm.

【0009】次に、図1(c)に示すように、これらの
構造を層間絶縁膜6で覆った後、層間絶縁膜6の所定部
分をエッチングし、その部分にコンタクトホール12を
形成する。このエッチングに際して、SiO2膜11の
上部がエッチングされ、上記段差が更に大きくなる。こ
の時点での段差の大きさは、50〜200nm程度に達
する。
Next, as shown in FIG. 1C, after these structures are covered with an interlayer insulating film 6, a predetermined portion of the interlayer insulating film 6 is etched, and a contact hole 12 is formed in that portion. At the time of this etching, the upper part of the SiO 2 film 11 is etched, and the step is further increased. The size of the step at this time reaches about 50 to 200 nm.

【0010】近年、ソース/ドレイン領域4の接合深さ
は益々浅くなる傾向にある。STI構造を採用する意義
のあるような集積度の半導体装置の場合、ソース/ドレ
イン領域4の接合深さは、30〜150nm程度であ
る。これは、上記段差の大きさに比較して小さい。従っ
て、図1(c)に示す工程段階において、ソース/ドレ
イン領域4のpn接合部は段差の側面で露出することに
なる。
In recent years, the junction depth of the source / drain regions 4 has tended to become increasingly shallow. In the case of a semiconductor device having a degree of integration that is meaningful to employ the STI structure, the junction depth of the source / drain region 4 is about 30 to 150 nm. This is smaller than the size of the step. Therefore, in the process step shown in FIG. 1C, the pn junction of the source / drain region 4 is exposed on the side surface of the step.

【0011】次に、図1(d)に示すように、層間絶縁
膜6のコンタクトホール12は、タングステンなどの金
属プラグ13によって埋め込まれる。この金属プラグ1
3は層間絶縁膜6上に形成された不図示の上層配線とソ
ース/ドレイン領域4との間の電気的導通を実現する役
割を果たす。
Next, as shown in FIG. 1D, the contact holes 12 in the interlayer insulating film 6 are filled with metal plugs 13 such as tungsten. This metal plug 1
Reference numeral 3 plays a role of realizing electrical conduction between an upper wiring (not shown) formed on the interlayer insulating film 6 and the source / drain region 4.

【0012】[0012]

【発明が解決しようとする課題】ソース/ドレイン領域
4のpn接合部の一部は、図1(d)に示すように、金
属プラグ13と直接的に接触している。このため、矢印
で模式的に示す経路を介して大きな電流リークが発生す
る。
A part of the pn junction of the source / drain region 4 is in direct contact with the metal plug 13 as shown in FIG. For this reason, a large current leak occurs through a path schematically indicated by an arrow.

【0013】図2(a)および(b)は、相対的に広い
面積を有するソース/ドレイン領域上において相対的に
狭いコンタクトホールを形成し、そのコンタクトホール
内を金属プラグ13で埋め込んだ状態を示している。集
積度の低い半導体装置にあっては、このような構成を採
用することが可能であった。この場合、金属プラグ13
はソース/ドレイン領域4の上面と接触しており、ソー
ス/ドレイン領域4のpn接合部分とは接触していな
い。そのため、金属プラグ13を介した電流リークは生
じない。図2(b)に示す距離Zが0.8μm程度以上
の場合、金属プラグ13を分離領域上にはみ出さないよ
う形成することは充分に可能であったが、距離Zが0.
8μm程度を下回るように集積度が向上すると、金属プ
ラグ13を分離領域上にはみ出さないよう形成すること
は困難になる。
FIGS. 2A and 2B show a state in which a relatively narrow contact hole is formed on a source / drain region having a relatively large area, and the contact hole is filled with a metal plug 13. Is shown. Such a configuration can be employed in a semiconductor device with a low degree of integration. In this case, the metal plug 13
Is in contact with the upper surface of the source / drain region 4 and is not in contact with the pn junction of the source / drain region 4. Therefore, no current leaks through the metal plug 13. When the distance Z shown in FIG. 2B is about 0.8 μm or more, it is possible to form the metal plug 13 so as not to protrude above the separation region.
If the degree of integration is improved so as to be less than about 8 μm, it becomes difficult to form the metal plug 13 so as not to protrude above the isolation region.

【0014】また、図2(a)および(b)に示す構成
の場合は、コンタクトホールを形成するためのエッチン
グによってトレンチ内のSiO2膜11がエッチングさ
れることもない。更に、従来はソース/ドレイン領域4
の接合深さXも比較的に大きかったため、素子領域20
の上面とSiO2膜11の上面とのレベル差Yがソース
/ドレイン領域4の接合深さXよりも小さかった。こう
したことから、従来は、仮にコンタクトホールの位置が
ずれ、それによって金属プラグ13が素子領域と分離領
域との境界を横切ったとしても、ソース/ドレイン領域
4のpn接合部が金属プラグ13に接触することはな
く、図1(d)に示すようなリーク経路は形成されなか
った。
In the case of the structure shown in FIGS. 2A and 2B, the SiO 2 film 11 in the trench is not etched by the etching for forming the contact hole. Furthermore, conventionally, the source / drain region 4
Of the element region 20 was also relatively large.
Level difference Y between the upper surface of the upper surface and the SiO 2 film 11 is smaller than the junction depth X of the source / drain regions 4. For this reason, conventionally, even if the position of the contact hole is shifted and thereby the metal plug 13 crosses the boundary between the element region and the isolation region, the pn junction of the source / drain region 4 contacts the metal plug 13. No leak path was formed as shown in FIG. 1 (d).

【0015】しかしながら、素子寸法の微細化が進展
し、図1(a)〜(d)に示す製造方法を採用すること
になれば、従来は問題にならなかった経路で電流リーク
が発生することがわかった。
However, as device dimensions have been miniaturized and the manufacturing method shown in FIGS. 1A to 1D has been adopted, current leakage occurs along a path which has not been a problem in the past. I understood.

【0016】本発明は斯かる諸点に鑑みてなされたもの
であり、その主な目的は、ソース/ドレイン領域と配線
とを接続するためのコンタクトホールがソース/ドレイ
ン領域とSTI構造との境界部分を跨ぐように形成され
る場合において、その境界部分に生じる段差に起因する
電流リークの発生が抑制された半導体装置およびその製
造方法を提供することにある。
The present invention has been made in view of the above points, and a main object of the present invention is to form a contact hole for connecting a source / drain region and a wiring at a boundary portion between the source / drain region and the STI structure. It is an object of the present invention to provide a semiconductor device in which current leakage due to a step at a boundary portion thereof is suppressed when the semiconductor device is formed so as to straddle the semiconductor device, and a method for manufacturing the same.

【0017】[0017]

【課題を解決するための手段】本発明による半導体装置
は、素子領域および分離領域を有する半導体基板と、素
子領域上に形成されたゲート電極構造と、素子領域の半
導体基板に形成されたソース/ドレイン領域と、分離領
域に形成されたトレンチと該トレンチ内に埋め込まれた
絶縁物とからなるトレンチ分離構造と、ゲート電極構造
およびソース/ドレイン領域の形成された素子領域並び
にトレンチ分離構造の形成された分離領域の上に形成さ
れた酸化膜と、酸化膜が形成されたゲート電極構造の側
壁に形成された絶縁性サイドウォールスペーサと、酸化
膜上に形成されたシリコンナイトライド膜と、シリコン
ナイトライド膜上に形成された層間絶縁膜と、層間絶縁
膜、シリコンナイトライド膜および酸化膜をエッチング
して形成され、ソース/ドレイン領域の各領域に到達す
る第1の開口部および第2の開口部と、第1の開口部お
よび第2の開口部内に埋め込まれ、ソース/ドレイン領
域にそれぞれ接触する電極とを備え、第1の開口部およ
び第2の開口部は、対応するソース/ドレイン領域
領域の一部と該一部に隣接するトレンチ分離構造の一部
とにそれぞれ跨る領域上に形成されている。
A semiconductor device according to the present invention comprises a semiconductor substrate having an element region and an isolation region, a gate electrode structure formed on the element region, and a half of the element region.
A trench isolation structure including a source / drain region formed in a conductive substrate, a trench formed in an isolation region, and an insulator embedded in the trench, and a gate electrode structure
Of element regions where source and drain regions are formed
Formed on the isolation region where the trench isolation structure is formed
Oxide film and the side of the gate electrode structure where the oxide film is formed
Insulating sidewall spacers formed on the wall and oxidation
Silicon nitride film formed on the film and silicon
Interlayer insulation film formed on nitride film and interlayer insulation
Etch film, silicon nitride film and oxide film
And reach the source / drain regions.
A first opening, a second opening, and a first opening and a second opening.
And an electrode buried in the second opening and in contact with the source / drain region, respectively, and the first opening and the second opening are formed with a part of each region of the corresponding source / drain region. It is formed on a region that straddles each part of the trench isolation structure adjacent to a part thereof.

【0018】[0018]

【0019】 好ましい実施形態では、絶縁性サイドウ
ォールスペーサがシリコン窒化膜から形成されている。
In a preferred embodiment, the insulating sidewall
The aluminum spacer is formed from a silicon nitride film.

【0020】 また、好ましい実施形態では、第1の開
口部および第2の開口部が絶縁性サイドウォールスペー
サの一部をもさらに除去して形成されている。
Also, in a preferred embodiment, the first opening
The mouth and the second opening are insulative sidewall spaces.
It is formed by further removing a part of the semiconductor.

【0021】 また、好ましい実施形態では、酸化膜の
膜厚が20〜50nmである。
In a preferred embodiment, the oxide film
The film thickness is 20 to 50 nm.

【0022】 本発明による半導体装置の製造方法は、
半導体基板の分離領域に形成されたトレンチと該トレン
チ内に埋め込まれた絶縁物とからなるトレンチ分離構造
と、トレンチ分離構造に囲まれた半導体基板の素子領域
MOS型トランジスタのゲート電極構造を形成する工
程(a)と、工程(a)の後に、分離領域および素子領
域の上に酸化膜を堆積する工程(b)と、工程(b)の
後に、ゲート電極構造の側壁に絶縁性サイドウォールス
ペーサを形成する工程(c)と、工程(c)の後に、酸
化膜および絶縁性サイドウォールスペーサの上にエッチ
ストップ層となるシリコンナイトライド膜を堆積する工
程(d)と、シリコンナイトライド膜の上に層間絶縁膜
を形成する工程(e)と、シリコンナイトライド膜をエ
ッチストップ層として、層間絶縁膜におけるMOS型ト
ランジスタのソース/ドレイン領域の各領域の一部と該
一部に隣接するトレンチ分離構造の一部とにそれぞれ跨
る領域の上側部分に対してエッチングを行なうことによ
り、層間絶縁膜に第1の開口部および第2の開口部を形
成する工程(f)と、層間絶縁膜に形成された第1の開
口部および第2の開口部内の底部に露出するシリコンナ
イトライド膜をエッチングし、シリコンナイトライド膜
の下に位置していた酸化膜を露出させる工程(g)と、
層間絶縁膜に形成された第1の開口部および第2の開口
部内の底部に露出する酸化膜を選択的にエッチングし
て、ソース/ドレイン領域の表面の一部を露出させる工
程(h)と、層間絶縁膜に形成された第1の開口部およ
び第2の開口部を介してソース/ドレイン領域の表面の
一部に接触する電極を形成する工程()とを包含す
る。
The method for manufacturing a semiconductor device according to the present invention comprises:
A trench isolation structure including a trench formed in an isolation region of a semiconductor substrate and an insulator embedded in the trench, and a gate electrode structure of a MOS transistor formed in an element region of the semiconductor substrate surrounded by the trench isolation structure (A), a step (b) of depositing an oxide film on the isolation region and the element region after the step (a), and an insulating sidewall on the side wall of the gate electrode structure after the step (b). A step (c) of forming a spacer, a step (d) of depositing a silicon nitride film serving as an etch stop layer on the oxide film and the insulating sidewall spacer after the step (c), and a step of forming a silicon nitride film and (e) forming an interlayer insulating film on the silicon nitride film as an etch stop layer, source of the MOS transistor in the interlayer insulating film The first opening and the first opening are formed in the interlayer insulating film by etching the upper portion of the region over each of a part of each region of the drain / drain region and a part of the trench isolation structure adjacent to the part. and forming a second opening (f), exposed at the bottom of the first opening and the second opening formed in the interlayer insulating film Shirikon'na
Etch nitride film, silicon nitride film
(G) exposing an oxide film located underneath ;
First opening and second opening formed in interlayer insulating film
Selectively etch the oxide film exposed at the bottom of the part
To expose a part of the surface of the source / drain region
(H), the surface of the source / drain region is formed via the first opening and the second opening formed in the interlayer insulating film .
( I ) forming an electrode that comes into contact with a part thereof.

【0023】[0023]

【0024】 好ましい実施形態では、絶縁性サイドウ
ォールスペーサがシリコン窒化膜から形成されている。
In a preferred embodiment, the insulating sidewall
The aluminum spacer is formed from a silicon nitride film.

【0025】 また、好ましい実施形態では、工程
(g)において、層間絶縁膜に形成された第1の開口部
および第2の開口部内の底部に存在している絶縁性サイ
ドウォールスペーサを除去する
In a preferred embodiment, the step
(G), a first opening formed in the interlayer insulating film;
And an insulating die located at the bottom in the second opening.
The wall spacer is removed .

【0026】 また、好ましい実施形態では、酸化膜の
膜厚が20〜50nmである。
In a preferred embodiment, the oxide film
The film thickness is 20 to 50 nm.

【0027】[0027]

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。
Embodiments of the present invention will be described below with reference to the drawings.

【0028】(第1の実施形態)図3(a)〜(c)な
らびに図4(a)および(b)を参照しながら、本実施
形態にかかる半導体装置の製造方法を説明する。
(First Embodiment) A method of manufacturing a semiconductor device according to the present embodiment will be described with reference to FIGS. 3 (a) to 3 (c) and FIGS. 4 (a) and 4 (b).

【0029】まず、図1(a)および(b)を参照しな
がら説明した公知のプロセスを経て、図3(a)に示す
構造を作製する。この構造は、p型シリコン基板31の
分離領域に形成された深さ0.2〜0.6μm程度のト
レンチ40と、トレンチ40内を埋め込むSiO2膜4
1とを有しており、トレンチ40およびSiO2膜41
によってSTI構造が形成されている。
First, the structure shown in FIG. 3A is manufactured through the known process described with reference to FIGS. 1A and 1B. This structure includes a trench 40 having a depth of about 0.2 to 0.6 μm formed in an isolation region of a p-type silicon substrate 31 and an SiO 2 film 4 filling the trench 40.
1 and the trench 40 and the SiO 2 film 41
Forms an STI structure.

【0030】トレンチ40に囲まれた領域は素子領域
(または活性領域)として機能する。図3(a)の構造
は、素子領域に形成されたゲート絶縁膜32、ゲート絶
縁膜32上に形成されたゲート電極(ゲート長:0.1
3〜0.25μm、ゲート幅:2.0μm程度)33、
および素子領域の表面に形成されたソース/ドレイン領
域34を備えている。ソース/ドレイン領域34は、相
対的に不純物濃度の低い部分と高い部分とから構成され
ている。また、ゲート電極33の両側面はSiO 2膜か
ら形成されたサイドウォールスペーサ35bによって覆
われている。これらはMOS型トランジスタの構成要素
である。
The region surrounded by the trench 40 is an element region
(Or active region). Structure of FIG.
Indicates the gate insulating film 32 formed in the element region,
A gate electrode (gate length: 0.1) formed on the edge film 32
3 to 0.25 μm, gate width: about 2.0 μm) 33,
And source / drain regions formed on the surface of the element region
An area 34 is provided. The source / drain regions 34
On the other hand, it consists of a part with low impurity concentration and a part with high impurity concentration.
ing. Further, both side surfaces of the gate electrode 33 are made of TwoMembrane
Covered by the sidewall spacer 35b formed from
Have been done. These are the components of MOS transistors
It is.

【0031】図3(a)の構造において、素子領域の上
面とSiO2膜41の上面との間には段差が形成されて
いる。本実施形態の場合、図3(a)に示す工程段階に
おける段差の大きさは、20〜100nm程度である。
段差の大きさは、製造プロセス条件に応じて、50nm
程度の範囲で変動する。ソース/ドレイン領域34のチ
ャネル長方向サイズ(図2(b)の距離Zに相当するサ
イズ)は、本実施形態の場合、0.1〜0.7μm程度
であり、接合深さは30〜150nm程度である。
In the structure of FIG. 3A, a step is formed between the upper surface of the element region and the upper surface of the SiO 2 film 41. In the case of the present embodiment, the size of the step in the process step shown in FIG. 3A is about 20 to 100 nm.
The size of the step is 50 nm depending on the manufacturing process conditions.
It fluctuates within a range. In the present embodiment, the size of the source / drain region 34 in the channel length direction (the size corresponding to the distance Z in FIG. 2B) is about 0.1 to 0.7 μm, and the junction depth is 30 to 150 nm. It is about.

【0032】次に、図3(b)に示すように、これらの
構造をシリコンナイトライドなどからなる絶縁膜(厚
さ:50nm)45で覆った後 図3(c)に示すよう
に、絶縁膜45上に層間絶縁膜(厚さ:0.5〜1.0
μm)36をCVD法等によって堆積する。層間絶縁膜
36の上面はCMP(化学的機械研磨)法で平坦化する
ことが好ましい。
Next, as shown in FIG. 3B, these structures are covered with an insulating film (thickness: 50 nm) 45 made of silicon nitride or the like, and then, as shown in FIG. An interlayer insulating film (thickness: 0.5 to 1.0) is formed on the film 45.
μm) 36 is deposited by a CVD method or the like. The upper surface of the interlayer insulating film 36 is preferably planarized by a CMP (chemical mechanical polishing) method.

【0033】絶縁膜45は、層間絶縁膜36の材料とは
異なる材料から形成する。より詳細には、層間絶縁膜3
6をエッチングする際に、絶縁膜45がエッチストップ
層として機能する材料から形成することが好ましい。層
間絶縁膜36としてシリコン酸化膜や低誘電率有機膜、
またはこれらの多層膜を用いる場合、絶縁膜45はシリ
コンナイトライド膜から形成することが好ましい。エッ
チング選択比を充分に大きくすることが容易だからであ
る。また、絶縁膜45はカバレッジの良い膜であること
が好ましいため、好適にはCVD法によって堆積され
る。
The insulating film 45 is formed of a material different from the material of the interlayer insulating film 36. More specifically, the interlayer insulating film 3
When etching 6, the insulating film 45 is preferably formed from a material that functions as an etch stop layer. A silicon oxide film or a low dielectric constant organic film as the interlayer insulating film 36;
Alternatively, when a multilayer film is used, the insulating film 45 is preferably formed from a silicon nitride film. This is because it is easy to sufficiently increase the etching selectivity. Since the insulating film 45 is preferably a film having good coverage, it is preferably deposited by a CVD method.

【0034】絶縁膜45は、ソース/ドレイン領域34
と金属プラグとの間の電気的絶縁を達成する機能を発揮
する。絶縁膜45が薄すぎると、この機能が劣化するた
め、絶縁膜45の厚さは少なくとも20nmは必要であ
ると考えられる。また、絶縁膜45が厚すぎると、オー
バーエッチングするための時間が大きくなり、その分、
SiO2膜41のほり下がりも大きくなってしまうとい
う弊害が生じ得るため、絶縁膜45の厚さは100nm
以下であることが好ましい。結局、絶縁膜45の好まし
い厚さの範囲は、20〜100nmである。
The insulating film 45 is formed in the source / drain region 34
To achieve the electrical insulation between the metal plug and the metal plug. If the thickness of the insulating film 45 is too thin, this function is deteriorated. Therefore, it is considered that the thickness of the insulating film 45 needs to be at least 20 nm. On the other hand, if the insulating film 45 is too thick, the time for over-etching increases, and
Since the adverse effect that the sag of the SiO 2 film 41 becomes large may occur, the thickness of the insulating film 45 is 100 nm.
The following is preferred. After all, the preferable range of the thickness of the insulating film 45 is 20 to 100 nm.

【0035】次に、公知のリソグラフィ技術を用いて、
図3(c)に示すように、コンタクトホールの位置と形
状を規定する開口部47を備えたレジストマスク46を
層間絶縁膜36上に形成する。この後、例えばCF4
のSiO2エッチング用ガスを用いて圧力3Paのもと
RFパワーを500Wというエッチング条件のもと、図
4(a)に示すように層間絶縁膜36をエッチングし、
それによってコンタクトホール48を層間絶縁膜36中
に形成する。このコンタクトエッチングは絶縁膜45の
表面が露出するまで実行する。本実施形態の絶縁膜45
はシリコンナイトライドから形成されているため、コン
タクトエッチングによって絶縁膜45のエッチングはほ
とんど起こらず、絶縁膜45はエッチストップ層として
機能する。層間絶縁膜36をその厚さ分だけエッチング
するために必要なエッチング時間を充分に越える時間、
コンタクトエッチングを行い(オーバーエッチングの実
行)、コンタクトホール48の底面に露出する絶縁膜4
5上にシリコン酸化膜の残さがほとんど残らないようす
ることができる。
Next, using a known lithography technique,
As shown in FIG. 3C, a resist mask 46 having an opening 47 for defining the position and shape of the contact hole is formed on the interlayer insulating film 36. Thereafter, the interlayer insulating film 36 is etched using an SiO 2 etching gas such as CF 4 under the etching conditions of 3 Pa and RF power of 500 W as shown in FIG.
Thus, a contact hole 48 is formed in the interlayer insulating film 36. This contact etching is performed until the surface of the insulating film 45 is exposed. Insulating film 45 of the present embodiment
Is formed of silicon nitride, the etching of the insulating film 45 hardly occurs by the contact etching, and the insulating film 45 functions as an etch stop layer. A time sufficiently exceeding the etching time required to etch the interlayer insulating film 36 by the thickness thereof,
Contact etching is performed (over-etching is performed), and the insulating film 4 exposed at the bottom of the contact hole 48 is formed.
The silicon oxide film can hardly be left on 5.

【0036】本実施形態では、コンタクトホール48の
サイズを例えば0.16〜0.3μm径とする。このサ
イズは、ソース/ドレイン領域34のチャネル長方向サ
イズ(図2(b)の距離Zに相当するサイズ)に比較し
て、50〜100%程度の大きさを持つ。
In this embodiment, the size of the contact hole 48 is, for example, 0.16 to 0.3 μm. This size is about 50% to 100% of the size of the source / drain region 34 in the channel length direction (the size corresponding to the distance Z in FIG. 2B).

【0037】次に、絶縁膜45に対する異方性の強いエ
ッチングを行う。図4(a)に示すように、このエッチ
ングによって、コンタクトホール48の底面に位置する
絶縁膜45の大部分は除去されるが、段差の近傍に位置
する部分はサイドウォールスペーサ45bとして残存
し、段差の側面を覆う。この絶縁膜45から形成された
サイドウォールスペーサ45bの厚さは、20〜100
nm程度である。
Next, the insulating film 45 is etched with strong anisotropy. As shown in FIG. 4A, most of the insulating film 45 located at the bottom of the contact hole 48 is removed by this etching, but the portion located near the step remains as a sidewall spacer 45b. Cover the side of the step. The thickness of the sidewall spacer 45b formed from the insulating film 45 is 20 to 100.
nm.

【0038】上記異方性エッチングは、例えばCl2
CHF3等のSiNエッチング用ガスを用いて圧力5P
aのもとRFパワーを250Wとして実行されるため、
トレンチ40内のSiO2膜41はほとんどエッチング
されない。このため、図3(a)に示されている段差の
大きさは、図4(a)に示すエッチング工程によって増
加しない。
In the anisotropic etching, for example, Cl 2 +
Pressure 5P using SiN etching gas such as CHF 3
Since the RF power is set to 250 W under a,
The SiO 2 film 41 in the trench 40 is hardly etched. For this reason, the size of the step shown in FIG. 3A does not increase by the etching process shown in FIG.

【0039】次に、図4(b)に示すように、コンタク
トホール48の内部をタングステンなどの導電性プラグ
49によって埋め込む。この導電性プラグ49は層間絶
縁膜36上に形成された不図示の上層配線とソース/ド
レイン領域34との間の電気的導通を実現するドレイン
電極としての役割を果たす。導電性プラグ49は、例え
ばスパッタ法でタングステン膜を堆積した後、CMP
(化学的機械研磨)法などの平坦化技術を用いて不要部
分を削除することによって形成され得る。他に、選択成
長法によって導電性プラグ49を形成しても良い。いず
れにしても、導電性プラグ49は、ソース/ドレイン領
域34の上面と接触しており、そこで電気的コンタクト
が実現している。
Next, as shown in FIG. 4B, the inside of the contact hole 48 is filled with a conductive plug 49 such as tungsten. The conductive plug 49 plays a role as a drain electrode for realizing electrical conduction between an upper wiring (not shown) formed on the interlayer insulating film 36 and the source / drain region 34. The conductive plug 49 is formed by depositing a tungsten film by sputtering, for example,
It can be formed by removing unnecessary portions using a flattening technique such as a (chemical mechanical polishing) method. Alternatively, the conductive plug 49 may be formed by a selective growth method. In any case, the conductive plug 49 is in contact with the upper surface of the source / drain region 34, where electrical contact is realized.

【0040】このように本実施形態によれば、ソース/
ドレイン領域34のpn接合部のうち段差の側面上に位
置する部分がサイドウォールスペーサ45bによって覆
われているため、ソース/ドレイン領域34のpn接合
部は導電性プラグ49と接触していない。サイドウォー
ルスペーサ45bは絶縁性を有しているため、図1
(d)の矢印で模式的に示すような経路で電流リークは
生じない。
As described above, according to the present embodiment, the source /
Since the portion of the pn junction of the drain region 34 located on the side surface of the step is covered with the sidewall spacer 45b, the pn junction of the source / drain region 34 is not in contact with the conductive plug 49. Since the side wall spacer 45b has an insulating property, FIG.
No current leak occurs along the path schematically shown by the arrow (d).

【0041】(第2の実施形態)図5(a)〜(d)を
参照しながら、本実施形態にかかる半導体装置の製造方
法を説明する。
(Second Embodiment) A method of manufacturing a semiconductor device according to the present embodiment will be described with reference to FIGS.

【0042】まず、図1(a)〜(c)を参照しながら
説明した公知のプロセスを経て、図5(a)に示す構造
を作製する。この構造は、基本的には、図3(a)の構
造と同様であるが、層間絶縁膜36が基板31の上面を
覆っている点と、層間絶縁膜36上に開口部47を備え
たレジストマスク46が形成されている点で異なる。レ
ジストマスク46は、通常のリソグラフィ技術によって
形成され、開口部47は、層間絶縁膜36中に形成すべ
きコンタクトホールの位置と形状を規定する。
First, the structure shown in FIG. 5A is manufactured through the known process described with reference to FIGS. 1A to 1C. This structure is basically the same as the structure shown in FIG. 3A, except that the interlayer insulating film 36 covers the upper surface of the substrate 31 and an opening 47 is provided on the interlayer insulating film 36. The difference is that a resist mask 46 is formed. The resist mask 46 is formed by a usual lithography technique, and the opening 47 defines a position and a shape of a contact hole to be formed in the interlayer insulating film 36.

【0043】次に、例えばCF4等のSiO2エッチング
用ガスを用いて圧力3PaのもとRFパワーを500W
というエッチング条件のもと、図5(b)に示すように
層間絶縁膜36をエッチングし、それによってコンタク
トホール48を層間絶縁膜36中に形成する。このコン
タクトエッチングはシリコン基板31の表面(ソース/
ドレイン領域34)が露出するまで実行する。このコン
タクトエッチングによってSTI構造中のSiO2膜4
1のエッチングが生じ、段差の大きさが50〜200n
m程度に増加する。
Next, the RF power was increased to 500 W under a pressure of 3 Pa using an SiO 2 etching gas such as CF 4.
Under such etching conditions, the interlayer insulating film 36 is etched as shown in FIG. 5B, thereby forming a contact hole 48 in the interlayer insulating film 36. This contact etching is performed on the surface (source / source) of the silicon substrate 31.
The process is performed until the drain region 34) is exposed. By this contact etching, the SiO 2 film 4 in the STI structure is formed.
1 occurs, and the size of the step is 50 to 200 n.
m.

【0044】レジストマスク46を除去した後、図5
(c)に示すように、コンタクトホール48の内壁およ
び段差側面上に絶縁性サイドウォールスペーサ50を形
成する。この絶縁性サイドウォールスペーサ50は、シ
リコンナイトライドなどからなる絶縁膜(厚さ:10〜
50nm)で図5(b)の構造を覆った後、この絶縁膜
に対して異方性の強いエッチングを行うことによって形
成される。
After removing the resist mask 46, FIG.
As shown in (c), an insulating sidewall spacer 50 is formed on the inner wall of the contact hole 48 and the side surface of the step. This insulating sidewall spacer 50 is formed of an insulating film (thickness: 10 to 10) made of silicon nitride or the like.
After covering the structure of FIG. 5B with 50 nm), the insulating film is formed by performing strong anisotropic etching.

【0045】次に、図5(d)に示すように、コンタク
トホール48内をタングステンなどの導電性プラグ49
によって埋め込む。導電性プラグ49は層間絶縁膜36
上に形成された不図示の上層配線とソース/ドレイン領
域34との間の電気的導通を実現するドレイン電極とし
ての役割を果たす。導電性プラグ49は、例えば、スパ
ッタ法でタングステン膜を堆積した後、CMP(化学的
機械研磨)法などの平坦化技術を用いて不要部分を削除
することによって形成され得る。他に、選択成長法によ
って導電性プラグ49を形成しても良い。この実施形態
においても、導電性プラグ49はソース/ドレイン領域
34の上面と接触しており、そこで電気的コンタクトが
実現している。
Next, as shown in FIG. 5D, the inside of the contact hole 48 is filled with a conductive plug 49 of tungsten or the like.
Embed by The conductive plug 49 is used for the interlayer insulating film 36.
It functions as a drain electrode for realizing electrical conduction between an upper layer wiring (not shown) formed above and the source / drain region 34. The conductive plug 49 can be formed, for example, by depositing a tungsten film by a sputtering method and then removing an unnecessary portion by using a planarization technique such as a CMP (chemical mechanical polishing) method. Alternatively, the conductive plug 49 may be formed by a selective growth method. Also in this embodiment, the conductive plug 49 is in contact with the upper surface of the source / drain region 34, and an electrical contact is realized there.

【0046】このように本実施形態によっても、ソース
/ドレイン領域34のpn接合部のうち段差の側面上に
位置する部分が絶縁性サイドウォールスペーサ50によ
って覆われているため、ソース/ドレイン領域34のp
n接合部は導電性プラグ49と接触していない。その結
果、図1(d)の矢印で模式的に示すような経路で電流
リークは生じない。
As described above, also in the present embodiment, the portion of the pn junction of the source / drain region 34 located on the side surface of the step is covered with the insulating sidewall spacer 50, so that the source / drain region 34 is formed. P
The n-junction is not in contact with the conductive plug 49. As a result, current leakage does not occur in the path schematically shown by the arrow in FIG.

【0047】図6を参照しながら、本発明の半導体装置
の平面レイアウト例を説明する。図6からわかるよう
に、アイランド状の素子領域60が分離領域に囲まれて
おり、分離領域にはSTI構造用トレンチ41が形成さ
れている。簡単のため、図6では単一の素子領域60だ
けが記載されているが、現実にはシリコン基板表面に多
数の素子領域60が配列している。ゲート電極33は配
線形状を有しており、素子領域60を横切っている。コ
ンタクトホール48は、素子領域60とトレンチ41と
の境界部分を横切るようにパターニングされる。電極と
ソース/ドレイン領域との間に電気的コンタクトは、素
子領域60とコンタクトホール48とが重なり合う領域
(現実のコンタクト領域)において達成される。この現
実のコンタクト領域の面積は、コンタクトホールの断面
積よりも小さい。もしコンタクトホール48を素子領域
60からトレンチ41へはみ出さないように形成しよう
とすると、コンタクトホール48はゲート電極33に重
なるようにパターニングされるか、あるいは図示されて
いる大きさの半分程度以下の大きさに縮小して形成され
ることになる。コンタクトホール48の大きさをこれ以
上に縮小することは困難であるため、図6に示すよう
に、素子領域60と分離領域との境界を横切る比較的に
広い領域上にコンタクトホール48を配置させることが
好ましい。
An example of a planar layout of the semiconductor device of the present invention will be described with reference to FIG. As can be seen from FIG. 6, the island-shaped element region 60 is surrounded by the isolation region, and the trench 41 for the STI structure is formed in the isolation region. For simplicity, FIG. 6 shows only a single element region 60, but in reality many element regions 60 are arranged on the surface of the silicon substrate. The gate electrode 33 has a wiring shape and crosses the element region 60. The contact hole 48 is patterned so as to cross the boundary between the element region 60 and the trench 41. Electrical contact between the electrode and the source / drain region is achieved in a region where the device region 60 and the contact hole 48 overlap (actual contact region). The area of this actual contact region is smaller than the cross-sectional area of the contact hole. If the contact hole 48 is formed so as not to protrude from the element region 60 into the trench 41, the contact hole 48 is patterned so as to overlap the gate electrode 33, or less than about half the size shown in the figure. It is formed to be reduced in size. Since it is difficult to further reduce the size of the contact hole 48, as shown in FIG. 6, the contact hole 48 is arranged on a relatively wide region crossing the boundary between the element region 60 and the isolation region. Is preferred.

【0048】(第3の実施形態)次に、図7(a)〜
(c)および図8(a)〜(c)を参照しながら本発明
による半導体装置の他の実施形態を説明する。
(Third Embodiment) Next, FIGS.
Another embodiment of the semiconductor device according to the present invention will be described with reference to (c) and FIGS. 8 (a) to (c).

【0049】まず、図7(a)に示す構造を作製する。
この構造は、シリコン基板71の分離領域に形成された
トレンチ(深さ:0.4μm)と、トレンチ内を埋め込
むSiO2膜72とを有しており、トレンチおよびSi
2膜72によってSTI構造が形成されている。分離
領域に囲まれた領域は素子領域または活性領域として機
能する。図7(a)の構造は、素子領域に形成されたゲ
ート絶縁膜73、ゲート絶縁膜73上に形成されたゲー
ト電極74、ゲート電極74上に設けられた絶縁膜7
5、およびシリコン基板71に形成されたソース/ドレ
イン領域76を備えている。これらはMOS型トランジ
スタの構成要素である。更に、素子領域および分離領域
の両方を覆うようにしてSiO2膜(厚さ:0.1μ
m)77が形成され、そのSiO2膜77上にはシリコ
ンナイトライド膜(厚さ:0.5μm)78が堆積され
る。SiO2膜77およびシリコンナイトライド膜78
は、例えばCVD法等によって形成されるが、SiO2
膜77は熱酸化法によっても形成され得る。
First, a structure shown in FIG.
This structure has a trench (depth: 0.4 μm) formed in an isolation region of a silicon substrate 71 and an SiO 2 film 72 filling the trench.
The STI structure is formed by the O 2 film 72. The region surrounded by the isolation region functions as an element region or an active region. 7A includes a gate insulating film 73 formed in an element region, a gate electrode 74 formed on the gate insulating film 73, and an insulating film 7 provided on the gate electrode 74.
5 and a source / drain region 76 formed in the silicon substrate 71. These are components of a MOS transistor. Further, an SiO 2 film (thickness: 0.1 μm) is formed so as to cover both the element region and the isolation region.
m) 77 is formed, and a silicon nitride film (thickness: 0.5 μm) 78 is deposited on the SiO 2 film 77. SiO 2 film 77 and silicon nitride film 78
It is, for example, be formed by a CVD method or the like, SiO 2
The film 77 can also be formed by a thermal oxidation method.

【0050】次に、図7(b)に示すように、シリコン
ナイトライド膜78に対する異方性の高いエッチングを
行うことによって、シリコンナイトライド膜78の大部
分を除去し、シリコンナイトライド膜78からなるサイ
ドウォールスペーサ78bをゲート電極構造の側壁に形
成する。エッチング条件は、例えばCl2+CHF3等の
SiNエッチング用ガスを用いて圧力5PaのもとRF
パワーを250Wである。チャネル長方向に沿って計測
したサイドウォールスペーサ78bのサイズは、10〜
50nmとなる。このエッチング条件のもとでは、シリ
コンナイトライド膜78の下に位置していたSiO2
77はほとんどエッチングされない。
Next, as shown in FIG. 7B, the silicon nitride film 78 is etched with high anisotropy to remove most of the silicon nitride film 78 and to remove the silicon nitride film 78. Is formed on the side wall of the gate electrode structure. The etching conditions are, for example, RF using a SiN etching gas such as Cl 2 + CHF 3 under a pressure of 5 Pa.
The power is 250W. The size of the sidewall spacer 78b measured along the channel length direction is 10 to
It becomes 50 nm. Under these etching conditions, the SiO 2 film 77 located under the silicon nitride film 78 is hardly etched.

【0051】 次に、図7(c)に示すように、図7
(b)の構造を覆う第2のシリコンナイトライド膜(厚
さ:0.05μm)82をCVD法によって堆積した
後、その上に層間絶縁膜(厚さ:1μm)79をCVD
法によって堆積する。次に、リソグラフィ技術およびエ
ッチング技術を用いて、で層間絶縁膜79中にコンタク
トホール80を形成する。コンタクトホール80は、レ
イアウト上、図6に示す位置に形成されるが、その実際
の平面形状は、矩形ではなく円または長円であってもよ
い。コンタクトホール80を形成するために行う層間絶
縁膜79のエッチングは、例えばCF4等のSiO2エッ
チング用ガスを用いて圧力3PaのもとRFパワーを5
00Wというエッチング条件で実行される。このため、
層間絶縁膜79の下地シリコンナイトライド膜82は、
ほとんどエッチングされず、エッチストップ膜として機
能する。層間絶縁膜79のエッチングが終了したとき、
コンタクトホール80の底面にはシリコンナイトライド
膜82が存在している。
Next, as shown in FIG. 7C, FIG.
After depositing a second silicon nitride film (thickness: 0.05 μm) 82 covering the structure of (b) by the CVD method, an interlayer insulating film (thickness: 1 μm) 79 is formed thereon by CVD.
Deposited by the method. Next, a contact hole 80 is formed in the interlayer insulating film 79 by using a lithography technique and an etching technique. The contact hole 80 is formed at the position shown in FIG. 6 on the layout, but the actual planar shape may be a circle or an oval instead of a rectangle. The etching of the interlayer insulating film 79 for forming the contact hole 80 is performed by using an SiO 2 etching gas such as CF 4 and applying an RF power of 5 under a pressure of 3 Pa.
It is performed under the etching condition of 00W. For this reason,
The underlying silicon nitride film 82 of the interlayer insulating film 79 is
It is hardly etched and functions as an etch stop film. When the etching of the interlayer insulating film 79 is completed,
A silicon nitride film 82 exists on the bottom of the contact hole 80.

【0052】次に、シリコンナイトライドを選択的にエ
ッチングする異方性の高い条件で、コンタクトホール8
0内の底部に存在していたシリコンナイトライド膜82
およびサイドウォールスペーサ78bをコンタクトホー
ル80内から除去する(図8(a))。このエッチング
によって、コンタクトホール80の底部にSiO2膜7
7があらわれる。
Next, the contact hole 8 is formed under conditions of high anisotropy for selectively etching silicon nitride.
The silicon nitride film 82 existing at the bottom in
Then, the sidewall spacer 78b is removed from the inside of the contact hole 80 (FIG. 8A). By this etching, the SiO 2 film 7 is formed on the bottom of the contact hole 80.
7 appears.

【0053】次に、図8(b)に示すように、コンタク
トホール80の底部に位置するSiO2膜77を選択的
にエッチングし、ソース/ドレイン領域76の表面を露
出させる。SiO2膜77は、その厚さが0.1μmと
薄く形成されているため、比較的短時間でほぼ完全にソ
ース/ドレイン領域76上から除去される。このため、
SiO2膜77のエッチングによって、トレンチ内のS
iO2膜72が深く掘り下げられることは無い。従っ
て、ソース/ドレイン領域76の上面とトレンチ内Si
2膜72の上面との間に大きな段差は形成されず、ソ
ース/ドレイン領域76のpn接合部が段差側面に現れ
ることもない。言い換えると、ソース/ドレイン領域7
6のpn接合部は、トレンチ内のSiO2膜72によっ
て完全に覆われている。
Next, as shown in FIG. 8B, the SiO 2 film 77 located at the bottom of the contact hole 80 is selectively etched to expose the surface of the source / drain region 76. Since the SiO 2 film 77 is formed as thin as 0.1 μm, it is almost completely removed from the source / drain region 76 in a relatively short time. For this reason,
By etching the SiO 2 film 77, the S
The iO 2 film 72 is not dug deep. Therefore, the upper surface of the source / drain region 76 and the Si
No large step is formed between the upper surface of the O 2 film 72 and the pn junction of the source / drain region 76 does not appear on the side surface of the step. In other words, the source / drain regions 7
The pn junction of No. 6 is completely covered by the SiO 2 film 72 in the trench.

【0054】次に、図8(c)に示すように、コンタク
トホール内に金属プラグ81を埋め込み、電極として機
能する金属プラグ81とソース/ドレイン領域76との
コンタクトを達成する。図8(c)からわかるように、
ソース/ドレイン領域76と基板71との間に金属プラ
グ81を介した電流リークの経路は形成されない。
Next, as shown in FIG. 8C, a metal plug 81 is buried in the contact hole to achieve contact between the metal plug 81 functioning as an electrode and the source / drain region 76. As can be seen from FIG.
No current leak path is formed between the source / drain region 76 and the substrate 71 via the metal plug 81.

【0055】なお、SiO2膜77の好ましい厚さ範囲
は、20〜50nmである。また、第2のシリコンナイ
トライド膜82の好ましい厚さ範囲は20〜50nmで
ある。
The preferable thickness range of the SiO 2 film 77 is 20 to 50 nm. The preferable thickness range of the second silicon nitride film 82 is 20 to 50 nm.

【0056】(第4の実施形態)次に、図9(a)およ
び(b)を参照しながら本発明による半導体装置の更に
他の実施形態を説明する。
(Fourth Embodiment) Next, still another embodiment of the semiconductor device according to the present invention will be described with reference to FIGS. 9 (a) and 9 (b).

【0057】図9(a)は、ソース/ドレイン領域がシ
リコン基板上にエピタキシャル成長したシリコン層に形
成されている半導体装置の断面を示している。
FIG. 9A shows a cross section of a semiconductor device in which source / drain regions are formed in a silicon layer epitaxially grown on a silicon substrate.

【0058】この半導体装置は、前述の実施形態と同様
に、p型シリコン基板91の素子領域に形成されたMO
S型トランジスタと、分離領域に形成されたトレンチ分
離構造92とを備えている。この実施形態に特徴的な点
は、シリコン基板91の素子領域上にエピタキシャル成
長したシリコン層97が有しており、そのシリコン層9
7がMOS型トランジスタのソース/ドレイン領域とし
て機能する点にある。
In this semiconductor device, the MO formed in the element region of the p-type
The semiconductor device includes an S-type transistor and a trench isolation structure 92 formed in an isolation region. The feature of this embodiment is that the silicon layer 97 epitaxially grown on the element region of the silicon substrate 91 has
7 functions as a source / drain region of a MOS transistor.

【0059】MOS型トランジスタのゲート構造は、シ
リコン基板91上に形成されたゲート絶縁膜93と、ゲ
ート絶縁膜93上に形成されたゲート電極94と、ゲー
ト電極94上に形成された絶縁層95とを有している。
このゲート構造の側面はサイドウォール絶縁膜96によ
って覆われている。MOS型トランジスタおよびトレン
チ分離構造は、比較的に薄いシリコンナイトライド膜9
9と比較的に厚い層間絶縁膜100によって覆われてい
る。層間絶縁膜99には開口部が形成され、この開口部
はMOS型トランジスタのソース・ドレイン不純物拡散
層の一部およびトレンチ分離構造の一部に達している。
層間絶縁膜100の開口部内には電極プラグ101設け
られ、この電極プラグ101はソース・ドレイン不純物
拡散領域にコンタクトしている。
The gate structure of the MOS transistor includes a gate insulating film 93 formed on a silicon substrate 91, a gate electrode 94 formed on the gate insulating film 93, and an insulating layer 95 formed on the gate electrode 94. And
The side surface of this gate structure is covered with a sidewall insulating film 96. The MOS transistor and the trench isolation structure have a relatively thin silicon nitride film 9.
9 and a relatively thick interlayer insulating film 100. An opening is formed in the interlayer insulating film 99, and the opening reaches a part of the source / drain impurity diffusion layer of the MOS transistor and a part of the trench isolation structure.
An electrode plug 101 is provided in the opening of the interlayer insulating film 100, and this electrode plug 101 is in contact with the source / drain impurity diffusion region.

【0060】図9(a)の構造では、シリコン層97に
ドープされたn型不純物がシリコン基板91の表面より
基板内部にまで浅く拡散し、ソース/ドレイン領域のた
めのn型不純物層とシリコン基板91との間でpn接合
98を形成している。
In the structure of FIG. 9A, the n-type impurity doped in the silicon layer 97 diffuses shallowly from the surface of the silicon substrate 91 to the inside of the substrate, and the n-type impurity layer for the source / drain region and the silicon A pn junction 98 is formed with the substrate 91.

【0061】この実施形態でも、素子領域の上面とトレ
ンチ分離構造の上面との間には段差が形成されており、
ソース・ドレイン不純物拡散層の少なくとも一方が段差
の側面に達しているが、段差の側面と電極101との間
には絶縁性サイドウォールスペーサ99bが挿入されて
いる。絶縁性サイドウォールスペーサ99bは、図3〜
図4を参照しながら説明した方法と同様の方法で製造さ
れる。
Also in this embodiment, a step is formed between the upper surface of the element region and the upper surface of the trench isolation structure.
At least one of the source / drain impurity diffusion layers reaches the side surface of the step, and an insulating sidewall spacer 99b is inserted between the side surface of the step and the electrode 101. The insulating side wall spacers 99b are shown in FIGS.
It is manufactured by a method similar to the method described with reference to FIG.

【0062】図9(b)は、図9(a)の半導体装置を
改変した装置である。図9(b)の装置と図9(a)の
装置との間の相違点は、以下の二点にある。
FIG. 9B is a device obtained by modifying the semiconductor device of FIG. 9A. The difference between the device shown in FIG. 9B and the device shown in FIG. 9A is the following two points.

【0063】まず、図9(a)の装置では、ソース/ド
レイン領域のための不純物拡散層がシリコン基板91に
まで達していたが、図9(b)の装置では、ソース/ド
レイン領域のための不純物拡散層がシリコン層97の内
部に存在している。
First, in the device of FIG. 9A, the impurity diffusion layer for the source / drain region has reached the silicon substrate 91, but in the device of FIG. Impurity diffusion layer exists inside the silicon layer 97.

【0064】次に、図9(a)の装置では、絶縁性サイ
ドウォールスペーサ99bがコンタクトホールの内側面
には存在していなかったが、図9(b)の装置では、絶
縁性サイドウォールスペーサ102がコンタクトホール
の内側面に存在している。このような絶縁性サイドウォ
ールスペーサ102は、図5を参照しながら説明した方
法で形成できる。
Next, in the device of FIG. 9A, the insulating side wall spacer 99b was not present on the inner side surface of the contact hole, but in the device of FIG. 102 is present on the inner surface of the contact hole. Such an insulating side wall spacer 102 can be formed by the method described with reference to FIG.

【0065】図9(b)の半導体装置によれば、ソース
/ドレイン領域がシリコン層97の内部に形成されてい
るため、ゲート電極94の下方に形成されるチャネル
と、ソース/ドレイン領域との間に比較的に大きなオフ
セット領域を形成できる。
According to the semiconductor device of FIG. 9B, since the source / drain region is formed inside the silicon layer 97, the channel formed below the gate electrode 94 and the source / drain region are not formed. A relatively large offset area can be formed between them.

【0066】(第5の実施形態)以下に、図10(a)
から(g)を参照しながら、本発明の半導体装置の製造
方法の他の実施形態を説明する。図では、単一のNチャ
ネルMOS型トランジスタが記載されているが、現実に
は、多数のトランジスタが同一基板上に集積される。
(Fifth Embodiment) Hereinafter, FIG.
Another embodiment of the method for manufacturing a semiconductor device according to the present invention will be described with reference to FIGS. Although a single N-channel MOS transistor is shown in the figure, many transistors are actually integrated on the same substrate.

【0067】まず、図10(a)に示すように、公知の
製造工程によってP型シリコン基板201の選択された
領域にSTI構造202を形成した後、ゲート酸化膜
(厚さ:3〜8nm)203を形成する。STI構造2
02は、シリコン基板201の主面における分離領域
(フィールド領域)に形成される。シリコン基板201
の主面のうちSTI構造202が形成されていない領域
はトランジスタの活性領域のために使用される。公知の
方法を用いて、ゲート絶縁膜203を形成した後、下層
N型多結晶シリコン層(厚さ:100〜300nm)2
04および上層キャップ層(厚さ:50〜200nm)
205を含むゲート構造をゲート酸化膜203上に形成
する。このゲート構造は、薄膜堆積工程、リソグラフィ
工程およびエッチング工程を経て形成される。チャネル
長方向に沿って計測したゲート構造のサイズ、すなわち
ゲート長Lは、例えば0.1〜0.2μmに設定され、
ゲート幅W(チャネル幅)は例えば1〜10μmに設定
され得る。なお、本実施形態のキャップ層205は二酸
化シリコン(SiO2)から形成している。キャップ層
205はシリコンナイトライド(Si34等)やその他
の絶縁性材料から形成しても良い。
First, as shown in FIG. 10A, after an STI structure 202 is formed in a selected region of a P-type silicon substrate 201 by a known manufacturing process, a gate oxide film (thickness: 3 to 8 nm) is formed. 203 is formed. STI structure 2
02 is formed in an isolation region (field region) on the main surface of the silicon substrate 201. Silicon substrate 201
Of the main surface where the STI structure 202 is not formed is used for the active region of the transistor. After forming the gate insulating film 203 using a known method, the lower N-type polycrystalline silicon layer (thickness: 100 to 300 nm) 2
04 and upper cap layer (thickness: 50 to 200 nm)
A gate structure including 205 is formed on the gate oxide film 203. This gate structure is formed through a thin film deposition process, a lithography process, and an etching process. The size of the gate structure measured along the channel length direction, that is, the gate length L is set to, for example, 0.1 to 0.2 μm,
The gate width W (channel width) can be set to, for example, 1 to 10 μm. Note that the cap layer 205 of this embodiment is formed of silicon dioxide (SiO 2 ). The cap layer 205 may be formed from silicon nitride (such as Si 3 N 4 ) or another insulating material.

【0068】図10(a)の構造の上面全体を不図示の
窒化膜(厚さ:30〜100nm)で覆った後、異方性
ドライエッチングによって窒化膜の不要部分を除去す
る。こうして、図10(b)に示すように、ゲート構造
の側面に窒化膜から形成した側壁保護層206を配置す
る。側壁保護層206の厚さは、堆積する窒化膜の厚さ
や異方性ドライエッチングの条件によって高い精度で調
整可能である。
After the entire top surface of the structure shown in FIG. 10A is covered with a nitride film (not shown) (thickness: 30 to 100 nm), unnecessary portions of the nitride film are removed by anisotropic dry etching. Thus, as shown in FIG. 10B, the sidewall protective layer 206 formed of a nitride film is disposed on the side surface of the gate structure. The thickness of the sidewall protective layer 206 can be adjusted with high accuracy by the thickness of the nitride film to be deposited and the conditions of anisotropic dry etching.

【0069】次に、図10(c)に示すように、選択エ
ピタキシャル成長技術を用いて、厚さ50nm程度のP
型単結晶シリコン層207をシリコン基板201上に成
長させる。この選択成長は、例えば、ジシランガス(3
sccm)、ジボランガス(0.01sccm)、およ
び塩素ガス(0.02sccm)の原料ガスを使用し、
温度は630℃で実行することができる。この温度では
ジシランガスが熱分解され、露出シリコン上にシリコン
のエピタキシャル成長が進行する。塩素ガスは、酸化膜
または窒化膜上に同時成長してしまう非晶質シリコン層
を除去するために導入される。なお、ジシランガスの代
わりにシランガスその他のシリコン化合物ガスを用いて
もよい。また、P型ドーパントガスとして、ジボランの
代わりにボランその他のホウ素化合物ガスを用いても良
い。また、塩素ガスの代わりに他の塩素化合物ガスを用
いてもよい。
Next, as shown in FIG. 10C, a P-type layer having a thickness of about 50 nm is formed by using a selective epitaxial growth technique.
A type single crystal silicon layer 207 is grown on the silicon substrate 201. This selective growth is performed, for example, by using disilane gas (3
sccm), diborane gas (0.01 sccm), and chlorine gas (0.02 sccm).
The temperature can be performed at 630 ° C. At this temperature, disilane gas is thermally decomposed, and epitaxial growth of silicon proceeds on exposed silicon. Chlorine gas is introduced to remove an amorphous silicon layer which is simultaneously grown on an oxide film or a nitride film. Note that a silane gas or another silicon compound gas may be used instead of the disilane gas. In addition, borane or another boron compound gas may be used instead of diborane as the P-type dopant gas. Further, another chlorine compound gas may be used instead of the chlorine gas.

【0070】次に、図10(d)に示すように、シリコ
ンナイトライドからなるサイドウォールスペーサ208
で段差側面を覆う。サイドウォールスペーサ208は、
例えばCVD法等によってシリコンナイトライド膜を堆
積した後、その膜に対する異方性の高いエッチングを行
うことによって、ゲート電極構造の側壁およびP型単結
晶シリコン層207の側壁上に形成される。
Next, as shown in FIG. 10D, sidewall spacers 208 made of silicon nitride are formed.
Cover the step side with. The sidewall spacer 208
For example, after depositing a silicon nitride film by a CVD method or the like, the silicon nitride film is formed on the side wall of the gate electrode structure and the side wall of the P-type single crystal silicon layer 207 by performing anisotropic etching on the film.

【0071】次に、図10(e)に示すように、選択エ
ピタキシャル成長技術を用いて、厚さ100nm程度の
単結晶シリコン層209をP型単結晶シリコン層207
上に成長させる。この選択成長は、例えば、ジシランガ
ス(10sccm)、および塩素ガス(0.04scc
m)の原料ガスを使用し、温度は630℃で実行した。
原料ガスの種類については、P型単結晶シリコン層20
7について述べたことがあてはまる。説明の簡単化のた
め、上記2種類の選択成長工程によって形成した多層膜
を「積層構造」と称することにする。本実施形態では、
積層構造の高さはゲート構造の高さにほぼ等しくなよう
に設定されている。このため、図10(e)に示すよう
に、積層構造、ゲート構造、およびサイドウォールスペ
ーサの各上面は実質的に同一レベルに位置することにな
るので、トランジスタの平坦性を向上させる。このた
め、層間絶縁膜でトランジスタを覆った後、化学的機械
研磨(CMP)によって平坦化しやすいという利点があ
る。
Next, as shown in FIG. 10E, a single-crystal silicon layer 209 having a thickness of about 100 nm is formed using a selective epitaxial growth technique.
Grow on. This selective growth is performed by, for example, disilane gas (10 sccm) and chlorine gas (0.04 scc).
m) The raw material gas was used, and the temperature was 630 ° C.
Regarding the type of source gas, the P-type single crystal silicon layer 20
What is said about 7 applies. For the sake of simplicity, the multilayer film formed by the above two types of selective growth steps will be referred to as a “laminated structure”. In this embodiment,
The height of the stacked structure is set to be substantially equal to the height of the gate structure. Therefore, as shown in FIG. 10E, the upper surfaces of the stacked structure, the gate structure, and the sidewall spacers are located at substantially the same level, thereby improving the flatness of the transistor. Therefore, there is an advantage that after the transistor is covered with the interlayer insulating film, the transistor is easily planarized by chemical mechanical polishing (CMP).

【0072】この「積層構造」に対して、ドーズ量2×
1015cm-2の砒素(As)イオンを40keVのエネ
ルギーで注入した後、例えば950度30秒程度の熱処
理を行う。その結果、ソース/ドレイン拡散層を「積層
構造」内に形成する。なお、砒素イオンの代わりに燐等
の他のN型不純物イオンを用いてもよい。ソース/ドレ
イン拡散層は、「積層構造」の上面から「積層構造」の
下部層、すなわち単結晶シリコン層207の内部にまで
広がっている。言いかえると、上記イオン注入によって
積層構造内に導入されたN型ドーパントは、単結晶シリ
コン層209の全体に拡散するとともに、単結晶シリコ
ン層207の上部分にも拡散している。このため、エピ
タキシャル成長直後はP型であった単結晶シリコン層2
07の上部がN型化され、単結晶シリコン層207の内
部にPN接合が形成される。本実施形態では、ソース/
ドレイン拡散層209とチャネル領域との間に、P型単
結晶シリコン層207の一部がP型のまま存在してい
る。言いかえると、ソース/ドレイン拡散層は、チャネ
ル領域からオフセットしている。
With respect to this “laminated structure”, a dose amount of 2 ×
After implanting 10 15 cm -2 arsenic (As) ions at an energy of 40 keV, a heat treatment is performed at, for example, about 950 ° C for 30 seconds. As a result, source / drain diffusion layers are formed in the “stacked structure”. Note that other N-type impurity ions such as phosphorus may be used instead of arsenic ions. The source / drain diffusion layers extend from the upper surface of the “stacked structure” to the lower layer of the “stacked structure”, that is, the inside of the single-crystal silicon layer 207. In other words, the N-type dopant introduced into the stacked structure by the above-described ion implantation diffuses throughout the single crystal silicon layer 209 and also diffuses into the upper portion of the single crystal silicon layer 207. Therefore, the P-type single-crystal silicon layer 2 immediately after the epitaxial growth
07 is made N-type, and a PN junction is formed inside single crystal silicon layer 207. In the present embodiment, the source /
Part of the P-type single-crystal silicon layer 207 exists between the drain diffusion layer 209 and the channel region as P-type. In other words, the source / drain diffusion layers are offset from the channel region.

【0073】厚さ50nm程度のチタン膜を図10
(e)の構造上に堆積した後、650℃60秒の熱処理
によってチタンシリサイド膜を「積層構造」上に形成し
てもよい。この場合、未反応チタンを硫酸過水で除去し
た後、900℃10秒の熱処理を行い、それによってチ
タンシリサイド膜を低抵抗化する。
A titanium film having a thickness of about 50 nm is formed as shown in FIG.
After depositing on the structure of (e), a titanium silicide film may be formed on the “laminated structure” by a heat treatment at 650 ° C. for 60 seconds. In this case, after removing unreacted titanium with sulfuric acid and hydrogen peroxide, heat treatment is performed at 900 ° C. for 10 seconds, thereby reducing the resistance of the titanium silicide film.

【0074】次に、図10(f)に示すように、層間絶
縁膜210をシリコン基板201上に堆積した後、コン
タクトホール211を層間絶縁膜210内に設ける。こ
のコンタクトホール211は、素子領域と分離領域との
境界部分を横切るように形成され、「積層構造」の側面
およびSTI構造の表面を露出させる。
Next, as shown in FIG. 10F, after an interlayer insulating film 210 is deposited on the silicon substrate 201, a contact hole 211 is provided in the interlayer insulating film 210. The contact hole 211 is formed so as to cross the boundary between the element region and the isolation region, and exposes the side surface of the “laminated structure” and the surface of the STI structure.

【0075】次に、図10(g)に示すように、コンタ
クトホール211を介してソース/ドレイン領域に接触
する導電性プラグ(ソース/ドレイン電極)212を形
成する。この後、通常の製造工程を経て、更に多層配線
が形成される。
Next, as shown in FIG. 10 (g), a conductive plug (source / drain electrode) 212 that contacts the source / drain region via the contact hole 211 is formed. Thereafter, a multilayer wiring is further formed through a normal manufacturing process.

【0076】本実施形態の製造方法によれば、ソース/
ドレイン領域が形成される「積層構造」のうち、pn接
合が位置するP型単結晶シリコン層207の側面が絶縁
性のサイドウォールスペーサ208で覆われている。そ
のため、ソース/ドレイン領域のpn接合部は導電性プ
ラグ212と接触せず、図1(d)の矢印で模式的に示
すような経路で電流リークは生じない。
According to the manufacturing method of this embodiment, the source /
In the “laminated structure” in which the drain region is formed, the side surface of the P-type single-crystal silicon layer 207 where the pn junction is located is covered with an insulating sidewall spacer 208. Therefore, the pn junction of the source / drain region does not come into contact with the conductive plug 212, and no current leaks along a path schematically shown by an arrow in FIG.

【0077】また、この製造方法によれば、積層型ソー
ス/ドレインのための構造を、図10(c)および
(e)で示すように、2段階のエピタキシャル成長工程
によって形成している。最初の単結晶シリコン層207
の成長においては、供給ガスの量が少ないため、成長速
度が約10nm/分と小さく、約5分の処理時間を要す
る。成長速度が遅い反面、成長膜の結晶性が良く、ほぼ
無欠陥で形成され得る。そのため、ソース/ドレイン拡
散層の接合面を単結晶シリコン層207内に形成すれ
ば、結晶欠陥に起因する接合リークの増大は生じない。
Further, according to this manufacturing method, the structure for the stacked source / drain is formed by a two-stage epitaxial growth process as shown in FIGS. 10 (c) and 10 (e). First single crystal silicon layer 207
In the growth of, the growth rate is as low as about 10 nm / min due to the small amount of supply gas, and a processing time of about 5 minutes is required. Although the growth rate is low, the crystallinity of the grown film is good and it can be formed almost without defects. Therefore, if the junction surface of the source / drain diffusion layer is formed in single-crystal silicon layer 207, junction leakage due to crystal defects does not increase.

【0078】第2のシリコン層成長においては、供給ガ
スの量が比較的に多いため、成長速度を約20nm/分
に上昇させることができ、その成長を約5分で完了させ
ることができる。成長が早い(第1の成長のレートの2
倍のレート)反面、結晶性は比較的悪く、比較的に多く
の欠陥が発生するが、pn接合はこの結晶層内に位置し
ていないため、接合リーク等への影響はない。
In the second silicon layer growth, since the amount of the supplied gas is relatively large, the growth rate can be increased to about 20 nm / min, and the growth can be completed in about 5 minutes. Fast growth (2 of the first growth rate)
On the other hand, the crystallinity is relatively poor, and relatively many defects are generated. However, since the pn junction is not located in this crystal layer, there is no influence on the junction leak.

【0079】積層型ソース/ドレインのためのシリコン
層を、上記実施形態の場合と同じ厚さになるまでエピタ
キシャル成長させるには、従来の1段階成長によれば、
約15分必要である。本実施形態では、対応するシリコ
ン層の成長に必要な時間は、従来技術の場合の約2/3
(約10分)に短縮される。
In order to epitaxially grow the silicon layer for the stacked source / drain to the same thickness as in the above embodiment, according to the conventional one-step growth,
It takes about 15 minutes. In this embodiment, the time required for the growth of the corresponding silicon layer is about 2/3 of that of the prior art.
(About 10 minutes).

【0080】このよう本実施形態の製造方法によれば、
ガス流量を変えた2段階の条件で成長させることによっ
て、積層型ソース/ドレイン部のシリコン層の成長時間
を約2/3に短縮し、かつ接合リーク電流の増加を防止
することができる。
As described above, according to the manufacturing method of this embodiment,
By performing the growth under the two-stage condition with the gas flow rate changed, the growth time of the silicon layer of the stacked source / drain portion can be reduced to about / and the increase in the junction leak current can be prevented.

【0081】なお、本実施形態では、「積層構造」の上
層部分をエピタキシャル成長シリコン層から構成した
が、その代わりにエピタキシャル成長SiGe層を用い
ても良い。
In the present embodiment, the upper layer portion of the “stacked structure” is formed of an epitaxially grown silicon layer, but an epitaxially grown SiGe layer may be used instead.

【0082】[0082]

【発明の効果】本発明によれば、ソース/ドレイン領域
と配線とを接続するためのコンタクトホールがソース/
ドレイン領域とSTI構造との境界部分を跨ぐように形
成される場合において、その境界部分に段差が生じて
も、段差に起因する電流リークの発生を抑制することが
できる。
According to the present invention, a contact hole for connecting a source / drain region and a wiring is formed in a source / drain region.
When formed so as to straddle the boundary between the drain region and the STI structure, even if a step is formed at the boundary, generation of current leak due to the step can be suppressed.

【0083】また、本発明によれば、ソース/ドレイン
領域と配線とを接続するためのコンタクトホールがソー
ス/ドレイン領域とSTI構造との境界部分を跨ぐよう
に形成される場合においても、その境界部分に段差が生
じること自体を防止することができる。
Further, according to the present invention, even when the contact hole for connecting the source / drain region and the wiring is formed so as to straddle the boundary between the source / drain region and the STI structure, the boundary is formed. The occurrence of a step in the portion itself can be prevented.

【図面の簡単な説明】[Brief description of the drawings]

【図1】(a)〜(d)は、STI構造を備えた従来の
半導体装置の製造方法を説明するための工程断面図であ
る。
FIGS. 1A to 1D are process cross-sectional views illustrating a method for manufacturing a conventional semiconductor device having an STI structure.

【図2】(a)は、相対的に広い面積を有するソース/
ドレイン領域上において相対的に狭いコンタクトホール
を形成し、そのコンタクトホール内を金属プラグ13で
埋め込んだ状態を示す断面図であり、(b)はその平面
レイアウト図である。
FIG. 2 (a) shows a source / source having a relatively large area.
FIG. 4B is a cross-sectional view showing a state in which a relatively narrow contact hole is formed on the drain region and the inside of the contact hole is filled with a metal plug 13. FIG.

【図3】(a)から(c)は、本発明による半導体装置
の製造方法の第1の実施形態を示す工程断面図である。
FIGS. 3A to 3C are process cross-sectional views showing a first embodiment of a method for manufacturing a semiconductor device according to the present invention.

【図4】(a)および(b)は、本発明による半導体装
置の製造方法の第1の実施形態を示す工程断面図であ
る。
FIGS. 4A and 4B are process cross-sectional views showing a first embodiment of a method for manufacturing a semiconductor device according to the present invention.

【図5】(a)から(d)は、本発明による半導体装置
の製造方法の第2の実施形態を示す工程断面図である。
FIGS. 5A to 5D are process cross-sectional views showing a second embodiment of the method for manufacturing a semiconductor device according to the present invention.

【図6】本発明による半導体装置の平面レイアウト例を
説明する。
FIG. 6 illustrates a planar layout example of a semiconductor device according to the present invention.

【図7】(a)から(c)は、本発明による半導体装置
の製造方法の第3の実施形態を示す工程断面図である。
FIGS. 7A to 7C are process cross-sectional views illustrating a third embodiment of a method for manufacturing a semiconductor device according to the present invention.

【図8】(a)から(c)は、本発明による半導体装置
の製造方法の第3の実施形態を示す工程断面図である。
FIGS. 8A to 8C are cross-sectional views showing a process in a third embodiment of the method for manufacturing a semiconductor device according to the present invention.

【図9】(a)および(b)は、それぞれ、本発明によ
る半導体装置の他の実施形態を示す断面図である。
FIGS. 9A and 9B are cross-sectional views showing other embodiments of the semiconductor device according to the present invention.

【図10】(a)から(g)は、本発明による半導体装
置の製造方法の第4の実施形態を示す工程断面図であ
る。
FIGS. 10A to 10G are process cross-sectional views showing a fourth embodiment of the method for manufacturing a semiconductor device according to the present invention.

【符号の説明】[Explanation of symbols]

31 p型シリコン基板 32 ゲート絶縁膜 33 ゲート電極 34 ソース/ドレイン領域 35b SiO2サイドウォールスペーサ 36 層間絶縁膜 40 トレンチ 41 トレンチ内のSiO2膜 45 絶縁膜 46 レジストマスク 47 レジストの開口部 48 コンタクトホール 50 絶縁性サイドウォールスペーサ 71 シリコン基板 72 トレンチ内SiO2膜 73 ゲート絶縁膜 74 ゲート電極 75 絶縁膜 76 ソース/ドレイン領域 77 SiO2膜 78 シリコンナイトライド膜 78b サイドウォールスペーサ 79 層間絶縁膜 80 コンタクトホール 81 金属プラグ 82 第2のシリコンナイトライド膜 91 p型シリコン基板 92 トレンチ分離構造 93 ゲート絶縁膜 94 ゲート電極 95 絶縁層 96 サイドウォール絶縁膜 97 エピタキシャル成長シリコン層 99b 絶縁性サイドウォールスペーサ 100 層間絶縁膜 101 電極プラグReference Signs List 31 p-type silicon substrate 32 gate insulating film 33 gate electrode 34 source / drain region 35 b SiO 2 sidewall spacer 36 interlayer insulating film 40 trench 41 SiO 2 film in trench 45 insulating film 46 resist mask 47 resist opening 48 contact hole 50 insulating sidewall spacers 71 silicon substrate 72 trench SiO 2 film 73 gate insulating film 74 gate electrode 75 insulating film 76 source / drain regions 77 SiO 2 film 78 a silicon nitride film 78b sidewall spacer 79 interlayer insulating film 80 contact hole Reference Signs List 81 metal plug 82 second silicon nitride film 91 p-type silicon substrate 92 trench isolation structure 93 gate insulating film 94 gate electrode 95 insulating layer 96 sidewall insulating film 97 epi Axially grown silicon layer 99b insulating side wall spacer 100 interlayer insulating film 101 electrode plug

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中尾 一郎 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開2000−174137(JP,A) 特開 平10−312975(JP,A) 特開 平9−69627(JP,A) 特開 平9−293865(JP,A) 特開 平8−330588(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 21/336 H01L 21/28 H01L 21/768 ────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Ichiro Nakao 1006 Kazuma Kadoma, Kazuma, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. (56) References JP-A-2000-174137 (JP, A) JP-A-10-312975 (JP, A) JP-A-9-69627 (JP, A) JP-A-9-293865 (JP, A) JP-A-8-330588 (JP, A) (58) Fields investigated (Int. Cl. 7) H01L 29/78 H01L 21/336 H01L 21/28 H01L 21/768

Claims (8)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 素子領域および分離領域を有する半導体
基板と、 前記素子領域上に形成されたゲート電極構造と、前記素子領域の前記半導体基板に形成されたソース/ド
レイン領域と、 前記分離領域に形成されたトレンチと該トレンチ内に埋
め込まれた絶縁物とからなるトレンチ分離構造と、前記ゲート電極構造および前記ソース/ドレイン領域の
形成された前記素子領域並びに前記トレンチ分離構造の
形成された前記分離領域の上に形成された酸化膜と、 前記酸化膜が形成された前記ゲート電極構造の側壁に形
成された絶縁性サイドウォールスペーサと、 前記酸化膜上に形成されたシリコンナイトライド膜と、 前記シリコンナイトライド膜上に形成された層間絶縁膜
と、 前記層間絶縁膜、前記シリコンナイトライド膜および前
記酸化膜をエッチングして形成され、前記ソース/ドレ
イン領域の各領域に到達する第1の開口部および第2の
開口部と、 前記第1の開口部および第2の開口部内に埋め込まれ、
前記ソース/ドレイン領域にそれぞれ接触する電極とを
備え、 前記第1の開口部および第2の開口部は、対応する前記
ソース/ドレイン領域各領域の一部と該一部に隣接す
る前記トレンチ分離構造の一部とにそれぞれ跨る領域上
に形成されている半導体装置。
A semiconductor substrate having an element region and an isolation region ; a gate electrode structure formed on the element region ; and a source / drain formed on the semiconductor substrate in the element region.
A rain region, a trench isolation structure including a trench formed in the isolation region and an insulator embedded in the trench, and a trench isolation structure including the gate electrode structure and the source / drain region.
Of the formed element region and the trench isolation structure
An oxide film formed on the formed isolation region and a sidewall formed on the gate electrode structure on which the oxide film is formed;
An insulating sidewall spacer formed, a silicon nitride film formed on the oxide film, and an interlayer insulating film formed on the silicon nitride film
And the interlayer insulating film, the silicon nitride film, and
The source / drain is formed by etching the oxide film.
A first opening reaching each region of the
An opening , embedded in the first opening and the second opening;
An electrode respectively in contact with the source / drain region, wherein the first opening and the second opening are a part of a corresponding region of the source / drain region and the trench adjacent to the part. A semiconductor device formed on a region that straddles each of a part of an isolation structure.
【請求項2】 前記絶縁性サイドウォールスペーサは
シリコン窒化膜から形成されている請求項1に記載の半
導体装置。
2. The insulating side wall spacer according to claim 1 ,
2. The semiconductor device according to claim 1, wherein the semiconductor device is formed of a silicon nitride film.
【請求項3】 前記第1の開口部および第2の開口部
は、前記絶縁性サイドウォールスペーサの一部をもさら
に除去して形成されている請求項1又は2に記載の半導
体装置。
3. The semiconductor device according to claim 1, wherein the first opening and the second opening are formed by further removing a part of the insulating sidewall spacer.
【請求項4】 前記酸化膜の膜厚が、20〜50nmで
ある請求項1〜3のうちのいずれか1項に記載の半導体
装置。
4. An oxide film having a thickness of 20 to 50 nm.
The semiconductor according to any one of claims 1 to 3.
apparatus.
【請求項5】 半導体基板の分離領域に形成されたトレ
ンチと該トレンチ内に埋め込まれた絶縁物とからなるト
レンチ分離構造と、前記トレンチ分離構造に囲まれた前
記半導体基板の素子領域にMOS型トランジスタのゲー
ト電極構造を形成する工程(a)と、 前記工程(a)の後に、前記分離領域および前記素子領
域の上に酸化膜を堆積する工程(b)と、 前記工程(b)の後に、前記ゲート電極構造の側壁に絶
縁性サイドウォールスペーサを形成する工程(c)と、 前記工程(c)の後に、前記酸化膜および前記絶縁性
イドウォールスペーサの上にエッチストップ層となる
リコンナイトライド膜を堆積する工程(d)と、 前記シリコンナイトライド膜の上に層間絶縁膜を形成す
る工程(e)と、 前記シリコンナイトライド膜をエッチストップ層とし
て、前記層間絶縁膜における前記MOS型トランジスタ
のソース/ドレイン領域の各領域の一部と該一部に隣接
する前記トレンチ分離構造の一部とにそれぞれ跨る領域
の上側部分に対してエッチングを行なうことにより、前
記層間絶縁膜に第1の開口部および第2の開口部を形成
する工程(f)と、 前記層間絶縁膜に形成された前記第1の開口部および第
2の開口部内の底部に露出する前記シリコンナイトライ
ド膜をエッチングし、前記シリコンナイトライド膜の下
に位置していた前記酸化膜を露出させる工程(g)と、前記層間絶縁膜に形成された前記第1の開口部および第
2の開口部内の底部に露出する前記酸化膜を選択的にエ
ッチングして、前記ソース/ドレイン領域の表面の一部
を露出させる工程(h)と、 前記層間絶縁膜に形成された前記第1の開口部および第
2の開口部を介して前記ソース/ドレイン領域の表面の
一部に接触する電極を形成する工程()と、を包含す
る半導体装置の製造方法。
5. A trench isolation structure comprising a trench formed in an isolation region of a semiconductor substrate and an insulator buried in the trench, and a MOS type device region in the semiconductor substrate surrounded by the trench isolation structure. Transistor game
A step of forming a gate electrode structure (a), after the step (a), the step (b) of depositing an oxide film on the isolation region and the device region, after the step (b), the Perfect on the side wall of the gate electrode structure
A step of forming a rim sidewall spacers (c), after step (c), the etch stop layer on the oxide film and the insulating support <br/> Id wall spacer sheet
Depositing a silicon nitride film and (d), and (e) forming an interlayer insulating film on the silicon nitride film, the silicon nitride film as an etch stop layer, wherein in the interlayer insulating film By etching an upper portion of a region that straddles a part of each of the source / drain regions of the MOS transistor and a part of the trench isolation structure adjacent to the part, the interlayer insulating film is etched. first the opening and a second step of forming an opening (f), the silicon Knight line exposed at the bottom of the interlayer insulating film on the first opening formed and the second opening
Etching the nitride film, and under the silicon nitride film.
(G) exposing the oxide film located on the first and second openings formed in the interlayer insulating film;
The oxide film exposed at the bottom in the opening 2 is selectively etched.
A part of the surface of the source / drain region
(H) exposing a surface of the source / drain region through the first opening and the second opening formed in the interlayer insulating film .
Forming a contacting electrode partly ( i ).
【請求項6】 前記絶縁性サイドウォールスペーサは
シリコン窒化膜から形成されている請求項5に記載の半
導体装置の製造方法。
6. The insulating side wall spacer ,
6. The method for manufacturing a semiconductor device according to claim 5, wherein the method is formed from a silicon nitride film.
【請求項7】 前記工程(g)において、前記層間絶縁
膜に形成された前記第1の開口部および第2の開口部内
の底部に存在している絶縁性サイドウォールス ペーサを
除去する請求項5又は6に記載の半導体装置の製造方
法。
7. In the step (g), the interlayer insulating film is formed.
In the first opening and the second opening formed in the film
The insulating sidewall scan pacer that are present in the bottom of the
The method for manufacturing a semiconductor device according to claim 5 , wherein the semiconductor device is removed .
【請求項8】 前記酸化膜の膜厚が、20〜50nmで
ある請求項5〜7のうちのいずれか1項に記載の半導体
装置の製造方法。
8. An oxide film having a thickness of 20 to 50 nm.
The semiconductor according to any one of claims 5 to 7.
Device manufacturing method.
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