JPH0851203A - Semiconductor device, and its manufacture - Google Patents

Semiconductor device, and its manufacture

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JPH0851203A
JPH0851203A JP18604994A JP18604994A JPH0851203A JP H0851203 A JPH0851203 A JP H0851203A JP 18604994 A JP18604994 A JP 18604994A JP 18604994 A JP18604994 A JP 18604994A JP H0851203 A JPH0851203 A JP H0851203A
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JP
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forming
insulating film
film
layer
opening
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Application number
JP18604994A
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Japanese (ja)
Inventor
Toshiaki Tsutsumi
聡明 堤
Original Assignee
Mitsubishi Electric Corp
三菱電機株式会社
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/78Field effect transistors with field effect produced by an insulated gate
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    • HELECTRICITY
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    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666Vertical transistors

Abstract

PURPOSE:To improve subthreshold property, in a vertical transistor high in integration degree. CONSTITUTION:An opening 16 for a transistor, which pierces this, is provided in an interlayer insulating film 15, and therein epitaxial layers 18 and 19a and 19b to serve as a source/channel/drain are stacked to make an active region 17, and further an opening 20 for a gate electrode, which pierces two layers, is made from above this active layer 17, and herein a gate electrode 23 is made through a gate insulating film 22.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】この発明は、MIS型半導体装置に係り、特に縦方向にチャネルを有する縦型トランジスタに関するものである。 BACKGROUND OF THE INVENTION This invention relates to a MIS-type semiconductor device, the present invention relates to a vertical transistor, in particular having a channel longitudinally.

【0002】 [0002]

【従来の技術】近年、VLSIの高集積化、高性能化の要求に従い、Si表面のSi酸化膜の上にSiの結晶層を作り、ここに素子を形成するSOI(Silicon In recent years, high integration of VLSI, as required by high performance, making the crystal layer of Si on the Si oxide film of the Si surface, wherein the SOI forming an element (Silicon
onInsulator)構造や、縦方向にチャネルを有する縦型MOSトランジスタなどの3次元素子が期待されている。 On Insulator) structures and three-dimensional elements such as vertical MOS transistors in the longitudinal direction with a channel it is expected. 図61は例えば文献IEEE IEDM Figure 61, for example Document IEEE IEDM
85 P. 85 P. 694,Hideo Sunamiに示される従来のSOI型トランジスタを用いたDRAMのメモリーセルの構造を示す断面図である。 694 is a sectional view showing the structure of a memory cell of a DRAM using the conventional SOI-type transistor shown in Hideo Sunami. 図において、1はSi単結晶等から成る半導体基板、2はセルプレート、 In the figure, the semiconductor substrate 1 is made of Si single crystal or the like, 2 cell plate,
3、4はn +型不純物拡散層、5、6はSi酸化膜、7 3 and 4 n + -type impurity diffusion layer, 5 and 6 Si oxide film, 7
はp型Si層、8はワード線となるゲート電極、9はビット線である。 The p-type Si layer, 8 a gate electrode serving as a word line, 9 is a bit line.

【0003】図に示す様に、セルプレート2とn +型不純物拡散層3aとこれら2つの電極に挟まれたSi酸化膜5aとから成るキャパシタと、n +型不純物拡散層3 [0003] As shown in the figure, the cell plate 2 and the n + -type impurity diffusion layer 3a and the capacitor composed of a Si oxide film 5a sandwiched between these two electrodes, n + -type impurity diffusion layer 3
b、4をソース・ドレイン領域とするスイッチングトランジスタとでメモリーセルを構成し、このスイッチングトランジスタはSi酸化膜5b上にチャネル領域となるp型Si層7が形成されたSOI型トランジスタである。 b, 4 a constitutes a memory cell with a switching transistor to the source and drain regions, the switching transistor is an SOI transistor p-type Si layer 7 serving as a channel region on the Si oxide film 5b is formed. この様に構成されるSOI型トランジスタは、トランジスタ動作時に、チャネル領域下層部に形成される空乏層が、その下に形成された絶縁膜と直列に接続されるため、実質的な空乏層容量が低減されてサブスレッショルド特性が向上し、高性能が得られるものである。 SOI-type transistor formed in this manner, during the transistor operation, a depletion layer formed in the channel region underlying portion, to be connected to the insulating film and formed below the series, a substantial depletion layer capacity it is reduced to improve the subthreshold characteristic, in which high performance is obtained.

【0004】しかしながら、上記の様な従来のSOI型トランジスタでは、ソース/チャネル/ドレイン領域3 However, in the conventional SOI-type transistors such as described above, the source / channel / drain region 3
b、7、4は同一平面内に形成され、図に示す様にL 1 b, 7, 4 are formed in the same plane, as shown in FIG. L 1
+L 2 +L 3の長さを必要とする。 + Requires a length of L 2 + L 3. 例えばゲート長を0.8 For example, the gate length 0.8
μm、ゲート電極8側壁に形成されるサイドウォールS [mu] m, the sidewall S formed in the gate electrode 8 side walls
i酸化膜の幅(例えば0.2μm)を含むソース・ドレイン領域3b、4の幅を例えば1.2μmとすると、典型的には1.2+0.8+1.2=3.2(μm)の長さの領域を必要とし、トランジスタの占有面積を低減できないものであった。 When the width of the source and drain regions 3b, 4, including the width of the i oxide film (e.g., 0.2 [mu] m) for example, to 1.2 [mu] m, typically 1.2 + 0.8 + 1.2 = 3.2 ([mu] m) long It requires the area and was not possible to reduce the area occupied by the transistor.

【0005】次に、同様に文献IEEE IEDM85 [0005] Next, as well as the literature IEEE IEDM85
P. P. 694,Hideo Sunamiに示される従来の縦型MOSトランジスタについて説明する。 694, Hideo Sunami conventional vertical MOS transistor shown in will be described. 図62 Figure 62
は、従来の縦型MOSトランジスタを用いたDRAMのメモリーセルの構造を示す断面図である。 Is a cross-sectional view showing the structure of a memory cell of a DRAM using the conventional vertical type MOS transistor. 図において、 In the figure,
1〜3、5、6および9は図61のものと同じもの、1 1~3,5,6 and 9 are the same as those in FIG. 61, 1
0はn +型不純物拡散層3b上に形成されたp型Si 0 p-type Si formed on n + -type impurity diffusion layer 3b
層、11はp型Si層10上に形成されたn +型不純物拡散層、12は2つのn +型不純物拡散層3b、11とその間のp型Si層10とで構成される柱状パターンの側面の周囲に、Si酸化膜6を介して形成されたワード線となるゲート電極である。 Layer 11 is n + -type impurity diffused layer formed on the p-type Si layer 10, 12 is columnar pattern composed of the two n + -type impurity diffusion layer 3b, 11 a p-type Si layer 10 therebetween around the side surface, a gate electrode serving as a word line formed over a Si oxide film 6.

【0006】図62に示す様に、メモリーセルを構成するキャパシタは図61と同様であり、スイッチングトランジスタは、2つのn +型不純物拡散層3b、11をソース・ドレイン領域、p型Si層10をチャネル領域とし、これらを例えば選択エピタキシャル技術等を用いて縦方向に形成した縦型MOSトランジスタである。 [0006] As shown in FIG. 62, a capacitor constituting the memory cell is the same as that in FIG. 61, switching transistors, two n + -type impurity diffusion layer 3b, 11 a source-drain regions, p-type Si layer 10 was a channel region, a vertical type MOS transistor formed in the vertical direction with these, for example, selective epitaxial technique or the like. この様に構成される縦型MOSトランジスタは、図に示す様に、ゲート電極12の膜厚L 4 、ソース・ドレインおよびチャネル領域3b、11、10で構成する柱状パターンの幅をL 5とすると、およそL 4 +L 5 +L 4の長さの領域を必要とする。 Vertical MOS transistor formed in this manner, as shown in the figure, the thickness L 4 of the gate electrode 12, the source-drain and channel region 3b, and the width of the columnar patterns constituting at 11, 10 and L 5 requires the length of the region of approximately L 4 + L 5 + L 4 . 例えばゲート電極12の膜厚L 4を0.3μm、上記柱状パターンの幅を1.0μmとすると、典型的には0.3+1.0+0.3=1.6(μ For example, when the thickness L 4 of the gate electrode 12 0.3 [mu] m, and 1.0μm width of the columnar pattern, typically 0.3 + 1.0 + 0.3 = 1.6 ( μ
m)の長さの領域でトランジスタを構成でき、明らかにトランジスタの占有面積が低減され高集積化に適した構造である。 Transistors can be configured in the region of the length of m), it is clearly the area occupied by the transistor is suitable for high integration is reduced structure.

【0007】 [0007]

【発明が解決しようとする課題】しかしながら、上記の様な従来の縦型MOSトランジスタでは、上述した従来のSOI型トランジスタの様に、チャネル領域に形成される空乏層容量を低減させる絶縁膜が存在しないため、 [SUMMARY OF THE INVENTION However, in the conventional vertical type MOS transistor, such as described above, as in the conventional SOI-type transistors described above, there dielectrics with reduced depletion layer capacitance formed in the channel region because it does not,
サブスレッショルド特性が向上できないという問題点があり、従来のSOI型トランジスタおよび縦型MOSトランジスタの双方とも、高性能化かつ高集積化という2 There is a problem in that the sub-threshold characteristics can not be improved, both of the conventional SOI-type transistors and vertical MOS transistors, in that performance and high integration 2
つの要求を満たし得ないものであった。 It was those that can not meet the One of the request.

【0008】この発明は、上記の様な問題点を解消するためになされたもので、サブスレッショルド特性が向上し、高性能でかつ集積度の高いトランジスタを含む半導体装置を得ることを目的としており、さらにこの装置に適した製造方法を提供することを目的とする。 [0008] The present invention has been made to solve the such problem described above, improved subthreshold characteristics, aims at obtaining a semiconductor device including a high performance and high integration transistor , further an object to provide a manufacturing method suitable for this device.

【0009】 [0009]

【課題を解決するための手段】この発明の請求項1に係る半導体装置は、半導体基板上に、層間絶縁膜と、この層間絶縁膜を貫通して下地の上記半導体基板に到達しその側面周囲が上記層間絶縁膜に囲まれる様に形成されたトランジスタ用開口部と、このトランジスタ用開口部内の上記半導体基板上にチャネル領域となる第一導電型の半導体層とこれを上下方向から挟む様にソース・ドレイン領域となる第二導電型の半導体層との三層を積層して成る活性領域と、上記トランジスタ用開口部の中央部に上記活性領域の少なくとも上から二層を貫通する様に形成されたゲート電極用開口部と、このゲート電極用開口部内にゲート絶縁膜を介して形成されたゲート電極とを有するものである。 SUMMARY OF THE INVENTION The semiconductor device according to claim 1 of the present invention, on a semiconductor substrate, an interlayer insulating film, a side periphery reached the semiconductor substrate underlying through the interlayer insulating film and There the interlayer insulating film in a transistor formed opening as surrounded, as to sandwich the semiconductor layer of the first conductivity type serving as the semiconductor substrate in the channel region this transistor the opening it from the vertical direction forming three-layer and the active region formed by stacking, from at least the top of the active region in a central portion of the transistor opening so as to penetrate the two layers of the second conductivity type semiconductor layer to be source and drain regions a gate electrode opening that is, those having a gate electrode formed through a gate insulating film on the gate electrode in the opening.

【0010】この発明の請求項2に係る半導体装置は、 [0010] The semiconductor device according to claim 2 of the present invention,
半導体基板に第二導電型の拡散層を設け、この拡散層形成領域内にトランジスタ用開口部を上記拡散層に到達する様に形成して、活性領域の最下層を上記拡散層に接続したものである。 The diffusion layer of the second conductivity type provided on the semiconductor substrate, the transistor opening in the diffusion layer forming region formed so as to reach the diffusion layer, which the lowest layer of the active region is connected to the diffusion layer it is.

【0011】この発明の請求項3に係る半導体装置は、 [0011] The semiconductor device according to claim 3 of the present invention,
半導体基板に設けられた拡散層表面で、活性領域と接する領域以外の領域に金属シリサイド層を形成したものである。 A diffusion layer surface provided on the semiconductor substrate, and forming a metal silicide layer in a region other than the region in contact with the active region.

【0012】この発明の請求項4に係る半導体装置は、 [0012] The semiconductor device according to claim 4 of the present invention,
活性領域がエピタキシャル層から成るものである。 Active region is made of epitaxial layer.

【0013】この発明の請求項5に係る半導体装置は、 [0013] The semiconductor device according to a fifth aspect of the invention,
活性領域の少なくともチャネル領域となる半導体層が、 Semiconductor layer comprising at least a channel region of the active region,
SiとGeとの化合物によるエピタキシャル層から成るものである。 It is made of the epitaxial layer with a compound of Si and Ge.

【0014】この発明の請求項6に係る半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、この層間絶縁膜にトランジスタ用開口部を形成する工程と、このトランジスタ用開口部内に選択エピタキシャル成長法により活性領域を形成する工程と、上記活性領域の上から二層を貫通する様にゲート電極用開口部を形成する工程と、上記ゲート電極用開口部内壁にゲート絶縁膜を形成した後、上記ゲート電極用開口部内に埋め込む様にゲート電極を形成する工程と、を有するものである。 [0014] The method of manufacturing a semiconductor device according to a sixth aspect of the invention includes the steps of forming an interlayer insulating film on a semiconductor substrate, forming a transistor opening in the interlayer insulating film, the transistor opening forming an active region by selective epitaxial growth portion, a step of forming a gate electrode opening so as to penetrate the two layers from the top of the active region, a gate insulating film in the opening portion inner wall for the gate electrode after forming, and has a step of forming a gate electrode as embedded in the gate electrode in the opening.

【0015】この発明の請求項7に係る半導体装置は、 [0015] The semiconductor device according to claim 7 of the present invention,
活性領域の最上層に接続する配線膜を上記活性領域上から層間絶縁膜上に渡って設け、この配線膜と上記活性領域の少なくとも上から二層とを連続して貫通する様にゲート電極用開口部を形成し、さらにこのゲート電極用開口部内壁と上記配線膜表面とにゲート絶縁膜を形成したものである。 The wiring film to be connected to the uppermost layer of the active region is provided over on the interlayer insulating film from on the active region, the gate electrode so as to penetrate successively between two layers from the top of at least the interconnection film and the active region to form an opening, it is further obtained by forming a gate insulating film and the gate electrode opening inner wall and the wiring film surface.

【0016】この発明の請求項8に係る半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、この層間絶縁膜にトランジスタ用開口部を形成する工程と、このトランジスタ用開口部内に選択エピタキシャル成長法により活性領域を形成した後、この活性領域上から上記層間絶縁膜に渡って配線膜を形成する工程と、上記配線膜と上記活性領域の上から二層とを貫通する様にゲート電極用開口部を形成する工程と、その後ゲート絶縁膜を形成した後、ゲート電極を形成する工程と、を有するものである。 The manufacturing method of a semiconductor device according to claim 8 of the present invention comprises steps of forming an interlayer insulating film on a semiconductor substrate, forming a transistor opening in the interlayer insulating film, the transistor opening after forming the active region by selective epitaxial growth portion, such that through forming a wiring layer over from the active region in the interlayer insulating film, and two layers from the top of the wiring layer and the active region in forming an opening for a gate electrode, after subsequently forming a gate insulating film, and it has a step of forming a gate electrode.

【0017】この発明の請求項9に係る半導体装置は、 [0017] The semiconductor device according to claim 9 of the present invention,
層間絶縁膜に所定の深さの凹部を設け、この凹部領域の一部に上記層間絶縁膜を貫通するトランジスタ用開口部を形成し、このトランジスタ用開口部内に形成された活性領域の最上層に接続する配線膜を上記凹部内に設け、 A recess of predetermined depth in the interlayer insulating film, forming a transistor opening through the interlayer insulating film in a part of the recessed regions, the uppermost layer of the active region formed the transistor in the opening the wiring film to be connected is provided in the recess,
この配線膜と上記活性領域の少なくとも上から二層とを連続して貫通する様にゲート電極用開口部を形成し、さらにこのゲート電極用開口部内壁と上記配線膜表面とにゲート絶縁膜を形成したものである。 At least a from the upper two layers are continuously formed an opening for a gate electrode so as to penetrate further gate insulating film and the gate electrode opening inner wall and the wiring film surface of the wiring film and the active region it is obtained by forming.

【0018】この発明の請求項10に係る半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、この層間絶縁膜に凹部を形成し、この凹部領域の一部に上記層間絶縁膜を貫通するトランジスタ用開口部を形成する工程と、このトランジスタ用開口部内に選択エピタキシャル成長法により活性領域を形成する工程と、 The manufacturing method of a semiconductor device according to claim 10 of the invention includes the steps of forming an interlayer insulating film on a semiconductor substrate, forming a recess in the interlayer insulating film, the interlayer portion of the recessed area forming a transistor for opening through the insulating film, forming an active region by selective epitaxial growth method in this transistor in the opening,
次いで上記凹部内を埋め込む様に全面に配線膜となる導電膜を形成した後、この導電膜を上記凹部内にのみ残存させて全面を平坦化する工程と、上記導電膜から成る配線膜と上記活性領域の上から二層とを貫通する様にゲート電極用開口部を形成する工程と、その後ゲート絶縁膜を形成した後、ゲート電極を形成する工程と、を有するものである。 Then after forming a conductive film to be the wiring layer on the entire surface so as to fill the said recess, the steps of flattening the entire surface of the conductive film is left only in the recess, a wiring layer made of the conductive film above forming a gate electrode opening portions so as to penetrate the two layers over the active region, after subsequently forming a gate insulating film, and has a step of forming a gate electrode.

【0019】この発明の請求項11に係る半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、この層間絶縁膜に凹部を形成し、この凹部領域の一部に上記層間絶縁膜を貫通するトランジスタ用開口部を形成する工程と、このトランジスタ用開口部内に選択エピタキシャル成長法により活性領域を形成する工程と、 A method of manufacturing a semiconductor device according to claim 11 of the invention includes the steps of forming an interlayer insulating film on a semiconductor substrate, forming a recess in the interlayer insulating film, the interlayer portion of the recessed area forming a transistor for opening through the insulating film, forming an active region by selective epitaxial growth method in this transistor in the opening,
次いで上記凹部内を埋め込む様に全面に配線膜となる導電膜を形成した後、この導電膜を上記凹部内にのみ残存させて全面を平坦化する工程と、次いで上記導電膜をエッチングによりさらに後退させた後、全面に絶縁膜を形成し、この絶縁膜を上記凹部内にのみ残存させて全面を平坦化する工程と、次いで上記絶縁膜と上記導電膜から成る配線膜と上記活性領域の上から二層とを貫通する様にゲート電極用開口部を形成する工程と、その後ゲート絶縁膜を形成した後、ゲート電極を形成する工程と、を有するものである。 Then after forming a conductive film to be the wiring layer on the entire surface so as to fill the said recess, the steps of flattening the entire surface of the conductive film is left only in the recess, then further retracted by etching the conductive film after the entire surface to form an insulating film, the insulating film and the step of flattening the entire surface is left only in the recess, and then on the insulating film and the conductive wiring layer and the active region made of film forming an opening for a gate electrode so as to penetrate the two layers from, after subsequently forming a gate insulating film, and has a step of forming a gate electrode.

【0020】この発明の請求項12に係る半導体装置は、トランジスタ用開口部内に活性領域を、その表面の高さが層間絶縁膜表面よりも所定量低くなる様に形成し、上記トランジスタ用開口部の上層部周囲を囲む様に上記層間絶縁膜に凹部を上記活性領域の上から二層目に達しない深さに設け、この凹部内に配線膜を設けて上記活性領域の最上層の側面に接続させ、さらに上記トランジスタ用開口部内の上記活性領域に自己整合的にゲート電極用開口部を形成し、このゲート電極用開口部内壁と上記活性領域表面と上記配線膜表面とにゲート絶縁膜を形成したものである。 The semiconductor device according to claim 12 of the present invention, the active region in the transistor opening, a predetermined amount becomes formed as lower than the height interlayer insulating film surface of the surface, for the transistor opening the recesses in the interlayer insulating film so as to surround the upper portion periphery provided over a depth not to reach the second layer from of the active region, the top layer of the side surface of the active region to provide a wiring layer within this recess connected to the further above the active region of the transistor in the opening to form a self-aligned manner for the gate electrode opening, the gate insulating film and the gate electrode opening inner wall and the surface of the active region and the wiring film surface it is obtained by forming.

【0021】この発明の請求項13に係る半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、この層間絶縁膜にトランジスタ用開口部を形成する工程と、このトランジスタ用開口部内に選択エピタキシャル成長法により活性領域を、その表面の高さが上記層間絶縁膜表面よりも所定量低くなる様に形成する工程と次いで上記トランジスタ用開口部内壁の上記層間絶縁膜の露出部分にSi窒化膜のサイドウォールを形成する工程と、このSi窒化膜のサイドウォールと上記層間絶縁膜とをマスクとして自己整合的に上記活性領域をエッチングして、ゲート電極用開口部を形成する工程と、このゲート電極用開口部をSi窒化膜の埋め込み層によって埋め込む工程と、上記Si窒化膜のサイドウォールおよび埋め込み層とレ The manufacturing method of a semiconductor device according to claim 13 of the invention includes the steps of forming an interlayer insulating film on a semiconductor substrate, forming a transistor opening in the interlayer insulating film, the transistor opening Si active region by selective epitaxial growth portion, the exposed portion of the interlayer insulating film process and then the transistor opening inner wall the height of the surface is formed to become a predetermined amount lower than the surface of the interlayer insulating film forming a side wall of the nitride film, a step of self-aligned etching the active region, forming a gate electrode opening the side wall and the interlayer insulating film of the Si nitride film as a mask, burying the gate electrode opening portions by a buried layer of Si nitride film, the sidewall and the buried layer and the Re of the Si nitride film ストパターンとをマスクとして上記層間絶縁膜に凹部を形成する工程と、この凹部内を埋め込む様に全面に配線膜となる導電膜を形成した後、この導電膜を上記凹部内にのみ残存させて全面を平坦化する工程と、その後上記Si窒化膜のサイドウォールおよび埋め込み層を除去する工程と、次いでゲート絶縁膜を形成した後、ゲート電極を形成する工程とを有するものである。 Forming a recess in the interlayer insulating film and a strike pattern as a mask, after forming a conductive film to be the wiring layer on the entire surface so as to embed the recess, the conductive film is left only in the recess planarizing the entire surface, and a step of thereafter removing the sidewall and the buried layer of the Si nitride film, and then after forming the gate insulating film, and a step of forming a gate electrode.

【0022】この発明の請求項14に係る半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、この層間絶縁膜にトランジスタ用開口部を形成する工程と、このトランジスタ用開口部内に選択エピタキシャル成長法により活性領域を、その表面の高さが上記層間絶縁膜表面よりも所定量低くなる様に形成する工程と、次いで上記トランジスタ用開口部内壁の上記層間絶縁膜の露出部分にSi窒化膜のサイドウォールを形成する工程と、このSi窒化膜のサイドウォールと上記層間絶縁膜とをマスクとして自己整合的に上記活性領域をエッチングして、ゲート電極用開口部を形成する工程と、 The manufacturing method of a semiconductor device according to claim 14 of the invention includes the steps of forming an interlayer insulating film on a semiconductor substrate, forming a transistor opening in the interlayer insulating film, the transistor opening an active region by selective epitaxial growth portion, a step height of the surface is formed to become a predetermined amount lower than the interlayer insulating film surface and then the exposed portion of the interlayer insulating film of the transistor opening inner wall forming a side wall of the Si nitride film, the side wall and the interlayer insulating film of the Si nitride film is self-aligned etching the active region as a mask to form an opening for a gate electrode ,
このゲート電極用開口部をSi窒化膜の埋め込み層によって埋め込む工程と、上記Si窒化膜のサイドウォールおよび埋め込み層とレジストパターンとをマスクとして上記層間絶縁膜に凹部を形成する工程と、この凹部内を埋め込む様に全面に配線膜となる導電膜を形成した後、 Burying the gate electrode opening portions by a buried layer of Si nitride film, and forming a recess in the interlayer insulating film and the Si nitride film sidewall and the buried layer and the resist pattern as a mask, in the recess after forming a conductive film to be the wiring layer on the entire surface so as to embed the,
この導電膜を上記凹部内にのみ残存させて全面を平坦化する工程と、次いで上記導電膜をエッチングによりさらに後退させた後、全面に絶縁膜を形成し、この絶縁膜を上記凹部内にのみ残存させて全面を平坦化する工程と、 Planarizing the entire surface of the conductive film is left only in the recess, and then was allowed to further retreat by etching the conductive film, it is formed on the entire surface of the insulating film, the insulating film only in the recess planarizing the entire surface is left,
その後上記Si窒化膜のサイドウォールおよび埋め込み層を除去する工程と、次いでゲート絶縁膜を形成した後、ゲート電極を形成する工程と、を有するものである。 Then removing the sidewall and the buried layer of the Si nitride film, and then after forming the gate insulating film, and has a step of forming a gate electrode.

【0023】この発明の請求項15に係る半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、この層間絶縁膜に凹部を形成する工程と、この凹部内をSi窒化膜の埋め込み層によって埋め込む工程と、 The manufacturing method of a semiconductor device according to claim 15 of the invention includes the steps of forming an interlayer insulating film on a semiconductor substrate, forming a recess in the interlayer insulating film, the inside recess Si nitride film burying the buried layer,
上記凹部領域の一部に、上記Si窒化膜の埋め込み層と上記層間絶縁膜とを貫通するトランジスタ用開口部を形成する工程と、このトランジスタ用開口部内の側壁にS Some of the recessed regions, and forming a transistor opening through the buried layer and the interlayer insulating film of the Si nitride film on the sidewalls of the transistor in the opening S
i窒化膜のサイドウォールを形成し、その後上記トランジスタ用開口部内を埋め込む様に全面にSi酸化膜を形成した後、上記Si窒化膜のサイドウォールの上層部分が除去されて上記Si窒化膜のサイドウォールの幅が一定になるまで全面を除去して平坦化し、上記Si酸化膜の埋め込み層を形成する工程と、次いで上記Si窒化膜の埋め込み層およびサイドウォールを除去する工程と、 i forming a sidewall of the nitride film, the side of then after forming the Si oxide film on the entire surface so as to embed the transistors opening portion, an upper portion of the sidewall of the Si nitride film is the removed the Si nitride film a step width of wall is flattened by removing the entire surface to a constant, to form a buried layer of the Si oxide film, and then removing the buried layer and the sidewall of the Si nitride film,
次いで上記凹部下の上記トランジスタ用開口部内に選択エピタキシャル成長法により、上記Si酸化膜の埋め込み層の周囲に活性領域を形成する工程と、次いで上記凹部内に埋め込む様に全面に配線膜となる導電膜を形成した後、この導電膜を凹部内の上記Si酸化膜の埋め込み層の周囲にのみ残存させて全面を平坦化する工程と、次いで上記Si酸化膜の埋め込み層をレジストマスクを用いて除去し、ゲート電極用開口部を形成する工程と、その後ゲート絶縁膜を形成した後、ゲート電極を形成する工程と、を有するものである。 By then selective epitaxial growth method in the opening for the transistor under the recess, the Si forming an active region on the periphery of the buried layer of oxide film, and then a conductive film to be a wiring layer on the entire surface as embedded in the recess after forming a planarizing the entire surface of the conductive film is left only on the periphery of the buried layer of the Si oxide film in the recess, and then removed using a resist mask buried layer of the Si oxide film , forming an opening for a gate electrode, after subsequently forming a gate insulating film, and has a step of forming a gate electrode.

【0024】この発明の請求項16に係る半導体装置は、活性領域の最上層に接続する配線膜を、その上層にゲート絶縁膜よりも十分に厚い絶縁膜を設けたものとするものである。 The semiconductor device according to claim 16 of the present invention are those which a wiring layer to be connected to the uppermost layer of the active region to provide a sufficiently thick insulating film than the gate insulating film on the upper layer.

【0025】この発明の請求項17に係る半導体装置は、活性領域を、基板半導体層から成る拡散層によって構成したものである。 The semiconductor device according to claim 17 of the present invention, in which an active region, constituted by the diffusion layer made of the substrate semiconductor layer.

【0026】この発明の請求項18に係る半導体装置の製造方法は、半導体基板にゲート電極用開口部を形成する工程と、このゲート電極用開口部内にSi窒化膜の埋め込み層を埋め込んだ後、上記半導体基板をエッチングして上記Si窒化膜の埋め込み層の上層部を突出させる工程と、このSi窒化膜の埋め込み層の突出部側面に第1のSi酸化膜サイドウォールを形成する工程と、この第1のSi酸化膜サイドウォールと上記Si窒化膜の埋め込み層とをマスクとして上記半導体基板をエッチングして、上記Si窒化膜の埋め込み層周囲を囲む様に基板半導体層を形成する工程と、上記第1のSi酸化膜サイドウォールとその下の上記基板半導体層との周囲に第2 The manufacturing method of a semiconductor device according to claim 18 of the present invention comprises steps of forming an opening for a gate electrode on a semiconductor substrate, after filling the buried layer of Si nitride film on the gate electrode in the opening, a step of protruding the upper portion of the buried layer of the Si nitride film by etching the semiconductor substrate, forming a first Si oxide film sidewall on the protrusion side of the buried layer of the Si nitride film, the and etching the semiconductor substrate and a buried layer of the first Si oxide film sidewall and the Si nitride film as a mask to form a substrate semiconductor layer so as to surround the buried layer around the Si nitride film, the the around between the substrate semiconductor layer beneath it first Si oxide film sidewall 2
のSi酸化膜サイドウォールを形成する工程と、上記第1および第2のSi酸化膜サイドウォールと上記Si窒化膜の埋め込み層とをマスクとして再び上記半導体基板をエッチングして、周囲にサイドウォールが形成されていない下層部分を含む基板半導体層を、上記Si窒化膜の埋め込み層周囲を囲む様に形成する工程と、次いでイオン注入法により上記基板半導体層の下層部分とその周囲の上記半導体基板とに活性領域の最下層となる不純物拡散層を形成する工程と、次いで全面に層間絶縁膜を形成した後、上記基板半導体層表面が露出するまで全面を平坦化する工程と、次いでイオン注入法により上記基板半導体層に上記活性領域の上から二層となる不純物拡散層をそれぞれ形成する工程と、次いで上記基板半導体層の上層部周囲を囲 Forming an Si oxide film sidewall, said a buried layer of the first and second Si oxide film sidewall and the Si nitride film is etched again the semiconductor substrate as a mask, the sidewall around the substrate semiconductor layer including a lower layer portion which is not formed, forming so as to surround the buried layer around the Si nitride film, followed by ion implantation underlying portion of the substrate semiconductor layer and the semiconductor substrate surrounding forming an impurity diffusion layer serving as the lowest layer of the active region, and then after an interlayer insulating film on the entire surface, planarizing the entire surface to the substrate surface of the semiconductor layer is exposed, followed by an ion implantation method enclose a step, then the upper portion around the substrate a semiconductor layer for forming the impurity diffusion layer serving as two layers from the top of the active region in the substrate semiconductor layer, respectively 様に上記層間絶縁膜に凹部を、上記活性領域の二層目に達しない深さに形成する工程と、次いで上記凹部内に配線膜を埋め込む工程と、次いで上記Si窒化膜の埋め込み層を除去して上記ゲート電極用開口部を開口し、ゲート絶縁膜を形成した後ゲート電極を形成する工程と、を有するものである。 The recesses in the interlayer insulating film as the removal and forming a second layer depth not reaching the of the active region, and then burying the wiring film in the recess, then a buried layer of the Si nitride film those having the steps of forming a gate electrode after opening the opening for the gate electrode, a gate insulating film is.

【0027】この発明の請求項19に係る半導体装置は、半導体基板上に第1の層間絶縁膜と、この第1の層間絶縁膜上の所定領域に形成されたゲート電極と、このゲート電極を覆って上記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、上記ゲート電極形成領域に、上記第2の層間絶縁膜と上記ゲート電極と上記第1の層間絶縁膜とを貫通して下地の上記半導体基板に到達する様に形成された線状のトランジスタ用開口部と、このトランジスタ用開口部内壁に形成されたゲート絶縁膜と、このゲート絶縁膜が形成された上記トランジスタ用開口部内の上記半導体基板上に、チャネル領域となる第一導電型のエピタキシャル層とこれを上下方向から挟む様にソース・ドレイン領域となる第二導電型のエピタキシャル層との三層を積層し The semiconductor device according to claim 19 of the present invention, a first interlayer insulating film on a semiconductor substrate, a gate electrode formed on a predetermined region on the first interlayer insulating film, the gate electrode a second interlayer insulating film formed on the first interlayer insulating film covering, to the gate electrode forming region, and a said second interlayer insulating film and the gate electrode and the first interlayer insulating film and through to the semiconductor substrate in the transistor opening of the formed linear as to reach the underlying gate insulating film formed on the transistor opening inner wall, the transistor gate insulating film is formed on the semiconductor substrate in use opening, stacking three layers of a second conductivity type epitaxial layer serving as the first conductive type epitaxial layer and the source and drain regions so as to sandwich it from the vertical direction to be the channel region 、縦方向の薄膜状に形成された活性領域と、を有するものである。 , A vertical thin film which is formed in the active region, and has a.

【0028】この発明の請求項20に係る半導体装置は、半導体基板に第二導電型の拡散層を設け、この拡散層形成領域にトランジスタ用開口部を上記拡散層に到達する様に形成して活性領域の最下層を上記拡散層に接続したものである。 The semiconductor device according to claim 20 of the present invention, the diffusion layer of the second conductivity type provided on the semiconductor substrate, the transistor opening formed so as to reach the diffusion layer on the diffusion layer forming region the lowest layer of the active region which are connected to the diffusion layer.

【0029】この発明の請求項21に係る半導体装置は、トランジスタ用開口部を上限値を0.2μmとする微細幅で形成したものである。 The semiconductor device according to claim 21 of the present invention is obtained by forming a fine width and 0.2μm upper limit transistor opening.

【0030】この発明の請求項22に係る半導体装置の製造方法は、半導体基板上に第1の層間絶縁膜を形成する工程と、この第1の層間絶縁膜上にゲート電極を形成した後、このゲート電極を覆って全面に第2の層間絶縁膜を形成する工程と、上記ゲート電極形成領域内に上記第2の層間絶縁膜と上記ゲート電極と上記第1の層間絶縁膜とを貫通する様に線状のトランジスタ用開口部を形成する工程と、次いでゲート絶縁膜を形成した後、上記トランジスタ用開口部内に活性領域を形成する工程と、 The manufacturing method of a semiconductor device according to claim 22 of the present invention comprises steps of forming a first interlayer insulating film on a semiconductor substrate, after forming a gate electrode on the first interlayer insulating film, forming a second interlayer insulating film on the entire surface to cover the gate electrode, penetrating and the second interlayer insulating film and the gate electrode and the first interlayer insulating film in the gate electrode formation region after forming a step of forming a linear transistor opening, then the gate insulating film as a step of forming an active region to the transistor in the opening,
を有するものである。 And it has a.

【0031】 [0031]

【作用】この発明による半導体装置は、層間絶縁膜に囲まれたトランジスタ用開口部内にソース/チャネル/ドレインの三層を縦方向に積層して活性領域を形成し、さらにこの活性領域に、少なくとも上から二層を貫通するゲート電極用開口部を有しその中にゲート絶縁膜を介してゲート電極を形成してトランジスタを構成したものである。 SUMMARY OF semiconductor device according to the present invention, by laminating three layers of the source / channel / drain longitudinally to form an active region surrounded by transistor within the opening in the interlayer insulating film, further to the active region, at least is obtained by a transistor by forming a gate electrode via a gate insulating film therein has a gate electrode opening through the two layers from the top. このため活性領域は、内部にゲート電極を有し、 Thus the active region has a gate electrode therein,
周囲に層間絶縁膜を有する、円筒形状のものとなる。 Having an interlayer insulating film around, becomes a cylindrical shape. すなわち、活性領域の上から二層目であるチャネル領域においても、内側にゲート電極が、外側に層間絶縁膜が形成されSOI型トランジスタと同じ効果がある。 That is, in the channel region is a second layer from the top of the active region, a gate electrode on the inner side, is an interlayer insulating film on the outside form the same effect as SOI transistor. すなわちトランジスタ動作時にチャネル領域に形成される空乏層がその周囲の層間絶縁膜と直列に接続され、空乏層容量が低減し、サブスレッショルド特性が向上する。 That depletion layer formed during the transistor operation in the channel region is connected to the interlayer insulating film and the series of surrounding, the depletion layer capacitance is reduced, the sub-threshold characteristic is improved. また活性領域を縦方向に形成した縦型トランジスタであるため、トランジスタ占有面積は非常に小さく、このため、 Also because of the vertical transistor to form an active region in the vertical direction, the transistor occupancy area is very small, and therefore,
サブスレッショルド特性が向上し、高性能で集積度の高い半導体装置が得られる。 Improved subthreshold characteristics, the semiconductor device can be obtained highly integrated with high performance.

【0032】また、この発明によると、半導体基板に第二導電型の拡散層を設けて活性領域の最下層と接続したため、ソース・ドレイン領域の一方である活性領域の最下層の電極取り出しが容易となる。 Further, according to the present invention, because the connection with the lowest layer of the active region of the diffusion layer of the second conductivity type provided on the semiconductor substrate, easy lowermost electrode extraction of the active region is one of the source and drain regions to become. また、この拡散層はそのまま配線として用いることもできる。 Also, the diffusion layer may also be directly used as a wiring.

【0033】また、この発明によると、活性領域の最下層と接続する拡散層の表面に金属シリサイド層を形成したため、活性領域の最下層の電極取り出し層の抵抗が低減できる。 Further, according to the present invention, since the formation of the metal silicide layer on the surface of the diffusion layer connected to the bottom layer of the active region, it can be reduced resistance of the lowermost electrode extraction layer of the active region. 特に上記拡散層を配線として用いる場合は低抵抗な配線となり有効である。 Particularly in the case of using the diffusion layer as a wiring is effective becomes low resistance wiring. また、活性領域と接する部分に金属シリサイド層を形成していないため製造工程において、金属シリサイド層形成後にエピタキシャル成長により活性領域を形成する際に、良好なエピタキシャル成長が行える。 Further, in the manufacturing process because it does not form a metal silicide layer on the portion in contact with the active region, when forming the active region by epitaxial growth after the metal silicide layer formation, allows good epitaxial growth.

【0034】また、この発明による半導体装置は、活性領域がエピタキシャル層から成るため、良質な半導体層が安定して積層され、信頼性の高い縦方向に積層された活性領域が得られる。 Further, the semiconductor device according to the present invention, since the active region is made of epitaxial layer, a semiconductor layer of good quality can be stacked stably, stacked active region reliable vertical directions.

【0035】また、この発明によると、チャネル領域をSiとGeとの化合物によるエピタキシャル層で構成した。 [0035] According to the invention, and a channel region in the epitaxial layer by the compounds of Si and Ge. SiとGeとの化合物はホールの移動度が高いため、特にpチャネル型トランジスタにおいて、高速化が図れる。 Compound of Si and Ge has a high hole mobility, especially in the p-channel transistor, thereby speeding.

【0036】また、この発明による半導体装置の製造方法は、層間絶縁膜を形成後、この層間絶縁膜にトランジスタ用開口部を形成して、その中に活性領域をエピタキシャル成長させ、その後ゲート電極用開口部を形成して、その中にゲート絶縁膜およびゲート電極を形成するものである。 Further, a method of manufacturing a semiconductor device according to the present invention, after forming an interlayer insulating film, the interlayer insulating film to form a transistor opening, the active region is epitaxially grown in, then the gate electrode opening parts to form, and forms a gate insulating film and a gate electrode therein. このため、活性領域を円筒形状に形成し、 Therefore, to form the active region into a cylindrical shape,
内側にゲート電極を、外側に層間絶縁膜を、配設した構造が容易に実現できる。 The gate electrode inward, an interlayer insulating film on the outside, arranged structure can be easily realized. このためサブスレッショルド特性が向上し、高性能で集積度の高い半導体装置が容易に製造できる。 Therefore improved subthreshold characteristics can be easily manufactured highly integrated semiconductor device with high performance.

【0037】また、この発明による半導体装置は、トランジスタ用開口部内の活性領域上から層間絶縁膜上に渡って配線膜を形成し、配線膜と活性領域の上から二層とを連続して貫通するゲート電極開口部を形成したものである。 Further, the semiconductor device according to the present invention, over from the active region of the transistor opening on the interlayer insulating film to form a wiring film, through the top of the wiring layer and the active region continuously and two-layer it is obtained by forming gate electrode opening. このためソース・ドレイン領域となる活性領域の最上層に配線膜を確実に接続形成できる。 Thus it can be reliably connected forming a wiring layer on the uppermost layer of the active region serving as source and drain regions. さらに、ゲート絶縁膜を配線膜表面にも形成したためゲート電極と配線膜とが確実に絶縁できる。 Furthermore, the gate electrode due to the gate insulating film is also formed on the wiring film surface and the wiring film can be reliably insulated. また、配線膜を形成後に、 Further, after forming the wiring film,
ゲート電極開口部を形成し、その後ゲート絶縁膜を形成するため、上記の様な半導体装置が容易に製造できる。 Forming a gate electrode opening, then to form a gate insulating film, above such a semiconductor device can be easily manufactured.

【0038】また、この発明による半導体装置は、活性領域の最上層に接続する配線膜を、層間絶縁膜に設けた凹部内に形成したため、層間絶縁膜表面に配線膜による段差がなく、ゲート電極形成時にパターニングが容易となり信頼性が向上する。 Further, the semiconductor device according to the present invention, a wiring film to be connected to the uppermost layer of the active region, because formed in a recess formed in the interlayer insulating film, there is no level difference caused by the wiring film in an interlayer insulating film surface, a gate electrode patterning can be facilitated to improve the reliability at the time of formation. さらに、上記凹部内に配線膜を形成する際、全面に導電膜を形成した後凹部内にのみ残存させて全面を平坦化することにより形成する。 Further, when forming the wiring film in the recess, formed by flattening the entire surface is left only in the recesses after forming the conductive film on the entire surface. このため、半導体装置を容易に製造できる。 Therefore, it is possible to easily manufacture the semiconductor device. また、前工程で、 In addition, in the previous step,
選択エピタキシャル成長によりトランジスタ用開口部内に活性領域を形成する際に、選択性が破れて層間絶縁膜上にもSi粒が形成された場合でも、配線膜形成工程で全面を平坦化する時に、不要な導電膜と共に上記Si粒が除去される。 In forming an active region in the transistor opening by selective epitaxial growth, even when the Si grains in the interlayer insulating film torn selectivity was formed, when the entire surface is flattened by the wiring film forming step, unnecessary the Si grains are removed with the conductive film. このため配線膜等が層間絶縁膜上のSi Si Accordingly wiring film or the like on the interlayer insulating film
粒によって不必要に短絡することが防止でき、信頼性が向上する。 Prevented be shorted unnecessarily by grain, the reliability is improved.

【0039】また、この発明による半導体装置の製造方法は、層間絶縁膜の凹部内に配線膜となる導電膜を形成し、さらにエッチングにより後退させ、その上の全面に絶縁膜を形成した後、上記凹部内にのみ残存させて全面を平坦化する。 Further, a method of manufacturing a semiconductor device according to the present invention, a conductive film to be the wiring film in the recess of the interlayer insulating film, and further retracted by etching, after forming the entire surface insulating film thereon, to flatten the entire surface is left only in the recess. このため配線膜上にゲート絶縁膜よりも十分厚い絶縁膜が容易に形成でき、配線膜とゲート電極とが交差する部分において寄生容量が容易に低減できる。 Thus can be easily formed sufficiently thick insulating film than the gate insulating film on the wiring layer, parasitic capacitance can be easily reduced at a portion where the wiring layer and the gate electrode intersect. また、絶縁膜は上記凹部内に埋め込まれて形成されるため、層間絶縁膜表面に段差がなく、ゲート電極形成時のパターニングも容易となる。 The insulating film can be formed embedded in the recess, there is no step on the surface of the interlayer insulating film, it is easy to patterning during gate electrode formation.

【0040】また、この発明による半導体装置は、ゲート電極用開口部をトランジスタ用開口部内の活性領域に自己整合的に形成したため、マスク合わせずれ等によるトランジスタの形状のばらつきがなく、このため安定した性能を持つ信頼性の高い半導体装置が得られる。 Further, the semiconductor device according to the present invention, because of the self-aligned manner an opening for a gate electrode on the active region of the transistor opening, no variation in the shape of the transistor due to mask misalignment or the like, and this therefore stable the semiconductor device having high reliability can be obtained with the performance. また、トランジスタ用開口部内に活性領域を層間絶縁膜表面よりも低く形成し、その上のトランジスタ用開口部内壁にSi窒化膜のサイドウォールを形成して、このサイドウォールをマスクに用いてゲート電極用開口部を形成する。 Further, an active region formed lower than the surface of the interlayer insulating film in the transistor opening, to form the sidewall of the Si nitride film in the transistor opening inner wall thereon, the gate electrode with the sidewall as a mask forming a use opening. このためゲート電極用開口部を自己整合的に形成することが容易に実現でき、上記の様な安定した形状および性能を持つ信頼性の高い半導体装置が容易に製造できる。 Thus the gate electrode opening portions can easily be realized by a self-aligned manner, a highly reliable semiconductor device having the above such stable shape and performance can be easily produced.

【0041】また、この発明による半導体装置の製造方法は、ゲート電極用開口部を自己整合的に形成した後トランジスタ用開口部周囲に層間絶縁膜の凹部を設け、その中に配線膜となる導電膜を形成し、さらにこの導電膜をエッチングにより後退させ、その上の全面に絶縁膜を形成した後、上記凹部内にのみ残存させて全面を平坦化する。 Further, a method of manufacturing a semiconductor device according to the invention, an opening for the gate electrode a recess of a self-aligned manner with the transistor opening surrounding the interlayer insulating film after the conductive to the wiring layer therein film is formed, further the conductive film is retracted by etching, after forming the entire surface insulating film thereon, to flatten the entire surface is left only in the recess. このため、安定した形状および性能を持ち、しかも配線膜とゲート電極とが交差する部分において寄生容量が低減できた信頼性の高い半導体装置が容易に製造できる。 Thus, having a stable shape and performance, yet parasitic capacitance is highly reliable semiconductor device can be reduced can be easily produced at a portion where the wiring layer and the gate electrode intersect.

【0042】また、この発明による半導体装置の製造方法は、層間絶縁膜の凹部領域の一部にトランジスタ用開口部を形成しトランジスタ用開口部内壁にSi窒化膜のサイドウォールを形成して自己整合的に開口部を形成する。 Further, a method of manufacturing a semiconductor device according to the present invention, self-aligned to form side walls of the Si nitride film on a part to form a transistor opening transistor opening the inner wall of the recessed region of the interlayer insulating film to form an opening. この開口部は、その中にSi酸化膜の埋め込み層を埋め込み、その後この埋め込み層周囲で上記凹部下に活性領域を、上記凹部内に配線膜を形成し、その後、上記Si酸化膜の埋め込み層をレジストマスクを用いて除去して上記開口部を再び開口し、ゲート電極用開口部を形成する。 This opening, burying a buried layer of Si oxide film therein, then the buried layer active region under the recess at ambient, above the wiring layer is formed in the recess, then, the buried layer of the Si oxide film is removed using a resist mask was again opened the opening, to form a gate electrode opening. この様に、トランジスタ用開口部内に自己整合的に開口部を形成し、その後にこの開口部内に埋め込まれたSi酸化膜の埋め込み層をレジストマスクを用いて除去してゲート電極用開口部を形成する。 Thus, a self-aligning manner to form an opening in the transistor opening, then forming an opening for the gate electrode is removed using a resist mask buried layer of Si oxide film buried in the opening portion to. このSi酸化膜の埋め込み層の上層部は、凹部内に形成された配線膜によって周囲を囲まれているため、Si酸化膜の埋め込み層除去時に用いられるレジストマスクのパターンは、 Upper portion of the buried layer of the Si oxide film, because it is surrounded by the wiring layer formed in the recess, the pattern of the resist mask used when embedding layer removal of Si oxide film,
その形成時のマスク合わせのマージンが非常に大きい。 Margin of mask alignment at the time of its formation is very large.
このため上記開口部内のSi酸化膜の埋め込み層は確実に除去されるためそれにより形成されるゲート電極用開口部は、トランジスタ用開口部内に自己整合的に形成されたものと同値となる。 Therefore buried layer it gate electrode opening portions formed by the order to be securely removed Si oxide film in the opening, a self-aligned manner formed as the same value in the transistor opening. このため、トランジスタの形状のばらつきがなく、安定した性能を持つ信頼性の高い半導体装置が得られる。 Therefore, there is no variation in the shape of a transistor, is a highly reliable semiconductor device having stable performance can be obtained.

【0043】また、この発明による半導体装置は、活性領域の最上層に接続する配線膜を、その上層にゲート絶縁膜よりも十分に厚い絶縁膜を設けたものとするため、 [0043] The semiconductor device according to the present invention, since it is assumed that the wiring layer to be connected to the uppermost layer of the active region to provide a sufficiently thick insulating film than the gate insulating film on the upper layer thereof,
配線膜とゲート電極とが交差する部分において寄生容量が低減でき、素子の高速化が図れる。 Parasitic capacitance can be reduced at a portion where the wiring layer and the gate electrode intersect, thereby speeding the element.

【0044】また、この発明による半導体装置は、活性領域を基板半導体層から成る拡散層によって構成したため、エピタキシャル層から成る場合よりも結晶性が良くトランジスタの性能が向上する。 [0044] Further, the semiconductor device according to the present invention, because of the structure by diffusion layer comprising an active region from the substrate semiconductor layer, the crystallinity is good to improve transistor performance than if made of the epitaxial layer. また、エピタキシャル層から成る活性領域の場合、半導体基板表面にSi酸化膜が残存しているとエピタキシャル成長が不可能で形成困難となるが、その様な問題がなく確実に活性領域が形成できる。 Also, in the case of the active region made of the epitaxial layer, the Si oxide film is remained on the semiconductor substrate surface epitaxial growth but is not a form difficult reliably active region without such problems can be formed.

【0045】また、この発明による半導体装置の製造方法は、半導体基板にゲート電極用開口部を形成し、その中にSi窒化膜の埋め込み層を埋め込み、このSi窒化膜の埋め込み層の周囲に活性領域となる基板半導体層を形成する。 Further, a method of manufacturing a semiconductor device according to the present invention, to form an opening for a gate electrode on the semiconductor substrate, burying a buried layer of Si nitride film therein, the activity around the buried layer of the Si nitride film forming the substrate semiconductor layer serving as a region. この基板半導体層の形成は、第1および第2 Formation of the substrate semiconductor layer, first and second
のSi酸化膜のサイドウォールを用いて2回のエッチングにより半導体基板をエッチングして行い、上記基板半導体層の下層部分にサイドウォールが形成されていない領域を形成し、この基板半導体層の下層部分およびその周囲の半導体基板にイオン注入によりソース・ドレイン領域の一方となる拡散層を形成する。 Lower layer portion of the semiconductor substrate was performed etched by two etched using the sidewall of the Si oxide film, forming a region where the side wall is not formed on the lower layer portion of the substrate semiconductor layer, the substrate semiconductor layer and forming one become diffusion layer of the source and drain regions by ion implantation in the periphery of the semiconductor substrate. その後活性領域の周囲を囲む様に層間絶縁膜を形成し、イオン注入によりチャネル領域およびソース・ドレイン領域の他方となる拡散層をそれぞれ形成する。 Then an interlayer insulating film so as to surround the active region, forming respectively a diffusion layer serving as the other of the channel region and source and drain regions by ion implantation. この様に、内側にゲート電極を、外側に層間絶縁膜を有する円筒形状でしかも縦方向に積層された活性領域を、基板半導体層から成る拡散層で構成することができ、集積度が高く、サブスレッショルド特性が向上し、しかも結晶性が良い高性能な半導体装置が製造できる。 Thus, the gate electrode inside the active region that are stacked in a cylindrical shape, yet the longitudinal direction having an interlayer insulating film on the outside, can be composed of a diffusion layer made of the substrate a semiconductor layer, high degree of integration, improved subthreshold characteristics, yet good crystallinity performance semiconductor device can be manufactured.

【0046】また、この発明による半導体装置は、第1 [0046] Further, the semiconductor device according to the present invention, first
の層間絶縁膜とその上の第2の層間絶縁膜との間にゲート電極を形成し、このゲート電極形成領域内に、第2の層間絶縁膜とゲート電極と第1の層間絶縁膜とを貫通するトランジスタ用開口部を線状に設け、その中にゲート絶縁膜を介してエピタキシャル層を積層した活性領域を縦方向の薄膜状に形成したものである。 An interlayer insulating film between the gate electrode is formed between the second interlayer insulating film thereon, the gate electrode formation region, a second interlayer insulating film and the gate electrode and the first interlayer insulating film provided transistor opening through linearly, and forming an active region formed by laminating epitaxial layers through the gate insulating film therein in the longitudinal direction of the thin film. このためチャネル領域の両側をゲート電極で挟んだ縦型の薄膜トランジスタが得られ、チャネル領域の空乏化が効率的に行うことができ、サブスレッショルド特性が向上する。 Thus the vertical-type thin film transistor across the both sides of the channel region in the gate electrode can be obtained, depletion of the channel region can be carried out efficiently, the sub-threshold characteristic is improved. また縦型であるため、トランジスタ占有面積も小さく、サブスレッショルド特性が向上し、高性能で集積度の高い半導体装置が得られる。 Since a vertical type, smaller transistors occupied area, improved subthreshold characteristics, the semiconductor device can be obtained highly integrated with high performance.

【0047】また、この発明によると、半導体基板に第二導電型の拡散層を設けて活性領域の最下層と接続したため、上記の様なチャネル領域の両側をゲート電極で挟んだ縦型の薄膜トランジスタにおける、ソース・ドレイン領域の一方である活性領域の最下層の電極取り出しが容易となる。 [0047] According to the present invention, because the connection with the lowest layer of the active region of the second conductivity type diffusion layer formed on a semiconductor substrate, a vertical-type thin film transistor across the sides of such a channel region of the gate electrode in, it is easy to lowest layer of the electrode extraction of the active region is one of the source and drain regions. また、この拡散層はそのまま配線として用いることもできる。 Also, the diffusion layer may also be directly used as a wiring.

【0048】また、この発明によると、トランジスタ用開口部をその上限値を0.2μmとする微細幅で形成したため、活性領域が0.2μm以下の幅の縦方向の薄膜状で、そのうちチャネル領域の両側がゲート電極で挟まれたトランジスタが得られる。 [0048] According to the present invention, since the formation of the transistor opening with a fine width of the upper limit value and 0.2 [mu] m, the active region is less than the width of 0.2 [mu] m in the longitudinal direction of the thin film, of which the channel region transistors on both sides is sandwiched by the gate electrode can be obtained. このためチャネル領域が十分に空乏化できサブスレッショルド特性がさらに向上する。 Therefore the channel region is sufficiently more improved subthreshold characteristics can depleted.

【0049】また、この発明による半導体装置の製造方法は、第1の層間絶縁膜、ゲート電極および第2の層間絶縁膜を順次形成した後、トランジスタ用開口部を線状に形成し、その中にゲート絶縁膜を介して活性領域を形成する。 [0049] Further, a method of manufacturing a semiconductor device according to the present invention, the first interlayer insulating film, after sequentially forming a gate electrode and a second interlayer insulating film, forming a transistor opening linearly, therein forming an active region via a gate insulating film. このため、上記の様なチャネル領域の両側をゲート電極で挟んだ縦型の薄膜トランジスタが容易に形成でき、サブスレッショルド特性が向上し、高性能で集積度の高い半導体装置が容易に製造できる。 Therefore, the vertical-type thin film transistor sandwiched by the gate electrode on both sides of such a channel region of the above can be easily formed, improved subthreshold characteristics, high performance highly integrated semiconductor device can be easily manufactured. また、トランジスタ用開口部を線状に形成したために、一つの径で決定される開口部の大きさに比べて微細な幅に形成することができ、チャネル領域を十分空乏化できる薄膜トランジスタが容易に形成できる。 Further, in order to form the transistor opening linearly, in comparison with the size of the opening determined by one diameter can be formed into a fine width, thin film transistors easily can fully deplete the channel region It can be formed.

【0050】 [0050]

【実施例】 【Example】

実施例1. Example 1. 以下、この発明の一実施例を図について説明する。 A description is given of a first embodiment of the present invention. なお、従来の技術と重複する箇所は適宜その説明を省略する。 Note that portions that overlap with the prior art will be omitted as appropriate. 図1はこの発明の実施例1によるMIS型トランジスタの構造を示す断面図である。 Figure 1 is a sectional view showing the structure of a MIS transistor according to the first embodiment of the present invention. 図において、 In the figure,
1は従来と同じ、例えばp型のSi単結晶等から成る半導体基板(以下、基板と称す)、13は素子分離用絶縁膜、14は基板13に形成された拡散層としてのn +型不純物拡散層、15は基板1上に形成された層間絶縁膜、16は層間絶縁膜15に設けられ、n +型不純物拡散層14に達するトランジスタ用開口部である。 1 are the same as conventional, for example a semiconductor substrate made of p-type Si single crystal or the like (hereinafter, referred to as substrate), 13 the element isolation insulating film, 14 is an n + -type impurity as a diffusion layer formed on the substrate 13 diffusion layer, 15 denotes an interlayer insulating film formed on the substrate 1, 16 is formed in the interlayer insulating film 15, a transistor opening reaching the n + -type impurity diffusion layer 14. 17はトランジスタ用開口部16内に形成され、チャネル領域とそれを上下方向から挟むソース・ドレイン領域との三層が積層されて成る活性領域、18はこの活性領域17 17 is formed in the transistor opening 16, active region trilayer are laminated between the source and drain regions sandwiching the channel region from the vertical direction, the 18 active region 17
内のチャネル領域となるp型半導体層としてのp型エピ層、19a、bはソース・ドレイン領域となるn +型半導体層としてのn +型エピ層である。 P-type epitaxial layer as a p-type semiconductor layer serving as a channel region of the inner, 19a, b is an n + -type epitaxial layer serving as n + -type semiconductor layer serving as source and drain regions.

【0051】20はトランジスタ用開口部16の中央部に設けられ、活性領域17の三層を貫通してn +型不純物拡散層14に達するゲート電極用開口部、21はn + [0051] 20 is provided in a central portion of the transistor opening 16, the gate electrode opening portions through reaching the n + -type impurity diffused layer 14 a third layer of the active region 17, 21 is n +
型エピ層19bの電極を取り出す電導膜で、n +型エピ層19b上から層間絶縁膜15上に渡って形成された配線膜、22はゲート電極用開口部20内壁から配線膜2 In conductive film for taking out the electrode of the type epi layer 19b, n + -type epitaxial layer 19b on the interlayer insulating film 15 wirings film formed over the top, 22 the wiring through the opening 20 the inner wall for the gate electrode film 2
1表面に渡って形成されたゲート絶縁膜、23はゲート絶縁膜22を介してゲート電極用開口部20内に埋め込む様に形成されたゲート電極である。 A gate insulating film formed over the first surface, 23 is a gate electrode formed so as to embed the gate electrode opening portion 20 through the gate insulating film 22.

【0052】上記の様に構成されるMIS型トランジスタの製造方法を、図2〜図8に基づいて以下に示す。 [0052] The manufacturing method of a MIS transistor constructed as described above, illustrated below with reference to FIGS. 2-8. まず、基板1上に、例えばSi酸化膜から成る素子分離用絶縁膜13を、例えばLOCOS法により形成する。 First, on the substrate 1, for example, an element isolation insulating film 13 made of Si oxide film, for example, is formed by LOCOS. この素子分離用絶縁膜13はCVD法によるSi酸化膜の形成後、ホトリソグラフィ及びエッチング技術によって形成しても良い。 After the formation of the Si oxide film by the element isolation insulating film 13 is a CVD method, it may be formed by photolithography and etching techniques. 次に、基板1上から例えばヒ素イオンをイオン注入法により注入し、その後熱拡散させて、n Then, from the substrate 1 for example, arsenic ions are implanted by ion implantation, it is then thermally diffused, n
+型不純物拡散層14を、例えばヒ素濃度10 19 〜10 The + -type impurity diffusion layer 14, such as arsenic concentration of 10 19 to 10
23 /cm 3に形成する。 It is formed on the 23 / cm 3. このn +型不純物拡散層14はソース・ドレイン領域の一方となるn +型エピ層19aの電極取り出し層となる(図2)。 The n + -type impurity diffusion layer 14 serve as electrodes extraction layer of one become n + -type epitaxial layer 19a of the source and drain regions (Fig. 2). 次に、基板1上の全面に、例えばSi酸化膜から成る層間絶縁膜15をCVD Next, on the entire surface of the substrate 1, for example, an interlayer insulating film 15 made of Si oxide film CVD
法等により、例えば約900nmの膜厚に形成する(図3)。 By law or the like, is formed to have a thickness of, for example about 900 nm (Figure 3).

【0053】次に、層間絶縁膜15にトランジスタ用開口部16を、ホトリソグラフィ及びエッチング技術により、例えば約0.9μmの径で開口し、下地のn +型不純物拡散層14の表面を露出させる(図4)。 Next, the transistor opening 16 in the interlayer insulating film 15 by photolithography and etching techniques, an opening in the radial, for example, about 0.9 .mu.m, to expose the surface of the underlying n + -type impurity diffusion layer 14 (Figure 4). 次に、トランジスタ用開口部16内に選択エピタキシャルSi成長法により基板1側から、n +型エピ層19aを、例えばヒ素濃度10 17 〜10 20 /cm 3で約200nmの膜厚に、その上にp型エピ層18を、例えばボロン濃度1 Next, the substrate 1 side by the selective epitaxial Si growth method in the transistor opening 16, the n + -type epitaxial layer 19a, for example, a film thickness of about 200nm in arsenic concentration 10 17 ~10 20 / cm 3, on which the p-type epitaxial layer 18, for example boron concentration 1
16 〜10 17 /cm 3で約500nmの膜厚に、さらにその上にn +型エピ層19bを、例えばヒ素濃度10 17 0 16 ~10 17 / cm 3 at a film thickness of about 500 nm, a further n + -type epitaxial layer 19b thereon, such as arsenic concentration of 10 17
〜10 20 /cm 3で約200nmの膜厚に形成して、トランジスタ用開口部16を埋め込む(図5)。 To 10 20 / cm 3 by forming a film thickness of about 200 nm, embedding the transistor opening 16 (FIG. 5).

【0054】次に、例えば多結晶Si膜やチタン、タンタル、タングステン等の金属シリサイド膜から成る導電膜を、例えばCVD法により全面に形成し、その後ホトリソグラフィ及びエッチング技術によりパターニングして、トランジスタ用開口部16のn +型エピ層19b上から層間絶縁膜15上に渡って配線膜21を形成する(図6)。 Next, for example, a polycrystalline Si film or a titanium, tantalum, a conductive film made of a metal silicide film such as tungsten, for example, is formed on the entire surface by CVD, and thereafter patterned by photolithography and etching techniques, transistor from the n + -type epitaxial layer 19b of the opening 16 over on the interlayer insulating film 15 to form a wiring layer 21 (FIG. 6). 次に、トランジスタ用開口部16の中央部にゲート電極用開口部20を、ホトリソグラフィ及びエッチング技術により、配線膜21およびその下の三層から成るエピ層18、19a、bを貫通して例えば約0.6 Next, the gate electrode opening 20 in a central portion of the transistor opening 16, by photolithography and etching technique, the wiring film 21 and the epitaxial layer 18,19a composed of three layers below it, through the b example about 0.6
μmの径で開口し、下地のn +型不純物拡散層14表面を露出させる(図7)。 open at the diameter of the [mu] m, to expose the n + -type impurity diffusion layer 14 surface of the base (Fig. 7).

【0055】次に、熱酸化法によりSi酸化膜から成るゲート絶縁膜22を、ゲート電極用開口部20内壁および配線膜21表面に10〜20nmの膜厚で形成する(図8)。 Next, a gate insulating film 22 made of Si oxide film by thermal oxidation, the gate electrode opening 20 inner wall and the wiring film 21 is formed on the surface of a film thickness of: 10 to 20 nm (FIG. 8). 次に、例えば多結晶シリコン膜や金属シリサイド膜またはこれらの積層膜から成る導電膜を、スパッタ法やCVD法によりゲート電極用開口部20内に埋め込む様に全面に形成し、その後ホトリソグラフィ及びエッチング技術によりパターニングして、ゲート電極23 Then, for example, a polycrystalline silicon film or a metal silicide film or a conductive film made of a laminated film thereof is formed on the entire surface so as to embed the gate electrode opening portion 20 by a sputtering method, a CVD method, then photolithography and etching are patterned by techniques, the gate electrode 23
を形成する(図1参照)。 The formed (see FIG. 1). この後所定の処理を施してM M performs predetermined processing steps
IS型トランジスタを完成する。 To complete the IS-type transistor.

【0056】上記実施例1では、ゲート電極23と、その周囲を囲む積層された三層から成る活性領域17とが例えば約0.9μmの径のトランジスタ用開口部16内に形成されるものである。 [0056] In Embodiment 1, the gate electrode 23, the intended active region 17 consisting of laminated three-layer surround is formed, for example, the transistor opening 16 of diameter about 0.9μm is there. このためトランジスタ占有面積は非常に小さいものとなり高集積化が図れる。 Therefore transistor occupancy area attained is very small as the result high integration. また、 Also,
このトランジスタは、活性領域17を円筒形状に形成し、その内側にゲート電極23を、外側に層間絶縁膜1 This transistor, an active region 17 is formed in a cylindrical shape, a gate electrode 23 on its inside, an interlayer insulating outward film 1
5を配設した構造となる。 5 a arranged structure of. すなわち、活性領域17の上から二層目のチャネル領域18においても、その内側にゲート電極23が、外側に層間絶縁膜15が形成された構造となり、SOI型トランジスタと同様の効果、すなわちサブスレッショルド特性が向上するという効果がある。 That is, in the second layer of the channel region 18 from the top of the active region 17, a gate electrode 23 on the inside becomes a structure in which the interlayer insulating film 15 to the outside is formed, the same effect as SOI transistor, i.e. subthreshold there is an effect that characteristics are improved. この様に上記実施例1によるとサブスレッショルド特性の向上した高性能で集積度の高いMIS型トランジスタが得られる。 High MIS transistor degree of integration with improved performance of the sub-threshold characteristics when such a According to the above first embodiment can be obtained.

【0057】また、上記実施例1では、層間絶縁膜15 [0057] In the first embodiment, the interlayer insulating film 15
を形成後、この層間絶縁膜15にトランジスタ用開口部16を形成して、その中に活性領域17をエピタキシャル成長させ、その後ゲート電極用開口部20を形成して、その中にゲート絶縁膜22およびゲート電極23を形成する。 After the formation, on the interlayer insulating film 15 to form a transistor opening 16, the active region 17 is epitaxially grown in, followed by forming a gate electrode opening 20, the gate insulating film 22 and therein the gate electrode 23 is formed. このため、活性領域17を円筒形状に形成し、内側にゲート電極23を、外側に層間絶縁膜15を配設した構造を容易に形成でき、サブスレッショルド特性の向上した高性能で集積度の高い半導体装置が容易に製造できる。 Thus, the active region 17 is formed in a cylindrical shape, a gate electrode 23 on the inside, a structure which is disposed an interlayer insulating film 15 to the outside can be easily formed, highly integrated high performance with improved subthreshold characteristics the semiconductor device can be easily manufactured.

【0058】また、上記実施例1では、基板1にn +型不純物拡散層14を設けるn +型エピ層19aと接続させているため、活性領域の最下層であるn +型エピ層1 [0058] In the first embodiment, since the by connecting the n + -type epitaxial layer 19a is provided an n + -type impurity diffusion layer 14 on the substrate 1, which is the uppermost layer of the active region n + -type epitaxial layer 1
9aの電極取り出しが容易となる。 9a the electrode extraction is facilitated. またこのn +型不純物拡散層14はそのまま配線として用いることもできる。 Also this n + -type impurity diffusion layer 14 may also be directly used as the wiring.

【0059】また、上記実施例1では、トランジスタ用開口部16内に活性領域17を形成した後、続けて配線膜21を形成し、その後配線膜21と活性領域17とを連続して貫通するゲート電極用開口部20を形成した後、ゲート絶縁膜22およびゲート電極23を形成する。 [0059] In the first embodiment, after forming the active region 17 in the transistor opening 16, followed by forming a wiring film 21, and penetrates then successively the wiring film 21 and the active region 17 after forming the gate electrode opening 20, a gate insulating film 22 and the gate electrode 23. このためn +型エピ層19bと接続する配線膜21 Wiring film 21 to be connected to this for n + -type epitaxial layer 19b
が容易に形成でき、n +型エピ層19bの電極取り出しが確実にできる。 It can be easily formed, electrode extraction of n + -type epitaxial layer 19b can be reliably. またゲート絶縁膜22が配線膜21表面にも同時に形成でき、その後に形成されるゲート電極23と配線膜21との絶縁が容易に確実に行える。 Also can be formed simultaneously on the gate insulating film 22 is the wiring film 21 surface, easily and reliably perform the insulation between the gate electrode 23 which is subsequently formed with the wiring layer 21.

【0060】なお、上記実施例1ではnチャネル型トランジスタの場合を示したが、pチャネル型トランジスタにも同様に適用できる。 [0060] Incidentally, the case of n-channel transistors in the first embodiment can be similarly applied to a p-channel transistor. また、ゲート絶縁膜22は、形成時に窒化性雰囲気で熱処理を施して窒化させたSiオキシナイトライド膜を用いても良い。 The gate insulating film 22, when formed by performing a heat treatment at a nitriding atmosphere may be used Si oxynitride film by nitriding.

【0061】また、活性領域17を構成する三層のエピ層18、19a、bはSiとGeとの化合物から成るものであっても良い。 [0061] Also, epi layer 18,19a of three layers constituting the active region 17, b may be made of a compound of Si and Ge. SiとGeとの化合物は、ホールの移動度が高いため、特にpチャネル型トランジスタにおいて高速化が可能となる。 Compound of Si and Ge has a high hole mobility, high speed becomes possible in particular p-channel transistor. この場合三層のエピ層18、 Epi layer 18 in this case a three-layer,
19a、bのうちチャネル領域となるp型エピ層18がSiとGeとの化合物であれば十分であり、さらに、良質なゲート絶縁膜22を得るため、CVD法によりゲート絶縁膜22を形成するのが望ましい。 19a, p-type epitaxial layer 18 serving as a channel region of b is sufficient so long as it is a compound of Si and Ge, further, in order to obtain a high-quality gate insulating film 22, a gate insulating film 22 by the CVD method It is desirable. また、活性領域17は、CVD法等による多結晶Si膜を用いることもできるが、選択エピタキシャル成長によるエピ層18、 The active region 17 may also be used polycrystalline Si film by CVD method or the like, epi layer by selective epitaxial growth 18,
19a、bを用いる方が高性能なトランジスタを得られる。 19a, better to use the b is obtained a high-performance transistor. また、エピ層18、19a、bを用いると、基板1 Also, epi layer 18, 19a, the use of b, the substrate 1
にイオン注入等による拡散層を積層する場合に比べても、複雑な条件がなく安定して良質な活性領域17が形成できる。 Ion implantation as compared to the case of laminating a diffusion layer by like can be formed is high quality active region 17 stably without complicated conditions.

【0062】また、上記実施例1で、層間絶縁膜15にトランジスタ用開口部16を形成した後、基板1上からイオン注入法により例えばn型のヒ素またはリンイオンを、注入エネルギー数十KeV、注入量10 14 〜10 16 [0062] Further, in the above Example 1, after forming the transistor opening 16 in the interlayer insulating film 15, arsenic or phosphorus ions, for example n-type by ion implantation from above the substrate 1, the implantation energy tens KeV, implantation The amount 10 14-10 16
/cm 2で注入する工程を加えても良い。 / Cm 2 in the step may be added to infusion. これにより、 As a result,
トランジスタ用開口部16を開口する際に、ホトリソグラフィの位置合わせずれにより素子分離用絶縁膜13を貫通して開口した場合でも、トランジスタ用開口部16 When opening the transistor opening 16, even when the opening through the isolation film 13 by misalignment of photolithography, the transistor opening 16
下の基板1にn +型不純物拡散層14が形成されることになり、トランジスタと基板1との間のリーク電流の発生を防止して、素子間分離が確実に行える。 Will be n + -type impurity diffusion layer 14 on the substrate 1 below is formed, to prevent the occurrence of a leakage current between the transistors and the substrate 1, between the element isolation can be performed reliably.

【0063】実施例2. [0063] Example 2. 次に、この発明の実施例2によるMIS型トランジスタの構造を図9を用いて説明する。 Next, the structure of the MIS type transistor according to the second embodiment of the present invention will be described with reference to FIG. 図に示す様に、n+ エピ層19bと接続形成される配線膜21上に絶縁膜24を形成したものである。 As shown in FIG., It is obtained by forming the insulating film 24 on the wiring layer 21 connected form the n + -type epitaxial layer 19b.

【0064】この様に構成されるMIS型トランジスタの製造方法を図10に基づいて以下に示す。 [0064] shown below with reference to a manufacturing method of a MIS transistor formed in this manner in FIG. まず、実施例1と同様にして、基板1に素子分離用絶縁膜13、n First, in the same manner as in Example 1, an isolation insulating film 13 on the substrate 1, n
+型不純物拡散層14および層間絶縁膜15を順次形成した後、トランジスタ用開口部16を開口し、このトランジスタ用開口部16内に三層のエピ層18、19a、 + -type After impurity diffusion layer 14 and sequentially forming an interlayer insulating film 15, and opens the transistor opening 16, the epitaxial layer 18,19a of three layers in the transistor opening 16,
bを形成する(図2〜図5参照)。 To form a b (see FIGS. 2 to 5). 次に、全面にCVD Then, CVD on the entire surface
法またはスパッタ法により、例えば多結晶Si膜や金属シリサイド膜から成り配線膜21となる導電膜を約15 By law or sputtering, for example, polycrystalline Si film or a metal silicide comprising a wiring layer 21 made of film conductive layer of about 15
0nmの膜厚に形成し、続いてその上の全面に、例えばSi酸化膜から成る絶縁膜24を約150nmの膜厚に形成する。 It was formed to a thickness of 0 nm, followed by the entire surface thereon, for example, an insulating film 24 made of Si oxide film to a thickness of about 150 nm. その後ホトリソグラフィおよびエッチング技術により絶縁膜24およびその下の配線膜21のパターンを形成する(図10(a))。 Subsequent photolithography and etching technique to form a pattern of the insulating film 24 and the wiring film 21 thereunder (Fig 10 (a)).

【0065】その後、実施例1と同様に、ゲート電極用開口部20を形成し(図10(b))、ゲート絶縁膜2 [0065] Thereafter, in the same manner as in Example 1, a gate electrode opening 20 (FIG. 10 (b)), the gate insulating film 2
2を形成した後(図10(c))、ゲート電極用開口部20内に埋め込む様にゲート電極23を形成する(図9 After forming the 2 (FIG. 10 (c)), the gate electrode 23 is formed so as to embed the gate electrode opening 20 (FIG. 9
参照)。 reference). この後、所定の処理を施してMIS型トランジスタを完成する。 Thereafter, to complete the MIS-type transistor performs predetermined processing.

【0066】上記実施例2では、上記実施例1と同様の効果を奏すると共に配線膜21上にゲート絶縁膜22に比べて十分に厚い絶縁膜24が形成されているため、配線膜21とゲート電極13とが交差する部分において、 [0066] In Embodiment 2, because a sufficiently thick insulating film 24 as compared with the gate insulating film 22 is formed on the wiring layer 21 with the same effects as in the first embodiment, the wiring film 21 and the gate in a portion where the electrode 13 intersect,
寄生容量が低減でき、素子の高速化が図れる。 Parasitic capacitance can be reduced, thereby speeding up of the device.

【0067】実施例3. [0067] Example 3. 次に、この発明の実施例3によるMIS型トランジスタの構造を図11を用いて説明する。 Next, the structure of the MIS type transistor according to the third embodiment of the present invention will be described with reference to FIG. 11. 図において1および13〜23は実施例1と同じもの、25は層間絶縁膜15に設けられた凹部であり、この凹部25内に配線膜21を埋め込み、さらにこの凹部25領域の一部にその下の層間絶縁膜15を貫通してトランジスタ用開口部16を形成したものである。 1 and 13 to 23 are same as in example 1 in FIG, 25 is a recess provided in the interlayer insulating film 15, the wiring film 21 in the recess 25 in embedded, further part of the recess 25 region it is obtained by forming a transistor opening 16 through the interlayer insulating film 15 below.

【0068】この様に構成されるMIS型トランジスタの製造方法を図12〜図18に基づいて以下に説明する。 [0068] illustrating a manufacturing method of a MIS transistor formed in this manner below with reference to FIGS. 12 to 18. まず、実施例1と同様にして、基板1に素子分離用絶縁膜13およびn +型不純物拡散層14を形成する(図2参照)。 First, in the same manner as in Example 1, an element isolation insulating film 13 and the n + -type impurity diffusion layer 14 on the substrate 1 (see FIG. 2). 次に、基板1上の全面に、例えばSi酸化膜から成る層間絶縁膜15をCVD法等により形成する。 Next, on the entire surface of the substrate 1, for example, an interlayer insulating film 15 made of Si oxide film formed by a CVD method or the like. このとき層間絶縁膜15はその膜厚を実施例1のもの(約900nm)に比べて、後工程で形成する配線膜21の膜厚(例えば約150nm)の分だけ厚くなる様に形成する(図12)。 In this case the interlayer insulation film 15 than that (about 900 nm) of Example 1 and the film thickness and amount as only becomes thicker in film thickness of the wiring layer 21 to be formed in a later step (for example, about 150 nm) ( Figure 12).

【0069】次に、ホトリソグラフィおよびエッチング技術により、層間絶縁膜15に凹部25を形成する(図13)。 Next, by photolithography and etching techniques to form a recess 25 in the interlayer insulating film 15 (FIG. 13). 次に、層間絶縁膜15の凹部25領域の一部に、ホトリソグラフィおよびエッチング技術により、トランジスタ用開口部16を、例えば約0.9μmの径で開口し、下地のn +型不純物拡散層14の表面を露出させる(図14(a))。 Then, a part of the recess 25 region of the interlayer insulating film 15 by photolithography and etching techniques, the transistor opening 16, for example, open at the size of about 0.9 .mu.m, underlying n + -type impurity diffusion layer 14 exposing the surface (FIG. 14 (a)). この図14(a)に示す工程の平面図を図14(b)に示す。 The plan view of the step shown in FIG. 14 (a) shown in FIG. 14 (b). 次に、実施例1と同様にして、トランジスタ用開口部16内に三層のエピ層1 Next, in the same manner as in Example 1, in the transistor opening 16 three layers epilayers 1
8、19a、bを形成し、その後、全面にCVD法により、例えば多結晶Si膜や金属シリサイド膜から成る導電膜21aを、凹部25に埋め込む様に形成する(図1 8,19A, b is formed, and then, the entire surface by the CVD method, for example, a conductive film 21a made of polycrystalline Si film or a metal silicide film is formed so as to embed the recess 25 (FIG. 1
5)。 5).

【0070】次に、レジストエッチバック法または研磨法により、不要な導電膜21aを除去して全面を平坦化し、凹部25内にのみ埋め込まれた配線膜21を形成する(図16)。 Next, the resist etch back method or a polishing method, to planarize the entire surface by removing unnecessary conductive film 21a, to form a wiring layer 21 embedded only in the concave portion 25 (FIG. 16). 次に、実施例1と同様にして、ゲート電極用開口部20を形成し(図17)、ゲート絶縁膜22 Next, in the same manner as in Example 1, a gate electrode opening 20 (FIG. 17), the gate insulating film 22
を形成した後(図18)、ゲート電極用開口部20内に埋め込む様にゲート電極23を形成する(図11参照)。 After the formation of the (18), a gate electrode 23 is formed so as to embed the gate electrode opening portions 20 (see FIG. 11). この後、所定の処理を施してMIS型トランジスタを完成する。 Thereafter, to complete the MIS-type transistor performs predetermined processing.

【0071】上記実施例3では上記実施例1と同様に、 [0071] Like Example 1 In Embodiment 3,
サブスレッショルド特性および集積度が向上すると共に、ソース・ドレイン領域の一方となるn +型エピ層1 With subthreshold characteristics and integration is improved, while to become n + -type epitaxial layer 1 of the source and drain regions
9bに接続する配線膜21が、層間絶縁膜15に設けられた凹部25内に埋め込まれて形成されているため、ゲート電極用開口部20の周囲に段差がなく、ゲート電極23のパターニングが容易に行える。 Wiring film 21 connected to 9b is, since it is formed is embedded in a recess 25 provided in the interlayer insulating film 15, there is no difference in level around the gate electrode opening 20, it facilitates the patterning of the gate electrode 23 It can be performed to. さらに、この様な配線膜21は、全面に導電膜を形成した後に凹部25にのみ残存させて全面を平坦化することにより形成するため、容易に形成できる。 Further, such a wiring film 21 is to form by flattening the entire surface is left only in the recess 25 after forming a conductive film on the entire surface, can be easily formed.

【0072】また、活性領域17を形成する選択エピタキシャル成長の際、選択性が破れて層間絶縁膜15上にも粒状若しくはその集まりである島状のSi膜が形成されることがあるが、配線膜21の形成工程で、凹部25 [0072] When the selective epitaxial growth to form the active region 17, but may be island-shaped Si film selective is a granular or a gathered also on the interlayer insulating film 15 by tearing is formed, the wiring film in 21 of the forming step, the concave portion 25
内以外の導電膜21aを除去して平坦化する際に、上記粒状若しくは島状のSi膜も除去することができる。 By removing the conductive film 21a except within the time of flattening, the granular or island-shaped Si film can also be removed. このため配線膜21等が不必要にSi膜によって短絡することが防止され、信頼性が向上する。 Therefore wiring film 21 or the like is prevented from being short-circuited by unnecessarily Si film, thereby improving the reliability.

【0073】実施例4. [0073] Example 4. 上記実施例3で示したMIS型トランジスタの配線膜21上に、上記実施例2と同様に絶縁膜24を形成することもできる。 On the wiring film 21 of the MIS transistor shown in the above Example 3, it is also possible to form a similar insulating film 24 as in Example 2. 図19はこの発明の実施例4によるMIS型トランジスタの構造を示す断面図である。 Figure 19 is a sectional view showing the structure of a MIS transistor according to the fourth embodiment of the present invention. 図に示す様に、配線膜21上に絶縁膜24 As shown in the figure, the insulating film 24 on the wiring layer 21
を形成して、配線膜21と共に凹部25内に埋め込んだものである。 To form, but embedded in a recess 25 in conjunction with the wiring film 21.

【0074】この様に構成されるMIS型トランジスタの製造方法を図20に基づいて以下に示す。 [0074] shown below with reference to a manufacturing method of a MIS transistor formed in this manner in FIG. 20. まず、実施例3と同様にして、基板1に素子分離絶縁膜13、n + First, in the same manner as in Example 3, the element isolation insulating film 13 on the substrate 1, n +
型不純物拡散層14および層間絶縁膜15を順次形成した後、層間絶縁膜15に凹部25を形成し、さらにトランジスタ用開口部16を開口してその中に三層のエピ層18、19a、bを形成する。 After sequentially -type impurity diffusion layer 14 and the interlayer insulating film 15, interlayer insulating film 15 to form a recess 25 to further open the transistor opening 16 epilayer 18,19a of three layers therein, b to form. さらに、全面に導電膜2 In addition, the entire surface of the conductive film 2
1aを、凹部25に埋め込む様に形成した後この導電膜21aを凹部25内にのみ残存させその他を除去して全面を平坦化する(図12〜図16参照)。 1a and to planarize the entire surface by removing the other of the conductive film 21a was formed to embed the recess 25 is left only in the recess 25 (see FIGS. 12 to 16).

【0075】次に、層間絶縁膜15をマスクにして導電膜21aをエッチングして後退させて、配線膜21を形成する(図20(a))。 Next, it is retracted by etching the conductive film 21a by an interlayer insulating film 15 as a mask to form a wiring layer 21 (FIG. 20 (a)). 次に、全面に例えばSi酸化膜から成る絶縁膜24をCVD法により形成する(図2 Next, an insulating film 24 made of the entire surface, for example, Si oxide film formed by a CVD method (FIG. 2
0(b))。 0 (b)). 次に、レジストエッチバック法または研磨法により、不要な絶縁膜24を除去して全面を平坦化し、凹部25内にのみ絶縁膜24を残存させる(図20 Next, the resist etch back method or a polishing method, to planarize the entire surface by removing unnecessary insulating film 24, to leave only the insulating film 24 in the recess 25 (FIG. 20
(c))。 (C)). 次に、実施例3と同様にして、ゲート電極用開口部20を形成し(図20(d))、ゲート絶縁膜2 Next, in the same manner as in Example 3, to form the gate electrode opening 20 (FIG. 20 (d)), the gate insulating film 2
2を形成した後、ゲート電極用開口部20内に埋め込む様にゲート電極23を形成する(図19参照)。 After forming the 2, the gate electrode 23 is formed so as to embed the gate electrode opening portions 20 (see FIG. 19). この後、所定の処理を施してMIS型トランジスタを完成する。 Thereafter, to complete the MIS-type transistor performs predetermined processing.

【0076】上記実施例4では、上層に絶縁膜24が形成された配線膜21を、凹部25内に絶縁膜24と共に、容易に埋め込むことができると共に、上記実施例2 [0076] In Embodiment 4, the wiring film 21 where the insulating film 24 on the upper layer is formed, together with the insulating film 24 in the recess 25, it is possible to easily embed the Example 2
と上記実施例3との双方の効果を奏する。 And it exhibits both effects of the third embodiment.

【0077】実施例5. [0077] Example 5. 次に、基板1に形成するn +型不純物拡散層14上にシリサイド層を形成するものについて、図21に基づいて以下に示す。 Next, to form a silicide layer on the n + -type impurity diffusion layer 14 formed on the substrate 1, illustrated in the following with reference to FIG. 21. 上記実施例1〜4 Above Examples 1-4
と同様に、基板1に素子分離絶縁膜13およびn +型不純物拡散層14を形成した後(図2参照)、全面に例えばチタン、コバルト等から成り、Siと反応して高融点(1000℃以上)シリサイド膜を形成する金属膜26 Similarly, after forming an isolation insulating film 13 and the n + -type impurity diffusion layer 14 on the substrate 1 (see FIG. 2), the entire surface, for example, titanium, consists cobalt, react with Si in refractory (1000 ° C. and metal film 26 to form the higher) silicide film
aをスパッタ法やCVD法により形成する(図21 The a is formed by a sputtering method, a CVD method (FIG. 21
(a))。 (A)). 次に、基板1に熱処理を施して、Si層上に形成された金属膜26aと下地のSiとを反応させ、その後、例えば過酸化水素水を主成分とする酸系のエッチング液により未反応の金属膜26aをエッチング除去して、n +型不純物拡散層14上に金属シリサイド層26 Next, heat treatment is performed on the substrate 1, it is reacted with Si metal film 26a and the underlying formed on Si layer, then, for example, unreacted etchant acid mainly composed of hydrogen peroxide the metal film 26a is removed by etching, the metal silicide layer 26 on the n + -type impurity diffusion layer 14
を形成する(図21(b))。 The formed (FIG. 21 (b)).

【0078】次に、上記実施例1〜4と同様に層間絶縁膜15を形成し、トランジスタ用開口部16を形成する。 [0078] Next, in the same manner as in Example 1-4 to form an interlayer insulating film 15, to form a transistor opening 16. このとき、トランジスタ用開口部16は、金属シリサイド層26も貫通して下地のn +型不純物拡散層14 At this time, the transistor opening 16, the metal silicide layer 26 may penetrate to the underlying n + -type impurity diffusion layer 14
を露出させる様に形成する。 Formed to so as to expose the. この金属シリサイド層26 The metal silicide layer 26
の除去は、後工程でトランジスタ用開口部16内に選択エピタキシャル成長によりSiのエピ層18、19a、 The removal, by selective epitaxial growth transistor opening 16 in a subsequent step Si epilayer 18, 19a,
bを成長させるのを可能にするためのものである。 It is intended to allow the grow b. なお、CoSi 2やNiSi 2を金属シリサイド層26に用いた場合は、その上にエピタキシャル成長させることが可能であるが、Si基板面(n +型不純物拡散層14) In the case of using the CoSi 2 or NiSi 2 to the metal silicide layer 26, it is possible to epitaxially grow thereon, Si substrate surface (n + -type impurity diffusion layer 14)
を露出させてその上に形成されたエピ層18、19a、 The exposes formed thereon epi layer 18, 19a,
bの方が結晶欠陥がなく良質である。 If the b is a good quality there is no crystal defect. この工程では、上記実施例3、4で示した凹部25を有する場合について図に示したが、凹部25を有しない場合も同様である(図21(c))。 In this step, illustrated in FIG case having a recess 25 shown in the above Examples 3 and 4, the same applies when no recess 25 (FIG. 21 (c)). その後、上記実施例1〜4と同様にしてMIS型トランジスタを完成する。 Then, to complete the MIS transistor in the same manner as in Example 1-4.

【0079】上記実施例5では、n +型不純物拡散層1 [0079] In Embodiment 5, n + -type impurity diffusion layer 1
4上に金属シリサイド層26を形成するためn +型エピ層19aの電極取り出し層の抵抗が低減できる。 4 on the resistance of the electrode extraction layer of the n + -type epitaxial layer 19a for forming the metal silicide layer 26 can be reduced to. 特に、 Especially,
+型不純物拡散層14を配線として用いる場合に配線の抵抗を低減でき有効である。 is effective can reduce the resistance of the wiring in the case of using the n + -type impurity diffusion layer 14 as a wiring.

【0080】なお、上記実施例5では、全面に金属膜2 [0080] In the fifth embodiment, the entire surface of the metal film 2
6aを形成した後金属シリサイド層26を形成するが、 Forms a metal silicide layer 26 after the formation of the 6a,
例えばタングステン等の金属膜を、選択CVD法により選択的にSi基板面(n+ 不純物拡散層14)上に形成した後熱処理により金属シリサイド層26に変成させても良い。 For example a metal film of tungsten or the like, may be selectively denatured in the metal silicide layer 26 by heat treatment after forming on the Si substrate surface (n + -type impurity diffusion layer 14) by a selective CVD method. また選択CVD法により、直接選択的に金属シリサイド層26の形成を行っても良い。 Further by selective CVD method, it may be performed directly selectively forming the metal silicide layer 26.

【0081】実施例6. [0081] Example 6. 以上の実施例では、ゲート絶縁膜22を熱酸化法により形成していたが、CVD法により形成しても良く、図22に基づいて以下に示す。 In the above embodiments, the gate insulating film 22 was formed by thermal oxidation, it may be formed by a CVD method, shown in the following with reference to FIG. 22. 例えば上記実施例4と同様にして、図20に示す工程を終了してゲート電極用開口部20を形成した後、全面にゲート絶縁膜22をCVD法により形成する。 For example in the same manner as in Example 4, after forming the gate electrode opening 20 terminates the process shown in FIG. 20, the entire surface of the gate insulating film 22 is formed by CVD. このゲート絶縁膜22は、例えばSi酸化膜であるが、Si窒化膜やタンタル酸化膜等の誘電率の高い膜やこれらの多層膜であっても良い(図22(a))。 The gate insulating film 22 is, for example, a Si oxide film, may be a high film or these multilayer film having a dielectric constant such as Si nitride film or a tantalum oxide film (FIG. 22 (a)). 次に、上記実施例4と同様にゲート電極23を形成し(図22(b))その後、所定の処理を施してMIS型トランジスタを完成する。 Then, in the same manner as in Example 4 to form a gate electrode 23 (FIG. 22 (b)) Then, to complete the MIS-type transistor performs predetermined processing. なお、ここでは上記実施例4を用いたが、その他の実施例についても同様にCVD法によりゲート絶縁膜2 Note that, although using the fourth embodiment, the gate insulating film 2 by a CVD method in the same manner as for the other embodiments
2が形成できる。 2 can be formed.

【0082】実施例7. [0082] Example 7. 次に、この発明の実施例7によるMIS型トランジスタの構造を図23を用いて説明する。 Next, the structure of the MIS type transistor according to the seventh embodiment of the present invention will be described with reference to FIG. 23. 図において、1、13〜23、および25は上記実施例1〜6と同じものである。 In the figure, 1,13~23, and 25 are the same as in Example 1-6. 図に示す様に、層間絶縁膜15にこれを貫通する様にトランジスタ用開口部16 As shown in the figure, the transistor opening 16 so as to penetrate it in the interlayer insulating film 15
を設け、このトランジスタ用開口部16内に三層エピ層18、19a、bから成る活性領域17を、層間絶縁膜15よりも低い高さまで埋め込み、さらにトランジスタ用開口部16の上層部の周囲を囲む様に、層間絶縁膜1 The provided this transistor opening 16 three layers epilayer 18, 19a, an active region 17 consisting of b, and around the upper portion of the interlayer insulating film 15 buried to a lower height than further transistor opening 16 as surround, the interlayer insulating film 1
5に凹部25を設けて、この凹部25内に埋め込んだ配線膜21aがn +型エピ層19bの側面に接する様に構成する。 5 a recess 25 provided in the wiring film 21a embedded in the recess 25 is constructed as contact with the side surfaces of the n + -type epitaxial layer 19b. また、活性領域17中央部に自己整合的にゲート電極用開口部20を形成し、このゲート電極用開口部20は活性領域の上から二層のn +型エピ層19bとp Moreover, self-aligning manner to form a gate electrode opening 20 in the active region 17 central, the gate electrode opening 20 and the n + -type epitaxial layer 19b of the two layers from the top of the active region p
型エピ層18とを貫通し、n +型不純物拡散層14まで到達しない様に開口したものである。 Through a type epi layer 18, in which an opening so as not to reach the n + -type impurity diffusion layer 14.

【0083】この様に構成されるMIS型トランジスタの製造方法を図24〜図32に基づいて以下に示す。 [0083] shown below with reference to a manufacturing method of a MIS transistor formed in this manner in FIGS. 24 to 32. まず、実施例1と同様にして、基板1に素子分離用絶縁膜13、n +型不純物拡散層14および層間絶縁膜15を形成した後、この層間絶縁膜15にトランジスタ用開口部16を、ホトリソグラフィおよびエッチング技術により形成し、下地のn +型不純物拡散層14の表面を露出させる(図24)。 First, in the same manner as in Example 1, after forming the element isolation insulating film 13, n + -type impurity diffusion layer 14 and the interlayer insulating film 15 on the substrate 1, the transistor opening 16 in the interlayer insulating film 15, formed by photolithography and etching technique to expose the surface of the underlying n + -type impurity diffusion layer 14 (FIG. 24). 次に、トランジスタ用開口部16内に選択エピタキシャルSi成長法により、基板1側からn +型エピ層19a、p型エピ層18およびn +型エピ層19bを形成する。 Next, by selective epitaxial Si growth method in the transistor opening 16, to form an n + -type epitaxial layer 19a, p-type epitaxial layer 18 and n + -type epitaxial layer 19b from the substrate 1 side. このとき三層のエピ層18、19 Epi-layers 18 and 19 at this time a three-layer
a、bの高さ、すなわちn +型エピ層19b表面の高さは、層間絶縁膜15よりも例えば100〜200nm低くなる様に形成する(図25)。 a, the height of b, that is, the height of the n + -type epitaxial layer 19b surface forms as made also e.g. 100~200nm lower than the interlayer insulating film 15 (FIG. 25).

【0084】次に、全面にSi窒化膜を、CVD法により例えば約150nmの膜厚に形成し、全面エッチバックして、トランジスタ用開口部16内壁の層間絶縁膜1 Next, the Si nitride film on the entire surface by CVD method was formed to a thickness of, for example, approximately 150 nm, and etching back the entire surface, interlayer insulation transistor opening 16 inner wall layer 1
5の露出部分にSi窒化膜のサイドウォールとしての窒化膜サイドウォール27を形成する(図26)。 The exposed portion of the 5 to form a nitride film sidewall 27 as the sidewall of the Si nitride film (FIG. 26). 次に、 next,
層間絶縁膜15および窒化膜サイドウォール27をマスクとして、トランジスタ用開口部16内の中央部に、活性領域17の上から二層を貫通してn +型エピ層19a The interlayer insulating film 15 and a nitride film sidewall 27 as a mask, the central portion of the transistor opening 16 from above the active region 17 through the two-layer n + -type epitaxial layer 19a
に達するゲート電極用開口部20を形成する(図2 The gate electrode opening 20 reaching the forming (FIG. 2
7)。 7).

【0085】次に、全面にSi窒化膜を、ゲート電極用開口部20内を埋め込む様に形成し、その後レジストエッチバック法または研磨法により層間絶縁膜15上のS Next, the Si nitride film on the entire surface, and formed to bury the gate electrode opening 20, on the interlayer insulating film 15 by the subsequent resist etch back method or a polishing method S
i窒化膜を除去して平坦化し、Si窒化膜の埋め込み層としての窒化膜埋め込み層28を形成する(図28)。 i nitride film is removed and planarized to form a nitride buried layer 28 as a buried layer of Si nitride film (FIG. 28).
次に、ホトリソグラフィ技術によりレジストパターン2 Next, the resist pattern 2 by photolithography technique
9を形成し、このレジストパターン29とトランジスタ用開口部16内のSi窒化膜(窒化膜サイドウォール2 9 is formed, Si nitride film of the resist pattern 29 and the transistor opening 16 (nitride film sidewall 2
7および窒化膜埋め込み層28)とをマスクとして、層間絶縁膜15をエッチング除去し、トランジスタ用開口部16の上層部周囲を囲むように凹部25を形成する。 7 and the nitride film buried layer 28) as a mask, the interlayer insulating film 15 is removed by etching to form a recess 25 so as to surround the upper portion periphery of the transistor opening 16.
これにより、活性領域17の最上層のn +型エピ層19 Thus, the top layer of n + -type epitaxial layer of the active region 17 19
bの上層部分側面が露出される(図29)。 Upper layer portion side is exposed in b (FIG. 29).

【0086】次に、レジストパターン29をアッシング等により除去した後、全面に例えば多結晶Si膜や金属シリサイド膜から成る導電膜21aを、凹部25を埋め込む様に形成する(図30)。 Next, after removing by ashing or the like of the resist pattern 29, a conductive film 21a made of the entire surface, for example, polycrystalline Si film or a metal silicide film is formed so as to embed the recess 25 (FIG. 30). 次に、レジストエッチバック法または研磨法により、不要な導電膜21aを除去して全面を平坦化し、凹部25内にのみ埋め込まれた配線膜21を形成する(図31)。 Next, the resist by etching back method or a polishing method, to planarize the entire surface by removing unnecessary conductive film 21a, to form a wiring layer 21 embedded only in the concave portion 25 (FIG. 31).

【0087】次に、窒化膜埋め込み層28および窒化膜サイドウォール27を、熱リン酸を用いたウェットエッチングにより選択的に除去し、その後熱酸化法によりゲート絶縁膜22を形成する(図32)。 Next, a nitride layer buried layer 28 and the nitride film sidewall 27 is selectively removed by wet etching with hot phosphoric acid, to form a gate insulating film 22 by the subsequent thermal oxidation (Fig. 32) . 次に、実施例1 Next, Example 1
と同様にして、ゲート電極用開口部20を埋め込む様にゲート電極23を形成し(図23参照)、その後所定の処理を施してMIS型トランジスタを完成する。 And similarly, (see FIG. 23) to form a gate electrode 23 so as to embed the gate electrode opening 20, to complete the MIS-type transistor then subjected to a predetermined process.

【0088】上記実施例7では上記実施例3と同様の効果を奏すると共に、ゲート電極用開口部20の形成を、 [0088] with the same effects as in Example 3 In Embodiment 7, the formation of the gate electrode opening 20,
トランジスタ用開口部16内壁に形成された窒化膜サイドウォール27を用いて、自己整合的に行う。 Using nitride film sidewall 27 formed in the opening 16 inner wall transistor, performed in a self-aligned manner. このため、マスク合わせずれ等によるトランジスタの形状のばらつきがない。 Therefore, there is no variation in the shape of the transistor due to mask misalignment or the like. このため性能のばらつきも防止され信頼性の高いMIS型トランジスタが得られるとともにその様なMIS型トランジスタを容易に製造できる。 The such MIS type transistor with this for variations in performance is prevented high MIS transistor reliability can be obtained can be easily manufactured.

【0089】なお、上記実施例7では、ゲート電極用開口部20を活性領域17の上から二層を貫通してn +型エピ層19aに達する様に形成したものである。 [0089] In Example 7 above, in which the gate electrode opening 20 from above the active region 17 through the two layers were formed to reach the n + -type epitaxial layer 19a. このゲート電極用開口部20は、上記実施例1〜6においては基板1(n +型不純物拡散層14)に達するまで開口されているが、活性領域17の上から二層を貫通していれば十分であり、どちらも同様に適用できる。 The gate electrode opening 20, in the above Examples 1-6 is opened to reach the substrate 1 (n + -type impurity diffusion layer 14), but if through the two layers over the active region 17 if it is sufficient, which it can also be applied.

【0090】実施例8. [0090] Example 8. 上記実施例7で示したMIS型トランジスタの配線膜21上に、上記実施例4と同様に絶縁膜24を形成して配線膜21と共に凹部25内に埋め込んだものについて、図33に基づいて以下に示す。 On the wiring film 21 of the MIS transistor shown in Example 7 above, for those embedded in the recess 25 in conjunction with the fourth embodiment similarly to the insulating film 24 is formed by wiring film 21, below with reference to FIG. 33 to show.
まず、上記実施例7と同様にして、図24〜図31で示す工程を終了して、凹部25内にのみ導電膜21aを残存させる。 First, in the same manner as in Example 7, to end the process shown in FIGS. 24 to 31, to leave the conductive film 21a only in the recess 25. 次に、層間絶縁膜15およびSi窒化膜(窒化膜サイドウォール27および窒化膜埋め込み層28) Next, an interlayer insulating film 15 and the Si nitride film (nitride film-based sidewall 27 and nitride buried layer 28)
をマスクとして導電膜21aをエッチングして後退させ、配線膜21を形成する(図33(a))。 The retracted by etching the conductive film 21a as a mask to form a wiring layer 21 (FIG. 33 (a)).

【0091】次に、全面に例えばSi酸化膜から成る絶縁膜24をCVD法により形成し、レジストエッチバック法または研磨法により、絶縁膜24を除去して全面を平坦化し、凹部25内にのみ絶縁膜を残存させる(図3 [0091] Then, formed on the entire surface by, eg, Si consists oxide insulation film 24 by CVD, a resist etch-back method or grinding method, to planarize the entire surface to remove the insulating film 24, only in the recesses 25 to leave the insulating film (FIG. 3
3(b))。 3 (b)). 次に、上記実施例7と同様にして、窒化膜サイドウォール27および窒化膜埋め込み層28を除去した後、ゲート絶縁膜22を形成し(図33(c))、 Next, in the same manner as in Example 7, after removing the nitride film sidewall 27 and nitride buried layer 28, a gate insulating film 22 (FIG. 33 (c)),
その後上記実施例7と同様の処理を施してMIS型トランジスタを完成する。 Then to complete the MIS-type transistor performs the same processing as in Example 7.

【0092】上記実施例8では、上記実施例7と同様の効果を奏すると共に、上記実施例4と同様に、絶縁膜2 [0092] In Embodiment 8, an effect similar to that of the above Example 7, similarly to the fourth embodiment, the insulating film 2
4を配線膜21上で容易に凹部25内に埋め込むことができ、配線膜21とゲート電極23とが交差する部分の寄生容量が低減でき素子の高速化が図れる。 4 can be embedded easily recess 25 on the wiring layer 21, speed of the parasitic capacitance can be reduced element of the part and the wiring film 21 and the gate electrode 23 intersect can be achieved.

【0093】実施例9. [0093] Example 9. 次に、この発明の実施例9によるMIS型トランジスタの製造方法について図34〜図40を用い以下に説明する。 Next, a method for manufacturing a MIS transistor according to Example 9 of the present invention in the following reference to FIGS. 34 to 40. まず、実施例3と同様にして、基板1に素子分離用絶縁膜13、n +型不純物拡散層14および層間絶縁膜15を形成し、この層間絶縁膜15に凹部25を形成する(図12、図13参照)。 First, in the same manner as in Example 3, to form an element isolation insulating film 13, n + -type impurity diffusion layer 14 and the interlayer insulating film 15 on the substrate 1, to form a recess 25 in the interlayer insulating film 15 (FIG. 12 , see FIG. 13). 次に、全面にSi窒化膜をCVD法により凹部25内に埋め込む様に形成した後、このSi窒化膜をレジストエッチバック法または研磨法により除去して全面を平坦化し、Si窒化膜の埋め込み層としての窒化膜埋め込み層30を形成する(図34)。 Then, after forming as embedded in the recess 25 by CVD Si nitride film on the entire surface, planarizing the entire surface to remove the Si nitride film by resist etch-back method or grinding method, a buried layer of Si nitride film nitride film as to form a buried layer 30 (Figure 34).

【0094】次に、凹部25領域の一部に、ホトリソグラフィおよびエッチング技術によりトランジスタ用開口部16を、窒化膜埋め込み層30および層間絶縁膜15 [0094] Then, a part of the recess 25 region, the transistor opening 16 by photolithography and etching techniques, the nitride film buried layer 30 and the interlayer insulating film 15
を貫通して開口し、n +型不純物拡散層14表面を露出させる(図35)。 The through opening, to expose the n + -type impurity diffusion layer 14 surface (Fig. 35). 次に、全面にSi窒化膜をCVD法により、トランジスタ用開口部16内を埋め込む様に形成し、異方性エッチングを行い、トランジスタ用開口部16内の側壁にSi窒化膜のサイドウォールとしての窒化膜サイドウォール31を例えば150nmの幅に形成する(図36)。 Next, by CVD Si nitride film on the entire surface, and formed to fill the transistor opening 16, anisotropic etching is carried out on the sidewalls of the transistor opening 16 as sidewall Si nitride film the nitride film sidewall 31 be formed, for example, the width of 150 nm (Figure 36).

【0095】次に、全面にSi酸化膜をCVD法により、トランジスタ用開口部16内を埋め込む様に形成し、その後レジストエッチバック法または研磨法により平坦化し、さらに窒化膜サイドウォール31の上層部分の幅が細い部分が除去されるまで全面をエッチングして、トランジスタ用開口部16内の窒化膜サイドウォール31の幅を一定にし、さらにその中にSi酸化膜の埋め込み層としての酸化膜埋め込み層32を形成する(図37)。 Next, by CVD Si oxide film on the entire surface, and formed to fill the transistor opening 16, and flattened by subsequent resist etch-back method or a polishing method, an upper layer portion of the nitride film-based sidewall 31 by etching the entire surface to a width of the narrow part is removed, and the width of the nitride film-based sidewall 31 in the transistor opening 16 constant, further buried oxide film layer as a buried layer of Si oxide film therein 32 to form (Figure 37). 次に、窒化膜埋め込み層30および窒化膜サイドウォール31を熱リン酸を用いたウェットエッチングにより選択的に除去する(図38)。 Next, selectively removed by wet etching using a nitride layer buried layer 30 and the nitride film sidewall 31 hot phosphoric acid (Fig. 38).

【0096】次に、選択エピタキシャルSi成長法により、トランジスタ用開口部16内に基板側よりn +型エピ層19a、p型エピ層18およびn +型エピ層19b [0096] Next, selective epitaxial Si by growth method, an n + -type epitaxial layer 19a from the substrate side in the transistor opening 16, p-type epitaxial layer 18 and n + -type epitaxial layer 19b
を成長させて活性領域17を、酸化膜埋め込み層32の周囲で凹部25の下に形成する。 The grown an active region 17 is formed below the recess 25 around the buried oxide film layer 32. その後、全面に多結晶Siまたは金属シリサイド膜から成る導電膜を、CVD Thereafter, a conductive film made on the entire surface of polycrystalline Si, or a metal silicide film, CVD
法により凹部25内を埋め込む様に形成し、この導電膜をレジストエッチバック法または研磨法により除去して全面を平坦化し、酸化膜埋め込み層32の周囲を囲む様に凹部25内に配線膜21を形成する(図39)。 By law and formed to fill the recess 25, to flatten the entire surface by removing the conductive film by a resist etch-back method or grinding method, the wiring in the recess 25 so as to surround the buried oxide film layer 32 film 21 to form (Figure 39).

【0097】次に、ホトリソグラフィ技術によりレジストパターン33を形成して、このレジストパターン33 [0097] Next, a resist pattern 33 by photolithography technique, the resist pattern 33
をマスクとして酸化膜埋め込み層32をエッチング除去して、ゲート電極用開口部20を形成する。 The buried oxide film layer 32 is removed by etching as a mask to form a gate electrode opening 20. このとき、 At this time,
レジストパターン33の開口は、酸化膜埋め込み層32 Opening of the resist pattern 33 is buried oxide film layer 32
の形成領域を囲んで、しかも配線膜21の形成領域内であれば良い(図40)。 Surrounding the region of the formation, yet may be the formation region of the wiring film 21 (FIG. 40). 次に、レジストパターン33をアッシング等により除去した後、上記実施例3と同様にして、ゲート絶縁膜22およびゲート電極23を形成し(図11参照)、その後、所定の処理を施して、上記実施例3と同様なMIS型トランジスタを完成する。 Then, after removing by ashing or the like of the resist pattern 33, in the same manner as in Example 3, the gate insulating film 22 and the gate electrode 23 is formed (see FIG. 11), then, performs predetermined processing, the to complete a similar MIS transistor of example 3.

【0098】上記実施例9では、トランジスタ用開口部16内の側壁に窒化膜サイドウォール31を形成して自己整合的に開口部を形成する。 [0098] In Embodiment 9, on the side walls of the transistor opening 16 to form a nitride film sidewall 31 to form a self-aligned manner opening. この開口部は、その中に酸化膜埋め込み層32を埋め込んだ後、その周囲に活性領域17を形成し、その後酸化膜埋め込み層32を除去して再び開口され、ゲート電極用開口部20となる。 The opening, after filling the buried oxide film layer 32 therein, to form the active region 17 in the periphery thereof, is again opened and thereafter removing the buried oxide film layer 32, a gate electrode opening 20 . 酸化膜埋め込み層32を除去する際、ホトリソグラフィ技術により形成されたレジストパターン33を用いるが、 Removing the buried oxide film layer 32, but using the resist pattern 33 formed by the photolithography technique,
マスク合わせのマージンは例えば0.2μm程度の大きいものであるため十分に合わせることができる。 Margin of the mask alignment can be adapted sufficiently for those, for example, about 0.2μm large. このため、ゲート電極用開口部20は、トランジスタ用開口部16内に自己整合的に決定された領域となり、上記実施例7と同様に形状および性能のばらつきのない信頼性の高いMIS型トランジスタが得られる。 Therefore, the gate electrode opening 20 becomes a self-aligned manner determined areas within the transistor opening 16, with no reliable MIS transistor variation in the shape and performance in the same manner as in Example 7 can get.

【0099】実施例10. [0099] Example 10. 次に、この発明の実施例10 Next, Example 10 of the present invention
によるMIS型トランジスタの構造を図41を用いて説明する。 The structure of the MIS type transistor according to the explained with reference to FIG. 41. 図において、1、15、20〜23、および2 In the figure, 1,15,20~23, and 2
5は上記実施例1〜9と同じもの、34はゲート電極用開口部20周囲を囲むように形成された基板半導体層から成り、チャネル領域とそれを上下方向から挟むソース・ドレイン領域との三層が積層されたトランジスタの活性領域、35はソース・ドレイン領域の一方となるn + 5 same as Example 1-9, 34 consists substrate a semiconductor layer formed to surround the opening 20 around the gate electrode, third source and drain regions sandwiching the channel region in the vertical direction active regions of the transistors layers are laminated, 35 serves as one of source and drain regions n +
型拡散層、36はチャネル領域となるp型拡散層、37 -type diffusion layer, p-type diffusion layer serving as a channel region 36, 37
はソース・ドレイン領域の他方となるn +型拡散層、3 N + -type diffusion layer serving as the other of the source and drain regions, 3
8は活性領域34とその周囲の層間絶縁膜15との間に薄い幅に形成された酸化膜である。 8 is an oxide film formed on the thin width between the active region 34 and the interlayer insulating film 15 therearound.

【0100】この様に構成されるMIS型トランジスタの製造方法を図42〜図52に基づいて以下に示す。 [0100] shown below with reference to a manufacturing method of a MIS transistor formed in this manner in FIGS. 42 to 52. まず、基板1に、ホトリソグラフィおよびエッチング技術によりゲート電極用開口部20を形成し、その後全面にSi窒化膜をCVD法によりゲート電極用開口部20内を埋め込む様に形成し、レジストエッチバック法または研磨法により不要なSi窒化膜を除去して平坦化し、ゲート電極用開口部20内にのみSi窒化膜の埋め込み層としての窒化膜埋め込み層39を形成する(図42)。 First, the substrate 1, a gate electrode opening 20 by photolithography and etching technique, and formed to bury the gate electrode opening 20 by then a CVD method Si nitride film, a resist etch-back method or planarized by removing unnecessary Si nitride film by a polishing process, only to form a nitride buried layer 39 as a buried layer of Si nitride film as the gate electrode opening 20 (FIG. 42).
次に、基板1を全面エッチバックして、窒化膜埋め込み層39上部を例えば約200nm程度突出させる(図4 Next, the substrate 1 by etching back the entire surface, to project approximately nitride film buried layer 39 upper example about 200 nm (FIG. 4
3)。 3).

【0101】次に、全面にSi酸化膜をCVD法により形成した後全面エッチバックして、窒化膜埋め込み層3 Next, by etching back the entire surface after forming by the CVD method Si oxide film on the entire surface, nitride buried layer 3
9の突出部側面に第1の酸化膜サイドウォール40を例えば100〜200nmの幅に形成する(図44)。 9 projecting portion side surface of a first oxide film sidewall 40 to the width of example 100 to 200 nm (Figure 44). 次に、第1の酸化膜サイドウォール40と窒化膜埋め込み層39とをマスクとして基板1を例えば約600nmの厚さでエッチングする。 Then, etching in the thickness of the substrate 1 and the first oxide film sidewall 40 and a nitride film buried layer 39 as a mask such as about 600 nm. これにより酸化膜埋め込み層3 Thus the buried oxide film layer 3
9の周囲を囲む様に、第1の酸化膜サイドウォール40 As to surround the periphery of the 9, the first oxide film side wall 40
の下に基板半導体層34aが形成される(図45)。 Substrate the semiconductor layer 34a is formed below (Figure 45). 次に、全面にSi酸化膜をCVD法により形成した後全面エッチバックして、第1の酸化膜サイドウォール40とその下の基板半導体層34aとの周囲に第2の酸化膜サイドウォール38aを形成する(図46)。 Next, the entire surface is etched back after forming by the CVD method Si oxide film on the entire surface, the second oxide film sidewall 38a around the first oxide film sidewall 40 and the substrate the semiconductor layer 34a thereunder formation to (Figure 46).

【0102】次に、第1および第2の酸化膜サイドウォール40、38aと窒化膜埋め込み層39とをマスクとして基板1を例えば約200nmの厚さでエッチングして、周囲にサイドウォールが形成されていない下層部分を含む基板半導体層34aを形成する(図47)。 [0102] Next, by etching at a thickness of the substrate 1 and the first and second oxide film sidewall 40,38a and nitride buried layer 39 as a mask such as about 200 nm, the side wall is formed around the substrate semiconductor layer 34a comprising a lower layer portion is not formed (FIG. 47). 次に、ホトリソグラフィ技術によりレジストパターン41 Next, the resist pattern 41 by photolithography technique
を形成し、このレジストパターン41をマスクとして基板1上から例えばリン等のn型不純物イオンを、注入エネルギー;数十〜数百KeV、注入量;10 15 〜10 16 It is formed and the n-type impurity ions such as phosphorus, for example, from on the substrate 1 using the resist pattern 41 as a mask, the implantation energy; tens to hundreds of KeV, injection volume; 1015 16
/cm 2で例えば45゜の傾斜角を有する斜方より注入する(図48)。 / Cm is injected from obliquely with 2, for example, 45 ° angle of inclination (Figure 48). 次に、レジストパターン41をアッシング等により除去した後、基板1に熱処理を、例えば9 Then, after removing by ashing or the like of the resist pattern 41, a heat treatment to the substrate 1, for example 9
00℃で1時間程度施し、n +型拡散層35を、基板半導体層34aの下層部分からその周囲の基板1に渡って形成する(図49)。 00 ° C. subjecting about 1 hour, the n + -type diffusion layer 35 is formed over the lower layer portion of the substrate a semiconductor layer 34a on the substrate 1 of the surroundings (Figure 49).

【0103】次に、全面にSi酸化膜から成る層間絶縁膜15を形成した後、レジストエッチバック法または研磨法により不要な層間絶縁膜15を除去して平坦化し、 [0103] Next, after forming an interlayer insulating film 15 made of Si oxide film on the entire surface, and planarized by removing unnecessary interlayer insulating film 15 by a resist etch-back method or grinding method,
さらに窒化膜埋め込み層39、第1および第2の酸化膜サイドウォール40、38aを除去して、基板半導体層34a表面が露出するまで平坦化する。 Further nitride buried layer 39, by removing the first and second oxide film sidewall 40,38A, a substrate semiconductor layer 34a surface is planarized to expose. これにより第1 As a result, the first
の酸化膜サイドウォール40は全て除去され、第2の酸化膜サイドウォール38aは上層部分のみ除去されて酸化膜38となる。 Oxide film sidewall 40 of all is removed, the second oxide film sidewall 38a is an oxide film 38 is removed only the upper layer portion. 次に、基板1上から、例えばボロン等のp型不純物イオンを、注入エネルギー;数十KeV〜 Then, from the substrate 1, for example, a p-type impurity ions such as boron, implantation energy; dozens KeV~
百KeV、注入量;10 13 〜10 14 /cm 2で注入し、 Hundred KeV, injection volume; injected with 10 13 ~10 14 / cm 2,
さらに例えばリン等のn型不純物イオンを、注入エネルギー;百KeV〜数百KeV、注入量;10 15 〜10 16 Furthermore, for example the n-type impurity ions such as phosphorus, implantation energy; hundred KeV~ several hundred KeV, injection volume; 1015 16
/cm 2で注入し、その後基板1に熱処理を例えば90 / Injected at cm 2, then 90 to a heat treatment, for example, in the substrate 1
0℃で20分程度施す。 At 0 ℃ perform about 20 minutes. これにより基板半導体層34a Thereby the substrate semiconductor layer 34a
のn +型拡散層35上にp型拡散層36を、さらにその上にn +型拡散層37を形成して活性領域34を構成する(図50)。 The p-type diffusion layer 36 on the n + -type diffusion layer 35, and further form an n + -type diffusion layer 37 thereon constituting the active region 34 (FIG. 50).

【0104】次に、ホトリソグラフィおよびエッチング技術により、活性領域34の上層部周囲を囲む様に、層間絶縁膜15を除去して凹部25を形成する。 [0104] Next, by photolithography and etching technique, so as to surround the upper portion around the active region 34, to form a recess 25 by removing the interlayer insulating film 15. これにより活性領域34最上層のn +型拡散層37の上層部分側面が露出される(図51)。 This upper layer portion side of the active region 34 the uppermost layer of the n + -type diffusion layer 37 is exposed (FIG. 51). 次に、上記実施例7と同様に凹部25内に配線膜21を埋め込んで形成する(図5 Then, embedded to form a wiring layer 21 in the above Example 7 and similarly the recess 25 (FIG. 5
2)。 2). 次に、窒化膜埋め込み層39を熱リン酸を用いたウェットエッチングにより選択的に除去してゲート電極用開口部20を開口した後、上記実施例3と同様にゲート絶縁膜22およびゲート電極23を形成し(図41参照)、その後所定の処理を施してMIS型トランジスタを完成する。 Then, after opening the gate electrode opening 20 and a nitride film buried layer 39 is selectively removed by wet etching using hot phosphoric acid, the gate insulating in the same manner as in Example 3 film 22 and the gate electrode 23 to form a (see FIG. 41), then completing the MIS-type transistor performs predetermined processing.

【0105】上記実施例10では、上記実施例1と同様に、サブスレッショルド特性が向上した高性能で集積度の高いMIS型トランジスタが得られる。 [0105] In Embodiment 10, similarly as in Example 1, MIS-type transistor is obtained a high degree of integration in high subthreshold characteristics are improved. また上記実施例3と同様に、配線膜21が凹部25内に埋め込まれているため平坦性が良くなりゲート電極23の形成が容易となる。 Also in the same manner as in Example 3, the wiring film 21 is formed of the gate electrode 23 improves the flatness because it is buried in the recess 25 is facilitated. さらに、上記実施例10では、基板半導体層3 Furthermore, in the embodiment 10, the substrate semiconductor layer 3
4aにイオン注入によってソース・ドレイン領域およびチャネル領域となる三層の拡散層35、36、37を形成することによって活性領域34を形成する。 Forming an active region 34 by forming a diffusion layer 35, 36 and 37 of the three-layer serving as source and drain regions and a channel region by ion implantation 4a. このためエピ層から成る活性領域17に比べて結晶性が良く、トランジスタの性能が向上する。 Therefore good crystallinity than the active region 17 of the epitaxial layer, to improve transistor performance. また、エピ層から成る活性領域17の場合、基板1表面にSi酸化膜が残存しているとエピタキシャル成長が不可能で形成困難となるが、その様な問題がなく、確実に活性領域34を形成できる。 Further, when the active region 17 of the epitaxial layer, the Si oxide film on the surface of the substrate 1 is left but epitaxial growth becomes impossible formation difficult, no such problems, reliably active region 34 formed it can.

【0106】実施例11. [0106] Example 11. 次に、上記実施例1〜10に示したものを応用して、チャネル領域の両側をゲート電極で挟んだ縦型の薄膜トランジスタを形成することができ、以下に説明する。 Next, by applying the one shown in the above Examples 1 to 10, it is possible to form a vertical-type thin film transistor across the both sides of the channel region in the gate electrode, described below. ところで、チャネル領域の両側をトップゲートとボトムゲートとの2つのゲート電極で挟んだデュアルゲートトランジスタは、応用物理学会19 Incidentally, the dual-gate transistor sandwiched between two gate electrodes of a top gate and the bottom gate of the both sides of the channel region, the Japan Society of Applied Physics 19
90年春季P. 90 years Spring P. 640A. 640A. O. O. アダン他に記載されている様に、トップゲートとボトムゲートへの同時電圧印加によりチャネル領域の空乏化を効率的に行うことができサブスレッショルド特性の向上を図ることができるものである。 Adam As described elsewhere, in which it is possible to improve the sub-threshold characteristics can be performed depletion of the channel region effectively by the simultaneous application of a voltage to the top gate and the bottom gate. すなわち、チャネル領域の両側を挟む様に1つのゲート電極が形成されたトランジスタも同様の効果がある。 That is, one transistor having a gate electrode is formed so as to sandwich the both sides of the channel region also has a similar effect. また薄膜トランジスタは応用物理学会1988秋季P. The thin film transistor Japan Society of Applied Physics, 1988 Autumn P. 656山口他に記載されている様に、厚さを0. 656 as it has been described in other Yamaguchi, the thickness 0.
1μm以下にすることでチャネル領域を全て空乏化することができる。 It can be depleted of all channel region by a 1μm or less. すなわち、チャネル領域の両側を挟む様にゲート電極を形成することにより、厚さを2倍の0. That is, by forming the gate electrode so as to sandwich the both sides of the channel region, 0 thickness twice.
2μm以下にしてもチャネル領域を十分に空乏化でき、 Even in the 2μm or less it can be depleted enough to the channel region,
サブスレッショルド特性が向上する。 Subthreshold characteristics are improved.

【0107】図53は、この発明の実施例11によるM [0107] Figure 53 is, M according to Example 11 of the present invention
IS型トランジスタの構造を示すもので、図53(a) Shows the structure of IS-type transistor, Figure 53 (a)
は断面図、図53(b)は主要パターンの平面図である。 Is a cross-sectional view, FIG. 53 (b) is a plan view of the main pattern. 図において、1、13および14は上記実施例1と同じもの、42は第1の層間絶縁膜、43は第1の層間絶縁膜42上に形成されたゲート電極、44はゲート電極43を覆って第1の層間絶縁膜42上に形成された第2の層間絶縁膜である。 In the figure, 1, 13 and 14 as the same as Example 1, the first interlayer insulating film 42, the first interlayer insulating film 42 on the formed gate electrode 43, 44 covering the gate electrode 43 Te is a second interlayer insulating film formed on the first interlayer insulating film 42. 45はゲート電極43形成領域に、第2の層間絶縁膜44、ゲート電極43、および第1の層間絶縁膜42を貫通してU字型に設けられたトランジスタ用開口部、46はトランジスタ用開口部45内壁に形成されたゲート絶縁膜、47はトランジスタ用開口部45内にチャネル領域とそれを上下方向に挟むソース・ドレイン領域との三層が積層されて成り縦方向の薄膜状に形成された活性領域、48はこの活性領域47内のチャネル領域となるp型エピ層、49a、bはソース・ドレイン領域となるn +型エピ層、50はn +型エピ層49bに接続形成された配線膜である。 45 to the gate electrode 43 forming region, the second interlayer insulating film 44, the transistor opening provided in the U-shaped gate electrode 43, and the first interlayer insulating film 42 through, 46 the opening for the transistor part 45 inner wall formed gate insulating film, 47 is formed in the longitudinal direction of the thin film become three layers are laminated between the source and drain regions sandwiching the transistor opening 45 it and the channel region in the vertical direction active region 48 is a p-type epitaxial layer serving as the channel region in the active region 47, 49a, b is the source and drain regions n + -type epitaxial layer, 50 is connected formed the n + -type epitaxial layer 49b it is a wiring film.

【0108】この様に構成されるMIS型トランジスタの製造方法を、図54〜図58に基づいて以下に示す。 [0108] A manufacturing method of such constructed MIS transistor, in the following with reference to FIG. 54 to FIG 58.
まず、上記実施例1と同様に、基板1に素子分離用絶縁膜13およびn +型不純物拡散層14を形成する。 First, as in Example 1, an element isolation insulating film 13 and the n + -type impurity diffusion layer 14 on the substrate 1. その後、全面にSi酸化膜から成る第1の層間絶縁膜42をCVD法により形成し、さらにその上の全面に多結晶S Thereafter, the first interlayer insulating film 42 made of Si oxide film on the entire surface formed by a CVD method, further polycrystalline S on the entire surface of the
i膜または金属シリサイド膜から成る導電膜をCVD法により形成し、ホトリソグラフィおよびエッチング技術によりこの導電膜をパターニングしてゲート電極43を形成する。 A conductive film made of i film or a metal silicide film formed by a CVD method to form the gate electrode 43 by patterning the conductive film by photolithography and etching technique. このときトランジスタ形成領域となる部分ではゲート電極43を太く形成する(図54(a))。 This time in a portion where the transistor forming region thickening forming a gate electrode 43 (FIG. 54 (a)). この図54(a)に示す工程の平面図を図53(b)に示す。 The plan view of the step shown in FIG. 54 (a) shown in FIG. 53 (b).

【0109】次に、全面にSi酸化膜から成る第2の層間絶縁膜44をCVD法により形成する(図55)。 [0109] Next, a second interlayer insulating film 44 made of Si oxide film is formed on the entire surface by CVD (Fig. 55). 次に、ホトリソグラフィおよびエッチング技術により、ゲート電極43形成領域にU字型のトランジスタ開口部4 Next, by photolithography and etching techniques, the U-shaped gate electrode 43 formed regions transistor opening 4
5を、第2の層間絶縁膜44、ゲート電極43および第1の層間絶縁膜42を貫通して開口し、n +型不純物拡散層14の表面を露出させる。 5, the second interlayer insulating film 44, through the gate electrode 43 and the first interlayer insulating film 42 is opened to expose the surface of the n + -type impurity diffusion layer 14. このときトランジスタ用開口部45の幅は0.2μm以下になる様に形成する(図56)。 In this case the width of the transistor opening 45 is formed so as to be 0.2μm or less (FIG. 56).

【0110】次に、全面にSi酸化膜またはSi窒化膜またはこれらの積層膜から成る絶縁膜を、CVD法によりトランジスタ用開口部45を埋め込む様に形成し、異方性エッチングによりエッチングしてトランジスタ用開口部45内壁にサイドウォールを残存させてゲート絶縁膜46を形成する(図57)。 [0110] Next, an insulating film made of Si oxide film or a Si nitride film, or a laminated film on the entire surface, and formed to embed the transistors opening 45 by the CVD method, the transistor is etched by anisotropic etching It is left sidewall to use the opening 45 the inner wall to form a gate insulating film 46 (FIG. 57). 次に、上記実施例1と同様に、トランジスタ用開口部45内に選択エピタキシャルSi成長法により基板1側から、ソース・ドレイン領域の一方となるn +型エピ層49a、チャネル領域となるp型エピ層48、およびソース・ドレイン領域の他方となるn +型エピ層49bを形成する(図58)。 Then, in the same manner as in Example 1, the substrate 1 side by the selective epitaxial Si growth method transistor opening 45, serves as one to become n + -type epitaxial layer 49a, a channel region of the source-drain region p-type epi layer 48, and forms the other to become n + -type epitaxial layer 49b of the source and drain regions (Fig. 58).

【0111】次に、全面に、多結晶Si膜または金属シリサイド膜から成る導電膜を形成し、ホトリソグラフィおよびエッチング技術によりパターニングして配線膜5 [0111] Next, on the entire surface, a polycrystalline Si film or a conductive film made of a metal silicide film is formed, the wiring layer is patterned by photolithography and etching technique 5
0を形成する(図53参照)。 Forming a 0 (see Figure 53). その後、所定の処理を施してMIS型トランジスタを完成する。 Then, to complete the MIS-type transistor performs predetermined processing.

【0112】上記実施例11では、ゲート電極43形成領域内に、幅0.2μm以下のU字型のトランジスタ用開口部45を設け、その中に活性領域47を縦方向の薄膜状に形成したことにより、チャネル領域の両側をゲート電極で挟んだ厚さ0.2μm以下の縦型の薄膜トランジスタを形成したものである。 [0112] In Embodiment 11, the gate electrode 43 formed within the region, the provided transistors opening 45 of the following U-shaped width 0.2 [mu] m, to form the active region 47 in the longitudinal direction of the thin film therein it by, and forming a vertical-type thin film transistor on both sides the following thickness 0.2μm of sandwiched by the gate electrode in the channel region. 図62に示す様な従来の縦型トランジスタでは、チャネル領域の幅はコンタクトホールと同等の0.8〜1.0μm程度であるため、トランジスタ動作時にチャネル領域を十分に空乏化することは困難であるが、上記実施例11では、チャネル領域となるp型エピ層48は幅が0.2μm以下に形成されているため十分に空乏化でき、トランジスタのサブスレッショルド特性を向上できると共に、縦型トランジスタであるため集積度も向上する。 In a conventional vertical transistor such as shown in FIG. 62, the width of the channel region because of the order 0.8~1.0μm equivalent to the contact hole, it is difficult to sufficiently deplete the channel region during the transistor operation there is, in the embodiment 11, p-type epitaxial layer 48 serving as the channel region can be depleted sufficiently since it is formed in a width of 0.2μm or less, it is possible to improve the subthreshold characteristics of the transistor, vertical transistors also improved it for integration with. この様に、サブスレッショルド特性が向上し、高性能で集積度の高いMIS型トランジスタが得られる。 Thus, improved subthreshold characteristics, MIS-type transistor is obtained a high degree of integration with high performance. また、トランジスタ用開口部4 The transistor opening 4
5をU字型に形成したため、チャネル領域となるp型エピ層48の面積が大きくなり、トランジスタ動作時に低抵抗となるためドレイン電流を大きくでき、トランジスタの性能が向上する。 Since 5 was formed in a U-shape, the area of ​​the p-type epitaxial layer 48 serving as the channel region is increased, the drain current for a low resistance can be increased during the transistor operation, it improves the performance of the transistor.

【0113】なお、図57に示したゲート絶縁膜46の形成は、図59に示す様に熱酸化法により形成しても良い。 [0113] The formation of the gate insulating film 46 shown in FIG. 57 may be formed by thermal oxidation as shown in FIG. 59. また、トランジスタ用開口部45は直線状に形成しても良く図60に示す。 The transistor opening 45 shown in better FIG. 60 be linearly formed. 図60(a)はMIS型トランジスタの構造を示す断面図であり、図60(b)は主要パターンの平面図である。 Figure 60 (a) is a sectional view showing the structure of a MIS transistor, FIG. 60 (b) is a plan view of the main pattern. この様に、トランジスタ用開口部45は、U字型または直線状等の線状に形成するため、1つの径で決まる開口部に比べて微細幅に形成することができる。 Thus, the transistor opening 45 to form a U-shape or linear straight etc., can be formed into fine width than the opening determined by the single radial. このため、チャネル領域の両側をゲート電極で挟んだ縦型の薄膜トランジスタの製造が容易になる。 Therefore, production of the vertical type thin film transistor sandwiched by the gate electrode on both sides of the channel region is facilitated.

【0114】 [0114]

【発明の効果】以上の様に、この発明によると、層間絶縁膜に設けられたトランジスタ用開口部内にソース/チャネル/ドレインから成る活性領域を縦方向に積層し、 As the foregoing, according to the present invention, by laminating an active region consisting of a source / channel / drain transistor within an opening provided in the interlayer insulating film in the longitudinal direction,
さらに活性領域にゲート電極用開口部を設け、その中にゲート電極を形成したため、サブスレッショルド特性が向上し、高性能で集積度の高い半導体装置が得られる。 Further an opening for a gate electrode provided on the active region, because the gate electrode is formed therein, improved subthreshold characteristics, the semiconductor device can be obtained highly integrated with high performance.

【0115】また、この発明によると、半導体基板に拡散層を設けて活性領域の最下層と接続したため、活性領域の最下層の電極取り出しが容易となる。 [0115] According to the present invention, because the connection with the lowest layer of the active region of the diffusion layer is provided on a semiconductor substrate, it is easy to lowest layer of the electrode extraction of the active region. またこの拡散層を、そのまま配線に用いることができ、半導体装置の製造が容易となる。 Also the diffusion layer, it can be used for wiring, the manufacture of semiconductor devices is facilitated. また、拡散層表面にシリサイド層を形成すると、抵抗が低減でき、特に拡散層を配線として用いる場合には、低抵抗な配線が得られる。 Further, by forming a silicide layer on the diffusion layer surface, the resistance can be reduced, especially when using a diffusion layer as the wiring, a low resistance wiring can be obtained.

【0116】また、この発明によると、活性領域がエピタキシャル層から成るため、良質な半導体層が安定して積層されて活性領域を構成し、信頼性の高い半導体装置が得られる。 [0116] According to the present invention, since the active region is made of epitaxial layer, and a semiconductor layer of good quality can be stacked stably constitute an active region, the semiconductor device having high reliability can be obtained. また、チャネル領域をSiとGeとの化合物によるエピタキシャル層で構成すると、pチャネル型トランジスタにおいて高速化が図れる。 Further, when a channel region in the epitaxial layer by the compounds of Si and Ge, high-speed processing in the p-channel transistor.

【0117】また、この発明によると層間絶縁膜を形成後、トランジスタ用開口部を設け、その中に選択エピタキシャル成長により活性領域を形成し、その後ゲート電極用開口部を形成し、その中にゲート電極を形成する。 [0117] Further, after the formation of the the interlayer insulating film according to the present invention, provided the transistor opening, an active region is formed by selective epitaxial growth therein, to form a subsequent gate electrode opening, the gate electrode therein to form.
このためサブスレッショルド特性が向上し、高性能で集積度の高い半導体装置が容易に製造できる。 Therefore improved subthreshold characteristics can be easily manufactured highly integrated semiconductor device with high performance.

【0118】また、この発明によると、活性領域上から層間絶縁膜上に渡って配線膜を形成し、この配線膜と活性領域の上から二層とを連続して貫通するゲート電極開口部を形成し、ゲート絶縁膜を上記配線膜表面にも形成したため、活性領域の最上層に配線膜を確実に接続形成でき、ゲート電極と上記配線膜とが確実に絶縁できる。 [0118] According to the present invention, over from the active region on the interlayer insulating film to form a wiring layer, the gate electrode opening through successively the two layers from the top of the wiring layer and the active region formed, since the gate insulating film was formed in the wiring film surface, the uppermost wiring layer of the active region can reliably connection formation, and the gate electrode and the wiring layer can be reliably insulated.
さらに、上記配線膜を形成後にゲート電極開口部を形成し、その後ゲート絶縁膜を形成するため、上記効果を持つ半導体装置が容易に製造できる。 Further, a gate electrode opening after forming the wiring film, then to form a gate insulating film, a semiconductor device having the above effects can be easily manufactured.

【0119】また、この発明によると、活性領域の最上層に接続する配線膜を、層間絶縁膜に設けた凹部内に形成したため、層間絶縁膜表面に配線膜による段差がなく、ゲート電極形成時のパターニングが容易となり信頼性が向上する。 [0119] According to the present invention, a wiring film to be connected to the uppermost layer of the active region, because formed in a recess formed in the interlayer insulating film, there is no level difference caused by the wiring film in an interlayer insulating film surface, when the gate electrode is formed patterning of it is easy to improve the reliability. さらに、この様な配線膜の形成は、全面に導電膜を形成した後、凹部内にのみ残存させて全面を平坦化することにより行うため、上記効果を持つ半導体装置が容易に製造できる。 Furthermore, formation of such a wiring film is formed by forming a conductive film on the entire surface, for performing by flattening the entire surface is left only in the recess, the semiconductor device having the above effects can be easily manufactured. さらにまた、活性領域形成時に、選択エピタキシャル成長の選択性が破れてSi粒が層間絶縁膜上に形成された場合でも、配線膜形成工程における全面平坦化の際に上記Si粒を除去できる。 Furthermore, when the active region is formed, even if the Si grains torn selectivity of the selective epitaxial growth is formed on the interlayer insulating film, the Si particles can be removed during the entire planarization of the wiring film forming step. このため、配線膜等が層間絶縁膜上のSi粒によって不必要に短絡することが防止でき、信頼性が向上する。 Therefore, the wiring film or the like can be prevented from being short-circuited unnecessarily by Si grains on the interlayer insulating film, the reliability is improved.

【0120】また、この発明によると、層間絶縁膜の凹部内に配線膜となる導電膜を形成した後エッチングにより後退させ、次いでその上の全面に絶縁膜を形成した後、上記凹部内にのみ残存させて全面を平坦化する。 [0120] According to the invention, it is retracted by etching after forming a conductive film to be the wiring film in the recess of the interlayer insulating film, and then after forming the entire surface insulating film thereon, only in the recess remaining is allowed to flatten the entire surface. これにより、層間絶縁膜表面に段差がなくゲート電極形成が容易であり、しかも配線膜とゲート電極とが交差する部分において寄生容量が低減されて高速化された半導体装置を容易に製造できる。 Thus, it is easy to gate electrode formed without a step in the interlayer insulating film surface, moreover a semiconductor device parasitic capacitance is faster is reduced at a portion where the wiring layer and the gate electrode intersect can be easily manufactured.

【0121】また、この発明によると、ゲート電極用開口部をトランジスタ用開口部内の活性領域に自己整合的に形成したため、形状および性能の安定した信頼性の高い半導体装置が得られる。 [0121] According to the present invention, since the self-aligned manner an opening for a gate electrode on the active region of the transistor opening, stable and reliable semiconductor device in the form and performance. さらに、活性領域を層間絶縁膜表面よりも低く形成して、その上にSi窒化膜のサイドウォールを形成し、このSi窒化膜のサイドウォールをマスクに用いてゲート電極用開口部を形成するため、 Further, the active region is formed lower than the surface of the interlayer insulating film, the sidewall of the Si nitride film is formed thereon, to form an opening for a gate electrode using a sidewall of the Si nitride film as a mask ,
ゲート電極用開口部が容易に自己整合的に形成でき、上記効果を持つ半導体装置が容易に製造できる。 Gate electrode opening can be easily self-aligned manner, the semiconductor device having the above effects can be easily manufactured. さらにまた、この様なゲート電極用開口部を形成した後、層間絶縁膜に設けた凹部内に配線膜となる導電膜を形成し、さらにこの導電膜をエッチングにより後退させ、その上に絶縁膜を形成する。 Furthermore, after forming the openings for such gate electrode, a conductive film to be the wiring film in a recess formed in the interlayer insulating film, further the conductive film is retracted by the etching, the insulating film is formed thereon to form. これにより上記効果を持ち、しかも配線膜とゲート電極とが交差する部分において寄生容量が低減されて高速化された半導体装置が容易に製造できる。 Thereby it has the effect, moreover the semiconductor device and the wiring film and the gate electrode are accelerated parasitic capacitance is reduced in the intersection can be easily manufactured.

【0122】また、この発明によると、トランジスタ用開口部内に自己整合的に開口部を形成し、その後にこの開口部内に埋め込まれたSi酸化膜の埋め込み層をレジストマスクを用いて除去して、ゲート電極用開口部を形成する。 [0122] According to the present invention, a self-aligning manner to form an opening in the transistor opening, and then removed using a resist mask buried layer of Si oxide film buried in the opening portion, forming a gate electrode opening. このレジストマスクのパターンは、その形成時のマスク合わせのマージンが非常に大きいものであるため、ゲート電極用開口部は、トランジスタ用開口部内に自己整合的に形成されたものと同値となり、形状および性能の安定した信頼性の高い半導体装置が得られる。 The resist pattern of the mask, because the margin of mask alignment at the time of its formation is very large, the gate electrode opening becomes a self-aligned manner formed as the same value in the transistor opening, shape and stable and reliable semiconductor device performance.

【0123】また、この発明によると、活性領域の最上層に接続する配線膜を、その上層にゲート絶縁膜よりも十分に厚い絶縁膜を設けたものとするため配線膜とゲート電極とが交差する部分において寄生容量が低減でき、 [0123] According to the present invention, a wiring film to be connected to the uppermost layer of the active region, and a wiring layer and the gate electrode to the one provided a sufficiently thick insulating film than the gate insulating film on the upper layer crossing parasitic capacitance can be reduced in the portion which,
素子の高速化が図れる。 High speed of the device can be reduced.

【0124】また、この発明によると、活性領域を基板半導体層から成る拡散層によって構成したため、結晶性が良い活性領域を確実に得ることができ、トランジスタの性能が向上する。 [0124] According to the present invention, since constituted by a diffusion layer comprising an active region from the substrate semiconductor layer, it can crystallinity obtained reliably good active region, improving transistor performance.

【0125】また、この発明によると、半導体基板にゲート電極用開口部を形成し、その中にSi窒化膜の埋め込み層を埋め込み、このSi窒化膜の埋め込み層の周囲に、自己整合的に半導体基板に2回のエッチングを施すことにより、基板半導体層を形成する。 [0125] According to the present invention, to form a gate electrode opening in the semiconductor substrate, burying a buried layer of Si nitride film therein, around the buried layer of the Si nitride film, a self-aligned manner semiconductor by performing two etching the substrate to form a substrate semiconductor layer. この基板半導体層の下層部分およびその周囲の半導体基板にイオン注入によりソース・ドレイン領域の一方となる拡散層を形成した後、上記基板半導体層周囲に層間絶縁膜を形成し、 After forming the one to become diffusion layer of the source-drain region by the lower layer portion and ion implantation around the semiconductor substrate that the substrate semiconductor layer, an interlayer insulating film is formed around the substrate a semiconductor layer,
イオン注入によりチャネル領域およびソース・ドレイン領域の他方となる拡散層をそれぞれ形成する。 Respectively forming a diffusion layer other to become a channel region and source and drain regions by ion implantation. このため、集積度が高く、サブスレッショルド特性が向上し、 Therefore, high degree of integration, improved subthreshold characteristics,
しかも結晶性の良い高性能な半導体装置が製造できる。 Moreover good crystallinity performance semiconductor device can be manufactured.

【0126】また、この発明によると、第1の層間絶縁膜とその上の第2の層間絶縁膜との間にゲート電極を形成し、このゲート電極形成領域内に、第2の層間絶縁膜とゲート電極と第1の層間絶縁膜とを貫通するトランジスタ用開口部を設け、その中にゲート絶縁膜を介して活性領域を縦方向の薄膜状に形成したため、チャネル領域の両側をゲート電極で挟んだ縦型の薄膜トランジスタが得られる。 [0126] According to the present invention, the gate electrode is formed between the first interlayer insulating film and the second interlayer insulating film thereon, the gate electrode formation region, the second interlayer insulating film and the transistor opening through the gate electrode and the first interlayer insulating film provided for forming the active region in the longitudinal direction of the thin film through a gate insulating film therein, the both sides of the channel region in the gate electrode vertical thin film transistor sandwiched obtained. このため、サブスレッショルド特性が向上し高性能で集積度の高い半導体装置が得られる。 Therefore, the semiconductor device can be obtained highly integrated with high performance improved subthreshold characteristics.

【0127】さらに、半導体基板に拡散層を設けて活性領域の最下層と接続したため、上記の様な縦型の薄膜トランジスタにおける、ソース・ドレイン領域の一方である活性領域の最下層の電極取り出しが容易となる。 [0127] Furthermore, because of the connection with the lowest layer of the active region of the diffusion layer is provided on a semiconductor substrate, in the vertical thin film transistor as described above, the lowest layer of the electrode extraction of the active region is one of a source and drain region easily to become. また、この拡散層はそのまま配線として用いることができ、半導体装置の製造が容易となる。 Also, the diffusion layer can be directly used as a wiring, the manufacture of semiconductor devices is facilitated.

【0128】さらにまた、トランジスタ用開口部を上限値を0.2μmとする微細幅で形成したため、活性領域が0.2μm以下の幅となり、チャネル領域が十分に空乏化でき、サブスレッショルド特性がさらに向上する。 [0128] Furthermore, since the formed fine width and 0.2 [mu] m the upper limit transistor opening, the active region is less than the width 0.2 [mu] m, the channel region can be sufficiently depleted, the sub-threshold characteristics are more improves.

【0129】また、この発明によると、第1の層間絶縁膜、ゲート電極、および第2の層間絶縁膜を順次形成した後、トランジスタ用開口部を線状に形成し、その中にゲート絶縁膜を介して活性領域を形成する。 [0129] According to the invention, the first interlayer insulating film, a gate electrode, and after the second interlayer insulating film are sequentially formed, to form a transistor opening linearly, the gate insulating film therein through to form the active region. この様に、 In this way,
トランジスタ用開口部を線状に形成するため、微細幅に形成することができ、その中に活性領域を形成して、チャネル領域の両側をゲート電極で挟んだ縦型の薄膜トランジスタを得る。 To form the transistor opening linearly, it can be formed into fine width, to form an active region therein, to obtain a vertical-type thin film transistor across the both sides of the channel region in the gate electrode. このためサブスレッショルド特性が向上し、高性能で集積度の高い半導体装置が容易に製造できる。 Therefore improved subthreshold characteristics can be easily manufactured highly integrated semiconductor device with high performance.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 この発明の実施例1による半導体装置の構造を示す断面図である。 1 is a sectional view showing a structure of a semiconductor device according to a first embodiment of the present invention.

【図2】 この発明の実施例1による半導体装置の製造方法の一工程を示す断面図である。 2 is a sectional view showing the method for manufacturing a semiconductor device according to a first embodiment of the present invention.

【図3】 この発明の実施例1による半導体装置の製造方法の一工程を示す断面図である。 3 is a cross-sectional view showing the method for manufacturing a semiconductor device according to a first embodiment of the present invention.

【図4】 この発明の実施例1による半導体装置の製造方法の一工程を示す断面図である。 4 is a sectional view showing the method for manufacturing a semiconductor device according to a first embodiment of the present invention.

【図5】 この発明の実施例1による半導体装置の製造方法の一工程を示す断面図である。 5 is a cross-sectional view showing the method for manufacturing a semiconductor device according to a first embodiment of the present invention.

【図6】 この発明の実施例1による半導体装置の製造方法の一工程を示す断面図である。 6 is a sectional view showing the method for manufacturing a semiconductor device according to a first embodiment of the present invention.

【図7】 この発明の実施例1による半導体装置の製造方法の一工程を示す断面図である。 7 is a sectional view showing the method for manufacturing a semiconductor device according to a first embodiment of the present invention.

【図8】 この発明の実施例1による半導体装置の製造方法の一工程を示す断面図である。 8 is a sectional view showing the method for manufacturing a semiconductor device according to a first embodiment of the present invention.

【図9】 この発明の実施例2による半導体装置の構造を示す断面図である。 9 is a sectional view showing a structure of a semiconductor device according to a second embodiment of the present invention.

【図10】 この発明の実施例2による半導体装置の製造方法を示す断面図である。 10 is a cross-sectional view showing a manufacturing method of a semiconductor device according to a second embodiment of the present invention.

【図11】 この発明の実施例3による半導体装置の構造を示す断面図である。 11 is a sectional view showing a structure of a semiconductor device according to a third embodiment of the present invention.

【図12】 この発明の実施例3による半導体装置の製造方法の一工程を示す断面図である。 12 is a sectional view showing the method for manufacturing a semiconductor device according to a third embodiment of the present invention.

【図13】 この発明の実施例3による半導体装置の製造方法の一工程を示す断面図である。 13 is a cross-sectional view showing the method for manufacturing a semiconductor device according to a third embodiment of the present invention.

【図14】 この発明の実施例3による半導体装置の製造方法の一工程を示す断面図および平面図である。 14 is a cross-sectional view and a plan view showing the method for manufacturing a semiconductor device according to a third embodiment of the present invention.

【図15】 この発明の実施例3による半導体装置の製造方法の一工程を示す断面図である。 15 is a cross-sectional view showing the method for manufacturing a semiconductor device according to a third embodiment of the present invention.

【図16】 この発明の実施例3による半導体装置の製造方法の一工程を示す断面図である。 16 is a sectional view showing the method for manufacturing a semiconductor device according to a third embodiment of the present invention.

【図17】 この発明の実施例3による半導体装置の製造方法の一工程を示す断面図である。 17 is a sectional view showing the method for manufacturing a semiconductor device according to a third embodiment of the present invention.

【図18】 この発明の実施例3による半導体装置の製造方法の一工程を示す断面図である。 18 is a sectional view showing the method for manufacturing a semiconductor device according to a third embodiment of the present invention.

【図19】 この発明の実施例4による半導体装置の構造を示す断面図である。 19 is a sectional view showing a structure of a semiconductor device according to a fourth embodiment of the present invention.

【図20】 この発明の実施例4による半導体装置の製造方法を示す断面図である。 20 is a cross-sectional view showing a manufacturing method of a semiconductor device according to a fourth embodiment of the present invention.

【図21】 この発明の実施例5による半導体装置の構造および製造方法を示す断面図である。 21 is a cross-sectional view showing a structure and a manufacturing method of a semiconductor device according to a fifth embodiment of the present invention.

【図22】 この発明の実施例6による半導体装置の製造方法を示す断面図である。 22 is a cross-sectional view showing a manufacturing method of a semiconductor device according to a sixth embodiment of the present invention.

【図23】 この発明の実施例7による半導体装置の構造を示す断面図である。 23 is a cross-sectional view showing a structure of a semiconductor device according to a seventh embodiment of the present invention.

【図24】 この発明の実施例7による半導体装置の製造方法の一工程を示す断面図である。 24 is a cross-sectional view showing the method for manufacturing a semiconductor device according to a seventh embodiment of the present invention.

【図25】 この発明の実施例7による半導体装置の製造方法の一工程を示す断面図である。 25 is a cross-sectional view showing the method for manufacturing a semiconductor device according to a seventh embodiment of the present invention.

【図26】 この発明の実施例7による半導体装置の製造方法の一工程を示す断面図である。 26 is a cross-sectional view showing the method for manufacturing a semiconductor device according to a seventh embodiment of the present invention.

【図27】 この発明の実施例7による半導体装置の製造方法の一工程を示す断面図である。 27 is a cross-sectional view showing the method for manufacturing a semiconductor device according to a seventh embodiment of the present invention.

【図28】 この発明の実施例7による半導体装置の製造方法の一工程を示す断面図である。 28 is a sectional view showing the method for manufacturing a semiconductor device according to a seventh embodiment of the present invention.

【図29】 この発明の実施例7による半導体装置の製造方法の一工程を示す断面図である。 29 is a cross-sectional view showing the method for manufacturing a semiconductor device according to a seventh embodiment of the present invention.

【図30】 この発明の実施例7による半導体装置の製造方法の一工程を示す断面図である。 Figure 30 is a cross-sectional view showing the method for manufacturing a semiconductor device according to a seventh embodiment of the present invention.

【図31】 この発明の実施例7による半導体装置の製造方法の一工程を示す断面図である。 31 is a cross-sectional view showing the method for manufacturing a semiconductor device according to a seventh embodiment of the present invention.

【図32】 この発明の実施例7による半導体装置の製造方法の一工程を示す断面図である。 32 is a cross-sectional view showing the method for manufacturing a semiconductor device according to a seventh embodiment of the present invention.

【図33】 この発明の実施例8による半導体装置の構造および製造方法を示す断面図である。 33 is a cross-sectional view showing a structure and a manufacturing method of a semiconductor device according to an eighth embodiment of the present invention.

【図34】 この発明の実施例9による半導体装置の製造方法の一工程を示す断面図である。 34 is a sectional view showing the method for manufacturing a semiconductor device according to a ninth embodiment of the present invention.

【図35】 この発明の実施例9による半導体装置の製造方法の一工程を示す断面図である。 FIG. 35 is a sectional view showing the method for manufacturing a semiconductor device according to a ninth embodiment of the present invention.

【図36】 この発明の実施例9による半導体装置の製造方法の一工程を示す断面図である。 36 is a cross-sectional view showing the method for manufacturing a semiconductor device according to a ninth embodiment of the present invention.

【図37】 この発明の実施例9による半導体装置の製造方法の一工程を示す断面図である。 Figure 37 is a cross-sectional view showing the method for manufacturing a semiconductor device according to a ninth embodiment of the present invention.

【図38】 この発明の実施例9による半導体装置の製造方法の一工程を示す断面図である。 38 is a cross-sectional view showing the method for manufacturing a semiconductor device according to a ninth embodiment of the present invention.

【図39】 この発明の実施例9による半導体装置の製造方法の一工程を示す断面図である。 39 is a cross-sectional view showing the method for manufacturing a semiconductor device according to a ninth embodiment of the present invention.

【図40】 この発明の実施例9による半導体装置の製造方法の一工程を示す断面図である。 Figure 40 is a cross-sectional view showing the method for manufacturing a semiconductor device according to a ninth embodiment of the present invention.

【図41】 この発明の実施例10による半導体装置の構造を示す断面図である。 41 is a cross-sectional view showing a structure of a semiconductor device according to Embodiment 10 of the present invention.

【図42】 この発明の実施例10による半導体装置の製造方法の一工程を示す断面図である。 Figure 42 is a cross-sectional view showing the method for manufacturing a semiconductor device according to Embodiment 10 of the present invention.

【図43】 この発明の実施例10による半導体装置の製造方法の一工程を示す断面図である。 Figure 43 is a cross-sectional view showing the method for manufacturing a semiconductor device according to Embodiment 10 of the present invention.

【図44】 この発明の実施例10による半導体装置の製造方法の一工程を示す断面図である。 FIG. 44 is a sectional view showing the method for manufacturing a semiconductor device according to Embodiment 10 of the present invention.

【図45】 この発明の実施例10による半導体装置の製造方法の一工程を示す断面図である。 FIG. 45 is a sectional view showing the method for manufacturing a semiconductor device according to Embodiment 10 of the present invention.

【図46】 この発明の実施例10による半導体装置の製造方法の一工程を示す断面図である。 FIG. 46 is a sectional view showing the method for manufacturing a semiconductor device according to Embodiment 10 of the present invention.

【図47】 この発明の実施例10による半導体装置の製造方法の一工程を示す断面図である。 FIG. 47 is a sectional view showing the method for manufacturing a semiconductor device according to Embodiment 10 of the present invention.

【図48】 この発明の実施例10による半導体装置の製造方法の一工程を示す断面図である。 FIG. 48 is a sectional view showing the method for manufacturing a semiconductor device according to Embodiment 10 of the present invention.

【図49】 この発明の実施例10による半導体装置の製造方法の一工程を示す断面図である。 49 is a sectional view showing the method for manufacturing a semiconductor device according to Embodiment 10 of the present invention.

【図50】 この発明の実施例10による半導体装置の製造方法の一工程を示す断面図である。 FIG. 50 is a sectional view showing the method for manufacturing a semiconductor device according to Embodiment 10 of the present invention.

【図51】 この発明の実施例10による半導体装置の製造方法の一工程を示す断面図である。 FIG. 51 is a sectional view showing the method for manufacturing a semiconductor device according to Embodiment 10 of the present invention.

【図52】 この発明の実施例10による半導体装置の製造方法の一工程を示す断面図である。 FIG. 52 is a sectional view showing the method for manufacturing a semiconductor device according to Embodiment 10 of the present invention.

【図53】 この発明の実施例11による半導体装置の構造を示す断面図および平面図である。 FIG. 53 is a cross-sectional view and a plan view showing a structure of a semiconductor device according to an embodiment 11 of the present invention.

【図54】 この発明の実施例11による半導体装置の製造方法の一工程を示す断面図および平面図である。 FIG. 54 is a cross-sectional view and a plan view showing the method for manufacturing a semiconductor device according to an embodiment 11 of the present invention.

【図55】 この発明の実施例11による半導体装置の製造方法の一工程を示す断面図である。 FIG. 55 is a sectional view showing the method for manufacturing a semiconductor device according to an embodiment 11 of the present invention.

【図56】 この発明の実施例11による半導体装置の製造方法の一工程を示す断面図である。 FIG. 56 is a sectional view showing the method for manufacturing a semiconductor device according to an embodiment 11 of the present invention.

【図57】 この発明の実施例11による半導体装置の製造方法の一工程を示す断面図である。 FIG. 57 is a sectional view showing the method for manufacturing a semiconductor device according to an embodiment 11 of the present invention.

【図58】 この発明の実施例11による半導体装置の製造方法の一工程を示す断面図である。 FIG. 58 is a sectional view showing the method for manufacturing a semiconductor device according to an embodiment 11 of the present invention.

【図59】 この発明の実施例11の別例による半導体装置の製造方法の一工程を示す断面図である。 FIG. 59 is a sectional view showing the method for manufacturing a semiconductor device according to another example of embodiment 11 of the present invention.

【図60】 この発明の実施例11の別例による半導体装置の構造を示す断面図および平面図である。 FIG. 60 is a cross-sectional view and a plan view showing a structure of a semiconductor device according to another example of embodiment 11 of the present invention.

【図61】 従来の半導体装置の構造を示す断面図である。 FIG. 61 is a sectional view showing a structure of a conventional semiconductor device.

【図62】 従来の別例による半導体装置の構造を示す断面図である。 62 is a sectional view showing a structure of a semiconductor device according to another conventional example.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 半導体基板、14 拡散層としてのn +型不純物拡散層、15 層間絶縁膜、16 トランジスタ用開口部、17 活性領域、18 チャネル領域となる半導体層としてのp型エピ層、19a,b ソース・ドレイン領域となる半導体層としてのn +型エピ層、20 ゲート電極用開口部、21 配線膜、21a 導電膜、22 1 semiconductor substrate, n + -type impurity diffusion layer serving as a 14 diffusion layer, 15 interlayer insulating film, a sixteenth transistor opening, 17 the active region, p-type epitaxial layer as a semiconductor layer to be a 18 channel region, 19a, b Source n + -type epitaxial layer as a semiconductor layer to be a drain region, a 20 gate electrode opening, 21 wiring film, 21a a conductive film, 22
ゲート絶縁膜、23 ゲート電極、24 絶縁膜、2 A gate insulating film, 23 gate electrode, 24 insulating film, 2
5 凹部、26 金属シリサイド層、27,31 Si 5 recess 26 metal silicide layer, 27, 31 Si
窒化膜のサイドウォールとしての窒化膜サイドウォール、28,30 Si窒化膜の埋め込み層としての窒化膜埋め込み層、32 Si酸化膜の埋め込み層としての酸化膜埋め込み層、33 レジストパターン、34 活性領域、34a 基板半導体層、35,37 ソース・ Nitride sidewall as a sidewall of the nitride film, nitride film buried layer as a buried layer of 28, 30 Si nitride film, oxide film buried layer as a buried layer of 32 Si oxide film, 33 a resist pattern, 34 the active region, 34a substrate semiconductor layer, 35 and 37 source
ドレイン領域となるn +型拡散層、36 チャネル領域となるp型拡散層、38 酸化膜、38a 第2の酸化膜サイドウォール、39 Si窒化膜の埋め込み層としての窒化膜埋め込み層、40 第1の酸化膜サイドウォール、42 第1の層間絶縁膜、43 ゲート電極、4 N + -type diffusion layer serving as a drain region, p-type diffusion layer serving as a 36-channel region, 38 oxide film, 38a a second oxide film sidewall, nitride buried layer as a buried layer of 39 Si nitride film, 40 first oxide film sidewall, 42 a first interlayer insulating film, 43 gate electrode, 4
4 第2の層間絶縁膜、45 トランジスタ用開口部、 4 second interlayer insulating film, openings for 45 transistors,
46 ゲート絶縁膜、47 活性領域、48 チャネル領域となるp型エピ層、49a,b ソース・ドレイン領域となるn +型エピ層。 46 gate insulating film, 47 an active region, 48 p-type epitaxial layer serving as a channel region, 49a, the b source and drain regions n + -type epitaxial layer.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/8242 29/43 H01L 29/62 G 29/78 301 X ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 6 in identification symbol Agency Docket No. FI art display portion H01L 21/8242 29/43 H01L 29/62 G 29/78 301 X

Claims (22)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体基板上に、層間絶縁膜と、この層間絶縁膜を貫通して下地の上記半導体基板に到達しその側面周囲が上記層間絶縁膜に囲まれる様に形成されたトランジスタ用開口部と、このトランジスタ用開口部内の上記半導体基板上にチャネル領域となる第一導電型の半導体層とこれを上下方向から挟む様にソース・ドレイン領域となる第二導電型の半導体層との三層を積層して成る活性領域と、上記トランジスタ用開口部の中央部に上記活性領域の少なくとも上から二層を貫通する様に形成されたゲート電極用開口部と、このゲート電極用開口部内にゲート絶縁膜を介して形成されたゲート電極とを有することを特徴とする半導体装置。 To 1. A semiconductor substrate, an interlayer insulating film and, the interlayer insulating film through to the underlying of the semiconductor substrate to reach a transistor formed opening As a side periphery is surrounded by the interlayer insulating film parts and, third and the first conductivity type semiconductor layer comprising a semiconductor substrate over the channel region and the second conductivity type semiconductor layer formed to as source and drain regions as to sandwich from above and below of the transistor in the opening an active region formed by stacking layers, and the gate electrode opening formed so as to penetrate the two layers from the top at least in the active region in a central portion of the transistor opening, the gate electrode in the opening wherein a and a gate electrode formed through a gate insulating film.
  2. 【請求項2】 半導体基板に第二導電型の拡散層を設け、この拡散層形成領域内にトランジスタ用開口部を上記拡散層に到達する様に形成して、活性領域の最下層を上記拡散層に接続したことを特徴とする請求項1記載の半導体装置。 Wherein the diffusion layer of the second conductivity type provided on the semiconductor substrate, the transistor opening in the diffusion layer forming region formed so as to reach the diffusion layer, the diffusion of the lowest layer of the active region the semiconductor device according to claim 1, characterized in that connected to the layer.
  3. 【請求項3】 半導体基板に設けられた拡散層表面で、 In 3. diffusion layer surface provided on the semiconductor substrate,
    活性領域と接する領域以外の領域に金属シリサイド層を形成したことを特徴とする請求項2記載の半導体装置。 The semiconductor device according to claim 2, wherein the forming a metal silicide layer in a region other than the region in contact with the active region.
  4. 【請求項4】 活性領域がエピタキシャル層から成ることを特徴とする請求項1〜3のいずれかに記載の半導体装置。 4. A semiconductor device according to claim 1, the active region is characterized in that it consists of the epitaxial layer.
  5. 【請求項5】 活性領域の少なくともチャネル領域となる半導体層が、SiとGeとの化合物によるエピタキシャル層から成ることを特徴とする請求項4記載の半導体装置。 5. A semiconductor layer comprising at least a channel region of the active region, the semiconductor device according to claim 4, characterized in that it consists of the epitaxial layer with a compound of Si and Ge.
  6. 【請求項6】 半導体基板上に層間絶縁膜を形成する工程と、この層間絶縁膜にトランジスタ用開口部を形成する工程と、このトランジスタ用開口部内に選択エピタキシャル成長法により活性領域を形成する工程と、上記活性領域の上から二層を貫通する様にゲート電極用開口部を形成する工程と、上記ゲート電極用開口部内壁にゲート絶縁膜を形成した後、上記ゲート電極用開口部内に埋め込む様にゲート電極を形成する工程と、を有することを特徴とする請求項4または5記載の半導体装置の製造方法。 Forming a 6. interlayer insulating on the semiconductor substrate film, forming a transistor opening in the interlayer insulating film, forming an active region by selective epitaxial growth method in this transistor the opening , forming an opening for a gate electrode so as to penetrate the two layers from the top of the active region, after forming the gate insulating film above the gate electrode opening inner wall, like embedded in the gate electrode in the opening a method according to claim 4 or 5, wherein further comprising a step of forming a gate electrode, to.
  7. 【請求項7】 活性領域の最上層に接続する配線膜を上記活性領域上から層間絶縁膜上に渡って設け、この配線膜と上記活性領域の少なくとも上から二層とを連続して貫通する様にゲート電極用開口部を形成し、さらにこのゲート電極用開口部内壁と上記配線膜表面とにゲート絶縁膜を形成したことを特徴とする請求項4または5記載の半導体装置。 Provided 7. A wiring film to be connected to the uppermost layer of the active region over the interlayer insulating film from on the active region, through continuously and from above at least two layers of the wiring layer and the active region the semiconductor device of forming an opening for the gate electrode, further claims 4 or 5, wherein the forming the gate insulating film and the gate electrode opening inner wall and the wiring film surface as.
  8. 【請求項8】 半導体基板上に層間絶縁膜を形成する工程と、この層間絶縁膜にトランジスタ用開口部を形成する工程と、このトランジスタ用開口部内に選択エピタキシャル成長法により活性領域を形成した後、この活性領域上から上記層間絶縁膜に渡って配線膜を形成する工程と、上記配線膜と上記活性領域の上から二層とを貫通する様にゲート電極用開口部を形成する工程と、その後ゲート絶縁膜を形成した後、ゲート電極を形成する工程と、を有することを特徴とする請求項7記載の半導体装置の製造方法。 Forming a 8. interlayer insulating on the semiconductor substrate film, forming a transistor opening in the interlayer insulating film, after forming the active region by selective epitaxial growth method in this transistor in the opening, forming a wiring layer over the active region on the interlayer insulating film, forming a gate electrode opening portions so as to penetrate the two layers from the top of the wiring layer and the active region, then after forming the gate insulating film, a method of manufacturing a semiconductor device according to claim 7, characterized in that it comprises a step of forming a gate electrode.
  9. 【請求項9】 層間絶縁膜に所定の深さの凹部を設け、 9. a recess of predetermined depth in the interlayer insulating film,
    この凹部領域の一部に上記層間絶縁膜を貫通するトランジスタ用開口部を形成し、このトランジスタ用開口部内に形成された活性領域の最上層に接続する配線膜を上記凹部内に設け、この配線膜と上記活性領域の少なくとも上から二層とを連続して貫通する様にゲート電極用開口部を形成し、さらにこのゲート電極用開口部内壁と上記配線膜表面とにゲート絶縁膜を形成したことを特徴とする請求項4または5記載の半導体装置。 This part of the recessed region forms a transistor opening through the interlayer insulating film, provided with a wiring layer to be connected to the uppermost layer of the active region formed the transistor in the opening in the recess, the wire continuously and two layers of at least the top of the film and the active region to form an opening for a gate electrode so as to penetrate, thereby forming a gate insulating film and further the gate electrode opening inner wall and the wiring film surface the semiconductor device according to claim 4 or 5, wherein the.
  10. 【請求項10】 半導体基板上に層間絶縁膜を形成する工程と、この層間絶縁膜に凹部を形成し、この凹部領域の一部に上記層間絶縁膜を貫通するトランジスタ用開口部を形成する工程と、このトランジスタ用開口部内に選択エピタキシャル成長法により活性領域を形成する工程と、次いで上記凹部内を埋め込む様に全面に配線膜となる導電膜を形成した後、この導電膜を上記凹部内にのみ残存させて全面を平坦化する工程と、上記導電膜から成る配線膜と上記活性領域の上から二層とを貫通する様にゲート電極用開口部を形成する工程と、その後ゲート絶縁膜を形成した後、ゲート電極を形成する工程と、を有することを特徴とする請求項9記載の半導体装置の製造方法。 10. A process for forming an interlayer insulating film on a semiconductor substrate, a step of forming a recess in the interlayer insulating film, forming a transistor for opening penetrating the interlayer insulating film on a part of the recess region When the process of forming the transistor opening active region by selective epitaxial growth method in, then after forming a conductive film to be the wiring layer on the entire surface so as to fill the said recess, the conductive film only in the recess forming a planarizing the entire surface is left, forming an opening for a gate electrode so as to penetrate the two layers from the top of the wiring layer and the active region consisting of the conductive film, then a gate insulating film after manufacturing method of a semiconductor device according to claim 9, wherein further comprising a step of forming a gate electrode.
  11. 【請求項11】 半導体基板上に層間絶縁膜を形成する工程と、この層間絶縁膜に凹部を形成し、この凹部領域の一部に上記層間絶縁膜を貫通するトランジスタ用開口部を形成する工程と、このトランジスタ用開口部内に選択エピタキシャル成長法により活性領域を形成する工程と、次いで上記凹部内を埋め込む様に全面に配線膜となる導電膜を形成した後、この導電膜を上記凹部内にのみ残存させて全面を平坦化する工程と、次いで上記導電膜をエッチングによりさらに後退させた後、全面に絶縁膜を形成し、この絶縁膜を上記凹部内にのみ残存させて全面を平坦化する工程と、次いで上記絶縁膜と上記導電膜から成る配線膜と上記活性領域の上から二層とを貫通する様にゲート電極用開口部を形成する工程と、その後ゲート絶縁膜を形成し A step of 11. an interlayer insulating film on a semiconductor substrate, a step of forming a recess in the interlayer insulating film, forming a transistor for opening penetrating the interlayer insulating film on a part of the recess region When the process of forming the transistor opening active region by selective epitaxial growth method in, then after forming a conductive film to be the wiring layer on the entire surface so as to fill the said recess, the conductive film only in the recess planarizing the entire surface is left, and then was allowed to further retreat by etching the conductive film, is formed on the entire surface of the insulating film to planarize the entire surface of the insulating film is left only in the recess step If, then forming the step of forming the insulating film and the gate electrode opening portions so as to penetrate the two layers from the top of the wiring layer and the active region consisting of the conductive film, then a gate insulating film た後、ゲート電極を形成する工程と、を有することを特徴とする請求項9記載の半導体装置の製造方法。 After manufacturing method of a semiconductor device according to claim 9, wherein further comprising a step of forming a gate electrode.
  12. 【請求項12】 トランジスタ用開口部内に活性領域を、その表面の高さが層間絶縁膜表面よりも所定量低くなる様に形成し、上記トランジスタ用開口部の上層部周囲を囲む様に上記層間絶縁膜に凹部を上記活性領域の上から二層目に達しない深さに設け、この凹部内に配線膜を設けて上記活性領域の最上層の側面に接続させ、さらに上記トランジスタ用開口部内の上記活性領域に自己整合的にゲート電極用開口部を形成し、このゲート電極用開口部内壁と上記活性領域表面と上記配線膜表面とにゲート絶縁膜を形成したことを特徴とする請求項4または5記載の半導体装置。 12. The active region in the transistor opening, the height is formed to become a predetermined amount lower than the surface of the interlayer insulating film of the surface, the interlayer so as to surround the upper portion around the transistor opening the recesses in the insulating film provided over a depth not to reach the second layer from of the active region, this provided a wiring film in the recess is connected to the side of the uppermost layer of the active region, further above the transistor opening claim the active region self-aligned manner to form the gate electrode openings, and wherein the forming a gate insulating film and the gate electrode opening inner wall and the surface of the active region and the wiring film surface 4 or fifth semiconductor device according.
  13. 【請求項13】 半導体基板上に層間絶縁膜を形成する工程と、この層間絶縁膜にトランジスタ用開口部を形成する工程と、このトランジスタ用開口部内に選択エピタキシャル成長法により活性領域を、その表面の高さが上記層間絶縁膜表面よりも所定量低くなる様に形成する工程と次いで上記トランジスタ用開口部内壁の上記層間絶縁膜の露出部分にSi窒化膜のサイドウォールを形成する工程と、このSi窒化膜のサイドウォールと上記層間絶縁膜とをマスクとして自己整合的に上記活性領域をエッチングして、ゲート電極用開口部を形成する工程と、 Forming a 13. interlayer insulating on the semiconductor substrate film, forming a transistor opening in the interlayer insulating film, the active region by selective epitaxial growth method in this transistor in the opening, the surface forming a side wall of the Si nitride film process and then exposed portions of the interlayer insulating film of the opening inner wall for the transistors height is formed so as become a predetermined amount lower than the surface of the interlayer insulating film, the Si a step of self-aligned etching the active region, forming a gate electrode opening the side wall and the interlayer insulating film of the nitride film as a mask,
    このゲート電極用開口部をSi窒化膜の埋め込み層によって埋め込む工程と、上記Si窒化膜のサイドウォールおよび埋め込み層とレジストパターンとをマスクとして上記層間絶縁膜に凹部を形成する工程と、この凹部内を埋め込む様に全面に配線膜となる導電膜を形成した後、 Burying the gate electrode opening portions by a buried layer of Si nitride film, and forming a recess in the interlayer insulating film and the Si nitride film sidewall and the buried layer and the resist pattern as a mask, in the recess after forming a conductive film to be the wiring layer on the entire surface so as to embed the,
    この導電膜を上記凹部内にのみ残存させて全面を平坦化する工程と、その後上記Si窒化膜のサイドウォールおよび埋め込み層を除去する工程と、次いでゲート絶縁膜を形成した後、ゲート電極を形成する工程とを有することを特徴とする請求項12記載の半導体装置の製造方法。 Planarizing the entire surface of the conductive film is left only in the recess, then forming the step of removing the sidewall and the buried layer of the Si nitride film, and then after forming the gate insulating film, a gate electrode the method according to claim 12, wherein further comprising the step of.
  14. 【請求項14】 半導体基板上に層間絶縁膜を形成する工程と、この層間絶縁膜にトランジスタ用開口部を形成する工程と、このトランジスタ用開口部内に選択エピタキシャル成長法により活性領域を、その表面の高さが上記層間絶縁膜表面よりも所定量低くなる様に形成する工程と、次いで上記トランジスタ用開口部内壁の上記層間絶縁膜の露出部分にSi窒化膜のサイドウォールを形成する工程と、このSi窒化膜のサイドウォールと上記層間絶縁膜とをマスクとして自己整合的に上記活性領域をエッチングして、ゲート電極用開口部を形成する工程と、このゲート電極用開口部をSi窒化膜の埋め込み層によって埋め込む工程と、上記Si窒化膜のサイドウォールおよび埋め込み層とレジストパターンとをマスクとして上記層間絶縁膜に Forming a 14. interlayer insulating on the semiconductor substrate film, forming a transistor opening in the interlayer insulating film, the active region by selective epitaxial growth method in this transistor in the opening, the surface a step height is formed so as become a predetermined amount lower than the interlayer insulating film surface and then forming a sidewall of the Si nitride film on the exposed portion of the interlayer insulating film of the transistor opening inner wall, this Si self-aligned etching the active region and a side wall and the interlayer insulating film of the nitride film as a mask to form an opening for a gate electrode, buried openings for the gate electrode of the Si nitride film burying by layer, in the interlayer insulating film and a sidewall and the buried layer and the resist pattern of the Si nitride film as a mask 凹部を形成する工程と、この凹部内を埋め込む様に全面に配線膜となる導電膜を形成した後、この導電膜を上記凹部内にのみ残存させて全面を平坦化する工程と、次いで上記導電膜をエッチングによりさらに後退させた後、全面に絶縁膜を形成し、この絶縁膜を上記凹部内にのみ残存させて全面を平坦化する工程と、その後上記Si窒化膜のサイドウォールおよび埋め込み層を除去する工程と、次いでゲート絶縁膜を形成した後、ゲート電極を形成する工程と、を有することを特徴とする請求項12記載の半導体装置の製造方法。 Forming a recess, after forming a conductive film to be the entire surface wiring layer so as to embed the recess, a step of planarizing the entire surface of the conductive film is left only in the recess, and then the conductive after the film is further retracted by etching the entire surface to form an insulating film, planarizing the entire surface of the insulating film is left only in the recess, the sidewall and the buried layer subsequent the Si nitride film removing, then after forming the gate insulating film, a manufacturing method of claim 12 semiconductor device, wherein the a step of forming a gate electrode.
  15. 【請求項15】 半導体基板上に層間絶縁膜を形成する工程と、この層間絶縁膜に凹部を形成する工程と、この凹部内をSi窒化膜の埋め込み層によって埋め込む工程と、上記凹部領域の一部に、上記Si窒化膜の埋め込み層と上記層間絶縁膜とを貫通するトランジスタ用開口部を形成する工程と、このトランジスタ用開口部内の側壁にSi窒化膜のサイドウォールを形成し、その後上記トランジスタ用開口部内を埋め込む様に全面にSi酸化膜を形成した後、上記Si窒化膜のサイドウォールの上層部分が除去されて上記Si窒化膜のサイドウォールの幅が一定になるまで全面を除去して平坦化し、上記Si酸化膜の埋め込み層を形成する工程と、次いで上記Si窒化膜の埋め込み層およびサイドウォールを除去する工程と、次いで上記凹部 15. A process for forming an interlayer insulating film on a semiconductor substrate, forming a recess in the interlayer insulating film, a step of embedding the inside recess by burying layer of Si nitride films, one said recessed area in part, to form a step of forming a transistor opening through the buried layer and the interlayer insulating film of the Si nitride film, a sidewall of the Si nitride film on the sidewalls of the transistor in the opening, then the transistor after forming the Si oxide film on the entire surface so as to embed the use opening portion, by removing the entire surface to the Si upper layer portion of the sidewall of the nitride film is removed sidewall of the Si nitride film width is constant It flattened, forming a buried layer of the Si oxide film, and then removing the buried layer and the sidewall of the Si nitride film, and then the recess 下の上記トランジスタ用開口部内に選択エピタキシャル成長法により、上記Si酸化膜の埋め込み層の周囲に活性領域を形成する工程と、次いで上記凹部内に埋め込む様に全面に配線膜となる導電膜を形成した後、この導電膜を凹部内の上記Si酸化膜の埋め込み層の周囲にのみ残存させて全面を平坦化する工程と、次いで上記Si酸化膜の埋め込み層をレジストマスクを用いて除去し、ゲート電極用開口部を形成する工程と、その後ゲート絶縁膜を形成した後、ゲート電極を形成する工程と、を有することを特徴とする請求項9記載の半導体装置の製造方法。 By selective epitaxial growth method in the transistor opening below forming an active region on the periphery of the buried layer of the Si oxide film, followed by forming a conductive film to be the wiring layer on the entire surface as embedded in the recess after a step of planarizing the entire surface of the conductive film is left only on the periphery of the buried layer of the Si oxide film in the recess, and then removed using a resist mask buried layer of the Si oxide film, a gate electrode forming a use opening, after subsequently forming a gate insulating film, a manufacturing method of a semiconductor device according to claim 9, wherein further comprising a step of forming a gate electrode.
  16. 【請求項16】 活性領域の最上層に接続する配線膜を、その上層にゲート絶縁膜よりも十分に厚い絶縁膜を設けたものとすることを特徴とする請求項7または9または12記載の半導体装置。 Of 16. active region wiring layer to be connected to the top layer, according to claim 7 or 9 or 12 further characterized in that it is assumed in which a sufficiently thick insulating film than the gate insulating film on the upper layer thereof semiconductor device.
  17. 【請求項17】 活性領域を、基板半導体層から成る拡散層によって構成したことを特徴とする請求項1記載の半導体装置。 17. The active region, the semiconductor device according to claim 1, characterized by being configured by the diffusion layer made of the substrate semiconductor layer.
  18. 【請求項18】 半導体基板にゲート電極用開口部を形成する工程と、このゲート電極用開口部内にSi窒化膜の埋め込み層を埋め込んだ後、上記半導体基板をエッチングして上記Si窒化膜の埋め込み層の上層部を突出させる工程と、このSi窒化膜の埋め込み層の突出部側面に第1のSi酸化膜サイドウォールを形成する工程と、 Forming a 18. The semiconductor substrate with the gate electrode opening, after filling the buried layer of Si nitride film on the gate electrode in the opening, the embedding of the Si nitride film by etching the semiconductor substrate a step of protruding the upper portion of the layer, forming a first Si oxide film sidewall on the protrusion side of the buried layer of the Si nitride film,
    この第1のSi酸化膜サイドウォールと上記Si窒化膜の埋め込み層とをマスクとして上記半導体基板をエッチングして、上記Si窒化膜の埋め込み層周囲を囲む様に基板半導体層を形成する工程と、上記第1のSi酸化膜サイドウォールとその下の上記基板半導体層との周囲に第2のSi酸化膜サイドウォールを形成する工程と、上記第1および第2のSi酸化膜サイドウォールと上記S A buried layer of the first Si oxide film sidewall and the Si nitride film by etching the semiconductor substrate as a mask to form a substrate semiconductor layer so as to surround the buried layer around the Si nitride film, It said forming a second Si oxide film sidewall around the first Si oxide film sidewall and the substrate semiconductor layer thereunder, the first and second Si oxide film sidewall and the S
    i窒化膜の埋め込み層とをマスクとして再び上記半導体基板をエッチングして、周囲にサイドウォールが形成されていない下層部分を含む基板半導体層を、上記Si窒化膜の埋め込み層周囲を囲む様に形成する工程と、次いでイオン注入法により上記基板半導体層の下層部分とその周囲の上記半導体基板とに活性領域の最下層となる不純物拡散層を形成する工程と、次いで全面に層間絶縁膜を形成した後、上記基板半導体層表面が露出するまで全面を平坦化する工程と、次いでイオン注入法により上記基板半導体層に上記活性領域の上から二層となる不純物拡散層をそれぞれ形成する工程と、次いで上記基板半導体層の上層部周囲を囲む様に上記層間絶縁膜に凹部を、 A buried layer of the i nitride film again by etching the semiconductor substrate as a mask, the substrate semiconductor layer including a lower layer portion which is not the side walls are formed around, formed to surround the buried layer around the Si nitride film a step of, then formed and forming an impurity diffusion layer serving as the lowest layer of the active region and the lower layer portion and the semiconductor substrate surrounding the substrate semiconductor layer, and then an interlayer insulating film on the entire surface by ion implantation after a step of planarizing the entire surface to the substrate surface of the semiconductor layer is exposed, then a step of forming respectively a impurity diffusion layer serving as two layers from the top of the active region in the substrate semiconductor layer by ion implantation, followed by the recesses in the interlayer insulating film so as to surround the upper portion around the substrate a semiconductor layer,
    上記活性領域の二層目に達しない深さに形成する工程と、次いで上記凹部内に配線膜を埋め込む工程と、次いで上記Si窒化膜の埋め込み層を除去して上記ゲート電極用開口部を開口し、ゲート絶縁膜を形成した後ゲート電極を形成する工程と、を有することを特徴とする請求項17記載の半導体装置の製造方法。 Opening a step, then burying the wiring film in the recess, then the buried layer is removed above the gate electrode opening portions of the Si nitride film is formed on the second layer depth not reaching the of the active region and method of manufacturing a semiconductor device according to claim 17, characterized in that it comprises a step of forming a gate electrode after forming a gate insulating film.
  19. 【請求項19】 半導体基板上に第1の層間絶縁膜と、 A first interlayer insulating film 19. The semiconductor substrate,
    この第1の層間絶縁膜上の所定領域に形成されたゲート電極と、このゲート電極を覆って上記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、上記ゲート電極形成領域に、上記第2の層間絶縁膜と上記ゲート電極と上記第1の層間絶縁膜とを貫通して下地の上記半導体基板に到達する様に形成された線状のトランジスタ用開口部と、このトランジスタ用開口部内壁に形成されたゲート絶縁膜と、このゲート絶縁膜が形成された上記トランジスタ用開口部内の上記半導体基板上に、チャネル領域となる第一導電型のエピタキシャル層とこれを上下方向から挟む様にソース・ドレイン領域となる第二導電型のエピタキシャル層との三層を積層して、縦方向の薄膜状に形成された活性領域と、を有することを特徴とする半導体装置。 A first gate electrode formed on a predetermined region on the interlayer insulating film, a second interlayer insulating film formed on the first interlayer insulating film covering the gate electrode, the gate electrode formation region to, the second interlayer insulating film and the gate electrode and the first interlayer insulating film and through to the transistor opening of shape of the formed lines so as to reach the semiconductor substrate underlying the transistor a gate insulating film formed on use opening inner wall, on the semiconductor substrate of the gate insulating film in the transistor opening formed, an epitaxial layer of the first conductivity type serving as a channel region and this from the vertical direction the three layers of the second conductivity type epitaxial layer serving as source and drain regions so as to sandwich stacked semiconductor device characterized in that it comprises a longitudinal thin film which is formed in the active region.
  20. 【請求項20】 半導体基板に第二導電型の拡散層を設け、この拡散層形成領域にトランジスタ用開口部を上記拡散層に到達する様に形成して活性領域の最下層を上記拡散層に接続したことを特徴とする請求項19記載の半導体装置。 20. The diffusion layer of the second conductivity type provided on the semiconductor substrate, the bottom layer of the transistor opening in the diffusion layer forming region formed so as to reach the diffusion layer active region above the diffusion layer the semiconductor device of claim 19, characterized in that connected.
  21. 【請求項21】 トランジスタ用開口部を上限値を0. 21. The upper limit transistor opening 0.
    2μmとする微細幅で形成したことを特徴とする請求項19または20記載の半導体装置。 The semiconductor device according to claim 19 or 20, wherein the forming a fine width with 2 [mu] m.
  22. 【請求項22】 半導体基板上に第1の層間絶縁膜を形成する工程と、この第1の層間絶縁膜上にゲート電極を形成した後、このゲート電極を覆って全面に第2の層間絶縁膜を形成する工程と、上記ゲート電極形成領域内に上記第2の層間絶縁膜と上記ゲート電極と上記第1の層間絶縁膜とを貫通する様に線状のトランジスタ用開口部を形成する工程と、次いでゲート絶縁膜を形成した後、 22. A process of forming a first interlayer insulating film on a semiconductor substrate, after forming a gate electrode on the first interlayer insulating film, the second interlayer insulating the entire surface to cover the gate electrode forming a film to form a linear transistor opening so as to penetrate the said second interlayer insulating film and the gate electrode and the first interlayer insulating film in the gate electrode formation region If, then, after forming a gate insulating film,
    上記トランジスタ用開口部内に活性領域を形成する工程と、を有することを特徴とする請求項19〜21のいずれかに記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to any one of claims 19 to 21, characterized in that it comprises a step of forming an active region to the transistor in the opening.
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