JPH11214684A - Semiconductor device and its manufacture - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、電界効果型トランジスタを
含む半導体装置とその製造方法に関するものである。The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device including a field-effect transistor and a method for manufacturing the same.
【0002】[0002]
【従来の技術】従来の電界効果型トランジスタとして、
MOSトランジスタを含む半導体装置の一例について、
図を用いて説明する。図34を参照して、シリコン基板
101の表面に、p型ウェル107が形成されている。
そのp型ウェル107の主表面には、配線となるn型拡
散配線層108が形成されている。また、p型ウェル1
07は、素子分離酸化膜102によって他の領域と電気
的に絶縁されている。2. Description of the Related Art As a conventional field effect transistor,
Regarding an example of a semiconductor device including a MOS transistor,
This will be described with reference to the drawings. Referring to FIG. 34, a p-type well 107 is formed on the surface of silicon substrate 101.
On the main surface of the p-type well 107, an n-type diffusion wiring layer 108 serving as a wiring is formed. Also, p-type well 1
Reference numeral 07 is electrically insulated from other regions by the element isolation oxide film 102.
【0003】n型拡散配線層108上には、ソース領域
としてのn+ 型選択シリコンエピタキシャル成長層11
2が形成されている。そのn+ 型選択シリコンエピタキ
シャル成長層112の上に、チャネル領域としてのp-
型選択シリコンエピタキシャル成長層113が形成され
ている。そのp- 型選択シリコンエピタキシャル成長層
113上に、ドレイン領域としてのn+ 型選択シリコン
エピタキシャル成長層123が形成されている。On the n-type diffusion wiring layer 108, an n + -type selective silicon epitaxial growth layer 11 as a source region is provided.
2 are formed. On the n + type selective silicon epitaxial growth layer 112, p − as a channel region is provided.
A type-selective silicon epitaxial growth layer 113 is formed. On the p − type selective silicon epitaxial growth layer 113, an n + type selective silicon epitaxial growth layer 123 as a drain region is formed.
【0004】そのn+ 型選択シリコンエピタキシャル成
長層112、p- 型選択シリコンエピタキシャル成長層
113およびn+ 型選択シリコンエピタキシャル成長層
123の側面に、ゲート絶縁膜としてのシリコン酸化膜
118を介在させて、ゲート電極119が形成されてい
る。The side surfaces of the n + type selective silicon epitaxial growth layer 112, p − type selective silicon epitaxial growth layer 113 and n + type selective silicon epitaxial growth layer 123 are interposed with a silicon oxide film 118 as a gate insulating film to form a gate electrode. 119 are formed.
【0005】そのゲート電極119は、シリコン基板1
01上に形成されたシリコン窒化膜120を覆うように
形成されている。ゲート電極119およびn+ 型選択シ
リコンエピタキシャル成長層123を覆うように、シリ
コン酸化膜127が形成されている。そのシリコン酸化
膜127に、n+ 型選択シリコンエピタキシャル成長層
123に電気的に接続される金属配線層129が形成さ
れている。The gate electrode 119 is formed on the silicon substrate 1
01 is formed so as to cover the silicon nitride film 120 formed thereon. A silicon oxide film 127 is formed to cover gate electrode 119 and n + type selective silicon epitaxial growth layer 123. On the silicon oxide film 127, a metal wiring layer 129 electrically connected to the n + type selective silicon epitaxial growth layer 123 is formed.
【0006】上述した構造では、ソースまたはドレイン
領域としてのn+ 型選択シリコンエピタキシャル成長層
112、123、チャネル領域としてのp- 型選択シリ
コンエピタキシャル成長層113およびゲート電極11
9により、MOSトランジスタが構成される。特に、ソ
ース、ドレイン領域およびチャネル領域は積層構造とな
っていることから、このような構造のMOSトランジス
タを、「縦型MOSトランジスタ」と呼ぶ。In the structure described above, n + -type selective silicon epitaxial growth layers 112 and 123 as source or drain regions, p − -type selective silicon epitaxial growth layer 113 as channel regions and gate electrode 11
9 forms a MOS transistor. In particular, since the source, drain and channel regions have a laminated structure, a MOS transistor having such a structure is called a “vertical MOS transistor”.
【0007】次に、上述した縦型MOSトランジスタを
含む半導体装置の製造方法の一例について図を用いて説
明する。図35を参照して、シリコン基板101の主表
面に、LOCOS法等により、厚さ約4000Åの素子
分離酸化膜102を形成する。次に図36を参照して、
イオン注入法等により、ボロンイオン等をシリコン基板
101の表面に注入することにより、p型ウェル107
を形成する。そのp型ウェル107の表面に、イオン注
入法等により砒素イオンを注入することにより、配線と
なるn型拡散配線層108を形成する。Next, an example of a method for manufacturing a semiconductor device including the above-described vertical MOS transistor will be described with reference to the drawings. Referring to FIG. 35, an element isolation oxide film 102 having a thickness of about 4000 ° is formed on the main surface of silicon substrate 101 by LOCOS or the like. Next, referring to FIG.
By implanting boron ions or the like into the surface of the silicon substrate 101 by ion implantation or the like, the p-type well 107 is formed.
To form By implanting arsenic ions into the surface of the p-type well 107 by an ion implantation method or the like, an n-type diffusion wiring layer 108 serving as a wiring is formed.
【0008】次に図37を参照して、素子分離酸化膜1
02を覆うように、シリコン基板101上にシリコン窒
化膜120を形成する。そのシリコン窒化膜120に、
n型拡散配線層108の表面を露出する開口部131を
形成する。次に図38を参照して、開口部131の底に
露出したn型拡散配線層108の表面上に、シリコンエ
ピタキシャル成長法により、選択的に、ソース領域とし
ての厚さ約4000Åのn+ 型選択シリコンエピタキシ
ャル成長層112を形成する。Referring to FIG. 37, element isolation oxide film 1
A silicon nitride film 120 is formed on the silicon substrate 101 so as to cover the substrate 02. In the silicon nitride film 120,
An opening 131 exposing the surface of the n-type diffusion wiring layer 108 is formed. Next, referring to FIG. 38, an n + -type source region having a thickness of about 4000 ° is selectively formed on the surface of n-type diffusion wiring layer 108 exposed at the bottom of opening 131 by silicon epitaxial growth. A silicon epitaxial growth layer 112 is formed.
【0009】そのn+ 型選択シリコンエピタキシャル成
長層112上に、シリコンエピタキシャル成長法によ
り、チャネル領域としての厚さ約4000Åのp- 型選
択シリコンエピタキシャル成長層113を形成する。そ
のp- 型選択シリコンエピタキシャル成長層113上
に、シリコンエピタキシャル成長法により、ドレイン領
域としての厚さ約4000Åのn+ 型選択シリコンエピ
タキシャル成長層123を形成する。On the n + -type selective silicon epitaxial growth layer 112, a p − -type selective silicon epitaxial growth layer 113 having a thickness of about 4000 ° is formed as a channel region by a silicon epitaxial growth method. On the p − -type selective silicon epitaxial growth layer 113, an n + -type selective silicon epitaxial growth layer 123 having a thickness of about 4000 ° is formed as a drain region by a silicon epitaxial growth method.
【0010】次に図39を参照して、n+ 型選択シリコ
ンエピタキシャル成長層112、123、p- 型選択シ
リコンエピタキシャル成長層113およびn型拡散配線
層108を露出するように、シリコン窒化膜120に開
口部132を形成する。その後、熱酸化法により、n+
型選択シリコンエピタキシャル成長層112、123、
p- 型選択シリコンエピタキシャル成長層113および
n型拡散配線層108の表面に、ゲート絶縁膜としての
シリコン酸化膜118を形成する。Referring to FIG. 39, openings are formed in silicon nitride film 120 so as to expose n + type selective silicon epitaxial growth layers 112 and 123, p − type selective silicon epitaxial growth layer 113 and n type diffusion wiring layer 108. A part 132 is formed. Then, n +
Type selective silicon epitaxial growth layers 112, 123,
A silicon oxide film 118 as a gate insulating film is formed on surfaces of p − type selective silicon epitaxial growth layer 113 and n type diffusion wiring layer 108.
【0011】次に図40を参照して、開口部132を埋
込むように、シリコン窒化膜120上に導電膜(図示せ
ず)を形成する。その導電膜上に所定のフォトレジスト
パターン(図示せず)を形成する。そのフォトレジスト
パターンをマスクとして、導電膜に異方性エッチングを
施し、シリコン酸化膜118の表面を露出する開口部1
33を形成する。これにより、導電膜はゲート電極11
9となる。その後、その開口部133を埋めるようにゲ
ート電極119上に所定の金属膜(図示せず)を形成す
る。その金属膜上に、所定のフォトレジストパターン
(図示せず)を形成する。そのフォトレジストパターン
をマスクとして、金属膜に異方性エッチングを施し、金
属配線層129を形成する。これにより、図34に示す
縦型MOSトランジスタを含む半導体装置が完成する。Referring to FIG. 40, a conductive film (not shown) is formed on silicon nitride film 120 so as to fill opening 132. A predetermined photoresist pattern (not shown) is formed on the conductive film. Using the photoresist pattern as a mask, anisotropic etching is performed on the conductive film to form an opening 1 exposing the surface of silicon oxide film 118.
33 are formed. Thereby, the conductive film becomes the gate electrode 11.
It becomes 9. Thereafter, a predetermined metal film (not shown) is formed on gate electrode 119 so as to fill opening 133. A predetermined photoresist pattern (not shown) is formed on the metal film. Using the photoresist pattern as a mask, the metal film is anisotropically etched to form a metal wiring layer 129. Thus, the semiconductor device including the vertical MOS transistor shown in FIG. 34 is completed.
【0012】[0012]
【発明が解決しようとする課題】従来の縦型MOSトラ
ンジスタを含む半導体装置は、上述した製造方法を用い
ることで比較的容易に形成される。このMOSトランジ
スタの構造では、ゲート電極119は、図34に示すよ
うに、シリコン酸化膜118を介在させてソースまたは
ドレイン領域としてのn+ 型選択シリコンエピタキシャ
ル成長層112、123にも接している。A conventional semiconductor device including a vertical MOS transistor can be relatively easily formed by using the above-described manufacturing method. In the structure of this MOS transistor, as shown in FIG. 34, gate electrode 119 is also in contact with n + type selective silicon epitaxial growth layers 112 and 123 as source or drain regions with silicon oxide film 118 interposed therebetween.
【0013】特にゲート電極とドレイン領域とが接近す
ると、ゲート電極とドレイン領域との間の電界(フリン
ジ電界)が強められて、実効的なチャネル長が長くな
る。つまり、この場合、チャネル領域としてのp- 型選
択シリコンエピタキシャル成長層113とドレイン領域
としてのn+ 型選択シリコンエピタキシャル成長層12
3との界面が、n+ 型選択シリコンエピタキシャル成長
層123側に移動する。このため、結果的に、チャネル
長がp- 型選択シリコンエピタキシャル成長層113の
厚さに相当する長さよりも長くなる。In particular, when the gate electrode and the drain region approach each other, the electric field (fringe electric field) between the gate electrode and the drain region is strengthened, and the effective channel length is increased. That is, in this case, the p − type selective silicon epitaxial growth layer 113 as the channel region and the n + type selective silicon epitaxial growth layer 12 as the drain region
3 moves to the n + type selective silicon epitaxial growth layer 123 side. Therefore, as a result, the channel length becomes longer than the length corresponding to the thickness of p − type selective silicon epitaxial growth layer 113.
【0014】このことは、所望の実効的なゲート長が得
られず、MOSトランジスタの動作速度に影響を与える
ことになる。チャネル長は、p- 型選択シリコンエピタ
キシャル成長層113の厚さに相当する長さであり、そ
の厚さは、本構造のように、0.3μm程度のデザイン
ルールに基づく半導体装置では、約4000Åである。
この程度の厚さであれば、この影響を無視することがで
きると考えられる。This means that the desired effective gate length cannot be obtained, which affects the operating speed of the MOS transistor. The channel length is a length corresponding to the thickness of the p − type selective silicon epitaxial growth layer 113, and the thickness is about 4000 ° in a semiconductor device based on a design rule of about 0.3 μm as in this structure. is there.
With such a thickness, it is considered that this effect can be ignored.
【0015】しかしながら、さらに微細化が進み、0.
15μm程度のデザインルールに基づく半導体装置で
は、p- 型選択シリコンエピタキシャル成長層113の
厚さはさらに薄くなるため、この影響を無視することが
できなくなると考えられる。すなわち、チャネル長とし
てのp- 型選択シリコンエピタキシャル成長層113の
厚さに相当する長さに対して、フリンジ電界に伴うチャ
ネル長の増分の長さの割合が相対的に大きくなり、この
増分を無視することができなくなると考えられる。However, further miniaturization has progressed, and 0.
In a semiconductor device based on a design rule of about 15 μm, since the thickness of the p − -type selective silicon epitaxial growth layer 113 is further reduced, it is considered that this influence cannot be ignored. That is, the ratio of the increment of the channel length due to the fringe electric field becomes relatively large with respect to the length corresponding to the thickness of the p − -type selective silicon epitaxial growth layer 113 as the channel length. It will not be possible to do so.
【0016】このため、従来の半導体装置の構造を、
0.15μm程度のデザインルールの半導体装置にも適
用させると、縦型MOSトランジスタの所望の動作速度
が得られないという問題が想定される。Therefore, the structure of the conventional semiconductor device is
When applied to a semiconductor device having a design rule of about 0.15 μm, there is a problem that a desired operation speed of a vertical MOS transistor cannot be obtained.
【0017】本発明は、上記想定される問題点を解決す
るためになされたものであり、1つの目的は、所望の動
作速度が得られるMOSトランジスタを含む半導体装置
を提供することであり、他の目的はその製造方法を提供
することである。The present invention has been made to solve the above-mentioned problem, and one object is to provide a semiconductor device including a MOS transistor capable of obtaining a desired operation speed. Is to provide a method for its manufacture.
【0018】[0018]
【課題を解決するための手段】本発明の1つの局面にお
ける半導体装置は、第1導電型の第1不純物層と、第2
導電型の第2不純物層と、第1導電型の第3不純物層
と、導電層とを備えている。第1不純物層は、半導体基
板の主表面上に形成されている。第2不純物層は、第1
不純物層上に積層されている。第3不純物層は、第2不
純物層上に積層されている。導電層は、第2不純物層の
側面上にのみ絶縁層を介在させて形成されている。According to one aspect of the present invention, a semiconductor device includes a first impurity layer of a first conductivity type and a second impurity layer.
The semiconductor device includes a second impurity layer of a conductivity type, a third impurity layer of a first conductivity type, and a conductive layer. The first impurity layer is formed on a main surface of the semiconductor substrate. The second impurity layer includes a first impurity layer.
It is stacked on the impurity layer. The third impurity layer is stacked on the second impurity layer. The conductive layer is formed only on the side surface of the second impurity layer with an insulating layer interposed.
【0019】この構造によれば、ソースまたはドレイン
領域としての第1および第3不純物層、チャネル領域と
しての第2不純物層およびゲート電極としての導電層を
含むトランジスタが構成される。その導電層は絶縁層を
介在させて、第2不純物層の側面上にのみ形成されてい
る。このため、導電層と第1不純物層との間または導電
層と第3不純物層との間の電界が弱められる。これによ
り、第1不純物層と第2不純物層との接合面が第1不純
物層側に移動したり、または、第2不純物層と第3不純
物層との接合面が第3不純物層側に移動して、第1不純
物層と第3不純物層との間の実効的なチャネル長が、第
2不純物層の厚さに相当する長さよりも長くなることが
抑制される。その結果、トランジスタの実効的なチャネ
ル長が増大することが抑えられて、所望の動作速度を有
する半導体装置が得られる。According to this structure, a transistor including the first and third impurity layers as the source or drain region, the second impurity layer as the channel region, and the conductive layer as the gate electrode is formed. The conductive layer is formed only on the side surface of the second impurity layer with the insulating layer interposed. Therefore, the electric field between the conductive layer and the first impurity layer or between the conductive layer and the third impurity layer is weakened. Thereby, the bonding surface between the first impurity layer and the second impurity layer moves toward the first impurity layer, or the bonding surface between the second impurity layer and the third impurity layer moves toward the third impurity layer. Thus, the effective channel length between the first impurity layer and the third impurity layer is suppressed from being longer than the length corresponding to the thickness of the second impurity layer. As a result, an increase in the effective channel length of the transistor is suppressed, and a semiconductor device having a desired operation speed can be obtained.
【0020】本発明の他の局面における電界効果型トラ
ンジスタは、第1導電型の第1不純物層からなるソース
領域と、第2導電型の第2不純物層からなるチャネル領
域と、第1導電型の第3不純物層からなるドレイン領域
と、ゲート電極とを備えている。ソース領域は、半導体
基板の主表面上に形成されている。チャネル領域は、ソ
ース領域上に積層されている。ドレイン領域は、チャネ
ル領域上に積層されている。ゲート電極は、チャネル領
域の側面上にのみ絶縁層を介在させて形成されている。According to another aspect of the present invention, there is provided a field effect transistor including a source region including a first impurity layer of a first conductivity type, a channel region including a second impurity layer of a second conductivity type, and a first conductivity type. A drain region made of the third impurity layer, and a gate electrode. The source region is formed on the main surface of the semiconductor substrate. The channel region is stacked on the source region. The drain region is stacked on the channel region. The gate electrode is formed only on the side surface of the channel region with an insulating layer interposed.
【0021】この構造によれば、電界効果型トランジス
タのゲート電極は絶縁層を介在させて、チャネル領域の
側面上にのみ形成されている。このため、ゲート電極と
ドレイン領域との間の電界が弱められる。これにより、
チャネル領域とドレイン領域との接合面がドレイン領域
側に移動して、ドレイン領域とソース領域との間の実効
的なチャネル長が、チャネル領域の厚さに相当する長さ
よりも長くなることが抑制される。その結果、電界効果
型トランジスタの実効的なチャネル長が増大することが
抑えられて、所望の動作速度を有する電界効果型トラン
ジスタが得られる。According to this structure, the gate electrode of the field effect transistor is formed only on the side surface of the channel region with the insulating layer interposed. Therefore, the electric field between the gate electrode and the drain region is weakened. This allows
The junction surface between the channel region and the drain region moves to the drain region side, preventing the effective channel length between the drain region and the source region from becoming longer than the length corresponding to the thickness of the channel region. Is done. As a result, an increase in the effective channel length of the field-effect transistor is suppressed, and a field-effect transistor having a desired operation speed can be obtained.
【0022】好ましくは、第1不純物層と第2不純物層
との間に形成され、第1不純物層よりも低い不純物濃度
を有する第1導電型の第4不純物層と、第2不純物層と
第3不純物層との間に形成され、第3不純物層よりも低
い不純物濃度を有する第1導電型の第5不純物層とを含
んでいる。Preferably, a fourth impurity layer of a first conductivity type formed between the first impurity layer and the second impurity layer and having an impurity concentration lower than that of the first impurity layer; And a fifth impurity layer of the first conductivity type having a lower impurity concentration than the third impurity layer.
【0023】この場合には、第4不純物層により第1不
純物層と第2不純物層との間の電界が緩和され、第5不
純物層により、第2不純物層と第3不純物層との間の電
界が緩和される。これにより、ホットエレクトロンの発
生が抑制されて、半導体装置の電気的特性が向上する。In this case, the electric field between the first impurity layer and the second impurity layer is reduced by the fourth impurity layer, and the electric field between the second impurity layer and the third impurity layer is reduced by the fifth impurity layer. The electric field is reduced. Thereby, generation of hot electrons is suppressed, and the electrical characteristics of the semiconductor device are improved.
【0024】また好ましくは、半導体基板はシリコン単
結晶基板であり、第1〜第5不純物層は、シリコンまた
はシリコンゲルマニウム合金を含んでいる。Preferably, the semiconductor substrate is a silicon single crystal substrate, and the first to fifth impurity layers contain silicon or a silicon germanium alloy.
【0025】この場合には、エピタキシャル成長法によ
り半導体基板上に、第1〜第5不純物層を選択的に容易
に形成することができる。In this case, the first to fifth impurity layers can be selectively and easily formed on the semiconductor substrate by the epitaxial growth method.
【0026】本発明のさらに他の局面における半導体装
置の製造方法は、以下の工程を備えている。半導体基板
の主表面上に、第1絶縁膜を形成する。その第1絶縁膜
に、半導体基板の表面を露出する第1開口部を形成す
る。第1開口部内に、第1導電型の第1不純物層を形成
する。第1不純物層上に、第2導電型の第2不純物層を
形成する。第1絶縁膜上に、第2不純物層の側面および
上面を覆うように、第2絶縁膜を介在させて導電層を形
成する。第2不純物層の側面上にのみ、第2絶縁膜およ
び導電層を残す。導電層、第2絶縁膜および第2不純物
層を覆うように第3絶縁膜を形成する。第3絶縁膜に、
第2不純物層の表面を露出する第2開口部を形成する。
第2開口部内に、第1導電型の第3不純物層を形成す
る。A method of manufacturing a semiconductor device according to still another aspect of the present invention includes the following steps. A first insulating film is formed on a main surface of a semiconductor substrate. A first opening exposing the surface of the semiconductor substrate is formed in the first insulating film. A first conductivity type first impurity layer is formed in the first opening. A second conductivity type second impurity layer is formed on the first impurity layer. A conductive layer is formed over the first insulating film with the second insulating film interposed therebetween so as to cover the side surface and the upper surface of the second impurity layer. The second insulating film and the conductive layer are left only on the side surfaces of the second impurity layer. A third insulating film is formed so as to cover the conductive layer, the second insulating film, and the second impurity layer. For the third insulating film,
A second opening exposing the surface of the second impurity layer is formed.
A third impurity layer of the first conductivity type is formed in the second opening.
【0027】この製造方法によれば、ソースまたはドレ
イン領域としての第1および第3不純物層、チャネル領
域としての第2不純物層およびゲート電極としての導電
層を含むトランジスタが形成される。その導電層は第2
絶縁層を介在させて、第2不純物層の側面にのみ形成さ
れる。このため、導電層と第1不純物層との間または導
電層と第3不純物層との間の電界が弱められる。これに
より、第1不純物層と第2不純物層との接合面が第1不
純物層側に移動したり、または、第2不純物層と第3不
純物層との接合面が第3不純物層側に移動して、第1不
純物層と第3不純物層との間の実効的なチャネル長が、
第2不純物層の厚さに相当する長さよりも長くなること
が抑制される。その結果、トランジスタの実効的なチャ
ネル長が増大することが抑えられて、所望の動作速度を
有する半導体装置を製造することができる。According to this manufacturing method, a transistor including the first and third impurity layers as the source or drain region, the second impurity layer as the channel region, and the conductive layer as the gate electrode is formed. The conductive layer is the second
It is formed only on the side surface of the second impurity layer with the insulating layer interposed. Therefore, the electric field between the conductive layer and the first impurity layer or between the conductive layer and the third impurity layer is weakened. Thereby, the bonding surface between the first impurity layer and the second impurity layer moves toward the first impurity layer, or the bonding surface between the second impurity layer and the third impurity layer moves toward the third impurity layer. Then, the effective channel length between the first impurity layer and the third impurity layer becomes
It is suppressed that the length becomes longer than the length corresponding to the thickness of the second impurity layer. As a result, an increase in the effective channel length of the transistor is suppressed, and a semiconductor device having a desired operation speed can be manufactured.
【0028】好ましくは、第1不純物層と第2不純物層
との間に、第1不純物層よりも低い不純物濃度を有する
第1導電型の第4不純物層を形成する工程と、第3不純
物層と第2不純物層との間に、第3不純物層よりも低い
不純物濃度を有する第1導電型の第5不純物層を形成す
る工程とを含んでいる。Preferably, a step of forming a fourth impurity layer of a first conductivity type having an impurity concentration lower than that of the first impurity layer between the first impurity layer and the second impurity layer; Forming a fifth impurity layer of the first conductivity type having an impurity concentration lower than that of the third impurity layer between the first impurity layer and the second impurity layer.
【0029】この場合には、第4不純物層によって、第
1不純物層と第2不純物層との間の電界が緩和される。
また、第5不純物層によって、第2不純物層と第3不純
物層との間の電界が緩和される。これにより、ホットエ
レクトロンの発生が抑制され、電気的特性に優れた半導
体装置を製造することができる。In this case, the electric field between the first impurity layer and the second impurity layer is reduced by the fourth impurity layer.
Further, the electric field between the second impurity layer and the third impurity layer is reduced by the fifth impurity layer. Accordingly, generation of hot electrons is suppressed, and a semiconductor device having excellent electrical characteristics can be manufactured.
【0030】また好ましくは、半導体基板としてシリコ
ン単結晶基板を用い、第1〜第5不純物層を形成する工
程は、シリコンまたはシリコンゲルマニウム合金をエピ
タキシャル成長させる工程を含んでいる。Preferably, the step of forming the first to fifth impurity layers using a silicon single crystal substrate as a semiconductor substrate includes a step of epitaxially growing silicon or a silicon germanium alloy.
【0031】この場合には、シリコンエピタキシャル成
長法により、第1〜第5不純物層を選択的に容易に形成
することができる。In this case, the first to fifth impurity layers can be selectively and easily formed by the silicon epitaxial growth method.
【0032】また好ましくは、第1開口部の底に露出し
た半導体基板および第2開口部の底に露出した第2不純
物層にエッチングを施す工程を含んでいる。Preferably, the method further includes the step of etching the semiconductor substrate exposed at the bottom of the first opening and the second impurity layer exposed at the bottom of the second opening.
【0033】この場合には、第1および第2開口部を形
成する際に、それぞれ半導体基板および第2不純物層に
発生した結晶欠陥等がエッチングにより除去される。こ
れにより、半導体基板と第1不純物層との接合等の接合
部分のリーク電流等が低減された半導体装置を容易に製
造することができる。In this case, when the first and second openings are formed, crystal defects and the like generated in the semiconductor substrate and the second impurity layer are removed by etching. Thus, a semiconductor device in which a leak current or the like at a junction portion such as a junction between the semiconductor substrate and the first impurity layer is reduced can be easily manufactured.
【0034】また好ましくは、第1〜第5不純物層をそ
れぞれ形成する工程は、イオン注入法により第1導電型
または第2導電型の不純物を注入する工程を含んでい
る。Preferably, the step of forming each of the first to fifth impurity layers includes a step of implanting an impurity of the first conductivity type or the second conductivity type by an ion implantation method.
【0035】この場合には、予め、所定の導電型の不純
物を含まないシリコンまたはシリコンゲルマニウム合金
をエピタキシャル成長させた後に、フォトレジストパタ
ーン等により、所定の第1導電型または第2導電型の不
純物を導入することにより第1〜第5不純物層が形成さ
れる。このため、特に相補型のトランジスタを含む半導
体装置を形成する際に、当初から所定の導電型の不純物
を含むシリコンまたはシリコンゲルマニウム合金を形成
する場合と比較すると、より容易に各不純物層を形成す
ることができる。In this case, after a silicon or silicon germanium alloy containing no impurity of a predetermined conductivity type is epitaxially grown in advance, a predetermined first conductivity type or second conductivity type impurity is removed by a photoresist pattern or the like. By introduction, first to fifth impurity layers are formed. For this reason, especially when forming a semiconductor device including a complementary transistor, each impurity layer can be formed more easily as compared with the case where silicon or a silicon germanium alloy containing impurities of a predetermined conductivity type is formed from the beginning. be able to.
【0036】[0036]
【発明の実施の形態】実施の形態1 本発明の実施の形態1に係る電界効果型トランジスタと
して、縦型MOSトランジスタを含む半導体装置につい
て図を用いて説明する。図1を参照して、シリコン基板
1の主表面に、濃度1015〜1016/cm3 のp型ウェ
ル7が形成されている。そのp型ウェル7の表面に、配
線となる濃度1019〜1020/cm3 のn型拡散配線層
8が形成されている。また、p型ウェル7は、トレンチ
分離法によって形成された分離酸化膜2によって他の領
域と電気的に絶縁されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 A semiconductor device including a vertical MOS transistor as a field effect transistor according to Embodiment 1 of the present invention will be described with reference to the drawings. Referring to FIG. 1, a p-type well 7 having a concentration of 10 15 to 10 16 / cm 3 is formed on the main surface of silicon substrate 1. On the surface of the p-type well 7, an n-type diffusion wiring layer 8 having a concentration of 10 19 to 10 20 / cm 3 serving as a wiring is formed. The p-type well 7 is electrically insulated from other regions by the isolation oxide film 2 formed by the trench isolation method.
【0037】シリコン基板1上に、n型拡散配線層8に
電気的に接続された、濃度1020/cm3 の第1不純物
層としてのn+ 型選択シリコンエピタキシャル成長層1
2が形成されている。そのn+ 型選択シリコンエピタキ
シャル成長層12を埋めるようにシリコン基板1上に、
シリコン窒化膜9が形成されている。An n + -type selective silicon epitaxial growth layer 1 as a first impurity layer having a concentration of 10 20 / cm 3 electrically connected to an n-type diffusion wiring layer 8 on a silicon substrate 1.
2 are formed. On the silicon substrate 1 so as to fill the n + type selective silicon epitaxial growth layer 12,
A silicon nitride film 9 is formed.
【0038】そのn+ 型選択シリコンエピタキシャル成
長層12上に、濃度1016〜1017/cm3 の第2不純
物層としてのp- 型選択シリコンエピタキシャル成長層
13が形成されている。そのp- 型選択シリコンエピタ
キシャル成長層13の側面上にのみ、ゲート絶縁膜18
を介在させてゲート電極19が形成されている。そのゲ
ート電極19上には、シリコン窒化膜20が形成されて
いる。p- 型選択シリコンエピタキシャル成長層13上
には、濃度1020/cm3 の第3不純物層としてのn+
型選択シリコンエピタキシャル成長層23が形成されて
いる。シリコン窒化膜20を覆うように、シリコン酸化
膜27が形成されている。そのシリコン酸化膜27上
に、n+ 型選択シリコンエピタキシャル成長層23に電
気的に接続される金属配線層29が形成されている。On the n + type selective silicon epitaxial growth layer 12, a p − type selective silicon epitaxial growth layer 13 as a second impurity layer having a concentration of 10 16 to 10 17 / cm 3 is formed. Only on the side surface of the p − type selective silicon epitaxial growth layer 13, the gate insulating film 18 is formed.
, A gate electrode 19 is formed. On the gate electrode 19, a silicon nitride film 20 is formed. On the p - type selective silicon epitaxial growth layer 13, n + as a third impurity layer having a concentration of 10 20 / cm 3 is provided.
A type-selective silicon epitaxial growth layer 23 is formed. A silicon oxide film 27 is formed so as to cover silicon nitride film 20. On the silicon oxide film 27, a metal wiring layer 29 electrically connected to the n + type selective silicon epitaxial growth layer 23 is formed.
【0039】この構造では、ソースまたはドレイン領域
としてのn+ 型選択シリコンエピタキシャル成長層1
2、23、チャネル領域としてのp- 型選択シリコンエ
ピタキシャル成長層13およびゲート電極19を含む縦
型MOSトランジスタが構成される。そのゲート電極1
9はゲート絶縁膜18を介在させて、p- 型選択シリコ
ンエピタキシャル成長層13の側面上にのみ形成されて
いる。In this structure, the n + type selective silicon epitaxial growth layer 1 as a source or drain region
2, 23, a vertical MOS transistor including ap − type selective silicon epitaxial growth layer 13 as a channel region and a gate electrode 19 is formed. The gate electrode 1
Reference numeral 9 is formed only on the side surface of the p − type selective silicon epitaxial growth layer 13 with the gate insulating film 18 interposed therebetween.
【0040】このことにより、ゲート電極19とn+ 型
選択シリコンエピタキシャル成長層12との間、また
は、ゲート電極19とn+ 型選択シリコンエピタキシャ
ル成長層23との間の電界(フリンジ電界)が弱められ
る。このため、n+ 型選択シリコンエピタキシャル成長
層12とp- 型選択シリコンエピタキシャル成長層13
との接合面がn+ 型選択シリコンエピタキシャル成長層
12側に移動したり、または、p- 型選択シリコンエピ
タキシャル成長層13とn+ 型選択シリコンエピタキシ
ャル成長層23との接合面がn+ 型選択シリコンエピタ
キシャル成長層23側に移動することが抑えられる。Thus, the electric field (fringe electric field) between the gate electrode 19 and the n + type selective silicon epitaxial growth layer 12 or between the gate electrode 19 and the n + type selective silicon epitaxial growth layer 23 is reduced. Therefore, the n + type selective silicon epitaxial growth layer 12 and the p − type selective silicon epitaxial growth layer 13
Move to the n + -type selective silicon epitaxial growth layer 12 side bonding surface with, or, p - -type selective silicon epitaxial growth layer 13 and the bonding surface n + -type selective silicon epitaxial growth layer and the n + -type selective silicon epitaxial growth layer 23 Movement to the 23 side is suppressed.
【0041】これにより、n+ 型選択シリコンエピタキ
シャル成長層12とn+ 型選択シリコンエピタキシャル
成長層23との間の実効的なチャネル長が、p- 型選択
シリコンエピタキシャル成長層13の厚さに相当する長
さよりも長くなることが抑制される。その結果、0.1
5μm程度のデザインルールに対応するために、チャネ
ル領域としてのp- 型選択シリコンエピタキシャル成長
層13の厚さが、たとえば、約1000〜2000Å程
度になったとしても、縦型MOSトランジスタの実効的
なチャネル長が増大することが抑えられて、所望の動作
速度を有する半導体装置が得られる。Thus, the effective channel length between the n + -type selective silicon epitaxial growth layer 12 and the n + -type selective silicon epitaxial growth layer 23 is larger than the length corresponding to the thickness of the p − -type selective silicon epitaxial growth layer 13. Is also suppressed from becoming longer. As a result, 0.1
In order to cope with the design rule of about 5 μm, even if the thickness of the p − type selective silicon epitaxial growth layer 13 as the channel region becomes, for example, about 1000 to 2000 °, the effective channel of the vertical MOS transistor is reduced. An increase in length is suppressed, and a semiconductor device having a desired operation speed can be obtained.
【0042】実施の形態2 本発明の実施の形態2に係る半導体装置について、図2
および図3を用いて説明する。なお、図2は、図3に示
されたA−Aにおける断面を示している。Second Embodiment A semiconductor device according to a second embodiment of the present invention will be described with reference to FIG.
This will be described with reference to FIG. FIG. 2 shows a cross section taken along the line AA shown in FIG.
【0043】図2および図3を参照して、シリコン基板
1の主表面に、濃度1015〜1016/cm3 のp型ウェ
ル7が形成されている。また、濃度1015〜1016/c
m3のn型ウェル4が形成されている。p型ウェル7と
n型ウェル4とは分離酸化膜2によってそれぞれ電気的
に絶縁されている。p型ウェル7の表面には、配線層と
なるn型拡散配線層8が形成されている。n型拡散配線
層8上には、厚さ約500Å、濃度1020/cm3 のn
+ 型選択シリコンエピタキシャル成長層12が形成され
ている。また、n+ 型選択シリコンエピタキシャル成長
層12を埋めるように、ほぼ同じ厚さのシリコン窒化膜
9が形成されている。Referring to FIGS. 2 and 3, a p-type well 7 having a concentration of 10 15 to 10 16 / cm 3 is formed on the main surface of silicon substrate 1. Further, the concentration is 10 15 to 10 16 / c.
An n-type well 4 of m 3 is formed. The p-type well 7 and the n-type well 4 are electrically insulated from each other by the isolation oxide film 2. On the surface of the p-type well 7, an n-type diffusion wiring layer 8 serving as a wiring layer is formed. On the n-type diffusion wiring layer 8, n having a thickness of about 500 ° and a concentration of 10 20 / cm 3
A + type selective silicon epitaxial growth layer 12 is formed. Further, a silicon nitride film 9 having substantially the same thickness is formed so as to fill the n + -type selective silicon epitaxial growth layer 12.
【0044】そのn+ 型選択シリコンエピタキシャル成
長層12上に、厚さ約1500Å、濃度1016〜1017
/cm3 のp- 型選択シリコンエピタキシャル成長層1
3が形成されている。シリコン窒化膜9上には、ゲート
電極19aが形成されている。そのゲート電極19a
は、ゲート絶縁膜18aを介してp- 型選択シリコンエ
ピタキシャル成長層13の側面上にのみ接している。p
- 型選択シリコンエピタキシャル成長層13上には、厚
さ約500Å、濃度1020/cm3 のn+ 型選択シリコ
ンエピタキシャル成長層23が形成されている。On the n + type selective silicon epitaxial growth layer 12, a thickness of about 1500 ° and a concentration of 10 16 to 10 17
/ Cm 3 p - type selective silicon epitaxial growth layer 1
3 are formed. On the silicon nitride film 9, a gate electrode 19a is formed. The gate electrode 19a
Is in contact only with the side surface of the p − type selective silicon epitaxial growth layer 13 via the gate insulating film 18a. p
On the − type selective silicon epitaxial growth layer 13, an n + type selective silicon epitaxial growth layer 23 having a thickness of about 500 ° and a concentration of 10 20 / cm 3 is formed.
【0045】一方、n型ウェル4の表面には、配線層と
してのp型拡散配線層5が形成されている。そのp型拡
散配線層5上に、厚さ約500Å、濃度1020/cm3
のp + 型選択シリコンエピタキシャル成長層16が形成
されている。そのp+ 型選択シリコンエピタキシャル成
長層16上に、厚さ約1500Å、濃度1016〜10 17
/cm3 のn- 型選択シリコンエピタキシャル成長層1
7が形成されている。シリコン窒化膜9上に、ゲート電
極19bが形成されている。ゲート電極19bは、ゲー
ト絶縁膜18bを介して、n- 型選択シリコンエピタキ
シャル成長層17の側面上にのみ接している。ゲート電
極19bを覆うように、シリコン窒化膜20が形成され
ている。On the other hand, a wiring layer is formed on the surface of the n-type well 4.
P type diffusion wiring layer 5 is formed. Its p-type expansion
A thickness of about 500 ° and a concentration of 1020/ CmThree
P +Forming type selective silicon epitaxial growth layer 16
Have been. That p+Type selective silicon epitaxial growth
On the long layer 16, a thickness of about 1500 ° and a concentration of 1016-10 17
/ CmThreeN-Type selective silicon epitaxial growth layer 1
7 are formed. A gate electrode is formed on the silicon nitride film 9.
A pole 19b is formed. The gate electrode 19b is
N through the insulating film 18b.-Type selection silicon epitaxy
It is in contact only on the side surface of the char growth layer 17. Gate power
A silicon nitride film 20 is formed to cover pole 19b.
ing.
【0046】そのn- 型選択シリコンエピタキシャル成
長層17上には、厚さ約500Å、濃度1020/cm3
のp+ 型選択シリコンエピタキシャル成長層26が形成
されている。シリコン窒化膜20上にシリコン酸化膜2
1が形成されている。そのシリコン酸化膜21上に、さ
らにシリコン酸化膜27が形成されている。On the n − -type selective silicon epitaxial growth layer 17, a thickness of about 500 ° and a concentration of 10 20 / cm 3 are provided.
P + -type selective silicon epitaxial growth layer 26 is formed. Silicon oxide film 2 on silicon nitride film 20
1 is formed. On the silicon oxide film 21, a silicon oxide film 27 is further formed.
【0047】シリコン酸化膜21、27、シリコン窒化
膜20、9には、n型拡散配線層8の表面を露出するコ
ンタクトホール55aが形成されている。また、p型拡
散配線層5の表面を露出するコンタクトホール55fが
形成されている。シリコン酸化膜27、21、シリコン
窒化膜20に、ゲート電極19aの表面を露出するコン
タクトホール55bが形成されている。また、ゲート電
極19bの表面を露出するコンタクトホール55eが形
成されている。In the silicon oxide films 21 and 27 and the silicon nitride films 20 and 9, contact holes 55a exposing the surface of the n-type diffusion wiring layer 8 are formed. Further, a contact hole 55f exposing the surface of the p-type diffusion wiring layer 5 is formed. Contact holes 55b exposing the surface of the gate electrode 19a are formed in the silicon oxide films 27 and 21, and the silicon nitride film 20. Further, a contact hole 55e exposing the surface of the gate electrode 19b is formed.
【0048】シリコン酸化膜27に、n+ 型選択シリコ
ンエピタキシャル成長層27の表面を露出するコンタク
トホール55cが形成されている。また、p+ 型選択シ
リコンエピタキシャル成長層26の表面を露出するコン
タクトホール55dが形成されている。コンタクトホー
ル55a、55bをそれぞれ埋めるように、金属配線5
6a、56bがそれぞれ形成されている。コンタクトホ
ール55c、55dを埋めるように、金属配線56cが
形成されている。コンタクトホール55e、55fをそ
れぞれ埋めるように、金属配線56d、56eが形成さ
れている。In the silicon oxide film 27, a contact hole 55c exposing the surface of the n + type selective silicon epitaxial growth layer 27 is formed. Further, a contact hole 55d exposing the surface of the p + type selective silicon epitaxial growth layer 26 is formed. Metal wiring 5 is filled so as to fill contact holes 55a and 55b, respectively.
6a and 56b are formed respectively. A metal wiring 56c is formed to fill contact holes 55c and 55d. Metal wires 56d and 56e are formed to fill the contact holes 55e and 55f, respectively.
【0049】この構造によれば、相補型のMOSトラン
ジスタ(CMOSトランジスタ)を含む半導体装置が構
成される。すなわち、p型ウェル7の領域には、n+ 型
選択シリコンエピタキシャル成長層12、23、p- 型
選択シリコンエピタキシャル成長層13およびゲート電
極19aを含むnチャネル型の縦型MOSトランジスタ
が形成され、一方、n型ウェル4の領域には、p+ 型選
択シリコンエピタキシャル成長層16、26、n- 型選
択シリコンエピタキシャル成長層17およびゲート電極
19bを含むpチャネル型の縦型MOSトランジスタが
形成されている。According to this structure, a semiconductor device including complementary MOS transistors (CMOS transistors) is formed. That is, in the region of the p-type well 7, an n-channel type vertical MOS transistor including the n + -type selective silicon epitaxial growth layers 12 and 23, the p − -type selective silicon epitaxial growth layer 13 and the gate electrode 19 a is formed. In the region of the n-type well 4, a p-channel type vertical MOS transistor including the p + -type selective silicon epitaxial growth layers 16 and 26, the n − -type selective silicon epitaxial growth layer 17 and the gate electrode 19 b is formed.
【0050】nチャネル型のMOSトランジスタでは、
チャネル領域としてのp- 型選択シリコンエピタキシャ
ル成長層13の側面上にのみ、ゲート絶縁膜18aを介
してゲート電極19aが形成されている。一方、pチャ
ネル型のMOSトランジスタでは、チャネル領域として
のn- 型選択シリコンエピタキシャル成長層17の側面
上にのみ、ゲート絶縁膜18bを介してゲート電極19
bが形成されている。In an n-channel MOS transistor,
A gate electrode 19a is formed only on the side surface of p - type selective silicon epitaxial growth layer 13 as a channel region via gate insulating film 18a. On the other hand, in the p-channel type MOS transistor, the gate electrode 19 is formed only on the side surface of the n − type selective silicon epitaxial growth layer 17 as the channel region via the gate insulating film 18b.
b is formed.
【0051】これにより、実施の形態1において説明し
たのと同様に、nチャネル型のMOSトランジスタで
は、ゲート電極19aとn+ 型選択シリコンエピタキシ
ャル成長層12との間、または、ゲート電極19aとn
+ 型選択シリコンエピタキシャル成長層23との間の電
界(フリンジ電界)が弱められるため、n+ 型選択シリ
コンエピタキシャル成長層12とn+ 型選択シリコンエ
ピタキシャル成長層23との間の実効的なチャネル長
が、p- 型選択シリコンエピタキシャル成長層13の厚
さに相当する長さ(この場合、1500Å)よりも長く
なることが抑制される。Thus, as described in the first embodiment, in the n-channel type MOS transistor, between the gate electrode 19a and the n + type selective silicon epitaxial growth layer 12, or between the gate electrode 19a and n
+ Because the electric field between the type selective silicon epitaxial growth layer 23 (fringe field) is weakened, the effective channel length between the n + -type selective silicon epitaxial growth layer 12 and the n + -type selective silicon epitaxial growth layer 23 is, p - length corresponding to the thickness of the mold selective silicon epitaxial growth layer 13 (in this case, 1500 Å) is suppressed to be longer than.
【0052】また、pチャネル型のMOSトランジスタ
では、ゲート電極19bとp+ 型選択シリコンエピタキ
シャル成長層16との間、または、ゲート電極19bと
p+型選択シリコンエピタキシャル成長層26との間の
電界(フリンジ電界)が弱められるため、p+ 型選択シ
リコンエピタキシャル成長層16とp+ 型選択シリコン
エピタキシャル成長層26との間の実効的なチャネル長
が、n- 型選択シリコンエピタキシャル成長層17の厚
さに相当する長さ(この場合、1500Å)よりも長く
なることが抑制される。In a p-channel type MOS transistor, an electric field (fringe) between gate electrode 19b and p + type selective silicon epitaxial growth layer 16 or between gate electrode 19b and p + type selective silicon epitaxial growth layer 26 is formed. Since the electric field is weakened, the effective channel length between the p + type selective silicon epitaxial growth layer 16 and the p + type selective silicon epitaxial growth layer 26 is a length corresponding to the thickness of the n − type selective silicon epitaxial growth layer 17. (In this case, 1500 °).
【0053】その結果、0.15μm程度のデザインル
ールにおいても、CMOSトランジスタの実効的なチャ
ネル長が増大することが抑えられて、所望の動作速度を
有する半導体装置が得られる。As a result, even with a design rule of about 0.15 μm, an increase in the effective channel length of the CMOS transistor is suppressed, and a semiconductor device having a desired operation speed can be obtained.
【0054】実施の形態3 本発明の実施の形態3に係る半導体装置の製造方法とし
て、実施の形態2において説明した半導体装置の製造方
法の一例について図を用いて説明する。まず、図4を参
照して、シリコン基板1の表面に、トレンチ分離法によ
り分離酸化膜2を形成する。次に図5を参照して、分離
酸化膜2によって挟まれた一方の領域上にフォトレジス
ト3を形成する。そのフォトレジスト3をマスクとし
て、エネルギ50〜150KeV、ドーズ量1×1012
〜1×1013/cm2 にてリンイオンを注入することに
より、濃度1015〜1016/cm3 のnウェル4を形成
する。その後、エネルギ10〜50KeV、ドーズ量1
×1015〜5×1015/cm 2 にてボロンイオンを注入
することにより、p型拡散配線層5を形成する。その
後、フォトレジスト3を除去する。Third Embodiment A method of manufacturing a semiconductor device according to a third embodiment of the present invention will be described.
And a method of manufacturing the semiconductor device described in the second embodiment.
An example of the method will be described with reference to the drawings. First, refer to FIG.
Light, the surface of the silicon substrate 1 is
An isolation oxide film 2 is formed. Next, referring to FIG.
Photoresist on one region sandwiched by oxide film 2
Form 3 is formed. Using the photoresist 3 as a mask
Energy 50-150 KeV, dose 1 × 1012
~ 1 × 1013/ CmTwoTo implant phosphorus ions at
Than 10Fifteen-1016/ CmThreeForming n-well 4
I do. Thereafter, the energy is 10 to 50 KeV and the dose is 1
× 10Fifteen~ 5 × 10Fifteen/ Cm TwoImplant boron ions at
Thereby, the p-type diffusion wiring layer 5 is formed. That
Thereafter, the photoresist 3 is removed.
【0055】次に図6を参照して、分離酸化膜2によっ
て挟まれた他方の領域上に、フォトレジスト6を形成す
る。そのフォトレジスト6をマスクとして、エネルギ5
0〜100KeV、ドーズ量1×1012〜1×1013/
cm2 にてボロンイオンを注入することにより、p型ウ
ェル7を形成する。その後、エネルギ10〜50Ke
V、ドーズ量1×1015〜5×1015/cm2 にてリン
イオンを注入することにより、n型拡散配線層8を形成
する。次に図7を参照して、フォトレジストを除去す
る。Next, referring to FIG. 6, a photoresist 6 is formed on the other region sandwiched between isolation oxide films 2. Using the photoresist 6 as a mask, the energy 5
0-100 KeV, dose 1 × 10 12 -1 × 10 13 /
By implanting boron ions in cm 2 , a p-type well 7 is formed. After that, the energy is 10-50 Ke
The n-type diffusion wiring layer 8 is formed by implanting phosphorus ions at V and a dose of 1 × 10 15 to 5 × 10 15 / cm 2 . Next, referring to FIG. 7, the photoresist is removed.
【0056】次に図8を参照して、p型拡散配線層5お
よびn型拡散配線層8を覆うように、CVD法により、
膜厚約500Åのシリコン窒化膜9を形成する。次に図
9を参照して、シリコン窒化膜9上に、シリコン酸化膜
10を形成する。そのシリコン酸化膜10上にフォトレ
ジスト11を形成する。そのフォトレジスト11をマス
クとして、シリコン酸化膜10に異方性エッチングを施
し、n型拡散配線層8の表面を露出する開口部50を形
成する。その後、フォトレジスト11を除去する。Next, referring to FIG. 8, the p-type diffusion wiring layer 5 and the n-type diffusion wiring layer 8 are covered by a CVD method so as to cover them.
A silicon nitride film 9 having a thickness of about 500 ° is formed. Next, referring to FIG. 9, a silicon oxide film 10 is formed on silicon nitride film 9. A photoresist 11 is formed on the silicon oxide film 10. Using the photoresist 11 as a mask, the silicon oxide film 10 is anisotropically etched to form an opening 50 exposing the surface of the n-type diffusion wiring layer 8. After that, the photoresist 11 is removed.
【0057】次に図10を参照して、シリコン基板温度
750℃、圧力10-3Torrの条件の下でジシラン
(Si2 H6 )およびホスフィン(PH3 )を導入(以
下この条件を「条件A」とする)することにより、n型
拡散配線層8上に、厚さ約500Å、濃度1020/cm
3 のn+ 型選択シリコンエピタキシャル成長層12をエ
ピタキシャル成長させる。なお、n+ 型選択シリコンエ
ピタキシャル成長層12の厚さは、シリコン窒化膜9の
膜厚とほぼ同じであることが望ましい。その後、シリコ
ン基板温度750℃、圧力10-3Torrの下で、ジシ
ランおよびジボラン(B2 H6 )を導入(以下この条件
を「条件B」とする)することにより、厚さ約1500
Å、濃度1016〜1017/cm3 のp- 型選択シリコン
エピタキシャル成長層13をエピタキシャル成長させ
る。Referring to FIG. 10, disilane (Si 2 H 6 ) and phosphine (PH 3 ) were introduced under the conditions of a silicon substrate temperature of 750 ° C. and a pressure of 10 −3 Torr (hereinafter, these conditions are referred to as “conditions”). A "), a thickness of about 500 ° and a concentration of 10 20 / cm are formed on the n-type diffusion wiring layer 8.
The third n + -type selective silicon epitaxial growth layer 12 is epitaxially grown. It is desirable that the thickness of the n + -type selective silicon epitaxial growth layer 12 be substantially the same as the thickness of the silicon nitride film 9. Thereafter, at a silicon substrate temperature of 750 ° C. and a pressure of 10 −3 Torr, disilane and diborane (B 2 H 6 ) are introduced (hereinafter, these conditions are referred to as “condition B”) to obtain a thickness of about 1500.
{Circle around ( 3) }, a p − -type selective silicon epitaxial growth layer 13 having a concentration of 10 16 to 10 17 / cm 3 is epitaxially grown.
【0058】次に図11を参照して、シリコン酸化膜1
0上に、さらにシリコン酸化膜14を形成する。そのシ
リコン酸化膜14上に、フォトレジスト15を形成す
る。そのフォトレジスト15をマスクとして、シリコン
酸化膜14、10およびシリコン窒化膜9に異方性エッ
チングを施し、p型拡散配線層5の表面を露出する開口
部51を形成する。次に図12を参照して、条件Bによ
り、p型拡散配線層5上に、厚さ約500Å、濃度10
20/cm3 のp+ 型選択シリコンエピタキシャル成長層
16をエピタキシャル成長させる。そのp+ 型選択シリ
コンエピタキシャル成長層16上に、条件Aにより、厚
さ約1500Å、濃度1016〜1017/cm3 のn- 型
選択シリコンエピタキシャル成長層17をエピタキシャ
ル成長させる。Next, referring to FIG. 11, silicon oxide film 1
Further, a silicon oxide film 14 is formed on zero. On the silicon oxide film 14, a photoresist 15 is formed. Using the photoresist 15 as a mask, the silicon oxide films 14 and 10 and the silicon nitride film 9 are anisotropically etched to form openings 51 exposing the surface of the p-type diffusion wiring layer 5. Next, referring to FIG. 12, under the condition B, on the p-type diffusion wiring layer 5, a thickness of about 500.degree.
A p + -type selective silicon epitaxial growth layer 16 of 20 / cm 3 is epitaxially grown. Under the condition A, an n − -type selective silicon epitaxial growth layer 17 having a thickness of about 1500 ° and a concentration of 10 16 to 10 17 / cm 3 is epitaxially grown on the p + -type selective silicon epitaxial growth layer 16.
【0059】次に図13を参照して、シリコン酸化膜1
4、10を除去する。次に図14を参照して、温度75
0℃、水蒸気雰囲気中で酸化処理を施すことにより、膜
厚60〜80Åのゲート絶縁膜としてのシリコン酸化膜
18を形成する。次に図15を参照して、シリコン酸化
膜18を覆うように、シリコン窒化膜9上にポリシリコ
ン膜19を形成する。このとき、ポリシリコン膜19の
膜厚は、p- 型選択シリコンエピタキシャル成長層13
またはn- 型選択シリコンエピタキシャル成長層17の
厚さとほぼ同じであることが望ましく、この場合、約1
500Åであることが望ましい。そのポリシリコン膜1
9上に、フォトレジスト52を形成する。次に図16を
参照して、図15に示すフォトレジスト52をマスクと
して、ポリシリコン膜19に異方性エッチングを施し、
ゲート電極19a、19bを形成する。Next, referring to FIG. 13, silicon oxide film 1
4, 10 are removed. Next, referring to FIG.
By performing an oxidation treatment in a steam atmosphere at 0 ° C., a silicon oxide film 18 as a gate insulating film having a thickness of 60 to 80 ° is formed. Next, referring to FIG. 15, a polysilicon film 19 is formed on silicon nitride film 9 so as to cover silicon oxide film 18. At this time, the polysilicon film 19 has a thickness of the p − type selective silicon epitaxial growth layer 13.
Alternatively, it is desirable that the thickness of the n − -type selective silicon epitaxial growth layer 17 be substantially the same as
Desirably, it is 500 °. The polysilicon film 1
9, a photoresist 52 is formed. Next, referring to FIG. 16, anisotropic etching is performed on polysilicon film 19 using photoresist 52 shown in FIG.
Gate electrodes 19a and 19b are formed.
【0060】次に図17を参照して、p- 型選択シリコ
ンエピタキシャル成長層13およびn- 型選択シリコン
エピタキシャル成長層17上のシリコン酸化膜18を除
去することにより、ゲート絶縁膜18a、18bを形成
する。その後、ゲート電極19a、19bを覆うよう
に、シリコン窒化膜20を形成する。次に図18を参照
して、シリコン窒化膜20上に、シリコン酸化膜21を
形成する。次に図19を参照して、シリコン酸化膜21
上に、フォトレジスト22を形成する。そのフォトレジ
スト22をマスクとして、シリコン酸化膜21に異方性
エッチングを施し、p- 型選択シリコンエピタキシャル
成長層13の表面を露出する開口部53を形成する。Referring to FIG. 17, gate insulating films 18 a and 18 b are formed by removing silicon oxide film 18 on p − type selective silicon epitaxial growth layer 13 and n − type selective silicon epitaxial growth layer 17. . Thereafter, a silicon nitride film 20 is formed so as to cover the gate electrodes 19a and 19b. Next, referring to FIG. 18, a silicon oxide film 21 is formed on silicon nitride film 20. Next, referring to FIG.
A photoresist 22 is formed thereon. Using the photoresist 22 as a mask, the silicon oxide film 21 is anisotropically etched to form an opening 53 exposing the surface of the p − -type selective silicon epitaxial growth layer 13.
【0061】次に図20を参照して、条件Aにより、p
- 型選択シリコンエピタキシャル成長層13上に、厚さ
約500Å、濃度1020/cm3 のn+ 型選択シリコン
エピタキシャル成長層23をエピタキシャル成長させ
る。なお、このn+ 型選択シリコンエピタキシャル成長
層23の厚さは、シリコン窒化膜20の膜厚とほぼ同じ
であることが望ましい。Next, referring to FIG.
On the -type selective silicon epitaxial growth layer 13, an n + -type selective silicon epitaxial growth layer 23 having a thickness of about 500 ° and a concentration of 10 20 / cm 3 is epitaxially grown. It is desirable that the thickness of the n + -type selective silicon epitaxial growth layer 23 be substantially the same as the thickness of the silicon nitride film 20.
【0062】次に図21を参照して、シリコン酸化膜2
1上に、シリコン酸化膜24を形成する。そのシリコン
酸化膜24上に、フォトレジスト25を形成する。その
フォトレジスト25をマスクとして、シリコン酸化膜2
4、21に異方性エッチングを施し、n- 型選択シリコ
ンエピタキシャル成長層17の表面を露出する開口部5
4を形成する。その後、フォトレジスト25を除去す
る。次に図22を参照して、条件Bにより、n- 型選択
シリコンエピタキシャル成長層17上に、厚さ約500
Å、濃度1020/cm3 のp+ 型選択シリコンエピタキ
シャル成長層26をエピタキシャル成長させる。その
後、シリコン酸化膜24を除去する。Next, referring to FIG. 21, silicon oxide film 2
1, a silicon oxide film 24 is formed. A photoresist 25 is formed on the silicon oxide film 24. Using the photoresist 25 as a mask, the silicon oxide film 2
An opening 5 exposing the surface of n − -type selective silicon epitaxial growth layer 17 by performing anisotropic etching on
4 is formed. After that, the photoresist 25 is removed. Next, referring to FIG. 22, under the condition B, on the n − -type selective silicon epitaxial growth layer 17, a thickness of about 500
( 4) A p + -type selective silicon epitaxial growth layer 26 having a concentration of 10 20 / cm 3 is epitaxially grown. After that, the silicon oxide film 24 is removed.
【0063】次に図23を参照して、シリコン酸化膜2
1上に、さらにシリコン酸化膜27を形成する。次に図
24を参照して、シリコン酸化膜27上に、フォトレジ
スト28を形成する。そのフォトレジスト28をマスク
として、シリコン酸化膜27、21およびシリコン窒化
膜9に異方性エッチングを施すことにより、n型拡散配
線層8またはp型拡散配線層5の表面を露出するコンタ
クトホール55a、55fをそれぞれ形成する。また、
シリコン酸化膜27、21およびシリコン窒化膜20に
異方性エッチングを施すことにより、ゲート電極19の
表面を露出するコンタクトホール55b、55eをそれ
ぞれ形成する。また、シリコン酸化膜27に異方性エッ
チングを施すことにより、n+ 型選択シリコンエピタキ
シャル成長層23またはp+ 型選択シリコンエピタキシ
ャル成長層26の表面を露出するコンタクトホール55
c、55dをそれぞれ形成する。その後、フォトレジス
ト28を除去する。Referring to FIG. 23, silicon oxide film 2
On top of this, a silicon oxide film 27 is further formed. Next, referring to FIG. 24, a photoresist 28 is formed on silicon oxide film 27. Using the photoresist 28 as a mask, the silicon oxide films 27 and 21 and the silicon nitride film 9 are anisotropically etched to expose the surface of the n-type diffusion wiring layer 8 or the p-type diffusion wiring layer 5 to the contact hole 55a. , 55f, respectively. Also,
By performing anisotropic etching on silicon oxide films 27 and 21 and silicon nitride film 20, contact holes 55b and 55e exposing the surface of gate electrode 19 are formed, respectively. By performing anisotropic etching on silicon oxide film 27, contact holes 55 exposing the surface of n + -type selective silicon epitaxial growth layer 23 or p + -type selective silicon epitaxial growth layer 26 are exposed.
c and 55d are respectively formed. After that, the photoresist 28 is removed.
【0064】次に図25を参照して、コンタクトホール
55a、55b、55c、55d、55e、55fをそ
れぞれ埋めるように、金属配線56a、56b、56
c、56d、56eを形成する。以上により、図2に示
す半導体装置が完成する。Next, referring to FIG. 25, metal wirings 56a, 56b, 56f are filled so as to fill contact holes 55a, 55b, 55c, 55d, 55e, 55f, respectively.
c, 56d and 56e are formed. Thus, the semiconductor device shown in FIG. 2 is completed.
【0065】上述した製造方法によれば、半導体基板と
してシリコン基板を用い、エピタキシャル成長法によ
り、n+ 、p- 、p+ およびn- 型選択シリコンエピタ
キシャル成長層12、23、13、16、26、17を
形成した。これによって、各選択シリコンエピタキシャ
ル成長層を所定の場所に選択的に容易に形成することが
できる。According to the above-described manufacturing method, a silicon substrate is used as a semiconductor substrate, and n + , p − , p + and n − type selective silicon epitaxial growth layers 12, 23, 13, 16, 26, and 17 are formed by epitaxial growth. Was formed. Thereby, each selective silicon epitaxial growth layer can be selectively and easily formed at a predetermined location.
【0066】また、ゲート電極19aは、p- 型選択シ
リコンエピタキシャル成長層13の側面上にのみゲート
絶縁膜18aを介して接するように形成される。また、
ゲート電極19bは、n- 型選択シリコンエピタキシャ
ル成長層17の側面上にのみゲート絶縁膜18bを介し
て接するように形成される。これにより、実施の形態2
において説明したように、0.15μm程度のデザイン
ルールにおいても、CMOSトランジスタの実効的なチ
ャネル長が増大することが抑えられて、所望の動作速度
を有する半導体装置を製造することができる。The gate electrode 19a is formed only on the side surface of the p - type selective silicon epitaxial growth layer 13 via the gate insulating film 18a. Also,
Gate electrode 19b is formed only on the side surface of n − -type selective silicon epitaxial growth layer 17 via gate insulating film 18b. Thus, the second embodiment
As described in the above, even with a design rule of about 0.15 μm, an increase in the effective channel length of the CMOS transistor is suppressed, and a semiconductor device having a desired operation speed can be manufactured.
【0067】実施の形態4 本発明の実施の形態4に係る半導体装置の製造方法の一
例として、LDD構造のMOSトランジスタを含む半導
体装置の製造方法について図を用いて説明する。まず、
図26に示す工程までは、実施の形態3において説明し
た図4から図9に示す工程までと同様なので詳しい説明
を省略する。なお、シリコン窒化膜9の厚さは、この場
合、約1000Åであることが望ましい。次に図27を
参照して、条件Aにより、n型拡散配線層8上に、厚さ
約500Å、濃度1020/cm3 のn+ 型選択シリコン
エピタキシャル成長層12を形成する。そのn+ 型選択
シリコンエピタキシャル成長層12上に、条件Aによ
り、厚さ約500Å、濃度1017/cm3 のn- 型選択
シリコンエピタキシャル成長層30を形成する。そのn
- 型選択シリコンエピタキシャル成長層30上に、条件
Bにより、厚さ約1500Å、濃度1016〜1017/c
m3 のp- 型選択シリコンエピタキシャル成長層13を
形成する。Fourth Embodiment As an example of a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention, a method of manufacturing a semiconductor device including a MOS transistor having an LDD structure will be described with reference to the drawings. First,
The steps up to the step shown in FIG. 26 are the same as the steps shown in FIGS. 4 to 9 described in the third embodiment, and a detailed description thereof will be omitted. In this case, the thickness of silicon nitride film 9 is desirably about 1000 °. Next, referring to FIG. 27, under conditions A, an n + -type selective silicon epitaxial growth layer 12 having a thickness of about 500 ° and a concentration of 10 20 / cm 3 is formed on n-type diffusion wiring layer 8. Under the condition A, an n − -type selective silicon epitaxial growth layer 30 having a thickness of about 500 ° and a concentration of 10 17 / cm 3 is formed on the n + -type selective silicon epitaxial growth layer 12. That n
A thickness of about 1500 ° and a concentration of 10 16 to 10 17 / c on the type-selective silicon epitaxial growth layer 30 under the condition B;
An m 3 p - type selective silicon epitaxial growth layer 13 is formed.
【0068】次に図28を参照して、シリコン酸化膜1
0上に、さらにシリコン酸化膜14を形成する。そのシ
リコン酸化膜14上にフォトレジスト15を形成する。
そのフォトレジスト15をマスクとして、シリコン酸化
膜14、10およびシリコン窒化膜9に異方性エッチン
グを施し、p型拡散配線層5の表面を露出する開口部5
1を形成する。Referring to FIG. 28, silicon oxide film 1
Further, a silicon oxide film 14 is formed on zero. A photoresist 15 is formed on the silicon oxide film 14.
Using the photoresist 15 as a mask, the silicon oxide films 14 and 10 and the silicon nitride film 9 are subjected to anisotropic etching, and the opening 5 exposing the surface of the p-type
Form one.
【0069】次に図29を参照して、条件Bにより、p
型拡散配線層5上に、厚さ約500Å、濃度1020/c
m3 のp+ 型選択シリコンエピタキシャル成長層16を
形成する。そのp+ 型選択シリコンエピタキシャル成長
層16上に、条件Bにより、厚さ約500Å、濃度10
17/cm3 のp- 型選択シリコンエピタキシャル成長層
31を形成する。そのp- 型選択シリコンエピタキシャ
ル成長層31上に、条件Aにより、厚さ約1500Å、
濃度1016〜1017/cm3 のn- 型選択シリコンエピ
タキシャル成長層17を形成する。Next, referring to FIG.
The thickness is about 500 ° and the concentration is 10 20 / c on the diffusion wiring layer 5
An m 3 p + type selective silicon epitaxial growth layer 16 is formed. On condition that the p + type selective silicon epitaxial growth layer 16 has a thickness of about 500
A p - type selective silicon epitaxial growth layer 31 of 17 / cm 3 is formed. On the p − type selective silicon epitaxial growth layer 31, under the condition A, a thickness of about 1500 °
An n − -type selective silicon epitaxial growth layer 17 having a concentration of 10 16 to 10 17 / cm 3 is formed.
【0070】その後、図30に示す工程まで、実施の形
態3において説明した図12に示す工程から図19に示
す工程までと同様の処理を施す。その後フォトレジスト
22を除去する。次に図31を参照して、p- 型選択シ
リコンエピタキシャル成長層13上に、条件Aにより、
厚さ約500Å、濃度1017/cm3 のn- 型選択シリ
コンエピタキシャル成長層32を形成する。そのn- 型
選択シリコンエピタキシャル成長層32上に、条件Aに
より、厚さ約500Å、濃度1020/cm3 のn+ 型選
択シリコンエピタキシャル成長層23を形成する。Thereafter, the same processes as those shown in FIG. 12 to the process shown in FIG. 19 described in the third embodiment are performed up to the process shown in FIG. After that, the photoresist 22 is removed. Next, referring to FIG. 31, on the p − type selective silicon epitaxial growth layer 13, under the condition A,
An n − -type selective silicon epitaxial growth layer 32 having a thickness of about 500 ° and a concentration of 10 17 / cm 3 is formed. Under the condition A, an n + -type selective silicon epitaxial growth layer 23 having a thickness of about 500 ° and a concentration of 10 20 / cm 3 is formed on the n -- type selective silicon epitaxial growth layer 32.
【0071】次に、図32を参照して、シリコン酸化膜
21上に、さらにシリコン酸化膜24を形成する。その
シリコン酸化膜24上にフォトレジスト25を形成す
る。そのフォトレジスト25をマスクとして、シリコン
酸化膜24、21に異方性エッチングを施し、n- 型選
択シリコンエピタキシャル成長層17の表面を露出する
開口部54を形成する。その後、フォトレジスト25を
除去する。Referring to FIG. 32, a silicon oxide film 24 is further formed on silicon oxide film 21. A photoresist 25 is formed on the silicon oxide film 24. Using the photoresist 25 as a mask, the silicon oxide films 24 and 21 are anisotropically etched to form openings 54 exposing the surface of the n − -type selective silicon epitaxial growth layer 17. After that, the photoresist 25 is removed.
【0072】次に図33を参照して、n- 型選択シリコ
ンエピタキシャル成長層17上に、条件Bにより、厚さ
約500Å、濃度1017/cm3 のp- 型選択シリコン
エピタキシャル成長層33を形成する。そのp- 型選択
シリコンエピタキシャル成長層33上に、条件Bによ
り、厚さ約500Å、濃度1020/cm3 のp+ 型選択
シリコンエピタキシャル成長層26を形成する。この
後、実施の形態3において説明した図23から図25に
示す工程と同様の処理を施すことによって、LDD構造
のMOSトランジスタを有する半導体装置が完成する。Referring to FIG. 33, p - type selective silicon epitaxial growth layer 33 having a thickness of about 500 ° and a concentration of 10 17 / cm 3 is formed on n − type selective silicon epitaxial growth layer 17 under condition B. . Under the condition B, a p + -type selective silicon epitaxial growth layer 26 having a thickness of about 500 ° and a concentration of 10 20 / cm 3 is formed on the p -- type selective silicon epitaxial growth layer 33. Thereafter, by performing the same processing as the steps shown in FIGS. 23 to 25 described in the third embodiment, a semiconductor device having a MOS transistor having an LDD structure is completed.
【0073】この半導体装置によれば、n- 型選択シリ
コンエピタキシャル成長層30により、p- 型選択シリ
コンエピタキシャル成長層13とn+ 型選択シリコンエ
ピタキシャル成長層12との間の電界が緩和される。ま
た、n- 型選択シリコンエピタキシャル成長層32によ
って、p- 型選択シリコンエピタキシャル成長層13と
n+ 型選択シリコンエピタキシャル成長層23との間の
電界が緩和される。さらに、p- 型選択シリコンエピタ
キシャル成長層31によって、n- 型選択シリコンエピ
タキシャル成長層17とp+ 型選択シリコンエピタキシ
ャル成長層16との間の電界が緩和される。さらにま
た、p- 型選択シリコンエピタキシャル成長層33によ
って、n- 型選択シリコンエピタキシャル成長層17と
p+ 型選択シリコンエピタキシャル成長層26との間の
電界が緩和される。According to this semiconductor device, the electric field between the p − type selective silicon epitaxial growth layer 13 and the n + type selective silicon epitaxial growth layer 12 is reduced by the n − type selective silicon epitaxial growth layer 30. Further, the electric field between the p − type selective silicon epitaxial growth layer 13 and the n + type selective silicon epitaxial growth layer 23 is reduced by the n − type selective silicon epitaxial growth layer 32. Furthermore, the electric field between the n − type selective silicon epitaxial growth layer 17 and the p + type selective silicon epitaxial growth layer 16 is reduced by the p − type selective silicon epitaxial growth layer 31. Furthermore, the electric field between the n − type selective silicon epitaxial growth layer 17 and the p + type selective silicon epitaxial growth layer 26 is reduced by the p − type selective silicon epitaxial growth layer 33.
【0074】これにより、nチャネル型およびpチャネ
ル型のMOSトランジスタにおいて、ホットエレクトロ
ンの発生が抑制され、電気的特性が向上する。As a result, in the n-channel and p-channel MOS transistors, generation of hot electrons is suppressed, and the electrical characteristics are improved.
【0075】なお、実施の形態3または4では、図9に
示す工程において開口部50を形成した直後に、図10
に示す工程においてn+ 型選択シリコンエピタキシャル
成長層12を形成した。また、図19に示す工程におい
て開口部53を形成した直後に、図20に示す工程にお
いてn+ 型選択シリコンエピタキシャル成長層23を形
成した。さらに、図11に示す工程において開口部51
を形成した直後に、図12に示す工程においてp+ 型選
択シリコンエピタキシャル成長層16を形成した。ま
た、図21に示す工程において開口部54を形成した直
後に、図22に示す工程においてp+ 型選択シリコンエ
ピタキシャル成長層26を形成した。In the third or fourth embodiment, immediately after forming the opening 50 in the step shown in FIG.
In the step shown in ( 1 ), an n + type selective silicon epitaxial growth layer 12 was formed. Immediately after forming the opening 53 in the step shown in FIG. 19, the n + -type selective silicon epitaxial growth layer 23 was formed in the step shown in FIG. Further, in the step shown in FIG.
Immediately after the formation, a p + -type selective silicon epitaxial growth layer 16 was formed in the step shown in FIG. Immediately after forming the opening 54 in the step shown in FIG. 21, the p + -type selective silicon epitaxial growth layer 26 was formed in the step shown in FIG.
【0076】これらの場合、各開口部51〜54を形成
する際のエッチングにより、n型拡散配線層8、p型拡
散配線層5、p- 型選択シリコンエピタキシャル成長層
13およびn- 型選択シリコンエピタキシャル成長層1
7の表面には結晶欠陥等のダメージが発生しやすい。そ
こで、各開口部51〜54を形成した直後に、CF4な
どのガスを用いて、n型拡散配線層8、p型拡散配線層
5、p- 型選択シリコンエピタキシャル成長層13およ
びn- 型選択シリコンエピタキシャル成長層17の表面
に適度なエッチングを施すことにより、結晶欠陥等のダ
メージ層を除去してもよい。その場合には、各接合面に
おけるリーク電流等を低減することができる。In these cases, the n-type diffusion wiring layer 8, the p-type diffusion wiring layer 5, the p − type selective silicon epitaxial growth layer 13 and the n − type selective silicon epitaxial growth are formed by etching when forming the openings 51 to 54. Layer 1
The surface of 7 is easily damaged by crystal defects and the like. Therefore, immediately after forming the openings 51 to 54, the n-type diffusion wiring layer 8, the p-type diffusion wiring layer 5, the p − -type selective silicon epitaxial growth layer 13, and the n − -type selective silicon The surface of the epitaxial growth layer 17 may be appropriately etched to remove a damaged layer such as a crystal defect. In that case, it is possible to reduce a leak current or the like at each joint surface.
【0077】また、ソース領域、ドレイン領域またはチ
ャネル領域として、所定の導電型の選択シリコンエピタ
キシャル成長層を形成したが、シリコンゲルマニウム合
金を選択的にエピタキシャル成長させてもよい。Although the selective silicon epitaxial growth layer of a predetermined conductivity type is formed as a source region, a drain region or a channel region, a silicon germanium alloy may be selectively epitaxially grown.
【0078】また、所定の導電型の不純物を含まないシ
リコンまたはシリコンゲルマニウム合金を選択的にエピ
タキシャル成長させた後に、所定の導電型の不純物をイ
オン注入法により添加してもよい。この場合には、フォ
トレジストパターン等をマスクとして、所定の導電型の
不純物を導入することにより各選択シリコンエピタキシ
ャル成長層が形成される。このため、特に、実施の形態
2において説明した相補型のMOSトランジスタを含む
半導体装置を形成する際に、当初から所定の導電型の選
択シリコンエピタキシャル成長層を形成する場合と比較
すると、より容易に各選択シリコンエピタキシャル成長
層を形成することができる。Further, after selectively epitaxially growing silicon or a silicon germanium alloy containing no impurity of a predetermined conductivity type, an impurity of a predetermined conductivity type may be added by ion implantation. In this case, each selective silicon epitaxial growth layer is formed by introducing impurities of a predetermined conductivity type using a photoresist pattern or the like as a mask. For this reason, in particular, when forming the semiconductor device including the complementary MOS transistor described in the second embodiment, each of the semiconductor devices is more easily compared with the case where a selective silicon epitaxial growth layer of a predetermined conductivity type is formed from the beginning. A selective silicon epitaxial growth layer can be formed.
【0079】さらに、ソース領域、ドレイン領域または
チャネル領域としては、シリコンまたはシリコンゲルマ
ニウム合金のエピタキシャル成長層に限られず、他の方
法によって得られた所定の導電型の不純物層であっても
よい。Further, the source region, drain region or channel region is not limited to an epitaxially grown layer of silicon or a silicon-germanium alloy, but may be an impurity layer of a predetermined conductivity type obtained by another method.
【0080】また、ゲート電極19、19a、19bと
して、ポリシリコン膜を適用したが、この他に、タング
ステンシリサイド等のシリサイド膜、タングステンとポ
リシリコンの2層膜または金属膜などを適用してもよ
い。また、特に、nチャネル型のトランジスタには、n
型の不純物を添加させたポリシリコン膜を適用し、p型
のトランジスタには、p型の不純物を添加させたポリシ
リコン膜を適用してもよい。Although a polysilicon film is used as the gate electrodes 19, 19a and 19b, a silicide film such as tungsten silicide, a two-layer film of tungsten and polysilicon or a metal film may be used. Good. In particular, an n-channel transistor has n
Alternatively, a polysilicon film to which a p-type impurity is added may be used, and a polysilicon film to which a p-type impurity is added may be applied to a p-type transistor.
【0081】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記で説明した範囲ではなく、特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲でのすべての変更が含まれることが意図
される。The embodiments disclosed this time are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the range described above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
【0082】[0082]
【発明の効果】本発明の1つの局面における半導体装置
によれば、ソースまたはドレイン領域としての第1およ
び第3不純物層、チャネル領域としての第2不純物層お
よびゲート電極としての導電層を含むトランジスタが構
成される。その導電層は絶縁層を介在させて、第2不純
物層の側面上にのみ形成されている。このため、導電層
と第1不純物層との間または導電層と第3不純物層との
間の電界が弱められる。これにより、第1不純物層と第
2不純物層との接合面が第1不純物層側に移動したり、
または、第2不純物層と第3不純物層との接合面が第3
不純物層側に移動して、第1不純物層と第3不純物層と
の間の実効的なチャネル長が、第2不純物層の厚さに相
当する長さよりも長くなることが抑制される。その結
果、トランジスタの実効的なチャネル長が増大すること
が抑えられて、所望の動作速度を有する半導体装置が得
られる。According to the semiconductor device of one aspect of the present invention, a transistor including first and third impurity layers as source or drain regions, a second impurity layer as a channel region, and a conductive layer as a gate electrode Is configured. The conductive layer is formed only on the side surface of the second impurity layer with the insulating layer interposed. Therefore, the electric field between the conductive layer and the first impurity layer or between the conductive layer and the third impurity layer is weakened. Thereby, the bonding surface between the first impurity layer and the second impurity layer moves to the first impurity layer side,
Alternatively, the bonding surface between the second impurity layer and the third impurity layer is
Moving to the impurity layer side, the effective channel length between the first impurity layer and the third impurity layer is suppressed from becoming longer than the length corresponding to the thickness of the second impurity layer. As a result, an increase in the effective channel length of the transistor is suppressed, and a semiconductor device having a desired operation speed can be obtained.
【0083】本発明の他の局面における電界効果型トラ
ンジスタによれば、電界効果型トランジスタのゲート電
極は絶縁層を介在させて、チャネル領域の側面上にのみ
形成されている。このため、ゲート電極とドレイン領域
との間の電界が弱められる。これにより、チャネル領域
とドレイン領域との接合面がドレイン領域側に移動し
て、ドレイン領域とソース領域との間の実効的なチャネ
ル長が、チャネル領域の厚さに相当する長さよりも長く
なることが抑制される。その結果、電界効果型トランジ
スタの実効的なチャネル長が増大することが抑えられ
て、所望の動作速度を有する電界効果型トランジスタが
得られる。According to the field-effect transistor in another aspect of the present invention, the gate electrode of the field-effect transistor is formed only on the side surface of the channel region with the insulating layer interposed. Therefore, the electric field between the gate electrode and the drain region is weakened. Thereby, the junction surface between the channel region and the drain region moves toward the drain region, and the effective channel length between the drain region and the source region becomes longer than the length corresponding to the thickness of the channel region. Is suppressed. As a result, an increase in the effective channel length of the field-effect transistor is suppressed, and a field-effect transistor having a desired operation speed can be obtained.
【0084】好ましくは、第1不純物層と第2不純物層
との間に形成され、第1不純物層よりも低い不純物濃度
を有する第1導電型の第4不純物層と、第2不純物層と
第3不純物層との間に形成され、第3不純物層よりも低
い不純物濃度を有する第1導電型の第5不純物層とを含
んでいることにより、第1不純物層と第2不純物層との
間の電界が第4不純物層により緩和され、第2不純物層
と第3不純物層との間の電界が第5不純物層により緩和
される。これにより、ホットエレクトロンの発生が抑制
されて、半導体装置の電気的特性が向上する。Preferably, a fourth impurity layer of the first conductivity type formed between the first impurity layer and the second impurity layer and having an impurity concentration lower than that of the first impurity layer; A first conductivity type fifth impurity layer having a lower impurity concentration than the third impurity layer formed between the first impurity layer and the second impurity layer; Is relaxed by the fourth impurity layer, and the electric field between the second impurity layer and the third impurity layer is relaxed by the fifth impurity layer. Thereby, generation of hot electrons is suppressed, and the electrical characteristics of the semiconductor device are improved.
【0085】また好ましくは、半導体基板はシリコン単
結晶基板であり、第1〜第5不純物層は、シリコンまた
はシリコンゲルマニウム合金を含んでいることにより、
エピタキシャル成長法によって半導体基板上に、第1〜
第5不純物層を選択的に容易に形成することができる。Preferably, the semiconductor substrate is a silicon single crystal substrate, and the first to fifth impurity layers contain silicon or a silicon germanium alloy.
The first to the first on the semiconductor substrate by the epitaxial growth method
The fifth impurity layer can be selectively and easily formed.
【0086】本発明のさらに他の局面における半導体装
置の製造方法によれば、ソースまたはドレイン領域とし
ての第1および第3不純物層、チャネル領域としての第
2不純物層およびゲート電極としての導電層を含むトラ
ンジスタが形成される。その導電層は第2絶縁層を介在
させて、第2不純物層の側面にのみ形成される。このた
め、導電層と第1不純物層との間または導電層と第3不
純物層との間の電界が弱められる。これにより、第1不
純物層と第2不純物層との接合面が第1不純物層側に移
動したり、または、第2不純物層と第3不純物層との接
合面が第3不純物層側に移動して、第1不純物層と第3
不純物層との間の実効的なチャネル長が、第2不純物層
の厚さに相当する長さよりも長くなることが抑制され
る。その結果、トランジスタの実効的なチャネル長が増
大することが抑えられて、所望の動作速度を有する半導
体装置を製造することができる。According to the method of manufacturing a semiconductor device in still another aspect of the present invention, the first and third impurity layers as source or drain regions, the second impurity layer as a channel region, and the conductive layer as a gate electrode are formed. A transistor is formed. The conductive layer is formed only on the side surface of the second impurity layer with the second insulating layer interposed. Therefore, the electric field between the conductive layer and the first impurity layer or between the conductive layer and the third impurity layer is weakened. Thereby, the bonding surface between the first impurity layer and the second impurity layer moves toward the first impurity layer, or the bonding surface between the second impurity layer and the third impurity layer moves toward the third impurity layer. Then, the first impurity layer and the third
The effective channel length with the impurity layer is suppressed from becoming longer than the length corresponding to the thickness of the second impurity layer. As a result, an increase in the effective channel length of the transistor is suppressed, and a semiconductor device having a desired operation speed can be manufactured.
【0087】好ましくは、第1不純物層と第2不純物層
との間に、第1不純物層よりも低い不純物濃度を有する
第1導電型の第4不純物層を形成する工程と、第3不純
物層と第2不純物層との間に、第3不純物層よりも低い
不純物濃度を有する第1導電型の第5不純物層を形成す
る工程とを含んでいることにより、第4不純物層が形成
されて、第1不純物層と第2不純物層との間の電界が緩
和される。また、第5不純物層が形成されて、第2不純
物層と第3不純物層との間の電界が緩和される。これに
より、ホットエレクトロンの発生が抑制され、電気的特
性に優れた半導体装置を製造することができる。Preferably, a step of forming a fourth impurity layer of a first conductivity type having an impurity concentration lower than that of the first impurity layer between the first impurity layer and the second impurity layer; Forming a first impurity-type fifth impurity layer having an impurity concentration lower than that of the third impurity layer between the second impurity layer and the second impurity layer, thereby forming a fourth impurity layer. The electric field between the first impurity layer and the second impurity layer is reduced. In addition, a fifth impurity layer is formed, and an electric field between the second impurity layer and the third impurity layer is reduced. Accordingly, generation of hot electrons is suppressed, and a semiconductor device having excellent electrical characteristics can be manufactured.
【0088】また好ましくは、半導体基板としてシリコ
ン単結晶基板を用い、第1〜第5不純物層を形成する工
程は、シリコンまたはシリコンゲルマニウム合金をエピ
タキシャル成長させる工程を含んでいることにより、第
1〜第5不純物層を選択的に容易に形成することができ
る。Preferably, the step of forming the first to fifth impurity layers using a silicon single crystal substrate as the semiconductor substrate includes the step of epitaxially growing silicon or a silicon-germanium alloy. Five impurity layers can be selectively and easily formed.
【0089】また好ましくは、第1開口部の底に露出し
た半導体基板および第2開口部の底に露出した第2不純
物層にエッチングを施す工程を含んでいることにより、
第1および第2開口部を形成する際に、それぞれ半導体
基板および第2不純物層に発生した結晶欠陥等がエッチ
ングにより除去される。これにより、半導体基板と第1
不純物層との接合等の接合部分のリーク電流等が低減さ
れた半導体装置を容易に製造することができる。Preferably, the method further includes the step of etching the semiconductor substrate exposed at the bottom of the first opening and the second impurity layer exposed at the bottom of the second opening.
When the first and second openings are formed, crystal defects and the like generated in the semiconductor substrate and the second impurity layer are removed by etching. Thereby, the semiconductor substrate and the first
It is possible to easily manufacture a semiconductor device in which a leakage current or the like at a junction portion such as a junction with an impurity layer is reduced.
【0090】また好ましくは、第1〜第5不純物層をそ
れぞれ形成する工程は、イオン注入法により第1導電型
または第2導電型の不純物を注入する工程を含んでいる
ことにより、予め、所定の導電型の不純物を含まないシ
リコンまたはシリコンゲルマニウム合金をエピタキシャ
ル成長させた後に、フォトレジストパターン等により、
所定の第1導電型または第2導電型の不純物を導入する
ことで第1〜第5不純物層が形成される。このため、特
に相補型のトランジスタを含む半導体装置を形成する際
に、当初から所定の導電型の不純物を含むシリコンまた
はシリコンゲルマニウム合金を形成する場合と比較する
と、より容易に各不純物層を形成することができる。Preferably, the step of forming each of the first to fifth impurity layers includes a step of implanting an impurity of the first conductivity type or the second conductivity type by an ion implantation method. After epitaxially growing silicon or silicon germanium alloy that does not contain impurities of the conductivity type, by a photoresist pattern, etc.
The first to fifth impurity layers are formed by introducing a predetermined first conductivity type or second conductivity type impurity. For this reason, especially when forming a semiconductor device including a complementary transistor, each impurity layer can be formed more easily as compared with the case where silicon or a silicon germanium alloy containing impurities of a predetermined conductivity type is formed from the beginning. be able to.
【図1】 本発明の実施の形態1に係る半導体装置の一
断面図である。FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention;
【図2】 本発明の実施の形態2に係る半導体装置の一
断面図である。FIG. 2 is a sectional view of a semiconductor device according to a second embodiment of the present invention;
【図3】 本発明の実施の形態2に係る半導体装置の一
平面図である。FIG. 3 is a plan view of a semiconductor device according to a second embodiment of the present invention;
【図4】 本発明の実施の形態3に係る半導体装置の製
造方法の一工程を示す断面図である。FIG. 4 is a cross-sectional view showing a step of a method for manufacturing a semiconductor device according to a third embodiment of the present invention.
【図5】 同実施の形態において、図4に示す工程の後
に行なわれる工程を示す断面図である。FIG. 5 is a cross-sectional view showing a step performed after the step shown in FIG. 4 in the embodiment.
【図6】 同実施の形態において、図5に示す工程の後
に行なわれる工程を示す断面図である。FIG. 6 is a cross-sectional view showing a step performed after the step shown in FIG. 5 in the embodiment.
【図7】 同実施の形態において、図6に示す工程の後
に行なわれる工程を示す断面図である。FIG. 7 is a cross-sectional view showing a step performed after the step shown in FIG. 6 in the embodiment.
【図8】 同実施の形態において、図7に示す工程の後
に行なわれる工程を示す断面図である。FIG. 8 is a cross-sectional view showing a step performed after the step shown in FIG. 7 in the embodiment.
【図9】 同実施の形態において、図8に示す工程の後
に行なわれる工程を示す断面図である。FIG. 9 is a cross-sectional view showing a step performed after the step shown in FIG. 8 in the embodiment.
【図10】 同実施の形態において、図9に示す工程の
後に行なわれる工程を示す断面図である。FIG. 10 is a cross-sectional view showing a step performed after the step shown in FIG. 9 in the embodiment.
【図11】 同実施の形態において、図10に示す工程
の後に行なわれる工程を示す断面図である。FIG. 11 is a cross-sectional view showing a step performed after the step shown in FIG. 10 in the embodiment.
【図12】 同実施の形態において、図11に示す工程
の後に行なわれる工程を示す断面図である。FIG. 12 is a cross-sectional view showing a step performed after the step shown in FIG. 11 in the embodiment.
【図13】 同実施の形態において、図12に示す工程
の後に行なわれる工程を示す断面図である。FIG. 13 is a cross-sectional view showing a step performed after the step shown in FIG. 12 in the embodiment.
【図14】 同実施の形態において、図13に示す工程
の後に行なわれる工程を示す断面図である。FIG. 14 is a cross-sectional view showing a step performed after the step shown in FIG. 13 in the embodiment.
【図15】 同実施の形態において、図14に示す工程
の後に行なわれる工程を示す断面図である。FIG. 15 is a cross-sectional view showing a step performed after the step shown in FIG. 14 in the embodiment.
【図16】 同実施の形態において、図15に示す工程
の後に行なわれる工程を示す断面図である。FIG. 16 is a cross-sectional view showing a step performed after the step shown in FIG. 15 in the embodiment.
【図17】 同実施の形態において、図16に示す工程
の後に行なわれる工程を示す断面図である。FIG. 17 is a cross-sectional view showing a step performed after the step shown in FIG. 16 in the embodiment.
【図18】 同実施の形態において、図17に示す工程
の後に行なわれる工程を示す断面図である。FIG. 18 is a cross-sectional view showing a step performed after the step shown in FIG. 17 in the embodiment.
【図19】 同実施の形態において、図18に示す工程
の後に行なわれる工程を示す断面図である。FIG. 19 is a cross-sectional view showing a step performed after the step shown in FIG. 18 in the embodiment.
【図20】 同実施の形態において、図19に示す工程
の後に行なわれる工程を示す断面図である。FIG. 20 is a cross-sectional view showing a step performed after the step shown in FIG. 19 in the embodiment.
【図21】 同実施の形態において、図20に示す工程
の後に行なわれる工程を示す断面図である。FIG. 21 is a cross-sectional view showing a step performed after the step shown in FIG. 20 in Embodiment 1;
【図22】 同実施の形態において、図21に示す工程
の後に行なわれる工程を示す断面図である。FIG. 22 is a cross-sectional view showing a step performed after the step shown in FIG. 21 in Embodiment 1;
【図23】 同実施の形態において、図22に示す工程
の後に行なわれる工程を示す断面図である。FIG. 23 is a cross-sectional view showing a step performed after the step shown in FIG. 22 in the embodiment.
【図24】 同実施の形態において、図23に示す工程
の後に行なわれる工程を示す断面図である。FIG. 24 is a cross-sectional view showing a step performed after the step shown in FIG. 23 in the embodiment.
【図25】 同実施の形態において、図24に示す工程
の後に行なわれる工程を示す断面図である。FIG. 25 is a cross-sectional view showing a step performed after the step shown in FIG. 24 in the embodiment.
【図26】 本発明の実施の形態4に係る半導体装置の
製造方法の一工程を示す断面図である。FIG. 26 is a cross-sectional view showing a step of the method for manufacturing the semiconductor device according to the fourth embodiment of the present invention.
【図27】 同実施の形態において、図26に示す工程
の後に行なわれる工程を示す断面図である。FIG. 27 is a cross-sectional view showing a step performed after the step shown in FIG. 26 in the embodiment.
【図28】 同実施の形態において、図27に示す工程
の後に行なわれる工程を示す断面図である。FIG. 28 is a cross-sectional view showing a step performed after the step shown in FIG. 27 in the embodiment.
【図29】 同実施の形態において、図28に示す工程
の後に行なわれる工程を示す断面図である。FIG. 29 is a cross-sectional view showing a step performed after the step shown in FIG. 28 in the embodiment.
【図30】 同実施の形態において、図29に示す工程
の後に行なわれる工程を示す断面図である。FIG. 30 is a cross-sectional view showing a step performed after the step shown in FIG. 29 in the embodiment.
【図31】 同実施の形態において、図30に示す工程
の後に行なわれる工程を示す断面図である。FIG. 31 is a cross-sectional view showing a step performed after the step shown in FIG. 30 in the embodiment.
【図32】 同実施の形態において、図31に示す工程
の後に行なわれる工程を示す断面図である。FIG. 32 is a cross-sectional view showing a step performed after the step shown in FIG. 31 in the embodiment.
【図33】 同実施の形態において、図32に示す工程
の後に行なわれる工程を示す断面図である。FIG. 33 is a cross-sectional view showing a step performed after the step shown in FIG. 32 in Embodiment 3;
【図34】 従来の半導体装置の一断面図である。FIG. 34 is a cross-sectional view of a conventional semiconductor device.
【図35】 従来の半導体装置の製造方法の一工程を示
す断面図である。FIG. 35 is a cross-sectional view showing one step of a conventional method for manufacturing a semiconductor device.
【図36】 図35に示す工程の後に行なわれる工程を
示す断面図である。FIG. 36 is a cross-sectional view showing a step performed after the step shown in FIG. 35.
【図37】 図36に示す工程の後に行なわれる工程を
示す断面図である。FIG. 37 is a cross-sectional view showing a step performed after the step shown in FIG. 36.
【図38】 図37に示す工程の後に行なわれる工程を
示す断面図である。FIG. 38 is a cross-sectional view showing a step performed after the step shown in FIG. 37.
【図39】 図38に示す工程の後に行なわれる工程を
示す断面図である。FIG. 39 is a cross-sectional view showing a step performed after the step shown in FIG. 38.
【図40】 図39に示す工程の後に行なわれる工程を
示す断面図である。40 is a cross-sectional view showing a step performed after the step shown in FIG. 39.
1 シリコン基板、2 分離酸化膜、4 n型ウェル、
5 p型拡散配線層、7 p型ウェル、8 n型拡散配
線層、9 シリコン窒化膜、12 n+ 型選択シリコン
エピタキシャル成長層、13 p- 型選択シリコンエピ
タキシャル成長層、16 p+ 型選択シリコンエピタキ
シャル成長層、17 n- 型選択シリコンエピタキシャ
ル成長層、18 ゲート絶縁膜、23 n+ 型選択シリ
コンエピタキシャル成長層、26 p+ 型選択シリコン
エピタキシャル成長層、29 金属配線層、30、32
n- 型選択シリコンエピタキシャル成長層、31、3
3p- 型選択シリコンエピタキシャル成長層、56a、
56b、56c、56d、56e 金属配線。1 silicon substrate, 2 isolation oxide film, 4 n-type well,
5 p-type diffusion wiring layer, 7 p-type well, 8 n-type diffusion wiring layer, 9 silicon nitride film, 12 n + type selective silicon epitaxial growth layer, 13 p − type selective silicon epitaxial growth layer, 16 p + type selective silicon epitaxial growth layer , 17 n − selective silicon epitaxial growth layer, 18 gate insulating film, 23 n + selective silicon epitaxial growth layer, 26 p + selective silicon epitaxial growth layer, 29 metal wiring layer, 30, 32
n − type selective silicon epitaxial growth layer, 31, 3
3p - type selective silicon epitaxial growth layer, 56a,
56b, 56c, 56d, 56e Metal wiring.
Claims (9)
導電型の第1不純物層と、 前記第1不純物層上に積層された第2導電型の第2不純
物層と、 前記第2不純物層上に積層された第1導電型の第3不純
物層と、 前記第2不純物層の側面上にのみ絶縁層を介在させて形
成された導電層とを備えた、半導体装置。A first substrate formed on a main surface of the semiconductor substrate;
A first impurity layer of a conductivity type; a second impurity layer of a second conductivity type stacked on the first impurity layer; and a third impurity layer of the first conductivity type stacked on the second impurity layer. And a conductive layer formed only on a side surface of the second impurity layer with an insulating layer interposed therebetween.
導電型の第1不純物層からなるソース領域と、 前記第1不純物層上に積層された第2導電型の第2不純
物層からなるチャネル領域と、 前記第2不純物層上に積層された第1導電型の第3不純
物層からなるドレイン領域と、 前記第2不純物層の側面上にのみ絶縁層を介在させて形
成されたゲート電極とを備えた、電界効果型トランジス
タ。A first substrate formed on a main surface of the semiconductor substrate;
A source region formed of a first impurity layer of a conductivity type; a channel region formed of a second impurity layer of a second conductivity type stacked on the first impurity layer; and a first region stacked on the second impurity layer. A field-effect transistor comprising: a drain region formed of a conductive third impurity layer; and a gate electrode formed only on a side surface of the second impurity layer with an insulating layer interposed.
の間に形成され、前記第1不純物層よりも低い不純物濃
度を有する第1導電型の第4不純物層と、 前記第2不純物層と前記第3不純物層との間に形成さ
れ、前記第3不純物層よりも低い不純物濃度を有する第
1導電型の第5不純物層とを含む、請求項1または2に
記載の半導体装置。3. A first conductivity type fourth impurity layer formed between the first impurity layer and the second impurity layer and having an impurity concentration lower than that of the first impurity layer; 3. The semiconductor device according to claim 1, further comprising: a first conductivity type fifth impurity layer formed between the first impurity layer and the third impurity layer and having a lower impurity concentration than the third impurity layer. 4.
あり、 前記第1〜第5不純物層は、シリコンまたはシリコンゲ
ルマニウム合金を含む、請求項3記載の半導体装置。4. The semiconductor device according to claim 3, wherein said semiconductor substrate is a silicon single crystal substrate, and said first to fifth impurity layers contain silicon or a silicon germanium alloy.
形成する工程と、 前記第1絶縁膜に、前記半導体基板の表面を露出する第
1開口部を形成する工程と、 前記第1開口部内に、第1導電型の第1不純物層を形成
する工程と、 前記第1不純物層上に、第2導電型の第2不純物層を形
成する工程と、 前記第1絶縁膜上に、前記第2不純物層の側面および上
面を覆うように第2絶縁膜を介在させて導電層を形成す
る工程と、 前記第2不純物層の側面上にのみ、前記第2絶縁膜およ
び前記導電層を残す工程と、 前記導電層、前記第2絶縁膜および前記第2不純物層を
覆うように、第3絶縁膜を形成する工程と、 前記第3絶縁膜に、前記第2不純物層の表面を露出する
第2開口部を形成する工程と、 前記第2開口部内に、第1導電型の第3不純物層を形成
する工程とを備えた、半導体装置の製造方法。5. A step of forming a first insulating film on a main surface of a semiconductor substrate; a step of forming a first opening exposing a surface of the semiconductor substrate in the first insulating film; Forming a first conductivity type first impurity layer in one opening; forming a second conductivity type second impurity layer on the first impurity layer; and forming a second conductivity type second impurity layer on the first insulating film. Forming a conductive layer with a second insulating film interposed therebetween so as to cover a side surface and a top surface of the second impurity layer; and forming the second insulating film and the conductive layer only on the side surface of the second impurity layer. Leaving a step; forming a third insulating film so as to cover the conductive layer, the second insulating film and the second impurity layer; and forming a surface of the second impurity layer on the third insulating film. Forming a second opening to be exposed; and a third impurity of a first conductivity type in the second opening. And a step of forming a layer, a method of manufacturing a semiconductor device.
との間に、前記第1不純物層よりも低い不純物濃度を有
する第1導電型の第4不純物層を形成する工程と、 前記第3不純物層と、前記第2不純物層との間に、前記
第3不純物層よりも低い不純物濃度を有する第1導電型
の第5不純物層を形成する工程とを含む、請求項5記載
の半導体装置の製造方法。6. a step of forming a fourth impurity layer of a first conductivity type having a lower impurity concentration than the first impurity layer, between the first impurity layer and the second impurity layer; 6. The method according to claim 5, further comprising: forming a fifth impurity layer of the first conductivity type having a lower impurity concentration than the third impurity layer between the third impurity layer and the second impurity layer. A method for manufacturing a semiconductor device.
基板を用い、 前記第1〜第5不純物層を形成する工程は、シリコンま
たはシリコンゲルマニウム合金をエピタキシャル成長さ
せる工程を含む、請求項6記載の半導体装置の製造方
法。7. The semiconductor device according to claim 6, wherein a single crystal silicon substrate is used as the semiconductor substrate, and the step of forming the first to fifth impurity layers includes a step of epitaxially growing silicon or a silicon germanium alloy. Manufacturing method.
体基板および前記第2開口部の底に露出した前記第2不
純物層にエッチングを施す工程を含む、請求項6または
7に記載の半導体装置の製造方法。8. The method according to claim 6, further comprising etching the semiconductor substrate exposed at the bottom of the first opening and the second impurity layer exposed at the bottom of the second opening. A method for manufacturing a semiconductor device.
する工程は、イオン注入法により第1導電型または第2
導電型の不純物を注入する工程を含む、請求項7または
8に記載の半導体装置の製造方法。9. The step of forming each of the first to fifth impurity layers includes the step of forming the first conductivity type or the second conductivity type by ion implantation.
9. The method for manufacturing a semiconductor device according to claim 7, further comprising a step of implanting a conductive type impurity.
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JP10012726A JPH11214684A (en) | 1998-01-26 | 1998-01-26 | Semiconductor device and its manufacture |
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Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020002004A (en) * | 2000-06-29 | 2002-01-09 | 박종섭 | Transistor in ESD protection circuit and method for manufacturing the same |
JP2003224202A (en) * | 2001-12-26 | 2003-08-08 | Agere Systems Inc | Cmos vertically replaced gate (vrg) transistor |
KR100400325B1 (en) * | 2001-12-31 | 2003-10-01 | 주식회사 하이닉스반도체 | Vertical transistor and method of manufacturing the same |
KR100401130B1 (en) * | 2001-03-28 | 2003-10-10 | 한국전자통신연구원 | Ultra small size vertical MOSFET device and fabrication method of the MOSFET device |
JP2003536276A (en) * | 2000-06-22 | 2003-12-02 | コミツサリア タ レネルジー アトミーク | Vertical MOS transistor with buried gate and method of manufacturing the same |
JP2004319808A (en) * | 2003-04-17 | 2004-11-11 | Takehide Shirato | Mis field effect transistor and its manufacturing method |
JP2007134593A (en) * | 2005-11-11 | 2007-05-31 | Fujio Masuoka | Semiconductor device and its manufacturing method |
WO2008123491A1 (en) * | 2007-03-30 | 2008-10-16 | Nec Corporation | Semiconductor element using carrier multiplication caused by ionizing collision and method for manufacturing the semiconductor element |
KR100908075B1 (en) | 2007-09-03 | 2009-07-15 | 한국과학기술원 | Manufacturing method of semiconductor device |
WO2010018912A1 (en) * | 2008-08-11 | 2010-02-18 | 한국과학기술원 | Method for completely eliminating charge trap from the source (or drain) and the bulk region of a vertical transistor |
US8110872B2 (en) | 2008-11-19 | 2012-02-07 | Elpida Memory, Inc. | Semiconductor device with transistor, conductive pad, and contact |
JP2012178592A (en) * | 2001-09-21 | 2012-09-13 | Agere Systems Inc | Multiple operating voltage vertical replacement-gate (vrg) transistor |
JP2017152731A (en) * | 2017-05-01 | 2017-08-31 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | Semiconductor device manufacturing method and semiconductor device |
-
1998
- 1998-01-26 JP JP10012726A patent/JPH11214684A/en active Pending
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003536276A (en) * | 2000-06-22 | 2003-12-02 | コミツサリア タ レネルジー アトミーク | Vertical MOS transistor with buried gate and method of manufacturing the same |
KR20020002004A (en) * | 2000-06-29 | 2002-01-09 | 박종섭 | Transistor in ESD protection circuit and method for manufacturing the same |
KR100401130B1 (en) * | 2001-03-28 | 2003-10-10 | 한국전자통신연구원 | Ultra small size vertical MOSFET device and fabrication method of the MOSFET device |
JP2012178592A (en) * | 2001-09-21 | 2012-09-13 | Agere Systems Inc | Multiple operating voltage vertical replacement-gate (vrg) transistor |
JP2003224202A (en) * | 2001-12-26 | 2003-08-08 | Agere Systems Inc | Cmos vertically replaced gate (vrg) transistor |
JP2013102193A (en) * | 2001-12-26 | 2013-05-23 | Agere Systems Inc | Cmos vertical replacement gate (vrg) transistor |
KR100400325B1 (en) * | 2001-12-31 | 2003-10-01 | 주식회사 하이닉스반도체 | Vertical transistor and method of manufacturing the same |
JP2004319808A (en) * | 2003-04-17 | 2004-11-11 | Takehide Shirato | Mis field effect transistor and its manufacturing method |
JP2007134593A (en) * | 2005-11-11 | 2007-05-31 | Fujio Masuoka | Semiconductor device and its manufacturing method |
WO2008123491A1 (en) * | 2007-03-30 | 2008-10-16 | Nec Corporation | Semiconductor element using carrier multiplication caused by ionizing collision and method for manufacturing the semiconductor element |
KR100908075B1 (en) | 2007-09-03 | 2009-07-15 | 한국과학기술원 | Manufacturing method of semiconductor device |
WO2010018912A1 (en) * | 2008-08-11 | 2010-02-18 | 한국과학기술원 | Method for completely eliminating charge trap from the source (or drain) and the bulk region of a vertical transistor |
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US8110872B2 (en) | 2008-11-19 | 2012-02-07 | Elpida Memory, Inc. | Semiconductor device with transistor, conductive pad, and contact |
JP2017152731A (en) * | 2017-05-01 | 2017-08-31 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | Semiconductor device manufacturing method and semiconductor device |
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