JPH0964359A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
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- JPH0964359A JPH0964359A JP22158295A JP22158295A JPH0964359A JP H0964359 A JPH0964359 A JP H0964359A JP 22158295 A JP22158295 A JP 22158295A JP 22158295 A JP22158295 A JP 22158295A JP H0964359 A JPH0964359 A JP H0964359A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、MOSFETの発
展型であるいわゆる積み上げ拡散型のMOSFET及び
その製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a so-called stacked diffusion type MOSFET which is an advanced type of MOSFET and a method for manufacturing the same.
【0002】[0002]
【従来の技術】微細化したMOSFETにおいては、短
チャネル効果の抑制のために、ソース・ドレイン拡散層
の浅接合化が図られている。しかし従来の構造において
は十分な浅接合化は困難であり、これを実現するための
構造としてソース・ドレイン拡散層領域をゲート電極の
側部に有するいわゆる積み上げ拡散層型(elevated sou
rce and drain)のMOSFETが注目されている。2. Description of the Related Art In a miniaturized MOSFET, a shallow junction of a source / drain diffusion layer is attempted in order to suppress a short channel effect. However, in the conventional structure, it is difficult to form a sufficiently shallow junction, and as a structure for realizing this, a so-called stacked diffusion layer type (elevated diffusion layer) having source / drain diffusion layer regions on the sides of the gate electrode is used.
(Rce and drain) MOSFETs are attracting attention.
【0003】このようなMOSFETの例を図4
(A)、(B)に示す。(A)のMOSFETは、素子
分離としてトレンチ型を用いると共に、CMP等の平坦
化技術により基板が平坦化されており、一方、(B)の
MOSFETは、素子分離としてフィールド酸化膜を用
いている点に違いがある。An example of such a MOSFET is shown in FIG.
Shown in (A) and (B). The MOSFET of (A) uses a trench type for element isolation, and the substrate is planarized by a planarization technique such as CMP, while the MOSFET of (B) uses a field oxide film for element isolation. There are differences.
【0004】このような積み上げ拡散層型のMOSFE
Tの製造方法について簡単に説明すると、まず、図5
(1)に示すように、選択酸化法を用いて基板101に
素子間分離酸化膜201を成長させた後に、多結晶シリ
コン301を堆積する。この多結晶シリコン層に不純物
をイオン注入し、更に絶縁膜202を堆積する。なお、
この製造方法の例では、ウエルの形成は行っていない。Such a stacked diffusion layer type MOSFE
Briefly explaining the manufacturing method of T, first, referring to FIG.
As shown in (1), after the element isolation oxide film 201 is grown on the substrate 101 by using the selective oxidation method, polycrystalline silicon 301 is deposited. Impurities are ion-implanted into this polycrystalline silicon layer, and an insulating film 202 is further deposited. In addition,
In this example of the manufacturing method, no well is formed.
【0005】次に、図5(2)に示すように、フォトリ
ソグラフィを用いて積み上げた絶縁膜と多結晶シリコン
層をパターニングして幅が0.3μm程度の溝400で
分離する。そして、図5(3)に示すように、絶縁層の
堆積、エッチバックで溝400側壁にサイドウオール2
03を形成し、拡散層の側壁を絶縁する。このサイドウ
オール203の厚みにより、ゲート長が定まる。更に、
パンチストッパー104用に不純物をイオン注入する。
この図では、更に、ソース・ドレイン拡散層103が積
み上げた多結晶シリコン層301からの不純物拡散で形
成される。Next, as shown in FIG. 5B, the stacked insulating film and the polycrystalline silicon layer are patterned by photolithography and separated by a groove 400 having a width of about 0.3 μm. Then, as shown in FIG. 5C, the sidewall 2 is formed on the sidewall of the groove 400 by depositing an insulating layer and etching back.
03 is formed to insulate the side wall of the diffusion layer. The gate length is determined by the thickness of the sidewall 203. Furthermore,
Impurities are ion-implanted for the punch stopper 104.
In this figure, the source / drain diffusion layer 103 is further formed by impurity diffusion from the stacked polycrystalline silicon layer 301.
【0006】その後、ゲート酸化膜204の形成、多結
晶シリコンの堆積でゲート電極302の形成、層間絶縁
膜の堆積、配線層の形成を行って、図5(4)に示すよ
うな構造のMOSFETを得ることができる。このよう
なMOSFETによれば、微細化に伴うパンチスルーの
問題を解決することができ、MOSFETを立体化する
ことにより、0.1μmMOSFETが実現できるとさ
れている。After that, a gate oxide film 204 is formed, a gate electrode 302 is formed by depositing polycrystalline silicon, an interlayer insulating film is deposited, and a wiring layer is formed to form a MOSFET having a structure as shown in FIG. Can be obtained. According to such a MOSFET, the problem of punch-through due to miniaturization can be solved, and by making the MOSFET three-dimensional, a 0.1 μm MOSFET can be realized.
【0007】[0007]
【発明が解決しようとする課題】しかし、従来の積み上
げ拡散層型MOSFETは、ソース・ドレイン拡散層が
高濃度不純物領域のみからなる、いわば単一ソース・ド
レイン型のものであり、ドレイン近傍における高電界を
緩和するような例えばLDD構造ではなく、ホットキャ
リア耐性の劣ることが懸念される。そこで積み上げ拡散
層においても、LDD構造のような構造によりドレイン
近傍における高電界を緩和することが望まれていた。However, the conventional stacked diffusion layer type MOSFET is a so-called single source / drain type in which the source / drain diffusion layer is composed of only a high-concentration impurity region, and is high in the vicinity of the drain. There is a concern that the resistance to hot carriers may be inferior instead of the LDD structure that relaxes the electric field. Therefore, in the stacked diffusion layer as well, it has been desired to reduce the high electric field in the vicinity of the drain by a structure such as an LDD structure.
【0008】本発明は、上記事情に鑑みなされたもの
で、ソース・ドレイン拡散層領域をゲート電極の側部に
有する、いわゆる積み上げ拡散層型の半導体装置におい
て、ドレイン近傍における高電界を緩和してホットキャ
リア耐性が向上した半導体装置及びその製造方法を提供
することを目的とする。The present invention has been made in view of the above circumstances. In a so-called stacked diffusion layer type semiconductor device having a source / drain diffusion layer region on the side of a gate electrode, a high electric field near the drain is relaxed. An object of the present invention is to provide a semiconductor device having improved hot carrier resistance and a method for manufacturing the same.
【0009】[0009]
【課題を解決するための手段】本発明は、上記目的を達
成するため、次の半導体装置及びその製造方法を提供す
る。 (1)基板表面のトレンチにゲート電極が埋め込まれて
形成され、ソース・ドレイン拡散層が前記ゲート電極の
側部に位置する絶縁層を介してゲート電極の側方に形成
してある半導体装置において、ソース・ドレイン拡散層
の高濃度不純物領域が低濃度不純物領域を介してチャネ
ル領域と接続した構造を有する半導体装置。 (2)基板表面のトレンチにゲート電極が埋め込まれて
形成され、ソース・ドレイン拡散層が前記ゲート電極の
側部に位置する絶縁層を介してゲート電極の側方に形成
してある半導体装置において、ソース・ドレイン拡散層
の高濃度不純物領域とこの高濃度不純物領域より基板垂
直方向に深い低濃度不純物領域とを有することを特徴と
する半導体装置。 (3)ソース・ドレイン拡散層の高濃度不純物領域が、
低濃度不純物領域を介してゲート電極の側方にある上記
(1)又は(2)記載の半導体装置。 (4)基板に埋め込められた埋込ゲート電極と重なり合
って接続され、該ゲート電極の側面より幅方向にはみ出
し、ゲート電極より幅広のひさし体が形成されてなる上
記(1)〜(3)いずれかに記載の半導体装置。 (5)基板表面のトレンチにゲート電極が埋め込まれて
形成され、ソース・ドレイン拡散層が前記ゲート電極の
側部に位置する絶縁層を介してゲート電極の側方に形成
してある半導体装置の製造方法において、ソース・ドレ
イン拡散層の高濃度不純物領域とこの高濃度不純物領域
より基板垂直方向に深い低濃度不純物領域とを自己整合
的に形成することを特徴とする半導体装置の製造方法。 (6)基板表面に埋め込まれたゲート電極とこのゲート
電極の側方の基板にソース・ドレイン拡散層の低濃度不
純物領域とを形成する工程と、ゲート電極の上にこのゲ
ート電極より幅広でソース・ドレイン低濃度拡散層と重
なりを持ったひさし体を形成する工程と、前記ひさし体
をマスクとしてソース・ドレイン拡散層の高濃度不純物
領域をイオン注入する工程とを有することを特徴とする
半導体装置の製造方法。 (7)ひさし体が、ゲート電極上に選択的に成長させて
形成したものである上記(6)記載の半導体装置の製造
方法。 (8)ひさし体が、金属又は半導体である上記(6)又
は(7)記載の半導体装置の製造方法。 (9)高濃度不純物領域形成のイオン注入が、斜め方向
のイオン注入である上記(6)〜(8)いずれかに記載
の半導体装置の製造方法。In order to achieve the above object, the present invention provides the following semiconductor device and its manufacturing method. (1) In a semiconductor device in which a gate electrode is embedded in a trench on the surface of a substrate and a source / drain diffusion layer is formed on the side of the gate electrode via an insulating layer located on the side of the gate electrode. A semiconductor device having a structure in which a high concentration impurity region of a source / drain diffusion layer is connected to a channel region via a low concentration impurity region. (2) In a semiconductor device in which a gate electrode is formed by being buried in a trench on the surface of a substrate, and source / drain diffusion layers are formed on the side of the gate electrode through an insulating layer located on the side of the gate electrode. A semiconductor device having a high-concentration impurity region of a source / drain diffusion layer and a low-concentration impurity region deeper in the substrate vertical direction than the high-concentration impurity region. (3) The high-concentration impurity regions of the source / drain diffusion layers are
The semiconductor device according to (1) or (2) above, which is lateral to the gate electrode with a low-concentration impurity region in between. (4) Any of the above (1) to (3), wherein an eaves body is formed that is connected to overlap with an embedded gate electrode embedded in the substrate, protrudes from the side surface of the gate electrode in the width direction, and is wider than the gate electrode. The semiconductor device according to 1. (5) A semiconductor device in which a gate electrode is formed by being buried in a trench on the surface of a substrate, and source / drain diffusion layers are formed on the sides of the gate electrode through an insulating layer located on the side of the gate electrode. A method of manufacturing a semiconductor device, comprising: forming a high-concentration impurity region of a source / drain diffusion layer and a low-concentration impurity region deeper in the substrate vertical direction than the high-concentration impurity region in a self-aligning manner. (6) A step of forming a gate electrode buried in the surface of the substrate and a low-concentration impurity region of a source / drain diffusion layer on the substrate on the side of the gate electrode, and a source wider than the gate electrode on the gate electrode. A semiconductor device comprising: a step of forming an eaves body overlapping the low concentration drain diffusion layer; and a step of ion-implanting a high concentration impurity region of the source / drain diffusion layer using the eaves body as a mask. Manufacturing method. (7) The method for manufacturing a semiconductor device according to (6), wherein the eaves body is formed by selectively growing on the gate electrode. (8) The method for manufacturing a semiconductor device according to (6) or (7), wherein the eaves body is a metal or a semiconductor. (9) The method for manufacturing a semiconductor device according to any of (6) to (8), wherein the ion implantation for forming the high-concentration impurity region is oblique ion implantation.
【0010】本発明の半導体装置は、基板表面のトレン
チにゲート電極が埋め込まれて形成され、ソース・ドレ
イン拡散層が前記ゲート電極の側部に位置する絶縁層を
介してゲート電極の側方に形成してある半導体装置に、
ソース・ドレイン拡散層の高濃度不純物領域が低濃度不
純物領域を介してチャネル領域と接続した構造を導入
し、いわゆるLDD構造をいわゆる積み上げ拡散層型の
MOSFETに採用したものである。In the semiconductor device of the present invention, the gate electrode is formed by burying it in the trench on the surface of the substrate, and the source / drain diffusion layer is provided on the side of the gate electrode via the insulating layer located on the side of the gate electrode. In the formed semiconductor device,
A structure in which the high-concentration impurity region of the source / drain diffusion layer is connected to the channel region through the low-concentration impurity region is introduced, and a so-called LDD structure is adopted for a so-called stacked diffusion layer type MOSFET.
【0011】これを実現するために、本発明では、2種
類の製造方法を提供する。ひとつは、イオン注入あるい
は二重拡散により自己整合的に深さ方向のLDD構造を
得る。また、もう一つは、ゲート電極形成前後にソース
・ドレイン拡散層の低濃度領域を形成しておき、その後
ゲート電極に例えばタングステンを選択成長させて、ゲ
ート電極より幅広のひさし体を形成し、このひさし体を
マスクとしてイオン注入することにより、自己整合的に
LDD構造が実現できる。In order to realize this, the present invention provides two kinds of manufacturing methods. One is to obtain an LDD structure in the depth direction in a self-aligned manner by ion implantation or double diffusion. Another is to form a low concentration region of the source / drain diffusion layer before and after forming the gate electrode, and then selectively grow tungsten, for example, on the gate electrode to form an eaves body wider than the gate electrode. By implanting ions using this eaves body as a mask, an LDD structure can be realized in a self-aligned manner.
【0012】更に、ひさし体をマスクとしてイオン注入
する際に、斜めにイオン注入することで、チャネル端と
高濃度不純物領域を接近させ、高濃度不純物領域におけ
る寄生抵抗に起因したMOSFETの電流能力の低下が
抑制できる。Further, when ions are implanted using the eaves body as a mask, the ion implantation is performed obliquely so that the channel end and the high-concentration impurity region are brought close to each other, and the current capability of the MOSFET due to the parasitic resistance in the high-concentration impurity region is increased. The decrease can be suppressed.
【0013】[0013]
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら具体的に説明する。なお、本発
明は、下記実施形態に限定されるものではない。図1
は、本発明の半導体装置のいくつかの構造の例を示す断
面図である。Embodiments of the present invention will be specifically described below with reference to the drawings. The present invention is not limited to the embodiments described below. FIG.
FIG. 6 is a cross-sectional view showing an example of some structures of a semiconductor device of the present invention.
【0014】図1(A)の(A−1)と(A−2)に示
す構造は、(A−1)がCMPなどの平坦化技術を用い
て基板を平坦化してあることと、素子分離がトレンチ構
造((A−2)は選択酸化法)となっている点で相違す
る(以下、(B)、(C)も同様)。このMOSFET
は、いわゆる積み上げ型であり、基板11に埋め込まれ
たゲート電極31の側方の基板には絶縁性側壁22を介
してソース・ドレイン拡散層13の高濃度不純物領域1
3aがあり、この高濃度不純物領域の下側には、低濃度
不純物領域13bがある。ゲート電極31と基板のウエ
ル12とは、ゲート絶縁膜23によって絶縁されてお
り、ゲート絶縁膜23の下側のウエル12にはパンチス
ルーストッパー14が設けられている。本MOSFET
では、ソース・ドレイン拡散層の高濃度不純物領域13
aが低濃度不純物領域13bを介してチャネル領域15
と接続した構造を有する。これらの拡散層は、トレンチ
素子分離又は選択酸化膜21によって隣接する領域から
電気的に分離され、更に、この例ではMOSFETのソ
ース・ドレイン拡散層13は、ウエルの中に形成されて
いる。The structure shown in (A-1) and (A-2) of FIG. 1 (A) shows that (A-1) has a flattened substrate using a flattening technique such as CMP. The difference is that the isolation is a trench structure ((A-2) is a selective oxidation method) (hereinafter, the same applies to (B) and (C)). This MOSFET
Is a so-called stacked type, and the high-concentration impurity region 1 of the source / drain diffusion layer 13 is formed on the substrate on the side of the gate electrode 31 embedded in the substrate 11 via the insulating sidewall 22.
3a, and the low-concentration impurity region 13b is below the high-concentration impurity region. The gate electrode 31 and the well 12 of the substrate are insulated by the gate insulating film 23, and the well 12 below the gate insulating film 23 is provided with a punch-through stopper 14. This MOSFET
Then, the high concentration impurity region 13 of the source / drain diffusion layer
a is the channel region 15 via the low-concentration impurity region 13b.
It has a structure connected with. These diffusion layers are electrically isolated from adjacent regions by a trench element isolation or selective oxide film 21, and further, in this example, the source / drain diffusion layers 13 of the MOSFET are formed in the well.
【0015】本構造のMOSFETは、チャネル15の
両端は低不純物濃度のn- 層13bであり、これを介し
て高不純物濃度のn+ 層13aに接続したLDD様の構
造となっており、ドレイン近傍の高電界が緩和されるた
め、ホットキャリア耐性に優れている。この図1(A)
のMOSFETの製造方法については後述する。[0015] MOSFET of this structure, both ends of the channel 15 of low impurity concentration n - a layer 13b, has a LDD-like structure connected to the high impurity concentration of the n + layer 13a through which the drain Since the high electric field in the vicinity is relaxed, the hot carrier resistance is excellent. This Figure 1 (A)
The method of manufacturing the MOSFET will be described later.
【0016】(A)に示した構造においては、ドレイン
近傍の高電界は緩和されるが、n-層13bにおける電
流密度はゲート電極側がより高いために、n- 層横の絶
縁膜22におけるホットキャリア注入に起因する劣化が
残る。これを回避した構造が図1(B)の構造例であ
る。n+ 層13aをゲート電極横の絶縁膜22から離す
ことによりドレイン電流の経路をこの絶縁膜22から離
し、よってホットキャリアの発生位置をこの絶縁膜22
から離してホットキャリアがこの絶縁膜22に注入され
難くしている。またこの構造においては、ゲートとソー
スまたはドレインとの間のオーバラップ容量がより低減
され、高速化も図られる。In the structure shown in (A), the high electric field in the vicinity of the drain is relaxed, but the current density in the n − layer 13b is higher on the gate electrode side, so that the insulating film 22 next to the n − layer is hot. Degradation due to carrier injection remains. A structure that avoids this is the structural example of FIG. By separating the n + layer 13a from the insulating film 22 beside the gate electrode, the path of the drain current is separated from the insulating film 22. Therefore, the hot carrier generation position is determined by the insulating film 22.
It is difficult for hot carriers to be injected into this insulating film 22 away from. Further, in this structure, the overlap capacitance between the gate and the source or the drain is further reduced, and the speed is increased.
【0017】図1(B)の高濃度不純物領域のゲート電
極側の末端をよりキャリア領域に接近させた構造が図1
(C)に示す例である。これにより、チャネル端とn+
層13aとの距離をより短くし、n- 層13bにおける
寄生抵抗に起因したMOSFETの電流能力の低下が抑
制できる。The structure in which the end on the gate electrode side of the high-concentration impurity region of FIG. 1B is closer to the carrier region is shown in FIG.
It is an example shown in (C). This allows the channel edge and n +
By reducing the distance from the layer 13a, it is possible to suppress the decrease in the current capability of the MOSFET due to the parasitic resistance in the n − layer 13b.
【0018】次に、これらの構造を実現する製造方法に
ついて説明する。まず、図1(B−1)に示した構造を
実現する方法について図2で説明する。まず、図2
(1)に示すように、Si基板11表面に例えば深さ
0.5μmのトレンチ素子分離領域21とこれより深い
n- /p- ウェル12を、それぞれSiのRIEと酸化
膜CVDおよびCMPによる平坦化、そしてイオン注入
などの方法により形成する。また、例えば深さ0.2μ
mの例えばn- 層13bをp-ウェル12表面にイオン
注入により形成する。なお、pMOSFETに関して
は、例えばイオン注入時のイオン種と注入領域の選択に
よって、nMOSFETと容易に作り分けられる。説明
の簡略化のため図および以降の説明においては省略す
る。Next, a manufacturing method for realizing these structures will be described. First, a method for realizing the structure shown in FIG. 1B-1 will be described with reference to FIGS. First, FIG.
As shown in (1), for example, a trench element isolation region 21 having a depth of 0.5 μm and an n − / p − well 12 deeper than this are formed on the surface of the Si substrate 11 by RIE of Si and flattening by oxide film CVD and CMP, respectively. And formed by a method such as ionization and ion implantation. Also, for example, the depth is 0.2μ
For example, an n − layer 13b of m is formed on the surface of the p − well 12 by ion implantation. It should be noted that the pMOSFET can be easily manufactured separately from the nMOSFET by selecting the ion species and the implantation region at the time of ion implantation. For simplification of the description, it is omitted in the drawings and the following description.
【0019】次に、図2(2)に示すように、例えば厚
さ0.1μmの第1絶縁膜24を堆積した後、ウェル領
域12にゲート電極埋め込み用の例えば深さ0.2μm
のSiのトレンチ40を形成する。これにより、ソース
・ドレイン拡散層13bを分離する。この場合、同時に
素子分離領域21にゲート電極と同層の配線層用のトレ
ンチを形成しても良いが、やはり図および以降の説明で
は省略する。なお、トレンチ40の側壁と底部との角に
はラウンドを付けておいても良い。Next, as shown in FIG. 2B, after depositing a first insulating film 24 having a thickness of 0.1 μm, for example, a depth of 0.2 μm for burying the gate electrode is formed in the well region 12.
Forming a trench 40 of Si. As a result, the source / drain diffusion layer 13b is separated. In this case, a trench for the wiring layer in the same layer as the gate electrode may be formed in the element isolation region 21 at the same time, but it is also omitted in the drawings and the following description. It should be noted that the corners between the side wall and the bottom of the trench 40 may be rounded.
【0020】その後、図2(3)に示すように、トレン
チ40底部下側の基板にチャネルストッパ14をイオン
注入で形成し、更にゲート絶縁膜23を形成する。また
ここで、先にトレンチ40に絶縁層の堆積、エッチバッ
クにより、トレンチ40内部の側壁絶縁膜22を形成し
ておいても良い。この側壁絶縁膜22により、ゲート電
極31とソース・ドレイン層13bとを分離する。After that, as shown in FIG. 2C, the channel stopper 14 is formed in the substrate below the bottom of the trench 40 by ion implantation, and the gate insulating film 23 is further formed. Further, here, the sidewall insulating film 22 inside the trench 40 may be formed in advance by depositing an insulating layer in the trench 40 and etching back. The side wall insulating film 22 separates the gate electrode 31 from the source / drain layer 13b.
【0021】次いで、図2(4)に示すように、ポリシ
リコンあるいはアモスファスシリコンを堆積後、第1絶
縁膜24上部に残らないように、例えばCMPでこれら
の上端を揃えるまで削り平坦化することにより、トレン
チ内に埋め込んだゲート電極31(および配線)を形成
する。ここでポリシリコンあるいはアモルファスシリコ
ンには、堆積時に同時にPをドープしておく。Then, as shown in FIG. 2 (4), after depositing polysilicon or amosphasic silicon, the upper ends of these are flattened by, for example, CMP so that they do not remain on the first insulating film 24 until they are aligned. Thus, the gate electrode 31 (and the wiring) embedded in the trench is formed. Here, the polysilicon or the amorphous silicon is doped with P at the same time as the deposition.
【0022】次に、図2(5)に示すように、表面に露
出したゲート電極上に選択的にタングステンW(ひさし
体)32を成長させる。この時Wは上方はもちろん横方
向にも成長するために、ゲート電極31の中心に対して
対称な形状で第1絶縁膜24上にオーバラップを有す
る。ここで、Wに限らず選択成長が可能なMo、Al等
の金属、TaSi2 、TiSi2 等の高融点金属シリサ
イド、あるいはポリシリコンやアモルファスシリコンな
どの半導体を用いても良い。また、選択成長は、例えば
WF6 ガスを用いるCVDによるWの堆積速度は、Si
や金属表面上で大きく、シリコン酸化膜などの絶縁膜の
上では小さいことを利用する。Next, as shown in FIG. 2 (5), a tungsten W (overhang body) 32 is selectively grown on the gate electrode exposed on the surface. At this time, W grows in the lateral direction as well as in the upward direction, and therefore has a shape symmetrical with respect to the center of the gate electrode 31 and has an overlap on the first insulating film 24. Here, not only W but also metals such as Mo and Al that can be selectively grown, refractory metal silicides such as TaSi 2 and TiSi 2 , or semiconductors such as polysilicon and amorphous silicon may be used. Further, the selective growth is performed by, for example, depositing W by CVD using WF 6 gas at a deposition rate of Si.
The fact that it is large on a metal surface and small on an insulating film such as a silicon oxide film is used.
【0023】次いで、図2(6)に示すように、ゲート
電極31上に選択成長させたW32の上から例えばAs
+ のイオン注入を行いn+ 層13aを形成することによ
り、LDD様の不純物濃度勾配を持ったソースドレイン
拡散層13が得られ、ドレイン近傍における高電界が緩
和され、ホットキャリアの発生が抑制される。そして、
n+ 層13aはゲート側壁絶縁膜22に接していないの
で、ドレイン電流はこれから離れた位置を流れるため、
発生したホットキャリアは絶縁膜22に達し難くなって
ホットキャリア耐性がより向上する。ここで、n+ 層1
3aの深さは、n- 層13bの深さに対して図1の実施
例のように浅い必要は必ずしも無く、同一あるいは深く
ても良い。Then, as shown in FIG. 2 (6), for example, As is selected from above the W 32 selectively grown on the gate electrode 31.
By implanting + ions to form the n + layer 13a, the source / drain diffusion layer 13 having an LDD-like impurity concentration gradient is obtained, the high electric field near the drain is relaxed, and the generation of hot carriers is suppressed. It And
Since the n + layer 13a is not in contact with the gate sidewall insulating film 22, the drain current flows at a position away from this,
The generated hot carriers are hard to reach the insulating film 22, and the hot carrier resistance is further improved. Where n + layer 1
The depth of 3a does not necessarily have to be shallow as in the embodiment of FIG. 1 with respect to the depth of the n − layer 13b, and may be the same or deep.
【0024】最後に、第2絶縁膜25を堆積後、ソース
・ドレイン拡散層13上に、あるいはゲート電極31に
対する(断面図中には図示しない)コンタクトホールの
形成、コンタクト補償イオン注入によるn+ 層16の形
成、不純物イオンの活性化、そしてAlなどの金属配線
層33の形成などを経て、図2(7)に示すように、半
導体装置が構成される。Finally, after depositing the second insulating film 25, a contact hole (not shown in the sectional view) is formed on the source / drain diffusion layer 13 or to the gate electrode 31, and n + is formed by contact compensation ion implantation. After the layer 16 is formed, the impurity ions are activated, and the metal wiring layer 33 such as Al is formed, a semiconductor device is formed as shown in FIG.
【0025】図1(A)に示した構造の製造方法は、例
えば次にように行うことができる。ゲート電極31の形
成、n- 層13bの形成までは、図2(1)〜(4)と
同じでも良い。その後、n+ 層13aをAs+ あるいは
P+ のイオン注入などで、注入エネルギを調節し、その
下端がn- 層13bの下端よりも浅くなるように形成し
てLDD様の構造を実現する。また、図1(A−2)の
構造では、ゲート電極の配線抵抗を低減するため、ゲー
ト電極31上をW(タングステン)などの金属、ポリシ
リコンなどの半導体あるいはシリサイドなどの合金で被
覆しパターニングして、配線層36を形成してある。な
お、図3(1)に示すように、この構造はソース・ドレ
イン拡散層のn- 層13b、n+ 層13aの形成を行っ
た後、図3(2)に示すように、これらのn+ 層13a
及びn- 層13bを分離するトレンチ40の形成を行
い、その後、側壁絶縁膜22、ゲート酸化膜23の形成
を行っても得ることができる。The method of manufacturing the structure shown in FIG. 1A can be performed, for example, as follows. The formation of the gate electrode 31 and the formation of the n − layer 13b may be the same as in FIGS. 2 (1) to 2 (4). After that, the n + layer 13a is formed by adjusting the implantation energy by As + or P + ion implantation or the like so that its lower end is shallower than the lower end of the n − layer 13b to realize an LDD-like structure. In the structure of FIG. 1A-2, in order to reduce the wiring resistance of the gate electrode, the gate electrode 31 is covered with a metal such as W (tungsten), a semiconductor such as polysilicon or an alloy such as silicide, and patterned. Then, the wiring layer 36 is formed. As shown in FIG. 3 (1), in this structure, after the formation of the n − layer 13b and the n + layer 13a of the source / drain diffusion layers, as shown in FIG. + Layer 13a
Alternatively, the trench 40 for separating the n − layer 13b and the n − layer 13b may be formed, and then the sidewall insulating film 22 and the gate oxide film 23 may be formed.
【0026】また、図1(C)に示したソース・ドレイ
ン拡散層の高濃度領域のチャネル側末端がチャネル領域
に近接した構造のMOSFETを得るには、同図に示す
ように、高濃度領域形成用のイオン注入時(図2
(6))に、イオン注入を法線から例えば30度傾けて
行うこと(斜めイオン注入)により、チャネル端とn+
層13aとの距離をより短くしてn- 層13bにおける
寄生抵抗に起因したMOSFETの電流能力の低下が抑
制できる。In order to obtain a MOSFET having a structure in which the channel side end of the high concentration region of the source / drain diffusion layer shown in FIG. 1C is close to the channel region, as shown in FIG. During ion implantation for formation (Fig. 2
(6)), by ion implantation from the normal, for example, 30 degrees tilted (oblique ion implantation), the channel ends and the n +
By shortening the distance from the layer 13a, it is possible to suppress the decrease in the current capability of the MOSFET due to the parasitic resistance in the n − layer 13b.
【0027】[0027]
【発明の効果】本発明の半導体装置は、ソース・ドレイ
ン拡散層領域をゲート電極の側方の基板に有する、いわ
ゆる積み上げ拡散層型のMOSFETにおいて、ドレイ
ン近傍における高電界を緩和してホットキャリア耐性が
向上したものである。According to the semiconductor device of the present invention, in a so-called stacked diffusion layer type MOSFET having source / drain diffusion layer regions on the substrate on the side of the gate electrode, a high electric field near the drain is relaxed to withstand hot carriers. Is an improvement.
【0028】また、本発明の半導体装置の製造方法によ
れば、かかる半導体装置を容易、かつ確実に製造するこ
とができる。Further, according to the method of manufacturing a semiconductor device of the present invention, such a semiconductor device can be manufactured easily and reliably.
【図1】(A)〜(C)は、それぞれ本発明の半導体装
置の例を示す断面図である。1A to 1C are cross-sectional views each showing an example of a semiconductor device of the present invention.
【図2】(1)〜(7)は、本発明の半導体装置の製造
工程の一例を示す断面図である。2 (1) to (7) are cross-sectional views showing an example of a manufacturing process of a semiconductor device of the present invention.
【図3】(1)、(2)は、本発明の半導体装置の製造
方法の工程の他の例を示す断面図である。3 (1) and 3 (2) are cross-sectional views showing another example of steps of the method for manufacturing a semiconductor device of the present invention.
【図4】(A)、(B)は、従来のいわゆる積み上げ型
MOSFETの例を示す断面図である。4A and 4B are sectional views showing an example of a conventional so-called stacked MOSFET.
【図5】(1)〜(4)は、従来のいわゆる積み上げ型
MOSFETの製造工程を示す断面図である。5 (1) to (4) are cross-sectional views showing a manufacturing process of a conventional so-called stacked MOSFET.
11 基板 12 ウエル 13a ソース・ドレイン拡散層の低
濃度不純物領域 13b ソース・ドレイン拡散層の高
濃度不純物領域 14 パンチスルーストッパー 22 側壁絶縁膜 23 ゲート絶縁膜 31 ゲート電極 32 W選択成長層(ひさし体)11 substrate 12 well 13a low concentration impurity region of source / drain diffusion layer 13b high concentration impurity region of source / drain diffusion layer 14 punch through stopper 22 side wall insulating film 23 gate insulating film 31 gate electrode 32 W selective growth layer (overhanging body)
Claims (9)
まれて形成され、ソース・ドレイン拡散層が前記ゲート
電極の側部に位置する絶縁層を介してゲート電極の側方
に形成してある半導体装置において、 ソース・ドレイン拡散層の高濃度不純物領域が低濃度不
純物領域を介してチャネル領域と接続した構造を有する
半導体装置。1. A semiconductor in which a gate electrode is formed by burying it in a trench on the surface of a substrate, and source / drain diffusion layers are formed on the sides of the gate electrode through an insulating layer located on the side of the gate electrode. A semiconductor device having a structure in which a high concentration impurity region of a source / drain diffusion layer is connected to a channel region via a low concentration impurity region.
まれて形成され、ソース・ドレイン拡散層が前記ゲート
電極の側部に位置する絶縁層を介してゲート電極の側方
に形成してある半導体装置において、 ソース・ドレイン拡散層の高濃度不純物領域とこの高濃
度不純物領域より基板垂直方向に深い低濃度不純物領域
とを有することを特徴とする半導体装置。2. A semiconductor in which a gate electrode is formed by burying it in a trench on the surface of a substrate, and source / drain diffusion layers are formed on the sides of the gate electrode via an insulating layer located on the side of the gate electrode. A semiconductor device having a high-concentration impurity region of a source / drain diffusion layer and a low-concentration impurity region deeper in the substrate vertical direction than the high-concentration impurity region.
域が、低濃度不純物領域を介してゲート電極の側方にあ
る請求項1又は2記載の半導体装置。3. The semiconductor device according to claim 1, wherein the high-concentration impurity region of the source / drain diffusion layer is lateral to the gate electrode with the low-concentration impurity region interposed therebetween.
なり合って接続され、該ゲート電極の側面より幅方向に
はみ出し、ゲート電極より幅広のひさし体が形成されて
なる請求項1〜3いずれかに記載の半導体装置。4. An eaves body which is connected to overlap with an embedded gate electrode embedded in a substrate, is protruded in a width direction from a side surface of the gate electrode and is wider than the gate electrode. The semiconductor device according to.
まれて形成され、ソース・ドレイン拡散層が前記ゲート
電極の側部に位置する絶縁層を介してゲート電極の側方
に形成してある半導体装置の製造方法において、 ソース・ドレイン拡散層の高濃度不純物領域とこの高濃
度不純物領域より基板垂直方向に深い低濃度不純物領域
とを自己整合的に形成することを特徴とする半導体装置
の製造方法。5. A semiconductor in which a gate electrode is formed by burying it in a trench on the surface of a substrate, and source / drain diffusion layers are formed on the side of the gate electrode through an insulating layer located on the side of the gate electrode. A method of manufacturing a semiconductor device, characterized in that a high-concentration impurity region of a source / drain diffusion layer and a low-concentration impurity region deeper in the substrate vertical direction than the high-concentration impurity region are formed in a self-aligned manner. .
ゲート電極の側方の基板にソース・ドレイン拡散層の低
濃度不純物領域とを形成する工程と、 ゲート電極の上にこのゲート電極より幅広でソース・ド
レイン低濃度拡散層と重なりを持ったひさし体を形成す
る工程と、 前記ひさし体をマスクとしてソース・ドレイン拡散層の
高濃度不純物領域をイオン注入する工程とを有すること
を特徴とする半導体装置の製造方法。6. A step of forming a gate electrode buried in the surface of the substrate and a low concentration impurity region of a source / drain diffusion layer in the substrate on the side of the gate electrode, and forming a gate electrode wider than the gate electrode on the gate electrode. And a step of forming an eaves body overlapping the source / drain low-concentration diffusion layer, and a step of ion-implanting the high-concentration impurity regions of the source / drain diffusion layer using the eaves body as a mask. Manufacturing method of semiconductor device.
させて形成したものである請求項6記載の半導体装置の
製造方法。7. The method of manufacturing a semiconductor device according to claim 6, wherein the eaves body is formed by selectively growing on the gate electrode.
6又は7記載の半導体装置の製造方法。8. The method for manufacturing a semiconductor device according to claim 6, wherein the eaves body is a metal or a semiconductor.
め方向のイオン注入である請求項6〜8いずれかに記載
の半導体装置の製造方法。9. The method for manufacturing a semiconductor device according to claim 6, wherein the ion implantation for forming the high-concentration impurity regions is oblique ion implantation.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22158295A JPH0964359A (en) | 1995-08-30 | 1995-08-30 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
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Publication Number | Publication Date |
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JPH0964359A true JPH0964359A (en) | 1997-03-07 |
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Country | Link |
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JP (1) | JPH0964359A (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
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1995
- 1995-08-30 JP JP22158295A patent/JPH0964359A/en active Pending
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