JP4748281B2 - Wiring board manufacturing method and wiring board - Google Patents

Wiring board manufacturing method and wiring board Download PDF

Info

Publication number
JP4748281B2
JP4748281B2 JP2010505686A JP2010505686A JP4748281B2 JP 4748281 B2 JP4748281 B2 JP 4748281B2 JP 2010505686 A JP2010505686 A JP 2010505686A JP 2010505686 A JP2010505686 A JP 2010505686A JP 4748281 B2 JP4748281 B2 JP 4748281B2
Authority
JP
Japan
Prior art keywords
via hole
resin layer
conductive paste
wiring board
diameter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010505686A
Other languages
Japanese (ja)
Other versions
JPWO2009119600A1 (en
Inventor
裕之 関本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2010505686A priority Critical patent/JP4748281B2/en
Publication of JPWO2009119600A1 publication Critical patent/JPWO2009119600A1/en
Application granted granted Critical
Publication of JP4748281B2 publication Critical patent/JP4748281B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4069Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4664Adding a circuit layer by thick film methods, e.g. printing techniques or by other techniques for making conductive patterns by using pastes, inks or powders
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • H01L2224/8203Reshaping, e.g. forming vias
    • H01L2224/82035Reshaping, e.g. forming vias by heating means
    • H01L2224/82039Reshaping, e.g. forming vias by heating means using a laser
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • H01L2224/8203Reshaping, e.g. forming vias
    • H01L2224/82047Reshaping, e.g. forming vias by mechanical means, e.g. severing, pressing, stamping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H05K1/187Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding the patterned circuits being prefabricated circuits, which are not yet attached to a permanent insulating substrate, e.g. on a temporary carrier
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0335Layered conductors or foils
    • H05K2201/0355Metal foils
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/096Vertically aligned vias, holes or stacked vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10636Leadless chip, e.g. chip capacitor or resistor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/025Abrading, e.g. grinding or sand blasting
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06Lamination
    • H05K2203/063Lamination of preperforated insulating layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14Related to the order of processing steps
    • H05K2203/1461Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14Related to the order of processing steps
    • H05K2203/1476Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

本発明は、ビアを有する配線基板の製造方法及び配線基板に関するものである。   The present invention relates to a method for manufacturing a wiring board having vias and the wiring board.

近年、部品の高密度実装化に伴い、複数の配線パターンを多層に形成した多層配線基板が用いられている。このような多層配線基板の製造方法として、特許文献1には、硬質基板に対してその一面に配線パターンを形成し、他面に接着剤層を形成し、硬質基板および接着剤層を貫通して配線パターンに接する穴を形成し、この穴に導電ペーストを充填する方法が開示されている。   2. Description of the Related Art In recent years, multilayer wiring boards in which a plurality of wiring patterns are formed in multiple layers have been used with the high density mounting of components. As a method for manufacturing such a multilayer wiring board, Patent Document 1 discloses that a wiring pattern is formed on one surface of a hard substrate, an adhesive layer is formed on the other surface, and the hard substrate and the adhesive layer are penetrated. A method of forming a hole in contact with the wiring pattern and filling the hole with a conductive paste is disclosed.

図9は、特許文献1に示された製造方法の一例を示す。(a)のように上面に金属箔51が貼着された硬質樹脂基板50を準備し、金属箔51をエッチング処理して(b)のように配線パターン51aを形成する。次に、(c)のように樹脂基板50の片面に接着剤層52を積層し、続いて(d)のように接着剤層側からレーザーを照射することにより、接着剤層52及び樹脂基板50に連続したビアホール53を形成する。さらに、(e)のようにビアホール53に対して導電ペースト54を充填することにより、片面配線基板を得ることができる。なお、この時点では接着剤層52及び導電ペースト54は未硬化である。   FIG. 9 shows an example of the manufacturing method disclosed in Patent Document 1. As shown in (a), a hard resin substrate 50 having a metal foil 51 attached to the upper surface is prepared, and the metal foil 51 is etched to form a wiring pattern 51a as shown in (b). Next, an adhesive layer 52 is laminated on one surface of the resin substrate 50 as shown in (c), and then laser is irradiated from the adhesive layer side as shown in (d), thereby the adhesive layer 52 and the resin substrate. 50 via holes 53 are formed. Furthermore, a single-sided wiring board can be obtained by filling the via hole 53 with the conductive paste 54 as shown in FIG. At this time, the adhesive layer 52 and the conductive paste 54 are uncured.

前記と同様な方法で形成された複数の片面配線基板55a〜55dを、図10のように積層した後、接着剤層52と導電ペースト54とを同時に熱硬化させることにより、図11のような多層配線基板を得ることができる。   After a plurality of single-sided wiring boards 55a to 55d formed by the same method as described above are stacked as shown in FIG. 10, the adhesive layer 52 and the conductive paste 54 are thermally cured at the same time, as shown in FIG. A multilayer wiring board can be obtained.

上述のように、樹脂基板50に配線パターン51aを底面として持つ有底ビアホール53をレーザー加工により形成する場合、レーザー光が配線パターン51aに反射してビアホール53の内壁を切削するため、ビアホール53の形状がテーパ状となる。テーパ状のビアホール53の場合、ビアホール底面の口径が小さくなるため、ビアホール底面での導電ペースト54と配線パターン51aとの接続面積を確保するためにはビアホール53の開口部の口径を大きくする必要がある。特に、樹脂基板50の上に接着剤層52を形成しているので、基板50の厚みが接着剤層52の分だけ厚くなり、その上からレーザーを照射すると、ビアホール53の開口部の口径は一層大きくなる。その結果、ビア間ピッチを狭ピッチ化できず、微細配線の妨げになるという欠点がある。   As described above, when the bottomed via hole 53 having the wiring pattern 51 a as the bottom surface is formed on the resin substrate 50 by laser processing, the laser beam is reflected by the wiring pattern 51 a and cuts the inner wall of the via hole 53. The shape is tapered. In the case of the tapered via hole 53, the diameter of the bottom surface of the via hole is reduced. Therefore, in order to secure the connection area between the conductive paste 54 and the wiring pattern 51a on the bottom surface of the via hole, it is necessary to increase the diameter of the opening of the via hole 53. is there. In particular, since the adhesive layer 52 is formed on the resin substrate 50, the thickness of the substrate 50 is increased by the amount of the adhesive layer 52, and when the laser is irradiated from above, the diameter of the opening of the via hole 53 is It gets bigger. As a result, there is a drawback that the pitch between vias cannot be narrowed and hinders fine wiring.

また、前記従来の製造方法では、図9の(d)のように接着剤層52を接着した樹脂基板50に対してレーザーを照射しているため、レーザー光によって未硬化の接着剤層52が熱溶解し、接着剤層52のビアホール53の口径が必要以上に大きくなってしまう。このような口径の拡大は、ビアホール53がテーパ状となることと相俟って微細配線化のさらなる障害になる。   Moreover, in the said conventional manufacturing method, since the laser is irradiated with respect to the resin substrate 50 which adhere | attached the adhesive bond layer 52 like FIG.9 (d), the unhardened adhesive bond layer 52 is irradiated with a laser beam. As a result of heat melting, the diameter of the via hole 53 of the adhesive layer 52 becomes larger than necessary. Such enlargement of the diameter, combined with the taper shape of the via hole 53, becomes a further obstacle to miniaturization.

さらに、レーザー照射によって除去された樹脂がビアホール53の周囲や配線パターン51aの面に付着する可能性があるので、それをデスミア処理又はプラズマ処理等で除去する必要がある。しかし、このようなスミアを除去する方法では、未硬化の接着剤層52も同時に除去されてしまう。そのため、スミアを適切に除去することができず、電気的信頼性を低下させる懸念がある。   Furthermore, since the resin removed by laser irradiation may adhere to the periphery of the via hole 53 or the surface of the wiring pattern 51a, it is necessary to remove it by desmearing or plasma processing. However, in such a method of removing smear, the uncured adhesive layer 52 is also removed at the same time. For this reason, there is a concern that smear cannot be appropriately removed and electrical reliability is lowered.

樹脂基板50のビアホール及び接着剤層52のビアホールに充填された導電ペースト54は、図10のように多層化した後で硬化される。しかし、これらビアホールに充填された導電ペーストは樹脂基板50や接着剤層52によって周囲が完全に取り囲まれており、外部に露出しない状態で硬化するため、導電ペースト54に含まれている溶剤が十分に発散されず残留する可能性がある。後の工程において、基板全体が加熱されたとき、残留した溶剤が膨張し、ビアと配線との接続信頼性を低下させる恐れがある。
特開平9−36551号公報
The conductive paste 54 filled in the via hole of the resin substrate 50 and the via hole of the adhesive layer 52 is cured after being multilayered as shown in FIG. However, since the conductive paste filled in these via holes is completely surrounded by the resin substrate 50 and the adhesive layer 52 and hardens without being exposed to the outside, the solvent contained in the conductive paste 54 is sufficient. There is a possibility of remaining without being emitted. In the subsequent process, when the entire substrate is heated, the remaining solvent expands, which may reduce the connection reliability between the via and the wiring.
JP-A-9-36551

本発明の好ましい実施形態の目的は、口径を必要以上に拡大させずにビアホールを加工でき、微細配線化が容易で、ビアと配線との接続信頼性を高めることができる配線基板の製造方法及び配線基板を提供することにある。   An object of a preferred embodiment of the present invention is to provide a method of manufacturing a wiring board that can process a via hole without enlarging the diameter more than necessary, can be easily miniaturized, and can improve the connection reliability between the via and the wiring. It is to provide a wiring board.

本発明に係る配線基板の製造方法は、導体パターンを有し、この導体パターンを底面とする有底の第1のビアホールが形成された硬化状態の第1の樹脂層を準備する第1の工程と、前記第1のビアホールに第1の樹脂層の表面より一部が突出した状態となるように第1の導電ペーストを充填し、当該導電ペーストを硬化させる第2の工程と、前記第1のビアホールに充填された第1の導電ペーストの突出部を研磨する第3の工程と、前記第1のビアホールに対応する位置に貫通した第2のビアホールが形成された未硬化状態の第2の樹脂層を準備する第4の工程と、前記第1のビアホールと前記第2のビアホールとが連続するように前記第1の樹脂層と前記第2の樹脂層とを積層する第5の工程と、前記第5の工程の後で、前記第2のビアホールに第2の導電ペーストを充填する第6の工程と、を備えるものである。 The method for manufacturing a wiring board according to the present invention includes a first step of preparing a cured first resin layer having a conductor pattern and having a bottomed first via hole having the conductor pattern as a bottom surface. A second step of filling the first via hole with the first conductive paste so that a part of the first via hole protrudes from the surface of the first resin layer, and curing the conductive paste; A third step of polishing the protruding portion of the first conductive paste filled in the via hole, and a second uncured state in which a second via hole penetrating in a position corresponding to the first via hole is formed A fourth step of preparing a resin layer, and a fifth step of laminating the first resin layer and the second resin layer so that the first via hole and the second via hole are continuous. , After the fifth step, the second via hole A sixth step of filling the second conductive paste le are those comprising a.

本発明に係る配線基板は、導体パターンを有し、この導体パターンを底面とする有底の第1のビアホールが形成された第1の樹脂層と、前記第1の樹脂層中に埋設され、かつ前記導体パターンに実装された回路部品と、前記第1のビアホールに充填硬化され、前記第1の樹脂層の上面に露出した表面が研磨された第1の導電ペーストと、上下に貫通した第2のビアホールが形成され、当該第2のビアホールの上端開口部は前記第1のビアホールの上端開口部より小径に形成され、前記第2のビアホールはその上端開口部の径が下端開口部の径よりも大きいテーパ穴であり、前記第2のビアホールの下端開口部が前記第1のビアホールの上端開口部と対応するように前記第1の樹脂層の上に積層され、かつ前記第1の樹脂層よりも薄肉である第2の樹脂層と、前記第2のビアホールに充填硬化され、前記第1の導電ペーストと電気的に接続された第2の導電ペーストと、前記第2のビアホールを覆うように第2の樹脂層上に形成され、前記第2の導電ペーストと電気的に接続された配線パターンと、を備えるものである。
The wiring board according to the present invention has a conductor pattern, a first resin layer having a bottomed first via hole with the conductor pattern as a bottom surface, and embedded in the first resin layer, And a circuit component mounted on the conductor pattern, a first conductive paste that is filled and cured in the first via hole, and the surface exposed on the upper surface of the first resin layer is polished, and a first conductive paste that penetrates vertically. 2 via holes are formed, the upper end opening of the second via hole is formed with a smaller diameter than the upper end opening of the first via hole, and the diameter of the upper end opening of the second via hole is the diameter of the lower end opening. a larger tapered bore than the lower end opening of the second via hole is laminated on the first resin layer so as to correspond to the upper end opening portion of the first via hole, and the first resin the first is thinner than the layer A second conductive paste filled and cured in the second via hole and electrically connected to the first conductive paste, and on the second resin layer so as to cover the second via hole And a wiring pattern electrically connected to the second conductive paste.

本発明にかかる配線基板の製造方法について説明する。まず第1の工程で、導体パターンを有し、この導体パターンを底面とする有底の第1のビアホールが形成された硬化状態の第1の樹脂層を準備する。このような第1の樹脂層を得るために、例えば導体パターンが形成されたコア基板の表面に未硬化樹脂層を圧着した後、当該樹脂層を硬化させることにより第1の樹脂層を形成してもよい。この第1の樹脂層に導体パターンを底面とする第1のビアホールを形成するが、その際レーザー加工を用いることができる。レーザー加工により導体パターンを底面とする第1のビアホールを形成した場合には、このビアホールは必然的にテーパ状になるが、第2の樹脂層を積層する前の第1の樹脂層に対してレーザー加工すればよいので、第1のビアホールの深さを比較的浅くでき、開口部の口径増大を抑制できる。レーザー照射によって除去された樹脂がビアホールの周囲や配線パターンの面に付着することがあるが、第1の樹脂層は硬化した樹脂板であるから、湿式のデスミア処理又は乾式のプラズマ処理等の公知の方法でスミアを簡単に除去することができる。   A method for manufacturing a wiring board according to the present invention will be described. First, in a first step, a cured first resin layer having a conductor pattern and having a bottomed first via hole having the conductor pattern as a bottom surface is prepared. In order to obtain such a first resin layer, for example, after bonding an uncured resin layer to the surface of the core substrate on which the conductor pattern is formed, the first resin layer is formed by curing the resin layer. May be. A first via hole having a conductor pattern as a bottom surface is formed in the first resin layer, and laser processing can be used at that time. When the first via hole having the conductor pattern as the bottom surface is formed by laser processing, the via hole inevitably becomes a taper shape, but the first resin layer before the second resin layer is laminated is formed. Since laser processing is sufficient, the depth of the first via hole can be made relatively shallow, and an increase in the diameter of the opening can be suppressed. The resin removed by laser irradiation may adhere to the periphery of the via hole or the surface of the wiring pattern, but the first resin layer is a cured resin plate, so that it is well known such as wet desmear treatment or dry plasma treatment The smear can be easily removed by this method.

次に、第1のビアホールに導電ペーストを充填し、当該導電ペーストを硬化させる。このとき、導電ペーストは外部に露出した状態で硬化されるので、導電ペーストに含まれる溶剤が容易に発散し、溶剤の残留による信頼性の低下を防止できる。導電ペーストを硬化させた後、硬化済みの第1の樹脂層に対して第2のビアホールを有する未硬化の第2の樹脂層を積層し、第2のビアホールに導電ペーストを充填して第1のビアホールに充填された硬化済みの導電ペーストと導通させる。このとき、硬化した導電ペーストの表面は樹脂リッチになりやすく、この導電ペーストに対して未硬化の導電ペーストを接触させると、両方の導電ペーストの界面で導通抵抗が高くなる可能性がある。しかし、本発明では、未硬化の導電ペーストを接触させる前に硬化済みの導電ペーストの表面を物理的に研磨しているため、樹脂リッチな表面層を除去して導電部分を表面に露出させることができ、導電ペーストの界面での導通抵抗を低くすることができる。   Next, the first via hole is filled with a conductive paste, and the conductive paste is cured. At this time, since the conductive paste is cured in a state of being exposed to the outside, the solvent contained in the conductive paste is easily diffused, and a decrease in reliability due to the remaining solvent can be prevented. After the conductive paste is cured, an uncured second resin layer having a second via hole is laminated on the cured first resin layer, and the second via hole is filled with the conductive paste to form the first paste. Conduction with the hardened conductive paste filled in the via hole. At this time, the surface of the cured conductive paste is likely to be resin-rich, and when an uncured conductive paste is brought into contact with this conductive paste, the conduction resistance may increase at the interface between both conductive pastes. However, in the present invention, since the surface of the cured conductive paste is physically polished before contacting the uncured conductive paste, the resin-rich surface layer is removed to expose the conductive portion on the surface. And the conduction resistance at the interface of the conductive paste can be lowered.

第2の樹脂層の第2のビアホールは、第1の樹脂層の第1のビアホールとは別個に形成されるので、両方のビアホールを同時に形成する場合のような口径拡大の影響を受けない。つまり、第1のビアホールの開口径がレーザー加工によって大きくなっても、第2のビアホールの口径は第1のビアホールの開口径とは別に小径とすることができ、微細配線化を実現できる。なお、第2のビアホールは貫通した穴であるため、レーザー加工に限らず、ドリル加工やパンチング加工等の他の方法で形成することもできる。未硬化の第2の樹脂層を第1の樹脂層に積層し、これらが密着した状態で第2のビアホールに導電ペーストを充填するので、導電ペーストが第1の樹脂層と第2の樹脂層との界面に流れ込むことがなく、信頼性の高い配線基板が得られる。   Since the second via hole of the second resin layer is formed separately from the first via hole of the first resin layer, the second via hole is not affected by the enlargement of the diameter as in the case of forming both via holes simultaneously. In other words, even if the opening diameter of the first via hole is increased by laser processing, the diameter of the second via hole can be made smaller than the opening diameter of the first via hole, and fine wiring can be realized. Since the second via hole is a through hole, the second via hole is not limited to laser processing, and can be formed by other methods such as drilling or punching. Since the uncured second resin layer is laminated on the first resin layer and the second via hole is filled with the conductive paste in a state where they are in close contact with each other, the conductive paste becomes the first resin layer and the second resin layer. Therefore, a highly reliable wiring board can be obtained.

導電ペーストを第1のビアホールに充填する際、第1の樹脂層の表面より一部が突出した状態とし、この導電ペーストの突出部を研磨するようにしてもよい。この場合は、導電ペーストの突出部だけを研磨すればよいので、研磨作業が簡単になる。導電ペーストを第1の樹脂層の表面より一部が突出した状態とするため、第1の樹脂層上に貫通孔を有するフィルムを積層し、第1の樹脂層の第1のビアホールおよびフィルムの貫通孔に同時に導電ペーストを充填し、その後、フィルムを剥離することによって導電ペーストを第1の樹脂層の表面より一部が突出した状態としてもよい。この場合には、樹脂リッチになる層よりも厚いフィルムを用いて突出部を形成することにより、突出部中に樹脂リッチな層が全て収まり、後の研磨工程によって導電材料を露出させるのが容易になる。   When filling the first via hole with the conductive paste, a part of the first resin layer may protrude from the surface, and the protruding portion of the conductive paste may be polished. In this case, since only the protruding portion of the conductive paste needs to be polished, the polishing operation is simplified. In order to make the conductive paste partly protrude from the surface of the first resin layer, a film having a through hole is laminated on the first resin layer, and the first via hole and the film of the first resin layer are laminated. The conductive paste may be filled with the conductive paste at the same time, and then the film may be peeled off so that the conductive paste partially protrudes from the surface of the first resin layer. In this case, by forming the protrusion using a film thicker than the resin-rich layer, the resin-rich layer can be entirely accommodated in the protrusion, and the conductive material can be easily exposed by a subsequent polishing process. become.

フィルムの貫通孔の口径を、第1のビアホールの開口径よりも大きくするのがよい。貫通孔の口径を大きくすることによって、第3の工程において研磨する際、第1のビアホールに充填された導電ペーストを損傷することなく、切削することができる。第3の工程において、導電ペーストの表面を研磨する方法として、バフ研磨を用いることができる。バフ研磨は研磨面に段差がある場合に適している。   The diameter of the through-hole of the film is preferably larger than the opening diameter of the first via hole. By enlarging the diameter of the through-hole, when polishing in the third step, the conductive paste filled in the first via hole can be cut without being damaged. In the third step, buffing can be used as a method for polishing the surface of the conductive paste. Buffing is suitable when there are steps on the polished surface.

第4の工程において、第2のビアホールの底部口径を、第1のビアホールの開口径よりも小さくするのがよい。第2のビアホールの口径を小さくすることによって、第2の樹脂層の上に形成される配線パターンをより微細に形成することが可能になる。また、第1のビアホールのピッチと第2のビアホールのピッチとが正確に対応している必要があるが、第2のビアホールの口径を第1のビアホールの開口径より小さくした場合には、多少のピッチずれを吸収できる。   In the fourth step, the bottom diameter of the second via hole is preferably made smaller than the opening diameter of the first via hole. By reducing the diameter of the second via hole, the wiring pattern formed on the second resin layer can be formed more finely. Further, the pitch of the first via hole and the pitch of the second via hole need to correspond accurately, but when the diameter of the second via hole is made smaller than the opening diameter of the first via hole, Can be absorbed.

第2の樹脂層の上に配線を形成する場合、未硬化状態の第2の樹脂層に対して金属箔を圧着し、当該金属箔を第2のビアホールに充填された未硬化の導電ペーストに接触させる第7の工程と、第2のビアホールに充填された導電ペーストおよび第2の樹脂層を同時に硬化させる第8の工程と、をさらに設けてもよい。これによって、金属箔が第2の樹脂層に固定されるとともに、金属箔と導電ペーストとが電気的に導通する。その後、金属箔をパターン形成してもよい。なお、金属箔を予めパターン形成した状態で第2の樹脂層に圧着してもよい。第2の樹脂層の上に形成された配線には、適宜回路部品を実装し、その上から樹脂層を形成することで、順次多層化することができる。また、未硬化の第2の樹脂層の上に金属箔を圧着する方法に代えて、下面に配線パターンが形成された基板を圧着して多層化してもよい。   When wiring is formed on the second resin layer, a metal foil is pressure-bonded to the uncured second resin layer, and the metal foil is applied to an uncured conductive paste filled in the second via hole. You may further provide the 7th process made to contact and the 8th process of hardening simultaneously the electrically conductive paste with which the 2nd via hole was filled, and the 2nd resin layer. Thus, the metal foil is fixed to the second resin layer, and the metal foil and the conductive paste are electrically connected. Thereafter, a metal foil may be patterned. In addition, you may crimp | bond to the 2nd resin layer in the state in which the metal foil was pattern-formed beforehand. The wiring formed on the second resin layer can be sequentially multilayered by appropriately mounting circuit components and forming a resin layer thereon. Further, instead of the method of pressure bonding the metal foil on the uncured second resin layer, a multilayer substrate may be formed by pressure bonding a substrate having a wiring pattern formed on the lower surface.

本発明における第1の樹脂層及び第2の樹脂層とは、エポキシ系、ポリイミド系、アクリレート系、フェノール系などの各種樹脂材料で構成されたものでもよいし、熱硬化性樹脂と無機フィラーとの混合物、炭素繊維やガラス繊維に樹脂を含浸させた複合物でもよい。   The first resin layer and the second resin layer in the present invention may be composed of various resin materials such as epoxy-based, polyimide-based, acrylate-based, phenol-based, etc., thermosetting resin and inorganic filler, Or a composite of carbon fiber or glass fiber impregnated with resin.

好ましい実施形態によれば、コア基板上に導体パターンを形成し、その導体パターン上に回路部品を実装し、その上から未硬化の第1の樹脂層を圧着して硬化させることにより、第1の樹脂層とコア基板とを一体化するとともに、第1の樹脂層の中に回路部品を埋設してもよい。さらに、キャリアの上に導体パターンを形成し、その導体パターン上に回路部品を実装し、その上から未硬化の第1の樹脂層を圧着して硬化させることにより、第1の樹脂層の中に回路部品を埋設した後、第1の樹脂層からキャリアを剥離してもよい。この場合には、第1の樹脂層の底面に導体パターンが露出することになる。   According to a preferred embodiment, a conductor pattern is formed on a core substrate, a circuit component is mounted on the conductor pattern, and an uncured first resin layer is pressure-bonded and cured from the first circuit layer. The resin layer and the core substrate may be integrated, and the circuit component may be embedded in the first resin layer. Furthermore, a conductor pattern is formed on the carrier, circuit components are mounted on the conductor pattern, and an uncured first resin layer is pressure-bonded and cured from above to form a first resin layer. After the circuit component is embedded in the carrier, the carrier may be peeled off from the first resin layer. In this case, the conductor pattern is exposed on the bottom surface of the first resin layer.

発明の好ましい実施形態の効果Effects of preferred embodiments of the invention

本発明に係る配線基板の製造方法によれば、第1の樹脂層の第1のビアホールに導電ペーストを充填し、硬化させる際、導電ペーストは外部に露出した状態で硬化されるので、導電ペーストに含まれる溶剤を除去しやすく、溶剤残留による信頼性の低下を防止できる。また、本発明では第1のビアホールに充填された硬化後の導電ペーストの表面を研磨して樹脂リッチな表面層を除去しているので、第1の樹脂層に対して未硬化の第2の樹脂層を積層し、第2のビアホールに導電ペーストを充填した際、両ビアホールの導電ペーストの界面での導通抵抗を低くすることができる。さらに、第2の樹脂層の第2のビアホールは、第1の樹脂層の第1のビアホールとは別個に形成されるので、第1のビアホールの開口径が大きくなっても、第2のビアホールの口径は第1のビアホールの開口径とは別に小径とすることができ、微細配線化を実現できる。第1のビアホールの加工時に発生するスミアは、第2の樹脂層を積層する前に除去できるので、公知の方法でスミアを簡単に除去でき、電気的信頼性の高い配線基板を得ることができる。   According to the method for manufacturing a wiring board according to the present invention, when the first via hole of the first resin layer is filled with the conductive paste and cured, the conductive paste is cured while being exposed to the outside. It is easy to remove the solvent contained in the solvent, and it is possible to prevent a decrease in reliability due to residual solvent. Further, in the present invention, since the surface of the cured conductive paste filled in the first via hole is polished to remove the resin-rich surface layer, the uncured second layer is removed from the first resin layer. When the resin layer is laminated and the second via hole is filled with the conductive paste, the conduction resistance at the interface of the conductive paste of both via holes can be lowered. Further, since the second via hole of the second resin layer is formed separately from the first via hole of the first resin layer, even if the opening diameter of the first via hole is increased, the second via hole is formed. In addition to the opening diameter of the first via hole, the diameter can be made smaller, and fine wiring can be realized. Since the smear generated during the processing of the first via hole can be removed before the second resin layer is laminated, the smear can be easily removed by a known method, and a wiring board having high electrical reliability can be obtained. .

本発明に係る配線基板によれば、第1の樹脂層の第1のビアホールに充填された第1の導電ペーストの表面を研磨し、樹脂リッチな表面層を除去しているので、第1の導電ペーストと第2の導電ペーストの界面での導通抵抗を低くすることができ、電気的信頼性の高い配線基板を得ることができる。また、第2の樹脂層に形成された第2のビアホールの上端開口径は、第1の樹脂層に形成された第1のビアホールの上端開口径より小径であるから、第1のビアホールの開口径が大きくなっても、第2の樹脂層の上面に形成される配線パターンの微細化を実現できる。   According to the wiring board according to the present invention, the surface of the first conductive paste filled in the first via hole of the first resin layer is polished to remove the resin-rich surface layer. The conduction resistance at the interface between the conductive paste and the second conductive paste can be reduced, and a wiring board with high electrical reliability can be obtained. In addition, since the upper end opening diameter of the second via hole formed in the second resin layer is smaller than the upper end opening diameter of the first via hole formed in the first resin layer, the opening of the first via hole is not performed. Even if the aperture is increased, the wiring pattern formed on the upper surface of the second resin layer can be miniaturized.

本発明にかかる配線基板の第1実施例の断面図である。It is sectional drawing of 1st Example of the wiring board concerning this invention. 図1の配線基板の製造工程の第1段階を示す図である。It is a figure which shows the 1st step of the manufacturing process of the wiring board of FIG. 図1の配線基板の製造工程の第2段階を示す図である。It is a figure which shows the 2nd step of the manufacturing process of the wiring board of FIG. 図1の配線基板の製造工程の最終段階を示す図である。It is a figure which shows the last step of the manufacturing process of the wiring board of FIG. 本発明にかかる配線基板の第2実施例の部分的な製造工程図である。It is a partial manufacturing process figure of 2nd Example of the wiring board concerning this invention. 本発明にかかる配線基板の第3実施例の部分的な製造工程図である。It is a partial manufacturing process figure of 3rd Example of the wiring board concerning this invention. 本発明にかかる配線基板を多層化した例の断面図である。It is sectional drawing of the example which multilayered the wiring board concerning this invention. 本発明にかかる配線基板の他の例の断面図である。It is sectional drawing of the other example of the wiring board concerning this invention. 従来の多層配線基板の製造工程の前半を示す図である。It is a figure which shows the first half of the manufacturing process of the conventional multilayer wiring board. 従来の多層配線基板の製造工程の後半を示す図である。It is a figure which shows the second half of the manufacturing process of the conventional multilayer wiring board. 従来の多層配線基板の構造を示す断面図である。It is sectional drawing which shows the structure of the conventional multilayer wiring board.

発明を実施するための形態BEST MODE FOR CARRYING OUT THE INVENTION

以下に、本発明の好ましい実施の形態を、実施例を参照して説明する。   Hereinafter, preferred embodiments of the present invention will be described with reference to examples.

図1は本発明にかかる配線基板の第1実施例の断面図である。本実施例の配線基板Aは、内部に回路部品を内蔵した部品内蔵基板として構成されている。   FIG. 1 is a sectional view of a first embodiment of a wiring board according to the present invention. The wiring board A of the present embodiment is configured as a component built-in board having circuit components built therein.

配線基板Aは、3層の樹脂層を積層したものである。最下層の樹脂層は、配線済みコア基板1(例えばプリント配線板)であり、その表面には回路部品を実装するための実装用ランド2aとビア用ランド2bとを有する導体パターン2が形成されている。なお、図示していないが、コア基板1の裏面又は内部にも適宜配線を設け、表面のランドとビアを介して導通させてもよい。実装用ランド2aには回路部品3がはんだ付けなどによって実装されている。図1では、回路部品3が2端子のチップ部品の例を示したが、多端子の電子部品(例えば集積回路)であってもよい。コア基板1としては、樹脂基板に限らず、例えばLTCC等のセラミック基板でもよい。   The wiring board A is obtained by laminating three resin layers. The lowermost resin layer is a wired core substrate 1 (for example, a printed wiring board), and a conductive pattern 2 having mounting lands 2a and via lands 2b for mounting circuit components is formed on the surface thereof. ing. Although not shown in the drawing, wiring may be provided as appropriate on the back surface or inside of the core substrate 1 so as to be electrically connected via the land and via on the surface. A circuit component 3 is mounted on the mounting land 2a by soldering or the like. Although FIG. 1 shows an example in which the circuit component 3 is a two-terminal chip component, it may be a multi-terminal electronic component (for example, an integrated circuit). The core substrate 1 is not limited to a resin substrate, and may be a ceramic substrate such as LTCC.

コア基板1の上には第1の樹脂層4が形成され、回路部品3は第1の樹脂層4の中に埋設されている。樹脂層4は、エポキシ樹脂やフェノール樹脂などの熱硬化性樹脂、熱硬化性樹脂に無機フィラーを混合した混合物、あるいはガラス繊維や炭素繊維に熱硬化性樹脂を含浸した複合材で構成されている。コア基板1のビア用ランド2bと対応する樹脂層4の位置には厚み方向に貫通するビアホール4aが形成され、このビアホール4aには導電ペースト5が充填・硬化されている。ビアホール4aはレーザー加工によって形成され、上方に向かって拡径するテーパ状の穴である。   A first resin layer 4 is formed on the core substrate 1, and the circuit component 3 is embedded in the first resin layer 4. The resin layer 4 is composed of a thermosetting resin such as an epoxy resin or a phenol resin, a mixture in which an inorganic filler is mixed with a thermosetting resin, or a composite material in which a glass fiber or carbon fiber is impregnated with a thermosetting resin. . A via hole 4a penetrating in the thickness direction is formed at a position of the resin layer 4 corresponding to the via land 2b of the core substrate 1, and the conductive paste 5 is filled and cured in the via hole 4a. The via hole 4a is a tapered hole that is formed by laser processing and expands in diameter upward.

第1の樹脂層4の上には、樹脂層4より薄肉な第2の樹脂層6が積層固定されている。第2の樹脂層6は第1の樹脂層4と同質の熱硬化性樹脂を使用するのが望ましい。第1の樹脂層4のビアホール4aと対応する第2の樹脂層6の位置には、上下に貫通するビアホール6aが形成され、このビアホール6aにも導電ペースト7が充填・硬化され、ビアホール4a内に充填された導電ペースト5と電気的に接続されている。第2の樹脂層6の上面には配線パターン8が形成されている。ここでは、配線パターン8は、ビアホール6aと対応する位置に形成された2つのビア用ランド8aと、1つの電極8bとで構成されているが、配線パターン形状は任意である。第2の樹脂層6の上面のビア用ランド8aと、コア基板1のビア用ランド2bとが、導電ペースト7、5を介して相互に電気的に接続されている。この例では、第1ビアホール4aだけでなく第2ビアホール6aも上方に向かって拡径するテーパ穴であるが、第2ビアホール6aは上端開口径と下端開口径が同径のストレートな穴でもよい。第2ビアホール6aの上端開口径D2は第1ビアホール4aの上端開口径D1より小さい。   A second resin layer 6 thinner than the resin layer 4 is laminated and fixed on the first resin layer 4. The second resin layer 6 is preferably made of the same thermosetting resin as the first resin layer 4. A via hole 6a penetrating vertically is formed at a position of the second resin layer 6 corresponding to the via hole 4a of the first resin layer 4, and the conductive paste 7 is filled and cured in the via hole 6a, so that the inside of the via hole 4a Is electrically connected to the conductive paste 5 filled therein. A wiring pattern 8 is formed on the upper surface of the second resin layer 6. Here, the wiring pattern 8 is composed of two via lands 8a formed at positions corresponding to the via holes 6a and one electrode 8b, but the wiring pattern shape is arbitrary. Via land 8 a on the upper surface of second resin layer 6 and via land 2 b of core substrate 1 are electrically connected to each other via conductive pastes 7 and 5. In this example, not only the first via hole 4a but also the second via hole 6a is a tapered hole whose diameter increases upward, but the second via hole 6a may be a straight hole having the same upper end opening diameter and lower end opening diameter. . The upper end opening diameter D2 of the second via hole 6a is smaller than the upper end opening diameter D1 of the first via hole 4a.

次に、前記構成よりなる配線基板Aの製造方法の一例を図2〜図4を参照して説明する。図2は製造工程の第1段階を示し、図3は製造工程の第2段階を示し、図4は製造工程の最終段階を示している。ここでは、子基板状態における配線基板Aの製造方法について説明するが、実際には集合基板状態で製造され、その後で子基板に分割される。   Next, an example of a method for manufacturing the wiring board A having the above configuration will be described with reference to FIGS. 2 shows the first stage of the manufacturing process, FIG. 3 shows the second stage of the manufacturing process, and FIG. 4 shows the final stage of the manufacturing process. Here, the manufacturing method of the wiring board A in the sub-board state will be described, but in actuality, it is manufactured in the collective board state and then divided into the sub-boards.

図2の(a)に示すように、上面に導体パターン2を形成したコア基板1を準備し、実装用ランド2aに回路部品3を実装する。コア基板1は公知のプリント配線技術により作成される。   As shown in FIG. 2A, the core substrate 1 having the conductor pattern 2 formed on the upper surface is prepared, and the circuit component 3 is mounted on the mounting land 2a. The core substrate 1 is created by a known printed wiring technique.

次に、図2の(b)のようにコア基板1の上に、部品高さよりも厚い未硬化の第1の樹脂層4を重ねて圧着する。第1の樹脂層4の厚みは、例えば400〜500μmである。未硬化とは、半硬化(例えばBステージ)状態あるいはそれより柔らかい状態のことをいう。樹脂層4を圧着すると、軟化した樹脂が回路部品3とコア基板1との隙間に入り込み、回路部品3は樹脂層4の中に埋設される。樹脂層4の圧着と同時または圧着後に加熱を行うことで、樹脂層4が硬化し、コア基板1と樹脂層4とが一体化される。埋設時の条件は例えば80〜140℃の温度で、1.0〜5.0MPaの圧力をかけるのがよい。さらに硬化時の条件は、160〜200℃程度の熱を加えるのがよい。これによって実装用ランド2aとビア用ランド2bを底面に有する第1の樹脂層4が形成される。   Next, as shown in FIG. 2B, the uncured first resin layer 4 thicker than the component height is stacked on the core substrate 1 and pressure-bonded. The thickness of the 1st resin layer 4 is 400-500 micrometers, for example. Uncured means a semi-cured (for example, B stage) state or a softer state. When the resin layer 4 is pressure-bonded, the softened resin enters the gap between the circuit component 3 and the core substrate 1, and the circuit component 3 is embedded in the resin layer 4. By heating at the same time as or after the pressure bonding of the resin layer 4, the resin layer 4 is cured and the core substrate 1 and the resin layer 4 are integrated. The embedding condition is, for example, a temperature of 80 to 140 ° C. and a pressure of 1.0 to 5.0 MPa is preferably applied. Furthermore, the conditions at the time of hardening are good to apply a heat | fever about 160-200 degreeC. As a result, the first resin layer 4 having the mounting land 2a and the via land 2b on the bottom surface is formed.

次に、図2の(c)のように硬化した樹脂層4の上方からレーザー光を照射して、ビア用ランド2bを底面とする有底のビアホール4aを加工する。レーザー加工時、レーザー光がビア用ランド2bに反射してビアホール4aの内壁を切削するため、ビアホール4aの形状が上方に向かって拡径するテーパ状となる。レーザー加工後、有底ビアホール4aの底面であるランド2b表面の洗浄のためデスミア処理を行う。デスミア処理は乾式、湿式のいずれの方法でもよい。   Next, as shown in FIG. 2C, laser light is irradiated from above the cured resin layer 4 to process the bottomed via hole 4a having the via land 2b as the bottom surface. At the time of laser processing, since the laser beam is reflected by the via land 2b and cuts the inner wall of the via hole 4a, the shape of the via hole 4a becomes a tapered shape whose diameter increases upward. After the laser processing, a desmear process is performed for cleaning the surface of the land 2b which is the bottom surface of the bottomed via hole 4a. The desmear treatment may be either dry or wet.

次に、図2の(d)のように、ビアホール4aと同位置に貫通孔10aを有した接着剤付きフィルム10を用意し、ラミネーターあるいはハンドで樹脂層4の上に貼り付ける。フィルム10としては例えばPETフィルムを使用できる。フィルム10の厚みは25〜100μm程度が望ましく、フィルム10に形成する貫通孔10aはビアホール4aの開口径と同等かそれよりも大きいものが望ましい。なお、図2の(c),(d)に代えて、硬化した樹脂層4の上にフィルム10を貼り付け、レーザー光を照射してビアホール4aと貫通孔10aとを同時に形成し、その後でデスミア処理を行ってもよい。   Next, as shown in FIG. 2 (d), a film 10 with an adhesive having a through hole 10a at the same position as the via hole 4a is prepared and affixed on the resin layer 4 with a laminator or a hand. For example, a PET film can be used as the film 10. The thickness of the film 10 is desirably about 25 to 100 μm, and the through hole 10a formed in the film 10 is desirably equal to or larger than the opening diameter of the via hole 4a. In place of (c) and (d) in FIG. 2, the film 10 is attached on the cured resin layer 4, and the via hole 4 a and the through hole 10 a are simultaneously formed by irradiating the laser beam. You may perform a desmear process.

次に、図2の(e)のように、樹脂層4の上面にフィルム10を貼り付けた状態で、印刷機11により導電ペースト5をビアホール4a及び貫通孔10aに一括充填し、硬化させる。導電ペースト5の硬化は160〜200℃程度の加熱によって行う。導電ペースト5の硬化は、外部に露出した状態で実施できるので、導電ペースト5に含まれる溶剤成分を確実に揮発させることができる。   Next, as shown in FIG. 2E, with the film 10 attached to the upper surface of the resin layer 4, the conductive paste 5 is filled into the via holes 4a and the through holes 10a by the printer 11 and cured. The conductive paste 5 is cured by heating at about 160 to 200 ° C. Since the hardening of the conductive paste 5 can be performed in a state exposed to the outside, the solvent component contained in the conductive paste 5 can be surely volatilized.

次に、図3の(a)のように、導電ペースト5が硬化した後、フィルム10を剥離すると、導電ペースト5の一部5aが樹脂層4の上面に突出した状態で形成される。導電ペースト5は樹脂中に導電性フィラーを含有したものであり、硬化するとその表面が樹脂リッチになるという傾向がある。このようにフィルム10を貼って突出部5aを作るのは、導電成分が少ない樹脂リッチな箇所を突起させることによって、後の研磨工程において樹脂層4を研磨しなくてもよいようにするためである。例えば400〜500μmの深さのビアホール4aに導電ペースト5を充填し、硬化させたとき、上部10〜30μmほどが樹脂リッチな層になると考えられる。そのため、樹脂リッチになる層よりも厚いフィルム10を用いて突出部5aを形成すれば、突出部5a中に樹脂リッチな層が全て収まり、後の研磨工程によって導電材料を露出させるのが容易になる。   Next, as shown in FIG. 3A, when the conductive paste 5 is cured and then the film 10 is peeled off, a part 5 a of the conductive paste 5 is formed in a state protruding from the upper surface of the resin layer 4. The conductive paste 5 contains a conductive filler in a resin, and when cured, the surface tends to be resin-rich. The projecting portion 5a is made by sticking the film 10 in this manner in order to prevent the resin layer 4 from being polished in the subsequent polishing step by projecting a resin-rich portion having a small conductive component. is there. For example, when the conductive paste 5 is filled in the via hole 4a having a depth of 400 to 500 [mu] m and cured, the upper 10 to 30 [mu] m is considered to be a resin-rich layer. Therefore, if the protruding portion 5a is formed using the film 10 thicker than the resin-rich layer, the resin-rich layer can be entirely accommodated in the protruding portion 5a, and the conductive material can be easily exposed by a subsequent polishing process. Become.

次に、図3の(b)のように、樹脂層4の上面に突起状に突出した導電ペースト5の突出部5aを物理研磨によって除去し、樹脂層4と導電ペースト5の天面とが同一平面状になるようにする。研磨は、例えば#200〜#600程度のバフ12によって行うことができる。樹脂リッチな表層の突出部5aを研磨することにより、導電部分が導電ペースト5の表面に露出するようになる。   Next, as shown in FIG. 3B, the protruding portion 5a of the conductive paste 5 protruding in a protruding shape on the upper surface of the resin layer 4 is removed by physical polishing, and the resin layer 4 and the top surface of the conductive paste 5 are separated. Make it coplanar. Polishing can be performed with a buff 12 of about # 200 to # 600, for example. By polishing the protruding portion 5 a of the resin rich surface layer, the conductive portion is exposed on the surface of the conductive paste 5.

次に、図3の(c)のように、樹脂層4の上面にビアホール4aと同一位置にビアホール6aと貫通孔13aを有する保護フィルム13付きの未硬化の樹脂層6を用意し、ピンラミネーションによって位置合わせした状態で、プレス機で樹脂層6を樹脂層4上に圧着する。プレス条件は50〜120℃程度の温度と、0.1〜5.0MPa程度の圧力をかけて行う。保護フィルム13の厚みは12.5〜50μm程度が望ましい。樹脂層6としては、厚みが10〜50μmの薄層の半硬化樹脂シートを用いることができる。ビアホール6a及び貫通孔13aは、レーザー加工に限らず、パンチングやドリル加工等、公知の方法で加工できる。ビアホール6aは、ビアホール4aの開口部の口径より小さな口径を有する穴とすることができる。そのため、ビアホール6aをその上に形成されるビア用ランド8aに対応して狭ピッチで形成することができる。なお、図3の(c)においては、ビアホール6aの形状もテーパ状として描いてあるが、ストレートな形状であっても良いことは言うまでもない。   Next, as shown in FIG. 3C, an uncured resin layer 6 with a protective film 13 having a via hole 6a and a through hole 13a at the same position as the via hole 4a on the upper surface of the resin layer 4 is prepared, and pin lamination is performed. The resin layer 6 is pressure-bonded onto the resin layer 4 with a press machine in a state where the positions are aligned. The pressing conditions are performed by applying a temperature of about 50 to 120 ° C. and a pressure of about 0.1 to 5.0 MPa. The thickness of the protective film 13 is desirably about 12.5 to 50 μm. As the resin layer 6, a thin semi-cured resin sheet having a thickness of 10 to 50 μm can be used. The via hole 6a and the through hole 13a are not limited to laser processing, and can be processed by a known method such as punching or drilling. The via hole 6a can be a hole having a smaller diameter than the diameter of the opening of the via hole 4a. Therefore, the via holes 6a can be formed with a narrow pitch corresponding to the via lands 8a formed thereon. In FIG. 3C, the shape of the via hole 6a is also drawn as a taper shape, but it goes without saying that it may be a straight shape.

次に、図3の(d)のように、図示しない印刷機により導電ペースト7をビアホール6a及び貫通孔13aに充填した後、保護フィルム13を剥離する。これによって、樹脂層6の表面に導電ペースト7が保護フィルム13の厚み分だけ突出した状態で形成される。この時点では、樹脂層6及び導電ペースト7は共に未硬化状態である。   Next, as shown in FIG. 3D, the conductive paste 7 is filled into the via hole 6a and the through hole 13a by a printing machine (not shown), and then the protective film 13 is peeled off. As a result, the conductive paste 7 is formed on the surface of the resin layer 6 so as to protrude by the thickness of the protective film 13. At this time, both the resin layer 6 and the conductive paste 7 are in an uncured state.

次に、図4の(a)のように、樹脂層6の剥離面に銅箔8をプレス機により圧着する。プレス条件は50〜120℃程度の温度と、0.1〜5.0MPa程度の圧力をかけて行う。これにより、銅箔8と樹脂層6とが密着すると共に、銅箔8と導電ペースト7とが密着する。その後、160〜200℃の加熱を行うことで樹脂層6と導電ペースト7の一括硬化を行う。導電ペースト7が樹脂層6の表面に突出している場合、銅箔8を圧着することによりビアホール6a内の導電ペースト7の密度が高まり、導電ペースト7自体の導電性が向上すると共に、導電ペースト5との接続信頼性が向上する。   Next, as shown in FIG. 4A, the copper foil 8 is pressure-bonded to the release surface of the resin layer 6 by a press machine. The pressing conditions are performed by applying a temperature of about 50 to 120 ° C. and a pressure of about 0.1 to 5.0 MPa. Thereby, while the copper foil 8 and the resin layer 6 adhere, the copper foil 8 and the electrically conductive paste 7 adhere. Thereafter, the resin layer 6 and the conductive paste 7 are collectively cured by heating at 160 to 200 ° C. When the conductive paste 7 protrudes from the surface of the resin layer 6, the density of the conductive paste 7 in the via hole 6 a is increased by crimping the copper foil 8, the conductivity of the conductive paste 7 itself is improved, and the conductive paste 5 Connection reliability is improved.

最後に、図4の(b)のように、銅箔8を例えばフォトリソ技術であるサブトラクティブ法によってパターン形成(8a,8b)することにより、配線基板Aを完成する。   Finally, as shown in FIG. 4B, the wiring board A is completed by patterning (8a, 8b) the copper foil 8 by, for example, a subtractive method that is a photolithographic technique.

上記のように、立体配線に導電ペースト、銅箔を用いることで、代表的な配線方法であるめっき配線などに比べウェット処理が少ないこと、めっき設備などの規模の大きな設備を必要としないこと、永久穴埋め工程レスで形成可能なため、工数が減ることなど、工程の簡略化を実現することができる。硬化済み樹脂層4と未硬化樹脂層6とを用い、個別にビアホール4a,6aを作成することでビア径を個別に設定可能としてあるため、表面側にあたる未硬化樹脂層6のビア径を小さくすることで、表面配線パターン8の微細化を可能とすることができる。さらに、硬化した導電ペースト5の表面は樹脂リッチになりやすく、この導電ペースト5に対して未硬化の導電ペースト7を接触させると、両方の導電ペーストの界面で導通抵抗が高くなる可能性があるが、未硬化の導電ペースト7を接触させる前に硬化済みの導電ペースト5の表面を物理的に研磨しているため、樹脂リッチな表面層を除去して導電部分を表面に露出させることができ、導電ペースト5,7の界面での導通抵抗を低くすることができる。そのため、ビアにおける導通信頼性を向上させることができる。   As mentioned above, by using conductive paste and copper foil for three-dimensional wiring, less wet processing compared to plating wiring etc. which is a representative wiring method, that large scale equipment such as plating equipment is not required, Since it can be formed without a permanent hole filling process, the process can be simplified, for example, the number of steps can be reduced. Since the via diameter can be individually set by using the cured resin layer 4 and the uncured resin layer 6 and creating the via holes 4a and 6a individually, the via diameter of the uncured resin layer 6 corresponding to the surface side is reduced. By doing so, the surface wiring pattern 8 can be miniaturized. Furthermore, the surface of the cured conductive paste 5 tends to be resin-rich, and when the uncured conductive paste 7 is brought into contact with the conductive paste 5, there is a possibility that the conduction resistance becomes high at the interface between both conductive pastes. However, since the surface of the cured conductive paste 5 is physically polished before contacting the uncured conductive paste 7, the resin-rich surface layer can be removed to expose the conductive portion on the surface. The conduction resistance at the interface between the conductive pastes 5 and 7 can be lowered. Therefore, the conduction reliability in the via can be improved.

図5は配線基板Aの製造方法の第2実施例を示す。第1実施例との対応部分には同一符号を付して重複説明を省略する。第1実施例では、銅箔8を第2の樹脂層6に貼り付けた後でパターン化したが、この実施例では、配線パターンが予め形成されたキャリア付き銅箔を用いる工法である。配線の位置合わせはピンラミネーション方式を用いる。   FIG. 5 shows a second embodiment of the method of manufacturing the wiring board A. Portions corresponding to those of the first embodiment are denoted by the same reference numerals, and redundant description is omitted. In the first embodiment, the copper foil 8 is patterned after being attached to the second resin layer 6. However, in this embodiment, the method uses a copper foil with a carrier in which a wiring pattern is formed in advance. The pin lamination method is used for the alignment of the wiring.

図5の(a)は、銅箔8の背面にキャリア20を貼り付けた状態を示す。この銅箔8を図5の(b)のようにパターン形成し、図5の(c)のようにパターン形成した銅箔8を未硬化の第2の樹脂層6に圧着し、硬化させる。未硬化の第2の樹脂層6とは、例えば図3の(d)の段階の樹脂層6である。この場合は、銅箔8のパターン形成工程を樹脂層4,6の上で実施する必要がないので、樹脂層4,6に対してウェット処理を行わずに済み、樹脂層4,5への吸湿などの影響を抑制することができる。   FIG. 5A shows a state in which the carrier 20 is attached to the back surface of the copper foil 8. The copper foil 8 is patterned as shown in FIG. 5B, and the copper foil 8 patterned as shown in FIG. 5C is pressed onto the uncured second resin layer 6 and cured. The uncured second resin layer 6 is, for example, the resin layer 6 at the stage of (d) in FIG. In this case, since it is not necessary to carry out the pattern formation process of the copper foil 8 on the resin layers 4 and 6, it is not necessary to perform the wet treatment on the resin layers 4 and 6; The influence of moisture absorption etc. can be suppressed.

図6は配線基板Aの製造方法の第3実施例を示す。第1実施例との対応部分には同一符号を付して重複説明を省略する。第1実施例と硬化済み樹脂層4の形成(図3の(b))までは同一であるが、この樹脂層4に未硬化の樹脂層6を圧着するのではなく、銅箔8に未硬化の樹脂層6を圧着し、導電ペースト7の充填を行い、その後、硬化済み樹脂層4に圧着する方法である。   FIG. 6 shows a third embodiment of the method of manufacturing the wiring board A. Portions corresponding to those of the first embodiment are denoted by the same reference numerals, and redundant description is omitted. The process up to the formation of the cured resin layer 4 (FIG. 3B) is the same as in the first embodiment, but the uncured resin layer 6 is not pressure-bonded to the resin layer 4, but is not applied to the copper foil 8. In this method, the cured resin layer 6 is pressure-bonded and the conductive paste 7 is filled, and then the resin layer 4 is pressure-bonded.

図6の(a)は、ビアホール6aと貫通孔13aを有した保護フィルム13付きの未硬化の樹脂層6に対し、銅箔8を圧着する。次に、図6の(b)のように、印刷機21により保護フィルム13上から導電ペースト7をビアホール6aと貫通孔13aに充填する。次に、図6の(c)のように、保護フィルム13を剥離し、第2の樹脂層6の表面から導電ペースト7が一部突出した状態とする。この時点では、樹脂層6及び導電ペースト7は共に未硬化状態である。次に、図6の(d)のように、導電ペースト7が突出した面を硬化済みの第1の樹脂層4に対して圧着する。第1の樹脂層4は、図3の(b)で示すように導電ペースト5の表面を物理研磨したものである。この際、圧着時のビアの位置合わせはピンラミネーション方式を用いる。その後で、銅箔8をパターン形成すればよい。   6A, the copper foil 8 is pressure-bonded to the uncured resin layer 6 with the protective film 13 having the via hole 6a and the through hole 13a. Next, as shown in FIG. 6B, the conductive paste 7 is filled into the via holes 6 a and the through holes 13 a from the protective film 13 by the printing machine 21. Next, as shown in FIG. 6C, the protective film 13 is peeled off, and the conductive paste 7 partially protrudes from the surface of the second resin layer 6. At this time, both the resin layer 6 and the conductive paste 7 are in an uncured state. Next, as shown in FIG. 6D, the surface from which the conductive paste 7 protrudes is pressure-bonded to the cured first resin layer 4. The first resin layer 4 is obtained by physically polishing the surface of the conductive paste 5 as shown in FIG. At this time, a pin lamination method is used for alignment of the vias at the time of crimping. Thereafter, the copper foil 8 may be patterned.

この方法の場合、ペースト充填プロセスを硬化済みの樹脂層4と未硬化の樹脂層6とに分離できるため、工程の効率化が図れるという利点がある。なお、銅箔8のパターン形成を、図5と同様に樹脂層6に圧着する前の段階(銅箔をキャリアに貼り付けた状態)で実施しておくこともできる。   In this method, since the paste filling process can be separated into the cured resin layer 4 and the uncured resin layer 6, there is an advantage that the process efficiency can be improved. In addition, pattern formation of the copper foil 8 can also be implemented in the stage (state which stuck the copper foil on the carrier) before crimping | bonding to the resin layer 6 similarly to FIG.

図7は、上記のように製造された配線基板Aを用いて多層配線基板を構成した一例を示す。一方のランド8aと電極8bとの間に回路部品15を実装し、その上に第3の樹脂層16を形成して回路部品15を樹脂層16の中に埋設する。その上に第4の樹脂層17を形成し、その上に配線18を形成する。この場合は、第1実施例の配線基板Aがコア基板に相当し、第3の樹脂層16が第1の樹脂層に相当し、第4の樹脂層17が第2の樹脂層に相当する。一方のビア用ランド8a上には、樹脂層16のビアホール16aが対応しており、ビアホール16aに充填された導電ペースト19とビア用ランド8aとが導通している。さらに、導電ペースト19の上には樹脂層17のビアホール17aが対応しており、このビアホール17aに充填された導電ペースト20とその上のビア用ランド18aとが接続されている。このようにして、順次多層化することができる。   FIG. 7 shows an example in which a multilayer wiring board is configured using the wiring board A manufactured as described above. The circuit component 15 is mounted between one land 8a and the electrode 8b, the third resin layer 16 is formed thereon, and the circuit component 15 is embedded in the resin layer 16. A fourth resin layer 17 is formed thereon, and a wiring 18 is formed thereon. In this case, the wiring board A of the first embodiment corresponds to the core substrate, the third resin layer 16 corresponds to the first resin layer, and the fourth resin layer 17 corresponds to the second resin layer. . On one via land 8a, the via hole 16a of the resin layer 16 corresponds, and the conductive paste 19 filled in the via hole 16a and the via land 8a are electrically connected. Further, a via hole 17a of the resin layer 17 corresponds to the conductive paste 19, and the conductive paste 20 filled in the via hole 17a is connected to the via land 18a thereon. In this way, multiple layers can be sequentially formed.

図8は配線基板の他の例を示す。この配線基板Bは、図1の配線基板Aにおけるコア基板1を省略して、第1の樹脂層4の下面に実装用ランド2aとビア用ランド2bを直接形成したものである。この場合の実装用ランド2aとビア用ランド2bの形成方法は、例えばキャリアの上に実装用ランド2aとビア用ランド2bとを形成しておき、その上に樹脂層4を形成した後で、キャリアを樹脂層4から剥離すればよい。このような配線基板Bを図4の(a)における銅箔に代えて未硬化の樹脂層6の上に積層することにより、多層配線基板を構成することもできる。この例でも、第2ビアホール6aは上方に向かって拡径するテーパ穴であるが、上端の口径と下端の口径が同径のストレートな穴でもよい。第2ビアホール6aの上端開口径D2は第1ビアホール4aの上端開口径D1より小さいので、導電ペースト7の上面に形成されるビア用ランド8aを小型化でき、導体パターン8を微細配線化できる。   FIG. 8 shows another example of the wiring board. In this wiring board B, the core substrate 1 in the wiring board A of FIG. 1 is omitted, and the mounting land 2a and the via land 2b are directly formed on the lower surface of the first resin layer 4. In this case, the mounting land 2a and the via land 2b are formed by, for example, forming the mounting land 2a and the via land 2b on the carrier and forming the resin layer 4 on the mounting land 2a. The carrier may be peeled off from the resin layer 4. A multilayer wiring board can also be configured by stacking such a wiring board B on the uncured resin layer 6 instead of the copper foil in FIG. Also in this example, the second via hole 6a is a tapered hole whose diameter increases upward, but may be a straight hole having the same diameter at the upper end and the same diameter at the lower end. Since the upper end opening diameter D2 of the second via hole 6a is smaller than the upper end opening diameter D1 of the first via hole 4a, the via land 8a formed on the upper surface of the conductive paste 7 can be miniaturized and the conductor pattern 8 can be miniaturized.

符号の説明Explanation of symbols

A,B 配線基板
1 コア基板
2 導体パターン
2a 実装用ランド
2b ビア用ランド
3 回路部品
4 樹脂層(第1の樹脂層)
4a ビアホール
5 導電ペースト
6 接着層(第2の樹脂層)
6a ビアホール
7 導電ペースト
8 配線パターン(金属箔)
8a ビア用ランド
8b 電極
A, B Wiring board 1 Core board 2 Conductor pattern 2a Mounting land 2b Via land 3 Circuit component 4 Resin layer (first resin layer)
4a Via hole 5 Conductive paste 6 Adhesive layer (second resin layer)
6a Via hole 7 Conductive paste 8 Wiring pattern (metal foil)
8a Via land 8b Electrode

Claims (9)

導体パターンを有し、この導体パターンを底面とする有底の第1のビアホールが形成された硬化状態の第1の樹脂層を準備する第1の工程と、
前記第1のビアホールに第1の樹脂層の表面より一部が突出した状態となるように第1の導電ペーストを充填し、当該導電ペーストを硬化させる第2の工程と、
前記第1のビアホールに充填された第1の導電ペーストの突出部を研磨する第3の工程と、
前記第1のビアホールに対応する位置に貫通した第2のビアホールが形成された未硬化状態の第2の樹脂層を準備する第4の工程と、
前記第1のビアホールと前記第2のビアホールとが連続するように前記第1の樹脂層と前記第2の樹脂層とを積層する第5の工程と、
前記第5の工程の後で、前記第2のビアホールに第2の導電ペーストを充填する第6の工程と、を備える配線基板の製造方法。
A first step of preparing a cured first resin layer having a conductor pattern and having a bottomed first via hole having the conductor pattern as a bottom surface;
A second step of filling the first via hole with the first conductive paste so that a part of the first via hole protrudes from the surface of the first resin layer, and curing the conductive paste;
A third step of polishing the protruding portion of the first conductive paste filled in the first via hole;
A fourth step of preparing an uncured second resin layer in which a second via hole penetrating in a position corresponding to the first via hole is formed;
A fifth step of laminating the first resin layer and the second resin layer so that the first via hole and the second via hole are continuous;
And a sixth step of filling the second via hole with a second conductive paste after the fifth step.
前記第2の工程において、前記第1の樹脂層上に貫通孔を有するフィルムを積層し、前記第1の樹脂層の第1のビアホールおよび前記フィルムの貫通孔に同時に第1の導電ペーストを充填し、その後、前記フィルムを剥離することによって前記第1の導電ペーストを第1の樹脂層の表面より一部が突出した状態とし、
前記第3の工程において、前記第1の導電ペーストの突出部を研磨することを特徴とする請求項に記載の配線基板の製造方法。
In the second step, a film having a through hole is laminated on the first resin layer, and the first conductive paste is simultaneously filled in the first via hole of the first resin layer and the through hole of the film. Then, by peeling the film, the first conductive paste is in a state in which a part protrudes from the surface of the first resin layer,
The method for manufacturing a wiring board according to claim 1 , wherein in the third step, the protruding portion of the first conductive paste is polished.
前記フィルムの貫通孔の口径は、前記第1のビアホールの開口径よりも大きいことを特徴とする請求項に記載の配線基板の製造方法。The method for manufacturing a wiring board according to claim 2 , wherein a diameter of the through hole of the film is larger than an opening diameter of the first via hole. 前記第3の工程において、バフ研磨によって前記第1の導電ペーストの表面を研磨することを特徴とする請求項1ないしのいずれか1項に記載の配線基板の製造方法。Wherein in the third step, the manufacturing method of the wiring substrate according to any one of claims 1 to 3, characterized in that polishing the surface of the first conductive paste by buffing. 前記第4の工程において、前記第2のビアホールの底部口径は、前記第1のビアホールの開口径よりも小さいことを特徴とする請求項1ないしのいずれか1項に記載の配線基板の製造方法。In the fourth step, the bottom diameter of the second via hole, manufacturing of the wiring board according to any one of claims 1 to 4, wherein the smaller than the opening diameter of the first via hole Method. 未硬化状態の前記第2の樹脂層に対して金属箔を圧着し、当該金属箔を前記第2のビアホールに充填された未硬化の第2の導電ペーストに接触させる第7の工程と、前記第2のビアホールに充填された第2の導電ペーストおよび前記第2の樹脂層を同時に硬化させる第8の工程と、をさらに備える請求項1乃至5のいずれか1項に記載の配線基板の製造方法。  A seventh step of pressing a metal foil against the uncured second resin layer and bringing the metal foil into contact with an uncured second conductive paste filled in the second via hole; The manufacturing of the wiring board according to any one of claims 1 to 5, further comprising an eighth step of simultaneously curing the second conductive paste filled in the second via hole and the second resin layer. Method. 前記金属箔は、第8の工程の終了後、パターン化されることを特徴とする請求項に記載の配線基板の製造方法。The method for manufacturing a wiring board according to claim 6 , wherein the metal foil is patterned after completion of the eighth step. 前記第7の工程において、前記金属箔はキャリアに貼設した状態で予めパターン化され、このパターン化された金属箔が前記第2の樹脂層に圧着され、
前記第8の工程の終了後に前記キャリアを剥離することを特徴とする請求項に記載の配線基板の製造方法。
In the seventh step, the metal foil is pre-patterned in a state of being stuck on a carrier, and the patterned metal foil is pressure-bonded to the second resin layer,
The method for manufacturing a wiring board according to claim 6 , wherein the carrier is peeled after the eighth step is finished.
導体パターンを有し、この導体パターンを底面とする有底の第1のビアホールが形成された第1の樹脂層と、
前記第1の樹脂層中に埋設され、かつ前記導体パターンに実装された回路部品と、
前記第1のビアホールに充填硬化され、前記第1の樹脂層の上面に露出した表面が研磨された第1の導電ペーストと、
上下に貫通した第2のビアホールが形成され、当該第2のビアホールの上端開口部は前記第1のビアホールの上端開口部より小径に形成され、前記第2のビアホールはその上端開口部の径が下端開口部の径よりも大きいテーパ穴であり、前記第2のビアホールの下端開口部が前記第1のビアホールの上端開口部と対応するように前記第1の樹脂層の上に積層され、かつ前記第1の樹脂層よりも薄肉である第2の樹脂層と、
前記第2のビアホールに充填硬化され、前記第1の導電ペーストと電気的に接続された第2の導電ペーストと、
前記第2のビアホールを覆うように第2の樹脂層上に形成され、前記第2の導電ペーストと電気的に接続された配線パターンと、を備える配線基板。
A first resin layer having a conductor pattern and having a bottomed first via hole having the conductor pattern as a bottom surface;
A circuit component embedded in the first resin layer and mounted on the conductor pattern;
A first conductive paste that is filled and cured in the first via hole and the surface exposed on the upper surface of the first resin layer is polished;
A second via hole penetrating vertically is formed, the upper end opening of the second via hole is formed with a smaller diameter than the upper end opening of the first via hole, and the diameter of the upper end opening of the second via hole is smaller. A tapered hole larger than the diameter of the lower end opening, and is laminated on the first resin layer so that the lower end opening of the second via hole corresponds to the upper end opening of the first via hole; and A second resin layer that is thinner than the first resin layer;
A second conductive paste filled and cured in the second via hole and electrically connected to the first conductive paste;
A wiring board comprising: a wiring pattern formed on the second resin layer so as to cover the second via hole, and electrically connected to the second conductive paste.
JP2010505686A 2008-03-26 2009-03-24 Wiring board manufacturing method and wiring board Active JP4748281B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010505686A JP4748281B2 (en) 2008-03-26 2009-03-24 Wiring board manufacturing method and wiring board

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2008080227 2008-03-26
JP2008080227 2008-03-26
PCT/JP2009/055846 WO2009119600A1 (en) 2008-03-26 2009-03-24 Method for manufacturing wiring board and wiring board
JP2010505686A JP4748281B2 (en) 2008-03-26 2009-03-24 Wiring board manufacturing method and wiring board

Publications (2)

Publication Number Publication Date
JPWO2009119600A1 JPWO2009119600A1 (en) 2011-07-28
JP4748281B2 true JP4748281B2 (en) 2011-08-17

Family

ID=41113792

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010505686A Active JP4748281B2 (en) 2008-03-26 2009-03-24 Wiring board manufacturing method and wiring board

Country Status (2)

Country Link
JP (1) JP4748281B2 (en)
WO (1) WO2009119600A1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012005236A1 (en) * 2010-07-06 2012-01-12 株式会社フジクラ Laminated wiring board and manufacturing method for same
JP5776174B2 (en) * 2010-12-15 2015-09-09 富士通株式会社 Manufacturing method of electronic component built-in substrate

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002111201A (en) * 2000-10-03 2002-04-12 Ibiden Co Ltd Method of manufacturing printed board
JP2003124380A (en) * 2001-10-15 2003-04-25 Matsushita Electric Ind Co Ltd Module with incorporated electronic component and production method therefor
JP2003218519A (en) * 2002-01-18 2003-07-31 Fujitsu Ltd Printed board and its manufacturing method
JP2005064446A (en) * 2003-07-25 2005-03-10 Dainippon Printing Co Ltd Method of manufacturing laminating module
JP2007081409A (en) * 2005-09-15 2007-03-29 Samsung Electro-Mechanics Co Ltd Printed circuit board having fine pattern and method for manufacturing the same
JP2007281336A (en) * 2006-04-11 2007-10-25 Fujikura Ltd Method of manufacturing double sided printed wiring board and multilayer printed wiring board

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5454161A (en) * 1993-04-29 1995-10-03 Fujitsu Limited Through hole interconnect substrate fabrication process
JP2000124581A (en) * 1998-10-20 2000-04-28 Yotaro Hatamura Forming method of wiring pattern and manufacture of laminated wiring board
JP2006339365A (en) * 2005-06-01 2006-12-14 Mitsui Mining & Smelting Co Ltd Wiring board, its manufacturing method, manufacturing method of multilayer laminated wiring board and forming method of via hole

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002111201A (en) * 2000-10-03 2002-04-12 Ibiden Co Ltd Method of manufacturing printed board
JP2003124380A (en) * 2001-10-15 2003-04-25 Matsushita Electric Ind Co Ltd Module with incorporated electronic component and production method therefor
JP2003218519A (en) * 2002-01-18 2003-07-31 Fujitsu Ltd Printed board and its manufacturing method
JP2005064446A (en) * 2003-07-25 2005-03-10 Dainippon Printing Co Ltd Method of manufacturing laminating module
JP2007081409A (en) * 2005-09-15 2007-03-29 Samsung Electro-Mechanics Co Ltd Printed circuit board having fine pattern and method for manufacturing the same
JP2007281336A (en) * 2006-04-11 2007-10-25 Fujikura Ltd Method of manufacturing double sided printed wiring board and multilayer printed wiring board

Also Published As

Publication number Publication date
WO2009119600A1 (en) 2009-10-01
JPWO2009119600A1 (en) 2011-07-28

Similar Documents

Publication Publication Date Title
JP4434315B2 (en) Manufacturing method of multilayer wiring board
JP4792749B2 (en) Manufacturing method of printed wiring board with built-in electronic components
KR101025524B1 (en) Circuit board and method of producing the same
KR101056718B1 (en) Method of manufacturing a substrate
JP2006210524A (en) Multilayered circuit board and its manufacturing method
KR20120031307A (en) Multiple resin-layered substrate and method of manufacture of multiple resin-layered substrate
JP5302920B2 (en) Manufacturing method of multilayer wiring board
JP2008300819A (en) Printed circuit board and method for manufacturing the same
JP2004063583A (en) Semiconductor device and manufacturing method therefor
JP4939519B2 (en) Multilayer circuit board manufacturing method
JP4748281B2 (en) Wiring board manufacturing method and wiring board
JP2004288989A (en) Multilayer printed circuit board and method for producing the same
JP6058321B2 (en) Wiring board manufacturing method
JP2019121766A (en) Printed wiring board and manufacturing method thereof
KR101580472B1 (en) Method for manufacturing a circuit board
JP3933822B2 (en) Printed wiring board and manufacturing method thereof
JP3645780B2 (en) Build-up multilayer printed wiring board and manufacturing method thereof
JP4541187B2 (en) Manufacturing method of printed wiring board with built-in membrane element, printed wiring board with built-in film element
JP6016017B2 (en) Manufacturing method of printed wiring board with adhesive sheet and manufacturing method of bonded printed wiring board using the same
JP2012023100A (en) Wiring board equipped with buried component, and method of manufacturing wiring board equipped with buried component
JP2018157090A (en) Printed wiring board and manufacturing method thereof
JP3855670B2 (en) Multilayer circuit board manufacturing method
JP4803919B2 (en) Manufacturing method of multilayer wiring board
JP3973654B2 (en) Method for manufacturing printed wiring board
JP2004228322A (en) Method for manufacturing multilayer flexible wiring board

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110419

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110502

R150 Certificate of patent or registration of utility model

Ref document number: 4748281

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140527

Year of fee payment: 3