JP4720907B2 - 誘電体フィルタ、チップ素子、およびチップ素子製造方法 - Google Patents

Description

この発明は複数の共振線路と接地電極とを誘電体基板に設けて構成される誘電体フィルタ、その誘電体フィルタを備えるチップ素子、および、そのチップ素子製造方法に関する。

誘電体基板に複数の共振器を形成し、共振器間の結合を利用して所望のフィルタ特性を得た誘電体フィルタが複数考案されている。

図１に特許文献１に開示された誘電体フィルタの構成を示す。誘電体フィルタ１０１は、３つの共振器を利用した３段フィルタである。３つの共振器それぞれは誘電体基板の同一主面に設けられた線路１０２，１０３Ａ，１０３Ｂにより構成されている。線路１０２はＵ字型に湾曲した形状であり、両端開放されている。線路１０３Ａ，１０３Ｂは一端が接地電極１０５に接続されたＩ字型形状であり、他端が開放されている。この線路１０３Ａ，１０３Ｂには、入出力伝送線路１０４Ａ，１０４Ｂがそれぞれ接続されている。

この構成では、フィルタ特性のうち、特に通過周波数帯域が隣接する共振器間の結合度により定まる。そこで、特許文献１では線路の形成位置をずらすことで、隣接する線路間の対向長さを調整して上記結合度を設定していた。

また、特許文献２には表面実装型アンテナを構成したチップ素子の製造方法が開示されている。この文献に記載された製造方法は、誘電体母基板に回路パターンを設け、その後、誘電体母基板からチップ素子素体を分割し、チップ素子素体の側面に電極を形成して、チップ素子を製造するものである。
特開２００１−３５８５０１号公報 特開平１０−１０７５３７号公報

特許文献１に記載された誘電体フィルタでは、隣接する線路間の対向長さの調整により通過周波数帯域の設定が可能である。しかしながらこのような誘電体フィルタにおいて、通過周波数帯域の低域側に存在する減衰極を精緻に設定することはできず、例えば、通過周波数帯域の低域側が急峻に立ち下がるような減衰曲線を実現することが困難であった。

また、隣接する共振線路の形成位置をずらして結合度を調整するために、設定する結合度によっては形成位置のずれ量を大きくする必要があり、この場合、必然的に回路面積が大きくなる。したがって、特許文献１の誘電体フィルタの構成では、所望の通過周波数帯域が得られたとしても、チップ素子の基板面積の制約を満足させられない場合があった。

そこでこの発明の目的は、回路形成面積を低減して、所望のフィルタ特性を得ることができる誘電体フィルタを提供することにある。またこの発明の他の目的は、所望のフィルタ特性を備えたチップ素子を、基板面積の制約を満足させて製造できるチップ素子の製造方法を提供することにある。

本願請求項１に係る発明の誘電体フィルタは、平板状の誘電体基板の裏面に設けた接地電極と、前記誘電体基板の表面に設けた複数の主面電極と、前記接地電極と各主面電極とが構成する共振器のいずれかに結合する入出力端子と、を備える誘電体フィルタにおいて、少なくとも２つの前記主面電極は、前記誘電体基板の側面に設けた側面電極を介して一端を前記接地電極に接続し、他端を開放して１／４波長共振線路をそれぞれ構成し、少なくとも１つの前記主面電極は、一端を前記１／４波長共振線路の一方に近接させて開放し、他端を前記１／４波長共振線路の他方に近接させて開放して半波長共振線路を構成し、前記２つの１／４波長共振線路のうち少なくとも一方は、前記半波長共振線路に平行に配置した平行部と、前記平行部から屈曲して他方の１／４波長共振線路の方向に延び前記他方の１／４波長共振線路に飛び結合する屈曲部と、を有する。

これにより、１／４波長共振線路と接地電極とによる共振器（以下、単に１／４波長共振器という。）の共振器長を屈曲部の分だけ長くすることができる。したがって、平行部の形状と屈曲部の形状（線路長など）の調整により、１／４波長共振器の共振器長を極めて広範囲に設定することが可能になる。
また、この１／４波長共振器と、半波長共振線路による共振器（以下、単に半波長共振器という。）との結合度を、平行部の形状（平行部と半波長共振器との間隔寸法や対向長さなど）により調整できる。
また、２つの１／４波長共振器を屈曲部付近で飛び結合させることができる。これにより、屈曲部の形状（屈曲部と他の１／４波長共振器との間隙寸法や対向長さなど）の調整によって、この飛び結合の結合量を極めて広範囲に調整することが可能になる。
また、１／４波長共振線路を屈曲させるので基板面積を低減できる。これにより、回路形成面積を低減することが可能になる。
以上のように様々な特性を広範囲に調整することが可能になるので、この誘電体フィルタの回路形成面積の制約を満足させたまま、所望の通過周波数帯域と減衰極を得た誘電体フィルタを構成することができる。

また、本願請求項２に係る発明の前記屈曲部は、前記誘電体基板の表主面短絡端側に設けたものであり、当該屈曲部を前記接地電極に接続する前記側面電極は、前記他方の１／４波長共振線路を前記接地電極に短絡する前記側面電極に飛び結合するものである。

これにより、この側面電極によっても飛び結合の結合量を強めることができる。したがって、側面電極の形状（２つの側面電極の間隙寸法や対向長さなど）により、飛び結合の結合量を極めて広範囲に調整することが可能になる。

また、本願請求項３に係る発明の前記半波長共振線路は、前記１／４波長共振線路の前記平行部に平行に配置した部位と、その１／４波長共振線路の前記屈曲部に平行に配置した部位とを有する。

これにより、半波長共振線路と前記屈曲部とが平行に近接配置した部分での、半波長共振線路と１／４波長共振線路との間の結合度を強めることができる。したがって、この部位の形状（この部位と屈曲部との間隙寸法と対向長さなど）の調整により、この結合度を極めて広範囲に調整することが可能になる。また、この部位によって、半波長共振器の共振器長を長くすることができる。従って、この部位の形状（この部位の線路長など）の調整によって半波長共振器の共振器長を極めて広範囲に設定できる。また、半波長共振線路を屈曲させるので基板面積を低減できる。これにより、基板面積を極めて広範囲に設定することが可能になる。

また、本願請求項４に係る発明は、前記２つの１／４波長共振線路同士を導通させる結合用電極を、前記屈曲部に備える。

これにより、２つの１／４波長共振器の電界分布が互いに逆相になり中央に電気壁が存在するような共振モード（ｏｄｄモード）の場合、前記結合用電極により短絡された状態で共振する。一方、２つのストリップライン共振器の電界分布が互いに同相になり中央に磁気壁が存在するような共振モード（ｅｖｅｎモード）の場合、前記結合用電極部分で開放された状態で共振する。したがって、ｏｄｄモードの共振器長が短くなり周波数が高くなる、これによりｏｄｄモードとｅｖｅｎモードとの共振周波数の差が大きくなり、強い飛び結合が得られる。従って、この結合用電極の形状（形成位置など）の調整によって飛び結合の結合量を極めて広範囲に設定できる。

また、本願請求項５に係る発明の誘電体フィルタは、前記半波長共振線路の線路幅を、前記２つの１／４波長共振線路それぞれの線路幅に比べて太くしたものである。

この構成により、３つならんだ共振器のうち、中心段の共振器を構成する半波長共振線路での導体ロスが低減する。従って誘電体フィルタの挿入損失が小さなものになる。

また、本願請求項６に係る発明のチップ素子は、上記誘電体フィルタを回路構成の一部として備える。

このチップ素子は、所望の基板面積とフィルタ特性とを同時に満足したものとなる。

また、本願請求項７に係る発明のチップ素子は、前記誘電体基板の表主面側に絶縁層を積層したものである。

絶縁層を積層することにより側面電極が主面電極の接続不要部分に短絡してしまうことが防げるため、このチップ素子の製造時、絶縁層と誘電体基板との側面に一様に側面電極を形成するだけで、チップ素子を構成できる。したがって製造工程が簡易なものになる。

また、本願請求項８に係る発明のチップ素子製造方法は、表主面に、前記複数の主面電極を形成し、裏主面に前記接地電極を形成した平板状の誘電体母基板を、分割して複数のチップ素子素体を形成する分割ステップと、前記分割ステップにより形成された前記チップ素子素体の側面に、前記主面電極から前記接地電極にかけて、導電体ペーストを印刷し、乾燥し、焼成して、前記側面電極を形成する側面電極形成ステップと、を備える。

また、本願請求項９に係る発明のチップ素子製造方法の前記側面電極形成ステップは、前記分割ステップにより形成された複数のチップ素子素体のうちから抜き取ったチップ素子素体に対して、前記２つの１／４波長共振線路の側面電極間の間隙寸法を最適化し、その後、前記複数のチップ素子素体の全てに対して前記側面電極を前記最適化した間隙寸法で形成するステップである。

この製造方法により、所望のフィルタ特性と基板面積を同時に満足するチップ素子の量産性を高めることができる。

この発明の誘電体フィルタおよびチップ素子によれば、飛び結合の容量を調整して通過周波数帯域の低域側に存在する減衰極の周波数を所望のものにできる。また、電極形成面積を低減できる。したがって、所望の基板面積とフィルタ特性とを同時に満足させることが容易になる。また、通過周波数帯域の低域側が急峻に立ち上がる減衰曲線の誘電体フィルタを構成することができる。また、この発明のチップ素子製造方法によれば、誘電体基板主面への回路パターンや絶縁層等の形成後であってもフィルタ特性の調整が可能になり、量産性を飛躍的に高めることができる。

従来の誘電体フィルタの構成を示す図である。 本発明の第１の実施形態に係るチップ素子を説明する斜視図である。 同実施形態に係るチップ素子のシミュレーション結果を示すグラフである。 同実施形態に係るチップ素子の製造工程を説明するフローである。 本発明の第２の実施形態に係るチップ素子を説明する斜視図である。 同実施形態に係るチップ素子のシミュレーション結果を示すグラフである。 本発明の第３の実施形態に係るチップ素子の構成を説明する斜視図である。

符号の説明

１−チップ素子
２−ガラス層
３−はみ出し電極
１０−誘電体基板
１１Ａ，１１Ｂ−短絡用側面電極
１２Ａ，１２Ｂ−タップ接続用引出電極
１３Ａ，１３Ｂ，１４−主面電極
１５−接地電極
１６Ａ，１６Ｂ−端子電極
１７−電極非形成部分
１８−屈曲部
１９−平行部
２７−結合用電極
１０２，１０３Ａ，１０３Ｂ−線路
１０４Ａ，１０４Ｂ−入出力伝送線路
１０５−接地電極

この発明の第１の実施形態に係るチップ素子について各図を参照して説明する。ここでは、図中に示す直交座標系（Ｘ−Ｙ−Ｚ軸）を説明に用いる。
まず、本実施形態のチップ素子の概略構成について説明する。図２（Ａ）は本実施形態のチップ素子を、表主面（＋Ｚ面）を上向きに配置し、正面（＋Ｙ面）を左手前向きに配置し、右側面（＋Ｘ面）を右手前向きに配置した斜視図である。

このチップ素子は、ＥＴＣ通信に用いるフィルタ特性を実現する小型直方体状のフィルタ素子である。このチップ素子１は、矩形平板状の誘電体基板１０の表主面側を、ガラス層２で被覆した構成である。誘電体基板１０の基板厚み（Ｚ軸寸法）は５００μｍ、ガラス層２の厚み（Ｚ軸寸法）は１５〜６０μｍであり、チップ素子１の外形寸法はＸ軸寸法が約２．０ｍｍ、Ｙ軸寸法が約１．３ｍｍ、Ｚ軸寸法が約０．５６ｍｍである。

誘電体基板１０は、酸化チタン等のセラミックの誘電体からなり、比誘電率が約１１０の基板である。また、ガラス層２は、結晶性ＳｉＯ_２および硼珪酸ガラス等の絶縁体からなるガラスペーストのスクリーン印刷および焼成により形成した層であり、透光性ガラス層と遮光性ガラス層とを積層した構成（不図示）としている。

透光性ガラス層は、誘電体基板１０に接するように設けるものであり、誘電体基板１０に対して強い密着強度を発現して誘電体基板１０上の回路パターンの剥離を防ぎ、後述する主面電極およびチップ素子１の耐環境性能を高める。また、遮光性ガラス層は、上記透光性ガラス層の上層に無機顔料を含有させガラスを積層したものであり、チップ素子１表面への印字を可能にするとともに、内部の回路パターンの機密保持を実現する。なお、ガラス層２を２層構造にする必要は必ずしも無く、ガラス層２を単層構造としてもよく、また、ガラス層２を設けないようにしてもよい。なお、誘電体基板１０、ガラス層２それぞれの組成および寸法は、誘電体基板１０とガラス層２との密着度や耐環境性、フィルタ特性などを考慮して適宜設定すればよい。

チップ素子１の表主面、即ちガラス層２の表主面には複数のはみ出し電極３が形成されている。このはみ出し電極３は後述する側面電極印刷時に主面にはみ出した電極であり、印刷条件によっては生じない場合もありうる。また、チップ素子１の裏主面にも、側面電極印刷時に電極がはみ出す。裏主面におけるはみ出し電極は接地電極１５や端子電極１６Ａ，１６Ｂに一体化する。誘電体基板１０の表主面側にガラス層２を積層しているため、側面電極印刷時にはみ出し電極が主面電極の接続不要部分に短絡してしまうことが防げる。

同図（Ｂ）は、チップ素子１からガラス層２を取り除いた図であり、表主面（＋Ｚ面）を上向きに配置し、正面（＋Ｙ面）を左手前向きに配置し、右側面（＋Ｘ面）を右手前向きに配置した斜視図である。また、同図（Ｃ）は、誘電体基板１０を同図（Ｂ）の状態からＸ軸を中心に１８０°回転させ、裏主面（−Ｚ面）を上向きに配置し、背面（−Ｙ面）を左手前向きに配置し、右側面（＋Ｘ面）を右手前向きに配置した斜視図である。

誘電体基板１０とガラス層２との層間にあたる誘電体基板１０の表主面には、ストリップライン共振器を構成する複数の主面電極１３Ａ，１３Ｂ，１４を設けている。主面電極１３Ａ，１３Ｂ，１４は電極厚み（Ｚ軸寸法）約６μｍの銀電極であり、感光性銀ペーストのフォトリソグラフィ等により形成した電極である。

誘電体基板１０の裏主面、即ちチップ素子１の裏主面には接地電極１５と端子電極１６Ａ，１６Ｂとを設けている。接地電極１５はストリップライン共振器の接地電極であり、チップ素子１を実装基板に実装する電極を兼ねるものである。また、端子電極１６Ａ，１６Ｂはチップ素子１を実装基板に実装する際に高周波信号入出力端子に接続するものである。接地電極１５は誘電体基板１０の裏主面側の略全面に設けていて、端子電極１６Ａ，１６Ｂは右側面に接する角付近にそれぞれ接地電極１５とは分離して配している。接地電極１５と端子電極１６Ａ，１６Ｂとはそれぞれ、導電体ペーストをスクリーン印刷等で印刷し焼成により形成した、厚み（Ｚ軸方向）約１５μｍの電極である。

誘電体基板１０の右側面には、短絡用側面電極１１Ａ，１１Ｂとタップ接続用引出電極１２Ａ，１２Ｂを設けている。短絡用側面電極１１Ａ，１１Ｂとタップ接続用引出電極１２Ａ，１２Ｂは、誘電体基板１０の右側面だけではなくガラス層２の側面にも形成される。短絡用側面電極１１Ａ，１１Ｂとタップ接続用引出電極１２Ａ，１２Ｂは、それぞれ誘電体基板１０の裏主面からガラス層２の表主面にかけてＺ軸方向に延びる長方形状の電極であり、導電体ペーストをスクリーン印刷および焼成により形成した、厚み（Ｘ軸寸法）約１５μｍの銀電極である。ここでは、それぞれの線路幅はそれぞれが導通する主面電極と異ならせているが、同じであっても良い。またここでは、短絡用側面電極１１Ａ，１１Ｂ間の間隙寸法は、それぞれが導通する主面電極の間隙寸法と同じにしているが、異ならせても良い。

この短絡用側面電極１１Ａ，１１Ｂはそれぞれ主面電極１３Ａ，１３Ｂと接地電極１５とを導通させる。また、タップ接続用引出電極１２Ａ，１２Ｂはそれぞれ主面電極１３Ａ，１３Ｂと端子電極１６Ａ，１６Ｂとを導通させる。

前述の主面電極１３Ａ，１３Ｂ，１４の電極厚みを約６μｍにしているのに対して、前述の短絡用側面電極１１Ａ，１１Ｂの電極厚みは約１５μｍにしていて、短絡用側面電極１１Ａ，１１Ｂの電極厚みのほうをより厚いものにしている。これは、一般に電流集中が生じる短絡端側の部位の電極厚みを厚く設定することで電流を分散させ、導体ロスを低減させるためである。この構成によって、チップ素子１は挿入損失が小さい素子になっている。

誘電体基板１０の表主面に設けた主面電極１３Ａと主面電極１３Ｂはそれぞれ、右側面と、正面または背面とに沿って延びる略Ｌ字形状の電極であり、それぞれ接地電極１５とともに一端開放、一端短絡の１／４波長共振器を構成している。

以下の説明では、主面電極１３Ａと主面電極１３Ｂの右側面に沿って延びる部位を屈曲部１８と呼ぶ。また、主面電極１３Ａと主面電極１３Ｂの正面または背面に沿って延びる部位を平行部１９と呼ぶ。主面電極１３Ａと主面電極１３Ｂは、それぞれ誘電体基板１０の右側面中央付近の屈曲部１８先端付近で短絡用側面電極１１Ａ，１１Ｂに接続し、それぞれ短絡用側面電極１１Ａ，１１Ｂを介して接地電極１５に導通する。また、主面電極１３Ａは平行部１９が右側面に接する位置でタップ接続用引出電極１２Ａに接続し、タップ接続用引出電極１２Ａを介して端子電極１６Ａに導通する。また、主面電極１３Ｂも平行部１９が右側面に接する位置でタップ接続用引出電極１２Ｂに接続し、タップ接続用引出電極１２Ｂを介して端子電極１６Ｂに導通する。

屈曲部１８と平行部１９の内隅付近と屈曲部１８の右側面に接する辺の中央付近とには、Ｘ軸方向に延びる電極非形成部分１７を設けている。この電極非形成部分１７は、屈曲部１８を湾曲させて主面電極１３Ａと主面電極１３Ｂそれぞれの線路長を稼ぐための構成であり、これにより共振器長のさらなる延長を実現している。なお、この電極非形成部分１７は必ずしも設ける必要は無く、仮に本実施形態の構成で電極非形成部分１７を設けていなければ、１／４波長共振器の共振器長を短くして共振周波数をあげることができる。逆に、更に多くの電極非形成部分を設ければ、１／４波長共振器の共振器長を長くして共振周波数を下げることができる。

主面電極１４は、＋Ｘ方向の辺が開いた略Ｃ字形状の電極であり、左側面に沿って延びる部位と、その部位の両端から主面電極１３Ａと主面電極１３Ｂの平行部１９に沿って＋Ｘ方向に延びる部位と、それらの部位の先端から主面電極１３Ａと主面電極１３Ｂの屈曲部１８に沿って内側に延びる部位と、それらの先端から−Ｘ方向に延びる部位とにより構成している。従ってこの主面電極１４は、接地電極１５とともに両端開放の半波長共振器を構成している。このように主面電極１４を湾曲させた形状にしているので、限られた基板面積内での半波長共振器の共振器長を長くすることができる。従って、各部位の線路長の調整によって半波長共振器の共振器長を極めて広範囲に設定できる。

なお、主面電極１３Ａ，１３Ｂ，１４を構成する共振線路の線路幅は、必要とする周波数特性を実現するために調整したものである。ここでは、主面電極１３Ａ，１３Ｂの線路幅よりも主面電極１４の線路幅を太くしている。これにより、主面電極１４の導体ロスが低減する。従って、この誘電体フィルタの挿入損失が小さなものになる。なお、上記線路幅に限定されずに本発明は実施可能である。

このような主面電極１３Ａ，１３Ｂ，１４を形成することにより、主面電極１３Ａを含んで構成されるストリップライン共振器は端子電極１６Ａに対してタップ結合する。主面電極１３Ａと主面電極１４とのそれぞれを含んで構成される２つのストリップライン共振器は互いにインターディジタル結合し、主面電極１３Ｂと主面電極１４とのそれぞれを含んで構成される２つのストリップライン共振器は互いにインターディジタル結合する。主面電極１３Ｂを含んで構成されるストリップライン共振器は端子電極１６Ｂに対してタップ結合する。そして、主面電極１３Ａと主面電極１３Ｂとのそれぞれを含んで構成される２つのストリップライン共振器は、それぞれの屈曲部１８の先端と短絡用側面電極１１Ａ，１１Ｂとが近接し、飛び結合する。

そして、主面電極１３Ａの平行部１９と主面電極１４が対向することにより生じる容量と、主面電極１３Ａの屈曲部１８と主面電極１４が対向することにより生じる容量と、により主面電極１３Ａと主面電極１４との結合量が定まる。これらの容量は、線路間の対向長さと間隙寸法により決定される。主面電極１３Ａの屈曲部１８と主面電極１４が対向することにより容量が生じるので、規定の基板面積以下であっても極めて強い結合を得ることが可能になる。そのため、主面電極１３Ａと主面電極１４との結合量を所望のものに設定することが容易になる。

また、主面電極１３Ｂの平行部１９と主面電極１４が対向することにより生じる容量と、主面電極１３Ｂの屈曲部１８と主面電極１４が対向することにより生じる容量と、により主面電極１３Ｂと主面電極１４との結合量が定まる。これらの容量は、線路間の対向長さと間隙寸法により決定される。主面電極１３Ｂの屈曲部１８と主面電極１４が対向することにより容量が生じるので、規定の基板面積以下であっても極めて強い結合を得ることが可能になる。そのため、主面電極１３Ｂと主面電極１４との結合量を所望のものに設定することが容易になる。

また、主面電極１３Ａの屈曲部１８と主面電極１３Ｂの屈曲部１８とが対向することにより生じる容量と、短絡用側面電極１１Ａ，１１Ｂとが対向することにより生じる容量と、により主面電極１３Ａと主面電極１３Ｂとの飛び結合の結合量が定まる。これらの容量は線路間の対向長さと間隙寸法により定まる。したがって、規定の基板面積以下であっても極めて強い結合を得ることが可能になり、主面電極１３Ａと主面電極１３Ｂとの飛び結合の結合量を所望のものに設定することが容易になる。

従ってこのチップ素子は、３段の共振器を備えた帯域通過フィルタを構成する。インターディジタル結合による強い結合を得るとともに、飛び結合特有の低域側減衰極を利用して、所望のフィルタ特性を得ている。

次に、主面電極１３Ａと主面電極１３Ｂとのそれぞれの屈曲部１８間の間隙寸法の設定による効果について図３に基づいて説明する。
同図に示すグラフは、チップ素子１の屈曲部１８間の間隙寸法を異ならせた各設定による減衰曲線をシミュレーションした結果であり、横軸が周波数、縦軸が減衰量を表している。図中の実線は、主面電極１３Ａの屈曲部１８と主面電極１３Ｂの屈曲部１８間（および短絡用側面電極１１Ａ，１１Ｂ間）の間隙寸法を２００μmにした構成での減衰曲線を示したものである。また、図中の破線は、主面電極１３Ａの屈曲部１８と主面電極１３Ｂの屈曲部１８間（および短絡用側面電極１１Ａ，１１Ｂ間）の間隙寸法を１００μmにした構成での減衰曲線を示したものである。また、図中の一点鎖線は、主面電極１３Ａの屈曲部１８と主面電極１３Ｂの屈曲部１８間（および短絡用側面電極１１Ａ，１１Ｂ間）の間隙寸法を６０μmにした構成での減衰曲線を示したものである。なお、間隔寸法を狭くすることで各共振器長が長くなり、その分だけ周波数が上がるので、このシミュレーションでは周波数を低い方にシフトして通過周波数帯域と、その減衰量とを一致させている。

各設定での減衰曲線によれば、ここでシミュレーションに用いた各設定のチップ素子１は、約５．６ＧＨzから約７．０ＧＨzの通過帯域を備える。また、シミュレーションに用いた各設定のチップ素子１は、通過帯域の低域側の減衰極の周波数および減衰量が異なり、間隙寸法が２００μmから６０μmまで狭くなるにつれて、減衰極の周波数が高まって通過帯域に近づいていき、減衰量が減少していくことがわかる。

このように、屈曲部間の間隙寸法を小さくすることで、フィルタにおける減衰極の周波数を通過帯域に近づけることができる。したがって、間隙寸法の調整により減衰極の設定が可能になる。そのため本発明によれば所望の周波数に減衰極を設定したフィルタ素子を構成できる。

なお、上記の作用は、屈曲部１８間および短絡用側面電極１１Ａと短絡用側面電極１１Ｂ間の間隙寸法以外にも、それらの対向長さの調整によっても奏する。同一の間隙寸法であっても対向長さを長くすることで、屈曲部１８間および短絡用側面電極１１Ａと短絡用側面電極１１Ｂ間の容量を大きくすることができ、フィルタにおける減衰極の周波数を通過帯域に近づけることができる。

また、本実施形態およびこのシミュレーションでは、間隙寸法が屈曲部１８間および短絡用側面電極１１Ａと短絡用側面電極１１Ｂ間で一定である場合の例を示したが、屈曲部１８間および短絡用側面電極１１Ａと短絡用側面電極１１Ｂ間で間隙寸法が異なるように構成しても良い。したがって、例えば、まず所定の間隙寸法で短絡用側面電極１１Ａと短絡用側面電極１１Ｂとを形成しておき、次に切削等により間隙寸法を調整することで、飛び結合の結合量を調整するようなことが可能である。

次に、チップ素子１の製造工程を説明する。

図４に示すチップ素子１の製造工程では、
（Ｓ１）まず、いずれの面にも電極を形成していない誘電体母基板を用意する。

（Ｓ２）次に、誘電体母基板に対して、裏主面側に導電体ペーストをスクリーン印刷し、乾燥、焼成を経て接地電極および端子電極を形成する。

（Ｓ３）次に、誘電体母基板に対して、表主面側に感光性導電体ペーストを印刷し、乾燥、露光、現像、焼成を経て、フォトリソグラフィ法により各主面電極を形成する。

（Ｓ４）次に、誘電体母基板の表主面側にガラスペーストを印刷し、焼成を経て透明ガラス層を形成する。

（Ｓ５）次に、誘電体母基板の表主面側に無機顔料を含有させたガラスペーストを印刷し、焼成を経て遮光性ガラス層を形成する。

（Ｓ６）次に、上記のようにして構成した誘電体母基板からダイシングなどにより多数のチップ素子素体を切り出す。切り出し後に一部のチップ素子素体の上面パターンに対して電気特性の予備測定を行う。

（Ｓ７）次に、切り出した複数のチップ素子素体からひとつ又は少数のチップ素子素体を抜き取り、短絡用側面電極の試行形成を行い、所望のフィルタ特性が得られる最適化した短絡用側面電極の間隙寸法を選択する。

（Ｓ８）抜き取ったチップ素子素体への短絡用側面電極の試行形成により所望のフィルタ特性が得られる間隙寸法を選択し、その後、同一基板ロットの複数のチップ素子素体に対して、最適化した間隙寸法で側面に導電体ペーストを印刷し、焼成を経て短絡用側面電極を形成する。

以上の製造方法により、表主面への主面電極の形成後に、側面への短絡用側面電極の形成によりフィルタ特性を調整でき、所望のフィルタ特性を確実に得ることができる。

なお、Ｓ７に示す試行形成においては、まず短絡用側面電極１１Ａ，１１Ｂ間の間隙部分にも電極を形成しておいてフィルタ特性を測定し、切削等により間隙部分の幅をしだいに広げながらフィルタ特性を測定し、所望のフィルタ特性が得られる間隙寸法を選択し、次のＳ８に示す本形成のステップで、上記選択した間隙寸法で短絡用側面電極１１Ａ，１１Ｂを形成するようにすれば好適である。

次に、本発明の第２の実施形態のチップ素子について図５に基づいて説明する。同図（Ａ）は本実施形態のチップ素子の誘電体基板を、表主面（＋Ｚ面）を上向きに配置し、正面（＋Ｙ面）を左手前向きに配置し、右側面（＋Ｘ面）を右手前向きに配置した斜視図である。また、同図（Ｂ）は、誘電体基板１０を同図（Ｂ）の状態からＸ軸を中心に１８０°回転させ、裏主面（−Ｚ面）を上向きに配置し、背面（−Ｙ面）を左手前向きに配置し、右側面（＋Ｘ面）を右手前向きに配置した斜視図である。

本実施形態のチップ素子は、第１の実施形態のチップ素子と略同様の構成であり、主面電極２３Ａと主面電極２３Ｂの、屈曲部間および短絡用側面電極間に、結合用電極２７を設ける点で異なる。このような構成により飛び結合を第１の実施形態のチップ素子に比べて更に強いものにしている。

具体的には、主面電極２３Ａと主面電極２３Ｂそれぞれを含んで構成される２つの共振器は互いに結合し、この２つの共振器間には共振モードとして、共振線路間の中央に電気壁が存在するようなｏｄｄモードと、共振線路間の中央に磁気壁が存在するようなｅｖｅｎモードとが生じる。ｏｄｄモードの場合、２つの共振器は結合用電極２７により短絡される。一方、ｅｖｅｎモードの場合、２つのストリップライン共振器は結合用電極２７部分で開放される。したがって、ｅｖｅｎモードに比べてｏｄｄモードの共振器長が短くなり周波数が高くなる、これによりｏｄｄモードとｅｖｅｎモードとの共振周波数の差が大きくなり、インターディジタル結合に匹敵する強い飛び結合が得られる。

次に、結合用電極２７による効果について図６に基づいて説明する。
同図に示すグラフは、チップ素子の減衰曲線をシミュレーションした結果であり、横軸が周波数、縦軸が減衰量を表している。図中の実線は、結合用電極２７を設けずに間隙寸法を２００μmにした構成での減衰曲線を示したものである。また、図中の二点鎖線は結合用電極２７を設けた構成での減衰曲線を示したものである。なお、結合用電極２７を設けることで各共振器長が長くなり、その分だけ周波数が上がるので、このシミュレーションでは周波数を低い方にシフトしてフィルタ特性を一致させている。

各設定での減衰曲線によれば、ここでシミュレーションに用いた各設定のチップ素子１は、約５．６ＧＨzから約７．０ＧＨzの通過帯域を備える。また、シミュレーションに用いた各設定のチップ素子１は、通過帯域の低域側減衰極の周波数および減衰量が異なり、結合用電極２７を設けることで、減衰極の周波数が極めて高くなり通過帯域に極めて近づくことがわかる。

このように、屈曲部間に結合用電極２７を設けることで、フィルタにおける減衰極の周波数を通過帯域に極めて近づけることができる。

次に、本発明の第３の実施形態のチップ素子について図７に基づいて説明する。同図（Ａ）は本実施形態のチップ素子の誘電体基板を、表主面（＋Ｚ面）を上向きに配置し、正面（＋Ｙ面）を左手前向きに配置し、右側面（＋Ｘ面）を右手前向きに配置した斜視図である。また、同図（Ｂ）は、誘電体基板１０を同図（Ｂ）の状態からＹ軸を中心に１８０°回転させ、裏主面（−Ｚ面）を上向きに配置し、正面（＋Ｙ面）を左手前向きに配置し、左側面（−Ｘ面）を右手前向きに配置した斜視図である。

本実施形態のチップ素子は、５段フィルタを構成し、その入出力段を除く、真ん中の３段の共振器に本発明の構成を用いた例である。このように３段以上の複数段のフィルタに対しても本発明は採用できる。

なお、本実施形態では、主面電極３３Ａの短絡端側に設けた短絡用側面電極３１Ａと、主面電極３３Ｂの短絡端側に設けた短絡用側面電極３１Ｂとを、それぞれの屈曲部として用いる例をしめしている。

短絡用側面電極３１Ａ，３１Ｂとが対向することにより生じる容量により主面電極３３Ａによる共振器と主面電極３３Ｂによる共振器との飛び結合の結合量が定まる。この容量は短絡用側面電極３１Ａ，３１Ｂ間の対向長さと間隙寸法により定まる。したがって、規定の基板面積以下であっても極めて強い結合を得ることが可能になり、主面電極３３Ａと主面電極３３Ｂそれぞれによる共振器間の飛び結合の結合量を所望のものに設定することが容易になる。これにより、飛び結合特有の低域側減衰極を利用して、所望のフィルタ特性を得ることができる。

なお、上記した各実施形態での主面電極や短絡用側面電極の配置構成は製品仕様に応じたものであり、製品仕様に応じたどのような形状であっても良い。また、ストリップライン共振器の段数も上記した段数に限るものではない。本発明は上記構成以外であっても適用でき、多様な回路パターンの形状に採用できる。また、誘電体フィルタ以外の多様な構成をチップ素子内に配しても良い。

Claims (9)

1. 平板状の誘電体基板の裏面に設けた接地電極と、前記誘電体基板の表面に設けた複数の主面電極と、前記接地電極と各主面電極とが構成する共振器のいずれかに結合する入出力端子と、を備える誘電体フィルタにおいて、
   少なくとも２つの前記主面電極は、前記誘電体基板の側面に設けた側面電極を介して一端を前記接地電極に接続し、他端を開放して１／４波長共振線路をそれぞれ構成し、
   少なくとも１つの前記主面電極は、一端を前記１／４波長共振線路の一方に近接させて開放し、他端を前記１／４波長共振線路の他方に近接させて開放して半波長共振線路を構成し、
   前記２つの１／４波長共振線路のうち少なくとも一方は、前記半波長共振線路に平行に配置した平行部と、前記平行部から屈曲して他方の１／４波長共振線路の方向に延び前記他方の１／４波長共振線路に飛び結合する屈曲部と、を有する誘電体フィルタ。
2. 前記屈曲部は、前記誘電体基板の表主面短絡端側に設けたものであり、
   当該屈曲部を前記接地電極に接続する側面電極は、前記他方の１／４波長共振線路を前記接地電極に短絡する側面電極に飛び結合するものである請求項１に記載の誘電体フィルタ。
3. 前記半波長共振線路は、前記１／４波長共振線路の前記平行部に平行に配置した部位と、その１／４波長共振線路の前記屈曲部に平行に配置した部位とを有する請求項１または２に記載の誘電体フィルタ。
4. 前記２つの１／４波長共振線路同士を導通させる結合用電極を、前記屈曲部に備える請求項１〜３のいずれかに記載の誘電体フィルタ。
5. 前記半波長共振線路の線路幅を、前記２つの１／４波長共振線路それぞれの線路幅に比べて太くした請求項１〜４のいずれかに記載の誘電体フィルタ。
6. 請求項１〜５のいずれかに記載の誘電体フィルタを備えるチップ素子。
7. 前記誘電体基板の表主面側に絶縁層を積層した請求項６に記載のチップ素子。
8. 請求項６または７に記載のチップ素子の製造方法であって、
   表主面に、前記複数の主面電極を形成し、裏主面に前記接地電極を形成した平板状の誘電体母基板を、分割して複数のチップ素子素体を形成する分割ステップと、
   前記分割ステップにより形成された前記チップ素子素体の側面に、前記主面電極から前記接地電極にかけて、導電体ペーストを印刷し、乾燥し、焼成して、前記側面電極を形成する側面電極形成ステップと、を備えるチップ素子製造方法。
9. 前記側面電極形成ステップは、前記分割ステップにより形成された複数のチップ素子素体のうちから抜き取ったチップ素子素体に対して、前記２つの１／４波長共振線路の側面電極の間の間隙寸法を最適化し、その後、前記複数のチップ素子素体の全てに対して前記側面電極を前記最適化した間隙寸法で形成するステップである請求項８に記載のチップ素子製造方法。

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