JP4700160B2 - Semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。特に、表示部を形成する画素領域における各画素の構成と、該画素に信号伝達する駆動回路の構成に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器をその範疇に含むものとする。
【０００３】
【従来の技術】
画像表示装置として液晶表示装置が知られている。パッシブ型の液晶表示装置に比べ高精細な画像が得られることからアクティブマトリクス型の液晶表示装置が多く用いられるようになっている。アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素に電圧を印加することにより液晶の配向を制御して、画面上に画像情報を表示する仕組みになっている。
【０００４】
このようなアクティブマトリクス型液晶表示装置は、ノート型パーソナルコンピュータ（ノートパソコン）やモバイルコンピュータ、携帯電話などの携帯型情報端末をはじめ、液晶テレビなどの様々な電子機器に利用され広く普及している。このような表示装置はＣＲＴと比較して軽量薄型化が可能であり、用途によっては画面の大面積化や画素数の高密度化が要求されている。
【０００５】
非晶質シリコンに代表される非晶質半導体膜でＴＦＴのチャネル形成領域などを形成する技術は生産性に優れている。非晶質半導体膜は、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどの比較的安価で大面積の基板に形成できる特徴を有している。しかしながら、非晶質シリコン膜でチャネル形成領域を形成したＴＦＴの電界効果移動度は、大きくとも１cm2/Vsec程度しか得ることができない。そのため、画素領域に設けるスイッチング用のＴＦＴ（画素ＴＦＴ）としては利用できるが、駆動回路を形成して所望の動作をさせることはできなかった。従って、画素に印加する電圧を信号に応じて制御する駆動回路は、単結晶シリコン基板で作製したＩＣチップ（ドライバＩＣ）を用い、画素領域の周辺にＴＡＢ（Tape Automated bonding）方式やＣＯＧ（Chip on Glass）方式で実装されている。
【０００６】
ＴＡＢ方式は可撓性の絶縁基板上に銅箔などで配線を形成し、その上にＩＣチップを直接装着したものであり、可撓性基板の一方の端が表示装置の入力端子に接続して実装する方法である。一方、ＣＯＧ方式はＩＣチップを表示装置の基板上に形成した配線のパターンに合わせて直接貼り合わせて接続する方式である。
【０００７】
また、駆動回路を実装するその他の方法として、特開平７−０１４８８０号公報や特開平１１−１６０７３４号公報にはガラスや石英などの基板上に非単結晶半導体材料で作製したＴＦＴで駆動回路を形成し、短冊状に分割して（以下、このように短冊状に切り出された駆動回路を有する基板をスティックドライバという）、表示装置の基板上に実装する技術が開示されている。
【０００８】
いずれにしても、画素領域が形成された基板に駆動回路を実装する領域は可能な限り小さい方が好ましく、駆動回路の実装方法には配線のレイアウトなどを含め様々な工夫が凝らされている。
【０００９】
【発明が解決しようとする課題】
テレビやパーソナルコンピュータのモニタとして、これまではＣＲＴが最も使用されてきた。しかし、省スペースや低消費電力化の観点から、それが液晶表示装置に置き換えられていくにつれ、液晶表示装置に対しては画面の大面積化や高精細化が推進される一方で製造コストの削減が求められてきた。
【００１０】
アクティブマトリクス型の表示装置は、画素ＴＦＴの作製に写真蝕刻（フォトリソグラフィー）技術を用い、少なくとも５枚のフォトマスクを使用している。フォトマスクはフォトリソグラフィーの技術において、エッチング工程のマスクとするフォトレジストパターンを基板上に形成するために用いている。このフォトマスクを１枚使用することによって、レジスト塗布、プレベーク、露光、現像、ポストベークなどの工程と、その前後の工程において、被膜の成膜およびエッチングなどの工程、さらにレジスト剥離、洗浄や乾燥工程などが付加され、製造に係わる作業は煩雑なものとなり問題となっていた。
【００１１】
生産性を向上させ歩留まりを向上させるためには、工程数を削減することが有効な手段として考えられる。しかし、フォトマスクの数を減らさない限りは、製造コストの削減にも限界があった。
【００１２】
また、基板が絶縁体であるために製造工程中における摩擦などによって静電気が発生していた。この静電気が発生すると基板上に設けられた配線の交差部でショートしたり、静電気によってＴＦＴが劣化または破壊されて電気光学装置に表示欠陥や画質の劣化が生じていた。特に、製造工程で行われる液晶配向処理のラビング時に静電気が発生し問題となっていた。
【００１３】
その他に、画素数が増加すると実装するＩＣチップの数も必然的に多くなる。ＲＧＢフルカラー表示のＸＧＡパネルでは、画素領域のソース線側の端子数だけで約３０００個となり、それがＵＸＧＡでは４８００個必要となる。ＩＣチップのサイズは製造プロセスにおけるウエハーサイズで限定され、実用的なサイズとして長辺が２０mm程度のものが限度となる。このＩＣチップは出力端子のピッチを５０μmとしても、１個のＩＣチップで４００個の接続端子しか賄うことができない。上述のＸＧＡパネルではソース線側だけでＩＣチップが８個程度、ＵＸＧＡパネルでは１２個が必要となる。
【００１４】
長尺のＩＣチップを作製する方法も考えられるが、短冊状のＩＣチップは円形のシリコンウエハーから取り出すことのできる数が必然的に減ってしまい実用に即さない。さらに、シリコンウエハー自体が脆い性質なので、あまり長尺のものを作製すると破損してしまう確率が増大する。また、ＩＣチップの実装には位置合わせの精度や、端子部のコンタクト抵抗を低くする必要がある。１枚のパネルに貼り付けるＩＣチップの数が増えると、不良の発生率が増え、その工程における歩留まりを低下させる懸念がある。その他にも、ＩＣチップの基体となっているシリコンと画素領域が形成されているガラス基板との温度係数か異なるため、貼り合わせた後にたわみなどが発生し、コンタクト抵抗の増大といった直接的な不良の他に、発生する応力によって素子の信頼性が低下する要因になる。
【００１５】
一方、スティックドライバは画素領域と同等の長さの駆動回路を形成することも可能であり、一つのスティックドライバで駆動回路を形成して実装することもできる。しかしながら、回路部の面積が増えると、一つの点欠陥で不良となってしまうスティックドライバの数が増加するので、１枚の基板から取り出すことのできる数が減少し、工程歩留まりが低下を招いてしまう。
【００１６】
生産性の観点からは、大面積のガラス基板や石英基板上に結晶質半導体膜から作製するＴＦＴで多数のスティックドライバを形成する方法は優れていると考えられる。しかし、走査線側とソース線側では回路の駆動周波数が異なり、また、印加する駆動電圧の値も異なっている。具体的には、走査線側のスティックドライバのＴＦＴには３０Ｖ程度の耐圧が要求されるものの、駆動周波数は１００kHz以下であり高速性は要求されない。ソース線側のスティックドライバのＴＦＴの耐圧は１２Ｖ程度あれば十分であるが、駆動周波数は３Ｖにて６５MHz程度であり高速動作が要求される。このように、要求される仕様の違いによりスティックドライバおよび該ドライバ内のＴＦＴの構造を適切に作り分ける必要がある。
【００１７】
このような背景を基にして、本発明は液晶表示装置の画素ＴＦＴを作製する工程数を削減して製造コストの低減および歩留まりの向上を実現することを第１の課題とする。また、各回路が要求する特性を満たすＴＦＴで形成した駆動回路をガラス基板などの大面積基板に一括に形成する方法と、そのような駆動回路を実装した表示装置を提供し、信頼性と生産性を向上させる技術を提供することを第２の課題とする。
【００１８】
【課題を解決するための手段】
上記課題を解決するための第１の手段は、画素領域に形成する画素ＴＦＴをチャネルエッチ型の逆スタガ型ＴＦＴで形成し、ソース領域及びドレイン領域のパターニングと画素電極のパターニングを同じフォトマスクで行うことを特徴とする。
【００１９】
本発明の画素ＴＦＴの作製方法を図１を参照して簡略に説明する。まず、第１のマスク（フォトマスク１枚目）でゲート配線１０２と容量配線１０３のパターンを形成する。次いで、絶縁膜（ゲート絶縁膜）、第１の半導体膜、一導電型の第２の半導体膜、第１の導電膜を順次積層形成する。
【００２０】
第２のマスク（フォトマスク２枚目）で第１の導電膜、一導電型の第２の半導体膜、第１の半導体膜を所定の形状にエッチングして、画素ＴＦＴのチャネル形成領域やソースまたはドレイン領域を確定すると共に、ソース配線やドレイン電極のパターンを形成する。その後、画素電極を形成するための第２の導電膜を形成する。
【００２１】
第３のマスク（フォトマスク３枚目）で第２の導電膜をエッチングして画素電極１１９を形成する。さらに、画素ＴＦＴのチャネル形成領域上に残存する第１の導電膜と一導電型の第２の半導体膜をエッチングして除去する。このエッチング処理では、エッチングの選択比が大きくとれないので第１の半導体膜も一部がエッチングされる。
【００２２】
このような工程により、画素ＴＦＴの作製に必要なフォトマスクの数を３枚とすることができる。画素ＴＦＴ上に保護絶縁膜を形成する場合には、画素電極に開口を設ける必要から、もう１枚フォトマスクが必要となる。ソース配線は画素電極と同じ材料である第２の導電膜で覆い、基板全体を外部の静電気等から保護する構造とすることもできる。また、この第２の導電膜を用いて画素ＴＦＴ部以外の領域に保護回路を形成する構造としてもよい。このような構成とすることで、製造工程において製造装置と絶縁体基板との摩擦による静電気の発生を防止することができる。特に、製造工程で行われる液晶配向処理のラビング時に発生する静電気からＴＦＴ等を保護することができる。
【００２３】
反射型の液晶表示装置では、明るい表示を得るために画素電極の表面を凹凸化して、最適な反射特性を有する画素電極を形成する方法がある。本発明はこのような反射型の液晶表示装置にも適用し得るものであり、そのためにフォトマスクを増やすことを必要としない。画素電極の表面を凹凸化する方法として、ゲート配線を形成するときに、画素電極の下方の領域に島状に分離されたパターンを形成しておく手法を用いる。そのパターン上にはゲート絶縁膜と画素電極の層が形成されるのみであるので、パターンに対応した凹凸形状を画素電極の表面に形成することができる。
【００２４】
上記課題を解決するための第２の手段は、画素領域が形成された第１の基板と、対向電極が形成された第２の基板とを有する表示装置において、結晶質半導体層を有するＴＦＴを用いて形成される駆動回路と該駆動回路に従属する入出力端子を一つのユニットとしたものを、第３の基板上に複数個形成し、その後第３の基板を個々のユニット毎に分割して得られるスティックドライバを、第１の基板に実装することを特徴とする。
【００２５】
スティックドライバの各回路の構成は、走査線側とソース線側で異なるものとし、要求される回路特性に応じてＴＦＴのゲート絶縁膜の厚さやチャネル長などを異ならせたものとする。例えば、シフトレジスタ回路、レベルシフタ回路、バッファ回路から構成する走査線のスティックドライバでは、３０Ｖの耐圧が要求されるバッファ回路のＴＦＴはシフトレジスタ回路のＴＦＴよりもゲート絶縁膜を厚く形成する。また、シフトレジスタ回路、ラッチ回路、レベルシフタ回路、Ｄ／Ａ変換回路から構成されるソース線側のスティックドライバは、高周波数で駆動するためにシフトレジスタ回路やラッチ回路のゲート絶縁膜の厚さを薄くし、チャネル長も他のＴＦＴよりも短く形成する。
【００２６】
また、高い周波数の入力デジタル信号を必要とするソース線側には信号分割回路を設け、スティックドライバに入力するデータ信号の周波数を落とす手段を設ける。これにより、スティックドライバのＴＦＴの負担を軽減し、駆動回路の信頼性を向上させる。信号分割回路は、ｎ個の入力部とｍ×ｎ個の出力部とを備え、ｎ個の入力部のそれぞれより入力信号の供給を受け、入力デジタル信号のパルスの長さを時間伸長した修正デジタル信号を、ｍ×ｎ個ある出力部より送り出すことにより、入力デジタル信号の周波数を落としている。修正デジタル信号は、入力デジタル信号のパルスの長さを何倍に時間伸長したものであっても良い。
【００２７】
本発明の基本的な概念を図３２に示す。表示領域３２０２が形成された第１の基板３２０１と、第３の基板３２０６上に複数の駆動回路を形成し、第３の基板３２０６を各駆動回路毎に、短冊状または矩形状に分断することによって取り出されるスティックドライバを第１の基板に貼り合わせる。駆動回路の構成は走査線側とソース線側で異なるが、いずれにしてもそれぞれの側で複数個のスティックドライバを実装する。図３２では、走査線駆動回路が形成されたスティックドライバ３２０３、３２０４及びソース線駆動回路が形成されたスティックドライバ３２０７、３２０８が実装される形態を示している。
【００２８】
スティックドライバは大面積の第３の基板上に複数個作り込むことが生産性を向上させる観点から適している。例えば、３００×４００mmや５５０×６５０mmの大面積の基板上に駆動回路部と入出力端子を一つのユニットとする回路パターンを複数個形成し、最後に分割して取り出すと良い。スティックドライバの短辺の長さは１〜６mm、長辺の長さは１５〜８０mmとする。このようなサイズで分割するには、ダイヤモンド片などを利用してガラス基板の表面に罫書き線を形成し、外力を作用させて罫書き線に沿って分断する方法で行うことができる。この加工を行う機械はガラススクライバーとも呼ばれるが、分断加工するのに必要な刃の加工幅は１００μmを下らず、１００〜５００μmは余裕を見込む必要があった。また、基板上に形成したマーカーとの位置合わせ精度も±１００μmの誤差がある。従って、ガラススクライバーで短辺が２mmのスティックドライバを切り出すには切りしろを１〜５mm見込む必要があり、そのために１枚の基板からの取り数が制限されてしまう。一方、シリコンウェハーを個々のダイに切断するブレートダイシング法を用いたダイシング装置は、ブレード（刃）の幅が０．０２〜０．０５mmであり、位置合わせ精度を考慮しても１００μm以下の精度で基板を分割することができる。
【００２９】
従って、１枚の基板からスティックドライバを効率的に取出す方法は、加工精度の低いガラススクライバーで分断する加工領域と、加工精度の高いダイシング装置で分断する加工領域とを分けて配置する。具体的には、一辺が１００〜２００mmの領域から成る群を作り、その群の中に短辺の長さ１〜６mmのスティックドライバを複数個配置する。そして、群と群との分割はガラススクライバーで行い、分割された群からスティックドライバを取り出すにはダイシング装置で行う。
【００３０】
また、ソース線側のスティックドライバは、チャネル長を０．３〜１μmとし、さらに上記のような限られた面積内に必要な回路を形成するために、走査線側のスティックドライバよりもデザインルールを縮小して形成する。その好ましい方法として、ステッパ方式を用いた露光技術を採用する。
【００３１】
【発明の実施の形態】
[実施形態１]
本願発明の液晶表示装置における画素領域の画素の構成について説明する。図１はその平面図の一例であり、ここでは簡略化のため、マトリクス状に配置された複数の画素の１つの画素構成を示している。また、図２及び図３は作製工程を示す図である。
【００３２】
図１に示すように、画素領域は互いに平行に配置された複数のゲート配線と、各ゲート配線と交差するソース配線を複数有している。ゲート配線とソース配線とで囲まれた領域には画素電極１１９が設けられている。また、この画素電極１１９と重ならないように、画素電極と同じ材料からなる配線１２０がソース配線１１７と重なっている。ゲート配線１０２とソース配線１１７の交差部近傍にはスイッチング素子としてのＴＦＴが設けられている。このＴＦＴは非晶質構造を有する半導体膜（以下、第１の半導体膜と呼ぶ）で形成されたチャネル形成領域を有する逆スタガ型（若しくはボトムゲート型ともいう）のＴＦＴである。
【００３３】
さらに、画素電極１１９の下方で隣り合う２本のゲート配線の間には、ゲート配線１０２と平行に容量配線１０３が配置されている。この容量配線１０３は全画素に設けられており、画素電極１１９との間に存在する絶縁膜１０４ｂを誘電体として保持容量を形成している。
【００３４】
本発明の逆スタガ型ＴＦＴは、絶縁性基板上に順次、ゲート電極（ゲート配線１０２と同じ層で一体形成され、ゲート配線に接続する電極）と、ゲート絶縁膜と、第１の半導体膜膜と、一導電型（通常はｎ型を用いる）の不純物元素を含む第２の半導体膜からなるソース領域及びドレイン領域と、ソース電極（ソース配線１１７と一体形成された）及び電極１１８（以下、ドレイン電極とも呼ぶ）とが積層形成されている。
【００３５】
ソース配線（ソース電極含む）及びドレイン電極１１８の下方には、絶縁性基板上に順次、ゲート絶縁膜と、第１の半導体膜と、ｎ型を付与する不純物元素を含む第２の半導体膜とが積層形成されている。
【００３６】
第１の半導体膜のうち、ソース領域と接する領域とドレイン領域との間の領域は、他の領域と比べ膜厚が薄くなっている。膜厚が薄くなったのは、ｎ型を付与する不純物元素を含む第２の半導体膜をエッチングにより分離してソース領域とドレイン領域とを形成する際、第１の半導体膜の一部が除去されたためである。また、このエッチングによって画素電極の端面、ドレイン電極の端面、及びドレイン領域の端面が一致している。このような逆スタガ型のＴＦＴはチャネルエッチ型と呼ばれている。また、本発明における逆スタガ型ＴＦＴの特徴は、ソース電極を覆う配線１２０の端面、ソース領域の端面、及びソース配線の端面が一致している。
【００３７】
[実施形態２]
図６は本発明の表示装置の構成を示す図である。基板６５１上には画素領域６５２が形成されている。その画素領域６５２が形成された領域上には対向電極が形成された第２の基板６６０が液晶層（図示せず）を介して貼り合わされている。第１の基板と第２の基板との間隔、即ち液晶層の厚さはスペーサによって決定付けられるが、ネマチック液晶の場合には３〜８μm、スメチック液晶の場合には１〜４μmとする。第１及び第２の基板にはアルミノホウケイ酸ガラスやバリウムホウケイ酸ガラスなどの無アルカリガラスを用いることが好ましく、その厚さは０．３〜１．１mm（代表的には０．７mm）が用いられるので、相対的に液晶層の厚さは外観上無視できるものである。
【００３８】
画素領域６５２は走査線（ゲート配線に対応する）群６５８とソース線群６５９が交差してマトリクスを形成し、各交差部に対応してＴＦＴが配置されている。ここで配置されるＴＦＴは実施形態１で説明した逆スタガ型のＴＦＴを用いる。非晶質シリコン層はプラズマＣＶＤ法で３００℃以下の温度で形成することが可能であり、例えば、外寸５５０×６５０mmの無アルカリガラス基板であっても、ＴＦＴを形成するのに必要な膜厚を数十秒で形成することができる。このような製造技術の特徴は、大画面の表示装置を作製する上で非常に有用に活用することができる。
【００３９】
画素領域６５２の外側の領域には、駆動回路が形成されたスティックドライバ６５３、６５４が実装されている。６５３はソース線側の駆動回路であり、６５４は走査線側の駆動回路であるが、いずれも複数個に分割して実装する。ＲＧＢフルカラーに対応した画素領域を形成するためには、ＸＧＡクラスでソース線の本数が３０７２本であり走査線側が７６８本必要となる。また、ＵＸＧＡではそれぞれ４８００本と１２００本が必要となる。このような数で形成されたソース線及び走査線は画素領域６５２の端部で数ブロック毎に区分して引出線６５７を形成し、スティックドライバ６５３、６５４の出力端子のピッチに合わせて集められている。
【００４０】
一方、基板６５１の端部には外部入力端子６５５が形成され、この部分で外部回路と接続するＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）を貼り合わせる。そして、外部入力端子６５５とスティックドライバとの間は基板６５１上に形成した接続配線６５６によって結ばれ、最終的にはスティックドライバの入力端子のピッチに合わせて集められる。
【００４１】
スティックドライバの回路構成は、走査線側とソース線側とで異なっている。図７はその一例を示し、図６と同様に画素領域６７０の外側に走査線側のスティックドライバ６７１と、ソース線側のスティックドライバ６７２が設けられる様子を示している。スティックドライバは画素密度にもよるが、走査線側で１〜２個、データ線側で２〜１０個程度が実装される。走査線側のスティックドライバ６７１の構成は、シフトレジスタ回路６７３、レベルシフタ回路６７４、バッファ回路６７５から成っている。この内、バッファ回路６７５は３０Ｖ程度の耐圧が要求されるものの、動作周波数は１００kHz程度であるので、特にこの回路を形成するＴＦＴはゲート絶縁膜の厚さは１５０〜２５０nm、チャネル長は１〜２μmで形成する。一方、ソース線側のスティックドライバは、シフトレジスタ回路６７６、ラッチ回路６７７、レベルシフタ回路６７８、Ｄ／Ａ変換回路６７９から構成される。シフトレジスタ回路６７６やラッチ回路６７７は駆動電圧３Ｖで周波数５０MHz以上（例えば６５MHz）で駆動するために、特にこの回路を形成するＴＦＴはゲート絶縁膜の厚さは２０〜７０nm、チャネル長は０．３〜１μmで形成する。
【００４２】
このような駆動回路が形成されたスティックドライバは図８（Ａ）に示すように、第３の基板８１１上に形成され、ＴＦＴで形成された回路部８１２、入力端子８１３、出力端子８１４が設けられている。駆動回路部８１２のＴＦＴのチャネル形成領域やソース及びドレイン領域は結晶質半導体膜で形成する。結晶質半導体膜には非晶質半導体膜をレーザー結晶化法や熱結晶化法で結晶化させた膜を適用することが可能であり、その他のもＳＯＩ技術を用いて形成された単結晶半導体層で形成することも可能である。
【００４３】
図８（Ｂ）はスティックドライバの上面図であり、図８（Ａ）の断面図はＡ−Ａ'線に対応している。画素領域のソース線または走査線に接続する出力端子のピッチは４０〜１００μmで複数個形成する。また、同様に入力端子８１３も必要な数に応じて形成する。これらの入力端子８１３及び出力端子８１４は一辺の長さを３０〜１００μmとした正方形または長方形状に形成する。図６で示したように、スティックドライバは画素領域の一辺の長さに合わせて形成するものではなく、長辺が１５〜８０mm、短辺が１〜６mmの矩形状または短冊状に形成する。画素領域のサイズ、即ち画面サイズが大型化すると、その一例として、２０型では画面の一方の辺の長さは４４３mmとなる。勿論、この長さに対応してスティックドライバを形成することは可能であるが、基板の強度を確保するには実用的な形状とはなり得ない。むしろ、１５〜８０mmの長さとして複数個にスティックドライバを分割する方が取り扱いが容易となり、製造上の歩留まりも向上する。
【００４４】
スティックドライバのＩＣチップに対する外形寸法の優位性はこの長辺の長にあり、ＩＣチップを１５〜８０mmという長さで形成することは生産性の観点から適していない。不可能ではないにしろ、円形のシリコンウエハーから取出すＩＣチップの取り数を減少させるので現実的な選択とはなり得ない。一方、スティックドライバの駆動回路はガラス基板上に形成するものであり、母体として用いる基板の形状に限定されないので生産性を損なうことがない。このように、長辺が１５〜８０mmで形成されたスティックドライバを用いることにより、画素領域に対応して実装するのに必要な数がＩＣチップを用いる場合よりも少なくて済むので、製造上の歩留まりを向上させることができる。
【００４５】
第３の基板を用いて作製されたスティックドライバを第１の基板上に実装する方法はＣＯＧ方式と同様なものであり、異方性導電材を用いた接続方法やワイヤボンディング方式などを採用することができる。図９にその一例を示す。図９（Ａ）は第１の基板２０１にスティックドライバ２０８が異方性導電材を用いて実装する例を示している。第１の基板２１０上には画素領域２０２、引出線２０６、接続配線及び入出力端子２０７が設けられている。第２の基板はシール材２０４で第１の基板２０１と接着されており、その間に液晶層２０５が設けられている。また、接続配線及び入出力端子２０７の一方の端にはＦＰＣ２１２が異方性導電材で接着されている。異方性導電材は樹脂２１５と表面にＡｕなどがメッキされた数十〜数百μm径の導電性粒子２１４から成り、導電性粒子２１４により接続配線及び入出力端子２０７とＦＰＣ２１２に形成された配線２１３とが電気的に接続されている。スティックドライバ２０８も同様に異方性導電材で第１の基板に接着され、樹脂２１１中に混入された導電性粒子２１０により、スティックドライバ２０８に設けられた入出力端子２０９と引出線２０６または接続配線及び入出力端子２０７と電気的に接続されている。
【００４６】
図１０（Ａ）はこの方式によるスティックドライバ２２４の実装方法を詳細に説明する部分断面図である。スティックドライバ２２４には入出力端子２２５が設けられ、その周辺部には保護絶縁膜２２６が形成されていることが望ましい。第１の基板２２０には第１の導電層２２１と第２の導電層２２３、及び絶縁層２２２が図で示すように形成され、ここでは第１の導電層２２１と第２の導電層２２３とで引出線または接続配線を形成している。第１の基板に形成されるこれらの導電層及び絶縁層は画素領域の画素ＴＦＴと同じ工程で形成されるものである。例えば、画素ＴＦＴが逆スタガ型で形成される場合、第１の導電層２２１はゲート電極と同じ層に形成され、Ｔａ、Ｃｒ、Ｔｉ、Ａｌなどの材料で形成される。通常ゲート電極上にはゲート絶縁膜が形成され、絶縁層２２２はこれと同じ層で形成されるものである。第１の導電層２２１上に重ねて設ける第２の導電層２２３は画素電極と同じ透明導電膜で形成されるものであり、導電性粒子２２７との接触を良好なものとするために設られている。樹脂２２８中に混入させる導電性粒子２２７の大きさと密度を適したものとすることにより、このような形態でスティックドライバと第１の基板とは電気的接続構造を形成することができる。
【００４７】
図１０（Ｂ）は樹脂の収縮力を用いたＣＯＧ方式の例であり、スティックドライバ側にＴａやＴｉなどでバリア層２２９を形成し、その上に無電解メッキ法などによりＡｕを約２０μm形成しバンプ２３０とする。そして、スティックドライバと第１の基板との間に光硬化性絶縁樹脂２３１を介在させ、光硬化して固まる樹脂の収縮力を利用して電極間を圧接して電気的な接続を形成する。
【００４８】
また、図９（Ｂ）で示すように第１の基板にスティックドライバを接着材２１６で固定して、Ａｕワイヤ２１７によりスティックドライバの入出力端子と引出線または接続配線とを接続しても良い。そして樹脂２１８で封止する。
【００４９】
スティックドライバの実装方法は図９及び図１０を基にした方法に限定されるものではなく、ここで説明した以外にも公知のＣＯＧ方法やワイヤボンディング方法、或いはＴＡＢ方法を用いることが可能である。
【００５０】
スティックドライバの厚さは、対向電極が形成された第２の基板と同じ厚さとすることにより、この両者の間の高さはほぼ同じものとなり、表示装置全体としての薄型化に寄与することができる。また、それぞれの基板を同じ材質のもので作製することにより、この液晶表示装置に温度変化が生じても熱応力が発生することなく、ＴＦＴで作製された回路の特性を損なうことはない。その他にも、本実施形態で示すようにＩＣチップよりも長尺のスティックドライバで駆動回路を実装することにより、一つの画素領域に対して必要な数を減らすことができる。
【００５１】
【実施例】
[実施例１]
本実施例は液晶表示装置の作製方法を示し、基板上に画素部のＴＦＴを逆スタガ型で形成し、該ＴＦＴに接続する保持容量を作製する方法について図１〜図５を用い工程に従って詳細に説明する。また、同図には該基板の端部に設けられ、他の基板に設けた回路の配線と電気的に接続するための端子部の作製工程を同時に示す。
【００５２】
図２（Ａ）において、基板１００にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いる。その他に、石英基板、プラスチック基板などの基板を使用することができる。
【００５３】
この基板１００上に導電層を全面に形成した後、第１のフォトマスクを用いるフォトリソ工程を行い、エッチング処理をしてゲート電極１０２'及びゲート配線（図示せず）、容量配線１０３、端子１０１を形成する。このとき少なくともゲート電極１０２'の端部にテーパー部が形成されるようにエッチングする。また、この段階での上面図を図４に示す。
【００５４】
ゲート電極１０２及びゲート配線と容量配線１０３、端子部の端子１０１は、アルミニウム（Ａｌ）や銅（Ｃｕ）などの低抵抗導電性材料で形成することが望ましいが、Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わせて形成する。また、低抵抗導電性材料としてＡｇＰｄＣｕ合金を用いてもよい。耐熱性導電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）から選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜、または前記元素を成分とする窒化物で形成する。例えば、ＴｉとＣｕの積層、ＴａＮとＣｕとの積層が挙げられる。また、Ｔｉ、Ｓｉ、Ｃｒ、Ｎｄ等の耐熱性導電性材料と組み合わせて形成した場合、平坦性が向上するため好ましい。その他に、耐熱性導電性材料の単層やＭｏとＷ、或いはＭｏとＴａの合金を用いても良い。
【００５５】
液晶表示装置を作製するには、ゲート電極およびゲート配線は耐熱性導電性材料と低抵抗導電性材料とを組み合わせて形成することが望ましい。画面サイズが４型程度までなら耐熱性導電性材料の窒化物から成る導電層（Ａ）と耐熱性導電性材料から成る導電層（Ｂ）とを積層したニ層構造とする。導電層（Ｂ）はＡｌ、Ｃｕ、Ｔａ、Ｔｉ、Ｗ、Ｎｄ、Ｃｒから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜で形成すれば良く、導電層（Ａ）は窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、窒化チタン（ＴｉＮ）膜などで形成する。例えば、導電層（Ａ）としてＣｒ、導電層（Ｂ）としてＮｄを含有するＡｌとを積層したニ層構造とすることが好ましい。導電層（Ａ）は１０〜１００ｎｍ（好ましくは２０〜５０ｎｍ）とし、導電層（Ｂ）は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とする。
【００５６】
一方、４型クラス以上の大画面に適用するには耐熱性導電性材料から成る導電層（Ａ）と低抵抗導電性材料から成る導電層（Ｂ）と耐熱性導電性材料から成る導電層（Ｃ）とを積層した三層構造とすることが好ましい。低抵抗導電性材料から成る導電層（Ｂ）は、アルミニウム（Ａｌ）を成分とする材料で形成し、純Ａｌの他に、０．０１〜５atomic％のスカンジウム（Ｓｃ）、Ｔｉ、Ｎｄ、シリコン（Ｓｉ）等を含有するＡｌを使用する。導電層（Ｃ）は導電層（Ｂ）のＡｌにヒロックが発生するのを防ぐ効果がある。導電層（Ａ）は１０〜１００ｎｍ（好ましくは２０〜５０ｎｍ）とし、導電層（Ｂ）は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とし、導電層（Ｃ）は１０〜１００ｎｍ（好ましくは２０〜５０ｎｍ）とする。本実施例では、Ｔｉをターゲットとしたスパッタ法により導電層（Ａ）をＴｉ膜で５０nmの厚さに形成し、Ａｌをターゲットとしたスパッタ法により導電層（Ｂ）をＡｌ膜で２００nmの厚さに形成し、Ｔｉをターゲットとしたスパッタ法により導電層（Ｃ）をＴｉ膜で５０nmの厚さに形成する。
【００５７】
次いで、絶縁膜１０４ａを全面に成膜する。絶縁膜１０４ａはスパッタ法を用い、膜厚を５０〜２００ｎｍとする。例えば、絶縁膜１０４ａとして窒化シリコン膜を用い、１５０ｎｍの厚さで形成する。勿論、ゲート絶縁膜はこのような窒化シリコン膜に限定されるものでなく、酸化シリコン膜、酸化窒化シリコン膜、酸化タンタル膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。例えば、下層を窒化シリコン膜とし、上層を酸化シリコン膜とする積層構造としても良い。
【００５８】
絶縁膜１０４ａ上に５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さで第１の半導体膜１０５を、プラズマＣＶＤ法やスパッタ法などの公知の方法で全面に形成する。例えば、シリコンのターゲットを用いたスパッタ法で非晶質シリコン（ａ−Ｓｉ）膜を１５０ｎｍの厚さに形成する。その他、この第１の半導体膜には、微結晶半導体膜、非晶質シリコンゲルマニウム膜（ＳｉXＧｅ(1-X)、（０＜Ｘ＜１））、非晶質シリコンカーバイト（ＳｉXＣY）などの非晶質構造を有する化合物半導体膜を適用することも可能である。
【００５９】
次に、一導電型（ｎ型またはｐ型の不純物元素を含有する）の第２の半導体膜を２０〜８０ｎｍの厚さで形成する。一導電型の第２の半導体膜は、プラズマＣＶＤ法やスパッタ法などの公知の方法で全面に形成する。本実施例では、リン（Ｐ）が添加されたシリコンターゲットを用いて一導電型の第２の半導体膜１０６を形成する。或いは、シリコンターゲットを用い、リンを含む雰囲気中でスパッタリングを行い成膜してもよい。その他にも、第２の半導体膜を水素化微結晶シリコン膜（μｃ−Ｓｉ：Ｈ）で形成しても良い。
【００６０】
金属材料からなる第１の導電膜１０７はスパッタ法や真空蒸着法で形成する。第１の導電膜１０７の材料としては、第２の半導体膜１０６とオーミックコンタクトのとれる金属材料であれば特に限定されず、Ａｌ、Ｃｒ、Ｔａ、Ｔｉから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜等が挙げられる。本実施例ではスパッタ法を用い、第１の導電膜１０７として、５０〜１５０nmの厚さのＴｉ膜と、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成し、さらにその上にＴｉ膜を１００〜１５０nmの厚さで形成する３層構造で形成する（図２（Ａ））。
【００６１】
絶縁膜１０４ａ、第１の半導体膜１０５、一導電型の第２の半導体膜１０６、及び第１の導電膜１０７はいずれも公知の方法で作製するものであり、プラズマＣＶＤ法やスパッタ法で作製することができる。本実施例では、これらの膜（１０４ａ、１０５、１０６、１０７）をスパッタ法で、ターゲット及びスパッタガスを適宣切り替えることにより連続的に形成した。この時、スパッタ装置において、同一の反応室または複数の反応室を用い、これらの膜を大気に晒すことなく連続して積層させることが好ましい。このように、大気に曝さないことで不純物の混入を防止することができる。
【００６２】
そして、第２のフォトマスクを用い、フォトリソグラフィー工程を行い、レジストマスク１０８を形成し、エッチングにより不要な部分を除去して配線（後の工程によりソース配線及びドレイン電極）１１１を形成する。この際のエッチング方法としてウエットエッチングまたはドライエッチングを用いる。この時、第１の導電膜１０７、一導電型の第２の半導体膜１０６、及び第１の半導体膜１０５が順次、レジストマスク１０８のパターンに従ってエッチングとなする。この工程では配線の形成のみならず、ＴＦＴを形成する半導体層のパターンまでも同時に形成する。ＴＦＴの形成部においては、第１の導電膜からなる配線１１１、ｎ型を付与する不純物元素を含む第２の半導体膜１１０、及び第１の半導体膜１０９がそれぞれ形成される。本実施例では、ＳｉＣｌ4とＣｌ2とＢＣｌ3の混合ガスを反応ガスとしたドライエッチングにより、Ｔｉ膜とＡｌ膜とＴｉ膜を順次積層した第１の導電膜１０７をエッチングし、反応ガスをＣＦ4とＯ2の混合ガスに代えて第１の半導体膜１０５及びｎ型を付与する不純物元素を含む第２の半導体膜１０６を選択的に除去する（図２（Ｂ））。また、容量部においては容量配線１０３と絶縁膜１０４ａを残し、同様に端子部においても、端子１０１と絶縁膜１０４ａが残る。この状態の上面図を図５に示す。但し、簡略化のため図５では全面に成膜された第２の導電膜１１２は図示していない。
【００６３】
次に、レジストマスク１０８を除去した後、スクリーン印刷で画素領域の全面を覆うマスクを形成し、端子部のパッド部分を覆っている絶縁膜１０４ａを選択的に除去する。この処理は高い位置合わせ精度を要求しないので、スクリーン印刷やシャドーマスクを用いて行うことができる。こうして絶縁膜１０４ｂを形成する（図２（Ｃ））。
【００６４】
そして、全面に透明導電膜からなる第２の導電膜１１２を成膜する（図２（Ｄ））。この第２の導電膜１１２の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2、ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用いて形成する。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯと比較して熱安定性にも優れているので、第２の導電膜１１２と接触する配線１１１をＡｌ膜で形成しても腐蝕反応をすることを防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。
【００６５】
次に、第３のフォトマスクを用い、フォトリソグラフィー工程によりレジストマスク１１３ａ〜１１３ｃを形成する。そして、エッチングにより不要な部分を除去して第１の半導体膜１１４、ソース領域１１５及びドレイン領域１１６、ソース電極１１７及びドレイン電極１１８、画素電極１１９を形成する（図３（Ａ））。このフォトリソグラフィー工程は、第２の導電膜１１２をパターニングすると同時に配線１１１と、一導電型の第２の半導体膜１１０と第１の半導体膜１０９の一部をエッチングにより除去して開孔を形成する。本実施例では、まず、ＩＴＯからなる第２の導電膜１１２を硝酸と塩酸の混合溶液または塩化系第２鉄系の溶液を用いたウエットエッチングにより選択的に除去し、ウエットエッチングにより配線１１１を選択的に除去した後、ドライエッチングによりｎ型を付与する不純物元素を含む第２の半導体膜１１０と第１の半導体膜１０９の一部をエッチングした。なお、本実施例では、ウエットエッチングとドライエッチングとを用いたが、実施者が反応ガスを適宜選択してドライエッチングのみで行ってもよいし、実施者が反応溶液を適宜選択してウエットエッチングのみで行ってもよい。
【００６６】
また、開孔の底部は第１の半導体膜に達しており、凹部を有する第１の半導体膜１１４が形成される。この開孔によって配線１１１はソース配線１１７とドレイン電極１１８に分離され、一導電型の第２の半導体膜１１０はソース領域１１５とドレイン領域１１６に分離される。また、ソース配線と接する第２の導電膜１２０は、ソース配線を覆い、後の製造工程、特にラビング処理で生じる静電気を防止する役目を果たす。本実施例では、ソース配線上に第２の導電膜１２０を形成した例を示したが、第２の導電膜１２０を除去してもよい。また、このフォトリソグラフィー工程において、容量部における絶縁膜１０４ｂを誘電体として、容量配線１０３と画素電極１１９とで保持容量が形成される。その他に、このフォトリソグラフィー工程において、レジストマスク１１３ｃで覆い端子部に形成された透明導電膜からなる第２の導電膜を残す。
【００６７】
次に、レジストマスク１１３ａ〜１１３ｃを除去した。この状態の断面図を図３（Ｂ）に示す。尚、図１は１つの画素の上面図であり、Ａ−Ａ'線 及びＢ−Ｂ'線に沿った断面図がそれぞれ図３（Ｂ）に相当する。
【００６８】
また、図１１（Ａ）は、この状態のゲート配線端子部５０１、及びソース配線端子部５０２の上面図をそれぞれ図示している。なお、図１〜図３と対応する箇所には同じ符号を用いている。また、図１１（Ｂ）は図１１（Ａ）中のＥ−Ｅ'線 及びＦ−Ｆ'線に沿った断面図に相当する。図１１（Ａ）において、透明導電膜からなる５０３は入力端子として機能する接続用の電極である。また、図１１（Ｂ）において、５０４は絶縁膜（１０４ｂから延在する）、５０５は第１の非晶質半導体膜（１１４から延在する）、５０６はｎ型を付与する不純物元素を含む第２の非晶質半導体膜（１１５から延在する）である。
【００６９】
こうして３枚のフォトマスクを使用して、３回のフォトリソグラフィー工程により、逆スタガ型のｎチャネル型ＴＦＴ２０１を有する画素ＴＦＴ、保持容量２０２を完成させることができる。これらを個々の画素に対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型の電気光学装置を作製するための一方の基板とすることができる。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【００７０】
次に、アクティブマトリクス基板の画素部のみに配向膜１２１を選択的に形成する。配向膜１２１を選択的に形成する方法としては、スクリーン印刷法を用いてもよいし、配向膜を塗布後、シャドーマスクを用いてレジストマスクを形成して除去する方法を用いてもよい。通常、液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。そして、配向膜１２１にラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにする。
【００７１】
次いで、アクティブマトリクス基板と、対向電極１２２と配向膜１２３とが設けられた対向基板１２４とをスペーサで基板間隔を保持しながらシール剤により貼り合わせた後、アクティブマトリクス基板と対向基板の間に液晶材料１２５を注入する。液晶材料１２５は公知のものを適用すれば良く代表的にはＴＮ液晶を用いる。液晶材料を注入した後、注入口は樹脂材料で封止する（図３（Ｃ））。
【００７２】
端子部には、実施形態２で示すように駆動回路が形成されたスティックドライバを取り付ける。スティックドライバは走査線側とソース線側で異なる駆動回路が用いられる。こうして、画素領域を３枚のフォトマスクで作製したアクティブマトリクス型液晶表示装置を完成させることができる。
【００７３】
[実施例２]
本実施例では、実施例１で作製した画素ＴＦＴ上に保護膜を形成した例を図１２に示す。なお、本実施例は、実施例１の図３（Ｂ）の状態まで同一であるので異なる点について以下に説明する。また、図３（Ｂ）に対応する箇所は同一の符号を用いている。
【００７４】
まず、実施例１に従って図３（Ｂ）の状態を得た後、薄い無機絶縁膜を全面に形成する。この薄い無機絶縁膜としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、酸化タンタル膜などの無機絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。
【００７５】
次いで、第４のフォトマスクを用い、フォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して、画素ＴＦＴ部においては絶縁膜４０２、端子部においては無機絶縁膜４０１をそれぞれ形成する。この無機絶縁膜４０１、４０２は、パッシベーション膜として機能する。また、端子部においては、第４のフォトリソグラフィー工程により薄い無機絶縁膜４０１を除去して、端子部の端子１０１上に形成された透明導電膜からなる第２の導電膜を露呈させる。
【００７６】
こうして本実施例では、４枚のフォトマスクを使用して、４回のフォトリソグラフィー工程により、無機絶縁膜で保護された逆スタガ型のｎチャネル型ＴＦＴ、保持容量を完成させることができる。そして、これらを個々の画素に対応してマトリクス状に配置し、画素部を構成することによりアクティブマトリクス型の電気光学装置を作製するための一方の基板とすることができる。なお、本実施例は、実施例１の構成と組み合わせることが可能である。
【００７７】
[実施例３]
実施例１では、絶縁膜、第１の非晶質半導体膜、一導電型の第２の非晶質半導体膜及び第１の導電膜をスパッタ法で形成する例を中心として示しが、本実施例ではプラズマＣＶＤ法を用いる例を示す。具体的には、絶縁膜、第１の非晶質半導体膜、及び一導電型の第２の半導体膜をプラズマＣＶＤ法で形成する。
【００７８】
本実施例においては絶縁膜として酸化窒化シリコン膜を用い、プラズマＣＶＤ法により１５０nmの厚さで形成する。この時、プラズマＣＶＤ装置において、電源周波数を１３〜７０ＭＨｚ、好ましくは２７〜６０ＭＨｚで行う。特に、電源周波数２７〜６０ＭＨｚを使うことにより緻密な絶縁膜を形成することができ、ゲート絶縁膜としての耐圧を高めることができる。また、ＳｉＨ4とＮＨ3にＮ2Ｏを添加させて作製された酸化窒化シリコン膜は、膜の内部応力が緩和されるので、この用途に対して好ましい材料となる。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、酸化シリコン膜、窒化シリコン膜、酸化タンタル膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。も良い。その一例を示せば、下層を窒化シリコン膜とし、上層を酸化シリコン膜とする積層構造はゲート絶縁膜として好ましい形態である。
【００７９】
酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl Orthosilicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度２５０〜３５０℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製された酸化シリコン膜は、その後３００〜４００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００８０】
第１の半導体膜として、代表的には、プラズマＣＶＤ法で水素化非晶質シリコン（ａ−Ｓｉ：Ｈ）膜を１００ｎｍの厚さに形成する。この時、プラズマＣＶＤ装置において、電源周波数１３〜７０ＭＨｚ、好ましくは２７〜６０ＭＨｚで行えばよい。電源周波数２７〜６０ＭＨｚを使うことにより成膜速度を向上することが可能となり、成膜された膜は、欠陥密度の少ないａ−Ｓｉ膜となるため好ましい。その他、この第１の非晶質半導体膜には、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用することも可能である。非晶質半導体膜のプラズマＣＶＤ法による成膜において、１００〜１００ｋＨｚのパルス変調放電を行えば、プラズマＣＶＤ法の気相反応によるパーティクルの発生を防ぐことができ、成膜においてピンホールの発生を防ぐことができるため好ましい。
【００８１】
また、本実施例では、一導電型の不純物元素を含有する半導体膜として、一導電型の第２の非晶質半導体膜を２０〜８０ｎｍの厚さで形成する。例えば、ｎ型の不純物元素を含有するａ−Ｓｉ：Ｈ膜を形成すれば良く、そのためにシラン（ＳｉＨ4）に対して０．１〜５％の濃度でフォスフィン（ＰＨ3）を添加する。或いは、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜１０６に代えて水素化微結晶シリコン膜（μｃ−Ｓｉ：Ｈ）を用いても良い。
【００８２】
これらの膜は、反応ガスを適宣切り替えることにより、連続的に形成することができる。また、プラズマＣＶＤ装置において、同一の反応室または複数の反応室を用い、これらの膜を大気に晒すことなく連続して積層させることもできる。このように、大気に曝さないで連続成膜することで特に、第１の半導体膜への不純物の混入を防止することができる。
【００８３】
[実施例４]
図２において示すように、絶縁膜、第１の非晶質半導体膜、一導電型の第２の非晶質半導体膜、第１の導電膜を順次、連続的に積層する工程では、スパッタ装置やプラズマＣＶＤ装置の一つの形態として、複数の反応室を備えたマルチチャンバー型の装置が適用できる。
【００８４】
図１３はマルチチャンバー型の装置（連続成膜システム）の上面からみた概要を示す。装置の構成は、ロード・アンロード室１０、１５、皮膜を形成するチャンバー１１〜１４が備えられ、各チャンバーは共通室２０に連結されている。ロード・アンロード室、共通室及び各チャンバーには、真空排気ポンプ、ガス導入系が配置されている。
【００８５】
ロード・アンロード室１０、１５は、処理基板３０をチャンバーに搬入するためのロードロック室である。第１のチャンバー１１は絶縁膜１０４を成膜するための反応室である。第２のチャンバー１２は第１の非晶質半導体膜１０５を成膜するための反応室である。第３のチャンバー１３は一導電型の非晶質半導体膜１０６を成膜するための反応室である。第４のチャンバー１４は第１の導電膜１０７を成膜するための反応室である。
【００８６】
このようなマルチチャンバー型の装置の動作の一例を示す。最初、全てのチャンバーは、一度高真空状態に真空引きされた後、窒素またはアルゴンなどのガスを流し、チャンバー内を０．０１〜５Pa程度の圧力に保持することにより、排気口からの逆拡散やチャンバー内壁からの脱ガスによる汚染を防いでいる。
【００８７】
処理基板は多数枚が収納されたカセット２８ごとロード・アンロード室１０にセットされる。処理基板はゲート弁２２を開けてカセットから取り出し、ロボットアーム２１によって共通室２０に移される。この際、共通室において位置合わせが行われる。なお、この基板３０は実施例１に従って得られた配線１０１、１０２、１０３が形成されたものを用いた。
【００８８】
ここでゲート弁２２を閉鎖し、次いでゲート弁２３を開ける。そして第１のチャンバー１１へ処理基板３０を移送する。第１のチャンバー内では１５０℃から３００℃の温度で成膜処理を行い、絶縁膜１０４を得る。なお、絶縁膜としては、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、またはこれらの積層膜等を使用することができる。本実施例では単層の窒化珪素膜を採用しているが、二層または三層以上の積層構造としてもよい。なお、ここではプラズマＣＶＤ法が可能なチャンバーを用いたが、ターゲットを用いたスパッタ法が可能なチャンバーを用いても良い。
【００８９】
絶縁膜の成膜終了後、処理基板はロボットアームによって共通室に引き出され、第２のチャンバー１２に移送される。第２のチャンバー内では第１のチャンバーと同様に１５０℃〜３００℃の温度で成膜処理を行い、プラズマＣＶＤ法で第１の半導体膜１０５を得る。なお、第１の非晶質半導体膜としては、微結晶半導体膜、非晶質ゲルマニウム膜、非晶質シリコン・ゲルマニウム膜、またはこれらの積層膜等を使用することができる。また、第１の半導体膜の形成温度を３５０℃〜５００℃として水素濃度を低減するための熱処理を省略してもよい。なお、ここではプラズマＣＶＤ法が可能なチャンバーを用いたが、ターゲットを用いたスパッタ法が可能なチャンバーを用いても良い。
【００９０】
第１の半導体膜の成膜終了後、処理基板は共通室に引き出され、第３のチャンバー１３に移送される。第３のチャンバー内では第２のチャンバーと同様に１５０℃〜３００℃の温度で成膜処理を行い、プラズマＣＶＤ法でｎ型を付与する不純物元素（ＰまたはＡｓ）を含む一導電型の第２の半導体膜１０６を得る。なお、ここではプラズマＣＶＤ法が可能なチャンバーを用いたが、ターゲットを用いたスパッタ法が可能なチャンバーを用いても良い。
【００９１】
一導電型の第２の半導体膜の成膜終了後、処理基板は共通室に引き出され、第４のチャンバー１４に移送される。第４のチャンバー内では金属ターゲットを用いたスパッタ法で第１の導電膜１０７を得る。
【００９２】
このようにして四層が連続的に成膜された被処理基板はロボットアームによってロードロック室１５に移送されカセット２９に収納される。
【００９３】
[実施例５]
実施例４では、複数のチャンバーを用いて連続的に積層する例を示したが、本実施例では図１４に示す装置を用いて一つのチャンバー内で高真空を保ったまま連続的に積層する方法を採用することもできる。
【００９４】
本実施例では図１４に示した装置システムを用いた。図１４において、４０は処理基板、５０は共通室、４４、４６はロードロック室、４５はチャンバー、４２、４３はカセットである。本実施例では基板搬送時に生じる汚染を防ぐために同一チャンバーで積層形成した。
【００９５】
図１４で示す装置を実施例１に適用する場合には、チャンバー４５に複数のターゲットを用意し、順次、反応ガスを入れ替えて絶縁膜１０４、第１の半導体膜１０５、一導電型の第２の半導体膜１０６、第１の導電膜１０７を積層形成すればよい。
【００９６】
また、実施例４に適用する場合には、順次、反応ガスを入れ替えて絶縁膜１０４、第１の非晶質半導体膜１０５、一導電型の第２の半導体膜１０６を積層形成すればよい。
【００９７】
[実施例６]
実施例４で示すように、プラズマＣＶＤ法を用いるＴＦＴの作製工程では、一導電型の第２の半導体膜を微結晶半導体膜で形成することができる。成膜時の基板加熱温度を８０〜３００℃、好ましくは１４０〜２００℃とし、水素で希釈したシランガス（ＳｉＨ4：Ｈ2＝１：１０〜１００）とフォスフィン（ＰＨ3）との混合ガスを反応ガスとし、ガス圧を０．１〜１０Ｔｏｒｒ、放電電力を１０〜３００mW/cm2とすることで微結晶シリコン膜を得ることができる。また、この微結晶珪素膜成膜後にリン（Ｐ）をプラズマドーピングして形成してもよい。一導電型の第２の半導体膜を微結晶半導体膜で形成することで、ソース及びドレイン領域の低抵抗化が図られ、ＴＦＴの特性を向上させることができる。
【００９８】
[実施例７]
実施例１〜３では透過型の液晶表示装置に対応するアクティブマトリクス基板の作製方法を示したが、本実施例では図１５、１６を用いて、反射型の液晶表示装置に適用する例について示す。図１５は断面図、図１６は上面図を示し、図１６中の鎖線Ｇ―Ｇ’で切断した面での断面構造とＨ−Ｈ’で切断した面に対応する断面構造を図１５に示している。
【００９９】
まず、絶縁表面を有する基板を用意する。本実施例は、基板としてガラス基板、石英基板、プラスチック基板のような透光性を有する基板の他に、反射型であるため、半導体基板、ステンレス基板、セラミック基板などに絶縁膜を形成したものでもよい。
【０１００】
次いで、基板上に金属材料からなる導電膜を形成した後、第１のフォトマスクを用いレジストパターンを形成した後、エッチング処理でゲート配線７５０及びを凸部７５１形成する。この凸部は、ゲート配線とソース配線とで囲まれた領域、即ち画素電極が形成されて表示領域となる領域に配置する。なお、凸部７５１の形状は特に限定されず、径方向の断面が多角形であってもよいし、左右対称でない形状であってもよい。例えば、凸部７５１の形状は円柱状や角柱状であってもよいし、円錐状や角錐状であってもよい。また、凸部７５１を規則的に配置しても不規則に配置してもよい。本実施例ではゲート配線がテーパー形状であることが望ましいため、凸部７５１もテーパー形状を有する角錐形状となる。テーパー部の角度は５〜４５度、好ましくは５〜２５度とする。
【０１０１】
次いで、絶縁膜（ゲート絶縁膜）７５２、第１の半導体膜、一導電型の第２の半導体膜及び第１の導電膜を順次積層形成する。尚、第１の半導体膜は非晶質半導体、微結晶半導体のいずれを適用しても良い。一導電型の第２の半導体膜も実施例６で示すように微結晶半導体を用いてもよい。さらに、これらの膜はスパッタ法やプラズマＣＶＤ法を用いて複数のチャンバー内または同一チャンバー内で連続的に大気に曝すことなく形成することができる。大気に曝さないようにすることで不純物の混入を防止できる。上記絶縁膜７５２は、凸部７５１が形成された基板上に形成され、表面に凸凹を有している。
【０１０２】
次いで、第２のフォトマスクを用いレジストパターンを形成した後、エッチング処理で上記第１の導電膜、第２の半導体膜、第１の半導体膜をエッチングする。こうしてソース配線６０８及び電極（ドレイン電極）６０９を形成し、第１の半導体膜６０５を形成する。このエッチング処理により、ソース配線、ドレイン電極、ＴＦＴを形成する半導体層が所定のパターンに形成される。
【０１０３】
その後、全面に第２の導電膜を成膜する。なお、第２の導電膜としては、反射性を有する導電膜を用いる。このような導電膜としてＡｌやＡｇなどを適用することが望ましいが、耐熱性が劣るため下層に対するバリアメタル層としてＴｉ、Ｔａなどの層を形成しておいても良い。
【０１０４】
次いで、第３のフォトマスクを用い、レジストパターンを形成した後、エッチング処理をして、第２の導電膜からなる画素電極６０４を形成する。こうして、凸部６０１上に形成された絶縁膜の表面は凸凹を有し、この凸凹を表面に有する絶縁膜６０２上に画素電極６０４が形成されるので、画素電極６０４の表面に凹凸を持たせて光散乱性を図ることができる。
【０１０５】
また、本実施例の構成とすることで、画素ＴＦＴ部の作製する際、フォトリソグラフィー技術で使用するフォトマスクの数を３枚とすることができる。従来では、凸凹部を形成する工程を増やす必要があったが、本実施例はゲート配線と同時に凸部を作製するため、全く工程を増やすことなく画素電極に凸凹部を形成することができる。
【０１０６】
[実施例８]
本実施形態では主に走査線側のスティックドライバに適したＴＦＴの作製方法について説明する。走査線側のスティックドライバには、シフトレジスタ回路やバッファ回路などを形成する。ここでは、シフトレジスタ回路は３〜５Ｖ駆動とし、バッファ回路は３３Ｖ駆動を前提とする。バッファ回路を構成するＴＦＴは高耐圧が要求されるため、他の回路のＴＦＴよりもゲート絶縁膜の膜厚を厚くする必要がある。その作製方法を図１７と図１８を用いて説明する。
【０１０７】
図１７（Ａ）において、基板３０１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板などを用いる。このようなガラス基板は加熱温度により僅かながら収縮するので、ガラス歪み点よりも５００〜６５０℃のい温度で熱処理を施したものを用いると基板の収縮率を低減させることができる。
【０１０８】
ブロッキング層３０２は基板３０１に微量に含まれるアルカリ金属などが半導体層に拡散するのを防ぐために設け、酸化シリコン膜や窒化シリコン膜、または酸化窒化シリコン膜などの絶縁膜で形成する。また、ＴＦＴのしきい値電圧（Ｖth）を安定化させるために、ブロッキング層の応力を引張り応力とすることが望ましい。応力の制御は上記絶縁膜の作製条件により制御する。その目的のために、ブロッキング層は単層に限らず、組成の異なる複数の絶縁膜を積層して形成しても良い。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１０〜２００nm（好ましくは５０〜１００nm）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を５０〜２００nm（好ましくは１００〜１５０nm）の厚さに積層形成してブロッキング層とすることができる。
【０１０９】
非晶質構造を有する半導体膜３０３は、２５〜１００nmの膜厚で形成する。非晶質構造を有する半導体膜の代表例としては非晶質シリコン（ａ−Ｓｉ）膜、非晶質シリコン・ゲルマニウム（ａ−ＳｉＧｅ）膜、非晶質炭化シリコン（ａ−ＳｉＣ）膜、非晶質シリコン・スズ（ａ−ＳｉＳｎ）膜などがあり、そのいずれでも適用できる。これらの非晶質構造を有する半導体膜はプラズマＣＶＤ法やスパッタ法、或いは減圧ＣＶＤ法などにより形成されるもので、膜中に水素を０．１〜４０atomic%程度含有するようにして形成する。好適な一例は、プラズマＣＶＤ法でＳｉＨ4またはＳｉＨ4とＨ2から作製される非晶質シリコン膜であり、膜厚は５５nmとする。尚、ＳｉＨ4の代わりにＳｉ2Ｈ6を使用しても良い。
【０１１０】
そして、非晶質半導体膜の結晶化温度を低温化することのできる触媒元素を添加する。触媒元素は非晶質半導体膜中に直接注入する方法も可能であるが、スピンコート法、印刷法、スプレー法、バーコーター法、スパッタ法または真空蒸着法によって触媒元素が含有する層３０４を１〜５nmの厚さに形成しても良い。このような触媒元素の一例は、非晶質シリコンに対してニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）が有効であることが知られている。スピンコート法で触媒元素を含有する層３０４を形成するには、重量換算で１〜１００ppm（好ましくは１０ppm）の触媒元素を含む水溶液をスピナーで基板を回転させて塗布する。
【０１１１】
図１７（Ｂ）で示す結晶化の工程では、まず４００〜５００℃で１時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を５atom％以下にする。そして、ファーネスアニール炉を用い、窒素雰囲気中において５５０〜６００℃で１〜８時間の熱処理を行う。好適には、５５０℃で４時間の熱処理を行う。こうして結晶質半導体膜３０５を得ることができる。このような熱結晶化法により、非晶質シリコン膜からは結晶構造を有する結晶質シリコン膜が形成される。
【０１１２】
しかし、この熱結晶化法によって作製された結晶質半導体膜３０５は、局所的に非晶質領域が残存していることがある。このような場合、ラマン分光法では４８０ｃｍ-1にブロードなピークを持つ非晶質成分の存在を確認することができる。レーザー結晶化法はこのように残存する非晶質領域を結晶化させる目的において適した方法である。
【０１１３】
レーザー結晶化法において用いるレーザー光源にはエキシマレーザー、ＹＡＧレーザー、ＹＶＯ4レーザー、ＹＡｌＯ3レーザー、ＹＬＦレーザーなどを用いることができる。エキシマレーザーでは４００nm以下の波長の光を高出力で放射させることができるので半導体膜の結晶化に好適に用いることができる。一方、ＹＡＧレーザー、ＹＶＯ4レーザー、ＹＡｌＯ3レーザー、ＹＬＦレーザーなどの固体レーザーではその第２高調波（５３２nm）、第３高調波（３５５nm）、第４高調波（２６６nm）を用いる。光の侵入長により、第２高調波（５３２nm）を用いる場合には半導体膜の表面及び内部から、第３高調波（３５５nm）や第４高調波（２６６nm）の場合にはエキシマレーザーと同様に半導体膜の表面から加熱して結晶化を行うことができる。
【０１１４】
図１７（Ｃ）はその様子を示すものであり、例えば、Ｎｄ：ＹＡＧレーザーを用い、そのパルス発振周波数を１〜１０kHzとし、レーザーエネルギー密度を１００〜５００mJ/cm2(代表的には１００〜４００mJ/cm2)として、シリンドリカルレンズなどを含む光学系にて形成した線状レーザー光３０６をその長手方向に対し垂直な方向に走査して（或いは、相対的に基板を移動させて）する。線状レーザー光３０６の線幅は１００〜１０００μm、例えば４００μmとする。このようにして熱結晶化法とレーザー結晶化法を併用することにより、結晶性の高い結晶質半導体膜３０７を形成することができる。
【０１１５】
以上のようにして形成される結晶質半導体膜３０７は、ＴＦＴの能動層としてチャネル形成領域をはじめ、ソース領域、ドレイン領域、ＬＤＤ領域などを形成するのに適している。ニッケルなどの触媒元素を用いた熱結晶化法で作製される結晶質シリコン膜は、微視的に見れば複数の針状または棒状の結晶が集合した構造を有している。しかし、隣接する結晶粒の連続性が高く不対結合手（ダングリングボンド）が殆ど形成されないことが見込まれている。また、その結晶粒の大部分は＜１１０＞に配向している。その理由の一つとして、ニッケルなどの触媒元素を用いた場合の結晶成長過程は、触媒元素のシリサイド化物が関与しているものと考えられ、半導体膜の膜厚が２５〜１００nmと薄いのでその初期核のうち（１１１）面が基板表面とほぼ垂直なものが優先的に成長するため実質的に＜１１０＞の配向性が高くなると考えられる。
【０１１６】
その後、結晶質半導体膜３０７はエッチング処理により島状の半導体層３０８〜３１１を形成する。図１７（Ｄ）では便宜上４つの半導体層を示している。以降の説明は、半導体層３０８、３０９にはシフトレジスタ回路など低電圧で駆動する回路のＴＦＴを、半導体層３１０、３１１にはバッファ回路など高電圧で駆動する回路のＴＦＴをそれぞれ作製することを前提として説明する。
【０１１７】
半導体層上に形成するゲート絶縁膜は、回路の駆動電圧を考慮して、同一基板上に形成するＴＦＴであってもその膜厚を異ならせて形成する。そのために２段階の成膜プロセスを必要とする。最初に、ゲート絶縁膜第１層目３１２を４０〜２００nm（好ましくは７０〜９０nm）の厚さで形成する。そして、半導体層３０８、３０９上のゲート絶縁膜第１層目を選択的にエッチングして除去することにより図１７（Ｅ）の様な状態を形成する。
【０１１８】
続いて、図１７（Ｆ）に示すようにゲート絶縁膜第２層目３１３を同様に形成する。その結果、ゲート絶縁膜第１層目３１２とゲート絶縁膜第２層目３１３とをそれぞれ８０nmの厚さで成膜した場合には、半導体層３０８、３０９上のゲート絶縁膜の厚さは８０nmとなり、半導体層３１０、３１１のゲート絶縁膜の厚さは１６０nmとすることができる。
【０１１９】
ゲート絶縁膜はプラズマＣＶＤ法またはスパッタ法を用いシリコンを含む絶縁膜で形成する。プラズマＣＶＤ法でＳｉＨ4とＮ2Ｏの混合ガスから作製される酸化窒化シリコン膜はゲート絶縁膜として適した材料である。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜をで形成しても良い。酸化シリコン膜を適用する場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０１２０】
こうして作製されたゲート絶縁膜上にゲート電極を形成するための導電膜を形成する。本実施形態で示すＴＦＴのゲート電極はドライエッチング法で選択比が５〜２０（好ましくは、１０〜１３）以上の２種類の導電性材料を積層して形成する。例えば、窒化物導電性材料から成る第１の導電膜と、４００〜６５０℃の熱処理に耐え得る耐熱性導電性材料から成る第２の導電膜とから形成する。その具体的な一例として、第１の導電膜を窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）から選ばれた材料で形成し、第２の導電膜をタンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた一種または複数種からなる合金材料で形成する。勿論、適用可能なゲート電極材料はここで記載した材料に限定されるものではなく、上記仕様を満たす導電性材料の組み合わせであれば、他の導電性材料を選択することも可能である。尚、ここでいう選択比とは、第１の導電膜に対する第２の導電膜のエッチング速度の割合をいう。
【０１２１】
本実施形態では、図示はしないが、第１の導電膜をＴａＮ膜で５０〜１００nmの厚さに形成し、第２の導電膜をＷ膜で１００〜４００nmの厚さに形成する。ＴａＮ膜はスパッタ法でＴａのターゲットを用い、Ａｒと窒素の混合ガスでスパッタして形成する。Ｗ膜はＷをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要がある。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。Ｗのターゲットには純度９９．９９９９％のものを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【０１２２】
ゲート電極は２段階のエッチング処理により形成する。図１８（Ａ）に示すようにレジストによるマスク３１４を形成し、第１のエッチング処理を行う。エッチング方法に限定はないが、好適にはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング装置を用い、エッチング用ガスにＣＦ4とＣｌ2を用い、０．５〜２Pa、好ましくは１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度の速度でエッチングすることがでできる。
【０１２３】
第１のエッチング処理では、第１の導電膜及び第２の導電膜の端部がテーパー形状となるように加工する。テーパー部の角度は１５〜４５°とする。しかし、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させるオーバーエッチング処理をすると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされる。こうして、第１のエッチング処理により第１の導電膜と第２の導電膜から成る第１の形状の導電層３１５〜３１８（第１の導電層３１５ａ〜３１８ａと第２の導電層３１５ｂ〜３１８ｂ）を形成する。
【０１２４】
次に図１８（Ｂ）に示すように第２のエッチング処理を行う。ＩＣＰエッチング装置を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供給してプラズマを生成する。基板側（試料ステージ）には５０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧となるようにする。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度でＴａ膜を異方性エッチングして第２の形状の導電膜３１９〜３２２（第１の導電層３１９ａ〜３２２ａと第２の導電層３１９ｂ〜３２２ｂ）を形成する。ゲート絶縁膜は図では詳細に示さないが、第２の形状の導電層３１５〜３１８で覆われない領域は２０〜５０nm程度エッチングされ薄くなる。
【０１２５】
そして、図１８（Ｃ）で示すように、濃度の異なる２種類の不純物領域を形成する。この不純物領域はいずれもｎ型であり、リン（Ｐ）、砒素（Ａｓ）などのｎ型を付与する不純物元素をイオンドープ法やイオン注入法で添加する。第１のドーピング処理は、第２の導電層３１９ｂ〜３２２ｂをマスクとして自己整合的に第１の不純物領域３２３〜３２６を形成する。概念的には高加速電圧低ドーズ量の条件を選択し、第１の不純物領域３２３〜３２６には、添加されるｎ型を付与する不純物元素の濃度は、１×１０16〜１×１０19atoms/cm3の濃度となるようにする。例えば、イオンドープ法でフォスフィン（ＰＨ3）を用い、加速電圧を７０〜１２０keVとし、１×１０13/cm2のドーズ量で行う。
【０１２６】
次いで行う第２のドーピング処理は、低加速高ドーズ量の条件を選択し、不純物領域３２７〜３３０の形成を行う。第２の不純物領域３２７〜３３０の不純物濃度は１×１０20〜１×１０21atoms/cm3の範囲となるようにする。その為に、イオンドープ法における条件の一例は、ドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を３０〜７０keVとして行う。こうして半導体層に形成される第１の不純物領域３２３〜３２６は第１の導電層３１９ａ〜３２２ａと重なるように形成され、第２の不純物領域３２７〜３３０は、第２の形状の導電層３１５〜３１８の外側に形成される。
【０１２７】
そして図１８（Ｄ）に示すように、ｐチャネル型ＴＦＴを形成する半導体層３０８、３１０にｐ型を付与する不純物元素が添加された第３の不純物領域３３２〜３３５を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層３０９、３１１はレジストのマスク３３１で全面を被覆しておく。不純物領域３３２〜３３５にはそれぞれ異なる濃度でリン（Ｐ）が添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法でｐ型を付与する不純物元素を添加して、ずれの領域においてもｐ型を付与する不純物濃度が２×１０20〜２×１０21atoms/cm3となるように形成する。
【０１２８】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。第２の導電層３１９〜３２２がゲート電極として機能する。そして、図１８（Ｅ）で示す第１の層間絶縁膜３３６を形成する。第１の層間絶縁膜３３６は酸化窒化シリコン膜で１００〜２００nmの厚さで形成する。その後、導電型の制御を目的としてそれぞれの半導体層に添加された不純物元素を活性化する処理を行う。この工程はファーネスアニール炉を用いる熱アニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行う。
【０１２９】
レーザーアニール法では波長４００nm以下のエキシマレーザー光やＹＡＧレーザー、ＹＶＯ4レーザーの第２高調波（５３２nm）を用いる。活性化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜３００mJ/cm2とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を２００〜４００mJ/cm2とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【０１３０】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１３１】
第２の層間絶縁膜３３７は、酸化シリコンや酸化窒化シリコンなどの無機絶縁物材料、または有機絶縁物材料を用い１．０〜２．０μｍの平均膜厚で形成する。有機絶縁物材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。例えば、基板に塗布後、熱重合するタイプのポリイミドを用いる場合には、クリーンオーブンで３００℃で焼成して形成する。また、アクリルを用いる場合には、２液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートで８０℃で６０秒の予備加熱を行い、さらにクリーンオーブンを用い、２５０℃で６０分焼成して形成する。
【０１３２】
そして、半導体層に形成した第２の不純物領域または第３の不純物領域とコンタクトをする配線３３８〜３４５を形成する。この配線は５０〜２００nmのＴｉ膜７６８ａ、１００〜３００nmのＡｌ膜７６８ｂ、５０〜２００nmのスズ（Ｓｎ）膜またはＴｉ膜で形成する。このような構成で形成された配線３３８〜３４５は、最初に形成するＴｉ膜が半導体層と接触をし、コンタクト部分の耐熱性を高めている。
【０１３３】
以上の様にして、ｐチャネル型ＴＦＴ３４６、３４８、ｎチャネル型ＴＦＴ３４７、３４９を有する駆動回路が形成することができる。ｐチャネル型ＴＦＴ３４８とｎチャネル型ＴＦＴ３４９のゲート絶縁膜は、ｐチャネル型ＴＦＴ３４６とｎチャネル型ＴＦＴ３４７のゲート絶縁膜よりも厚く形成され、耐圧を高める構造となっている。
【０１３４】
ｐチャネル型ＴＦＴ３４６にはチャネル形成領域３５０、ゲート電極である第２の導電層３１９と重なる第３の不純物領域３５１、ゲート電極の外側に形成される第３の不純物領域３５２を有している。また、ｐチャネル型ＴＦＴ３４８にはチャネル形成領域３５６、ゲート電極である第２の導電層３２１と重なる第３の不純物領域３５７、ゲート電極の外側に形成される第３の不純物領域３５８を有している。ｐチャネル型ＴＦＴはシングルドレインの構造であり、第３の不純物領域は、ソースまたはドレインとして機能するものである。
【０１３５】
ｎチャネル型ＴＦＴ３４７はチャネル形成領域３５３、ゲート電極である第２の導電層３２０と重なる第１の不純物領域３５４、ゲート電極の外側に形成される第２の不純物領域３５５が形成されている。また、ｎチャネル型ＴＦＴ３４９はチャネル形成領域３５９、ゲート電極である第２の導電層３２２と重なる第１の不純物領域３６０、ゲート電極の外側に形成される第２の不純物領域３６１が形成されている。第１の不純物領域３５４、３６０はＬＤＤ（Lightly Doped Drain）領域であり、第２の不純物領域３５５、３６１はソース領域またはドレイン領域として機能する領域である。特に、第１の不純物領域はゲート電極とオーバーラップして形成されるＧＯＬＤ（Gate Overlapped Drain）構造であるため、ホットキャリア効果によるＴＦＴの劣化を防止することができ、１０Ｖ以上の高い電圧を印加しても、きわめて安定した動作を得ることができる。
【０１３６】
いずれにしても、これらのＴＦＴはチャネル長１〜５μm、好ましくは１．５〜２．５μmで形成すれば良い。従って、適用すべきデザインルールもライン・アンド・スペース（線幅と隣接する線との間隔）で１〜１．５μm、コンタクトホールで２μm程度を採用すれば良い。
【０１３７】
本実施形態で作製されるＴＦＴは走査線側のスティックドライバを形成するのに適している。特に、３０Ｖ系の高電圧が印加されるバッファ回路などには、図１８（Ｅ）で示すｐチャネル型ＴＦＴ３４８、ｎチャネル型ＴＦＴ３４９を適用して形成する。また、シフトレジスタ回路などにはｐチャネル型ＴＦＴ３４６、ｎチャネル型ＴＦＴ３４７を適用して形成すると良い。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを形成する工程を示したが、同工程により容量素子や抵抗素子を形成することは容易に想定できるものであり省略されている。また、回路形成に必要なＴＦＴのサイズ（チャネル長／チャネル幅）やそのレイアウトは実施者が適宣考慮すれば良いものである。
【０１３８】
[実施例９]
ソース線側に設けるスティックドライバのＴＦＴに要求される耐圧は１２Ｖ程度であるが、動作周波数は３Ｖにて５０MHz以上（例えば６５MHz）が要求される。本実施形態ではそのために適したＴＦＴの作製方法を説明する。
【０１３９】
ＴＦＴのチャネル形成領域を形成する結晶質半導体膜には、高い電界効果移動度と低いサブスレッショルド係数（Ｓ値）実現可能な品質が要求される。即ち、捕獲中心や再結合中心となる欠陥準位や、粒界ポテンシャルが低いとった性質を有する結晶質半導体膜が求められる。図１９はそのような結晶質半導体膜を作製する方法の一例を示す。
【０１４０】
図１９（Ａ）において基板４０１として適用し得るものは、６００℃（好適には９５０℃）の熱処理に耐え、絶縁表面を有する基板であれば良い。品質、表面仕上げの精度から言えば石英基板が適している。そのような基板４０１に密接して形成する非晶質構造を有する半導体膜４０２は、プラズマＣＶＤ法や減圧ＣＶＤ法で２５〜１００nmの厚さで形成する。非晶質構造を有する半導体膜の代表例としては非晶質シリコン（ａ−Ｓｉ）膜、非晶質シリコン・ゲルマニウム（ａ−ＳｉＧｅ）膜、非晶質炭化シリコン（ａ−ＳｉＣ）膜、非晶質シリコン・スズ（ａ−ＳｉＳｎ）膜などがあり、そのいずれでも適用できる。そして、非晶質半導体膜の結晶化温度を低温化することのできる触媒元素を含有する層を形成する。図１９（Ａ）では非晶質構造を有する半導体膜４０２上に形成しているが、基板側に形成されていても構わない。ここで適用可能な触媒元素は実施形態２と同じであり、同様な方法で形成する。
【０１４１】
そして、窒素またはアルゴンなどの雰囲気中で５００〜６００℃で１〜１２時間の熱処理を行い非晶質構造を有する半導体膜の結晶化を行う。この温度の結晶化に先立っては、４００〜５００℃で１時間程度の熱処理を行い、膜中の含有水素を放出させておくことも必要である。代表的な条件として、４５０℃で１時間の脱水素処理をした後、続いて５７０℃で８時間の熱処理を行う。このような熱結晶化法により、非晶質シリコン膜からは結晶構造を有する結晶質半導体膜４０４が形成される（図１９（Ｂ））。
【０１４２】
しかし、結晶質半導体膜４０４に残存する触媒元素の濃度はおよそ５×１０16〜２×１０18atoms/cm2である。触媒元素は半導体膜の結晶化には有効であるが、その後ＴＦＴを形成するための機能材料として使用する目的においては不要な存在となる。結晶質半導体膜中に残存する触媒元素は不純物として欠陥準位などを形成し、捕獲中心や再結合中心を形成したり、半導体接合の不良をもたらす。図１９（Ｂ）は触媒元素を除去するためのゲッタリング処理を説明するものであり、結晶質半導体膜中の触媒元素の濃度を１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3にまで低減することを目的としている。
【０１４３】
まず、結晶質半導体膜４０４の表面に酸化シリコン膜などでマスク用絶縁膜４０５を１５０ｎｍの厚さに形成する。そして、能動層を形成する領域の外側に開口部４０６を設け、結晶質半導体膜の表面が露出した領域を形成する。そして、イオンドープ法やイオン注入法でリン（Ｐ）を添加して、結晶質半導体膜に選択的にリン（Ｐ）添加領域４０７を形成する。この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、リン（Ｐ）添加領域４０７がゲッタリングサイトとして働き、結晶質半導体膜４０４に残存していた触媒元素をリン（Ｐ）添加領域４０７に偏析させることができる。
【０１４４】
その後、マスク用絶縁膜４０５と、リン（Ｐ）添加領域４０７とをエッチングして除去することにより、触媒元素の濃度が１×１０17atms/cm3以下にまで低減された結晶質半導体膜４０８を得ることができる（図１９（Ｃ））。
【０１４５】
また、図２０は結晶質半導体膜を形成する方法の他の一例を示す。図２０（Ａ）において基板４１０、非晶質構造を有する半導体膜４１１は図１９（Ａ）の説明と同様なものを用いる。非晶質構造を有する半導体膜４１１上にはマスク用絶縁膜４１２を形成し、選択的に開口部４１４を形成する。その後、重量換算で１〜１００ppmの触媒元素を含む溶液を塗布して、触媒元素含有層４１３を形成する。触媒元素含有層４１３は開口部４１４のみで非晶質構造を有する半導体膜４１１と接触する構造が形成される。
【０１４６】
次に、５００〜６５０℃で１〜２４時間、例えば６００℃、１２時間の熱処理を行い、結晶質半導体膜を形成する。この結晶化の過程では、触媒元素が接した半導体膜４１５から結晶化が進行し、基板４１０の表面と平行な方向（横方向）へ結晶化が進行する。こうして形成された結晶質半導体膜は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。
【０１４７】
結晶質半導体膜が形成された後、図１９（Ｂ）と同様に触媒元素を結晶質半導体膜から除去するゲッタリング処理を行う。先に形成された開口部４１４からリン（Ｐ）を添加して、結晶質半導体膜にリン（Ｐ）添加領域４１６を形成する。この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行い、結晶質半導体膜に残存する触媒元素をリン（Ｐ）添加領域４１６に偏析させる（図２０（Ｃ））。
【０１４８】
その後、マスク用絶縁膜４１２と、リン（Ｐ）添加領域４１６とをエッチングして除去することにより、触媒元素の濃度が１×１０17atms/cm3以下にまで低減された結晶質半導体膜４１７を得ることができる（図２０（Ｄ））。
【０１４９】
図１９（Ｃ）で示す結晶質半導体膜４０８及び図２０（Ｄ）で示す結晶質半導体膜４１７は、いずれもＴＦＴの能動層を形成する用途において適したものである。図２１（Ａ）ではこのような結晶質半導体膜から島状に分離形成した半導体膜４２０〜４２３を形成する。図２１（Ａ）では便宜上４つの半導体層を示している。以降の説明は、半導体層４２０、４２１にはシフトレジスタ回路など低電圧で駆動する回路のＴＦＴを、半導体層４２２、４２３にはラッチ回路など高周波数で駆動するＴＦＴをそれぞれ作製することを前提として説明する。後者は高速駆動を可能とするために、ゲート絶縁膜の厚さが薄く形成する。そのために２段階の成膜プロセスを行う。
【０１５０】
半導体層上に形成するゲート絶縁膜は、回路の駆動電圧を考慮して、同一基板上に形成するＴＦＴであってもその膜厚を異ならせて形成する。そのために２段階の成膜プロセスを必要とする。最初に２０〜５０nm、例えば４０nmの厚さで酸化シリコン膜または酸化窒化シリコン膜などの絶縁膜を形成する。このような絶縁膜はプラズマＣＶＤ法や熱ＣＶＤ法で形成する。熱ＣＶＤ法における作製条件の一例は、ＳｉＨ4とＮ2Ｏを用い、８００℃、４０Paであり、ガスの混合比を適当なものとすることにより緻密な膜を形成することができる。その後、半導体層４２２、４２３上に形成された絶縁膜をフッ酸などでエッチングして除去して第１の絶縁膜４２４を形成する。さらに、表面を清浄に洗浄し、８００〜１０００℃（好ましくは９５０℃）でハロゲン（代表的には塩素）を含む雰囲気中で酸化膜の形成を行う。
酸化膜は半導体層４２２、４２３において３０〜５０nm（例えば４０nm）の厚さとなるように形成する。その結果、半導体層４２０、４２１では８０nmの厚さの絶縁膜が形成される。ハロゲン雰囲気での酸化膜形成により、微量の金属不純物などが除去され、半導体膜との界面準位密度が低減された良好な絶縁膜を形成することができる。こうして、半導体層４２０、４２１と半導体層４２２、４２３との間で厚さの異なる第２の絶縁膜４２５が形成され、この絶縁膜をゲート絶縁膜として利用する（図２１（Ｂ））。
【０１５１】
さらに、図２１（Ｂ）では第２の絶縁膜４２５上にゲート電極を形成するための第１の導電膜４２６と第２の導電膜４２７とを形成する。これらの導電膜は実施形態１と同様にして作製するものであり、第１の導電膜４２６をＴａＮ膜で５０〜１００nmの厚さに形成し、第２の導電膜４２７をＷ膜で１００〜３００nmの厚さに形成する。
【０１５２】
以降の行程は実施形態２ど同様にして行い、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを形成する。ゲート電極の形成は２段階のエッチング処理により行う。図２１（Ｃ）はレジストマスク４２８を形成し、テーパーエッチング処理を行う第１のエッチング処理により第１の形状の導電層４２９〜４３２（第１の導電層４２９ａ〜４３２ａと第２の導電層４２９ｂ〜４３２ｂ）が形成された状態を示している。また、図２１（Ｄ）は異方性エッチングによる第２のエッチング処理により第２の形状の導電層４３３〜４３６（第１の導電層４３３ａ〜４３６ａと第２の導電層４３３ｂ〜４３６ｂ）が形成された状態を示している。
【０１５３】
ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの不純物領域の形成は、第２の形状の導電層を利用して自己整合的に形成する。ｎチャネル型ＴＦＴには濃度の異なる２種類の不純物領域を形成する。図２１（Ｅ）は第１のドーピング処理（高加速電圧低ドーズ量の条件）で形成される第１の不純物領域４３７〜４４０と、第２のドーピング処理（低加速電圧高ドーズ量）の条件で形成される第２の不純物領域４４１〜４４とを示している。ｐチャネル型ＴＦＴの不純物領域は、図２１（Ｆ）で示す様に、レジストのマスク４４５をｎチャネル型ＴＦＴが形成される領域を保護するように形成し、第３のドーピング処理によりｐ型を付与する不純物元素が添加された領域４４６〜４４９を形成する。
【０１５４】
これらの不純物領域を形成した後、第１の層間絶縁膜４５０を形成し、４００〜７００℃の熱処理を施して不純物元素の活性化を行う。さらに、３〜１００％の水素を含む雰囲気中で３００〜４５０℃で１〜１２時間の熱処理を行い、半導体層を水素化して欠陥準位密度を低減する処理を行う。第２の層間絶縁膜４５１は、酸化シリコンや酸化窒化シリコンなどの無機絶縁物材料、または有機絶縁物材料を用い１．０〜２．０μｍの平均膜厚で形成する。配線４５２〜４５９はＡｌ、Ｔｉなどで形成する。
【０１５５】
以上の様にして、ｐチャネル型ＴＦＴ４６０、４６２、ｎチャネル型ＴＦＴ４６１、４６３を有する駆動回路が形成することができる。ｐチャネル型ＴＦＴ４６２とｎチャネル型ＴＦＴ４６３のゲート絶縁膜は、ｐチャネル型ＴＦＴ４６０とｎチャネル型ＴＦＴ４６１のゲート絶縁膜よりも薄く形成され、低電圧で高速に駆動する構造となっている。前者のＴＦＴは３〜５Ｖの低電圧で駆動するラッチ回路などを形成し、後者のＴＦＴは５〜１２Ｖで駆動するシフトレジスタ回路などを形成するのに適している。
【０１５６】
これらのＴＦＴのチャネル長は低電圧部で０．３〜１μm（好ましくは０．６μm）、中電圧部で０．６〜１．５μm（好ましくは０．９μm）で形成する。従って、適用すべきデザインルールもライン・アンド・スペース（線幅と隣接する線との間隔）で０．３〜１．５μm、コンタクトホールで０．９μm程度の精度が要求される。
【０１５７】
本実施形態で作製されるＴＦＴはソース線側のスティックドライバを形成するのに適している。特に、３Ｖで数十MHzの周波数で駆動するラッチ回路などは、図２１（Ｅ）で示すｐチャネル型ＴＦＴ４６２とｎチャネル型ＴＦＴ４６３を用いて形成する。また、シフトレジスタ回路などにはｐチャネル型ＴＦＴ４６０、ｎチャネル型ＴＦＴ４６１を適用して形成すると良い。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを形成する工程を示したが、同工程により容量素子や抵抗素子を形成することは容易に想定できるものであり省略されている。また、回路形成に必要なＴＦＴのサイズ（チャネル長／チャネル幅）やそのレイアウトは実施者が適宣考慮すれば良いものである。
【０１５８】
[実施例１０]
ソース線側に設けるスティックドライバに適したＴＦＴの作製方法について他の一例を示す。ＴＦＴの能動層を形成するための結晶質半導体膜を形成する工程は実施形態３と同じである。図２２（Ａ）において、基板９０１として適用し得るものは、６００℃（好適には９５０℃）の熱処理に耐え、絶縁表面を有する石英基板が望ましい。そのような基板４０１に密接して形成する非晶質構造を有する半導体膜９０２は、プラズマＣＶＤ法や減圧ＣＶＤ法で４０〜１００nm、一例として７０nmの厚さで形成する。石英基板上に良質な結晶質半導体膜を形成するには、スタート膜として形成する非晶質半導体膜の膜厚をある程度厚くしておく必要がある。膜厚が３０nm以下であると、下地の基板との間で格子不整合などの影響で結晶化が十分成し遂げることができない懸念がある。非晶質構造を有する半導体膜は実施形態２または３で示す材料と同じであり、代表的には非晶質シリコンを用いる。そして、非晶質半導体膜の結晶化温度を低温化することのできる触媒元素を含有する層９０３を形成する。
【０１５９】
結晶化は４５０℃で１時間の熱処理で脱水素処理を行い、続いて６００℃で１２時間の熱処理を行う。図２２（Ｂ）で示すように、こうして得られる結晶質半導体膜９０４上にはマスク用絶縁膜９０５を形成し、その開口部９０６からリン（Ｐ）を添加して、リン（Ｐ）添加領域９０７を形成する。触媒元素を除去するためのゲッタリング処理は、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃で１２時間の熱処理を行い、結晶質半導体膜９０４に残存していた触媒元素をリン（Ｐ）添加領域９０７に偏析させる。その後、マスク用絶縁膜９０５と、リン（Ｐ）添加領域９０７とをエッチングして除去することにより、触媒元素の濃度が１×１０17atms/cm3以下にまで低減された結晶質半導体膜９０８を得る。結晶化により、非晶質半導体膜は緻密化するのでその体積は１〜１０％程度収縮し、膜厚は僅かであるが減少する。
【０１６０】
図２２（Ｃ）は、こうして形成された結晶質半導体膜を熱処理により酸化する工程を示している。熱酸化は８００〜１０００℃（好ましくは９５０℃）でハロゲン（代表的には塩素）を含む雰囲気中で酸化膜の形成を行う。この処理により結晶質半導体膜９０８は酸化膜９０９の形成で薄くなり、当初の厚さよりも減少する。例えば、酸化膜を６０nmの厚さに形成することにより半導体膜はおよそ３０nm減少し、４０nmの結晶質半導体膜を残すことができる（図２２（Ｃ））。
【０１６１】
こうして形成された結晶質半導体膜９０８をエッチング処理してから島状に分離形成した半導体膜９１１〜９１４を形成する。半導体膜上に形成するゲート絶縁膜は、回路の駆動電圧を考慮して、同一基板上に形成するＴＦＴであってもその膜厚を異ならせて形成する。図２２（Ｄ）と（Ｅ）はその工程を示し、最初に２０〜５０nm、例えば４０nmの厚さで酸化シリコン膜または酸化窒化シリコン膜などの絶縁膜を形成する。これらの絶縁膜はプラズマＣＶＤ法や熱ＣＶＤ法で形成する。熱ＣＶＤ法における作製条件の一例は、ＳｉＨ4とＮ2Ｏを用い、８００℃、４０Paであり、ガスの混合比を適当なものとすることにより緻密な膜を形成することができる。その後、半導体層９１３、９１４上に形成された絶縁膜はフッ酸などでエッチングして除去して第１の絶縁膜９１５を形成する。さらに、表面を清浄に洗浄し、８００〜１０００℃（好ましくは９５０℃）でハロゲン（代表的には塩素）を含む雰囲気中で酸化膜の形成を行う。酸化膜は半導体層９１３、９１４において３０〜５０nm（例えば４０nm）の厚さとなるように形成する。一方、半導体層９１１、９１２では８０nmの厚さの絶縁膜が形成される。ハロゲン雰囲気での酸化膜形成により、微量の金属不純物などが除去され、半導体膜との界面準位密度が低減された良好な絶縁膜を形成することができる。こうして、半導体層９１１、９１２と半導体層９１３、９１４との間で厚さの異なる第２の絶縁膜９１６が形成され、この絶縁膜をゲート絶縁膜として利用する。
【０１６２】
ゲート絶縁膜上に形成するゲート電極は、ゲート絶縁膜が薄く形成されているので注意を要する。勿論、スパッタ法や蒸着法で形成する金属導電膜材料を用いることも可能であるが、より好ましくはゲート絶縁膜に接する第１層目は減圧ＣＶＤ法で作製するリン（Ｐ）ドープされた多結晶シリコン膜であることが望ましい。リン（Ｐ）ドープ多結晶シリコン膜は、ＳｉＨ4とＰＨ3と希釈ガスとしてＨｅ、Ｈ2を用い４５０〜５００℃に加熱して１００〜２００nm、好ましくは１５０nmの厚さで形成する。さらにその上層にはゲート電極の抵抗値を下げるために、シリサイド金属などを形成する。タングステンシリサイド（ＷＳｉx）、チタンシリサイド（Ｔｉ）など適用し得るシリサイド金属に限定はなく、スパッタ法などで１００〜２００nm、好ましくは１５０nmの厚さに形成する。
【０１６３】
このように第１の導電層、第２の導電層として２層に分けて形成された状態から、図２２（Ｆ）に示すようにゲート電極９１７〜９２０（第１の導電層９１７ａ〜９２０ａと第２の導電層９１７ｂ〜９２０ｂ）を形成する。
【０１６４】
次に、ｎチャネル型ＴＦＴのＬＤＤ領域を形成するための第１のドーピング処理を行う。ドーピングは、代表的な方法としてフォスフィン（ＰＨ3）を用いたイオンドープ法で行い、ゲート電極をマスクとして利用して自己整合的に第１の不純物領域９２１〜９２４を形成する。この領域のリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とする（図２３（Ａ））。
【０１６５】
さらに、第２のドーピング処理を行い、ｎ型不純物が添加される第２の不純物領域９２７、９２８の形成を行う。この不純物領域はｎチャネル型ＴＦＴのソース領域およびドレイン領域を形成するものであり、ゲート電極の外側の領域に形成するためにレジストマスク９２６を形成する。また、ｐチャネル型ＴＦＴを形成する半導体層にリン（Ｐ）が添加されないようにレジストマスク９２５を形成しておく。ｎ型を付与する不純物元素にはリン（Ｐ）を用い、その濃度が１×１０20〜１×１０21atoms／cm3の濃度範囲となるようにフォスフィン（ＰＨ3）を用いたイオンドープ法で行う（図２３（Ｂ））。
【０１６６】
そして図２３（Ｃ）に示すように、ｐチャネル型ＴＦＴを形成する半導体層にソース領域およびドレイン領域を形成する第３の不純物領域９３０、９３１を形成する。ゲート電極６１２をマスクとしてジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で行い、自己整合的に第３の不純物領域を形成する。このときｎチャネル型ＴＦＴを形成する半導体層はレジストマスク９２９で全面を被覆しておく。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。
【０１６７】
これらの不純物領域を形成した後、窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン膜などから成る第１の層間絶縁膜９３２を形成し、４００〜９５０℃、好ましくは８００〜９００℃で１０〜６０分の熱処理を施して不純物元素の活性化を行う。この熱処理でゲート電極側に不純物元素が拡散し、オーバーラップ領域５３３〜５３６が形成される（図２３（Ｄ））。第２の層間絶縁膜９３７は、酸化シリコンや酸化窒化シリコンなどの無機絶縁物材料、または有機絶縁物材料を用い１．０〜２．０μｍの平均膜厚で形成する。配線９３８〜９４５はＡｌ、Ｔｉなどで形成する。さらに、３〜１００％の水素を含む雰囲気中で３００〜４５０℃で１〜１２時間の熱処理を行い、半導体層を水素化して欠陥準位密度を低減する処理を行う（図２３（Ｅ））。
【０１６８】
以上の様にして、ｐチャネル型ＴＦＴ９４６、９４８、ｎチャネル型ＴＦＴ９４７、９４９を有する駆動回路が形成することができる。ｐチャネル型ＴＦＴ９４８とｎチャネル型ＴＦＴ９４９のゲート絶縁膜は、ｐチャネル型ＴＦＴ９４６とｎチャネル型ＴＦＴ９４７のゲート絶縁膜よりも薄く形成され、低電圧で高速に駆動する構造となっている。前者のＴＦＴは３〜５Ｖの低電圧で駆動するラッチ回路などを形成し、後者のＴＦＴは５〜１２Ｖで駆動するシフトレジスタ回路などを形成するのに適している。
【０１６９】
ｐチャネル型ＴＦＴ９４６、９４８には、チャネル形成領域９５０、９５５、第３の不純物領域から成るソースまたはドレイン領域９４６、９５６が形成されたシングルドレインの構造である。ｎチャネル型ＴＦＴ９４７、９４９には、チャネル形成領域９５２、９５７、第１の不純物領域で形成されるＬＤＤ領域９５３、９５８、第２の不純物領域から形成されるソースまたはドレイン領域９５４、９５９が形成されている。ｎチャネル型ＴＦＴに形成されるＬＤＤ領域は０．２〜１μmの長さで形成され、０．１程度は活性化の熱処理によりゲート電極の内側に拡散して、ゲート電極とオーバーラップする構造となっている。この構造により、ホットキャリア効果による特性の劣化を防ぎ、また寄生容量を最低限度に抑えて高速動作を可能とする。
【０１７０】
これらのＴＦＴのチャネル長は低電圧部で０．３〜１μm（好ましくは０．６μm）、中電圧部で０．６〜１．５μm（好ましくは０．９μm）で形成する。従って、適用すべきデザインルールもライン・アンド・スペース（線幅と隣接する線との間隔）で０．３〜１．５μm、コンタクトホールで０．９μm程度の精度が要求される。
【０１７１】
本実施形態で作製されるＴＦＴはソース線側のスティックドライバを形成するのに適している。特に、３Ｖで数十MHzの周波数で駆動するラッチ回路などは、図２３（Ｅ）で示すｐチャネル型ＴＦＴ９４８とｎチャネル型ＴＦＴ９４９を用いて形成する。また、シフトレジスタ回路などにはｐチャネル型ＴＦＴ９４６、ｎチャネル型ＴＦＴ９４７を適用して形成すると良い。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを形成する工程を示したが、同工程により容量素子や抵抗素子を形成することは容易に想定できるものであり省略されている。また、回路形成に必要なＴＦＴのサイズ（チャネル長／チャネル幅）やそのレイアウトは実施者が適宣考慮すれば良いものである。
【０１７２】
[実施例１１]
実施例８〜１０のいずれかの方法により作製されるＴＦＴで走査線側またはソース線側のスティックドライバの駆動回路を形成することができる。このようなスティックドライバに設けられる入出力端子は図２４で示すようにソースまたはドレイン配線と同じ層上に形成される。図２４では入出力端子２４００、２４０１がスティック基板の端部に形成される様子を示している。画素領域が形成される第１の基板にフェースダウンのＣＯＧ法で実装するには表面パッシベーションが必要であるので、絶縁層２４０２により表面をパッシベーションする。このような入出力端子部の形態は実施形態２〜４で作製したスティック基板にも適用できる。
【０１７３】
また、ＣＯＧでスティックドライバを実装するには入出力端子にバンプを形成する必要がある。バンプは公知の方法で形成すれば良いが、その一例を図２５で説明する。図２５（Ａ）において、２４０３はソースまたはドレイン配線と同じ層上に形成される入出力端子であり、その上にＴｉとＰｄまたは、ＣｒとＣｕを積層したバリアメタル層２４０５を形成する。バリアメタル層の形成はスパッタ法や蒸着法などを適用する。そして、メッキ用のレジストマスク２４０６を形成する。
【０１７４】
そして、図２５（Ｂ）で示すように、Ａｕで形成されるバンプ２４０７を電解メッキで５〜２０μmの厚さに形成する。そして、不要となったレジストマスク２４０６を除去して、新たにバンプの上からレジストを塗布してバリアメタル層２４０５をエッチングするためのレジストマスク２４０８を形成する。このレジストマスクを形成するためのフォトリソ工程は、バンプを介して行うため高い解像度を得ることができない。レジストマスク２４０８はバンプとその周辺を覆うように形成する。このレジストマスク２４０８を利用してバリアメタル層をエッチングすることにより、図２５（Ｄ）で示すようなバリアメタル層２４０９が形成される。その後、バンプとバリアメタル層との密着性を高めるために２００〜３００℃で熱処理を行う。このようにして、他の基板に実装することができるスティックドライバを完成させることができる。
【０１７５】
[実施例１２]
以上説明したようにスティックドライバは液晶表示装置の駆動回路を実装する方法として利用することができる。図２６はそのような表示装置のブロック構成図を示す。画素領域１６０１は複数の走査線とソース線が交差して形成され、実施例１〜７で示されるような逆スタガ型のＴＦＴが設けられたアクティブマトリクス型の構成である。その周辺の領域には走査線スティックドライバ１６０２及びソース線スティックドライバ１６０３が設けられている。外部から入力されるクロック信号及びデータ信号１６０７と画質信号１６０８は、スティックドライバの入力仕様に変換するためのコントロール回路１６０５に入力され、それぞれのタイミング仕様に変換される。また、電源１６０９、オペアンプから成る電源回路１６０６は外付けの回路で賄われる。このようなコントロール回路１６０５や電源回路１６０６はＴＡＢ方式で実装すると表示装置を小型化できる。
【０１７６】
コントロール回路１６０５からは走査線側とソース線側にそれぞれ信号が出力されるが、ソース線側には信号分割回路１６０４が設けられ、入力デジタル信号をｍ個に分割して供給する。分割数ｍは２以上の自然数で、実際的には２〜１６分割にするのが適当である。この場合、入力デジタル信号線１６１０の本数がｎ本であれば、修正デジタル信号線１６２０の本数はｎ×ｍ本となる。画素密度にもよるが、少なくともソース線側のスティックドライバは複数個設けられて、信号分割回路により入力デジタル信号の周波数が１／ｍに落とされることによりスティックドライバの負荷を軽減している。信号分割回路は半導体集積回路で形成されるＩＣチップを実装しても良いし、実施形態３または４で示すようなＴＦＴで集積回路を形成したスティックドライバと同様のチップで形成することも可能である。
【０１７７】
[実施例１３]
図２７は信号分割回路の一例を示す。本実施例では便宜上入力デジタル信号線の本数ｎは１、信号分割数ｍは４として説明する。ラッチ回路前段１３０１〜１３０４及びラッチ後段１３０５〜１３０８は、各々図２７（Ｂ）のように２個のインバータ１３７２、１３７４と４個のクロックドインバータ１３７１、１３７３、１３７５、１３７６により構成されている。信号入力部１３８１は１３６１に、信号出力部１３８２は１３６２に、クロック信号入力部１３８３、１３８４はそれぞれ１３６３、１３６４に対応している。
【０１７８】
クロック信号線１３２２及び反転クロック信号線１３２３のクロック信号はカウンタ回路１３０９に入力し、リセット信号１３２６からの入力を受けて出力を修正クロック信号線１３２４及び反転修正クロック信号線１３２５に送る。入力デジタル信号は１３２１から入力し、クロック信号の周期毎にラッチ回路前段１３０１から１３０２へと順次移送されていく。そして、修正クロック信号が反転するときにラッチ回路前段に保持されている入力デジタル信号の電位情報はラッチ回路後段に移される。例えば、ラッチ回路前段１３０１の電位情報はラッチ回路後段１３０５に移される。このような動作により、ラッチ回路後段１３０５〜１３０８の出力部に接続する各修正デジタル信号線１３３１〜１３３４から修正デジタル信号が送出される。ここでは、分割数ｍ＝４で説明したため、この場合には修正デジタル信号の周波数は入力デジタル信号の周波数の１／４になる。勿論、分割数は４に限定される訳ではなく、２〜３２（実用的には４〜１６）の範囲で自由に選択することができる。
【０１７９】
[実施例１４]
図２６で示すソース線側に設けるスティックドライバの回路構成の一例を図２８に示す。回路構成は、入力側からシフトレジスタ回路１８０１、ラッチ回路１８０４、１８０５、レベルシフタ回路１８０６、Ｄ／Ａ変換回路１８０７が設けられている。入力デジタル信号がｎビットで一画素の情報を表現しＲＧＢ表示をする場合、この入力デジタル信号をｍ分割されていると、ラッチ回路１８０４、１８０５はそれぞれ、ｍ×３×ｎ個必要であり、レベルシフタ回路１８０６、Ｄ／Ａ変換回路１８０７はそれぞれｍ×３個が必要となる。
【０１８０】
図２１はラッチ回路の代表例であり、図２９（Ａ）はクロックドインバータを用いた例であり、図２９（Ｂ）はＳＲＡＭ型のものであり、図２９（Ｃ）はＤＲＡＭ型のものである。これらは代表例であり、その他の構成をとることも可能である。
【０１８１】
シフトレジスタ回路、ラッチ回路は駆動電圧３Ｖであり、レベルシフタ回路により１０Ｖに昇圧してＤ／Ａ変換回路に信号を送る。Ｄ／Ａ変換回路は抵抗分割型やスイッチドキャパシタ型のものを採用することができる。
【０１８２】
シフトレジスタ回路、ラッチ回路を形成するＴＦＴは実施形態３において図２１（Ｇ）で示したｐチャネル型ＴＦＴ４６２、ｎチャネル型ＴＦＴ４６３、または実施形態４において図２３（Ｅ）で示したｐチャネル型ＴＦＴ５４８、ｎチャネル型ＴＦＴ５４９を用いて作製すると良い。
【０１８３】
[実施例１５]
図３０は本発明のスティックドライバを用いて液晶表示装置の組み立てる様子を模式的に示す図である。第１の基板には画素領域８０３、外部入出力端子８０４、接続配線８０５が形成されている。画素領域８０３は実施形態１で示す逆スタガ型のＴＦＴで作製されたものである。点線で囲まれた領域は、走査線側のスティックドライバ貼り合わせ領域８０１とソース線側のスティックドライバ貼り合わせ領域８０２である。第２の基板８０８には対向電極８０９が形成され、シール材８１０で第１の基板８００と貼り合わせる。シール材８１０の内側には液晶が封入され液晶層８１１を形成する。第１の基板と第２の基板とは所定の間隔を持って貼り合わせるが、ネマチック液晶の場合には３〜８μm、スメチック液晶の場合には１〜４μmとする。
【０１８４】
スティックドライバ８０６、８０７は実施形態２で説明したように、ソース線側と走査線側とで回路構成が異なる。第３の基板８１４は特にその区別をしていないが、いずれにしても走査線側、またはソース線側の駆動回路に適応したスティックドライバであるものとする。スティックドライバは第１の基板に実装するが、その方法は実施形態１において図２及び３で説明されている。走査線側に実装するスティックドライバは実施例８で示すものが適しており、ガラス基板上に駆動回路が形成されている。データ線側に実装するスティックドライバは、分割駆動を前提にするにしても高い信号周波数に対応できるＴＦＴ特性が要求されるので、実施例９または１０で示す石英基板上に形成したスティックドライバが適している。外部入出力端子８０４には、外部から電源及び制御信号を入力するためのＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）８１２を貼り付ける。ＦＰＣ８１２の接着強度を高めるために補強板８１３を設けても良い。こうして液晶表示装置を完成させることができる。スティックドライバは第１の基板に実装する前に電気検査を行えば液晶表示装置の最終工程での歩留まりを向上させることができ、また、信頼性を高めることができる。
【０１８５】
[実施例１６]
実施例１５で示すようにスティックドライバが実装された表示装置を電気光学装置に搭載する方法の一例を図３１に示す。表示装置は画素領域７０２が実装された基板７０１の端部にスティックドライバ７１０が実装されている。そして、スペーサ７０６を内包するシール剤７０７により対向基板７０３と貼り合わせられ、さらに偏光版７０８、７０９が設けられている。そして、接続部材７２３によって筐体７２４に固定される。
【０１８６】
スティックドライバ７１０は、その入出力端子７１１において導電性粒子７１２を含む樹脂７１３で基板７０１上に形成された入力配線７１４と接続している。入出力配線７１４の一方の端はフレキシブルプリント配線板（Flexible Printed Circuit：ＦＰＣ）が導電性粒子７１５を含む樹脂７１６で接着されている。ＦＰＣは、信号処理回路、増幅回路、電源回路などが設けられたプリント基板７１９にやはり同様な手法（導電性粒子７２１を含む樹脂７２２）で接続し、画像表示に必要な信号をスティックドライバが実装された表示装置に伝達するようになっている。そして、表示装置が透過型の液晶表示装置であれば、対向基板７０３側に光源と光導光体が設けられてバックライト７１８が設けられている。
【０１８７】
ここで示す表示装置の実装方法は一例であり、電気光学装置の形態に合わせて適宣組み立てられるものである。
【０１８８】
[実施例１７]
スティックドライバの生産性を観点からは、大面積の基板を使用して１回のプロセスで１枚の基板からできるだけ多数個取り出す方法が適している。基板はガラス基板または石英基板を使用するが、いずれにしても大面積基板を分割するときに、いかに加工ロスを無くすかが第１の課題となる。加工精度から言えばダイシング装置が適しているが、３００×４００mmや５５０×６５０mm、さらには９６０×１０００mmといった液晶ラインで使用される基板を直接加工するには、装置の規模が大型化してしまう。むしろ、加工精度は劣るものの大面積基板を容易に切断できるガラススクライバーを用い、これにより大面積基板を複数個に分割する第１の段階と、複数個に分割された基板からダイシング装置を用いて個々のスティックドライバに分割する第２の段階とに分けて行う方が適している。
【０１８９】
例えば、液晶第１期ラインで採用された３００×４００mmの大面積の基板上に一辺が１００〜２００mmの領域から成る群９０２を複数個作り、その中に短辺の長さ１〜６mmのスティックドライバを複数個配置する。各群の間隔は３〜１０mmとして配置して、ガラススクライバーで加工線９０４に沿って大面積基板から分割する。群の中のスティックドライバは切りしろ０．５〜１mmで配置しダイシング装置で分割するという方法を採用することができる。このような加工方法を用いると、２×２０mmのスティックドライバを１２７×１２７mmの群の中に３６０個作り込むことができ、１枚の基板からは２１６０個のスティックドライバを取出すことができる。
【０１９０】
また、大面積基板上に多数のスティックドライバを形成するための第２の課題は露光技術である。スティックドライバのデザインルールは０．３〜２μm、好ましくは０．３５〜１μmである。このようなデザインルールで、やはりスループット良く露光を行う必要がある。露光方式において、プロキシミティ方式やプロジェクション方式はスループット向上には有利であるが、大型の高精細マスクが必要であり、高い解像度や重ね合わせ精度が得られにくいなどの欠点がある。一方、ステッパ方式では、その一例としてｉ線（３６５nm）を使って０．７μmの解像度で４４mm角の領域、または５４×３０mmの領域を一度に露光することができる。これに対応して、スティックドライバの長辺の長さをこの露光範囲内としておけばサブミクロンパターンであっても効率よく露光することが可能となる。
【０１９１】
液晶表示装置などの画素領域は必ずしもサブミクロンのデザインルールを必要としないので、大面積を一度に露光できるプロキシミティ方式やプロジェクション方式が適した方式であると考えられている。従って、駆動回路部と画素領域とを別の露光方式で行うことは生産性を向上させるばかりでなく、本発明のようにスティックドライバを実装することで大画面の表示装置の周辺部（額縁領域）の面積を小さくすることを可能にする。
【０１９２】
[実施例１８]
本実施例では、実施例８のような構成の表示装置を組み込んだ半導体装置について示す。このような半導体装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図３３と図３４に示す。
【０１９３】
図３３（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示装置９００４、操作スイッチ９００５、アンテナ９００６から構成されている。表示装置９００４は本発明の逆スタガ型ＴＦＴによる画素領域の周辺にスティックドライバを実装した液晶表示装置を用いることができる。
【０１９４】
図３３（Ｂ）はビデオカメラであり、本体９１０１、表示装置９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。表示装置９１０２は本発明の逆スタガ型ＴＦＴによる画素領域の周辺にスティックドライバを実装した液晶表示装置を用いることができる。
【０１９５】
図３３（Ｃ）はモバイルコンピュータ或いは携帯型情報端末であり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示装置９２０５で構成されている。表示装置９２０５は本発明の逆スタガ型ＴＦＴによる画素領域の周辺にスティックドライバを実装した液晶表示装置を用いることができる。
【０１９６】
図３３（Ｄ）はテレビであり、本体９４０１、スピーカー９４０２、表示装置９４０３、受信装置９４０４、増幅装置９４０５等で構成される。表示装置９４０３は本発明の逆スタガ型ＴＦＴによる画素領域の周辺にスティックドライバを実装した液晶表示装置を用いることができる。
【０１９７】
図３３（Ｅ）は携帯書籍であり、本体９５０１、表示装置９５０２、９５０３、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナで受信したデータを表示するものである。直視型の表示装置９５０２、９５０３は本発明の逆スタガ型ＴＦＴによる画素領域の周辺にスティックドライバを実装した液晶表示装置を用いることができる。
【０１９８】
図３４（Ａ）はパーソナルコンピュータであり、本体９６０１、画像入力部９６０２、表示装置９６０３、キーボード９６０４で構成される。表示装置９６０３は本発明の逆スタガ型ＴＦＴによる画素領域の周辺にスティックドライバを実装した液晶表示装置を用いることができる。
【０１９９】
図３４（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体９７０１、表示装置９７０２、スピーカ部９７０３、記録媒体９７０４、操作スイッチ９７０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。表示装置９７０２は本発明の逆スタガ型ＴＦＴによる画素領域の周辺にスティックドライバを実装した液晶表示装置を用いることができる。
【０２００】
図３４（Ｃ）はデジタルカメラであり、本体９８０１、表示装置９８０２、接眼部９８０３、操作スイッチ９８０４、受像部（図示しない）で構成される。表示装置９８０２は本発明の逆スタガ型ＴＦＴによる画素領域の周辺にスティックドライバを実装した液晶表示装置を用いることができる。
【０２０１】
【発明の効果】
以上説明したとおり、本発明により、３枚のフォトマスクにより逆スタガ型のｎチャネル型ＴＦＴを有する画素ＴＦＴ及び、保持容量を備えた液晶表示装置の画素領域を形成することができる。そのことにより製造工程を簡略化することができる。同様に、３枚のフォトマスクで画素電極の表面を凹凸化した反射型の液晶表示装置を作製することができる。
【０２０２】
また、スティックドライバを、３枚のフォトマスクにより作製された逆スタガ型の画素ＴＦＴ及び保持容量を備えた液晶表示装置に実装するに際し、従来のＩＣチップよりも長尺のスティックドライバで駆動回路を実装することにより、一つの画素領域に対して必要な数を減らすことができる。その結果、液晶表示装置の製造歩留まりを向上させ、製造コストを低減させることを可能とする。
【０２０３】
一方、製造工程からみたスティックドライバの利点は、必ずしもサブミクロンのデザインルールを必要としない画素領域は、大面積を一度に露光できるプロキシミティ方式やプロジェクション方式が適した方式で行い、サブミクロンのデザインルールが要求されるスティックドライバはステッパ方式で露光するといった生産手段の住分けを可能とする。このような手段を用いることにより生産性を高めることができる。
【０２０４】
【図面の簡単な説明】
【図１】 本発明の画素構造を示す上面図。
【図２】 画素ＴＦＴ、保持容量、端子部の作製工程を説明する断面図。
【図３】 画素ＴＦＴ、保持容量、端子部の作製工程を説明する断面図。
【図４】 画素ＴＦＴ、保持容量の作製工程を説明する上面図。
【図５】 画素ＴＦＴ、保持容量の作製工程を説明する上面図。
【図６】 画素領域とスティックドライバの配置を説明する図。
【図７】 画素領域とスティックドライバの回路構成を説明するブロック図。
【図８】 スティックドライバの構成を説明する断面図。
【図９】 スティックドライバの実装方法の一例を説明する図。
【図１０】 スティックドライバの実装方法の一例を説明する図。
【図１１】 入力端子部の上面図及び断面図。
【図１２】 画素ＴＦＴ、保持容量、端子部の構造を説明する断面図。
【図１３】 マルチチャンバ方式の製造装置の構成を説明する図。
【図１４】 単室連続成膜方式の製造装置の構成を説明する図。
【図１５】 反射型の液晶表示装置の断面構造図。
【図１６】 反射型の液晶表示装置の画素の上面図。
【図１７】 スティックドライバの駆動回路を形成するＴＦＴの作製工程を説明する図。
【図１８】 スティックドライバの駆動回路を形成するＴＦＴの作製工程を説明する図。
【図１９】 スティックドライバの駆動回路を形成するＴＦＴの作製工程を説明する図。
【図２０】 スティックドライバの駆動回路を形成するＴＦＴの作製工程を説明する図。
【図２１】 スティックドライバの駆動回路を形成するＴＦＴの作製工程を説明する図。
【図２２】 スティックドライバの駆動回路を形成するＴＦＴの作製工程を説明する図。
【図２３】 スティックドライバの駆動回路を形成するＴＦＴの作製工程を説明する図。
【図２４】 スティックドライバの端子部の構成を説明する断面図。
【図２５】 スティックドライバの入出力端子部に形成するバンプの作製工程図。
【図２６】 表示装置の回路構成を説明するブロック構成図。
【図２７】 信号分割回路の構成を説明する図。
【図２８】 ソース線に接続するスティックドライバの駆動回路の構成を説明する図。
【図２９】 ラッチ回路の具体例を説明する図。
【図３０】 スティックドライバを実装する液晶表示装置の組み立て図。
【図３１】 表示装置を電気光学装置の筐体に装着する一例を説明する図。
【図３２】 スティックドライバを実装するアクティブマトリクス型表示装置の概念図。
【図３３】 半導体装置の一例を説明する図。
【図３４】 半導体装置の一例を説明する図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a circuit formed of a thin film transistor (hereinafter referred to as TFT) and a method for manufacturing the semiconductor device. In particular, the present invention relates to a configuration of each pixel in a pixel region that forms a display portion and a configuration of a driver circuit that transmits a signal to the pixel. For example, the present invention relates to an electro-optical device typified by a liquid crystal display panel and an electronic apparatus in which such an electro-optical device is mounted as a component.
[0002]
Note that in this specification, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics, and includes electro-optical devices, semiconductor circuits, and electronic devices in its category.
[0003]
[Prior art]
A liquid crystal display device is known as an image display device. Active matrix liquid crystal display devices are often used because high-definition images can be obtained compared to passive liquid crystal display devices. In an active matrix liquid crystal display device, a voltage is applied to pixels arranged in a matrix to control the orientation of the liquid crystal and display image information on a screen.
[0004]
Such an active matrix liquid crystal display device is widely used in various electronic devices such as liquid crystal televisions, as well as portable information terminals such as notebook personal computers (notebook personal computers), mobile computers, and mobile phones. . Such a display device can be made lighter and thinner than a CRT, and depending on the application, a large screen area and a high density of pixels are required.
[0005]
A technique for forming a TFT channel formation region or the like with an amorphous semiconductor film typified by amorphous silicon is excellent in productivity. The amorphous semiconductor film has a feature that it can be formed on a relatively inexpensive and large-area substrate such as barium borosilicate glass or alumino borosilicate glass. However, the field effect mobility of a TFT in which a channel formation region is formed of an amorphous silicon film is at most 1 cm. 2 Can only get about / Vsec. Therefore, although it can be used as a switching TFT (pixel TFT) provided in the pixel region, a driving circuit cannot be formed to perform a desired operation. Therefore, an IC chip (driver IC) manufactured using a single crystal silicon substrate is used as a drive circuit that controls a voltage applied to a pixel in accordance with a signal, and a TAB (Tape Automated Bonding) method or a COG (Chip (Chip)) is formed around the pixel region. on Glass) method.
[0006]
In the TAB method, wiring is formed with a copper foil on a flexible insulating substrate, and an IC chip is directly mounted on the wiring. One end of the flexible substrate is connected to the input terminal of the display device. It is a method to implement. On the other hand, the COG method is a method in which an IC chip is directly bonded and connected in accordance with a wiring pattern formed on a substrate of a display device.
[0007]
As another method for mounting a driver circuit, Japanese Patent Application Laid-Open No. 7-014880 and Japanese Patent Application Laid-Open No. 11-160734 disclose a driver circuit using TFTs made of a non-single crystal semiconductor material on a substrate such as glass or quartz. A technique is disclosed that is formed, divided into strips (hereinafter, a substrate having a drive circuit cut out in a strip shape in this manner is referred to as a stick driver), and mounted on a substrate of a display device.
[0008]
In any case, it is preferable that the area for mounting the drive circuit on the substrate on which the pixel area is formed is as small as possible, and various ingenuity including the layout of wiring and the like has been elaborated in the method for mounting the drive circuit.
[0009]
[Problems to be solved by the invention]
So far, CRTs have been most used as monitors for televisions and personal computers. However, from the viewpoint of space saving and low power consumption, as it is being replaced by liquid crystal display devices, the screen area and the high definition are being promoted for liquid crystal display devices. Reduction has been demanded.
[0010]
An active matrix display device uses a photolithographic technique to manufacture pixel TFTs and uses at least five photomasks. A photomask is used in the photolithography technique to form a photoresist pattern as a mask for an etching process on a substrate. By using one photomask, the steps such as resist coating, pre-baking, exposure, development, and post-baking, and the steps before and after that, such as film formation and etching, resist stripping, cleaning, and drying are performed. Due to the addition of processes and the like, the work related to manufacturing has become complicated and problematic.
[0011]
In order to improve productivity and improve yield, reducing the number of steps is considered as an effective means. However, as long as the number of photomasks is not reduced, there is a limit to reducing the manufacturing cost.
[0012]
In addition, since the substrate is an insulator, static electricity is generated due to friction during the manufacturing process. When this static electricity is generated, a short circuit occurs at the intersection of the wirings provided on the substrate, or the TFT is deteriorated or destroyed by the static electricity, resulting in display defects or image quality deterioration in the electro-optical device. In particular, static electricity is generated during the rubbing of the liquid crystal alignment process performed in the manufacturing process, which is a problem.
[0013]
In addition, as the number of pixels increases, the number of IC chips to be mounted inevitably increases. In an RGB full color display XGA panel, the number of terminals on the source line side of the pixel area is about 3000, and UXGA requires 4800. The size of the IC chip is limited by the wafer size in the manufacturing process, and the practical size is limited to a long side of about 20 mm. This IC chip can cover only 400 connection terminals with one IC chip even if the pitch of the output terminals is 50 μm. The above XGA panel requires about 8 IC chips only on the source line side, and the UXGA panel requires 12 IC chips.
[0014]
Although a method of manufacturing a long IC chip is also conceivable, the number of strip-shaped IC chips that can be taken out from a circular silicon wafer is inevitably reduced, which is not practical. Furthermore, since the silicon wafer itself is fragile, the probability of breakage increases if a very long wafer is manufactured. Further, for mounting an IC chip, it is necessary to reduce the alignment accuracy and the contact resistance of the terminal portion. When the number of IC chips attached to one panel increases, there is a concern that the incidence of defects increases and the yield in that process decreases. In addition, since the temperature coefficient of silicon that is the base of the IC chip is different from that of the glass substrate on which the pixel region is formed, deflection occurs after bonding and direct defects such as an increase in contact resistance occur. In addition, the reliability of the element is reduced due to the generated stress.
[0015]
On the other hand, the stick driver can form a drive circuit having the same length as that of the pixel region, and the drive circuit can be formed and mounted by using one stick driver. However, as the area of the circuit portion increases, the number of stick drivers that become defective due to a single point defect increases, so the number of stick drivers that can be taken out from one substrate decreases, leading to a decrease in process yield. End up.
[0016]
From the viewpoint of productivity, it is considered that a method of forming a large number of stick drivers with TFTs manufactured from a crystalline semiconductor film on a large-area glass substrate or quartz substrate is considered excellent. However, the driving frequency of the circuit is different between the scanning line side and the source line side, and the value of the driving voltage to be applied is also different. Specifically, although a breakdown voltage of about 30 V is required for the TFT of the stick driver on the scanning line side, the driving frequency is 100 kHz or less and high speed is not required. Although it is sufficient that the breakdown voltage of the TFT of the stick driver on the source line side is about 12 V, the driving frequency is about 65 MHz at 3 V, and high speed operation is required. As described above, it is necessary to appropriately create the structure of the stick driver and the TFT in the driver depending on the difference in required specifications.
[0017]
Based on such a background, a first object of the present invention is to reduce the number of steps for manufacturing a pixel TFT of a liquid crystal display device to realize a reduction in manufacturing cost and an improvement in yield. We also provide a method for forming a drive circuit formed of TFTs that satisfy the characteristics required by each circuit on a large area substrate such as a glass substrate, and a display device on which such a drive circuit is mounted. It is a second problem to provide a technique for improving the performance.
[0018]
[Means for Solving the Problems]
A first means for solving the above problem is that a pixel TFT to be formed in a pixel region is formed by a channel etch type inverted staggered TFT, and patterning of a source region and a drain region and patterning of a pixel electrode are performed with the same photomask. It is characterized by performing.
[0019]
A method for manufacturing a pixel TFT of the present invention will be briefly described with reference to FIGS. First, a pattern of the gate wiring 102 and the capacitor wiring 103 is formed using a first mask (first photomask). Next, an insulating film (gate insulating film), a first semiconductor film, a one-conductivity-type second semiconductor film, and a first conductive film are sequentially stacked.
[0020]
The first conductive film, the one-conductivity-type second semiconductor film, and the first semiconductor film are etched into a predetermined shape with the second mask (second photomask) to form a channel formation region or source of the pixel TFT. Alternatively, the drain region is determined, and the source wiring and drain electrode patterns are formed. Thereafter, a second conductive film for forming a pixel electrode is formed.
[0021]
The pixel electrode 119 is formed by etching the second conductive film with the third mask (third photomask). Further, the first conductive film and the one-conductivity-type second semiconductor film remaining on the channel formation region of the pixel TFT are removed by etching. In this etching process, since the etching selectivity cannot be increased, a part of the first semiconductor film is also etched.
[0022]
Through such a process, the number of photomasks necessary for manufacturing the pixel TFT can be three. In the case where a protective insulating film is formed over the pixel TFT, another photomask is required because it is necessary to provide an opening in the pixel electrode. The source wiring can be covered with a second conductive film which is the same material as the pixel electrode, and the entire substrate can be protected from external static electricity or the like. In addition, a protective circuit may be formed in a region other than the pixel TFT portion using the second conductive film. With such a configuration, generation of static electricity due to friction between the manufacturing apparatus and the insulating substrate in the manufacturing process can be prevented. In particular, the TFT and the like can be protected from static electricity generated during rubbing of the liquid crystal alignment treatment performed in the manufacturing process.
[0023]
In a reflective liquid crystal display device, there is a method of forming a pixel electrode having an optimum reflection characteristic by making the surface of the pixel electrode uneven to obtain a bright display. The present invention can also be applied to such a reflective liquid crystal display device, and therefore, it is not necessary to increase the number of photomasks. As a method for making the surface of the pixel electrode uneven, a method is used in which when the gate wiring is formed, an island-like pattern is formed in a region below the pixel electrode. Since only the layer of the gate insulating film and the pixel electrode is formed on the pattern, an uneven shape corresponding to the pattern can be formed on the surface of the pixel electrode.
[0024]
According to a second means for solving the above problem, a TFT having a crystalline semiconductor layer is provided in a display device having a first substrate on which a pixel region is formed and a second substrate on which a counter electrode is formed. A plurality of drive circuits formed using them and input / output terminals subordinate to the drive circuits as one unit are formed on a third substrate, and then the third substrate is divided into individual units. The stick driver obtained in this way is mounted on a first substrate.
[0025]
The configuration of each circuit of the stick driver is different between the scanning line side and the source line side, and the thickness of the gate insulating film of the TFT, the channel length, and the like are different according to required circuit characteristics. For example, in a scanning line stick driver composed of a shift register circuit, a level shifter circuit, and a buffer circuit, the TFT of the buffer circuit that requires a withstand voltage of 30 V is formed thicker than the TFT of the shift register circuit. In addition, the stick driver on the source line side composed of a shift register circuit, a latch circuit, a level shifter circuit, and a D / A converter circuit has a thickness of the gate insulating film of the shift register circuit and the latch circuit in order to drive at a high frequency. It is made thinner and the channel length is shorter than other TFTs.
[0026]
Further, a signal dividing circuit is provided on the source line side that requires a high frequency input digital signal, and means for reducing the frequency of the data signal input to the stick driver is provided. This reduces the burden on the TFT of the stick driver and improves the reliability of the drive circuit. The signal dividing circuit includes n input units and m × n output units, receives the input signal from each of the n input units, and corrects the pulse length of the input digital signal by extending the time. The frequency of the input digital signal is lowered by sending out digital signals from m × n output units. The modified digital signal may be a signal obtained by extending the pulse length of the input digital signal by several times.
[0027]
The basic concept of the present invention is shown in FIG. A plurality of driver circuits are formed over the first substrate 3201 in which the display region 3202 is formed and the third substrate 3206, and the third substrate 3206 is divided into strips or rectangles for each of the driver circuits. The stick driver taken out is attached to the first substrate. The configuration of the drive circuit differs between the scanning line side and the source line side, but in any case, a plurality of stick drivers are mounted on each side. FIG. 32 shows a form in which stick drivers 3203 and 3204 in which scanning line driving circuits are formed and stick drivers 3207 and 3208 in which source line driving circuits are formed are mounted.
[0028]
From the viewpoint of improving productivity, it is suitable to make a plurality of stick drivers on a third substrate having a large area. For example, a plurality of circuit patterns having a drive circuit portion and an input / output terminal as one unit may be formed on a large substrate having a size of 300 × 400 mm or 550 × 650 mm, and finally divided and taken out. The length of the short side of the stick driver is 1 to 6 mm, and the length of the long side is 15 to 80 mm. In order to divide in such a size, it is possible to form a ruled line on the surface of the glass substrate using a diamond piece or the like, and to cut along the ruled line by applying an external force. The machine that performs this processing is also called a glass scriber. However, the processing width of the blade necessary for cutting is not less than 100 μm, and it is necessary to allow for 100 to 500 μm. Further, the alignment accuracy with the marker formed on the substrate also has an error of ± 100 μm. Therefore, in order to cut out a stick driver having a short side of 2 mm with a glass scriber, it is necessary to allow 1 to 5 mm of cutting margin, which limits the number of pieces taken from one substrate. On the other hand, a dicing apparatus using a blade dicing method for cutting a silicon wafer into individual dies has a blade (blade) width of 0.02 to 0.05 mm, and an accuracy of 100 μm or less considering the alignment accuracy. The substrate can be divided.
[0029]
Therefore, in a method for efficiently removing the stick driver from one substrate, a processing region to be divided by a glass scriber having a low processing accuracy and a processing region to be cut by a dicing apparatus having a high processing accuracy are arranged separately. Specifically, a group consisting of regions each having a side of 100 to 200 mm is formed, and a plurality of stick drivers having a short side length of 1 to 6 mm are arranged in the group. The group is divided by a glass scriber, and a dicing device is used to take out the stick driver from the divided group.
[0030]
Further, the stick driver on the source line side has a channel length of 0.3 to 1 μm, and more design rules than the stick driver on the scanning line side in order to form a necessary circuit within the limited area as described above. Is reduced and formed. As a preferable method, an exposure technique using a stepper method is adopted.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
[Embodiment 1]
The configuration of the pixels in the pixel region in the liquid crystal display device of the present invention will be described. FIG. 1 is an example of a plan view, and here, for simplification, one pixel configuration of a plurality of pixels arranged in a matrix is shown. 2 and 3 are diagrams showing a manufacturing process.
[0032]
As shown in FIG. 1, the pixel region has a plurality of gate wirings arranged in parallel to each other and a plurality of source wirings crossing each gate wiring. A pixel electrode 119 is provided in a region surrounded by the gate wiring and the source wiring. Further, the wiring 120 made of the same material as the pixel electrode overlaps the source wiring 117 so as not to overlap with the pixel electrode 119. A TFT as a switching element is provided in the vicinity of the intersection of the gate wiring 102 and the source wiring 117. This TFT is an inverted staggered (or also referred to as a bottom gate type) TFT having a channel formation region formed of a semiconductor film having an amorphous structure (hereinafter referred to as a first semiconductor film).
[0033]
Further, a capacitor wiring 103 is arranged in parallel with the gate wiring 102 between two adjacent gate wirings below the pixel electrode 119. The capacitor wiring 103 is provided in all pixels, and forms a storage capacitor using the insulating film 104b existing between the pixel electrode 119 and a dielectric.
[0034]
The inverted staggered TFT of the present invention includes a gate electrode (an electrode integrally formed with the same layer as the gate wiring 102 and connected to the gate wiring), a gate insulating film, and a first semiconductor film on the insulating substrate. A source region and a drain region made of a second semiconductor film containing an impurity element of one conductivity type (usually n-type), a source electrode (integrated with the source wiring 117), and an electrode 118 (hereinafter, (Also referred to as a drain electrode).
[0035]
Below the source wiring (including the source electrode) and the drain electrode 118, a gate insulating film, a first semiconductor film, and a second semiconductor film containing an impurity element imparting n-type are sequentially formed over the insulating substrate. Are stacked.
[0036]
Of the first semiconductor film, the region between the region in contact with the source region and the drain region is thinner than the other regions. The film thickness is reduced because part of the first semiconductor film is removed when the second semiconductor film containing an impurity element imparting n-type conductivity is separated by etching to form a source region and a drain region. It was because it was done. In addition, the end face of the pixel electrode, the end face of the drain electrode, and the end face of the drain region coincide with each other by this etching. Such an inverted stagger type TFT is called a channel etch type. In addition, the feature of the inverted staggered TFT in the present invention is that the end face of the wiring 120 covering the source electrode, the end face of the source region, and the end face of the source wiring coincide.
[0037]
[Embodiment 2]
FIG. 6 is a diagram showing the configuration of the display device of the present invention. A pixel region 652 is formed over the substrate 651. On the region where the pixel region 652 is formed, a second substrate 660 on which a counter electrode is formed is bonded via a liquid crystal layer (not shown). The distance between the first substrate and the second substrate, that is, the thickness of the liquid crystal layer is determined by the spacer, but is 3 to 8 μm for nematic liquid crystal and 1 to 4 μm for smectic liquid crystal. The first and second substrates are preferably made of non-alkali glass such as aluminoborosilicate glass or barium borosilicate glass, and the thickness is 0.3 to 1.1 mm (typically 0.7 mm). Since it is used, the thickness of the liquid crystal layer is relatively negligible in appearance.
[0038]
In the pixel region 652, a scanning line group (corresponding to a gate wiring) group 658 and a source line group 659 intersect to form a matrix, and a TFT is disposed corresponding to each intersecting portion. As the TFT arranged here, the inverted staggered TFT described in Embodiment 1 is used. The amorphous silicon layer can be formed by plasma CVD at a temperature of 300 ° C. or lower. For example, even an non-alkali glass substrate having an outer dimension of 550 × 650 mm is a film necessary for forming a TFT. The thickness can be formed in tens of seconds. Such a feature of the manufacturing technique can be used very effectively in manufacturing a large-screen display device.
[0039]
In the area outside the pixel area 652, stick drivers 653 and 654 in which a drive circuit is formed are mounted. Reference numeral 653 denotes a driving circuit on the source line side, and reference numeral 654 denotes a driving circuit on the scanning line side. In order to form a pixel region corresponding to RGB full color, the number of source lines is 3072 in the XGA class, and 768 scanning lines are required. In addition, UXGA requires 4800 and 1200, respectively. The source lines and scanning lines formed in such a number are divided into several blocks at the end of the pixel region 652 to form lead lines 657 and collected according to the pitch of the output terminals of the stick drivers 653 and 654. ing.
[0040]
On the other hand, an external input terminal 655 is formed at an end portion of the substrate 651, and an FPC (Flexible Printed Circuit) connected to an external circuit is bonded to this portion. The external input terminal 655 and the stick driver are connected by a connection wiring 656 formed on the substrate 651, and finally collected according to the pitch of the input terminals of the stick driver.
[0041]
The circuit configuration of the stick driver is different between the scanning line side and the source line side. FIG. 7 shows an example of this, and similarly to FIG. 6, the scanning line side stick driver 671 and the source line side stick driver 672 are provided outside the pixel region 670. Depending on the pixel density, about 1 to 2 stick drivers are mounted on the scanning line side, and about 2 to 10 stick drivers are mounted on the data line side. The scanning line side stick driver 671 is composed of a shift register circuit 673, a level shifter circuit 674, and a buffer circuit 675. Among them, the buffer circuit 675 is required to have a withstand voltage of about 30 V, but the operating frequency is about 100 kHz. In particular, the TFT forming this circuit has a gate insulating film thickness of 150 to 250 nm and a channel length of 1 to 1. Form at 2 μm. On the other hand, the stick driver on the source line side includes a shift register circuit 676, a latch circuit 677, a level shifter circuit 678, and a D / A conversion circuit 679. Since the shift register circuit 676 and the latch circuit 677 are driven at a driving voltage of 3 V and a frequency of 50 MHz or more (for example, 65 MHz), the TFT forming this circuit has a gate insulating film thickness of 20 to 70 nm and a channel length of 0. It is formed with 3 to 1 μm.
[0042]
A stick driver in which such a driver circuit is formed is formed over a third substrate 811 as shown in FIG. 8A, and is provided with a circuit portion 812 formed of TFTs, an input terminal 813, and an output terminal 814. It has been. The channel formation region and the source and drain regions of the TFT of the driver circuit portion 812 are formed using a crystalline semiconductor film. As the crystalline semiconductor film, a film obtained by crystallizing an amorphous semiconductor film by a laser crystallization method or a thermal crystallization method can be applied, and other single crystal semiconductors formed using SOI technology. It is also possible to form with layers.
[0043]
FIG. 8B is a top view of the stick driver, and the cross-sectional view of FIG. 8A corresponds to the line AA ′. A plurality of output terminals connected to source lines or scanning lines in the pixel region are formed at a pitch of 40 to 100 μm. Similarly, the input terminals 813 are formed according to the required number. These input terminal 813 and output terminal 814 are formed in a square or rectangular shape with a side length of 30 to 100 μm. As shown in FIG. 6, the stick driver is not formed in accordance with the length of one side of the pixel region, but is formed in a rectangular shape or a strip shape having a long side of 15 to 80 mm and a short side of 1 to 6 mm. As an example, when the size of the pixel region, that is, the screen size is increased, the length of one side of the screen is 443 mm in the 20 type. Of course, it is possible to form a stick driver corresponding to this length, but it cannot be a practical shape to ensure the strength of the substrate. Rather, dividing the stick driver into a plurality of lengths of 15 to 80 mm facilitates the handling and improves the manufacturing yield.
[0044]
The advantage of the external dimensions of the stick driver over the IC chip is the length of the long side, and it is not suitable from the viewpoint of productivity to form the IC chip with a length of 15 to 80 mm. Although it is not impossible, it reduces the number of IC chips taken from a circular silicon wafer, so it cannot be a realistic choice. On the other hand, the drive circuit of the stick driver is formed on a glass substrate and is not limited to the shape of the substrate used as a base, so that productivity is not impaired. In this way, by using a stick driver formed with a long side of 15 to 80 mm, the number required for mounting corresponding to the pixel region can be smaller than when using an IC chip. Yield can be improved.
[0045]
A method of mounting the stick driver manufactured using the third substrate on the first substrate is the same as the COG method, and a connection method using an anisotropic conductive material, a wire bonding method, or the like is adopted. be able to. An example is shown in FIG. FIG. 9A shows an example in which the stick driver 208 is mounted on the first substrate 201 using an anisotropic conductive material. A pixel region 202, a lead line 206, a connection wiring, and an input / output terminal 207 are provided over the first substrate 210. The second substrate is bonded to the first substrate 201 with a sealant 204, and a liquid crystal layer 205 is provided therebetween. An FPC 212 is bonded to one end of the connection wiring and the input / output terminal 207 with an anisotropic conductive material. The anisotropic conductive material is composed of a resin 215 and conductive particles 214 having a diameter of several tens to several hundreds μm with Au or the like plated on the surface. The wiring 213 is electrically connected. Similarly, the stick driver 208 is bonded to the first substrate with an anisotropic conductive material, and the conductive particles 210 mixed in the resin 211 are connected to the input / output terminal 209 provided in the stick driver 208 and the lead wire 206 or the connection. It is electrically connected to the wiring and input / output terminal 207.
[0046]
FIG. 10A is a partial cross-sectional view for explaining in detail a method of mounting the stick driver 224 by this method. The stick driver 224 is preferably provided with an input / output terminal 225, and a protective insulating film 226 is preferably formed on the periphery thereof. A first conductive layer 221, a second conductive layer 223, and an insulating layer 222 are formed on the first substrate 220 as shown in the figure. Here, the first conductive layer 221, the second conductive layer 223, The lead wire or connection wiring is formed. These conductive layers and insulating layers formed on the first substrate are formed in the same process as the pixel TFTs in the pixel region. For example, when the pixel TFT is formed in an inverted staggered type, the first conductive layer 221 is formed in the same layer as the gate electrode and is formed of a material such as Ta, Cr, Ti, or Al. Usually, a gate insulating film is formed on the gate electrode, and the insulating layer 222 is formed of the same layer. The second conductive layer 223 provided over the first conductive layer 221 is formed of the same transparent conductive film as the pixel electrode, and is provided in order to improve contact with the conductive particles 227. ing. By making the size and density of the conductive particles 227 mixed into the resin 228 suitable, an electrical connection structure can be formed between the stick driver and the first substrate in such a form.
[0047]
FIG. 10B shows an example of the COG method using the shrinkage force of the resin. A barrier layer 229 is formed of Ta, Ti, or the like on the stick driver side, and Au is formed thereon by about 20 μm by an electroless plating method or the like. A bump 230 is formed. Then, a photocurable insulating resin 231 is interposed between the stick driver and the first substrate, and an electrical connection is formed by press-contacting the electrodes using the shrinkage force of the resin that is hardened by photocuring.
[0048]
Further, as shown in FIG. 9B, a stick driver may be fixed to the first substrate with an adhesive 216, and the input / output terminal of the stick driver and the lead line or connection wiring may be connected by the Au wire 217. . Then, the resin 218 is sealed.
[0049]
The method of mounting the stick driver is not limited to the method based on FIGS. 9 and 10, and other than the method described here, a known COG method, wire bonding method, or TAB method can be used. .
[0050]
By making the thickness of the stick driver the same as that of the second substrate on which the counter electrode is formed, the height between the two becomes almost the same, which contributes to the thinning of the entire display device. it can. Further, by manufacturing each substrate with the same material, thermal stress does not occur even if a temperature change occurs in the liquid crystal display device, and the characteristics of the circuit manufactured by the TFT are not impaired. In addition, the number required for one pixel region can be reduced by mounting the drive circuit with a stick driver longer than the IC chip as shown in this embodiment.
[0051]
【Example】
[Example 1]
This embodiment shows a manufacturing method of a liquid crystal display device, and details of a method of forming a TFT of a pixel portion on a substrate with an inverted stagger type and manufacturing a storage capacitor connected to the TFT according to the steps shown in FIGS. Explained. In addition, the same drawing shows a manufacturing process of a terminal portion provided at an end portion of the substrate and electrically connected to wiring of a circuit provided on another substrate.
[0052]
In FIG. 2A, a glass substrate such as barium borosilicate glass or alumino borosilicate glass typified by Corning # 7059 glass or # 1737 glass is used for the substrate 100. In addition, a substrate such as a quartz substrate or a plastic substrate can be used.
[0053]
After a conductive layer is formed over the entire surface of the substrate 100, a photolithography process using a first photomask is performed, and an etching process is performed to form a gate electrode 102 ′, a gate wiring (not shown), a capacitor wiring 103, and a terminal 101. Form. At this time, etching is performed so that a tapered portion is formed at least at the end portion of the gate electrode 102 ′. A top view at this stage is shown in FIG.
[0054]
The gate electrode 102, the gate wiring and the capacitor wiring 103, and the terminal 101 of the terminal portion are preferably formed of a low-resistance conductive material such as aluminum (Al) or copper (Cu), but Al alone has poor heat resistance, In addition, since it is easily corroded, it is formed in combination with a heat-resistant conductive material. Further, an AgPdCu alloy may be used as the low resistance conductive material. As a heat-resistant conductive material, an element selected from titanium (Ti), tantalum (Ta), tungsten (W), molybdenum (Mo), chromium (Cr), and Nd (neodymium), or the element as a component. It is formed of an alloy, an alloy film in which the above elements are combined, or a nitride containing the above elements as a component. For example, a laminate of Ti and Cu and a laminate of TaN and Cu can be given. Further, it is preferable to form in combination with a heat-resistant conductive material such as Ti, Si, Cr, or Nd because the flatness is improved. In addition, a single layer of heat-resistant conductive material or an alloy of Mo and W or Mo and Ta may be used.
[0055]
In order to manufacture a liquid crystal display device, the gate electrode and the gate wiring are preferably formed by combining a heat-resistant conductive material and a low-resistance conductive material. If the screen size is up to about 4 types, a two-layer structure in which a conductive layer (A) made of a nitride of a heat-resistant conductive material and a conductive layer (B) made of a heat-resistant conductive material are laminated. The conductive layer (B) may be formed of an element selected from Al, Cu, Ta, Ti, W, Nd, Cr, an alloy containing the element as a component, or an alloy film combining the elements. (A) is formed of a tantalum nitride (TaN) film, a tungsten nitride (WN) film, a titanium nitride (TiN) film, or the like. For example, a two-layer structure in which Cr as the conductive layer (A) and Al containing Nd as the conductive layer (B) are stacked is preferable. The conductive layer (A) is 10 to 100 nm (preferably 20 to 50 nm), and the conductive layer (B) is 200 to 400 nm (preferably 250 to 350 nm).
[0056]
On the other hand, for application to large screens of class 4 or higher, a conductive layer (A) made of a heat-resistant conductive material, a conductive layer (B) made of a low-resistance conductive material, and a conductive layer made of a heat-resistant conductive material ( A three-layer structure in which C) is laminated is preferable. The conductive layer (B) made of a low-resistance conductive material is formed of a material containing aluminum (Al) as a component. In addition to pure Al, 0.01 to 5 atomic% of scandium (Sc), Ti, Nd, silicon Al containing (Si) or the like is used. The conductive layer (C) has an effect of preventing hillocks from being generated in Al of the conductive layer (B). The conductive layer (A) is 10 to 100 nm (preferably 20 to 50 nm), the conductive layer (B) is 200 to 400 nm (preferably 250 to 350 nm), and the conductive layer (C) is 10 to 100 nm (preferably 20 to 50 nm). In this embodiment, the conductive layer (A) is formed to a thickness of 50 nm with a Ti film by sputtering using Ti as a target, and the conductive layer (B) is formed to a thickness of 200 nm with an Al film by sputtering using Al as a target. Then, a conductive layer (C) is formed to a thickness of 50 nm with a Ti film by sputtering using Ti as a target.
[0057]
Next, an insulating film 104a is formed over the entire surface. The insulating film 104a is formed by sputtering and has a thickness of 50 to 200 nm. For example, a silicon nitride film is used as the insulating film 104a and is formed with a thickness of 150 nm. Of course, the gate insulating film is not limited to such a silicon nitride film, and other insulating films such as a silicon oxide film, a silicon oxynitride film, and a tantalum oxide film are used, and a single layer or a stacked layer made of these materials is used. It may be formed as a structure. For example, a stacked structure in which the lower layer is a silicon nitride film and the upper layer is a silicon oxide film may be used.
[0058]
A first semiconductor film 105 is formed over the entire surface of the insulating film 104a with a thickness of 50 to 200 nm (preferably 100 to 150 nm) by a known method such as a plasma CVD method or a sputtering method. For example, an amorphous silicon (a-Si) film is formed to a thickness of 150 nm by sputtering using a silicon target. In addition, the first semiconductor film includes a microcrystalline semiconductor film, an amorphous silicon germanium film (Si X Ge (1-X) , (0 <X <1)), amorphous silicon carbide (Si X C Y It is also possible to apply a compound semiconductor film having an amorphous structure such as
[0059]
Next, a second semiconductor film of one conductivity type (containing an n-type or p-type impurity element) is formed to a thickness of 20 to 80 nm. The one-conductivity-type second semiconductor film is formed over the entire surface by a known method such as a plasma CVD method or a sputtering method. In this embodiment, the second semiconductor film 106 of one conductivity type is formed using a silicon target to which phosphorus (P) is added. Alternatively, a silicon target may be used for sputtering to form a film in an atmosphere containing phosphorus. In addition, the second semiconductor film may be formed using a hydrogenated microcrystalline silicon film (μc-Si: H).
[0060]
The first conductive film 107 made of a metal material is formed by a sputtering method or a vacuum evaporation method. The material of the first conductive film 107 is not particularly limited as long as it is a metal material that can be in ohmic contact with the second semiconductor film 106, and an element selected from Al, Cr, Ta, and Ti, or the element as a component Or an alloy film in which the above elements are combined. In this embodiment, a sputtering method is used. As the first conductive film 107, a Ti film with a thickness of 50 to 150 nm and aluminum (Al) with a thickness of 300 to 400 nm are formed on the Ti film, Further, a Ti film having a thickness of 100 to 150 nm is formed thereon (FIG. 2A).
[0061]
The insulating film 104a, the first semiconductor film 105, the one-conductivity-type second semiconductor film 106, and the first conductive film 107 are all formed by a known method, and are manufactured by a plasma CVD method or a sputtering method. can do. In this example, these films (104a, 105, 106, 107) were continuously formed by a sputtering method by appropriately switching the target and the sputtering gas. At this time, in the sputtering apparatus, it is preferable to use the same reaction chamber or a plurality of reaction chambers and to continuously laminate these films without exposing them to the atmosphere. In this way, mixing of impurities can be prevented by not exposing to the atmosphere.
[0062]
Then, using the second photomask, a photolithography process is performed to form a resist mask 108. Unnecessary portions are removed by etching to form wirings (source wirings and drain electrodes in a later process) 111. As an etching method at this time, wet etching or dry etching is used. At this time, the first conductive film 107, the one-conductivity-type second semiconductor film 106, and the first semiconductor film 105 are sequentially etched according to the pattern of the resist mask 108. In this step, not only the wiring but also the pattern of the semiconductor layer forming the TFT is formed at the same time. In the TFT formation portion, a wiring 111 made of a first conductive film, a second semiconductor film 110 containing an impurity element imparting n-type conductivity, and a first semiconductor film 109 are formed. In this example, SiCl Four And Cl 2 And BCl Three The first conductive film 107 in which a Ti film, an Al film, and a Ti film are sequentially stacked is etched by dry etching using a mixed gas of 1 as a reaction gas, and the reaction gas is changed to CF Four And O 2 Instead of the mixed gas, the first semiconductor film 105 and the second semiconductor film 106 containing an impurity element imparting n-type conductivity are selectively removed (FIG. 2B). Further, the capacitor wiring 103 and the insulating film 104a are left in the capacitor portion, and similarly, the terminal 101 and the insulating film 104a remain in the terminal portion. A top view of this state is shown in FIG. However, for simplification, the second conductive film 112 formed on the entire surface is not shown in FIG.
[0063]
Next, after removing the resist mask 108, a mask that covers the entire surface of the pixel region is formed by screen printing, and the insulating film 104a that covers the pad portion of the terminal portion is selectively removed. Since this process does not require high alignment accuracy, it can be performed using screen printing or a shadow mask. Thus, the insulating film 104b is formed (FIG. 2C).
[0064]
Then, a second conductive film 112 made of a transparent conductive film is formed over the entire surface (FIG. 2D). The material of the second conductive film 112 is indium oxide (In 2 O Three ) Or indium tin oxide alloy (In 2 O Three -SnO 2 , Abbreviated as ITO) or the like using a sputtering method or a vacuum deposition method. Etching treatment of such a material is performed with a hydrochloric acid based solution. However, in particular, etching of ITO is likely to generate a residue, so in order to improve etching processability, an indium oxide-zinc oxide alloy (In 2 O Three —ZnO) may also be used. Since the indium oxide-zinc oxide alloy has excellent surface smoothness and excellent thermal stability as compared with ITO, even if the wiring 111 in contact with the second conductive film 112 is formed of an Al film, a corrosion reaction occurs. Can be prevented. Similarly, zinc oxide (ZnO) is also a suitable material, and zinc oxide (ZnO: Ga) to which gallium (Ga) is added to further increase the transmittance and conductivity of visible light can be used.
[0065]
Next, resist masks 113a to 113c are formed by a photolithography process using a third photomask. Then, unnecessary portions are removed by etching, so that the first semiconductor film 114, the source region 115 and the drain region 116, the source electrode 117 and the drain electrode 118, and the pixel electrode 119 are formed (FIG. 3A). In this photolithography process, the second conductive film 112 is patterned, and at the same time, the wiring 111, the one-conductivity-type second semiconductor film 110, and a part of the first semiconductor film 109 are removed by etching to form openings. To do. In this embodiment, first, the second conductive film 112 made of ITO is selectively removed by wet etching using a mixed solution of nitric acid and hydrochloric acid or a ferric chloride solution, and the wiring 111 is formed by wet etching. After the selective removal, the second semiconductor film 110 containing the impurity element imparting n-type conductivity and part of the first semiconductor film 109 were etched by dry etching. In this embodiment, wet etching and dry etching are used. However, the practitioner may appropriately select the reaction gas and perform only dry etching, or the practitioner may appropriately select the reaction solution and perform wet etching. You may do it alone.
[0066]
In addition, the bottom of the opening reaches the first semiconductor film, and the first semiconductor film 114 having a recess is formed. By this opening, the wiring 111 is separated into the source wiring 117 and the drain electrode 118, and the one-conductivity-type second semiconductor film 110 is separated into the source region 115 and the drain region 116. In addition, the second conductive film 120 in contact with the source wiring covers the source wiring and serves to prevent static electricity generated in a subsequent manufacturing process, particularly a rubbing process. In this embodiment, the second conductive film 120 is formed over the source wiring, but the second conductive film 120 may be removed. In this photolithography process, a storage capacitor is formed by the capacitor wiring 103 and the pixel electrode 119 using the insulating film 104b in the capacitor portion as a dielectric. In addition, in this photolithography process, a second conductive film made of a transparent conductive film is formed which is covered with the resist mask 113c and formed in the terminal portion.
[0067]
Next, the resist masks 113a to 113c were removed. A cross-sectional view of this state is shown in FIG. FIG. 1 is a top view of one pixel, and cross-sectional views along line AA ′ and BB ′ correspond to FIG. 3B, respectively.
[0068]
FIG. 11A is a top view of the gate wiring terminal portion 501 and the source wiring terminal portion 502 in this state. In addition, the same code | symbol is used for the location corresponding to FIGS. 1-3. FIG. 11B corresponds to a cross-sectional view taken along the line EE ′ and the line FF ′ in FIG. In FIG. 11A, reference numeral 503 made of a transparent conductive film denotes a connection electrode that functions as an input terminal. In FIG. 11B, reference numeral 504 denotes an insulating film (extending from 104b), 505 denotes a first amorphous semiconductor film (extending from 114), and 506 includes an impurity element imparting n-type conductivity. A second amorphous semiconductor film (extending from 115).
[0069]
In this manner, the pixel TFT having the inverted staggered n-channel TFT 201 and the storage capacitor 202 can be completed by three photolithography processes using the three photomasks. By arranging these in a matrix corresponding to each pixel to form a pixel portion, one substrate for manufacturing an active matrix electro-optical device can be obtained. In this specification, such a substrate is referred to as an active matrix substrate for convenience.
[0070]
Next, the alignment film 121 is selectively formed only on the pixel portion of the active matrix substrate. As a method of selectively forming the alignment film 121, a screen printing method may be used, or a method of forming and removing a resist mask using a shadow mask after applying the alignment film may be used. Usually, a polyimide resin is often used for the alignment film of the liquid crystal display element. Then, the alignment film 121 is subjected to a rubbing process so that the liquid crystal molecules are aligned with a certain pretilt angle.
[0071]
Next, the active matrix substrate and the counter substrate 124 provided with the counter electrode 122 and the alignment film 123 are bonded to each other with a sealant while maintaining a substrate interval with a spacer, and then a liquid crystal is interposed between the active matrix substrate and the counter substrate. Material 125 is injected. A known material may be used as the liquid crystal material 125, and TN liquid crystal is typically used. After injecting the liquid crystal material, the injection port is sealed with a resin material (FIG. 3C).
[0072]
As shown in the second embodiment, a stick driver in which a drive circuit is formed is attached to the terminal portion. Different drive circuits are used for the stick driver on the scanning line side and the source line side. In this manner, an active matrix liquid crystal display device in which a pixel region is manufactured using three photomasks can be completed.
[0073]
[Example 2]
In this embodiment, an example in which a protective film is formed on the pixel TFT manufactured in Embodiment 1 is shown in FIG. Since the present embodiment is the same up to the state of FIG. 3B of the first embodiment, different points will be described below. In addition, the same reference numerals are used for portions corresponding to FIG.
[0074]
First, after obtaining the state of FIG. 3B according to Example 1, a thin inorganic insulating film is formed on the entire surface. As the thin inorganic insulating film, an inorganic insulating film such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a tantalum oxide film may be used and formed as a single layer or a laminated structure made of these materials.
[0075]
Next, a photolithography process is performed using a fourth photomask, a resist mask is formed, unnecessary portions are removed by etching, and an insulating film 402 is formed in the pixel TFT portion and an inorganic insulating film 401 is formed in the terminal portion. Form each one. The inorganic insulating films 401 and 402 function as a passivation film. In the terminal portion, the thin inorganic insulating film 401 is removed by a fourth photolithography process, and the second conductive film made of a transparent conductive film formed on the terminal 101 in the terminal portion is exposed.
[0076]
Thus, in this embodiment, an inverted staggered n-channel TFT protected by an inorganic insulating film and a storage capacitor can be completed by four photolithography processes using four photomasks. These can be arranged in a matrix corresponding to each pixel, and a pixel portion can be formed to form one substrate for manufacturing an active matrix electro-optical device. The present embodiment can be combined with the configuration of the first embodiment.
[0077]
[Example 3]
Embodiment 1 mainly shows an example in which an insulating film, a first amorphous semiconductor film, a second amorphous semiconductor film of one conductivity type, and a first conductive film are formed by a sputtering method. In the example, an example using a plasma CVD method is shown. Specifically, an insulating film, a first amorphous semiconductor film, and a one-conductivity-type second semiconductor film are formed by a plasma CVD method.
[0078]
In this embodiment, a silicon oxynitride film is used as the insulating film and is formed with a thickness of 150 nm by plasma CVD. At this time, in the plasma CVD apparatus, the power supply frequency is 13 to 70 MHz, preferably 27 to 60 MHz. In particular, by using a power supply frequency of 27 to 60 MHz, a dense insulating film can be formed, and the breakdown voltage as a gate insulating film can be increased. SiH Four And NH Three N 2 A silicon oxynitride film manufactured by adding O is a preferable material for this application because the internal stress of the film is relieved. Of course, the gate insulating film is not limited to such a silicon oxynitride film, and other insulating films such as a silicon oxide film, a silicon nitride film, and a tantalum oxide film are used, and a single layer or a stacked layer made of these materials is used. It may be formed as a structure. Also good. For example, a stacked structure in which a lower layer is a silicon nitride film and an upper layer is a silicon oxide film is a preferable form as a gate insulating film.
[0079]
In the case where a silicon oxide film is used, tetraethyl orthosilicate (TEOS) and O2 are formed by plasma CVD. 2 The reaction pressure is 40 Pa, the substrate temperature is 250 to 350 ° C., and the high frequency (13.56 MHz) power density is 0.5 to 0.8 W / cm. 2 And can be formed by discharging. The silicon oxide film thus manufactured can obtain good characteristics as a gate insulating film by thermal annealing at 300 to 400 ° C. thereafter.
[0080]
As the first semiconductor film, a hydrogenated amorphous silicon (a-Si: H) film is typically formed to a thickness of 100 nm by a plasma CVD method. At this time, in the plasma CVD apparatus, the power supply frequency may be 13 to 70 MHz, preferably 27 to 60 MHz. By using a power supply frequency of 27 to 60 MHz, it becomes possible to improve the deposition rate, and the deposited film is preferable because it becomes an a-Si film with a low defect density. In addition, a compound semiconductor film having an amorphous structure such as an amorphous silicon germanium film can be applied to the first amorphous semiconductor film. In the film formation of the amorphous semiconductor film by the plasma CVD method, if pulse modulated discharge of 100 to 100 kHz is performed, the generation of particles due to the gas phase reaction of the plasma CVD method can be prevented, and the generation of pinholes in the film formation is prevented. Since it can prevent, it is preferable.
[0081]
In this embodiment, as the semiconductor film containing the impurity element of one conductivity type, a second amorphous semiconductor film of one conductivity type is formed with a thickness of 20 to 80 nm. For example, an a-Si: H film containing an n-type impurity element may be formed. For this purpose, silane (SiH Four ) Phosphine (PH Three ) Is added. Alternatively, a hydrogenated microcrystalline silicon film (μc-Si: H) may be used instead of the second amorphous semiconductor film 106 containing an impurity element imparting n-type conductivity.
[0082]
These films can be continuously formed by appropriately switching the reaction gas. In the plasma CVD apparatus, the same reaction chamber or a plurality of reaction chambers can be used, and these films can be continuously stacked without being exposed to the atmosphere. In this way, continuous film formation without exposure to the atmosphere can prevent impurities from being mixed into the first semiconductor film.
[0083]
[Example 4]
As shown in FIG. 2, in the step of sequentially and successively laminating an insulating film, a first amorphous semiconductor film, a second amorphous semiconductor film of one conductivity type, and a first conductive film, a sputtering apparatus Alternatively, as one form of plasma CVD apparatus, a multi-chamber type apparatus including a plurality of reaction chambers can be applied.
[0084]
FIG. 13 shows an outline of the multi-chamber type apparatus (continuous film forming system) as viewed from above. The configuration of the apparatus includes load / unload chambers 10 and 15 and chambers 11 to 14 for forming a film, and each chamber is connected to a common chamber 20. A vacuum exhaust pump and a gas introduction system are disposed in the load / unload chamber, the common chamber, and each chamber.
[0085]
The load / unload chambers 10 and 15 are load lock chambers for carrying the processing substrate 30 into the chamber. The first chamber 11 is a reaction chamber for forming the insulating film 104. The second chamber 12 is a reaction chamber for forming the first amorphous semiconductor film 105. The third chamber 13 is a reaction chamber for forming a single conductivity type amorphous semiconductor film 106. The fourth chamber 14 is a reaction chamber for forming the first conductive film 107.
[0086]
An example of the operation of such a multi-chamber apparatus will be described. Initially, all the chambers are once evacuated to a high vacuum state, and then a gas such as nitrogen or argon is flowed to maintain the pressure in the chamber at a pressure of about 0.01 to 5 Pa, thereby back diffusion from the exhaust port. And contamination due to degassing from the inner wall of the chamber.
[0087]
The processing substrate is set in the load / unload chamber 10 together with the cassette 28 in which a large number of substrates are stored. The processing substrate is taken out of the cassette by opening the gate valve 22 and transferred to the common chamber 20 by the robot arm 21. At this time, alignment is performed in the common room. In addition, this board | substrate 30 used what formed wiring 101,102,103 obtained according to Example 1. FIG.
[0088]
Here, the gate valve 22 is closed, and then the gate valve 23 is opened. Then, the processing substrate 30 is transferred to the first chamber 11. In the first chamber, film formation is performed at a temperature of 150 ° C. to 300 ° C. to obtain the insulating film 104. Note that as the insulating film, a silicon nitride film, a silicon oxide film, a silicon nitride oxide film, a stacked film of these, or the like can be used. In this embodiment, a single layer silicon nitride film is used, but a laminated structure of two layers or three or more layers may be used. Note that although a chamber capable of plasma CVD is used here, a chamber capable of sputtering using a target may be used.
[0089]
After completion of the formation of the insulating film, the processing substrate is drawn out to the common chamber by the robot arm and transferred to the second chamber 12. In the second chamber, as in the first chamber, film formation is performed at a temperature of 150 ° C. to 300 ° C., and the first semiconductor film 105 is obtained by a plasma CVD method. Note that as the first amorphous semiconductor film, a microcrystalline semiconductor film, an amorphous germanium film, an amorphous silicon / germanium film, or a stacked film thereof can be used. Further, the heat treatment for reducing the hydrogen concentration may be omitted by setting the formation temperature of the first semiconductor film to 350 ° C. to 500 ° C. Note that although a chamber capable of plasma CVD is used here, a chamber capable of sputtering using a target may be used.
[0090]
After completion of the formation of the first semiconductor film, the processing substrate is drawn out to the common chamber and transferred to the third chamber 13. In the third chamber, as in the second chamber, film formation is performed at a temperature of 150 ° C. to 300 ° C., and a first conductivity type first film containing an impurity element (P or As) imparting n-type by plasma CVD is used. 2 semiconductor film 106 is obtained. Note that although a chamber capable of plasma CVD is used here, a chamber capable of sputtering using a target may be used.
[0091]
After the formation of the second semiconductor film of one conductivity type, the processing substrate is drawn out to the common chamber and transferred to the fourth chamber 14. In the fourth chamber, the first conductive film 107 is obtained by a sputtering method using a metal target.
[0092]
The substrate to be processed on which the four layers are continuously formed in this way is transferred to the load lock chamber 15 by the robot arm and stored in the cassette 29.
[0093]
[Example 5]
In the fourth embodiment, an example in which a plurality of chambers are used for continuous lamination is shown. In this embodiment, the apparatus shown in FIG. 14 is used for continuous lamination while maintaining a high vacuum in one chamber. The method can also be adopted.
[0094]
In this example, the apparatus system shown in FIG. 14 was used. In FIG. 14, 40 is a processing substrate, 50 is a common chamber, 44 and 46 are load lock chambers, 45 is a chamber, and 42 and 43 are cassettes. In this embodiment, in order to prevent contamination that occurs when the substrate is conveyed, the layers are formed in the same chamber.
[0095]
When the apparatus shown in FIG. 14 is applied to the first embodiment, a plurality of targets are prepared in the chamber 45, and the reaction gases are sequentially replaced to form the insulating film 104, the first semiconductor film 105, and the one conductivity type second. The semiconductor film 106 and the first conductive film 107 may be stacked.
[0096]
In the case of application to Embodiment 4, the reaction gas may be sequentially changed to sequentially stack the insulating film 104, the first amorphous semiconductor film 105, and the one-conductivity-type second semiconductor film 106.
[0097]
[Example 6]
As shown in Embodiment 4, in the manufacturing process of a TFT using a plasma CVD method, the second semiconductor film of one conductivity type can be formed using a microcrystalline semiconductor film. Silane gas (SiH) diluted with hydrogen at a substrate heating temperature during film formation of 80 to 300 ° C., preferably 140 to 200 ° C. Four : H 2 = 1: 10-100) and phosphine (PH Three ) As a reaction gas, gas pressure 0.1 to 10 Torr, discharge power 10 to 300 mW / cm 2 Thus, a microcrystalline silicon film can be obtained. Alternatively, phosphorus (P) may be formed by plasma doping after the microcrystalline silicon film is formed. By forming the second semiconductor film of one conductivity type with a microcrystalline semiconductor film, the resistance of the source and drain regions can be reduced, and the characteristics of the TFT can be improved.
[0098]
[Example 7]
In Embodiments 1 to 3, a method for manufacturing an active matrix substrate corresponding to a transmissive liquid crystal display device is shown. In this embodiment, an example applied to a reflective liquid crystal display device will be described with reference to FIGS. . 15 is a cross-sectional view, FIG. 16 is a top view, and FIG. 15 shows a cross-sectional structure taken along the chain line GG ′ in FIG. 16 and a cross-sectional structure corresponding to the surface cut along HH ′. ing.
[0099]
First, a substrate having an insulating surface is prepared. In this embodiment, in addition to a light-transmitting substrate such as a glass substrate, a quartz substrate, and a plastic substrate, the substrate is a reflective type, and therefore an insulating film is formed on a semiconductor substrate, a stainless steel substrate, a ceramic substrate, or the like. But you can.
[0100]
Next, after a conductive film made of a metal material is formed over the substrate, a resist pattern is formed using a first photomask, and then a gate wiring 750 and a convex portion 751 are formed by an etching process. The convex portion is arranged in a region surrounded by the gate wiring and the source wiring, that is, a region serving as a display region where a pixel electrode is formed. In addition, the shape of the convex part 751 is not specifically limited, The cross section of radial direction may be a polygon, and the shape which is not left-right symmetric may be sufficient. For example, the shape of the convex portion 751 may be a columnar shape or a prism shape, or may be a cone shape or a pyramid shape. Further, the convex portions 751 may be arranged regularly or irregularly. In this embodiment, since the gate wiring desirably has a tapered shape, the convex portion 751 also has a tapered pyramid shape. The angle of the tapered portion is 5 to 45 degrees, preferably 5 to 25 degrees.
[0101]
Next, an insulating film (gate insulating film) 752, a first semiconductor film, a one-conductivity-type second semiconductor film, and a first conductive film are sequentially stacked. Note that either an amorphous semiconductor or a microcrystalline semiconductor may be used for the first semiconductor film. A microcrystalline semiconductor may be used as the second semiconductor film of one conductivity type as shown in Embodiment 6. Further, these films can be formed using a sputtering method or a plasma CVD method in a plurality of chambers or in the same chamber without being continuously exposed to the atmosphere. By not exposing to the atmosphere, contamination of impurities can be prevented. The insulating film 752 is formed on the substrate on which the projecting portion 751 is formed, and has an uneven surface.
[0102]
Next, after a resist pattern is formed using a second photomask, the first conductive film, the second semiconductor film, and the first semiconductor film are etched by an etching process. Thus, a source wiring 608 and an electrode (drain electrode) 609 are formed, and a first semiconductor film 605 is formed. By this etching process, a source layer, a drain electrode, and a semiconductor layer for forming a TFT are formed in a predetermined pattern.
[0103]
Thereafter, a second conductive film is formed on the entire surface. Note that a reflective conductive film is used as the second conductive film. Although it is desirable to apply Al, Ag, or the like as such a conductive film, a layer of Ti, Ta, or the like may be formed as a barrier metal layer for the lower layer because of poor heat resistance.
[0104]
Next, after forming a resist pattern using a third photomask, etching is performed to form a pixel electrode 604 made of the second conductive film. Thus, the surface of the insulating film formed on the convex portion 601 has unevenness, and the pixel electrode 604 is formed on the insulating film 602 having the unevenness on the surface. Therefore, the surface of the pixel electrode 604 is made uneven. Light scattering properties.
[0105]
Further, with the configuration of this embodiment, the number of photomasks used in the photolithography technique can be three when the pixel TFT portion is manufactured. Conventionally, it has been necessary to increase the number of steps for forming the convex and concave portions. However, in this embodiment, since the convex portions are formed simultaneously with the gate wiring, the convex and concave portions can be formed in the pixel electrode without increasing the number of steps.
[0106]
[Example 8]
In this embodiment, a method for manufacturing a TFT suitable for a stick driver on the scanning line side will be mainly described. A shift register circuit, a buffer circuit, and the like are formed in the stick driver on the scanning line side. Here, it is assumed that the shift register circuit is driven at 3 to 5V and the buffer circuit is driven at 33V. Since the TFTs constituting the buffer circuit are required to have a high breakdown voltage, it is necessary to make the gate insulating film thicker than the TFTs of other circuits. The manufacturing method will be described with reference to FIGS.
[0107]
In FIG. 17A, a glass substrate such as barium borosilicate glass or alumino borosilicate glass typified by Corning # 7059 glass or # 1737 glass or the like is used for the substrate 301. Since such a glass substrate shrinks slightly depending on the heating temperature, the shrinkage rate of the substrate can be reduced by using a substrate that has been heat-treated at a temperature 500 to 650 ° C. above the glass strain point.
[0108]
The blocking layer 302 is provided to prevent a slight amount of alkali metal contained in the substrate 301 from diffusing into the semiconductor layer, and is formed using an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film. In order to stabilize the threshold voltage (Vth) of the TFT, it is desirable that the stress of the blocking layer is a tensile stress. The stress is controlled according to the manufacturing conditions of the insulating film. For that purpose, the blocking layer is not limited to a single layer, and may be formed by laminating a plurality of insulating films having different compositions. For example, SiH by plasma CVD method Four , NH Three , N 2 A silicon oxynitride film made of O is formed to 10 to 200 nm (preferably 50 to 100 nm) and similarly SiH Four , N 2 A silicon oxynitride film formed from O can be stacked to a thickness of 50 to 200 nm (preferably 100 to 150 nm) to form a blocking layer.
[0109]
The semiconductor film 303 having an amorphous structure is formed with a thickness of 25 to 100 nm. As a typical example of a semiconductor film having an amorphous structure, an amorphous silicon (a-Si) film, an amorphous silicon-germanium (a-SiGe) film, an amorphous silicon carbide (a-SiC) film, There are crystalline silicon tin (a-SiSn) films, and any of them can be applied. These semiconductor films having an amorphous structure are formed by a plasma CVD method, a sputtering method, a low pressure CVD method, or the like, and are formed so as to contain about 0.1 to 40 atomic% of hydrogen in the film. A suitable example is SiH by plasma CVD. Four Or SiH Four And H 2 The film thickness is 55 nm. SiH Four Instead of Si 2 H 6 May be used.
[0110]
Then, a catalytic element that can lower the crystallization temperature of the amorphous semiconductor film is added. The catalyst element can be directly injected into the amorphous semiconductor film. However, the layer 304 containing the catalyst element is formed by spin coating, printing, spraying, bar coater, sputtering, or vacuum deposition. It may be formed to a thickness of ˜5 nm. Examples of such catalytic elements are nickel (Ni), germanium (Ge), iron (Fe), palladium (Pd), tin (Sn), lead (Pb), cobalt (Co) with respect to amorphous silicon. Platinum (Pt), copper (Cu), and gold (Au) are known to be effective. In order to form the layer 304 containing the catalytic element by spin coating, an aqueous solution containing 1 to 100 ppm (preferably 10 ppm) of the catalytic element in terms of weight is applied by rotating the substrate with a spinner.
[0111]
In the crystallization step shown in FIG. 17B, first, heat treatment is performed at 400 to 500 ° C. for about 1 hour, so that the amount of hydrogen contained in the amorphous silicon film is 5 atom% or less. Then, using a furnace annealing furnace, heat treatment is performed at 550 to 600 ° C. for 1 to 8 hours in a nitrogen atmosphere. Preferably, heat treatment is performed at 550 ° C. for 4 hours. Thus, the crystalline semiconductor film 305 can be obtained. By such a thermal crystallization method, a crystalline silicon film having a crystal structure is formed from the amorphous silicon film.
[0112]
However, an amorphous region may remain locally in the crystalline semiconductor film 305 manufactured by this thermal crystallization method. In such a case, the Raman spectroscopy is 480 cm. -1 The presence of an amorphous component having a broad peak can be confirmed. The laser crystallization method is suitable for the purpose of crystallizing the remaining amorphous region.
[0113]
Laser light sources used in the laser crystallization method include excimer laser, YAG laser, YVO Four Laser, YAlO Three A laser, a YLF laser, or the like can be used. An excimer laser can radiate light having a wavelength of 400 nm or less with high output, and thus can be suitably used for crystallization of a semiconductor film. On the other hand, YAG laser, YVO Four Laser, YAlO Three A solid laser such as a laser or a YLF laser uses the second harmonic (532 nm), the third harmonic (355 nm), and the fourth harmonic (266 nm). Due to the penetration depth of light, the second harmonic (532 nm) is used from the surface and inside of the semiconductor film, and the third harmonic (355 nm) and the fourth harmonic (266 nm) are used in the same manner as the excimer laser. Crystallization can be performed by heating from the surface of the semiconductor film.
[0114]
FIG. 17C shows such a state. For example, an Nd: YAG laser is used, its pulse oscillation frequency is 1 to 10 kHz, and the laser energy density is 100 to 500 mJ / cm. 2 (Typically 100-400mJ / cm 2 ) And scanning the linear laser beam 306 formed by an optical system including a cylindrical lens in a direction perpendicular to the longitudinal direction (or relatively moving the substrate). The line width of the linear laser beam 306 is 100 to 1000 μm, for example, 400 μm. In this way, by using the thermal crystallization method and the laser crystallization method in combination, the crystalline semiconductor film 307 with high crystallinity can be formed.
[0115]
The crystalline semiconductor film 307 formed as described above is suitable for forming a channel formation region, a source region, a drain region, an LDD region, and the like as an active layer of a TFT. Microscopically, a crystalline silicon film manufactured by a thermal crystallization method using a catalytic element such as nickel has a structure in which a plurality of needle-like or rod-like crystals are aggregated. However, it is expected that the continuity of adjacent crystal grains is high and almost no dangling bonds are formed. Most of the crystal grains are oriented to <110>. One reason is that the crystal growth process using a catalyst element such as nickel is considered to involve the silicide of the catalyst element, and the thickness of the semiconductor film is as thin as 25 to 100 nm. Among the initial nuclei, those whose (111) plane is substantially perpendicular to the substrate surface preferentially grow, so it is considered that the <110> orientation is substantially increased.
[0116]
After that, the crystalline semiconductor film 307 forms island-shaped semiconductor layers 308 to 311 by etching treatment. In FIG. 17D, four semiconductor layers are shown for convenience. In the following description, TFTs for circuits driven at a low voltage such as a shift register circuit are formed for the semiconductor layers 308 and 309, and TFTs for circuits driven at a high voltage such as a buffer circuit are formed for the semiconductor layers 310 and 311, respectively. This will be explained as a premise.
[0117]
The gate insulating film formed over the semiconductor layer is formed with a different thickness even if the TFT is formed over the same substrate in consideration of circuit drive voltage. Therefore, a two-stage film formation process is required. First, the gate insulating film first layer 312 is formed to a thickness of 40 to 200 nm (preferably 70 to 90 nm). Then, the first layer of the gate insulating film over the semiconductor layers 308 and 309 is selectively etched and removed to form a state as shown in FIG.
[0118]
Subsequently, as shown in FIG. 17F, a gate insulating film second layer 313 is formed in the same manner. As a result, when the gate insulating film first layer 312 and the gate insulating film second layer 313 are formed to a thickness of 80 nm, the thickness of the gate insulating film on the semiconductor layers 308 and 309 is 80 nm. Thus, the thickness of the gate insulating film of the semiconductor layers 310 and 311 can be 160 nm.
[0119]
The gate insulating film is formed of an insulating film containing silicon using a plasma CVD method or a sputtering method. SiH by plasma CVD Four And N 2 A silicon oxynitride film formed from a mixed gas of O is a material suitable for a gate insulating film. Needless to say, the gate insulating film is not limited to such a silicon oxynitride film, and an insulating film containing other silicon may be used. When a silicon oxide film is applied, TEOS (Tetraethyl Orthosilicate) and O 2 The reaction pressure is 40 Pa, the substrate temperature is 300 to 400 ° C., and the high frequency (13.56 MHz) power density is 0.5 to 0.8 W / cm. 2 And can be formed by discharging. The silicon oxide film thus manufactured can obtain good characteristics as a gate insulating film by subsequent thermal annealing at 400 to 500 ° C.
[0120]
A conductive film for forming a gate electrode is formed on the gate insulating film thus manufactured. The gate electrode of the TFT shown in this embodiment is formed by laminating two kinds of conductive materials having a selection ratio of 5 to 20 (preferably 10 to 13) or more by a dry etching method. For example, a first conductive film made of a nitride conductive material and a second conductive film made of a heat-resistant conductive material that can withstand heat treatment at 400 to 650 ° C. are used. As a specific example thereof, the first conductive film is formed using a material selected from tantalum nitride (TaN), titanium nitride (TiN), and tungsten nitride (WN), and the second conductive film is formed using tantalum (Ta), It is formed of one or more alloy materials selected from titanium (Ti), tungsten (W), and molybdenum (Mo). Of course, applicable gate electrode materials are not limited to the materials described here, and other conductive materials can be selected as long as they are combinations of conductive materials satisfying the above specifications. Note that the selectivity here refers to the ratio of the etching rate of the second conductive film to the first conductive film.
[0121]
In the present embodiment, although not shown, the first conductive film is formed with a TaN film to a thickness of 50 to 100 nm, and the second conductive film is formed with a W film to a thickness of 100 to 400 nm. The TaN film is formed by sputtering using a Ta target and sputtering with a mixed gas of Ar and nitrogen. The W film is formed by sputtering using W as a target. In addition, tungsten hexafluoride (WF 6 It can also be formed by a thermal CVD method using In any case, in order to use it as a gate electrode, it is necessary to reduce the resistance. The resistivity of the W film can be reduced by increasing the crystal grains. However, when there are many impurity elements such as oxygen in W, crystallization is hindered and the resistance is increased. Using a W target with a purity of 99.9999%, and forming a W film with sufficient consideration to prevent impurities from entering the gas phase during film formation, a resistivity of 9 to 20 μΩcm is achieved. can do.
[0122]
The gate electrode is formed by a two-stage etching process. As shown in FIG. 18A, a resist mask 314 is formed, and a first etching process is performed. The etching method is not limited, but preferably an ICP (Inductively Coupled Plasma) etching apparatus is used, and CF is used as an etching gas. Four And Cl 2 The plasma is generated by applying 500 W of RF (13.56 MHz) power to the coil-type electrode at a pressure of 0.5 to 2 Pa, preferably 1 Pa. 100 W RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. CF Four And Cl 2 When W is mixed, the W film and the Ta film can be etched at the same rate.
[0123]
In the first etching treatment, the end portions of the first conductive film and the second conductive film are processed so as to have a tapered shape. The angle of the tapered portion is 15 to 45 °. However, in order to perform etching without leaving a residue on the gate insulating film, it is preferable to perform an overetching process that increases the etching time at a rate of about 10 to 20%. Since the selection ratio of the silicon oxynitride film to the W film is 2 to 4 (typically 3), the surface where the silicon oxynitride film is exposed is etched by about 20 to 50 nm by the over-etching process. Thus, the first shape conductive layers 315 to 318 (the first conductive layers 315a to 318a and the second conductive layers 315b to 318b) formed of the first conductive film and the second conductive film by the first etching treatment. Form.
[0124]
Next, a second etching process is performed as shown in FIG. Using ICP etching equipment, CF as etching gas Four And Cl 2 And O 2 And 500 W of RF power (13.56 MHz) is supplied to the coil-type electrode at a pressure of 1 Pa to generate plasma. 50 W RF (13.56 MHz) power is applied to the substrate side (sample stage) so that the self-bias voltage is lower than that in the first etching process. Under such conditions, the W film is anisotropically etched, and the Ta film is anisotropically etched at a slower etching rate to form second-shaped conductive films 319 to 322 (first conductive layers 319a to 322a). And second conductive layers 319b to 322b) are formed. Although the gate insulating film is not shown in detail in the drawing, a region not covered with the second shape conductive layers 315 to 318 is etched and thinned by about 20 to 50 nm.
[0125]
Then, as shown in FIG. 18C, two types of impurity regions having different concentrations are formed. All of the impurity regions are n-type, and an impurity element imparting n-type such as phosphorus (P) or arsenic (As) is added by an ion doping method or an ion implantation method. In the first doping treatment, first impurity regions 323 to 326 are formed in a self-aligning manner using the second conductive layers 319b to 322b as masks. Conceptually, a condition of high acceleration voltage and low dose is selected, and the concentration of the impurity element imparting n-type added to the first impurity regions 323 to 326 is 1 × 10 5. 16 ~ 1x10 19 atoms / cm Three So that the concentration becomes. For example, phosphine (PH Three ), The acceleration voltage is set to 70 to 120 keV, and 1 × 10 13 /cm 2 Dosage amount of
[0126]
Next, in the second doping process to be performed, the condition of low acceleration and high dose is selected, and the impurity regions 327 to 330 are formed. The impurity concentration of the second impurity regions 327 to 330 is 1 × 10 20 ~ 1x10 twenty one atoms / cm Three To be in the range. Therefore, an example of the conditions in the ion doping method is that the dose amount is 1 × 10 13 ~ 5x10 14 atoms / cm 2 And an acceleration voltage of 30 to 70 keV. Thus, the first impurity regions 323 to 326 formed in the semiconductor layer are formed so as to overlap with the first conductive layers 319 a to 322 a, and the second impurity regions 327 to 330 are formed of the second shape conductive layers 315 to 315. 318 is formed outside.
[0127]
Then, as shown in FIG. 18D, third impurity regions 332 to 335 to which an impurity element imparting p-type conductivity is added are formed in the semiconductor layers 308 and 310 forming the p-channel TFT. At this time, the entire surface of the island-like semiconductor layers 309 and 311 forming the n-channel TFT is covered with a resist mask 331. Phosphorus (P) is added to the impurity regions 332 to 335 at different concentrations, but diborane (B 2 H 6 An impurity element imparting p-type is added by an ion doping method using), and the impurity concentration imparting p-type is 2 × 10 even in the shifted region. 20 ~ 2x10 twenty one atoms / cm Three It forms so that it becomes.
[0128]
Through the above steps, impurity regions are formed in the respective semiconductor layers. The second conductive layers 319 to 322 function as gate electrodes. Then, a first interlayer insulating film 336 shown in FIG. 18E is formed. The first interlayer insulating film 336 is a silicon oxynitride film and has a thickness of 100 to 200 nm. Thereafter, a treatment for activating the impurity element added to each semiconductor layer is performed for the purpose of controlling the conductivity type. In this step, a thermal annealing method using a furnace annealing furnace, a laser annealing method, or a rapid thermal annealing method (RTA method) can be applied. The thermal annealing method is performed at 400 to 700 ° C., typically 500 to 600 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less.
[0129]
In laser annealing, excimer laser light with a wavelength of 400 nm or less, YAG laser, YVO Four The second harmonic of the laser (532 nm) is used. The activation conditions are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 30 Hz and the laser energy density is 100 to 300 mJ / cm. 2 And When a YAG laser is used, the second harmonic is used and the pulse oscillation frequency is 1 to 10 kHz, and the laser energy density is 200 to 400 mJ / cm. 2 And good. Then, laser light condensed linearly with a width of 100 to 1000 μm, for example, 400 μm, is irradiated over the entire surface of the substrate, and the superposition ratio (overlap ratio) of the linear laser light at this time is 80 to 98%.
[0130]
Further, a heat treatment is performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen to perform a step of hydrogenating the semiconductor layer. This step is a step of terminating dangling bonds in the semiconductor layer with thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
[0131]
The second interlayer insulating film 337 is formed with an average film thickness of 1.0 to 2.0 μm using an inorganic insulating material such as silicon oxide or silicon oxynitride or an organic insulating material. As the organic insulating material, polyimide, acrylic, polyamide, polyimide amide, BCB (benzocyclobutene), or the like can be used. For example, when using a type of polyimide that is thermally polymerized after being applied to the substrate, it is formed by baking at 300 ° C. in a clean oven. When acrylic is used, a two-component type is used, and after mixing the main material and the curing agent, applying the entire surface of the substrate using a spinner, preheating at 80 ° C. for 60 seconds with a hot plate. Further, it is formed by baking at 250 ° C. for 60 minutes using a clean oven.
[0132]
Then, wirings 338 to 345 which are in contact with the second impurity region or the third impurity region formed in the semiconductor layer are formed. This wiring is formed of a 50 to 200 nm Ti film 768a, a 100 to 300 nm Al film 768b, a 50 to 200 nm tin (Sn) film, or a Ti film. In the wirings 338 to 345 formed with such a structure, the Ti film formed first is in contact with the semiconductor layer, and the heat resistance of the contact portion is improved.
[0133]
As described above, a driver circuit having p-channel TFTs 346 and 348 and n-channel TFTs 347 and 349 can be formed. The gate insulating films of the p-channel TFT 348 and the n-channel TFT 349 are formed thicker than the gate insulating films of the p-channel TFT 346 and the n-channel TFT 347, and have a structure that increases the withstand voltage.
[0134]
The p-channel TFT 346 includes a channel formation region 350, a third impurity region 351 that overlaps with the second conductive layer 319 that is a gate electrode, and a third impurity region 352 that is formed outside the gate electrode. The p-channel TFT 348 includes a channel formation region 356, a third impurity region 357 that overlaps with the second conductive layer 321 that is a gate electrode, and a third impurity region 358 that is formed outside the gate electrode. Yes. The p-channel TFT has a single drain structure, and the third impurity region functions as a source or a drain.
[0135]
In the n-channel TFT 347, a channel formation region 353, a first impurity region 354 overlapping with the second conductive layer 320 which is a gate electrode, and a second impurity region 355 formed outside the gate electrode are formed. The n-channel TFT 349 includes a channel formation region 359, a first impurity region 360 that overlaps with the second conductive layer 322 that is a gate electrode, and a second impurity region 361 that is formed outside the gate electrode. . The first impurity regions 354 and 360 are LDD (Lightly Doped Drain) regions, and the second impurity regions 355 and 361 are regions functioning as a source region or a drain region. In particular, since the first impurity region has a GOLD (Gate Overlapped Drain) structure formed so as to overlap with the gate electrode, TFT deterioration due to the hot carrier effect can be prevented, and a high voltage of 10 V or more is applied. Even so, a very stable operation can be obtained.
[0136]
In any case, these TFTs may be formed with a channel length of 1 to 5 μm, preferably 1.5 to 2.5 μm. Therefore, the design rule to be applied may be 1 to 1.5 μm for the line and space (interval between the line width and the adjacent line) and about 2 μm for the contact hole.
[0137]
The TFT manufactured in this embodiment is suitable for forming a scanning line side stick driver. In particular, a p-channel TFT 348 and an n-channel TFT 349 shown in FIG. 18E are applied to a buffer circuit to which a high voltage of 30 V is applied. In addition, a p-channel TFT 346 and an n-channel TFT 347 may be applied to a shift register circuit or the like. Here, a process of forming an n-channel TFT and a p-channel TFT is shown, but it is easy to assume that a capacitor element and a resistor element are formed by this process, and are omitted. Further, the size of the TFT (channel length / channel width) necessary for circuit formation and the layout thereof should be considered by the practitioner.
[0138]
[Example 9]
The breakdown voltage required for the TFT of the stick driver provided on the source line side is about 12V, but the operating frequency is required to be 50 MHz or more (for example, 65 MHz) at 3V. In this embodiment, a method for manufacturing a TFT suitable for this purpose will be described.
[0139]
A crystalline semiconductor film that forms a channel formation region of a TFT is required to have high field effect mobility and low subthreshold coefficient (S value) realizable quality. That is, there is a demand for a crystalline semiconductor film having properties such as a defect level serving as a trap center or a recombination center and a low grain boundary potential. FIG. 19 shows an example of a method for manufacturing such a crystalline semiconductor film.
[0140]
In FIG. 19A, any substrate that can withstand heat treatment at 600 ° C. (preferably 950 ° C.) and has an insulating surface may be used as the substrate 401. Quartz substrates are suitable for quality and surface finish accuracy. The semiconductor film 402 having an amorphous structure formed in close contact with the substrate 401 is formed with a thickness of 25 to 100 nm by a plasma CVD method or a low pressure CVD method. As a typical example of a semiconductor film having an amorphous structure, an amorphous silicon (a-Si) film, an amorphous silicon-germanium (a-SiGe) film, an amorphous silicon carbide (a-SiC) film, There are crystalline silicon tin (a-SiSn) films, and any of them can be applied. Then, a layer containing a catalytic element that can lower the crystallization temperature of the amorphous semiconductor film is formed. In FIG. 19A, although formed over the semiconductor film 402 having an amorphous structure, it may be formed on the substrate side. The applicable catalytic element here is the same as in Embodiment 2, and is formed by the same method.
[0141]
Then, heat treatment is performed at 500 to 600 ° C. for 1 to 12 hours in an atmosphere such as nitrogen or argon to crystallize the semiconductor film having an amorphous structure. Prior to crystallization at this temperature, it is also necessary to release the hydrogen contained in the film by performing a heat treatment at 400 to 500 ° C. for about 1 hour. As a typical condition, a dehydrogenation treatment is performed at 450 ° C. for 1 hour, followed by a heat treatment at 570 ° C. for 8 hours. By such a thermal crystallization method, a crystalline semiconductor film 404 having a crystal structure is formed from the amorphous silicon film (FIG. 19B).
[0142]
However, the concentration of the catalytic element remaining in the crystalline semiconductor film 404 is approximately 5 × 10 16 ~ 2x10 18 atoms / cm 2 It is. The catalytic element is effective for crystallization of the semiconductor film, but becomes unnecessary for the purpose of using it as a functional material for forming a TFT thereafter. The catalytic element remaining in the crystalline semiconductor film forms a defect level as an impurity, forms a trap center or a recombination center, or causes a semiconductor junction failure. FIG. 19B illustrates a gettering process for removing the catalyst element. The concentration of the catalyst element in the crystalline semiconductor film is set to 1 × 10. 17 atms / cm Three Or less, preferably 1 × 10 16 atms / cm Three The purpose is to reduce it to a minimum.
[0143]
First, a mask insulating film 405 is formed with a thickness of 150 nm using a silicon oxide film or the like on the surface of the crystalline semiconductor film 404. Then, an opening 406 is provided outside the region where the active layer is formed to form a region where the surface of the crystalline semiconductor film is exposed. Then, phosphorus (P) is added by ion doping or ion implantation to selectively form a phosphorus (P) added region 407 in the crystalline semiconductor film. In this state, when heat treatment is performed in a nitrogen atmosphere at 550 to 800 ° C. for 5 to 24 hours, for example, 600 ° C. for 12 hours, the phosphorus (P) added region 407 functions as a gettering site, and the crystalline semiconductor film 404 is formed. The remaining catalyst element can be segregated in the phosphorus (P) addition region 407.
[0144]
Thereafter, the mask insulating film 405 and the phosphorus (P) -added region 407 are removed by etching, so that the concentration of the catalytic element is 1 × 10 6. 17 atms / cm Three A crystalline semiconductor film 408 reduced to the following can be obtained (FIG. 19C).
[0145]
FIG. 20 shows another example of a method for forming a crystalline semiconductor film. In FIG. 20A, a substrate 410 and a semiconductor film 411 having an amorphous structure are similar to those described in FIG. A mask insulating film 412 is formed over the semiconductor film 411 having an amorphous structure, and an opening 414 is selectively formed. Thereafter, a solution containing 1 to 100 ppm of the catalyst element in terms of weight is applied to form the catalyst element-containing layer 413. The catalyst element-containing layer 413 has a structure in contact with the semiconductor film 411 having an amorphous structure only through the opening 414.
[0146]
Next, heat treatment is performed at 500 to 650 ° C. for 1 to 24 hours, for example, 600 ° C. for 12 hours to form a crystalline semiconductor film. In this crystallization process, crystallization proceeds from the semiconductor film 415 in contact with the catalytic element, and crystallization proceeds in a direction parallel to the surface of the substrate 410 (lateral direction). The crystalline semiconductor film formed in this way is made up of a collection of rod-like or needle-like crystals, and each crystal grows with a specific direction when viewed macroscopically, so that the crystallinity is uniform. There are advantages.
[0147]
After the crystalline semiconductor film is formed, a gettering process for removing the catalytic element from the crystalline semiconductor film is performed as in FIG. Phosphorus (P) is added from the previously formed opening 414 to form a phosphorus (P) added region 416 in the crystalline semiconductor film. In this state, heat treatment is performed in a nitrogen atmosphere at 550 to 800 ° C. for 5 to 24 hours, for example, 600 ° C. for 12 hours to segregate the catalyst element remaining in the crystalline semiconductor film in the phosphorus (P) addition region 416 ( FIG. 20 (C)).
[0148]
Thereafter, the mask insulating film 412 and the phosphorus (P) -added region 416 are removed by etching, so that the concentration of the catalytic element is 1 × 10 6. 17 atms / cm Three A crystalline semiconductor film 417 reduced to the following can be obtained (FIG. 20D).
[0149]
Both the crystalline semiconductor film 408 shown in FIG. 19C and the crystalline semiconductor film 417 shown in FIG. 20D are suitable for use in forming an active layer of a TFT. In FIG. 21A, semiconductor films 420 to 423 which are separated from such a crystalline semiconductor film in an island shape are formed. FIG. 21A shows four semiconductor layers for convenience. In the following description, it is assumed that TFTs of a circuit driven at a low voltage such as a shift register circuit are formed in the semiconductor layers 420 and 421, and TFTs driven at a high frequency such as a latch circuit are formed in the semiconductor layers 422 and 423, respectively. explain. In the latter case, the gate insulating film is formed thin in order to enable high-speed driving. For this purpose, a two-stage film formation process is performed.
[0150]
The gate insulating film formed over the semiconductor layer is formed with a different thickness even if the TFT is formed over the same substrate in consideration of circuit drive voltage. Therefore, a two-stage film formation process is required. First, an insulating film such as a silicon oxide film or a silicon oxynitride film is formed with a thickness of 20 to 50 nm, for example, 40 nm. Such an insulating film is formed by a plasma CVD method or a thermal CVD method. An example of manufacturing conditions in the thermal CVD method is SiH Four And N 2 A dense film can be formed by using O, at 800 ° C. and 40 Pa, and with an appropriate gas mixing ratio. After that, the insulating film formed over the semiconductor layers 422 and 423 is removed by etching with hydrofluoric acid or the like, so that the first insulating film 424 is formed. Further, the surface is washed cleanly, and an oxide film is formed in an atmosphere containing halogen (typically chlorine) at 800 to 1000 ° C. (preferably 950 ° C.).
The oxide film is formed to have a thickness of 30 to 50 nm (for example, 40 nm) in the semiconductor layers 422 and 423. As a result, an insulating film having a thickness of 80 nm is formed in the semiconductor layers 420 and 421. By forming an oxide film in a halogen atmosphere, a small amount of metal impurities and the like are removed, and a favorable insulating film in which the interface state density with the semiconductor film is reduced can be formed. Thus, the second insulating film 425 having different thicknesses is formed between the semiconductor layers 420 and 421 and the semiconductor layers 422 and 423, and this insulating film is used as a gate insulating film (FIG. 21B).
[0151]
Further, in FIG. 21B, a first conductive film 426 and a second conductive film 427 for forming a gate electrode are formed over the second insulating film 425. These conductive films are manufactured in the same manner as in the first embodiment. The first conductive film 426 is formed of a TaN film with a thickness of 50 to 100 nm, and the second conductive film 427 is formed of a W film with a thickness of 100 to 100 nm. It is formed to a thickness of 300 nm.
[0152]
Subsequent steps are performed in the same manner as in the second embodiment, and an n-channel TFT and a p-channel TFT are formed. The gate electrode is formed by a two-stage etching process. FIG. 21C illustrates a first shape conductive layers 429 to 432 (first conductive layers 429a to 432a and second conductive layer 429b) formed by a first etching process in which a resist mask 428 is formed and a taper etching process is performed. To 432b) are shown. In FIG. 21D, second shape conductive layers 433 to 436 (first conductive layers 433a to 436a and second conductive layers 433b to 436b) are formed by the second etching process by anisotropic etching. It shows the state that was done.
[0153]
The impurity regions of the n-channel TFT and the p-channel TFT are formed in a self-aligned manner using the second shape conductive layer. Two types of impurity regions having different concentrations are formed in the n-channel TFT. FIG. 21E shows the first impurity regions 437 to 440 formed by the first doping process (conditions for high acceleration voltage and low dose), and the conditions for the second doping process (low acceleration voltage and high dose). The second impurity regions 441 to 44 formed by As shown in FIG. 21F, the impurity region of the p-channel TFT is formed by forming a resist mask 445 so as to protect the region where the n-channel TFT is formed, and the p-type TFT by the third doping process. Regions 446 to 449 to which the impurity element to be added is added are formed.
[0154]
After these impurity regions are formed, a first interlayer insulating film 450 is formed, and a heat treatment at 400 to 700 ° C. is performed to activate the impurity elements. Further, heat treatment is performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen to hydrogenate the semiconductor layer and reduce the density of defect states. The second interlayer insulating film 451 is formed with an average film thickness of 1.0 to 2.0 μm using an inorganic insulating material such as silicon oxide or silicon oxynitride or an organic insulating material. The wirings 452 to 459 are formed of Al, Ti, or the like.
[0155]
As described above, a driver circuit having p-channel TFTs 460 and 462 and n-channel TFTs 461 and 463 can be formed. The gate insulating films of the p-channel TFT 462 and the n-channel TFT 463 are formed thinner than the gate insulating films of the p-channel TFT 460 and the n-channel TFT 461, and are driven at a high speed with a low voltage. The former TFT is suitable for forming a latch circuit that is driven at a low voltage of 3 to 5V, and the latter TFT is suitable for forming a shift register circuit that is driven at 5 to 12V.
[0156]
The channel length of these TFTs is 0.3 to 1 μm (preferably 0.6 μm) at the low voltage portion and 0.6 to 1.5 μm (preferably 0.9 μm) at the medium voltage portion. Accordingly, the design rules to be applied are required to have an accuracy of about 0.3 to 1.5 μm for line and space (interval between line width and adjacent line) and about 0.9 μm for contact holes.
[0157]
The TFT manufactured in this embodiment is suitable for forming a stick driver on the source line side. In particular, a latch circuit or the like that is driven at a frequency of several tens of MHz at 3 V is formed using a p-channel TFT 462 and an n-channel TFT 463 shown in FIG. Further, a p-channel TFT 460 and an n-channel TFT 461 are preferably used for a shift register circuit or the like. Here, a process of forming an n-channel TFT and a p-channel TFT is shown, but it is easy to assume that a capacitor element and a resistor element are formed by this process, and are omitted. Further, the size of the TFT (channel length / channel width) necessary for circuit formation and the layout thereof should be considered by the practitioner.
[0158]
[Example 10]
Another example of a method for manufacturing a TFT suitable for a stick driver provided on the source line side will be described. The step of forming the crystalline semiconductor film for forming the active layer of the TFT is the same as that of the third embodiment. In FIG. 22A, a quartz substrate that can withstand heat treatment at 600 ° C. (preferably 950 ° C.) and has an insulating surface is preferable as the substrate 901. The semiconductor film 902 having an amorphous structure formed in close contact with the substrate 401 is formed with a thickness of 40 to 100 nm, for example, 70 nm by a plasma CVD method or a low pressure CVD method. In order to form a high-quality crystalline semiconductor film on a quartz substrate, it is necessary to increase the thickness of the amorphous semiconductor film formed as the start film to some extent. If the film thickness is 30 nm or less, there is a concern that crystallization cannot be sufficiently achieved with the underlying substrate due to lattice mismatch or the like. The semiconductor film having an amorphous structure is the same as the material shown in Embodiment Mode 2 or 3, and typically amorphous silicon is used. Then, a layer 903 containing a catalytic element that can lower the crystallization temperature of the amorphous semiconductor film is formed.
[0159]
For crystallization, dehydrogenation is performed by heat treatment at 450 ° C. for 1 hour, followed by heat treatment at 600 ° C. for 12 hours. As shown in FIG. 22B, a mask insulating film 905 is formed over the crystalline semiconductor film 904 thus obtained, and phosphorus (P) is added from the opening 906 to obtain a phosphorus (P) added region. 907 is formed. The gettering treatment for removing the catalyst element is performed by performing heat treatment in a nitrogen atmosphere at 550 to 800 ° C. for 5 to 24 hours, for example, 600 ° C. for 12 hours, and removing the catalyst element remaining in the crystalline semiconductor film 904. The phosphorus (P) addition region 907 is segregated. Thereafter, the mask insulating film 905 and the phosphorus (P) -added region 907 are removed by etching, so that the concentration of the catalytic element is 1 × 10 6. 17 atms / cm Three A crystalline semiconductor film 908 reduced to the following is obtained. Since the amorphous semiconductor film is densified by crystallization, its volume shrinks by about 1 to 10%, and the film thickness slightly decreases.
[0160]
FIG. 22C shows a step of oxidizing the crystalline semiconductor film thus formed by heat treatment. In thermal oxidation, an oxide film is formed in an atmosphere containing halogen (typically chlorine) at 800 to 1000 ° C. (preferably 950 ° C.). By this treatment, the crystalline semiconductor film 908 is thinned by the formation of the oxide film 909 and is reduced from the initial thickness. For example, by forming an oxide film to a thickness of 60 nm, the semiconductor film can be reduced by approximately 30 nm, and a 40 nm crystalline semiconductor film can be left (FIG. 22C).
[0161]
The crystalline semiconductor film 908 thus formed is subjected to an etching process, and then semiconductor films 911 to 914 formed in an island shape are formed. The gate insulating film formed over the semiconductor film is formed with a different thickness even if the TFT is formed over the same substrate in consideration of the driving voltage of the circuit. 22D and 22E show the process. First, an insulating film such as a silicon oxide film or a silicon oxynitride film is formed with a thickness of 20 to 50 nm, for example, 40 nm. These insulating films are formed by a plasma CVD method or a thermal CVD method. An example of manufacturing conditions in the thermal CVD method is SiH Four And N 2 A dense film can be formed by using O, at 800 ° C. and 40 Pa, and with an appropriate gas mixing ratio. After that, the insulating film formed over the semiconductor layers 913 and 914 is removed by etching with hydrofluoric acid or the like to form the first insulating film 915. Further, the surface is washed cleanly, and an oxide film is formed in an atmosphere containing halogen (typically chlorine) at 800 to 1000 ° C. (preferably 950 ° C.). The oxide film is formed to have a thickness of 30 to 50 nm (for example, 40 nm) in the semiconductor layers 913 and 914. On the other hand, in the semiconductor layers 911 and 912, an insulating film having a thickness of 80 nm is formed. By forming an oxide film in a halogen atmosphere, a small amount of metal impurities and the like are removed, and a favorable insulating film in which the interface state density with the semiconductor film is reduced can be formed. Thus, a second insulating film 916 having a different thickness is formed between the semiconductor layers 911 and 912 and the semiconductor layers 913 and 914, and this insulating film is used as a gate insulating film.
[0162]
Note that the gate electrode formed on the gate insulating film has a thin gate insulating film. Of course, it is also possible to use a metal conductive film material formed by sputtering or vapor deposition, but more preferably, the first layer in contact with the gate insulating film is a phosphorus (P) -doped multi-layer formed by low pressure CVD. A crystalline silicon film is desirable. The phosphorus (P) doped polycrystalline silicon film is made of SiH. Four And PH Three And He, H as dilution gas 2 And heated to 450 to 500 ° C. to form a thickness of 100 to 200 nm, preferably 150 nm. Further, a silicide metal or the like is formed on the upper layer in order to reduce the resistance value of the gate electrode. The applicable silicide metal such as tungsten silicide (WSix) or titanium silicide (Ti) is not limited, and is formed to a thickness of 100 to 200 nm, preferably 150 nm, by sputtering or the like.
[0163]
As shown in FIG. 22F, gate electrodes 917 to 920 (first conductive layers 917a to 920a and first conductive layers 917a to 920a) are formed from the state in which the first conductive layer and the second conductive layer are separately formed as described above. Second conductive layers 917b to 920b) are formed.
[0164]
Next, a first doping process for forming an LDD region of the n-channel TFT is performed. As a typical method of doping, phosphine (PH Three The first impurity regions 921 to 924 are formed in a self-aligning manner using the gate electrode as a mask. The phosphorus (P) concentration in this region is 2 × 10 16 ~ 5x10 19 atoms / cm Three (FIG. 23A).
[0165]
Further, a second doping process is performed to form second impurity regions 927 and 928 to which n-type impurities are added. This impurity region forms a source region and a drain region of the n-channel TFT, and a resist mask 926 is formed in order to form it in a region outside the gate electrode. Further, a resist mask 925 is formed so that phosphorus (P) is not added to the semiconductor layer for forming the p-channel TFT. Phosphorus (P) is used for the impurity element imparting n-type, and its concentration is 1 × 10. 20 ~ 1x10 twenty one atoms / cm Three The phosphine (PH Three ) Is performed by an ion doping method using (FIG. 23B).
[0166]
Then, as shown in FIG. 23C, third impurity regions 930 and 931 for forming a source region and a drain region are formed in a semiconductor layer for forming a p-channel TFT. Using the gate electrode 612 as a mask, diborane (B 2 H 6 And the third impurity region is formed in a self-aligning manner. At this time, the entire surface of the semiconductor layer for forming the n-channel TFT is covered with a resist mask 929. The boron (B) concentration in this region is 3 × 10 20 ~ 3x10 twenty one atoms / cm Three To be.
[0167]
After these impurity regions are formed, a first interlayer insulating film 932 made of a silicon nitride film, a silicon oxide film, a silicon oxynitride film, or the like is formed, and the temperature is 400 to 950 ° C., preferably 800 to 900 ° C. The impurity element is activated by performing a heat treatment for 5 minutes. By this heat treatment, the impurity element is diffused to the gate electrode side, so that overlap regions 533 to 536 are formed (FIG. 23D). The second interlayer insulating film 937 is formed using an inorganic insulating material such as silicon oxide or silicon oxynitride or an organic insulating material with an average film thickness of 1.0 to 2.0 μm. The wirings 938 to 945 are formed of Al, Ti, or the like. Further, heat treatment is performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen, and the semiconductor layer is hydrogenated to reduce the density of defect states (FIG. 23E). .
[0168]
As described above, a driver circuit including p-channel TFTs 946 and 948 and n-channel TFTs 947 and 949 can be formed. The gate insulating films of the p-channel TFT 948 and the n-channel TFT 949 are formed thinner than the gate insulating films of the p-channel TFT 946 and the n-channel TFT 947 and are driven at a high speed with a low voltage. The former TFT is suitable for forming a latch circuit that is driven at a low voltage of 3 to 5V, and the latter TFT is suitable for forming a shift register circuit that is driven at 5 to 12V.
[0169]
The p-channel TFTs 946 and 948 have a single drain structure in which channel formation regions 950 and 955 and source or drain regions 946 and 956 each including a third impurity region are formed. In the n-channel TFTs 947 and 949, channel formation regions 952 and 957, LDD regions 953 and 958 formed by the first impurity region, and source or drain regions 954 and 959 formed by the second impurity region are formed. ing. The LDD region formed in the n-channel TFT is formed with a length of 0.2 to 1 μm, and about 0.1 is diffused inside the gate electrode by activation heat treatment and overlaps with the gate electrode. It has become. With this structure, deterioration of characteristics due to the hot carrier effect is prevented, and high speed operation is possible with the parasitic capacitance being minimized.
[0170]
The channel length of these TFTs is 0.3 to 1 μm (preferably 0.6 μm) at the low voltage portion and 0.6 to 1.5 μm (preferably 0.9 μm) at the medium voltage portion. Accordingly, the design rules to be applied are required to have an accuracy of about 0.3 to 1.5 μm for line and space (interval between line width and adjacent line) and about 0.9 μm for contact holes.
[0171]
The TFT manufactured in this embodiment is suitable for forming a stick driver on the source line side. In particular, a latch circuit or the like that is driven at a frequency of several tens of MHz at 3 V is formed using a p-channel TFT 948 and an n-channel TFT 949 shown in FIG. Further, a p-channel TFT 946 and an n-channel TFT 947 are preferably formed for a shift register circuit or the like. Here, a process of forming an n-channel TFT and a p-channel TFT is shown, but it is easy to assume that a capacitor element and a resistor element are formed by this process, and are omitted. Further, the size of the TFT (channel length / channel width) necessary for circuit formation and the layout thereof should be considered by the practitioner.
[0172]
[Example 11]
A driving circuit for the stick driver on the scanning line side or the source line side can be formed by using the TFT manufactured by any one of the methods in Embodiments 8 to 10. Input / output terminals provided in such a stick driver are formed on the same layer as the source or drain wiring as shown in FIG. FIG. 24 shows a state where the input / output terminals 2400 and 2401 are formed at the end of the stick substrate. Since surface passivation is required for mounting on the first substrate on which the pixel region is formed by the face-down COG method, the surface is passivated by the insulating layer 2402. Such an input / output terminal portion can be applied to the stick substrate manufactured in the second to fourth embodiments.
[0173]
Further, in order to mount a stick driver by COG, it is necessary to form bumps on the input / output terminals. The bump may be formed by a known method, and an example thereof will be described with reference to FIG. In FIG. 25A, reference numeral 2403 denotes an input / output terminal formed on the same layer as the source or drain wiring, and a barrier metal layer 2405 in which Ti and Pd or Cr and Cu are stacked is formed thereon. The barrier metal layer is formed by sputtering or vapor deposition. Then, a resist mask 2406 for plating is formed.
[0174]
Then, as shown in FIG. 25B, a bump 2407 made of Au is formed to a thickness of 5 to 20 μm by electrolytic plating. Then, the resist mask 2406 that is no longer needed is removed, a resist is newly applied over the bumps, and a resist mask 2408 for etching the barrier metal layer 2405 is formed. Since the photolithography process for forming this resist mask is performed through bumps, high resolution cannot be obtained. The resist mask 2408 is formed so as to cover the bump and its periphery. By etching the barrier metal layer using this resist mask 2408, a barrier metal layer 2409 as shown in FIG. 25D is formed. Thereafter, heat treatment is performed at 200 to 300 ° C. in order to improve the adhesion between the bump and the barrier metal layer. In this manner, a stick driver that can be mounted on another substrate can be completed.
[0175]
[Example 12]
As described above, the stick driver can be used as a method for mounting a driving circuit of a liquid crystal display device. FIG. 26 shows a block diagram of such a display device. The pixel region 1601 has an active matrix structure in which a plurality of scanning lines and source lines are formed to intersect with each other and an inverted staggered TFT as shown in Embodiments 1 to 7 is provided. A scanning line stick driver 1602 and a source line stick driver 1603 are provided in the peripheral area. The clock signal and data signal 1607 and the image quality signal 1608 input from the outside are input to the control circuit 1605 for conversion to the input specifications of the stick driver, and are converted into respective timing specifications. A power source 1609 and a power source circuit 1606 including an operational amplifier are covered by an external circuit. When the control circuit 1605 and the power supply circuit 1606 are mounted by the TAB method, the display device can be downsized.
[0176]
Signals are output from the control circuit 1605 to the scanning line side and the source line side, respectively, but a signal dividing circuit 1604 is provided on the source line side, and an input digital signal is divided into m pieces and supplied. The division number m is a natural number of 2 or more. In this case, if the number of input digital signal lines 1610 is n, the number of modified digital signal lines 1620 is n × m. Although depending on the pixel density, at least a plurality of stick drivers on the source line side are provided, and the load of the stick driver is reduced by reducing the frequency of the input digital signal to 1 / m by the signal dividing circuit. The signal dividing circuit may be mounted with an IC chip formed with a semiconductor integrated circuit, or may be formed with a chip similar to a stick driver in which an integrated circuit is formed with TFTs as shown in the third or fourth embodiment. is there.
[0177]
[Example 13]
FIG. 27 shows an example of a signal dividing circuit. In this embodiment, for convenience, the number n of input digital signal lines is 1 and the number m of signal divisions is 4. The latch circuit front stages 1301 to 1304 and the latch rear stages 1305 to 1308 are respectively configured by two inverters 1372 and 1374 and four clocked inverters 1371, 1373, 1375, and 1376 as shown in FIG. The signal input unit 1381 corresponds to 1361, the signal output unit 1382 corresponds to 1362, and the clock signal input units 1383 and 1384 correspond to 1363 and 1364, respectively.
[0178]
Clock signals of the clock signal line 1322 and the inverted clock signal line 1323 are input to the counter circuit 1309, and an input from the reset signal 1326 is received and an output is sent to the corrected clock signal line 1324 and the inverted corrected clock signal line 1325. The input digital signal is input from 1321 and sequentially transferred from the latch circuit pre-stages 1301 to 1302 for each cycle of the clock signal. Then, when the corrected clock signal is inverted, the potential information of the input digital signal held in the previous stage of the latch circuit is moved to the subsequent stage of the latch circuit. For example, the potential information of the latch circuit front stage 1301 is transferred to the latch circuit rear stage 1305. By such an operation, a corrected digital signal is transmitted from each of the corrected digital signal lines 1331 to 1334 connected to the output units of the latch circuit subsequent stages 1305 to 1308. Here, since the division number m = 4, the frequency of the modified digital signal is ¼ of the frequency of the input digital signal. Of course, the number of divisions is not limited to four, and can be freely selected in the range of 2 to 32 (practically 4 to 16).
[0179]
[Example 14]
FIG. 28 shows an example of the circuit configuration of the stick driver provided on the source line side shown in FIG. As for the circuit configuration, a shift register circuit 1801, latch circuits 1804 and 1805, a level shifter circuit 1806, and a D / A conversion circuit 1807 are provided from the input side. When an input digital signal expresses information of one pixel with n bits and performs RGB display, if this input digital signal is divided into m, m × 3 × n latch circuits 1804 and 1805 are required, M × 3 level shifters 1806 and D / A conversion circuits 1807 are required.
[0180]
FIG. 21 shows a typical example of a latch circuit, FIG. 29A shows an example using a clocked inverter, FIG. 29B shows an SRAM type, and FIG. 29C shows a DRAM type. It is. These are representative examples, and other configurations are possible.
[0181]
The shift register circuit and the latch circuit have a driving voltage of 3 V, and are boosted to 10 V by the level shifter circuit and send a signal to the D / A conversion circuit. As the D / A conversion circuit, a resistance division type or a switched capacitor type can be adopted.
[0182]
The TFTs forming the shift register circuit and the latch circuit are the p-channel TFT 462 and the n-channel TFT 463 shown in FIG. 21G in Embodiment 3 or the p-channel TFT 548 shown in FIG. 23E in Embodiment 4. And an n-channel TFT 549 is preferably used.
[0183]
[Example 15]
FIG. 30 is a diagram schematically showing how the liquid crystal display device is assembled using the stick driver of the present invention. A pixel region 803, an external input / output terminal 804, and a connection wiring 805 are formed on the first substrate. The pixel region 803 is formed using the inverted staggered TFT described in Embodiment 1. A region surrounded by a dotted line is a stick driver bonding region 801 on the scanning line side and a stick driver bonding region 802 on the source line side. A counter electrode 809 is formed over the second substrate 808 and is bonded to the first substrate 800 with a sealant 810. Liquid crystal is sealed inside the sealant 810 to form a liquid crystal layer 811. The first substrate and the second substrate are bonded to each other with a predetermined interval. The nematic liquid crystal has a thickness of 3 to 8 μm, and the smectic liquid crystal has a thickness of 1 to 4 μm.
[0184]
As described in the second embodiment, the stick drivers 806 and 807 have different circuit configurations on the source line side and the scanning line side. The third substrate 814 is not particularly distinguished, but in any case, it is assumed that the third substrate 814 is a stick driver adapted to the driving circuit on the scanning line side or the source line side. The stick driver is mounted on the first substrate, and the method is described in Embodiment 1 with reference to FIGS. As the stick driver mounted on the scanning line side, the one shown in Embodiment 8 is suitable, and a drive circuit is formed on a glass substrate. The stick driver mounted on the data line side is required to have a TFT characteristic that can cope with a high signal frequency even if divided driving is assumed. Therefore, the stick driver formed on the quartz substrate shown in Example 9 or 10 is suitable. ing. An FPC (Flexible Printed Circuit) 812 for inputting power and control signals from the outside is attached to the external input / output terminal 804. In order to increase the adhesive strength of the FPC 812, a reinforcing plate 813 may be provided. Thus, a liquid crystal display device can be completed. If the stick driver is subjected to electrical inspection before being mounted on the first substrate, the yield in the final process of the liquid crystal display device can be improved and the reliability can be improved.
[0185]
[Example 16]
FIG. 31 shows an example of a method for mounting a display device mounted with a stick driver on an electro-optical device as shown in the fifteenth embodiment. In the display device, a stick driver 710 is mounted on an end portion of a substrate 701 on which a pixel region 702 is mounted. Then, it is bonded to the counter substrate 703 by a sealing agent 707 including a spacer 706, and polarizing plates 708 and 709 are further provided. Then, it is fixed to the housing 724 by the connecting member 723.
[0186]
The stick driver 710 is connected to an input wiring 714 formed on the substrate 701 with a resin 713 containing conductive particles 712 at the input / output terminal 711. One end of the input / output wiring 714 is bonded with a resin 716 including conductive particles 715 on a flexible printed circuit (FPC). The FPC is connected to a printed circuit board 719 provided with a signal processing circuit, an amplifier circuit, a power supply circuit, and the like in the same manner (resin 722 including conductive particles 721), and a stick driver mounts signals necessary for image display. Is transmitted to the display device. If the display device is a transmissive liquid crystal display device, a light source and a light guide are provided on the counter substrate 703 side, and a backlight 718 is provided.
[0187]
The mounting method of the display device shown here is an example, and the display device is appropriately assembled according to the form of the electro-optical device.
[0188]
[Example 17]
From the viewpoint of the productivity of the stick driver, a method of taking out as many as possible from one substrate in one process using a large area substrate is suitable. A glass substrate or a quartz substrate is used as a substrate, but in any case, when a large-area substrate is divided, how to eliminate processing loss becomes a first problem. In terms of processing accuracy, a dicing apparatus is suitable. However, in order to directly process a substrate used in a liquid crystal line such as 300 × 400 mm, 550 × 650 mm, or 960 × 1000 mm, the scale of the apparatus increases. Rather, it uses a glass scriber that can easily cut a large-area substrate although it is inferior in processing accuracy, thereby dividing the large-area substrate into a plurality of steps, and using a dicing apparatus from the divided substrate. It is more suitable to carry out by dividing into the second stage of dividing into individual stick drivers.
[0189]
For example, a plurality of groups 902 each having a side of 100 to 200 mm are formed on a 300 × 400 mm large-area substrate used in the first liquid crystal line, and a stick having a short side length of 1 to 6 mm is formed therein. Arrange multiple drivers. The distance between each group is 3 to 10 mm, and the glass scriber is used to divide the large area substrate along the processing line 904. The stick drivers in the group can be arranged with a cutting margin of 0.5 to 1 mm and divided by a dicing device. By using such a processing method, 360 2 × 20 mm stick drivers can be formed in a 127 × 127 mm group, and 2160 stick drivers can be taken out from one substrate.
[0190]
A second problem for forming a large number of stick drivers on a large-area substrate is an exposure technique. The design rule of the stick driver is 0.3 to 2 μm, preferably 0.35 to 1 μm. With such a design rule, it is necessary to perform exposure with high throughput. In the exposure method, the proximity method and the projection method are advantageous for improving the throughput, but a large-sized high-definition mask is required, and there is a drawback that it is difficult to obtain high resolution and overlay accuracy. On the other hand, in the stepper method, for example, a 44 mm square region or a 54 × 30 mm region can be exposed at a time with a resolution of 0.7 μm using i-line (365 nm). Correspondingly, if the length of the long side of the stick driver is set within this exposure range, even a submicron pattern can be exposed efficiently.
[0191]
A pixel region of a liquid crystal display device or the like does not necessarily require a sub-micron design rule, so a proximity method or a projection method that can expose a large area at a time is considered a suitable method. Therefore, performing the driving circuit portion and the pixel region by different exposure methods not only improves productivity, but also by mounting a stick driver as in the present invention, the peripheral portion (frame region) of a large-screen display device. ) Can be reduced.
[0192]
[Example 18]
In this embodiment, a semiconductor device incorporating a display device having the structure as in Embodiment 8 will be described. Examples of such a semiconductor device include a portable information terminal (electronic notebook, mobile computer, mobile phone, etc.), a video camera, a still camera, a personal computer, a television, and the like. Examples of these are shown in FIGS.
[0193]
FIG. 33A illustrates a mobile phone, which includes a main body 9001, an audio output portion 9002, an audio input portion 9003, a display device 9004, operation switches 9005, and an antenna 9006. As the display device 9004, a liquid crystal display device in which a stick driver is mounted around a pixel region using the inverted staggered TFT of the present invention can be used.
[0194]
FIG. 33B shows a video camera, which includes a main body 9101, a display device 9102, an audio input portion 9103, operation switches 9104, a battery 9105, and an image receiving portion 9106. As the display device 9102, a liquid crystal display device in which a stick driver is mounted around a pixel region using an inverted staggered TFT of the present invention can be used.
[0195]
FIG. 33C illustrates a mobile computer or a portable information terminal, which includes a main body 9201, a camera portion 9202, an image receiving portion 9203, operation switches 9204, and a display device 9205. As the display device 9205, a liquid crystal display device in which a stick driver is mounted around a pixel region using an inverted staggered TFT of the present invention can be used.
[0196]
FIG. 33D illustrates a television set including a main body 9401, a speaker 9402, a display device 9403, a receiving device 9404, an amplifying device 9405, and the like. As the display device 9403, a liquid crystal display device in which a stick driver is mounted around a pixel region using the inverted staggered TFT of the present invention can be used.
[0197]
FIG. 33E illustrates a portable book, which includes a main body 9501, display devices 9502 and 9503, a storage medium 9504, an operation switch 9505, and an antenna 9506. Data stored in a minidisc (MD) or DVD, The data received by the antenna is displayed. As the direct-view display devices 9502 and 9503, a liquid crystal display device in which a stick driver is mounted around the pixel region using the inverted staggered TFT of the present invention can be used.
[0198]
FIG. 34A illustrates a personal computer which includes a main body 9601, an image input portion 9602, a display device 9603, and a keyboard 9604. As the display device 9603, a liquid crystal display device in which a stick driver is mounted around a pixel region using the inverted staggered TFT of the present invention can be used.
[0199]
FIG. 34B shows a player using a recording medium (hereinafter referred to as a recording medium) on which a program is recorded, and includes a main body 9701, a display device 9702, a speaker portion 9703, a recording medium 9704, and operation switches 9705. This apparatus uses a DVD (Digital Versatile Disc), CD, or the like as a recording medium, and can perform music appreciation, movie appreciation, games, and the Internet. As the display device 9702, a liquid crystal display device in which a stick driver is mounted around a pixel region using the inverted staggered TFT of the present invention can be used.
[0200]
FIG. 34C illustrates a digital camera, which includes a main body 9801, a display device 9802, an eyepiece unit 9803, an operation switch 9804, and an image receiving unit (not shown). As the display device 9802, a liquid crystal display device in which a stick driver is mounted around a pixel region using the inverted staggered TFT of the present invention can be used.
[0201]
【The invention's effect】
As described above, according to the present invention, a pixel TFT having an inverted staggered n-channel TFT and a pixel region of a liquid crystal display device including a storage capacitor can be formed using three photomasks. As a result, the manufacturing process can be simplified. Similarly, a reflective liquid crystal display device in which the surface of the pixel electrode is uneven by using three photomasks can be manufactured.
[0202]
In addition, when mounting a stick driver on a liquid crystal display device having an inverted staggered pixel TFT and a storage capacitor manufactured by three photomasks, the drive circuit is configured with a stick driver longer than a conventional IC chip. By mounting, the number required for one pixel region can be reduced. As a result, it is possible to improve the manufacturing yield of the liquid crystal display device and reduce the manufacturing cost.
[0203]
On the other hand, the advantage of the stick driver from the viewpoint of the manufacturing process is that the pixel area that does not necessarily require submicron design rules is designed using a proximity method or projection method that can expose a large area at a time. A stick driver requiring a rule can be divided into production means such as exposing by a stepper method. Productivity can be increased by using such means.
[0204]
[Brief description of the drawings]
FIG. 1 is a top view illustrating a pixel structure of the present invention.
FIG. 2 is a cross-sectional view illustrating a manufacturing process of a pixel TFT, a storage capacitor, and a terminal portion.
FIG. 3 is a cross-sectional view illustrating a manufacturing process of a pixel TFT, a storage capacitor, and a terminal portion.
FIG. 4 is a top view illustrating a manufacturing process of a pixel TFT and a storage capacitor.
FIG. 5 is a top view illustrating a manufacturing process of a pixel TFT and a storage capacitor.
FIG. 6 is a diagram illustrating the arrangement of a pixel area and a stick driver.
FIG. 7 is a block diagram illustrating a circuit configuration of a pixel area and a stick driver.
FIG. 8 is a cross-sectional view illustrating a configuration of a stick driver.
FIG. 9 is a diagram for explaining an example of a stick driver mounting method;
FIG. 10 illustrates an example of a stick driver mounting method.
FIG. 11 is a top view and a cross-sectional view of an input terminal portion.
FIG. 12 is a cross-sectional view illustrating the structure of a pixel TFT, a storage capacitor, and a terminal portion.
FIG. 13 illustrates a configuration of a multi-chamber manufacturing apparatus.
FIG. 14 is a diagram illustrating a configuration of a single chamber continuous film formation manufacturing apparatus.
FIG. 15 is a cross-sectional structure diagram of a reflective liquid crystal display device.
FIG. 16 is a top view of a pixel of a reflective liquid crystal display device.
FIG. 17 illustrates a manufacturing process of a TFT that forms a driver circuit of a stick driver.
18A and 18B illustrate a manufacturing process of a TFT that forms a driver circuit of a stick driver.
19A and 19B illustrate a manufacturing process of a TFT that forms a driver circuit of a stick driver.
20A and 20B illustrate a manufacturing process of a TFT that forms a driver circuit of a stick driver.
FIG. 21 illustrates a manufacturing process of a TFT that forms a driver circuit of a stick driver.
22A and 22B illustrate a manufacturing process of a TFT that forms a driver circuit of a stick driver.
FIG. 23 illustrates a manufacturing process of a TFT that forms a driver circuit of a stick driver.
FIG. 24 is a cross-sectional view illustrating a configuration of a terminal portion of the stick driver.
FIG. 25 is a manufacturing process diagram of bumps formed on the input / output terminal portion of the stick driver.
FIG 26 is a block diagram illustrating a circuit structure of a display device.
FIG 27 illustrates a structure of a signal dividing circuit.
FIG. 28 is a diagram illustrating a configuration of a drive circuit of a stick driver connected to a source line.
FIG 29 illustrates a specific example of a latch circuit.
FIG. 30 is an assembly diagram of a liquid crystal display device on which a stick driver is mounted.
FIG. 31 is a diagram illustrating an example in which a display device is mounted on a housing of an electro-optical device.
FIG. 32 is a conceptual diagram of an active matrix display device on which a stick driver is mounted.
FIG. 33 illustrates an example of a semiconductor device.
FIG. 34 illustrates an example of a semiconductor device.

Claims (9)

複数の走査線と、複数のソース線が絶縁層を介して交差するように設けられ、前記交差部に非晶質半導体を有する逆スタガ型薄膜トランジスタがマトリクス状に設けられた画素領域を有する第１の基板と、
前記画素領域に対向して対向電極が設けられた第２の基板と、
前記画素領域の外側に設けられた走査線側スティックドライバ及びソース線側スティックドライバと、を有し、
前記第１の基板と前記第２の基板との間に液晶層を狭持した半導体装置において、
前記複数の走査線のそれぞれが複数の第１の配線のいずれか一に電気的に接続され、前記複数の第１の配線は前記走査線側スティックドライバの出力端子のピッチに合わせて集められた状態で設けられ、
前記複数のソース線のそれぞれが複数の第２の配線のいずれか一に電気的に接続され、前記複数の第２の配線は前記ソース線側スティックドライバの出力端子のピッチに合わせて集められた状態で設けられ、
前記ソース線側スティックドライバは前記走査線側スティックドライバより多く設けられ、かつ前記走査線側スティックドライバよりデザインルールが縮小され、
前記走査線側スティックドライバは、第１の薄膜トランジスタを含むバッファ回路及び第２の薄膜トランジスタを含む第１のシフトレジスタ回路を有し、
前記第１の薄膜トランジスタのゲート絶縁膜は前記第２の薄膜トランジスタのゲート絶縁膜よりも厚く、
前記ソース線側スティックドライバは、第３の薄膜トランジスタを含む第２のシフトレジスタ回路及び第４の薄膜トランジスタを含むラッチ回路を有し、
前記第３の薄膜トランジスタのゲート絶縁膜は前記第４の薄膜トランジスタのゲート絶縁膜よりも厚いことを特徴とする半導体装置。A plurality of scanning lines and a plurality of source lines are provided so as to intersect with each other through an insulating layer, and a first region having a pixel region in which inverted staggered thin film transistors having an amorphous semiconductor are provided in a matrix at the intersections. A substrate of
A second substrate provided with a counter electrode facing the pixel region;
A scanning line side stick driver and a source line side stick driver provided outside the pixel region;
In the semiconductor device in which a liquid crystal layer is sandwiched between the first substrate and the second substrate,
Wherein each of the plurality of scanning lines is electrically connected to any one of the plurality of first wirings, the plurality of first wirings were collected in accordance with the pitch of output terminals of the scanning line side stick drivers Provided in the state,
Wherein each of the plurality of source lines are electrically connected to any one of the plurality of second wirings, the plurality of second wirings were collected in accordance with the pitch of output terminals of the source line side stick drivers Provided in the state,
The source line side stick driver is provided more than the scanning line side stick driver, and the design rule is reduced compared to the scanning line side stick driver,
The scanning line side stick driver has a buffer circuit including a first thin film transistor and a first shift register circuit including a second thin film transistor,
The gate insulating film of the first thin film transistor is thicker than the gate insulating film of the second thin film transistor,
The source line side stick driver has a second shift register circuit including a third thin film transistor and a latch circuit including a fourth thin film transistor,
The semiconductor device according to claim 3, wherein a gate insulating film of the third thin film transistor is thicker than a gate insulating film of the fourth thin film transistor. 請求項１において、
前記第１の薄膜トランジスタのゲート絶縁膜は、第１の絶縁膜及び第２の絶縁膜の積層からなり、
前記第２の薄膜トランジスタのゲート絶縁膜は、前記第２の絶縁膜からなり、
前記第３の薄膜トランジスタのゲート絶縁膜は、第３の絶縁膜及び第４の絶縁膜の積層からなり、
前記第４の薄膜トランジスタのゲート絶縁膜は、前記第４の絶縁膜からなることを特徴とする半導体装置。In claim 1 ,
The gate insulating film of the first thin film transistor comprises a stack of a first insulating film and a second insulating film,
The gate insulating film of the second thin film transistor is composed of the second insulating film,
The gate insulating film of the third thin film transistor comprises a stack of a third insulating film and a fourth insulating film,
The gate insulating film of the fourth thin film transistor is composed of the fourth insulating film. 請求項１又は請求項２において、
前記ソース線側スティックドライバに入力するデータ信号の周波数を落とす手段を有することを特徴とする半導体装置。In claim 1 or claim 2 ,
A semiconductor device comprising means for reducing the frequency of a data signal input to the source line side stick driver. 請求項１乃至請求項３のいずれか一において、
前記走査線側スティックドライバは、導電性粒子を介して、前記第１の配線に電気的に接続され、
前記第１の配線は前記画素領域のゲート電極と同一材料からなる第１の導電膜、及び前記第１の導電膜上に設けられた前記画素領域の画素電極と同一材料からなる第２の導電膜を有し、
前記導電性粒子には前記第２の導電膜が接することを特徴とする半導体装置。In any one of Claim 1 thru | or 3 ,
The scanning line side stick driver is electrically connected to the first wiring via conductive particles,
The first wiring includes a first conductive film made of the same material as the gate electrode of the pixel region, and a second conductive made of the same material as the pixel electrode of the pixel region provided on the first conductive film. Having a membrane,
The semiconductor device, wherein the conductive film is in contact with the second conductive film. 請求項１乃至請求項３のいずれか一において、
前記ソース線側スティックドライバは、導電性粒子を介して、前記第２の配線に電気的に接続され、
前記第２の配線は前記画素領域のゲート電極と同一材料からなる第１の導電膜、及び前記第１の導電膜上に設けられた前記画素領域の画素電極と同一材料からなる第２の導電膜を有し、
前記導電性粒子には前記第２の導電膜が接することを特徴とする半導体装置。In any one of Claim 1 thru | or 3 ,
The source line side stick driver is electrically connected to the second wiring via conductive particles,
The second wiring includes a first conductive film made of the same material as the gate electrode of the pixel region, and a second conductive made of the same material as the pixel electrode of the pixel region provided on the first conductive film. Having a membrane,
The semiconductor device, wherein the conductive film is in contact with the second conductive film. 請求項１乃至請求項３のいずれか一において、
前記走査線側スティックドライバは、第１の導電性粒子を介して、前記第１の配線に電気的に接続され、
前記ソース線側スティックドライバは、第２の導電性粒子を介して、前記第２の配線に電気的に接続され、
前記第１の配線は前記画素領域のゲート電極と同一材料からなる第１の導電膜、及び前記第１の導電膜上に設けられた前記画素領域の画素電極と同一材料からなる第２の導電膜を有し、
前記第２の配線は前記画素領域のゲート電極と同一材料からなる第３の導電膜、及び前記第３の導電膜上に設けられた前記画素領域の画素電極と同一材料からなる第４の導電膜を有し、
前記第１の導電性粒子には前記第２の導電膜が接し、
前記第２の導電性粒子には前記第４の導電膜が接することを特徴とする半導体装置。In any one of Claim 1 thru | or 3 ,
The scanning line side stick driver is electrically connected to the first wiring via first conductive particles,
The source line side stick driver is electrically connected to the second wiring via second conductive particles,
The first wiring includes a first conductive film made of the same material as the gate electrode of the pixel region, and a second conductive made of the same material as the pixel electrode of the pixel region provided on the first conductive film. Having a membrane,
The second wiring includes a third conductive film made of the same material as the gate electrode of the pixel region, and a fourth conductive made of the same material as the pixel electrode of the pixel region provided on the third conductive film. Having a membrane,
The second conductive film is in contact with the first conductive particles,
The semiconductor device, wherein the second conductive particles are in contact with the fourth conductive film. 請求項１乃至請求項６のいずれか一において、
前記走査線側スティックドライバ及び前記ソース線側スティックドライバは、結晶質半導体層を有することを特徴とする半導体装置。In any one of Claims 1 thru | or 6 ,
The scanning line side stick driver and the source line side stick driver each have a crystalline semiconductor layer. 請求項１乃至請求項６のいずれか一において、
前記走査線側スティックドライバ及び前記ソース線側スティックドライバは、単結晶半導体層を有することを特徴とする半導体装置。In any one of Claims 1 thru | or 6 ,
The scanning line side stick driver and the source line side stick driver each include a single crystal semiconductor layer. 請求項１乃至請求項８のいずれか一において、
前記半導体装置は、携帯電話、ビデオカメラ、モバイルコンピュータ、携帯書籍、デジタルカメラ、パーソナルコンピュータ、ＤＶＤプレーヤー、テレビから選ばれた一つであることを特徴とする半導体装置。In any one of Claims 1 thru | or 8 ,
The semiconductor device is one selected from a mobile phone, a video camera, a mobile computer, a portable book, a digital camera, a personal computer, a DVD player, and a television.
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