JP4700160B2 - Semiconductor device - Google Patents

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JP4700160B2
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film
formed
conductive
substrate
stick driver
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潤 小山
舜平 山崎
秀明 桑原
康行 荒井
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株式会社半導体エネルギー研究所
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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本願発明は薄膜トランジスタ(以下、TFTという)で構成された回路を有する半導体装置およびその作製方法に関する。 The present invention relates to a thin film transistor (hereinafter, referred to as TFT) relates to a semiconductor device and a manufacturing method having a circuit composed of. 特に、表示部を形成する画素領域における各画素の構成と、該画素に信号伝達する駆動回路の構成に関する。 In particular, the configuration of each pixel in the pixel region to form a display unit, related to the configuration of the drive circuit to signal to the pixel. 例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。 For example, to mount electronic device liquid crystal display electro-optical device, and such an electro-optical device typified by a panel as a component.
【0002】 [0002]
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器をその範疇に含むものとする。 Note that a semiconductor device in this specification refers to all devices that can function by utilizing semiconductor characteristics, and an electro-optical device, is intended to include semiconductor circuits, and electronic devices in its category.
【0003】 [0003]
【従来の技術】 BACKGROUND OF THE INVENTION
画像表示装置として液晶表示装置が知られている。 The liquid crystal display device is known as an image display device. パッシブ型の液晶表示装置に比べ高精細な画像が得られることからアクティブマトリクス型の液晶表示装置が多く用いられるようになっている。 It adapted to be used in many cases an active matrix type liquid crystal display device from a high-definition image than in the passive liquid crystal display device can be obtained. アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素に電圧を印加することにより液晶の配向を制御して、画面上に画像情報を表示する仕組みになっている。 In an active matrix liquid crystal display device controls the orientation of liquid crystal by applying a voltage to the pixels arranged in a matrix, it has a mechanism for displaying the image information on the screen.
【0004】 [0004]
このようなアクティブマトリクス型液晶表示装置は、ノート型パーソナルコンピュータ(ノートパソコン)やモバイルコンピュータ、携帯電話などの携帯型情報端末をはじめ、液晶テレビなどの様々な電子機器に利用され広く普及している。 Such an active matrix type liquid crystal display device, a notebook personal computer (notebook PC) and mobile computer, including portable information terminals such as mobile phones, have spread widely used in various electronic devices such as a liquid crystal TV . このような表示装置はCRTと比較して軽量薄型化が可能であり、用途によっては画面の大面積化や画素数の高密度化が要求されている。 The display device is capable of lighter thinner as compared to the CRT, a large area and number of pixels of the high density of the screen is required for some applications.
【0005】 [0005]
非晶質シリコンに代表される非晶質半導体膜でTFTのチャネル形成領域などを形成する技術は生産性に優れている。 Techniques for forming such a channel formation region of a TFT using an amorphous semiconductor film typified by amorphous silicon is excellent in productivity. 非晶質半導体膜は、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどの比較的安価で大面積の基板に形成できる特徴を有している。 Amorphous semiconductor film, has a feature that can be relatively inexpensive and formed on a large-area substrate such as barium borosilicate glass or aluminoborosilicate glass. しかしながら、非晶質シリコン膜でチャネル形成領域を形成したTFTの電界効果移動度は、大きくとも1cm 2 /Vsec程度しか得ることができない。 However, field-effect mobility of the TFT forming the channel formation region in the amorphous silicon film can not be obtained only about 1 cm 2 / Vsec even greater. そのため、画素領域に設けるスイッチング用のTFT(画素TFT)としては利用できるが、駆動回路を形成して所望の動作をさせることはできなかった。 Therefore, although available as TFT (pixel TFT) for switching provided in a pixel region, it has not been possible to a desired operation by forming a driving circuit. 従って、画素に印加する電圧を信号に応じて制御する駆動回路は、単結晶シリコン基板で作製したICチップ(ドライバIC)を用い、画素領域の周辺にTAB(Tape Automated bonding)方式やCOG(Chip on Glass)方式で実装されている。 Therefore, the drive circuit is controlled in accordance with the signal voltage applied to the pixel, the single crystal silicon substrate using the prepared IC chip (driver IC) in, TAB around the pixel region (Tape Automated Bonding) method or COG (Chip It has been implemented in the on Glass) method.
【0006】 [0006]
TAB方式は可撓性の絶縁基板上に銅箔などで配線を形成し、その上にICチップを直接装着したものであり、可撓性基板の一方の端が表示装置の入力端子に接続して実装する方法である。 TAB method or the like is formed in the wiring copper foil on a flexible insulating substrate, which has an IC chip directly mounted thereon, one end of the flexible substrate is connected to the input terminal of the display device how to implement Te is. 一方、COG方式はICチップを表示装置の基板上に形成した配線のパターンに合わせて直接貼り合わせて接続する方式である。 On the other hand, COG method is a method to connect directly bonded in accordance with the pattern of the wiring formed on the substrate of the display device of the IC chip.
【0007】 [0007]
また、駆動回路を実装するその他の方法として、特開平7−014880号公報や特開平11−160734号公報にはガラスや石英などの基板上に非単結晶半導体材料で作製したTFTで駆動回路を形成し、短冊状に分割して(以下、このように短冊状に切り出された駆動回路を有する基板をスティックドライバという)、表示装置の基板上に実装する技術が開示されている。 As another way of implementing the drive circuit, the TFT in a driver circuit which is manufactured in a non-single-crystal semiconductor material on a substrate such as JP-A 7-014880 and JP 11-160734 Patent glass or quartz in Japanese formed, it is divided into strips (hereinafter, thus the substrate having a drive circuit which is cut into strips that stick driver), a technique for mounting on a substrate of a display device is disclosed.
【0008】 [0008]
いずれにしても、画素領域が形成された基板に駆動回路を実装する領域は可能な限り小さい方が好ましく、駆動回路の実装方法には配線のレイアウトなどを含め様々な工夫が凝らされている。 Anyway, it areas to implement the drive circuit to the substrate on which the pixel region is formed is as small as possible is preferred, the mounting method of a driver circuit are Korasa the various devices including such layout of the wiring.
【0009】 [0009]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
テレビやパーソナルコンピュータのモニタとして、これまではCRTが最も使用されてきた。 As a monitor of a television or personal computer, CRT has been the most used so far. しかし、省スペースや低消費電力化の観点から、それが液晶表示装置に置き換えられていくにつれ、液晶表示装置に対しては画面の大面積化や高精細化が推進される一方で製造コストの削減が求められてきた。 However, from the viewpoint of space saving and lower power consumption, it As will be replaced by the liquid crystal display device, the manufacturing cost while a large area and high definition of the screen is propelled for a liquid crystal display device reduction have been sought.
【0010】 [0010]
アクティブマトリクス型の表示装置は、画素TFTの作製に写真蝕刻(フォトリソグラフィー)技術を用い、少なくとも5枚のフォトマスクを使用している。 Active matrix display device, using a photoetching (photolithography) technology for the generation of the pixel TFT, using at least five photomasks. フォトマスクはフォトリソグラフィーの技術において、エッチング工程のマスクとするフォトレジストパターンを基板上に形成するために用いている。 In photomask photolithographic technology, using the photoresist pattern for a mask for an etching process for forming on a substrate. このフォトマスクを1枚使用することによって、レジスト塗布、プレベーク、露光、現像、ポストベークなどの工程と、その前後の工程において、被膜の成膜およびエッチングなどの工程、さらにレジスト剥離、洗浄や乾燥工程などが付加され、製造に係わる作業は煩雑なものとなり問題となっていた。 By using one sheet of photomask, the resist coating, prebaking, exposure, development, and steps such as post-baking, in the preceding and process, steps such as deposition and etching of the film, the resist stripping, washing and drying such process is added, the work involved in manufacturing has been a problem becomes cumbersome.
【0011】 [0011]
生産性を向上させ歩留まりを向上させるためには、工程数を削減することが有効な手段として考えられる。 To improve the yield increase productivity, it possible to reduce the number of steps is considered as an effective means. しかし、フォトマスクの数を減らさない限りは、製造コストの削減にも限界があった。 However, as long as not reduce the number of photomasks, there is a limit to reduction in the manufacturing cost.
【0012】 [0012]
また、基板が絶縁体であるために製造工程中における摩擦などによって静電気が発生していた。 Further, the substrate is static electricity was generated by friction in the manufacturing process because of the insulator. この静電気が発生すると基板上に設けられた配線の交差部でショートしたり、静電気によってTFTが劣化または破壊されて電気光学装置に表示欠陥や画質の劣化が生じていた。 Or short at the intersection of the static electricity is provided to occur on the substrate wiring, TFT deterioration in display defects or quality has occurred deterioration or destroyed by the electro-optical device due to static electricity. 特に、製造工程で行われる液晶配向処理のラビング時に静電気が発生し問題となっていた。 In particular, static electricity has been a by problems occur during the rubbing of the liquid crystal alignment processing performed in the manufacturing process.
【0013】 [0013]
その他に、画素数が増加すると実装するICチップの数も必然的に多くなる。 In addition, the number of IC chips that implement a number of pixels is increased is also inevitably large. RGBフルカラー表示のXGAパネルでは、画素領域のソース線側の端子数だけで約3000個となり、それがUXGAでは4800個必要となる。 The XGA panel of RGB full color display, is about 3000 with only the number of terminals of the source line side of the pixel region, that it 4800 required in UXGA. ICチップのサイズは製造プロセスにおけるウエハーサイズで限定され、実用的なサイズとして長辺が20mm程度のものが限度となる。 The size of the IC chip is limited by the wafer size in the manufacturing process, those long sides as a practical size is about 20mm becomes the limit. このICチップは出力端子のピッチを50μmとしても、1個のICチップで400個の接続端子しか賄うことができない。 The IC chip as 50μm pitch of output terminals, can not be covered only 400 of the connection terminals in one IC chip. 上述のXGAパネルではソース線側だけでICチップが8個程度、UXGAパネルでは12個が必要となる。 IC chip about eight only the source line side at the above-mentioned XGA panel, it is necessary to twelve in UXGA panel.
【0014】 [0014]
長尺のICチップを作製する方法も考えられるが、短冊状のICチップは円形のシリコンウエハーから取り出すことのできる数が必然的に減ってしまい実用に即さない。 Is considered a method of making elongated IC chip, rectangular IC chip is not Sokusa practical number can be extracted from the circular silicon wafer it will be reduced inevitably. さらに、シリコンウエハー自体が脆い性質なので、あまり長尺のものを作製すると破損してしまう確率が増大する。 Further, since the silicon wafer itself is brittle, the probability of being damaged and making things too long increases. また、ICチップの実装には位置合わせの精度や、端子部のコンタクト抵抗を低くする必要がある。 Further, the mounting of the IC chip has to be low and the positioning accuracy, the contact resistance of the terminal portion. 1枚のパネルに貼り付けるICチップの数が増えると、不良の発生率が増え、その工程における歩留まりを低下させる懸念がある。 As the number of paste IC chip in one panel is increased, increasing failure of incidence, there is a fear of lowering the yield in the process. その他にも、ICチップの基体となっているシリコンと画素領域が形成されているガラス基板との温度係数か異なるため、貼り合わせた後にたわみなどが発生し、コンタクト抵抗の増大といった直接的な不良の他に、発生する応力によって素子の信頼性が低下する要因になる。 Besides, since the different or the temperature coefficient of the glass substrate having a silicon pixel region which is a substrate of the IC chip is formed, bending and occurs after bonding, direct defects such increase in contact resistance Besides, a factor which decreases the reliability of the device by the generated stress.
【0015】 [0015]
一方、スティックドライバは画素領域と同等の長さの駆動回路を形成することも可能であり、一つのスティックドライバで駆動回路を形成して実装することもできる。 On the other hand, the stick driver it is also possible to form the driving circuit of the equivalent pixel region length may also be implemented by forming a driver circuit in one stick driver. しかしながら、回路部の面積が増えると、一つの点欠陥で不良となってしまうスティックドライバの数が増加するので、1枚の基板から取り出すことのできる数が減少し、工程歩留まりが低下を招いてしまう。 However, the increased area of ​​the circuit portion, the number of the stick driver becomes defective in one point defect is increased, the number that can be taken from one substrate is reduced, process yield is invited reduction put away.
【0016】 [0016]
生産性の観点からは、大面積のガラス基板や石英基板上に結晶質半導体膜から作製するTFTで多数のスティックドライバを形成する方法は優れていると考えられる。 From the viewpoint of productivity, a method of forming a plurality of stick driver TFT to produce a crystalline semiconductor film on a glass substrate or a quartz substrate having a large area is considered to be excellent. しかし、走査線側とソース線側では回路の駆動周波数が異なり、また、印加する駆動電圧の値も異なっている。 However, the scanning line side and a source line side different driving frequency of the circuit, we are also different from the value of the drive voltage applied. 具体的には、走査線側のスティックドライバのTFTには30V程度の耐圧が要求されるものの、駆動周波数は100kHz以下であり高速性は要求されない。 Specifically, although the breakdown voltage of about 30V to stick driver of the TFT in the scanning line side is required, driving frequency is at less than 100kHz high speed is not required. ソース線側のスティックドライバのTFTの耐圧は12V程度あれば十分であるが、駆動周波数は3Vにて65MHz程度であり高速動作が要求される。 Stick driver breakdown voltage of the TFT of the source line side is sufficient if the order of 12V, the drive frequency is high-speed operation is 65MHz about at 3V is required. このように、要求される仕様の違いによりスティックドライバおよび該ドライバ内のTFTの構造を適切に作り分ける必要がある。 Thus, it is necessary to separately form the difference in required specification the structure of the TFT in the stick driver and the driver properly.
【0017】 [0017]
このような背景を基にして、本発明は液晶表示装置の画素TFTを作製する工程数を削減して製造コストの低減および歩留まりの向上を実現することを第1の課題とする。 And this background based on the present invention the first object is to realize an improvement of the reduction and the yield of the manufacturing cost by reducing the number of steps of manufacturing a pixel TFT of the liquid crystal display device. また、各回路が要求する特性を満たすTFTで形成した駆動回路をガラス基板などの大面積基板に一括に形成する方法と、そのような駆動回路を実装した表示装置を提供し、信頼性と生産性を向上させる技術を提供することを第2の課題とする。 Further, a driver circuit formed in the TFT which satisfies the characteristics of each circuit requires provides a method for forming collectively a large area substrate such as a glass substrate, a display device mounted with such a driving circuit, productivity and reliability to provide a technique for improving the sexual and second challenges.
【0018】 [0018]
【課題を解決するための手段】 In order to solve the problems]
上記課題を解決するための第1の手段は、画素領域に形成する画素TFTをチャネルエッチ型の逆スタガ型TFTで形成し、ソース領域及びドレイン領域のパターニングと画素電極のパターニングを同じフォトマスクで行うことを特徴とする。 First means for solving the above problems, a pixel TFT forming a pixel region formed by channel-etched inverted stagger type TFT of the patterning of the patterning of the pixel electrode of the source and drain regions at the same photomask and performing.
【0019】 [0019]
本発明の画素TFTの作製方法を図1を参照して簡略に説明する。 The manufacturing method of a pixel TFT of the present invention briefly described with reference to FIG. まず、第1のマスク(フォトマスク1枚目)でゲート配線102と容量配線103のパターンを形成する。 First, a pattern of the gate wiring 102 and the capacitor wiring 103 by the first mask (first sheet photomask). 次いで、絶縁膜(ゲート絶縁膜)、第1の半導体膜、一導電型の第2の半導体膜、第1の導電膜を順次積層形成する。 Then, an insulating film (gate insulating film), the first semiconductor film, one conductivity type second semiconductor film are sequentially stacked forming a first conductive film.
【0020】 [0020]
第2のマスク(フォトマスク2枚目)で第1の導電膜、一導電型の第2の半導体膜、第1の半導体膜を所定の形状にエッチングして、画素TFTのチャネル形成領域やソースまたはドレイン領域を確定すると共に、ソース配線やドレイン電極のパターンを形成する。 The first conductive film in the second mask (2nd photo mask), one conductivity type second semiconductor film, a first semiconductor film is etched into a predetermined shape, a channel forming region, a source of the pixel TFT or together to confirm the drain region to form a pattern of the source wiring and the drain electrode. その後、画素電極を形成するための第2の導電膜を形成する。 Thereafter, a second conductive film for forming the pixel electrode.
【0021】 [0021]
第3のマスク(フォトマスク3枚目)で第2の導電膜をエッチングして画素電極119を形成する。 A second conductive film in the third mask (3rd photomask) to form the pixel electrode 119 by etching. さらに、画素TFTのチャネル形成領域上に残存する第1の導電膜と一導電型の第2の半導体膜をエッチングして除去する。 Furthermore, it is removed by etching the first conductive film and the first conductivity type second semiconductor film remaining on the channel formation region of the pixel TFT. このエッチング処理では、エッチングの選択比が大きくとれないので第1の半導体膜も一部がエッチングされる。 This etching process, the first semiconductor film is also partially etched so etching selectivity can not be taken large.
【0022】 [0022]
このような工程により、画素TFTの作製に必要なフォトマスクの数を3枚とすることができる。 By this process, it is possible to three the number of photo masks required for manufacturing the pixel TFT. 画素TFT上に保護絶縁膜を形成する場合には、画素電極に開口を設ける必要から、もう1枚フォトマスクが必要となる。 When forming a protective insulating film on the pixel TFT is a need to provide an opening in the pixel electrode, the other one photomask is needed. ソース配線は画素電極と同じ材料である第2の導電膜で覆い、基板全体を外部の静電気等から保護する構造とすることもできる。 Source wiring is covered with the second conductive film of the same material as the pixel electrode may have a structure that protects the entire substrate from the outside such as static electricity. また、この第2の導電膜を用いて画素TFT部以外の領域に保護回路を形成する構造としてもよい。 Further, a structure may be employed for forming the protective circuit in a region other than the pixel TFT portion using the second conductive film. このような構成とすることで、製造工程において製造装置と絶縁体基板との摩擦による静電気の発生を防止することができる。 With such a configuration, it is possible to prevent the generation of static electricity due to friction between the manufacturing device and the insulating substrate in the manufacturing process. 特に、製造工程で行われる液晶配向処理のラビング時に発生する静電気からTFT等を保護することができる。 In particular, it is possible to protect the TFT or the like from static electricity generated during the rubbing of the liquid crystal alignment processing performed in the manufacturing process.
【0023】 [0023]
反射型の液晶表示装置では、明るい表示を得るために画素電極の表面を凹凸化して、最適な反射特性を有する画素電極を形成する方法がある。 In the reflection type liquid crystal display device, and unevenness of the surface of the pixel electrode in order to obtain a bright display, there is a method of forming a pixel electrode having an optimum reflective characteristic. 本発明はこのような反射型の液晶表示装置にも適用し得るものであり、そのためにフォトマスクを増やすことを必要としない。 The present invention which can be applied to such a reflection type liquid crystal display device, does not require to increase the photomask for that. 画素電極の表面を凹凸化する方法として、ゲート配線を形成するときに、画素電極の下方の領域に島状に分離されたパターンを形成しておく手法を用いる。 As a method of roughening the surface of the pixel electrode, when forming the gate wiring, using the technique to be formed a pattern which is divided into islands in the region under the pixel electrode. そのパターン上にはゲート絶縁膜と画素電極の層が形成されるのみであるので、パターンに対応した凹凸形状を画素電極の表面に形成することができる。 Since the pattern on only a layer of gate insulating film and the pixel electrode is formed, it is possible to form a concavo-convex shape corresponding to the pattern on the surface of the pixel electrode.
【0024】 [0024]
上記課題を解決するための第2の手段は、画素領域が形成された第1の基板と、対向電極が形成された第2の基板とを有する表示装置において、結晶質半導体層を有するTFTを用いて形成される駆動回路と該駆動回路に従属する入出力端子を一つのユニットとしたものを、第3の基板上に複数個形成し、その後第3の基板を個々のユニット毎に分割して得られるスティックドライバを、第1の基板に実装することを特徴とする。 The second means for solving the above problems, a first substrate on which the pixel area is formed, in a display device and a second substrate on which the common electrode is formed, a TFT having a crystalline semiconductor layer those as one unit output terminals subordinate to the drive circuit and the drive circuit formed by using, a plurality formed in the third substrate, then dividing the third substrate for each individual unit the stick driver resulting Te, characterized in that mounted on the first substrate.
【0025】 [0025]
スティックドライバの各回路の構成は、走査線側とソース線側で異なるものとし、要求される回路特性に応じてTFTのゲート絶縁膜の厚さやチャネル長などを異ならせたものとする。 Configuration of each circuit of the stick driver is intended to different scanning line side and a source line side is assumed having different thickness and the channel length of the gate insulating film of the TFT in accordance with the required circuit characteristics. 例えば、シフトレジスタ回路、レベルシフタ回路、バッファ回路から構成する走査線のスティックドライバでは、30Vの耐圧が要求されるバッファ回路のTFTはシフトレジスタ回路のTFTよりもゲート絶縁膜を厚く形成する。 For example, a shift register circuit, a level shifter circuit, a stick driver of the scan line constituting the buffer circuit, TFT of the buffer circuit breakdown voltage of 30V is required is thicker forming a gate insulating film than the TFT in the shift register circuit. また、シフトレジスタ回路、ラッチ回路、レベルシフタ回路、D/A変換回路から構成されるソース線側のスティックドライバは、高周波数で駆動するためにシフトレジスタ回路やラッチ回路のゲート絶縁膜の厚さを薄くし、チャネル長も他のTFTよりも短く形成する。 The shift register circuit, a latch circuit, a level shifter circuit, D / A converter circuit of the source line side composed stick driver, a thickness of the gate insulating film of the shift register circuit and a latch circuit for driving at a high frequency thinned, the channel length also shorter than the other of the TFT.
【0026】 [0026]
また、高い周波数の入力デジタル信号を必要とするソース線側には信号分割回路を設け、スティックドライバに入力するデータ信号の周波数を落とす手段を設ける。 Further, the source line side requiring an input digital signal of the higher frequency is provided a signal dividing circuit, providing a means for lowering the frequency of the data signal to be input to the stick driver. これにより、スティックドライバのTFTの負担を軽減し、駆動回路の信頼性を向上させる。 Thus, reducing the burden of the stick driver TFT, thereby improving the reliability of the drive circuit. 信号分割回路は、n個の入力部とm×n個の出力部とを備え、n個の入力部のそれぞれより入力信号の供給を受け、入力デジタル信号のパルスの長さを時間伸長した修正デジタル信号を、m×n個ある出力部より送り出すことにより、入力デジタル信号の周波数を落としている。 Signal dividing circuit comprises n input unit and the m × n output unit supplied with input signals from each of the n input, modification and extension times the length of the input digital signal pulse the digital signal, by sending from the m × n is an output unit, is casting the frequency of the input digital signal. 修正デジタル信号は、入力デジタル信号のパルスの長さを何倍に時間伸長したものであっても良い。 Modified digital signal is many times the length of the input digital signal pulse may be obtained by extension time.
【0027】 [0027]
本発明の基本的な概念を図32に示す。 The basic concept of the present invention shown in FIG. 32. 表示領域3202が形成された第1の基板3201と、第3の基板3206上に複数の駆動回路を形成し、第3の基板3206を各駆動回路毎に、短冊状または矩形状に分断することによって取り出されるスティックドライバを第1の基板に貼り合わせる。 A first substrate 3201 display region 3202 is formed, that on the third substrate 3206 to form a plurality of driving circuits, the third substrate 3206 for each driver circuit is divided into strips or rectangular bonding a stick driver is taken out to the first substrate by. 駆動回路の構成は走査線側とソース線側で異なるが、いずれにしてもそれぞれの側で複数個のスティックドライバを実装する。 Configuration of the drive circuit varies in the scanning line side and a source line side, to implement a plurality of stick drivers each be on either side. 図32では、走査線駆動回路が形成されたスティックドライバ3203、3204及びソース線駆動回路が形成されたスティックドライバ3207、3208が実装される形態を示している。 In Figure 32 shows an embodiment of a stick driver 3207,3208 stick driver 3203,3204 and the source line driver circuit scanning line driver circuit are formed is formed is mounted.
【0028】 [0028]
スティックドライバは大面積の第3の基板上に複数個作り込むことが生産性を向上させる観点から適している。 Stick driver is suitable from the viewpoint of be fabricated plurality on a third substrate having a large area to improve the productivity. 例えば、300×400mmや550×650mmの大面積の基板上に駆動回路部と入出力端子を一つのユニットとする回路パターンを複数個形成し、最後に分割して取り出すと良い。 For example, a circuit pattern of the input and output terminals and a unit and the driving circuit portion 300 × 400 mm and 550 × 650 mm having a large area on a substrate a plurality formation, may retrieve and finally divided. スティックドライバの短辺の長さは1〜6mm、長辺の長さは15〜80mmとする。 The length of the short side of the stick driver is 1 to 6 mm, length of the long side is set to 15~80Mm. このようなサイズで分割するには、ダイヤモンド片などを利用してガラス基板の表面に罫書き線を形成し、外力を作用させて罫書き線に沿って分断する方法で行うことができる。 To split this size can be performed by a method utilizing such a diamond piece to form a score line on the surface of the glass substrate is divided along the scribe lines by the action of an external force. この加工を行う機械はガラススクライバーとも呼ばれるが、分断加工するのに必要な刃の加工幅は100μmを下らず、100〜500μmは余裕を見込む必要があった。 This processing performs a machine is also called a glass scriber, the processing width of the blade necessary to divide processing are not Citara a 100 [mu] m, 100 to 500 [mu] m had to expect a margin. また、基板上に形成したマーカーとの位置合わせ精度も±100μmの誤差がある。 Further, the alignment accuracy between the marker formed on the substrate also has an error of ± 100 [mu] m. 従って、ガラススクライバーで短辺が2mmのスティックドライバを切り出すには切りしろを1〜5mm見込む必要があり、そのために1枚の基板からの取り数が制限されてしまう。 Therefore, it is necessary to expect 1~5mm a cut Shi filtered in a glass scriber short side cut out 2mm stick drivers, the number of taken from one substrate to is limited. 一方、シリコンウェハーを個々のダイに切断するブレートダイシング法を用いたダイシング装置は、ブレード(刃)の幅が0.02〜0.05mmであり、位置合わせ精度を考慮しても100μm以下の精度で基板を分割することができる。 On the other hand, the dicing apparatus using a blanking rate dicing method for cutting the silicon wafer into individual die, the width of the blade (blade) is 0.02 to 0.05 mm, 100 [mu] m or less accuracy even in consideration of the alignment accuracy in can be divided substrate.
【0029】 [0029]
従って、1枚の基板からスティックドライバを効率的に取出す方法は、加工精度の低いガラススクライバーで分断する加工領域と、加工精度の高いダイシング装置で分断する加工領域とを分けて配置する。 Therefore, a method of taking out from one substrate to stick drivers efficiently, arranged separately and processed region for cutting with low processing precision glass scriber, and a processing region for cutting with high processing accuracy dicing apparatus. 具体的には、一辺が100〜200mmの領域から成る群を作り、その群の中に短辺の長さ1〜6mmのスティックドライバを複数個配置する。 Specifically, one side makes a group consisting of the region of 100 to 200 mm, by laying out a plurality of stick drivers of short side length 1~6mm in that group. そして、群と群との分割はガラススクライバーで行い、分割された群からスティックドライバを取り出すにはダイシング装置で行う。 The division of the group and the group is carried out with a glass scriber, performed from the divided group in the dicing apparatus to take out the stick driver.
【0030】 [0030]
また、ソース線側のスティックドライバは、チャネル長を0.3〜1μmとし、さらに上記のような限られた面積内に必要な回路を形成するために、走査線側のスティックドライバよりもデザインルールを縮小して形成する。 Further, a stick driver of the source line side, the channel length and 0.3~1Myuemu, further in order to form a circuit necessary within a limited area, such as described above, design rule than stick driver on the scan line side to reduce the formed. その好ましい方法として、ステッパ方式を用いた露光技術を採用する。 As a preferred method, employing an exposure technique using the stepper method.
【0031】 [0031]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
[実施形態1] [Embodiment 1]
本願発明の液晶表示装置における画素領域の画素の構成について説明する。 Description will be given of a configuration of a pixel of the pixel area in the liquid crystal display device of the present invention. 図1はその平面図の一例であり、ここでは簡略化のため、マトリクス状に配置された複数の画素の1つの画素構成を示している。 Figure 1 is an example of a plan view, wherein for simplicity, shows one pixel configuration of a plurality of pixels arranged in a matrix. また、図2及び図3は作製工程を示す図である。 Further, FIGS. 2 and 3 are diagrams showing a manufacturing process.
【0032】 [0032]
図1に示すように、画素領域は互いに平行に配置された複数のゲート配線と、各ゲート配線と交差するソース配線を複数有している。 As shown in FIG. 1, the pixel region includes a plurality a plurality of gate lines arranged in parallel with each other, a source wiring intersecting with the gate lines. ゲート配線とソース配線とで囲まれた領域には画素電極119が設けられている。 A region surrounded by the gate wiring and the source wiring pixel electrode 119 is provided. また、この画素電極119と重ならないように、画素電極と同じ材料からなる配線120がソース配線117と重なっている。 Moreover, so as not to overlap with the pixel electrode 119, the wiring 120 made of the same material as the pixel electrode overlaps the source line 117. ゲート配線102とソース配線117の交差部近傍にはスイッチング素子としてのTFTが設けられている。 In the vicinity of an intersection of the gate wiring 102 and source wiring 117 is TFT as a switching element is provided. このTFTは非晶質構造を有する半導体膜(以下、第1の半導体膜と呼ぶ)で形成されたチャネル形成領域を有する逆スタガ型(若しくはボトムゲート型ともいう)のTFTである。 The TFT semiconductor film (hereinafter, referred to as a first semiconductor film) having an amorphous structure is a TFT inverted staggered having a channel forming region formed in (or also referred to as a bottom-gate type).
【0033】 [0033]
さらに、画素電極119の下方で隣り合う2本のゲート配線の間には、ゲート配線102と平行に容量配線103が配置されている。 Further, between the two adjacent gate wirings below the pixel electrode 119 is parallel to the capacitor wiring 103 and the gate wiring 102 is arranged. この容量配線103は全画素に設けられており、画素電極119との間に存在する絶縁膜104bを誘電体として保持容量を形成している。 The capacitor wiring 103 is provided in all the pixels, to form a storage capacitor insulating film 104b which is present between the pixel electrode 119 as a dielectric.
【0034】 [0034]
本発明の逆スタガ型TFTは、絶縁性基板上に順次、ゲート電極(ゲート配線102と同じ層で一体形成され、ゲート配線に接続する電極)と、ゲート絶縁膜と、第1の半導体膜膜と、一導電型(通常はn型を用いる)の不純物元素を含む第2の半導体膜からなるソース領域及びドレイン領域と、ソース電極(ソース配線117と一体形成された)及び電極118(以下、ドレイン電極とも呼ぶ)とが積層形成されている。 Inverted staggered TFT of the present invention, sequentially on an insulating substrate, (is integrally formed in the same layer as the gate wiring 102, the electrode connected to the gate wiring) gate electrode and a gate insulating film, a first semiconductor film film If, one conductivity type (typically an n-type) (formed integrally with the source wiring 117) and a source region and a drain region made of the second semiconductor film containing an impurity element, the source electrode and the electrode 118 (hereinafter, also called) and a drain electrode are stacked.
【0035】 [0035]
ソース配線(ソース電極含む)及びドレイン電極118の下方には、絶縁性基板上に順次、ゲート絶縁膜と、第1の半導体膜と、n型を付与する不純物元素を含む第2の半導体膜とが積層形成されている。 Below the source wiring (including the source electrode) and the drain electrode 118, sequentially on an insulating substrate, a gate insulating film, a first semiconductor film, a second semiconductor film containing an impurity element imparting n-type There has been laminated.
【0036】 [0036]
第1の半導体膜のうち、ソース領域と接する領域とドレイン領域との間の領域は、他の領域と比べ膜厚が薄くなっている。 Of the first semiconductor film, the region between the region and the drain region in contact with the source region, the film thickness compared to other regions is thin. 膜厚が薄くなったのは、n型を付与する不純物元素を含む第2の半導体膜をエッチングにより分離してソース領域とドレイン領域とを形成する際、第1の半導体膜の一部が除去されたためである。 The film thickness becomes thin, when forming the source and drain regions of the second semiconductor film including an impurity element imparting n-type separated by etching, a portion of the first semiconductor film is removed This is because that is. また、このエッチングによって画素電極の端面、ドレイン電極の端面、及びドレイン領域の端面が一致している。 Further, the end surface of the pixel electrode, the end face of the drain electrode, and the end surface of the drain region are matched by this etching. このような逆スタガ型のTFTはチャネルエッチ型と呼ばれている。 Such inverted staggered TFT is called a channel etch type. また、本発明における逆スタガ型TFTの特徴は、ソース電極を覆う配線120の端面、ソース領域の端面、及びソース配線の端面が一致している。 The feature of the inverted staggered TFT in the present invention, the end surface of the wiring 120 to cover the source electrode, the end face of the source region, and the end face of the source wiring match.
【0037】 [0037]
[実施形態2] [Embodiment 2]
図6は本発明の表示装置の構成を示す図である。 6 is a diagram showing a configuration of a display device of the present invention. 基板651上には画素領域652が形成されている。 On the substrate 651 a pixel region 652 is formed. その画素領域652が形成された領域上には対向電極が形成された第2の基板660が液晶層(図示せず)を介して貼り合わされている。 A second substrate 660 on which the common electrode is formed is bonded through a liquid crystal layer (not shown) on the region where the pixel region 652 are formed. 第1の基板と第2の基板との間隔、即ち液晶層の厚さはスペーサによって決定付けられるが、ネマチック液晶の場合には3〜8μm、スメチック液晶の場合には1〜4μmとする。 The first substrate and the distance between the second substrate, i.e. the thickness of the liquid crystal layer is dictated by the spacer, in the case of nematic liquid crystal 3 to 8 [mu] m, in the case of a smectic liquid crystal and 1 to 4 [mu] m. 第1及び第2の基板にはアルミノホウケイ酸ガラスやバリウムホウケイ酸ガラスなどの無アルカリガラスを用いることが好ましく、その厚さは0.3〜1.1mm(代表的には0.7mm)が用いられるので、相対的に液晶層の厚さは外観上無視できるものである。 The first and second substrates preferably alkali-free glass such as alumino borosilicate glass or barium borosilicate glass, the thickness thereof is 0.3 to 1.1 mm (typically 0.7mm in) since used, the thickness of the relatively liquid crystal layer is negligible appearance.
【0038】 [0038]
画素領域652は走査線(ゲート配線に対応する)群658とソース線群659が交差してマトリクスを形成し、各交差部に対応してTFTが配置されている。 The pixel region 652 to form a matrix scanning lines (corresponding to the gate wiring) group 658 and the source line group 659 intersect, are arranged TFT in accordance with each intersection. ここで配置されるTFTは実施形態1で説明した逆スタガ型のTFTを用いる。 Here TFT disposed uses a reverse stagger type TFT described in Embodiment 1. 非晶質シリコン層はプラズマCVD法で300℃以下の温度で形成することが可能であり、例えば、外寸550×650mmの無アルカリガラス基板であっても、TFTを形成するのに必要な膜厚を数十秒で形成することができる。 Amorphous silicon layers can be formed at a temperature of 300 ° C. or less by a plasma CVD method, for example, be a non-alkali glass substrate of the outer dimensions 550 × 650 mm, film necessary for forming a TFT it is possible to form the thickness of several tens seconds. このような製造技術の特徴は、大画面の表示装置を作製する上で非常に有用に活用することができる。 The feature of such a manufacturing technique can be very usefully utilized in manufacturing a display device having a large screen.
【0039】 [0039]
画素領域652の外側の領域には、駆動回路が形成されたスティックドライバ653、654が実装されている。 Outside the region of the pixel region 652, a stick driver 653 which the driver circuit is formed it is mounted. 653はソース線側の駆動回路であり、654は走査線側の駆動回路であるが、いずれも複数個に分割して実装する。 653 is a drive circuit of the source line side, 654 is a scanning line driver circuit, implemented by dividing both the plurality. RGBフルカラーに対応した画素領域を形成するためには、XGAクラスでソース線の本数が3072本であり走査線側が768本必要となる。 In order to form a pixel portion corresponding to RGB full color, the number of source lines is present 3072 scanning line side is required 768 in XGA class. また、UXGAではそれぞれ4800本と1200本が必要となる。 Further, 4800 present a 1200 respectively in UXGA is required. このような数で形成されたソース線及び走査線は画素領域652の端部で数ブロック毎に区分して引出線657を形成し、スティックドライバ653、654の出力端子のピッチに合わせて集められている。 Such a source line is formed by the number and the scanning lines to form the lead lines 657 and divided into several blocks at the end of the pixel region 652, it is collected in accordance with the pitch of the output terminals of the stick drivers 653 and 654 ing.
【0040】 [0040]
一方、基板651の端部には外部入力端子655が形成され、この部分で外部回路と接続するFPC(フレキシブルプリント配線板:Flexible Printed Circuit)を貼り合わせる。 On the other hand, the end portion of the substrate 651 is formed an external input terminal 655, FPC (flexible printed circuit board: Flexible Printed Circuit) connected to an external circuit in this portion of the bonding. そして、外部入力端子655とスティックドライバとの間は基板651上に形成した接続配線656によって結ばれ、最終的にはスティックドライバの入力端子のピッチに合わせて集められる。 Then, between the external input terminal 655 and the stick driver is connected by connection wires 656 formed on the substrate 651, and eventually collected in accordance with the pitch of the input terminals of the stick drivers.
【0041】 [0041]
スティックドライバの回路構成は、走査線側とソース線側とで異なっている。 Circuit structure of a stick driver is different between the scanning line side and a source line side. 図7はその一例を示し、図6と同様に画素領域670の外側に走査線側のスティックドライバ671と、ソース線側のスティックドライバ672が設けられる様子を示している。 Figure 7 shows an example of this, a stick driver 671 outside the scanning line side of the pixel region 670 as in FIG. 6 shows how the stick driver 672 on the source line side is provided. スティックドライバは画素密度にもよるが、走査線側で1〜2個、データ線側で2〜10個程度が実装される。 Stick driver depending on the pixel density, 1-2 at the scanning line side, approximately 2-10 at the data line side is implemented. 走査線側のスティックドライバ671の構成は、シフトレジスタ回路673、レベルシフタ回路674、バッファ回路675から成っている。 Structure of a stick driver 671 of the scan line side shift register circuit 673, a level shifter circuit 674 is made up of the buffer circuit 675. この内、バッファ回路675は30V程度の耐圧が要求されるものの、動作周波数は100kHz程度であるので、特にこの回路を形成するTFTはゲート絶縁膜の厚さは150〜250nm、チャネル長は1〜2μmで形成する。 Among these, although buffer circuit 675 is required to have withstand voltage of about 30 V, since the operating frequency is about 100kHz, especially TFT for forming the circuit is the thickness of the gate insulating film 150 to 250 nm, the channel length is 1 formed by a 2μm. 一方、ソース線側のスティックドライバは、シフトレジスタ回路676、ラッチ回路677、レベルシフタ回路678、D/A変換回路679から構成される。 On the other hand, a stick driver of the source line side shift register circuit 676, a latch circuit 677, and a level shifter circuit 678, D / A conversion circuit 679. シフトレジスタ回路676やラッチ回路677は駆動電圧3Vで周波数50MHz以上(例えば65MHz)で駆動するために、特にこの回路を形成するTFTはゲート絶縁膜の厚さは20〜70nm、チャネル長は0.3〜1μmで形成する。 To drive a shift register circuit 676 and latch circuit 677 is more than the frequency 50MHz driving voltage 3V (e.g. 65 MHz), is 20 to 70 nm, the channel length, especially TFT and the thickness of the gate insulating film for forming the circuit 0. formed by 3~1μm.
【0042】 [0042]
このような駆動回路が形成されたスティックドライバは図8(A)に示すように、第3の基板811上に形成され、TFTで形成された回路部812、入力端子813、出力端子814が設けられている。 Stick driver such driver circuit are formed, as shown in FIG. 8 (A), is formed on the third substrate 811, the circuit portion 812 is formed in TFT, the input terminal 813, output terminal 814 is provided It is. 駆動回路部812のTFTのチャネル形成領域やソース及びドレイン領域は結晶質半導体膜で形成する。 A channel forming region, source and drain regions of the TFT in the driver circuit portion 812 are formed by crystalline semiconductor film. 結晶質半導体膜には非晶質半導体膜をレーザー結晶化法や熱結晶化法で結晶化させた膜を適用することが可能であり、その他のもSOI技術を用いて形成された単結晶半導体層で形成することも可能である。 Crystalline semiconductor film it is possible to apply a film obtained by crystallizing an amorphous semiconductor film by a laser crystallization method or a thermal crystallization method, other of the single-crystal semiconductor formed by using the SOI technology it is also possible to form a layer.
【0043】 [0043]
図8(B)はスティックドライバの上面図であり、図8(A)の断面図はA−A'線に対応している。 Figure 8 (B) is a top view of a stick driver, cross-sectional view of FIG. 8 (A) corresponds to the line A-A '. 画素領域のソース線または走査線に接続する出力端子のピッチは40〜100μmで複数個形成する。 Pitch of the output terminals to be connected to a source line or the scanning line of the pixel region is a plurality formed in 40 to 100 [mu] m. また、同様に入力端子813も必要な数に応じて形成する。 Further, formed in accordance with the number of necessary input terminal 813 as well. これらの入力端子813及び出力端子814は一辺の長さを30〜100μmとした正方形または長方形状に形成する。 These input terminals 813 and output terminals 814 to form a length of one side in a square or rectangular shape was 30 to 100 [mu] m. 図6で示したように、スティックドライバは画素領域の一辺の長さに合わせて形成するものではなく、長辺が15〜80mm、短辺が1〜6mmの矩形状または短冊状に形成する。 As shown in FIG. 6, the stick driver is not intended to be formed in accordance with the length of one side of the pixel region, the long sides 15~80Mm, short sides is formed in a rectangular shape or rectangular 1 to 6 mm. 画素領域のサイズ、即ち画面サイズが大型化すると、その一例として、20型では画面の一方の辺の長さは443mmとなる。 If the size of the pixel region, i.e., the screen size is large, as an example, the length of one side of the screen is 20-inch becomes 443 mm. 勿論、この長さに対応してスティックドライバを形成することは可能であるが、基板の強度を確保するには実用的な形状とはなり得ない。 Of course, it is possible to form a stick driver in response to this length, not be a practical shape to ensure the strength of the substrate. むしろ、15〜80mmの長さとして複数個にスティックドライバを分割する方が取り扱いが容易となり、製造上の歩留まりも向上する。 Rather, to divide the stick drivers into a plurality as the length of 15~80mm becomes easy to handle, it is improved the manufacturing yield.
【0044】 [0044]
スティックドライバのICチップに対する外形寸法の優位性はこの長辺の長にあり、ICチップを15〜80mmという長さで形成することは生産性の観点から適していない。 Advantage of the external dimension to stick driver IC chip is the length of the long sides, forming the IC chip with a length of 15~80mm is not suitable from the viewpoint of productivity. 不可能ではないにしろ、円形のシリコンウエハーから取出すICチップの取り数を減少させるので現実的な選択とはなり得ない。 Inaccessible is if not, can not become a realistic option because it reduces the number taken by the IC chip is taken out from a circular silicon wafer. 一方、スティックドライバの駆動回路はガラス基板上に形成するものであり、母体として用いる基板の形状に限定されないので生産性を損なうことがない。 On the other hand, the driving circuit of the stick driver is to form on the glass substrate is not degraded productivity since it is not limited to the shape of a mother substrate. このように、長辺が15〜80mmで形成されたスティックドライバを用いることにより、画素領域に対応して実装するのに必要な数がICチップを用いる場合よりも少なくて済むので、製造上の歩留まりを向上させることができる。 Thus, by using the stick driver having a long side in 15~80Mm, because fewer than the number necessary for mounting corresponding to the pixel regions using an IC chip, the manufacturing thereby improving the yield.
【0045】 [0045]
第3の基板を用いて作製されたスティックドライバを第1の基板上に実装する方法はCOG方式と同様なものであり、異方性導電材を用いた接続方法やワイヤボンディング方式などを採用することができる。 A third method of implementing the stick driver manufactured using the substrate on the first substrate are those similar to the COG method, and employed as the connection method and a wire bonding method using an anisotropic conductive material be able to. 図9にその一例を示す。 Figure 9 shows an example. 図9(A)は第1の基板201にスティックドライバ208が異方性導電材を用いて実装する例を示している。 Figure 9 (A) shows an example in which the stick driver 208 to the first substrate 201 is implemented using an anisotropic conductive material. 第1の基板210上には画素領域202、引出線206、接続配線及び入出力端子207が設けられている。 The first pixel area 202 in the substrate 210 on, the lead wire 206, the connection wiring and the input-output terminal 207 are provided. 第2の基板はシール材204で第1の基板201と接着されており、その間に液晶層205が設けられている。 The second substrate is bonded to the first substrate 201 by the sealant 204, the liquid crystal layer 205 is provided therebetween. また、接続配線及び入出力端子207の一方の端にはFPC212が異方性導電材で接着されている。 Further, FPC 212 is bonded with the anisotropic conductive material to one end of the connecting wires and the input-output terminal 207. 異方性導電材は樹脂215と表面にAuなどがメッキされた数十〜数百μm径の導電性粒子214から成り、導電性粒子214により接続配線及び入出力端子207とFPC212に形成された配線213とが電気的に接続されている。 Anisotropic conductive material is made of a conductive particle 214 of several tens to several hundreds μm diameter Au or the like resin 215 and the surface is plated, is formed in the connecting wires and the input-output terminal 207 and FPC212 by the conductive particles 214 and the wiring 213 are electrically connected. スティックドライバ208も同様に異方性導電材で第1の基板に接着され、樹脂211中に混入された導電性粒子210により、スティックドライバ208に設けられた入出力端子209と引出線206または接続配線及び入出力端子207と電気的に接続されている。 Stick driver 208 is also bonded similarly to the first substrate by an anisotropic conductive material, the conductive particles 210 mixed in a resin 211, output terminals 209 and the lead line 206 or the connection provided in the stick driver 208 It is wired and electrically connected to the output terminal 207.
【0046】 [0046]
図10(A)はこの方式によるスティックドライバ224の実装方法を詳細に説明する部分断面図である。 FIG. 10 (A) is a partial cross-sectional view for explaining how to implement stick driver 224 according to this scheme in detail. スティックドライバ224には入出力端子225が設けられ、その周辺部には保護絶縁膜226が形成されていることが望ましい。 Input-output terminal 225 is provided in the stick driver 224, it is desirable that the protective insulating film 226 is formed on the periphery thereof. 第1の基板220には第1の導電層221と第2の導電層223、及び絶縁層222が図で示すように形成され、ここでは第1の導電層221と第2の導電層223とで引出線または接続配線を形成している。 The first substrate 220 first conductive layer 221 and the second conductive layer 223, and an insulating layer 222 is formed as shown in the figure, wherein the first conductive layer 221 and the second conductive layer 223 in forming a lead line or a connection wiring. 第1の基板に形成されるこれらの導電層及び絶縁層は画素領域の画素TFTと同じ工程で形成されるものである。 These conductive layers and insulating layer formed on the first substrate is intended to be formed in the same step as the pixel TFT of the pixel region. 例えば、画素TFTが逆スタガ型で形成される場合、第1の導電層221はゲート電極と同じ層に形成され、Ta、Cr、Ti、Alなどの材料で形成される。 For example, if the pixel TFT in the reverse stagger type, the first conductive layer 221 is formed on the same layer as the gate electrode, Ta, Cr, Ti, is formed of a material such as Al. 通常ゲート電極上にはゲート絶縁膜が形成され、絶縁層222はこれと同じ層で形成されるものである。 The usually on the gate electrode a gate insulating film is formed, the insulating layer 222 is intended to be formed using the same layer. 第1の導電層221上に重ねて設ける第2の導電層223は画素電極と同じ透明導電膜で形成されるものであり、導電性粒子227との接触を良好なものとするために設られている。 The second conductive layer 223 provided on top the first conductive layer 221 is intended to be formed of the same transparent conductive film as the pixel electrode, setting is to make contact with the conductive particles 227 is made favorable ing. 樹脂228中に混入させる導電性粒子227の大きさと密度を適したものとすることにより、このような形態でスティックドライバと第1の基板とは電気的接続構造を形成することができる。 By them suitable size and density of the conductive particles 227 mixed in the resin 228, the stick driver and the first substrate in such a form capable of forming an electrical connection structure.
【0047】 [0047]
図10(B)は樹脂の収縮力を用いたCOG方式の例であり、スティックドライバ側にTaやTiなどでバリア層229を形成し、その上に無電解メッキ法などによりAuを約20μm形成しバンプ230とする。 FIG. 10 (B) is an example of a COG method using a contractile force of the resin, forming a barrier layer 229 of Ta or the like and Ti to stick driver side, about 20μm an Au by electroless plating method thereon and the bump 230. そして、スティックドライバと第1の基板との間に光硬化性絶縁樹脂231を介在させ、光硬化して固まる樹脂の収縮力を利用して電極間を圧接して電気的な接続を形成する。 Then, by interposing a photo-curable insulating resin 231 between the stick driver and the first substrate to form an electrical connection by utilizing the shrinkage force of the resin hardens photocured pressed between the electrodes.
【0048】 [0048]
また、図9(B)で示すように第1の基板にスティックドライバを接着材216で固定して、Auワイヤ217によりスティックドライバの入出力端子と引出線または接続配線とを接続しても良い。 Further, by fixing the first substrate adhesive 216 a stick driver as shown in FIG. 9 (B), the may be connected to input and output of the stick driver terminal and a lead line or a connection wiring with an Au wire 217 . そして樹脂218で封止する。 And sealed with a resin 218.
【0049】 [0049]
スティックドライバの実装方法は図9及び図10を基にした方法に限定されるものではなく、ここで説明した以外にも公知のCOG方法やワイヤボンディング方法、或いはTAB方法を用いることが可能である。 Implementation of stick driver is not intended to be limited to the method based on FIGS. 9 and 10, a known COG method, wire bonding method other than those described here, or it is possible to use TAB method .
【0050】 [0050]
スティックドライバの厚さは、対向電極が形成された第2の基板と同じ厚さとすることにより、この両者の間の高さはほぼ同じものとなり、表示装置全体としての薄型化に寄与することができる。 The thickness of the stick driver, by the same thickness as the second substrate on which the common electrode is formed, the height between the two is almost constant, which contributes to thinning of a display device as a whole it can. また、それぞれの基板を同じ材質のもので作製することにより、この液晶表示装置に温度変化が生じても熱応力が発生することなく、TFTで作製された回路の特性を損なうことはない。 Further, by both substrates are formed of the same material, the liquid crystal display device without the temperature change thermal stress occurs even if the, does not impair the characteristics of a circuit formed by TFT. その他にも、本実施形態で示すようにICチップよりも長尺のスティックドライバで駆動回路を実装することにより、一つの画素領域に対して必要な数を減らすことができる。 Besides, by implementing the drive circuit with the stick driver long than the IC chip as shown in the present embodiment, it is possible to reduce the number required for a single pixel region.
【0051】 [0051]
【実施例】 【Example】
[実施例1] [Example 1]
本実施例は液晶表示装置の作製方法を示し、基板上に画素部のTFTを逆スタガ型で形成し、該TFTに接続する保持容量を作製する方法について図1〜図5を用い工程に従って詳細に説明する。 This example shows a method for manufacturing a liquid crystal display device, the TFT of the pixel portion is formed with an inverted staggered on a substrate, details in accordance with the steps reference to FIGS method for manufacturing a holding capacitor connected to the TFT It will be explained. また、同図には該基板の端部に設けられ、他の基板に設けた回路の配線と電気的に接続するための端子部の作製工程を同時に示す。 Further, in the figure provided at an end of the substrate, illustrating a manufacturing process of the terminal portion for connecting the wiring electrically the circuit provided to another substrate at the same time.
【0052】 [0052]
図2(A)において、基板100にはコーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いる。 In FIG. 2 (A), the substrate 100 using a glass substrate such as Corning # 7059 glass and # barium borosilicate glass typified by 1737 glass or alumino borosilicate glass. その他に、石英基板、プラスチック基板などの基板を使用することができる。 In addition, it is possible to use a quartz substrate, a substrate such as a plastic substrate.
【0053】 [0053]
この基板100上に導電層を全面に形成した後、第1のフォトマスクを用いるフォトリソ工程を行い、エッチング処理をしてゲート電極102'及びゲート配線(図示せず)、容量配線103、端子101を形成する。 After forming the conductive layer on the entire surface of the substrate 100, subjected to photolithography process using a first photomask (not shown) the gate electrode 102 'and the gate wiring by the etching process, the capacitor wiring 103, the terminal 101 to form. このとき少なくともゲート電極102'の端部にテーパー部が形成されるようにエッチングする。 At this time, etching is performed so tapered portion is formed on at least an end portion of the gate electrode 102 '. また、この段階での上面図を図4に示す。 Further, a top view at this stage in FIG.
【0054】 [0054]
ゲート電極102及びゲート配線と容量配線103、端子部の端子101は、アルミニウム(Al)や銅(Cu)などの低抵抗導電性材料で形成することが望ましいが、Al単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わせて形成する。 The gate electrode 102 and the gate wiring and the capacitor wiring 103, the terminal 101 of the terminal portion are desirably formed of aluminum (Al) or copper (Cu) low-resistance conductive material such as, in the Al alone inferior heat resistance, since there are problems such that tendency to corrosion are formed in combination with a heat-resistant conductive material. また、低抵抗導電性材料としてAgPdCu合金を用いてもよい。 Further, an AgPdCu alloy may be used as a low-resistance conductive material. 耐熱性導電性材料としては、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)、クロム(Cr)、Nd(ネオジム)から選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜、または前記元素を成分とする窒化物で形成する。 As the heat-resistant conductive material, titanium (Ti), tantalum (Ta), tungsten (W), molybdenum (Mo), and chromium (Cr), Nd element selected from (neodymium), or said element component alloy or to form an alloy film combining the elements, or the elements of a nitride whose components. 例えば、TiとCuの積層、TaNとCuとの積層が挙げられる。 For example, a stack of Ti and Cu, include lamination of TaN and Cu. また、Ti、Si、Cr、Nd等の耐熱性導電性材料と組み合わせて形成した場合、平坦性が向上するため好ましい。 Further, Ti, Si, Cr, when formed in combination with a heat-resistant conductive material such as Nd, preferable to improve the flatness. その他に、耐熱性導電性材料の単層やMoとW、或いはMoとTaの合金を用いても良い。 Other single layer or Mo and W in the heat resistant conductive material, or may be an alloy of Mo and Ta.
【0055】 [0055]
液晶表示装置を作製するには、ゲート電極およびゲート配線は耐熱性導電性材料と低抵抗導電性材料とを組み合わせて形成することが望ましい。 To produce a liquid crystal display device, the gate electrode and the gate line is preferably formed by combining a heat-resistant conductive material and a low resistance conductive material. 画面サイズが4型程度までなら耐熱性導電性材料の窒化物から成る導電層(A)と耐熱性導電性材料から成る導電層(B)とを積層したニ層構造とする。 Screen size to a conductive layer made of a nitride of a conductive material having heat resistance if up to about 4-inch (A) and conductive layer made of a heat-resistant conductive material and (B) and was laminated with two layers structure. 導電層(B)はAl、Cu、Ta、Ti、W、Nd、Crから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜で形成すれば良く、導電層(A)は窒化タンタル(TaN)膜、窒化タングステン(WN)膜、窒化チタン(TiN)膜などで形成する。 The conductive layer (B) is Al, Cu, Ta, Ti, W, Nd, or an alloy of an element selected from Cr, or the elemental components may be formed of an alloy film of a combination of the above elements, conductive layer (A) is a tantalum nitride (TaN) film, a tungsten nitride (WN) film is formed by titanium nitride (TiN) film. 例えば、導電層(A)としてCr、導電層(B)としてNdを含有するAlとを積層したニ層構造とすることが好ましい。 For example, the conductive layer as a (A) Cr, the conductive layer (B) is preferably a two-layer structure formed by laminating the Al containing Nd as. 導電層(A)は10〜100nm(好ましくは20〜50nm)とし、導電層(B)は200〜400nm(好ましくは250〜350nm)とする。 Conductive layer (A) is set to 10 to 100 nm (preferably 20 to 50 nm), a conductive layer (B) is a 200 to 400 nm (preferably 250 to 350 nm).
【0056】 [0056]
一方、4型クラス以上の大画面に適用するには耐熱性導電性材料から成る導電層(A)と低抵抗導電性材料から成る導電層(B)と耐熱性導電性材料から成る導電層(C)とを積層した三層構造とすることが好ましい。 On the other hand, the conductive layer made of a heat resistant conductive conductive layer made of a material (A) and the conductive layer made of low resistance conductive material (B) and heat-resistant conductive material is applied to 4-inch class or more large screen ( it is preferable to form a three-layer structure of C) and. 低抵抗導電性材料から成る導電層(B)は、アルミニウム(Al)を成分とする材料で形成し、純Alの他に、0.01〜5atomic%のスカンジウム(Sc)、Ti、Nd、シリコン(Si)等を含有するAlを使用する。 Conductive layer made of low resistance conductive material (B) is an aluminum (Al) is formed of a material as a component, in addition to pure Al, 0.01~5atomic% of scandium (Sc), Ti, Nd, silicon (Si) or the like using the Al containing. 導電層(C)は導電層(B)のAlにヒロックが発生するのを防ぐ効果がある。 Conductive layer (C) hillocks Al conductive layer (B) has the effect of preventing the occurrence. 導電層(A)は10〜100nm(好ましくは20〜50nm)とし、導電層(B)は200〜400nm(好ましくは250〜350nm)とし、導電層(C)は10〜100nm(好ましくは20〜50nm)とする。 Conductive layer (A) is set to 10 to 100 nm (preferably 20 to 50 nm), a conductive layer (B) is a 200 to 400 nm (preferably 250 to 350 nm), a conductive layer (C) is 10 to 100 nm (preferably 20 to 50nm) to. 本実施例では、Tiをターゲットとしたスパッタ法により導電層(A)をTi膜で50nmの厚さに形成し、Alをターゲットとしたスパッタ法により導電層(B)をAl膜で200nmの厚さに形成し、Tiをターゲットとしたスパッタ法により導電層(C)をTi膜で50nmの厚さに形成する。 In this embodiment, the conductive layer (A) was formed to a thickness of 50nm of Ti film by sputtering with targets Ti, thickness of 200nm conductive layer (B) at Al film by a sputtering method using Al target formed to be, to form the conductive layer (C) to a thickness of 50nm of Ti film by a sputtering method to target Ti.
【0057】 [0057]
次いで、絶縁膜104aを全面に成膜する。 Then, an insulating film 104a on the entire surface. 絶縁膜104aはスパッタ法を用い、膜厚を50〜200nmとする。 Insulating film 104a is using a sputtering method, and 50~200nm thickness. 例えば、絶縁膜104aとして窒化シリコン膜を用い、150nmの厚さで形成する。 For example, a silicon nitride film as the insulating film 104a, is formed to a thickness of 150 nm. 勿論、ゲート絶縁膜はこのような窒化シリコン膜に限定されるものでなく、酸化シリコン膜、酸化窒化シリコン膜、酸化タンタル膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。 Of course, the gate insulating film is not limited to such a silicon nitride film, a silicon oxide film, a silicon nitride film, using another insulating film such as a tantalum oxide film, a single layer or a stacked layer of these materials it may be formed as a structure. 例えば、下層を窒化シリコン膜とし、上層を酸化シリコン膜とする積層構造としても良い。 For example, the lower the silicon nitride film, or the upper layer as a laminate structure in which a silicon oxide film.
【0058】 [0058]
絶縁膜104a上に50〜200nm(好ましくは100〜150nm)の厚さで第1の半導体膜105を、プラズマCVD法やスパッタ法などの公知の方法で全面に形成する。 A first semiconductor film 105 with a thickness of 50 to 200 nm (preferably 100 to 150 nm) on the insulating film 104a, is formed on the entire surface by a known method such as plasma CVD or sputtering. 例えば、シリコンのターゲットを用いたスパッタ法で非晶質シリコン(a−Si)膜を150nmの厚さに形成する。 For example, to form an amorphous silicon (a-Si) film by sputtering using a silicon target in a thickness of 150 nm. その他、この第1の半導体膜には、微結晶半導体膜、非晶質シリコンゲルマニウム膜(Si X Ge (1-X) 、(0<X<1))、非晶質シリコンカーバイト(Si XY )などの非晶質構造を有する化合物半導体膜を適用することも可能である。 Additional, this first semiconductor film, a microcrystalline semiconductor film, an amorphous silicon germanium film (Si X Ge (1-X ), (0 <X <1)), amorphous silicon carbide (Si X it is also possible to apply the compound semiconductor film having a C Y) amorphous structure such.
【0059】 [0059]
次に、一導電型(n型またはp型の不純物元素を含有する)の第2の半導体膜を20〜80nmの厚さで形成する。 Next, a second semiconductor film of one conductivity type (containing n-type or p-type impurity element) at a thickness of 20 to 80 nm. 一導電型の第2の半導体膜は、プラズマCVD法やスパッタ法などの公知の方法で全面に形成する。 Second semiconductor film of one conductivity type is formed on the entire surface by a known method such as plasma CVD or sputtering. 本実施例では、リン(P)が添加されたシリコンターゲットを用いて一導電型の第2の半導体膜106を形成する。 In this embodiment, a second semiconductor film 106 having one conductivity type using a silicon target with phosphorus (P) has been added. 或いは、シリコンターゲットを用い、リンを含む雰囲気中でスパッタリングを行い成膜してもよい。 Alternatively, a silicon target may be deposited perform sputtering in an atmosphere containing phosphorus. その他にも、第2の半導体膜を水素化微結晶シリコン膜(μc−Si:H)で形成しても良い。 Besides, hydrogenated microcrystalline silicon film and the second semiconductor film (μc-Si: H) may be formed in.
【0060】 [0060]
金属材料からなる第1の導電膜107はスパッタ法や真空蒸着法で形成する。 The first conductive film 107 made of a metal material is formed by sputtering or vacuum evaporation. 第1の導電膜107の材料としては、第2の半導体膜106とオーミックコンタクトのとれる金属材料であれば特に限定されず、Al、Cr、Ta、Tiから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜等が挙げられる。 As the material of the first conductive film 107, if the metallic material can take the second semiconductor layer 106 and the ohmic contact is not particularly limited, component Al, Cr, Ta, selected from Ti element, or the element or alloy to an alloy film including a combination of the above elements and the like. 本実施例ではスパッタ法を用い、第1の導電膜107として、50〜150nmの厚さのTi膜と、そのTi膜上に重ねてアルミニウム(Al)を300〜400nmの厚さで形成し、さらにその上にTi膜を100〜150nmの厚さで形成する3層構造で形成する(図2(A))。 Sputtering in this embodiment, as the first conductive film 107, a Ti film having a thickness of 50 to 150 nm, an aluminum (Al) superimposed on the Ti film was formed to a thickness of 300 to 400 nm, further forming a Ti film is formed thereon a three-layer structure formed to a thickness of 100 to 150 nm (FIG. 2 (a)).
【0061】 [0061]
絶縁膜104a、第1の半導体膜105、一導電型の第2の半導体膜106、及び第1の導電膜107はいずれも公知の方法で作製するものであり、プラズマCVD法やスパッタ法で作製することができる。 Insulating film 104a, the first semiconductor film 105, both the second semiconductor layer 106 and the first conductive film 107, the one conductivity type are those formed by known methods, produced by plasma CVD or sputtering can do. 本実施例では、これらの膜(104a、105、106、107)をスパッタ法で、ターゲット及びスパッタガスを適宣切り替えることにより連続的に形成した。 In this embodiment, these films (104a, 105, 106 and 107) in the sputtering was continuously formed by switching Tekisen the target and sputtering gas. この時、スパッタ装置において、同一の反応室または複数の反応室を用い、これらの膜を大気に晒すことなく連続して積層させることが好ましい。 At this time, in the sputtering apparatus, using the same reaction chamber or reaction chamber, it is preferable that these films be continuously stacked without exposure to the atmosphere. このように、大気に曝さないことで不純物の混入を防止することができる。 Thus, it is possible to prevent the contamination of impurities by not exposed to the air.
【0062】 [0062]
そして、第2のフォトマスクを用い、フォトリソグラフィー工程を行い、レジストマスク108を形成し、エッチングにより不要な部分を除去して配線(後の工程によりソース配線及びドレイン電極)111を形成する。 Then, using the second photomask, a photolithography step is performed, the resist mask 108 is formed, to form a (source wiring and drain electrodes by following process) 111 lines and an unnecessary portion is removed by etching. この際のエッチング方法としてウエットエッチングまたはドライエッチングを用いる。 Using wet etching or dry etching as an etching method at this time. この時、第1の導電膜107、一導電型の第2の半導体膜106、及び第1の半導体膜105が順次、レジストマスク108のパターンに従ってエッチングとなする。 At this time, the first conductive film 107, the second semiconductor film 106 having one conductivity type, and the first semiconductor film 105 are sequentially Nasr and etched according to the pattern of the resist mask 108. この工程では配線の形成のみならず、TFTを形成する半導体層のパターンまでも同時に形成する。 Not only formation of the wiring in this step, is also formed at the same time the pattern of the semiconductor layer forming the TFT. TFTの形成部においては、第1の導電膜からなる配線111、n型を付与する不純物元素を含む第2の半導体膜110、及び第1の半導体膜109がそれぞれ形成される。 In the formation of the TFT, the second semiconductor layer 110 and the first semiconductor film 109, which includes an impurity element imparting wires 111, n-type composed of the first conductive film are formed. 本実施例では、SiCl 4とCl 2とBCl 3の混合ガスを反応ガスとしたドライエッチングにより、Ti膜とAl膜とTi膜を順次積層した第1の導電膜107をエッチングし、反応ガスをCF 4とO 2の混合ガスに代えて第1の半導体膜105及びn型を付与する不純物元素を含む第2の半導体膜106を選択的に除去する(図2(B))。 In this embodiment, by dry etching using a mixed gas of SiCl 4, Cl 2 and BCl 3 as a reactive gas, the first conductive film 107 are sequentially laminated a Ti film and an Al film and a Ti film is etched, the reaction gas the second semiconductor film 106 containing an impurity element imparting the first semiconductor film 105 and the n-type in place of the mixed gas of CF 4 and O 2 is selectively removed (FIG. 2 (B)). また、容量部においては容量配線103と絶縁膜104aを残し、同様に端子部においても、端子101と絶縁膜104aが残る。 Also, leaving the insulating film 104a and the capacitor wiring 103 in the capacitor portion, similarly also in the terminal portion, the terminal 101 insulating film 104a remains. この状態の上面図を図5に示す。 It shows a top view of the state in FIG. 但し、簡略化のため図5では全面に成膜された第2の導電膜112は図示していない。 However, the second conductive film 112 which is deposited on the entire surface in FIG. 5 for simplicity is not shown.
【0063】 [0063]
次に、レジストマスク108を除去した後、スクリーン印刷で画素領域の全面を覆うマスクを形成し、端子部のパッド部分を覆っている絶縁膜104aを選択的に除去する。 Next, after removing the resist mask 108, a mask that covers the entire surface of the pixel region by screen printing, an insulating film 104a covering the pad portion of the terminal portion is selectively removed. この処理は高い位置合わせ精度を要求しないので、スクリーン印刷やシャドーマスクを用いて行うことができる。 This process does not require high alignment accuracy can be performed using the screen printing or shadow mask. こうして絶縁膜104bを形成する(図2(C))。 Thus forming an insulating film 104b (FIG. 2 (C)).
【0064】 [0064]
そして、全面に透明導電膜からなる第2の導電膜112を成膜する(図2(D))。 Then, depositing a second conductive film 112 made of entirely transparent conductive film (FIG. 2 (D)). この第2の導電膜112の材料は、酸化インジウム(In 23 )や酸化インジウム酸化スズ合金(In 23 ―SnO 2 、ITOと略記する)などをスパッタ法や真空蒸着法などを用いて形成する。 Material of the second conductive film 112 (abbreviated as In 2 O 3 -SnO 2, ITO ) of indium oxide (In 2 O 3), indium oxide-tin oxide alloy using a sputtering method, a vacuum evaporation method, or the like to form Te. このような材料のエッチング処理は塩酸系の溶液により行う。 Etching treatment of such a material is performed with hydrochloric acid solutions. しかし、特にITOのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金(In 23 ―ZnO)を用いても良い。 However, especially since the etching tends to leave residue of ITO, it may be used an alloy of indium oxide and zinc oxide (In 2 O 3 -ZnO) in order to improve etching processability. 酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ITOと比較して熱安定性にも優れているので、第2の導電膜112と接触する配線111をAl膜で形成しても腐蝕反応をすることを防止できる。 Alloy of indium oxide and zinc oxide is excellent in surface smoothness, so compared to the ITO is excellent in thermal stability, even when the wire 111 in contact with the second conductive film 112 is formed by Al film to corrosion reaction it can be prevented. 同様に、酸化亜鉛(ZnO)も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム(Ga)を添加した酸化亜鉛(ZnO:Ga)などを用いることができる。 Similarly, zinc oxide (ZnO) is also a suitable material, further adding zinc oxide and gallium (Ga) in order to increase the transmittance of visible light and conductivity (ZnO: Ga) or the like can be used.
【0065】 [0065]
次に、第3のフォトマスクを用い、フォトリソグラフィー工程によりレジストマスク113a〜113cを形成する。 Then, using the third photomask to form a resist mask 113a~113c by a photolithography process. そして、エッチングにより不要な部分を除去して第1の半導体膜114、ソース領域115及びドレイン領域116、ソース電極117及びドレイン電極118、画素電極119を形成する(図3(A))。 Then, the first semiconductor film 114 and unnecessary portions are removed by etching, the source region 115 and drain region 116, a source electrode 117 and drain electrode 118, to form a pixel electrode 119 (Figure 3 (A)). このフォトリソグラフィー工程は、第2の導電膜112をパターニングすると同時に配線111と、一導電型の第2の半導体膜110と第1の半導体膜109の一部をエッチングにより除去して開孔を形成する。 The photolithography process includes forming a second conductive film 112 at the same time the wiring 111 when patterning, the opening and the second semiconductor film 110 of one conductivity type part of the first semiconductor film 109 is removed by etching to. 本実施例では、まず、ITOからなる第2の導電膜112を硝酸と塩酸の混合溶液または塩化系第2鉄系の溶液を用いたウエットエッチングにより選択的に除去し、ウエットエッチングにより配線111を選択的に除去した後、ドライエッチングによりn型を付与する不純物元素を含む第2の半導体膜110と第1の半導体膜109の一部をエッチングした。 In this embodiment, first, the second conductive film 112 made of ITO is selectively removed by wet etching using a solution of the mixed solution or the second iron chloride of nitric acid and hydrochloric acid, the wiring 111 by wet etching after selective removal, and etching a portion of the second semiconductor film 110 containing an impurity element imparting n-type by dry etching the first semiconductor film 109. なお、本実施例では、ウエットエッチングとドライエッチングとを用いたが、実施者が反応ガスを適宜選択してドライエッチングのみで行ってもよいし、実施者が反応溶液を適宜選択してウエットエッチングのみで行ってもよい。 In the present embodiment uses the wet etching and dry etching may be performed only by dry etching practitioner selects the reaction gas as appropriate, wet etching practitioner selects the reaction solution appropriately it may be carried out in only.
【0066】 [0066]
また、開孔の底部は第1の半導体膜に達しており、凹部を有する第1の半導体膜114が形成される。 Further, the bottom portion of the opening has reached the first semiconductor film, the first semiconductor film 114 having a recess is formed. この開孔によって配線111はソース配線117とドレイン電極118に分離され、一導電型の第2の半導体膜110はソース領域115とドレイン領域116に分離される。 Wiring 111 by the aperture is separated into the source wiring 117 and the drain electrode 118, the second semiconductor film 110 having one conductivity type is separated into the source region 115 and drain region 116. また、ソース配線と接する第2の導電膜120は、ソース配線を覆い、後の製造工程、特にラビング処理で生じる静電気を防止する役目を果たす。 The second conductive film 120 in contact with the source wiring, serves to prevent static electricity generated to cover the source wiring, after the manufacturing process, in particular a rubbing process. 本実施例では、ソース配線上に第2の導電膜120を形成した例を示したが、第2の導電膜120を除去してもよい。 In this embodiment, an example of forming the second conductive film 120 on the source line may be removed and the second conductive film 120. また、このフォトリソグラフィー工程において、容量部における絶縁膜104bを誘電体として、容量配線103と画素電極119とで保持容量が形成される。 Further, in the photolithography process, an insulating film 104b in a capacitor portion as a dielectric storage capacitor is formed with the capacitor wiring 103 and the pixel electrode 119. その他に、このフォトリソグラフィー工程において、レジストマスク113cで覆い端子部に形成された透明導電膜からなる第2の導電膜を残す。 Additional, in the photolithography step, a second conductive film made of a transparent conductive film formed on the terminal portion is covered with a resist mask 113c.
【0067】 [0067]
次に、レジストマスク113a〜113cを除去した。 Next, the resist mask was removed 113 a to 113 c. この状態の断面図を図3(B)に示す。 A cross-sectional view of the state shown in Figure 3 (B). 尚、図1は1つの画素の上面図であり、A−A'線 及びB−B'線に沿った断面図がそれぞれ図3(B)に相当する。 Incidentally, FIG. 1 is a top view of one pixel, section along the line A-A 'and line B-B' diagram respectively correspond to FIG 3 (B).
【0068】 [0068]
また、図11(A)は、この状態のゲート配線端子部501、及びソース配線端子部502の上面図をそれぞれ図示している。 Further, FIG. 11 (A) a gate wiring terminal portion 501 in this state, and a top view of a source wiring terminal portion 502 shown respectively. なお、図1〜図3と対応する箇所には同じ符号を用いている。 Incidentally, the same reference numerals are used for the portions corresponding to FIGS. また、図11(B)は図11(A)中のE−E'線 及びF−F'線に沿った断面図に相当する。 Further, FIG. 11 (B) a cross-sectional view taken along line E-E 'and line F-F' of FIG. 11 in (A). 図11(A)において、透明導電膜からなる503は入力端子として機能する接続用の電極である。 In FIG. 11 (A), 503 made of a transparent conductive film is an electrode for connection which functions as an input terminal. また、図11(B)において、504は絶縁膜(104bから延在する)、505は第1の非晶質半導体膜(114から延在する)、506はn型を付与する不純物元素を含む第2の非晶質半導体膜(115から延在する)である。 Further, in FIG. 11 (B), 504 is (extending from 104b) insulating film, 505 (extending from 114) a first amorphous semiconductor film, 506 includes an impurity element imparting n-type it is (extending from 115) a second amorphous semiconductor film.
【0069】 [0069]
こうして3枚のフォトマスクを使用して、3回のフォトリソグラフィー工程により、逆スタガ型のnチャネル型TFT201を有する画素TFT、保持容量202を完成させることができる。 Thus by using three photomasks, by three photolithography process, a pixel TFT having the n-channel type TFT201 inverted staggered, it is possible to complete the storage capacitor 202. これらを個々の画素に対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型の電気光学装置を作製するための一方の基板とすることができる。 By these corresponding to each pixel constituting the pixel portion arranged in matrix can be used as one of substrates for manufacturing an active matrix type electro-optical device. 本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。 In the present specification for convenience is referred to such a substrate as an active matrix substrate.
【0070】 [0070]
次に、アクティブマトリクス基板の画素部のみに配向膜121を選択的に形成する。 Next, selectively form an alignment layer 121 only in the pixel portion of the active matrix substrate. 配向膜121を選択的に形成する方法としては、スクリーン印刷法を用いてもよいし、配向膜を塗布後、シャドーマスクを用いてレジストマスクを形成して除去する方法を用いてもよい。 The alignment film 121 as a method of selectively forming may be by screen printing, after coating the alignment layer, it may be used a method of forming a resist mask is removed using a shadow mask. 通常、液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。 Usually, the orientation film of the liquid crystal display device is often used a polyimide resin. そして、配向膜121にラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにする。 Then, so as to oriented with a certain pretilt angle liquid crystal molecules rubbed alignment film 121.
【0071】 [0071]
次いで、アクティブマトリクス基板と、対向電極122と配向膜123とが設けられた対向基板124とをスペーサで基板間隔を保持しながらシール剤により貼り合わせた後、アクティブマトリクス基板と対向基板の間に液晶材料125を注入する。 Next, after bonding the active matrix substrate, the sealant while maintaining the substrate interval between the counter electrode 122 and the alignment film 123 and the counter substrate 124 is provided with a spacer, liquid crystal between the active matrix substrate and the counter substrate injecting the material 125. 液晶材料125は公知のものを適用すれば良く代表的にはTN液晶を用いる。 The liquid crystal material 125 used TN liquid crystal well typically be applied to a known. 液晶材料を注入した後、注入口は樹脂材料で封止する(図3(C))。 After injection of the liquid crystal material, the inlet is sealed with a resin material (FIG. 3 (C)).
【0072】 [0072]
端子部には、実施形態2で示すように駆動回路が形成されたスティックドライバを取り付ける。 The terminal portions, attaching a stick driver which the driver circuit is formed as shown in the second embodiment. スティックドライバは走査線側とソース線側で異なる駆動回路が用いられる。 Stick driver is different driving circuits are used in the scanning line side and a source line side. こうして、画素領域を3枚のフォトマスクで作製したアクティブマトリクス型液晶表示装置を完成させることができる。 Thus, it is possible to complete the active matrix type liquid crystal display device manufactured a pixel region in three photomasks.
【0073】 [0073]
[実施例2] [Example 2]
本実施例では、実施例1で作製した画素TFT上に保護膜を形成した例を図12に示す。 In this embodiment, an example of forming a protective film on the pixel TFT manufactured in Example 1 shown in FIG. 12. なお、本実施例は、実施例1の図3(B)の状態まで同一であるので異なる点について以下に説明する。 Note that this embodiment will be described below different points in the identical to the state of FIG. 3 in Example 1 (B). また、図3(B)に対応する箇所は同一の符号を用いている。 Also, portions corresponding to FIG. 3 (B) are designated by the same reference numerals.
【0074】 [0074]
まず、実施例1に従って図3(B)の状態を得た後、薄い無機絶縁膜を全面に形成する。 First, after obtaining the state shown in FIG. 3 (B) according to Example 1, to form a thin inorganic insulating film on the entire surface. この薄い無機絶縁膜としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、酸化タンタル膜などの無機絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。 As the thin inorganic insulating film, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an inorganic insulating film such as a tantalum oxide film may be formed as a single layer or a stacked structure of these materials.
【0075】 [0075]
次いで、第4のフォトマスクを用い、フォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して、画素TFT部においては絶縁膜402、端子部においては無機絶縁膜401をそれぞれ形成する。 Then, using a fourth photomask, a photolithography process, a resist mask is formed, unnecessary portions are removed by etching, the insulating film 402 in the pixel TFT portion, the inorganic insulating film 401 in the terminal portion each form. この無機絶縁膜401、402は、パッシベーション膜として機能する。 The inorganic insulating film 401 and 402 serves as a passivation film. また、端子部においては、第4のフォトリソグラフィー工程により薄い無機絶縁膜401を除去して、端子部の端子101上に形成された透明導電膜からなる第2の導電膜を露呈させる。 In the terminal portion, by removing the thin inorganic insulating film 401 by the fourth photolithography process, exposing the second conductive film formed of a transparent conductive film formed on the terminal 101 of the terminal portion.
【0076】 [0076]
こうして本実施例では、4枚のフォトマスクを使用して、4回のフォトリソグラフィー工程により、無機絶縁膜で保護された逆スタガ型のnチャネル型TFT、保持容量を完成させることができる。 In this embodiment thus uses the four photomasks, the four photolithography processes, the reverse stagger type n-channel type TFT that is protected by the inorganic insulating film, it is possible to complete the storage capacitor. そして、これらを個々の画素に対応してマトリクス状に配置し、画素部を構成することによりアクティブマトリクス型の電気光学装置を作製するための一方の基板とすることができる。 Then, it is possible to them in response to each pixel arranged in a matrix, and one of the substrates for manufacturing an active matrix type electro-optical device by constituting the pixel portion. なお、本実施例は、実施例1の構成と組み合わせることが可能である。 Incidentally, this embodiment can be combined with the configuration of the first embodiment.
【0077】 [0077]
[実施例3] [Example 3]
実施例1では、絶縁膜、第1の非晶質半導体膜、一導電型の第2の非晶質半導体膜及び第1の導電膜をスパッタ法で形成する例を中心として示しが、本実施例ではプラズマCVD法を用いる例を示す。 In Example 1, the insulating film, a first amorphous semiconductor film, indicates a second amorphous semiconductor film and the first conductive film of the one conductivity type around the example of forming by sputtering, the present embodiment an example of using the plasma CVD method in the example. 具体的には、絶縁膜、第1の非晶質半導体膜、及び一導電型の第2の半導体膜をプラズマCVD法で形成する。 Specifically, the insulating film, a first amorphous semiconductor film, and a second semiconductor film of one conductivity type is formed by a plasma CVD method.
【0078】 [0078]
本実施例においては絶縁膜として酸化窒化シリコン膜を用い、プラズマCVD法により150nmの厚さで形成する。 It uses a silicon oxynitride film as an insulating film in this embodiment, formed to a thickness of 150nm by plasma CVD. この時、プラズマCVD装置において、電源周波数を13〜70MHz、好ましくは27〜60MHzで行う。 At this time, in the plasma CVD apparatus, and the power frequency 13~70MHz, preferably 27~60MHz. 特に、電源周波数27〜60MHzを使うことにより緻密な絶縁膜を形成することができ、ゲート絶縁膜としての耐圧を高めることができる。 In particular, it is possible to form a dense insulating film by using the power frequency 27~60MHz, it is possible to increase the breakdown voltage of the gate insulating film. また、SiH 4とNH 3にN 2 Oを添加させて作製された酸化窒化シリコン膜は、膜の内部応力が緩和されるので、この用途に対して好ましい材料となる。 Further, a silicon oxynitride film formed by adding N 2 O to SiH 4 and NH 3, since the internal stress of the film is relaxed, the preferred material for this application. 勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、酸化シリコン膜、窒化シリコン膜、酸化タンタル膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。 Of course, the gate insulating film is not limited to such a silicon oxynitride film, a silicon oxide film, a silicon nitride film, using another insulating film such as a tantalum oxide film, a single layer or a stacked layer of these materials it may be formed as a structure. も良い。 It may be. その一例を示せば、下層を窒化シリコン膜とし、上層を酸化シリコン膜とする積層構造はゲート絶縁膜として好ましい形態である。 One example thereof, the lower the silicon nitride film, a laminated structure of the upper layer and the silicon oxide film is a preferred embodiment as a gate insulating film.
【0079】 [0079]
酸化シリコン膜を用いる場合には、プラズマCVD法で、オルトケイ酸テトラエチル(Tetraethyl Orthosilicate:TEOS)とO 2とを混合し、反応圧力40Pa、基板温度250〜350℃とし、高周波(13.56MHz)電力密度0.5〜0.8W/cm 2で放電させて形成することができる。 When using a silicon oxide film, a plasma CVD method, tetraethyl orthosilicate (Tetraethyl Orthosilicate: TEOS) and O 2 were mixed, and the reaction pressure 40 Pa, a substrate temperature of 250 to 350 ° C., a high frequency (13.56 MHz) power it can be formed by discharging a density 0.5~0.8W / cm 2. このようにして作製された酸化シリコン膜は、その後300〜400℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。 In this way, the fabricated silicon oxide film, then it is possible to obtain good characteristics as a gate insulating film by thermal annealing at 300 to 400 ° C..
【0080】 [0080]
第1の半導体膜として、代表的には、プラズマCVD法で水素化非晶質シリコン(a−Si:H)膜を100nmの厚さに形成する。 As the first semiconductor film, typically a plasma CVD method with hydrogenated amorphous silicon (a-Si: H) film formed to a thickness of 100 nm. この時、プラズマCVD装置において、電源周波数13〜70MHz、好ましくは27〜60MHzで行えばよい。 At this time, in the plasma CVD apparatus, the power supply frequency 13~70MHz, preferably may be performed by 27~60MHz. 電源周波数27〜60MHzを使うことにより成膜速度を向上することが可能となり、成膜された膜は、欠陥密度の少ないa−Si膜となるため好ましい。 It becomes possible to increase the deposition rate by using the power frequency 27~60MHz, the deposited film is preferable because a small a-Si film defect density. その他、この第1の非晶質半導体膜には、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用することも可能である。 Additional, this first amorphous semiconductor film, it is also possible to apply a compound semiconductor film having an amorphous structure such as an amorphous silicon germanium film. 非晶質半導体膜のプラズマCVD法による成膜において、100〜100kHzのパルス変調放電を行えば、プラズマCVD法の気相反応によるパーティクルの発生を防ぐことができ、成膜においてピンホールの発生を防ぐことができるため好ましい。 In film formation by the plasma CVD method of the amorphous semiconductor film, by performing pulse modulation discharge 100~100KHz, it is possible to prevent the generation of particles due to gas phase reaction in the plasma CVD method, the occurrence of pinholes in the film formation preferable since it is possible to prevent.
【0081】 [0081]
また、本実施例では、一導電型の不純物元素を含有する半導体膜として、一導電型の第2の非晶質半導体膜を20〜80nmの厚さで形成する。 Further, in this embodiment, as the semiconductor film containing an impurity element of one conductivity type, forming a second amorphous semiconductor film having one conductivity type with a thickness of 20 to 80 nm. 例えば、n型の不純物元素を含有するa−Si:H膜を形成すれば良く、そのためにシラン(SiH 4 )に対して0.1〜5%の濃度でフォスフィン(PH 3 )を添加する。 For example, containing an n-type impurity element a-Si: H film may be formed, addition of phosphine (PH 3) at a concentration of 0.1% to 5% of the silane (SiH 4) for this purpose. 或いは、n型を付与する不純物元素を含む第2の非晶質半導体膜106に代えて水素化微結晶シリコン膜(μc−Si:H)を用いても良い。 Alternatively, the second hydrogenated microcrystalline silicon film in place of the amorphous semiconductor film 106 containing an impurity element imparting n-type (μc-Si: H) may be used.
【0082】 [0082]
これらの膜は、反応ガスを適宣切り替えることにより、連続的に形成することができる。 These films, by switching Tekisen reaction gas, can be continuously formed. また、プラズマCVD装置において、同一の反応室または複数の反応室を用い、これらの膜を大気に晒すことなく連続して積層させることもできる。 Further, in the plasma CVD apparatus, using the same reaction chamber or reaction chamber, these films may be continuously stacked without exposure to the atmosphere. このように、大気に曝さないで連続成膜することで特に、第1の半導体膜への不純物の混入を防止することができる。 Thus, in particular by successive formation without exposure to air can prevent entry of impurities into the first semiconductor film.
【0083】 [0083]
[実施例4] [Example 4]
図2において示すように、絶縁膜、第1の非晶質半導体膜、一導電型の第2の非晶質半導体膜、第1の導電膜を順次、連続的に積層する工程では、スパッタ装置やプラズマCVD装置の一つの形態として、複数の反応室を備えたマルチチャンバー型の装置が適用できる。 As shown in FIG. 2, the insulating layer, the first amorphous semiconductor film, one conductivity type second amorphous semiconductor film, the first conductive film sequentially, in the step of continuously laminating, sputtering apparatus in one form of or a plasma CVD apparatus can be applied multi-chamber apparatus having a plurality of reaction chambers.
【0084】 [0084]
図13はマルチチャンバー型の装置(連続成膜システム)の上面からみた概要を示す。 Figure 13 shows the outline viewed from the upper surface of the multi-chamber type apparatus (continuous deposition system). 装置の構成は、ロード・アンロード室10、15、皮膜を形成するチャンバー11〜14が備えられ、各チャンバーは共通室20に連結されている。 Configuration of the apparatus, the load-unload chamber 10 and 15, provided with a chamber 11 to 14 to form a film, each chamber is connected to the common chamber 20. ロード・アンロード室、共通室及び各チャンバーには、真空排気ポンプ、ガス導入系が配置されている。 Loading and unloading chambers, the common chamber and each chamber, vacuum pumps, gas introduction system is arranged.
【0085】 [0085]
ロード・アンロード室10、15は、処理基板30をチャンバーに搬入するためのロードロック室である。 Load-unload chamber 10 and 15, the processing substrate 30 is a load lock chamber for loading into the chamber. 第1のチャンバー11は絶縁膜104を成膜するための反応室である。 The first chamber 11 is a reaction chamber for forming an insulating film 104. 第2のチャンバー12は第1の非晶質半導体膜105を成膜するための反応室である。 The second chamber 12 is a reaction chamber for forming a first amorphous semiconductor film 105. 第3のチャンバー13は一導電型の非晶質半導体膜106を成膜するための反応室である。 The third chamber 13 is a reaction chamber for forming an amorphous semiconductor film 106 having one conductivity type. 第4のチャンバー14は第1の導電膜107を成膜するための反応室である。 The fourth chamber 14 is a reaction chamber for forming a first conductive film 107.
【0086】 [0086]
このようなマルチチャンバー型の装置の動作の一例を示す。 It shows an example of the operation of such a multi-chamber type apparatus. 最初、全てのチャンバーは、一度高真空状態に真空引きされた後、窒素またはアルゴンなどのガスを流し、チャンバー内を0.01〜5Pa程度の圧力に保持することにより、排気口からの逆拡散やチャンバー内壁からの脱ガスによる汚染を防いでいる。 First, all of the chambers, after being evacuated once to a high vacuum state, flowing a gas such as nitrogen or argon, by holding the chamber at a pressure of about 0.01~5Pa, back diffusion of the exhaust port thereby preventing contamination by outgassing from and inner wall of the chamber.
【0087】 [0087]
処理基板は多数枚が収納されたカセット28ごとロード・アンロード室10にセットされる。 Processing board has a large number of sheets is set to be the cassette 28 each loading and unloading chamber 10 storage. 処理基板はゲート弁22を開けてカセットから取り出し、ロボットアーム21によって共通室20に移される。 Substrate is taken out of the cassette opening the gate valve 22, is transferred to the common chamber 20 by the robot arm 21. この際、共通室において位置合わせが行われる。 In this case, the alignment in the common chamber is performed. なお、この基板30は実施例1に従って得られた配線101、102、103が形成されたものを用いた。 Incidentally, was used as the substrate 30 is a wiring 101, 102, 103 obtained according to Example 1 was formed.
【0088】 [0088]
ここでゲート弁22を閉鎖し、次いでゲート弁23を開ける。 Here closes the gate valve 22, then opening the gate valve 23. そして第1のチャンバー11へ処理基板30を移送する。 And transferring the processed substrate 30 to the first chamber 11. 第1のチャンバー内では150℃から300℃の温度で成膜処理を行い、絶縁膜104を得る。 In the first chamber is performed a film forming process at a temperature of 300 ° C. from 0.99 ° C., to obtain an insulating film 104. なお、絶縁膜としては、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、またはこれらの積層膜等を使用することができる。 As the insulating film, it may be used a silicon nitride film, a silicon oxide film, a silicon nitride oxide film, or these multilayer films or the like. 本実施例では単層の窒化珪素膜を採用しているが、二層または三層以上の積層構造としてもよい。 In the present embodiment employs a silicon nitride film of a single layer and may be a two-layer or three-layer or more layered structure. なお、ここではプラズマCVD法が可能なチャンバーを用いたが、ターゲットを用いたスパッタ法が可能なチャンバーを用いても良い。 Note that, although using a chamber capable of plasma CVD method may be a sputtering method which is capable chamber using a target.
【0089】 [0089]
絶縁膜の成膜終了後、処理基板はロボットアームによって共通室に引き出され、第2のチャンバー12に移送される。 After completion formation of the insulating film, processing the substrate taken out to the common chamber by the robot arm, it is transferred to the second chamber 12. 第2のチャンバー内では第1のチャンバーと同様に150℃〜300℃の温度で成膜処理を行い、プラズマCVD法で第1の半導体膜105を得る。 In the second chamber is performed a film forming process in the first chamber and the temperature of likewise 0.99 ° C. to 300 ° C., to obtain a first semiconductor film 105 by plasma CVD. なお、第1の非晶質半導体膜としては、微結晶半導体膜、非晶質ゲルマニウム膜、非晶質シリコン・ゲルマニウム膜、またはこれらの積層膜等を使用することができる。 As the first amorphous semiconductor film, a microcrystalline semiconductor film, an amorphous germanium film, an amorphous silicon germanium film, or these multilayer films, etc., it can be used. また、第1の半導体膜の形成温度を350℃〜500℃として水素濃度を低減するための熱処理を省略してもよい。 Further, the heat treatment for reducing the hydrogen concentration in the formation temperature of the first semiconductor film as 350 ° C. to 500 ° C. may be omitted. なお、ここではプラズマCVD法が可能なチャンバーを用いたが、ターゲットを用いたスパッタ法が可能なチャンバーを用いても良い。 Note that, although using a chamber capable of plasma CVD method may be a sputtering method which is capable chamber using a target.
【0090】 [0090]
第1の半導体膜の成膜終了後、処理基板は共通室に引き出され、第3のチャンバー13に移送される。 After completion formation of the first semiconductor film, processing the substrate taken out to the common chamber, it is transferred to the third chamber 13. 第3のチャンバー内では第2のチャンバーと同様に150℃〜300℃の温度で成膜処理を行い、プラズマCVD法でn型を付与する不純物元素(PまたはAs)を含む一導電型の第2の半導体膜106を得る。 In the third chamber is performed a film forming process in the second chamber and the temperature of likewise 0.99 ° C. to 300 ° C., the one conductivity type containing an impurity element (P or As) which imparts n-type plasma CVD obtaining a second semiconductor film 106. なお、ここではプラズマCVD法が可能なチャンバーを用いたが、ターゲットを用いたスパッタ法が可能なチャンバーを用いても良い。 Note that, although using a chamber capable of plasma CVD method may be a sputtering method which is capable chamber using a target.
【0091】 [0091]
一導電型の第2の半導体膜の成膜終了後、処理基板は共通室に引き出され、第4のチャンバー14に移送される。 After completion the formation of the second semiconductor film having one conductivity type, the processing substrate is taken out to the common chamber, it is transferred to a fourth chamber 14. 第4のチャンバー内では金属ターゲットを用いたスパッタ法で第1の導電膜107を得る。 In the fourth chamber to obtain a first conductive film 107 by sputtering using a metal target.
【0092】 [0092]
このようにして四層が連続的に成膜された被処理基板はロボットアームによってロードロック室15に移送されカセット29に収納される。 Such target substrate that four layers are successively formed in the are stored in the cassette 29 is transported to the load lock chamber 15 by the robot arm.
【0093】 [0093]
[実施例5] [Example 5]
実施例4では、複数のチャンバーを用いて連続的に積層する例を示したが、本実施例では図14に示す装置を用いて一つのチャンバー内で高真空を保ったまま連続的に積層する方法を採用することもできる。 In Example 4, an example for continuously laminated using a plurality of chambers, in this embodiment continuously laminated while maintaining a high vacuum in one chamber by using the apparatus shown in FIG. 14 the method can also be employed.
【0094】 [0094]
本実施例では図14に示した装置システムを用いた。 In the present embodiment using the apparatus system shown in FIG. 14. 図14において、40は処理基板、50は共通室、44、46はロードロック室、45はチャンバー、42、43はカセットである。 14, the substrate 40, 50 is common chamber, 44 and 46 the load lock chamber 45 is a chamber, 42 and 43 is a cassette. 本実施例では基板搬送時に生じる汚染を防ぐために同一チャンバーで積層形成した。 It was laminated in the same chamber in order to prevent contamination occurring during substrate transfer in this embodiment.
【0095】 [0095]
図14で示す装置を実施例1に適用する場合には、チャンバー45に複数のターゲットを用意し、順次、反応ガスを入れ替えて絶縁膜104、第1の半導体膜105、一導電型の第2の半導体膜106、第1の導電膜107を積層形成すればよい。 When applying the apparatus shown in FIG. 14 in Example 1, by preparing a plurality of targets in the chamber 45, sequentially, by replacing the reaction gas insulating film 104, the first semiconductor film 105, a second one conductivity type the semiconductor film 106, the first conductive film 107 may be laminated.
【0096】 [0096]
また、実施例4に適用する場合には、順次、反応ガスを入れ替えて絶縁膜104、第1の非晶質半導体膜105、一導電型の第2の半導体膜106を積層形成すればよい。 Also, when applied to the fourth embodiment, sequentially, an insulating film 104 by replacing the reaction gas, the first amorphous semiconductor film 105, the second semiconductor film 106 having one conductivity type may be laminated.
【0097】 [0097]
[実施例6] [Example 6]
実施例4で示すように、プラズマCVD法を用いるTFTの作製工程では、一導電型の第2の半導体膜を微結晶半導体膜で形成することができる。 As shown in Example 4, in a manufacturing process of a TFT using a plasma CVD method can form a second semiconductor layer of one conductivity type in the microcrystalline semiconductor film. 成膜時の基板加熱温度を80〜300℃、好ましくは140〜200℃とし、水素で希釈したシランガス(SiH 4 :H 2 =1:10〜100)とフォスフィン(PH 3 )との混合ガスを反応ガスとし、ガス圧を0.1〜10Torr、放電電力を10〜300mW/cm 2とすることで微結晶シリコン膜を得ることができる。 The mixed gas of phosphine (PH 3) 80~300 ℃ substrate heating temperature in film formation, preferably a 140 to 200 ° C., silane gas diluted with hydrogen (10~100 SiH 4:: H 2 = 1) a reaction gas, the gas pressure 0.1 to 10 Torr, the discharge power can be obtained a microcrystalline silicon film by a 10 to 300 mW / cm 2. また、この微結晶珪素膜成膜後にリン(P)をプラズマドーピングして形成してもよい。 Also, phosphorus (P) may be formed by plasma doping after the microcrystalline silicon film forming. 一導電型の第2の半導体膜を微結晶半導体膜で形成することで、ソース及びドレイン領域の低抵抗化が図られ、TFTの特性を向上させることができる。 A second semiconductor layer of one conductivity type by forming a microcrystalline semiconductor film, resistance of the source and drain regions is achieved, it is possible to improve the characteristics of the TFT.
【0098】 [0098]
[実施例7] [Example 7]
実施例1〜3では透過型の液晶表示装置に対応するアクティブマトリクス基板の作製方法を示したが、本実施例では図15、16を用いて、反射型の液晶表示装置に適用する例について示す。 It showed a method of manufacturing an active matrix substrate corresponding to the liquid crystal display device of transmission type in Examples 1 to 3, in the present embodiment with reference to FIGS. 15 and 16 show an example of applying a reflection type liquid crystal display device . 図15は断面図、図16は上面図を示し、図16中の鎖線G―G'で切断した面での断面構造とH−H'で切断した面に対応する断面構造を図15に示している。 Figure 15 is a cross-sectional view, FIG. 16 shows a top view, shown in Figure 15 a cross-sectional structure along the plane in 'cross-sectional structure and H-H of a plane taken along a' chain line G-G in FIG. 16 ing.
【0099】 [0099]
まず、絶縁表面を有する基板を用意する。 First, a substrate having an insulating surface. 本実施例は、基板としてガラス基板、石英基板、プラスチック基板のような透光性を有する基板の他に、反射型であるため、半導体基板、ステンレス基板、セラミック基板などに絶縁膜を形成したものでもよい。 This embodiment is a glass substrate as a substrate, a quartz substrate, in addition to the substrate having a light transmitting property such as a plastic substrate, since it is a reflection type, a semiconductor substrate, a stainless steel substrate, such as a ceramic substrate obtained by forming an insulating film But good.
【0100】 [0100]
次いで、基板上に金属材料からなる導電膜を形成した後、第1のフォトマスクを用いレジストパターンを形成した後、エッチング処理でゲート配線750及びを凸部751形成する。 Then, after forming a conductive film made of a metal material on the substrate, after forming a resist pattern using a first photomask, convex portions 751 form and the gate wiring 750 by etching process. この凸部は、ゲート配線とソース配線とで囲まれた領域、即ち画素電極が形成されて表示領域となる領域に配置する。 The projections, regions surrounded by the gate and source lines, i.e., the pixel electrode is formed to place a region to be a display region. なお、凸部751の形状は特に限定されず、径方向の断面が多角形であってもよいし、左右対称でない形状であってもよい。 In addition, the shape of the convex portion 751 is not particularly limited, radial cross section may be polygonal or may be a shape that is not symmetrical. 例えば、凸部751の形状は円柱状や角柱状であってもよいし、円錐状や角錐状であってもよい。 For example, the shape of the convex portion 751 may be a cylindrical shape or a prismatic shape, or may be a conical shape or a pyramid shape. また、凸部751を規則的に配置しても不規則に配置してもよい。 May also be arranged irregularly be disposed convex portions 751 regularly. 本実施例ではゲート配線がテーパー形状であることが望ましいため、凸部751もテーパー形状を有する角錐形状となる。 Since it is desirable gate wiring is tapered in this embodiment, a pyramid shape in which the convex portion 751 also has a tapered shape. テーパー部の角度は5〜45度、好ましくは5〜25度とする。 The angle of the tapered portion is 5 to 45 degrees, preferably 5 to 25 degrees.
【0101】 [0101]
次いで、絶縁膜(ゲート絶縁膜)752、第1の半導体膜、一導電型の第2の半導体膜及び第1の導電膜を順次積層形成する。 Then, an insulating film (gate insulating film) 752 are sequentially stacked forming a first semiconductor film, the second semiconductor film and the first conductive film of the one conductivity type. 尚、第1の半導体膜は非晶質半導体、微結晶半導体のいずれを適用しても良い。 The first semiconductor film may be applied either amorphous semiconductor, a microcrystalline semiconductor. 一導電型の第2の半導体膜も実施例6で示すように微結晶半導体を用いてもよい。 It may be a microcrystalline semiconductor as the second semiconductor film having one conductivity type is also shown in Example 6. さらに、これらの膜はスパッタ法やプラズマCVD法を用いて複数のチャンバー内または同一チャンバー内で連続的に大気に曝すことなく形成することができる。 Furthermore, these films can be continuously formed without being exposed to the atmosphere in a plurality of chambers or the same chamber by sputtering or plasma CVD method. 大気に曝さないようにすることで不純物の混入を防止できる。 Mixing of impurities can be prevented by not exposed to the atmosphere. 上記絶縁膜752は、凸部751が形成された基板上に形成され、表面に凸凹を有している。 The insulating film 752 is formed on a substrate protrusion 751 is formed, it has irregularities on the surface.
【0102】 [0102]
次いで、第2のフォトマスクを用いレジストパターンを形成した後、エッチング処理で上記第1の導電膜、第2の半導体膜、第1の半導体膜をエッチングする。 Then, after forming a resist pattern using a second photomask, the first conductive film by etching, the second semiconductor film, a first semiconductor film is etched. こうしてソース配線608及び電極(ドレイン電極)609を形成し、第1の半導体膜605を形成する。 Thus forming a source wiring 608 and the electrode (drain electrode) 609, a first semiconductor film 605. このエッチング処理により、ソース配線、ドレイン電極、TFTを形成する半導体層が所定のパターンに形成される。 By this etching process, the semiconductor layer to form source wiring, the drain electrode, the TFT is formed in a predetermined pattern.
【0103】 [0103]
その後、全面に第2の導電膜を成膜する。 Thereafter, a second conductive film on the entire surface. なお、第2の導電膜としては、反射性を有する導電膜を用いる。 Note that as the second conductive film, a conductive film having reflectivity. このような導電膜としてAlやAgなどを適用することが望ましいが、耐熱性が劣るため下層に対するバリアメタル層としてTi、Taなどの層を形成しておいても良い。 Although it is desirable to apply the Al or Ag as such a conductive film, Ti as a barrier metal layer to the underlying because heat resistance is inferior, it may be formed a layer such as Ta.
【0104】 [0104]
次いで、第3のフォトマスクを用い、レジストパターンを形成した後、エッチング処理をして、第2の導電膜からなる画素電極604を形成する。 Then, using a third photo mask to form a resist pattern, and an etching process to form a pixel electrode 604 made of the second conductive film. こうして、凸部601上に形成された絶縁膜の表面は凸凹を有し、この凸凹を表面に有する絶縁膜602上に画素電極604が形成されるので、画素電極604の表面に凹凸を持たせて光散乱性を図ることができる。 Thus, the surface of the insulating film formed on the convex portion 601 has irregularities, the pixel electrode 604 is formed on the insulating film 602 having the uneven surface, to have an uneven surface of the pixel electrode 604 it is possible to light scattering Te.
【0105】 [0105]
また、本実施例の構成とすることで、画素TFT部の作製する際、フォトリソグラフィー技術で使用するフォトマスクの数を3枚とすることができる。 Further, with the configuration of the present embodiment, when fabricating the pixel TFT portion, it can be three the number of photomasks used in the photolithography technique. 従来では、凸凹部を形成する工程を増やす必要があったが、本実施例はゲート配線と同時に凸部を作製するため、全く工程を増やすことなく画素電極に凸凹部を形成することができる。 Conventionally, it has been necessary to increase the step of forming the uneven portion, the present embodiment for producing simultaneously protrusions with the gate wiring, it is possible to form the uneven portion on the pixel electrode without increasing at all steps.
【0106】 [0106]
[実施例8] [Example 8]
本実施形態では主に走査線側のスティックドライバに適したTFTの作製方法について説明する。 Mainly manufacturing method of a TFT suitable for scanning line side stick driver is described in the present embodiment. 走査線側のスティックドライバには、シフトレジスタ回路やバッファ回路などを形成する。 The scanning line side stick driver, to form a shift register circuit or a buffer circuit. ここでは、シフトレジスタ回路は3〜5V駆動とし、バッファ回路は33V駆動を前提とする。 Here, the shift register circuit is a 3~5V drive, buffer circuit assumes 33V drive. バッファ回路を構成するTFTは高耐圧が要求されるため、他の回路のTFTよりもゲート絶縁膜の膜厚を厚くする必要がある。 Since the TFT constituting the buffer circuit a high breakdown voltage is required, it is necessary to increase the film thickness of the gate insulating film than TFT of other circuits. その作製方法を図17と図18を用いて説明する。 The manufacturing method will be described with reference to FIGS. 17 and 18.
【0107】 [0107]
図17(A)において、基板301にはコーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板などを用いる。 In FIG. 17 (A), it is used such as a glass substrate such as Corning # 7059 glass and # 1737 glass, etc. barium borosilicate glass or aluminoborosilicate glass represented by the substrate 301. このようなガラス基板は加熱温度により僅かながら収縮するので、ガラス歪み点よりも500〜650℃のい温度で熱処理を施したものを用いると基板の収縮率を低減させることができる。 Since such a glass substrate is slightly shrunk by the heating temperature, it is possible to the use of those heat-treated at 500 to 650 ° C. Neu temperature than the glass strain point to reduce the shrinkage of the substrate.
【0108】 [0108]
ブロッキング層302は基板301に微量に含まれるアルカリ金属などが半導体層に拡散するのを防ぐために設け、酸化シリコン膜や窒化シリコン膜、または酸化窒化シリコン膜などの絶縁膜で形成する。 Blocking layer 302 is provided to prevent the alkali metal contained in a trace amount in the substrate 301 from diffusing into the semiconductor layer to form an insulating film such as a silicon oxide film or a silicon nitride film or a silicon oxynitride film. また、TFTのしきい値電圧(Vth)を安定化させるために、ブロッキング層の応力を引張り応力とすることが望ましい。 Further, in order to stabilize the threshold voltage of the TFT (Vth), it is desirable that the tensile stress the stress of the blocking layer. 応力の制御は上記絶縁膜の作製条件により制御する。 Control of the stress is controlled by the manufacturing conditions of the insulating film. その目的のために、ブロッキング層は単層に限らず、組成の異なる複数の絶縁膜を積層して形成しても良い。 For that purpose, the blocking layer is not limited to a single layer, it may be formed by stacking a plurality of insulating films having different compositions. 例えば、プラズマCVD法でSiH 4 、NH 3 、N 2 Oから作製される酸化窒化シリコン膜を10〜200nm(好ましくは50〜100nm)形成し、同様にSiH 4 、N 2 Oから作製される酸化窒化シリコン膜を50〜200nm(好ましくは100〜150nm)の厚さに積層形成してブロッキング層とすることができる。 For example, a SiH 4, NH 3, N 2 silicon oxynitride film formed from O by plasma CVD 10 to 200 nm (preferably 50 to 100 nm) is formed, similarly oxidized made from SiH 4, N 2 O the silicon nitride film 50 to 200 nm (preferably 100 to 150 nm) can be a blocking layer is laminated to a thickness of.
【0109】 [0109]
非晶質構造を有する半導体膜303は、25〜100nmの膜厚で形成する。 The semiconductor film 303 having an amorphous structure is formed to a thickness of 25 to 100 nm. 非晶質構造を有する半導体膜の代表例としては非晶質シリコン(a−Si)膜、非晶質シリコン・ゲルマニウム(a−SiGe)膜、非晶質炭化シリコン(a−SiC)膜、非晶質シリコン・スズ(a−SiSn)膜などがあり、そのいずれでも適用できる。 The semiconductor film of amorphous silicon (a-Si) film as a typical example of having the amorphous structure, the amorphous silicon germanium (a-SiGe) film, amorphous silicon carbide (a-SiC) film, non include amorphous silicon tin (a-SiSn) film, may be applied either its. これらの非晶質構造を有する半導体膜はプラズマCVD法やスパッタ法、或いは減圧CVD法などにより形成されるもので、膜中に水素を0.1〜40atomic%程度含有するようにして形成する。 The semiconductor film by a plasma CVD method or a sputtering method with these amorphous structure, or intended to be formed by a low pressure CVD method, formed as to contain about 0.1~40Atomic% hydrogen in the film. 好適な一例は、プラズマCVD法でSiH 4またはSiH 4とH 2から作製される非晶質シリコン膜であり、膜厚は55nmとする。 A preferable example is the amorphous silicon film formed by plasma CVD from SiH 4 or SiH 4 and H 2, the film thickness is set to 55 nm. 尚、SiH 4の代わりにSi 26を使用しても良い。 It may be used Si 2 H 6 instead of SiH 4.
【0110】 [0110]
そして、非晶質半導体膜の結晶化温度を低温化することのできる触媒元素を添加する。 Then, the addition of a catalyst element capable of low temperature crystallization temperature of the amorphous semiconductor film. 触媒元素は非晶質半導体膜中に直接注入する方法も可能であるが、スピンコート法、印刷法、スプレー法、バーコーター法、スパッタ法または真空蒸着法によって触媒元素が含有する層304を1〜5nmの厚さに形成しても良い。 Although the catalytic element can be a method of directly injected into the amorphous semiconductor film, spin coating, printing, spraying, bar coating, a layer 304 in which the catalyst element contained by sputtering or a vacuum evaporation method 1 it may be formed to a thickness of ~5nm. このような触媒元素の一例は、非晶質シリコンに対してニッケル(Ni)、ゲルマニウム(Ge)、鉄(Fe)、パラジウム(Pd)、スズ(Sn)、鉛(Pb)、コバルト(Co)、白金(Pt)、銅(Cu)、金(Au)が有効であることが知られている。 An example of such a catalyst element, nickel the amorphous silicon (Ni), germanium (Ge), iron (Fe), palladium (Pd), tin (Sn), lead (Pb), cobalt (Co) , platinum (Pt), copper (Cu), gold (Au) is known to be effective. スピンコート法で触媒元素を含有する層304を形成するには、重量換算で1〜100ppm(好ましくは10ppm)の触媒元素を含む水溶液をスピナーで基板を回転させて塗布する。 To form a layer 304 containing a catalytic element by a spin coating method, 1 to 100 ppm (preferably 10 ppm) by weight is applied by rotating the substrate an aqueous solution containing a catalytic element of a spinner.
【0111】 [0111]
図17(B)で示す結晶化の工程では、まず400〜500℃で1時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を5atom%以下にする。 The crystallization step shown in FIG. 17 (B), the heat treatment is performed for about 1 hour at first 400 to 500 ° C., the hydrogen content of the amorphous silicon film below 5 atom%. そして、ファーネスアニール炉を用い、窒素雰囲気中において550〜600℃で1〜8時間の熱処理を行う。 Then, using an annealing furnace, heat treatment 1-8 hours at 550 to 600 ° C. in a nitrogen atmosphere. 好適には、550℃で4時間の熱処理を行う。 Preferably, heat treatment is performed for four hours at 550 ° C.. こうして結晶質半導体膜305を得ることができる。 Thus it is possible to obtain a crystalline semiconductor film 305. このような熱結晶化法により、非晶質シリコン膜からは結晶構造を有する結晶質シリコン膜が形成される。 Such thermal crystallization method, the amorphous silicon film crystalline silicon film having a crystalline structure is formed.
【0112】 [0112]
しかし、この熱結晶化法によって作製された結晶質半導体膜305は、局所的に非晶質領域が残存していることがある。 However, the crystalline semiconductor film 305 fabricated by the thermal crystallization method may be locally amorphous region is left. このような場合、ラマン分光法では480cm -1にブロードなピークを持つ非晶質成分の存在を確認することができる。 In this case, in the Raman spectroscopy can confirm the presence of an amorphous component with a broad peak at 480 cm -1. レーザー結晶化法はこのように残存する非晶質領域を結晶化させる目的において適した方法である。 Laser crystallization method is a method suitable for the purpose of crystallizing the amorphous region remaining as this.
【0113】 [0113]
レーザー結晶化法において用いるレーザー光源にはエキシマレーザー、YAGレーザー、YVO 4レーザー、YAlO 3レーザー、YLFレーザーなどを用いることができる。 Excimer laser in the laser light source used in the laser crystallization method, YAG laser, YVO 4 laser, YAlO 3 laser, or the like can be used YLF laser. エキシマレーザーでは400nm以下の波長の光を高出力で放射させることができるので半導体膜の結晶化に好適に用いることができる。 Since the excimer laser can emit light of a wavelength 400nm at a high output can be suitably used for crystallization of the semiconductor film. 一方、YAGレーザー、YVO 4レーザー、YAlO 3レーザー、YLFレーザーなどの固体レーザーではその第2高調波(532nm)、第3高調波(355nm)、第4高調波(266nm)を用いる。 On the other hand, YAG laser, YVO 4 laser, YAlO 3 laser, its second harmonic is a solid laser such as YLF laser (532 nm), third harmonic (355 nm), fourth used harmonic (266 nm). 光の侵入長により、第2高調波(532nm)を用いる場合には半導体膜の表面及び内部から、第3高調波(355nm)や第4高調波(266nm)の場合にはエキシマレーザーと同様に半導体膜の表面から加熱して結晶化を行うことができる。 The penetration length of the light, from the surface and the inside of the semiconductor film in the case of using the second harmonic (532 nm), in the case of the third harmonic (355 nm) or fourth harmonic (266 nm), like the excimer laser it can be crystallized by heating the surface of the semiconductor film.
【0114】 [0114]
図17(C)はその様子を示すものであり、例えば、Nd:YAGレーザーを用い、そのパルス発振周波数を1〜10kHzとし、レーザーエネルギー密度を100〜500mJ/cm 2 (代表的には100〜400mJ/cm 2 )として、シリンドリカルレンズなどを含む光学系にて形成した線状レーザー光306をその長手方向に対し垂直な方向に走査して(或いは、相対的に基板を移動させて)する。 Figure 17 (C) are those indicating the state, for example, Nd: using a YAG laser, the pulse oscillation frequency is 1-10 kHz, 100 to the laser energy density to 100 to 500 mJ / cm 2 (typically as 400 mJ / cm 2), by scanning the linear laser beam 306 that is formed by an optical system, including a cylindrical lens in a direction perpendicular to the longitudinal direction (or by moving relatively the substrate) it is. 線状レーザー光306の線幅は100〜1000μm、例えば400μmとする。 The line width of the linear laser beam 306 is 100 to 1000 [mu] m, for example, to 400 [mu] m. このようにして熱結晶化法とレーザー結晶化法を併用することにより、結晶性の高い結晶質半導体膜307を形成することができる。 By this way a combination of thermal crystallization method and a laser crystallization method, can be formed with high crystallinity crystalline semiconductor film 307.
【0115】 [0115]
以上のようにして形成される結晶質半導体膜307は、TFTの能動層としてチャネル形成領域をはじめ、ソース領域、ドレイン領域、LDD領域などを形成するのに適している。 Crystalline semiconductor film 307 which is formed as described above, including the channel forming region as the active layer of the TFT, are suitable for forming a like source region, a drain region, LDD regions. ニッケルなどの触媒元素を用いた熱結晶化法で作製される結晶質シリコン膜は、微視的に見れば複数の針状または棒状の結晶が集合した構造を有している。 Crystalline silicon film formed by a thermal crystallization method using a catalytic element such as nickel, when viewed microscopically a plurality of needle-like or rod-like crystals has a structure set. しかし、隣接する結晶粒の連続性が高く不対結合手(ダングリングボンド)が殆ど形成されないことが見込まれている。 However, it is expected that the adjacent crystal grains of continuity is high dangling bonds (dangling bonds) are hardly formed. また、その結晶粒の大部分は<110>に配向している。 Also, most of the crystal grains are oriented in the <110>. その理由の一つとして、ニッケルなどの触媒元素を用いた場合の結晶成長過程は、触媒元素のシリサイド化物が関与しているものと考えられ、半導体膜の膜厚が25〜100nmと薄いのでその初期核のうち(111)面が基板表面とほぼ垂直なものが優先的に成長するため実質的に<110>の配向性が高くなると考えられる。 One of the reasons, the crystal growth process in the case of using a catalytic element such as nickel is believed to silicide compound of a catalytic element is involved, the film thickness of the semiconductor film is 25~100nm and thin that substantially orientation of <110> of (111) plane for ones substantially perpendicular to the substrate surface to grow preferentially in the initial nucleus is considered to be high.
【0116】 [0116]
その後、結晶質半導体膜307はエッチング処理により島状の半導体層308〜311を形成する。 Thereafter, the crystalline semiconductor film 307 to form an island-shaped semiconductor layer 308 to 311 by the etching process. 図17(D)では便宜上4つの半導体層を示している。 In FIG. 17 (D) shows the convenience four semiconductor layers. 以降の説明は、半導体層308、309にはシフトレジスタ回路など低電圧で駆動する回路のTFTを、半導体層310、311にはバッファ回路など高電圧で駆動する回路のTFTをそれぞれ作製することを前提として説明する。 Subsequent description, a TFT circuit for driving at a low voltage such as a shift register circuit in the semiconductor layer 308 and 309, to produce respectively a TFT circuit for driving a high voltage buffer circuit in the semiconductor layer 310 and 311 described as the premise.
【0117】 [0117]
半導体層上に形成するゲート絶縁膜は、回路の駆動電圧を考慮して、同一基板上に形成するTFTであってもその膜厚を異ならせて形成する。 A gate insulating film formed on the semiconductor layer, taking into account the driving voltage of the circuit, even TFT formed on the same substrate formed with different film thickness. そのために2段階の成膜プロセスを必要とする。 Its requires a two-step deposition process for. 最初に、ゲート絶縁膜第1層目312を40〜200nm(好ましくは70〜90nm)の厚さで形成する。 First, a gate insulating film first layer 312 40 to 200 nm (preferably 70 to 90 nm) is formed to a thickness of. そして、半導体層308、309上のゲート絶縁膜第1層目を選択的にエッチングして除去することにより図17(E)の様な状態を形成する。 Then, a such state of FIG. 17 (E) by selectively removing by etching the gate insulating film first layer on the semiconductor layer 308, 309.
【0118】 [0118]
続いて、図17(F)に示すようにゲート絶縁膜第2層目313を同様に形成する。 Subsequently, similarly to form a gate insulating film second layer 313 as shown in FIG. 17 (F). その結果、ゲート絶縁膜第1層目312とゲート絶縁膜第2層目313とをそれぞれ80nmの厚さで成膜した場合には、半導体層308、309上のゲート絶縁膜の厚さは80nmとなり、半導体層310、311のゲート絶縁膜の厚さは160nmとすることができる。 As a result, when the gate insulating film first layer 312 and the gate insulating film second layer 313 was formed to a thickness of 80nm, respectively, the thickness of the gate insulating film on the semiconductor layer 308 and 309 is 80nm next, the thickness of the gate insulating film of the semiconductor layer 310 and 311 may be 160 nm.
【0119】 [0119]
ゲート絶縁膜はプラズマCVD法またはスパッタ法を用いシリコンを含む絶縁膜で形成する。 The gate insulating film is formed of an insulating film containing silicon by plasma CVD or sputtering. プラズマCVD法でSiH 4とN 2 Oの混合ガスから作製される酸化窒化シリコン膜はゲート絶縁膜として適した材料である。 Silicon oxynitride film formed from a mixture gas of SiH 4 and N 2 O by plasma CVD is a material suitable as a gate insulating film. 勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜をで形成しても良い。 Of course, the gate insulating film is not limited to such a silicon oxynitride film may be formed out of other insulating films containing silicon. 酸化シリコン膜を適用する場合には、プラズマCVD法でTEOS(Tetraethyl Orthosilicate)とO 2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)電力密度0.5〜0.8W/cm 2で放電させて形成することができる。 When applying a silicon oxide film, a plasma CVD method with TEOS (Tetraethyl Orthosilicate) and O 2 are mixed, and the reaction pressure 40 Pa, a substrate temperature of 300 to 400 ° C., a high frequency (13.56 MHz) power density of 0.5 discharged at ~0.8W / cm 2 can be formed. このようにして作製される酸化シリコン膜は、その後400〜500℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。 In this way, the silicon oxide film thus manufactured, then it is possible to obtain good characteristics as a gate insulating film by thermal annealing at 400 to 500 ° C..
【0120】 [0120]
こうして作製されたゲート絶縁膜上にゲート電極を形成するための導電膜を形成する。 Thus forming the manufactured gate insulating film on the conductive film for forming the gate electrode. 本実施形態で示すTFTのゲート電極はドライエッチング法で選択比が5〜20(好ましくは、10〜13)以上の2種類の導電性材料を積層して形成する。 The gate electrode of the TFT shown in this embodiment (preferably, 10 to 13) selected ratio 5-20 by dry etching is formed by laminating the two types of conductive materials. 例えば、窒化物導電性材料から成る第1の導電膜と、400〜650℃の熱処理に耐え得る耐熱性導電性材料から成る第2の導電膜とから形成する。 For example, formed from a first conductive film made of nitride conductive material, the second conductive film made of conductive material having heat resistance capable of withstanding heat treatment at 400 to 650 ° C.. その具体的な一例として、第1の導電膜を窒化タンタル(TaN)、窒化チタン(TiN)、窒化タングステン(WN)から選ばれた材料で形成し、第2の導電膜をタンタル(Ta)、チタン(Ti)、タングステン(W)、モリブデン(Mo)から選ばれた一種または複数種からなる合金材料で形成する。 As a specific example, the first conductive film by tantalum nitride (TaN), titanium nitride (TiN), and formed of a material selected from tungsten nitride (WN), a second conductive film of tantalum (Ta), titanium (Ti), tungsten (W), an alloy material consisting of a one or more selected from molybdenum (Mo). 勿論、適用可能なゲート電極材料はここで記載した材料に限定されるものではなく、上記仕様を満たす導電性材料の組み合わせであれば、他の導電性材料を選択することも可能である。 Of course, applicable gate electrode material is not limited to the materials described herein, as long as it is a combination of conductive material that satisfies the above specification, it is also possible to select other conductive material. 尚、ここでいう選択比とは、第1の導電膜に対する第2の導電膜のエッチング速度の割合をいう。 Note that the term selection ratio refers to a ratio of the etching rate of the second conductive film to the first conductive film.
【0121】 [0121]
本実施形態では、図示はしないが、第1の導電膜をTaN膜で50〜100nmの厚さに形成し、第2の導電膜をW膜で100〜400nmの厚さに形成する。 In the present embodiment, although not shown, the first conductive film is formed to a thickness of 50~100nm at TaN film, a second conductive film to a thickness of 100~400nm at W film. TaN膜はスパッタ法でTaのターゲットを用い、Arと窒素の混合ガスでスパッタして形成する。 TaN film using Ta target by a sputtering method, formed by sputtering in a mixed gas of Ar and nitrogen. W膜はWをターゲットとしたスパッタ法で形成する。 W film is formed by sputtering with a target W. その他に6フッ化タングステン(WF 6 )を用いる熱CVD法で形成することもできる。 It can also be formed by thermal CVD using tungsten hexafluoride (WF 6). いずれにしてもゲート電極として使用するためには低抵抗化を図る必要がある。 In order to use it as the gate electrode in any need to reduce the resistance. W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。 W film can be lowered in resistivity by increasing the grain but, if during W impurity elements such as oxygen is high to a high resistance, crystallization is inhibited. Wのターゲットには純度99.9999%のものを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20μΩcmを実現することができる。 With a purity of 99.9999% on the W target, by further forming a sufficient consideration to the W film so that there is no contamination of impurities from the gas phase at the time of film formation, achieve a resistivity 9~20μΩcm can do.
【0122】 [0122]
ゲート電極は2段階のエッチング処理により形成する。 The gate electrode is formed by etching in two stages. 図18(A)に示すようにレジストによるマスク314を形成し、第1のエッチング処理を行う。 Figure 18 resist mask 314 is formed by (A), the a first etching process is performed. エッチング方法に限定はないが、好適にはICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング装置を用い、エッチング用ガスにCF 4とCl 2を用い、0.5〜2Pa、好ましくは1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して行う。 Although not limited to the etching method, preferably ICP: using (Inductively Coupled Plasma inductively coupled plasma) etching device, using CF 4 and Cl 2 as etching gas, 0.5~2Pa, pressure preferably 1Pa in performed by generating a plasma by introducing a RF (13.56 MHz) power of 500W to a coiled electrode. 基板側(試料ステージ)にも100WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。 Also supplied RF (13.56 MHz) power of 100W to the substrate side (sample stage) to substantially apply a negative self-bias voltage. CF 4とCl 2を混合した場合にはW膜及びTa膜とも同程度の速度でエッチングすることがでできる。 When a mixture of CF 4 and Cl 2 can in be etched at comparable speed W film and the Ta film.
【0123】 [0123]
第1のエッチング処理では、第1の導電膜及び第2の導電膜の端部がテーパー形状となるように加工する。 In the first etching process, the end portions of the first conductive film and the second conductive film is processed to have a tapered shape. テーパー部の角度は15〜45°とする。 The angle of the tapered portion is set to 15 to 45 °. しかし、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させるオーバーエッチング処理をすると良い。 However, in order to perform etching without any residue on the gate insulating film, when the over-etching process for increasing the etching time at a rate of about 10 to 20%. W膜に対する酸化窒化シリコン膜の選択比は2〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20〜50nm程度エッチングされる。 The selectivity of a silicon oxynitride film to the W film is 2 to 4 (typically 3), the overetching treatment, surface of the silicon oxynitride film is exposed is etched about 20 to 50 nm. こうして、第1のエッチング処理により第1の導電膜と第2の導電膜から成る第1の形状の導電層315〜318(第1の導電層315a〜318aと第2の導電層315b〜318b)を形成する。 Thus, first shape conductive layers made of the first etching process and the first conductive film a second conductive film 315 to 318 (first conductive layer 315a~318a and the second conductive layer 315B~318b) to form.
【0124】 [0124]
次に図18(B)に示すように第2のエッチング処理を行う。 Next a second etching process is performed as shown in FIG. 18 (B). ICPエッチング装置を用い、エッチングガスにCF 4とCl 2とO 2を混合して、1Paの圧力でコイル型の電極に500WのRF電力(13.56MHz)を供給してプラズマを生成する。 Using an ICP etching apparatus, a mixture of CF 4, Cl 2 and O 2 as etching gas, by supplying RF power of 500W to a coiled electrode (13.56 MHz) at a pressure of 1Pa to generate plasma. 基板側(試料ステージ)には50WのRF(13.56MHz)電力を投入し、第1のエッチング処理に比べ低い自己バイアス電圧となるようにする。 The substrate side (sample stage) was charged RF (13.56 MHz) power of 50 W, so that a low self bias voltage as compared with the first etching process. このような条件によりW膜を異方性エッチングし、かつ、それより遅いエッチング速度でTa膜を異方性エッチングして第2の形状の導電膜319〜322(第1の導電層319a〜322aと第2の導電層319b〜322b)を形成する。 By this kind of condition is anisotropically etched, the W film and the second shape conductive film is anisotropically etched Ta film than at a slower etch rate it 319-322 (first conductive layer 319a~322a When forming the second conductive layer 319b~322b). ゲート絶縁膜は図では詳細に示さないが、第2の形状の導電層315〜318で覆われない領域は20〜50nm程度エッチングされ薄くなる。 The gate insulating film is not shown in detail in the figure, a region not covered with the conductive layers 315 to 318 of the second shape is thinner by etching of about 20 to 50 nm.
【0125】 [0125]
そして、図18(C)で示すように、濃度の異なる2種類の不純物領域を形成する。 Then, as shown in FIG. 18 (C), to form the two kinds of impurity regions having different concentrations. この不純物領域はいずれもn型であり、リン(P)、砒素(As)などのn型を付与する不純物元素をイオンドープ法やイオン注入法で添加する。 The impurity region is also n-type one, is added phosphorus (P), an impurity element imparting n-type such as arsenic (As) by ion doping or ion implantation. 第1のドーピング処理は、第2の導電層319b〜322bをマスクとして自己整合的に第1の不純物領域323〜326を形成する。 The first doping process forms a self-aligning manner a first impurity region 323-326 the second conductive layer 319b~322b as a mask. 概念的には高加速電圧低ドーズ量の条件を選択し、第1の不純物領域323〜326には、添加されるn型を付与する不純物元素の濃度は、1×10 16 〜1×10 19 atoms/cm 3の濃度となるようにする。 Conceptually select high acceleration voltage low dose conditions, the first impurity regions 323-326, the concentration of the impurity element imparting n-type is added, 1 × 10 16 ~1 × 10 19 to a concentration of atoms / cm 3. 例えば、イオンドープ法でフォスフィン(PH 3 )を用い、加速電圧を70〜120keVとし、1×10 13 /cm 2のドーズ量で行う。 For example, using phosphine (PH 3) by ion doping, acceleration voltage is 70~120KeV, performed at a dose of 1 × 10 13 / cm 2.
【0126】 [0126]
次いで行う第2のドーピング処理は、低加速高ドーズ量の条件を選択し、不純物領域327〜330の形成を行う。 Second doping process performed then selects the low-accelerated high dose conditions, performing the formation of impurity regions 327 to 330. 第2の不純物領域327〜330の不純物濃度は1×10 20 〜1×10 21 atoms/cm 3の範囲となるようにする。 The impurity concentration of the second impurity regions 327 to 330 are set to be in the range of 1 × 10 20 ~1 × 10 21 atoms / cm 3. その為に、イオンドープ法における条件の一例は、ドーズ量を1×10 13 〜5×10 14 atoms/cm 2とし、加速電圧を30〜70keVとして行う。 Therefore, an example of the conditions in the ion doping method, a dose is set to 1 × 10 13 ~5 × 10 14 atoms / cm 2, the accelerating voltage of 30~70KeV. こうして半導体層に形成される第1の不純物領域323〜326は第1の導電層319a〜322aと重なるように形成され、第2の不純物領域327〜330は、第2の形状の導電層315〜318の外側に形成される。 Thus the first impurity regions 323-326 formed in the semiconductor layer is formed so as to overlap with the first conductive layer 319A~322a, second impurity regions 327 to 330, the conductive layer of the second shape 315~ It is formed on the outside of the 318.
【0127】 [0127]
そして図18(D)に示すように、pチャネル型TFTを形成する半導体層308、310にp型を付与する不純物元素が添加された第3の不純物領域332〜335を形成する。 Then, as shown in FIG. 18 (D), to form a third impurity regions 332 to 335 to which an impurity element is added that imparts p-type semiconductor layer 308, 310 to form a p-channel type TFT. このとき、nチャネル型TFTを形成する島状半導体層309、311はレジストのマスク331で全面を被覆しておく。 At this time, the island-like semiconductor layers 309, 311 forming the n-channel type TFT is left to cover the entire surface of the mask 331 of a resist. 不純物領域332〜335にはそれぞれ異なる濃度でリン(P)が添加されているが、ジボラン(B 26 )を用いたイオンドープ法でp型を付与する不純物元素を添加して、ずれの領域においてもp型を付与する不純物濃度が2×10 20 〜2×10 21 atoms/cm 3となるように形成する。 Although each of the impurity regions 332 to 335 with different concentrations of phosphorus (P) is added, by adding an impurity element imparting p-type by ion doping using diborane (B 2 H 6), the deviation impurity concentration which imparts p-type well in the region is formed so as to 2 × 10 20 ~2 × 10 21 atoms / cm 3.
【0128】 [0128]
以上までの工程でそれぞれの半導体層に不純物領域が形成される。 Impurity regions are formed in the respective semiconductor layers in the steps up. 第2の導電層319〜322がゲート電極として機能する。 The second conductive layer 319 to 322 function as gate electrodes. そして、図18(E)で示す第1の層間絶縁膜336を形成する。 Then, a first interlayer insulating film 336 shown in FIG. 18 (E). 第1の層間絶縁膜336は酸化窒化シリコン膜で100〜200nmの厚さで形成する。 The first interlayer insulating film 336 is formed to a thickness of 100~200nm at the silicon oxynitride film. その後、導電型の制御を目的としてそれぞれの半導体層に添加された不純物元素を活性化する処理を行う。 After that, treatment for activating the impurity elements added in the respective semiconductor layers for the purpose of controlling the conductivity type. この工程はファーネスアニール炉を用いる熱アニール法、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。 This step can be applied a thermal annealing method using an annealing furnace, a laser annealing or rapid thermal annealing (RTA). 熱アニール法では酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃、代表的には500〜600℃で行う。 Oxygen concentration 1ppm or less by thermal annealing, preferably 400 to 700 ° C. in a nitrogen atmosphere 0.1 ppm, typically carried out at 500 to 600 ° C..
【0129】 [0129]
レーザーアニール法では波長400nm以下のエキシマレーザー光やYAGレーザー、YVO 4レーザーの第2高調波(532nm)を用いる。 Laser annealing method excimer laser light or YAG laser wavelength of at most 400nm in, using the second harmonic of the YVO 4 laser (532 nm). 活性化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数30Hzとし、レーザーエネルギー密度を100〜300mJ/cm 2とする。 The conditions of the activation is intended be properly selected by an operator, the case where the excimer laser is used, the pulse oscillation frequency 30 Hz, the laser energy density 100~300mJ / cm 2. また、YAGレーザーを用いる場合にはその第2高調波を用いパルス発振周波数1〜10kHzとし、レーザーエネルギー密度を200〜400mJ/cm 2とすると良い。 In the case of using the YAG laser, the pulse oscillation frequency 1~10kHz using the second harmonic, may the laser energy density to 200 to 400 mJ / cm 2. そして幅100〜1000μm、例えば400μmで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率(オーバーラップ率)を80〜98%として行う。 The width 100 to 1000 [mu] m, for example, laser light condensed into a linear shape with a 400μm and irradiated to the whole surface of the substrate, performing superposition rate of the linear laser light at this time the overlap ratio as 80 to 98%.
【0130】 [0130]
さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、半導体層を水素化する工程を行う。 Further, in an atmosphere containing 3 to 100% hydrogen, performing heat treatment for 1 to 12 hours at 300 to 450 ° C., a step of hydrogenating the semiconductor layers. この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。 This step is to terminate dangling bonds in the semiconductor layers by thermally excited hydrogen. 水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。 As another means for hydrogenation may be performed Plasma hydrogenation (using hydrogen excited by plasma).
【0131】 [0131]
第2の層間絶縁膜337は、酸化シリコンや酸化窒化シリコンなどの無機絶縁物材料、または有機絶縁物材料を用い1.0〜2.0μmの平均膜厚で形成する。 The second interlayer insulating film 337 is formed inorganic insulating material such as silicon oxide or silicon oxynitride or an organic insulating material using an average thickness of 1.0 to 2.0 [mu] m,. 有機絶縁物材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベンゾシクロブテン)等を使用することができる。 The organic insulating material may be used polyimide, acrylic, polyamide, polyimide amide, BCB (benzocyclobutene) or the like. 例えば、基板に塗布後、熱重合するタイプのポリイミドを用いる場合には、クリーンオーブンで300℃で焼成して形成する。 For example, after application to the substrate, when using A thermal polymerization type polyimide is is formed by firing at 300 ° C. in a clean oven. また、アクリルを用いる場合には、2液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートで80℃で60秒の予備加熱を行い、さらにクリーンオーブンを用い、250℃で60分焼成して形成する。 In the case of using acrylic, using a two-component, after mixing the main material and the curing agent was coated on the whole surface of the substrate using a spinner, pre-heated for 60 seconds at 80 ° C. on a hot plate It performed further using a clean oven, to form by firing 60 min at 250 ° C..
【0132】 [0132]
そして、半導体層に形成した第2の不純物領域または第3の不純物領域とコンタクトをする配線338〜345を形成する。 Then, a wiring 338 to 345 of the second impurity region or the third impurity region of the contact formed on the semiconductor layer. この配線は50〜200nmのTi膜768a、100〜300nmのAl膜768b、50〜200nmのスズ(Sn)膜またはTi膜で形成する。 The wiring formed by the Ti film 768a, Al film 768b of 100 to 300 nm, tin 50 to 200 nm (Sn) film or a Ti film of 50 to 200 nm. このような構成で形成された配線338〜345は、最初に形成するTi膜が半導体層と接触をし、コンタクト部分の耐熱性を高めている。 Such structure is formed by wirings 338 to 345 are, Ti film is first formed to contact with the semiconductor layer, to enhance the heat resistance of the contact portion.
【0133】 [0133]
以上の様にして、pチャネル型TFT346、348、nチャネル型TFT347、349を有する駆動回路が形成することができる。 In the above manner, it is possible to p-channel type TFT346,348, a driver circuit including n-channel type TFT347,349 forms. pチャネル型TFT348とnチャネル型TFT349のゲート絶縁膜は、pチャネル型TFT346とnチャネル型TFT347のゲート絶縁膜よりも厚く形成され、耐圧を高める構造となっている。 The gate insulating film of the p-channel type TFT348 and n-channel type TFT349 is thicker is than the gate insulating film of the p-channel type TFT346 and n-channel type TFT347, has a structure to increase the breakdown voltage.
【0134】 [0134]
pチャネル型TFT346にはチャネル形成領域350、ゲート電極である第2の導電層319と重なる第3の不純物領域351、ゲート電極の外側に形成される第3の不純物領域352を有している。 The p-channel type TFT346 has a channel forming region 350, third impurity regions 351 overlapping the second conductive layer 319 is a gate electrode, the third impurity region 352 formed outside the gate electrode. また、pチャネル型TFT348にはチャネル形成領域356、ゲート電極である第2の導電層321と重なる第3の不純物領域357、ゲート電極の外側に形成される第3の不純物領域358を有している。 Further, the p-channel type TFT348 channel forming region 356, third impurity regions 357 overlapping the second conductive layer 321 is a gate electrode, a third impurity region 358 formed outside the gate electrode there. pチャネル型TFTはシングルドレインの構造であり、第3の不純物領域は、ソースまたはドレインとして機能するものである。 The p-channel type TFT has a structure of the single drain, the third impurity region functions as a source or drain.
【0135】 [0135]
nチャネル型TFT347はチャネル形成領域353、ゲート電極である第2の導電層320と重なる第1の不純物領域354、ゲート電極の外側に形成される第2の不純物領域355が形成されている。 n-channel type TFT347 a channel forming region 353, first impurity regions 354 overlapping the second conductive layer 320 is a gate electrode, a second impurity region 355 formed outside the gate electrode is formed. また、nチャネル型TFT349はチャネル形成領域359、ゲート電極である第2の導電層322と重なる第1の不純物領域360、ゲート電極の外側に形成される第2の不純物領域361が形成されている。 Further, n-channel type TFT349 is a channel forming region 359, first impurity regions 360 overlapping the second conductive layer 322 is a gate electrode, a second impurity region 361 formed outside the gate electrode is formed . 第1の不純物領域354、360はLDD(Lightly Doped Drain)領域であり、第2の不純物領域355、361はソース領域またはドレイン領域として機能する領域である。 First impurity regions 354,360 are LDD (Lightly Doped Drain) region, the second impurity regions 355,361 are regions functioning as a source region or a drain region. 特に、第1の不純物領域はゲート電極とオーバーラップして形成されるGOLD(Gate Overlapped Drain)構造であるため、ホットキャリア効果によるTFTの劣化を防止することができ、10V以上の高い電圧を印加しても、きわめて安定した動作を得ることができる。 In particular, since the first impurity region is GOLD (Gate Overlapped Drain) structure formed by overlapping the gate electrode, it is possible to prevent the deterioration of TFT due to hot carrier effect, applying the above high voltage 10V also, it is possible to obtain a very stable operation.
【0136】 [0136]
いずれにしても、これらのTFTはチャネル長1〜5μm、好ましくは1.5〜2.5μmで形成すれば良い。 Anyway, these TFT channel length 1 to 5 [mu] m, preferably may be formed at 1.5 to 2.5 [mu] m. 従って、適用すべきデザインルールもライン・アンド・スペース(線幅と隣接する線との間隔)で1〜1.5μm、コンタクトホールで2μm程度を採用すれば良い。 Therefore, in application to be design rule also line-and-space (distance between the line and the adjacent line width) 1 to 1.5 [mu] m, may be employed about 2μm in the contact hole.
【0137】 [0137]
本実施形態で作製されるTFTは走査線側のスティックドライバを形成するのに適している。 TFT manufactured in this embodiment is suitable for forming a stick driver of the scan line side. 特に、30V系の高電圧が印加されるバッファ回路などには、図18(E)で示すpチャネル型TFT348、nチャネル型TFT349を適用して形成する。 In particular, such a buffer circuit to which a high voltage of 30V system is applied, is formed by applying a p-channel type TFT348, n-channel type TFT349 shown in FIG. 18 (E). また、シフトレジスタ回路などにはpチャネル型TFT346、nチャネル型TFT347を適用して形成すると良い。 Further, it is preferable to a shift register circuit formed by applying the p-channel type TFT346, n-channel type TFT347. ここでは、nチャネル型TFTとpチャネル型TFTを形成する工程を示したが、同工程により容量素子や抵抗素子を形成することは容易に想定できるものであり省略されている。 Here, although the step of forming an n-channel type TFT and p-channel type TFT, forming a capacitive element or resistive element by the same process is omitted are those easily conceived. また、回路形成に必要なTFTのサイズ(チャネル長/チャネル幅)やそのレイアウトは実施者が適宣考慮すれば良いものである。 The size of the TFT required circuit formation (channel length / channel width) and its layout are those practitioner may be Tekisen considered.
【0138】 [0138]
[実施例9] [Example 9]
ソース線側に設けるスティックドライバのTFTに要求される耐圧は12V程度であるが、動作周波数は3Vにて50MHz以上(例えば65MHz)が要求される。 Breakdown voltage required for the stick driver TFT provided on the source line side is of the order of 12V, the operating frequency is 50MHz or more at 3V (e.g. 65 MHz) is required. 本実施形態ではそのために適したTFTの作製方法を説明する。 In this embodiment illustrating a method for manufacturing a TFT suitable for this purpose.
【0139】 [0139]
TFTのチャネル形成領域を形成する結晶質半導体膜には、高い電界効果移動度と低いサブスレッショルド係数(S値)実現可能な品質が要求される。 The crystalline semiconductor film for forming a channel formation region of the TFT, a high field-effect mobility and low subthreshold swing (S value) feasible quality is required. 即ち、捕獲中心や再結合中心となる欠陥準位や、粒界ポテンシャルが低いとった性質を有する結晶質半導体膜が求められる。 That, and defect level comprising a trapping center and recombination center, the crystalline semiconductor film grain boundary potential has a low taken properties sought. 図19はそのような結晶質半導体膜を作製する方法の一例を示す。 Figure 19 shows an example of a method for making such crystalline semiconductor film.
【0140】 [0140]
図19(A)において基板401として適用し得るものは、600℃(好適には950℃)の熱処理に耐え、絶縁表面を有する基板であれば良い。 Figure 19 (A) which can be applied as the substrate 401 in the withstand heat treatment of 600 ° C. (preferably 950 ° C.), may be a substrate having an insulating surface. 品質、表面仕上げの精度から言えば石英基板が適している。 Quality, a quartz substrate is suitable in terms of accuracy of surface finish. そのような基板401に密接して形成する非晶質構造を有する半導体膜402は、プラズマCVD法や減圧CVD法で25〜100nmの厚さで形成する。 Such semiconductor film 402 having an amorphous structure formed in close contact with the substrate 401 is formed by a plasma CVD method or a low pressure CVD method to a thickness of 25 to 100 nm. 非晶質構造を有する半導体膜の代表例としては非晶質シリコン(a−Si)膜、非晶質シリコン・ゲルマニウム(a−SiGe)膜、非晶質炭化シリコン(a−SiC)膜、非晶質シリコン・スズ(a−SiSn)膜などがあり、そのいずれでも適用できる。 The semiconductor film of amorphous silicon (a-Si) film as a typical example of having the amorphous structure, the amorphous silicon germanium (a-SiGe) film, amorphous silicon carbide (a-SiC) film, non include amorphous silicon tin (a-SiSn) film, may be applied either its. そして、非晶質半導体膜の結晶化温度を低温化することのできる触媒元素を含有する層を形成する。 Then, a layer containing a catalytic element capable of low temperature crystallization temperature of the amorphous semiconductor film. 図19(A)では非晶質構造を有する半導体膜402上に形成しているが、基板側に形成されていても構わない。 Figure 19 is formed over the semiconductor film 402 having an amorphous structure in (A), but may also be formed on the substrate side. ここで適用可能な触媒元素は実施形態2と同じであり、同様な方法で形成する。 Here applicable catalytic element is the same as Embodiment 2, formed in a similar manner.
【0141】 [0141]
そして、窒素またはアルゴンなどの雰囲気中で500〜600℃で1〜12時間の熱処理を行い非晶質構造を有する半導体膜の結晶化を行う。 Then, the crystallization of the semiconductor film having an amorphous structure was heat-treated for 1 to 12 hours at 500 to 600 ° C. in an atmosphere such as nitrogen or argon. この温度の結晶化に先立っては、400〜500℃で1時間程度の熱処理を行い、膜中の含有水素を放出させておくことも必要である。 Prior to the crystallization of the temperature is subjected to a heat treatment of about 1 hour at 400 to 500 ° C., it is necessary to to release hydrogen contained in the film. 代表的な条件として、450℃で1時間の脱水素処理をした後、続いて570℃で8時間の熱処理を行う。 Typical conditions, after the dehydrogenation process of 1 hour at 450 ° C., followed by performing heat treatment for 8 hours at 570 ° C.. このような熱結晶化法により、非晶質シリコン膜からは結晶構造を有する結晶質半導体膜404が形成される(図19(B))。 Such thermal crystallization method, the amorphous silicon film is formed crystalline semiconductor film 404 having a crystalline structure (FIG. 19 (B)).
【0142】 [0142]
しかし、結晶質半導体膜404に残存する触媒元素の濃度はおよそ5×10 16 〜2×10 18 atoms/cm 2である。 However, the concentration of the catalyst element remaining in the crystalline semiconductor film 404 is approximately 5 × 10 16 ~2 × 10 18 atoms / cm 2. 触媒元素は半導体膜の結晶化には有効であるが、その後TFTを形成するための機能材料として使用する目的においては不要な存在となる。 Catalyst element is effective for crystallization of the semiconductor film, an unwanted presence in order to then use as a functional material for forming a TFT. 結晶質半導体膜中に残存する触媒元素は不純物として欠陥準位などを形成し、捕獲中心や再結合中心を形成したり、半導体接合の不良をもたらす。 Catalytic element remaining in the crystalline semiconductor film such as to form defect levels as impurities, or to form a trapping center and recombination center, resulting in failure of the semiconductor junction. 図19(B)は触媒元素を除去するためのゲッタリング処理を説明するものであり、結晶質半導体膜中の触媒元素の濃度を1×10 17 atms/cm 3以下、好ましくは1×10 16 atms/cm 3にまで低減することを目的としている。 Figure 19 (B) are illustrative of the gettering treatment for removing the catalytic element, the crystalline density of the catalyst element in the semiconductor film 1 × 10 17 atms / cm 3 or less, preferably 1 × 10 16 It is intended to be reduced to atms / cm 3.
【0143】 [0143]
まず、結晶質半導体膜404の表面に酸化シリコン膜などでマスク用絶縁膜405を150nmの厚さに形成する。 First, a mask insulating film 405 to a thickness of 150nm by such as a silicon oxide film on the surface of the crystalline semiconductor film 404. そして、能動層を形成する領域の外側に開口部406を設け、結晶質半導体膜の表面が露出した領域を形成する。 Then, an opening 406 is provided outside the region for forming the active layer to form a surface of the crystalline semiconductor film is exposed regions. そして、イオンドープ法やイオン注入法でリン(P)を添加して、結晶質半導体膜に選択的にリン(P)添加領域407を形成する。 Then, by adding phosphorus (P) by ion doping or ion implantation method, selectively forming a phosphorus (P) added region 407 in the crystalline semiconductor film. この状態で、窒素雰囲気中で550〜800℃、5〜24時間、例えば600℃、12時間の熱処理を行うと、リン(P)添加領域407がゲッタリングサイトとして働き、結晶質半導体膜404に残存していた触媒元素をリン(P)添加領域407に偏析させることができる。 In this state, 550 to 800 ° C. in a nitrogen atmosphere, for 5 to 24 hours, for example 600 ° C., the heat treatment is performed for 12 hours, phosphorus (P) added region 407 acts as a gettering site, the crystalline semiconductor film 404 the remaining have catalytic element can be segregated phosphorus (P) added region 407.
【0144】 [0144]
その後、マスク用絶縁膜405と、リン(P)添加領域407とをエッチングして除去することにより、触媒元素の濃度が1×10 17 atms/cm 3以下にまで低減された結晶質半導体膜408を得ることができる(図19(C))。 Thereafter, the mask insulating film 405, by removing the phosphorus (P) added region 407 is etched, the crystalline semiconductor film is the concentration of the catalytic element is reduced to less than 1 × 10 17 atms / cm 3 408 can be obtained (FIG. 19 (C)).
【0145】 [0145]
また、図20は結晶質半導体膜を形成する方法の他の一例を示す。 Further, FIG. 20 shows another example of a method of forming a crystalline semiconductor film. 図20(A)において基板410、非晶質構造を有する半導体膜411は図19(A)の説明と同様なものを用いる。 Figure 20 (A) in the substrate 410, the semiconductor film 411 having an amorphous structure is used as similar to the description of FIG. 19 (A). 非晶質構造を有する半導体膜411上にはマスク用絶縁膜412を形成し、選択的に開口部414を形成する。 On the semiconductor film 411 having an amorphous structure by forming a mask insulating film 412 is formed selectively in the openings 414. その後、重量換算で1〜100ppmの触媒元素を含む溶液を塗布して、触媒元素含有層413を形成する。 Then, by applying a solution containing a catalytic element 1~100ppm by weight is to form a catalyst element-containing layer 413. 触媒元素含有層413は開口部414のみで非晶質構造を有する半導体膜411と接触する構造が形成される。 Catalyst element-containing layer 413 is structured to contact is formed with the semiconductor film 411 having an amorphous structure only at the opening 414.
【0146】 [0146]
次に、500〜650℃で1〜24時間、例えば600℃、12時間の熱処理を行い、結晶質半導体膜を形成する。 Next, 1 to 24 hours at 500 to 650 ° C., for example 600 ° C., a heat treatment of 12 hours, to form a crystalline semiconductor film. この結晶化の過程では、触媒元素が接した半導体膜415から結晶化が進行し、基板410の表面と平行な方向(横方向)へ結晶化が進行する。 In the course of crystallization, crystallization of a semiconductor film 415 which the catalyst element are in contact progresses, crystallization proceeds parallel to the surface direction of the substrate 410 (the lateral direction). こうして形成された結晶質半導体膜は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。 Thus formed crystalline semiconductor film is made to set the rod-like or needle-like crystals, for each of the crystals have grown with a certain directionality when viewed macroscopically, that crystallinity is uniform there is an advantage.
【0147】 [0147]
結晶質半導体膜が形成された後、図19(B)と同様に触媒元素を結晶質半導体膜から除去するゲッタリング処理を行う。 After the crystalline semiconductor film is formed, performing a gettering process for removing a catalytic element from the crystalline semiconductor film in the same manner as FIG. 19 (B). 先に形成された開口部414からリン(P)を添加して、結晶質半導体膜にリン(P)添加領域416を形成する。 From an opening 414 formed in the above with addition of phosphorus (P), to form a phosphorus (P) added region 416 in the crystalline semiconductor film. この状態で、窒素雰囲気中で550〜800℃、5〜24時間、例えば600℃、12時間の熱処理を行い、結晶質半導体膜に残存する触媒元素をリン(P)添加領域416に偏析させる(図20(C))。 In this state, 550 to 800 ° C. in a nitrogen atmosphere, for 5 to 24 hours, for example 600 ° C., a heat treatment of 12 hours, to segregate the phosphorus (P) added region 416 a catalyst element remaining in the crystalline semiconductor film ( Figure 20 (C)).
【0148】 [0148]
その後、マスク用絶縁膜412と、リン(P)添加領域416とをエッチングして除去することにより、触媒元素の濃度が1×10 17 atms/cm 3以下にまで低減された結晶質半導体膜417を得ることができる(図20(D))。 Thereafter, the mask insulating film 412, by removing the phosphorus (P) added region 416 is etched, the crystalline semiconductor film is the concentration of the catalytic element is reduced to less than 1 × 10 17 atms / cm 3 417 it can be obtained (FIG. 20 (D)).
【0149】 [0149]
図19(C)で示す結晶質半導体膜408及び図20(D)で示す結晶質半導体膜417は、いずれもTFTの能動層を形成する用途において適したものである。 Crystalline semiconductor film 417 shown in FIG. 19 (C) crystalline semiconductor film 408 and Figure 20 shows in (D) are those were all suitable in applications for forming an active layer of the TFT. 図21(A)ではこのような結晶質半導体膜から島状に分離形成した半導体膜420〜423を形成する。 In FIG. 21 (A) to form a semiconductor film 420 to 423 separated formed in an island shape from such crystalline semiconductor film. 図21(A)では便宜上4つの半導体層を示している。 In FIG. 21 (A) shows the convenience four semiconductor layers. 以降の説明は、半導体層420、421にはシフトレジスタ回路など低電圧で駆動する回路のTFTを、半導体層422、423にはラッチ回路など高周波数で駆動するTFTをそれぞれ作製することを前提として説明する。 Subsequent description, a TFT circuit for driving at a low voltage such as a shift register circuit in the semiconductor layer 420 and 421, assuming that to produce each TFT for driving at a high frequency such as a latch circuit in the semiconductor layer 422 and 423 explain. 後者は高速駆動を可能とするために、ゲート絶縁膜の厚さが薄く形成する。 The latter in order to enable high-speed driving, the thickness of the gate insulating film is thinner. そのために2段階の成膜プロセスを行う。 Performing a two-step deposition process for that.
【0150】 [0150]
半導体層上に形成するゲート絶縁膜は、回路の駆動電圧を考慮して、同一基板上に形成するTFTであってもその膜厚を異ならせて形成する。 A gate insulating film formed on the semiconductor layer, taking into account the driving voltage of the circuit, even TFT formed on the same substrate formed with different film thickness. そのために2段階の成膜プロセスを必要とする。 Its requires a two-step deposition process for. 最初に20〜50nm、例えば40nmの厚さで酸化シリコン膜または酸化窒化シリコン膜などの絶縁膜を形成する。 First 20 to 50 nm, an insulating film such as a silicon oxide film or a silicon oxynitride film, for example, 40nm thick. このような絶縁膜はプラズマCVD法や熱CVD法で形成する。 Such an insulating film is formed by a plasma CVD method or a thermal CVD method. 熱CVD法における作製条件の一例は、SiH 4とN 2 Oを用い、800℃、40Paであり、ガスの混合比を適当なものとすることにより緻密な膜を形成することができる。 An example of a manufacturing condition in the thermal CVD method, using SiH 4 and N 2 O, 800 ° C., is 40 Pa, it is possible to form a dense film by the appropriate one of the mixing ratio of the gas. その後、半導体層422、423上に形成された絶縁膜をフッ酸などでエッチングして除去して第1の絶縁膜424を形成する。 Thereafter, an insulating film formed on the semiconductor layer 422 to form the first insulating film 424 is removed by etching with hydrofluoric acid. さらに、表面を清浄に洗浄し、800〜1000℃(好ましくは950℃)でハロゲン(代表的には塩素)を含む雰囲気中で酸化膜の形成を行う。 Furthermore, the surface was washed clean, and performs formation of an oxide film in an atmosphere containing halogen (typically chlorine) at 800 to 1000 ° C. (preferably 950 ° C.).
酸化膜は半導体層422、423において30〜50nm(例えば40nm)の厚さとなるように形成する。 Oxide film is formed to a thickness of 30 to 50 nm (e.g., 40 nm) in the semiconductor layer 422 and 423. その結果、半導体層420、421では80nmの厚さの絶縁膜が形成される。 As a result, the thickness of the insulating film of 80nm in the semiconductor layer 420 and 421 is formed. ハロゲン雰囲気での酸化膜形成により、微量の金属不純物などが除去され、半導体膜との界面準位密度が低減された良好な絶縁膜を形成することができる。 The oxide film formed in the halogen atmosphere, such as trace metal impurities are removed, the interface state density between the semiconductor film can form a good insulating film is reduced. こうして、半導体層420、421と半導体層422、423との間で厚さの異なる第2の絶縁膜425が形成され、この絶縁膜をゲート絶縁膜として利用する(図21(B))。 Thus, the second insulating film 425 is formed to different thicknesses between the semiconductor layer 420, 421 and the semiconductor layer 422 and 423, using the insulating film as a gate insulating film (FIG. 21 (B)).
【0151】 [0151]
さらに、図21(B)では第2の絶縁膜425上にゲート電極を形成するための第1の導電膜426と第2の導電膜427とを形成する。 Further, a first conductive film 426 for forming the gate electrode in FIG. 21 (B) in on the second insulating film 425 and the second conductive film 427. これらの導電膜は実施形態1と同様にして作製するものであり、第1の導電膜426をTaN膜で50〜100nmの厚さに形成し、第2の導電膜427をW膜で100〜300nmの厚さに形成する。 These conductive films are those fabricated in the same manner as in the first embodiment, the first conductive film 426 is formed to a thickness of 50~100nm at TaN film, 100 a second conductive film 427 in the W film formed to a thickness of 300nm.
【0152】 [0152]
以降の行程は実施形態2ど同様にして行い、nチャネル型TFTとpチャネル型TFTを形成する。 Subsequent stroke performed in the same manner as in Embodiment 2 throat, to form an n-channel TFT and a p-channel TFT. ゲート電極の形成は2段階のエッチング処理により行う。 Forming the gate electrode is carried out by etching in two stages. 図21(C)はレジストマスク428を形成し、テーパーエッチング処理を行う第1のエッチング処理により第1の形状の導電層429〜432(第1の導電層429a〜432aと第2の導電層429b〜432b)が形成された状態を示している。 Figure 21 (C) is to form a resist mask 428, the first by etching the first shape conductive layers for performing tapered etching 429-432 (first conductive layer 429a~432a and the second conductive layer 429b ~432B) shows a state in which are formed. また、図21(D)は異方性エッチングによる第2のエッチング処理により第2の形状の導電層433〜436(第1の導電層433a〜436aと第2の導電層433b〜436b)が形成された状態を示している。 Further, FIG. 21 (D) is conductive layer of the second shape by the second etching processing by anisotropic etching 433-436 (first conductive layer 433a~436a and the second conductive layer 433B~436b) is formed It shows the state.
【0153】 [0153]
nチャネル型TFTおよびpチャネル型TFTの不純物領域の形成は、第2の形状の導電層を利用して自己整合的に形成する。 Forming an impurity region of the n-channel type TFT and p-channel type TFT is formed in a self-aligned manner by using the conductive layer of the second shape. nチャネル型TFTには濃度の異なる2種類の不純物領域を形成する。 The n-channel type TFT forming the two kinds of impurity regions having different concentrations. 図21(E)は第1のドーピング処理(高加速電圧低ドーズ量の条件)で形成される第1の不純物領域437〜440と、第2のドーピング処理(低加速電圧高ドーズ量)の条件で形成される第2の不純物領域441〜44とを示している。 Figure 21 (E) the conditions of the first doping treatment and the first impurity regions 437 to 440 formed by the (high acceleration voltage low dose conditions), a second doping treatment (low acceleration voltage high dose) It shows a second impurity regions 441 to 44 tHAT formed. pチャネル型TFTの不純物領域は、図21(F)で示す様に、レジストのマスク445をnチャネル型TFTが形成される領域を保護するように形成し、第3のドーピング処理によりp型を付与する不純物元素が添加された領域446〜449を形成する。 Impurity region of the p-channel type TFT, as shown in FIG. 21 (F), a mask 445 of a resist is formed so as to protect the region in which the n-channel type TFT is formed, a p-type by the third doping process forming a region from 446 to 449 to which an impurity element is added to impart.
【0154】 [0154]
これらの不純物領域を形成した後、第1の層間絶縁膜450を形成し、400〜700℃の熱処理を施して不純物元素の活性化を行う。 After forming the impurity regions, a first interlayer insulating film 450 is formed, to activate the impurity elements by heat treatment of 400 to 700 ° C.. さらに、3〜100%の水素を含む雰囲気中で300〜450℃で1〜12時間の熱処理を行い、半導体層を水素化して欠陥準位密度を低減する処理を行う。 Further, heat treatment is performed for 1 to 12 hours at 300 to 450 ° C. in an atmosphere containing 3 to 100% hydrogen, performing a process for reducing the density of defect states by hydrogenating the semiconductor layers. 第2の層間絶縁膜451は、酸化シリコンや酸化窒化シリコンなどの無機絶縁物材料、または有機絶縁物材料を用い1.0〜2.0μmの平均膜厚で形成する。 The second interlayer insulating film 451 is formed inorganic insulating material such as silicon oxide or silicon oxynitride or an organic insulating material using an average thickness of 1.0 to 2.0 [mu] m,. 配線452〜459はAl、Tiなどで形成する。 Wirings 452 to 459 are formed Al, Ti and the like.
【0155】 [0155]
以上の様にして、pチャネル型TFT460、462、nチャネル型TFT461、463を有する駆動回路が形成することができる。 In the above manner, it is possible to p-channel type TFT460,462, a driver circuit including n-channel type TFT461,463 forms. pチャネル型TFT462とnチャネル型TFT463のゲート絶縁膜は、pチャネル型TFT460とnチャネル型TFT461のゲート絶縁膜よりも薄く形成され、低電圧で高速に駆動する構造となっている。 The gate insulating film of the p-channel type TFT462 and n-channel type TFT463 is formed thinner than the gate insulating film of the p-channel type TFT460 and n-channel type TFT461, has a structure that is driven at high speed with a low voltage. 前者のTFTは3〜5Vの低電圧で駆動するラッチ回路などを形成し、後者のTFTは5〜12Vで駆動するシフトレジスタ回路などを形成するのに適している。 The former TFT forms such as a latch circuit for driving at a low voltage of 3 to 5 V, the latter TFT is suitable for forming a shift register circuit for driving in 5~12V.
【0156】 [0156]
これらのTFTのチャネル長は低電圧部で0.3〜1μm(好ましくは0.6μm)、中電圧部で0.6〜1.5μm(好ましくは0.9μm)で形成する。 The channel length of these TFT are formed by 0.3~1μm a low voltage unit (preferably 0.6 .mu.m), 0.6-1.5 at medium voltage section (preferably 0.9 .mu.m). 従って、適用すべきデザインルールもライン・アンド・スペース(線幅と隣接する線との間隔)で0.3〜1.5μm、コンタクトホールで0.9μm程度の精度が要求される。 Thus, 0.3 to 1.5 .mu.m in to be applied design rule also line-and-space (distance between the line and the adjacent line width) is 0.9μm accuracy of about a contact hole is required.
【0157】 [0157]
本実施形態で作製されるTFTはソース線側のスティックドライバを形成するのに適している。 TFT manufactured in this embodiment is suitable for forming a stick driver of the source line side. 特に、3Vで数十MHzの周波数で駆動するラッチ回路などは、図21(E)で示すpチャネル型TFT462とnチャネル型TFT463を用いて形成する。 In particular, such a latch circuit for driving a few tens of MHz in frequency in 3V is formed using a p-channel type TFT462 and the n-channel type TFT463 shown in FIG. 21 (E). また、シフトレジスタ回路などにはpチャネル型TFT460、nチャネル型TFT461を適用して形成すると良い。 Further, it is preferable to a shift register circuit formed by applying the p-channel type TFT460, n-channel type TFT461. ここでは、nチャネル型TFTとpチャネル型TFTを形成する工程を示したが、同工程により容量素子や抵抗素子を形成することは容易に想定できるものであり省略されている。 Here, although the step of forming an n-channel type TFT and p-channel type TFT, forming a capacitive element or resistive element by the same process is omitted are those easily conceived. また、回路形成に必要なTFTのサイズ(チャネル長/チャネル幅)やそのレイアウトは実施者が適宣考慮すれば良いものである。 The size of the TFT required circuit formation (channel length / channel width) and its layout are those practitioner may be Tekisen considered.
【0158】 [0158]
[実施例10] [Example 10]
ソース線側に設けるスティックドライバに適したTFTの作製方法について他の一例を示す。 A method for manufacturing a TFT suitable for a stick driver is provided on the source line side showing the other example. TFTの能動層を形成するための結晶質半導体膜を形成する工程は実施形態3と同じである。 Forming a crystalline semiconductor film for forming an active layer of the TFT is the same as that of the embodiment 3. 図22(A)において、基板901として適用し得るものは、600℃(好適には950℃)の熱処理に耐え、絶縁表面を有する石英基板が望ましい。 In FIG. 22 (A), which may be applied as the substrate 901, withstand heat treatment of 600 ° C. (preferably 950 ° C.), a quartz substrate having an insulating surface is desirable. そのような基板401に密接して形成する非晶質構造を有する半導体膜902は、プラズマCVD法や減圧CVD法で40〜100nm、一例として70nmの厚さで形成する。 Such semiconductor film 902 having an amorphous structure formed in close contact with the substrate 401, 40 to 100 nm by plasma CVD or low pressure CVD method to have a thickness of 70nm as an example. 石英基板上に良質な結晶質半導体膜を形成するには、スタート膜として形成する非晶質半導体膜の膜厚をある程度厚くしておく必要がある。 To form a high-quality crystalline semiconductor film on a quartz substrate, it is necessary to some extent the film thickness of the amorphous semiconductor film formed as a start film. 膜厚が30nm以下であると、下地の基板との間で格子不整合などの影響で結晶化が十分成し遂げることができない懸念がある。 When the film thickness is 30nm or less, there is a concern that the crystallization can not be achieved sufficiently by the influence of lattice mismatch between the underlying substrate. 非晶質構造を有する半導体膜は実施形態2または3で示す材料と同じであり、代表的には非晶質シリコンを用いる。 Semiconductor film having an amorphous structure is the same as the material shown in Embodiment 2 or 3, typically using amorphous silicon. そして、非晶質半導体膜の結晶化温度を低温化することのできる触媒元素を含有する層903を形成する。 Then, a layer 903 containing a catalytic element capable of low temperature crystallization temperature of the amorphous semiconductor film.
【0159】 [0159]
結晶化は450℃で1時間の熱処理で脱水素処理を行い、続いて600℃で12時間の熱処理を行う。 Crystallization is carried out dehydrogenation process by heat treatment for 1 hour at 450 ° C., followed by heat treatment is performed 12 hours at 600 ° C.. 図22(B)で示すように、こうして得られる結晶質半導体膜904上にはマスク用絶縁膜905を形成し、その開口部906からリン(P)を添加して、リン(P)添加領域907を形成する。 As shown in FIG. 22 (B), on the crystalline semiconductor film 904 thus obtained by forming a mask insulating film 905, by adding phosphorus (P) through the opening 906, phosphorus (P) added region 907 to the formation. 触媒元素を除去するためのゲッタリング処理は、窒素雰囲気中で550〜800℃、5〜24時間、例えば600℃で12時間の熱処理を行い、結晶質半導体膜904に残存していた触媒元素をリン(P)添加領域907に偏析させる。 Gettering treatment for removing the catalytic element, 550 to 800 ° C. in a nitrogen atmosphere, for 5 to 24 hours, for example, heat treatment is performed for 12 hours at 600 ° C., the catalyst element remaining in the crystalline semiconductor film 904 phosphorus (P) is segregated to the doped region 907. その後、マスク用絶縁膜905と、リン(P)添加領域907とをエッチングして除去することにより、触媒元素の濃度が1×10 17 atms/cm 3以下にまで低減された結晶質半導体膜908を得る。 Thereafter, the mask insulating film 905, by removing the phosphorus (P) added region 907 is etched, the crystalline semiconductor film is the concentration of the catalytic element is reduced to less than 1 × 10 17 atms / cm 3 908 obtained. 結晶化により、非晶質半導体膜は緻密化するのでその体積は1〜10%程度収縮し、膜厚は僅かであるが減少する。 Crystallization, the amorphous semiconductor film is the volume shrinks about 1-10% because the densification, thickness is a slight decrease.
【0160】 [0160]
図22(C)は、こうして形成された結晶質半導体膜を熱処理により酸化する工程を示している。 Figure 22 (C) shows a step of oxidizing the crystalline semiconductor film thus formed by the heat treatment. 熱酸化は800〜1000℃(好ましくは950℃)でハロゲン(代表的には塩素)を含む雰囲気中で酸化膜の形成を行う。 Thermal oxidation is carried out to form the oxide film in an atmosphere containing halogen (typically chlorine) at 800 to 1000 ° C. (preferably 950 ° C.). この処理により結晶質半導体膜908は酸化膜909の形成で薄くなり、当初の厚さよりも減少する。 Crystalline semiconductor film 908 by this process becomes thinner in the formation of the oxide film 909 is reduced from the initial thickness. 例えば、酸化膜を60nmの厚さに形成することにより半導体膜はおよそ30nm減少し、40nmの結晶質半導体膜を残すことができる(図22(C))。 For example, the semiconductor film is approximately 30nm reduced by forming the oxide film to a thickness of 60 nm, it is possible to leave a 40nm crystalline semiconductor film (FIG. 22 (C)).
【0161】 [0161]
こうして形成された結晶質半導体膜908をエッチング処理してから島状に分離形成した半導体膜911〜914を形成する。 The crystalline semiconductor film 908 thus formed to form a semiconductor film 911 to 914 separated formed in an island shape from the etching process. 半導体膜上に形成するゲート絶縁膜は、回路の駆動電圧を考慮して、同一基板上に形成するTFTであってもその膜厚を異ならせて形成する。 A gate insulating film formed on the semiconductor film, in consideration of driving voltage of the circuit, even TFT formed on the same substrate formed with different film thickness. 図22(D)と(E)はその工程を示し、最初に20〜50nm、例えば40nmの厚さで酸化シリコン膜または酸化窒化シリコン膜などの絶縁膜を形成する。 Figure 22 (D) (E) shows the process, initially 20 to 50 nm, an insulating film such as a silicon oxide film or a silicon oxynitride film, for example, 40nm thick. これらの絶縁膜はプラズマCVD法や熱CVD法で形成する。 These insulating films formed by a plasma CVD method or a thermal CVD method. 熱CVD法における作製条件の一例は、SiH 4とN 2 Oを用い、800℃、40Paであり、ガスの混合比を適当なものとすることにより緻密な膜を形成することができる。 An example of a manufacturing condition in the thermal CVD method, using SiH 4 and N 2 O, 800 ° C., is 40 Pa, it is possible to form a dense film by the appropriate one of the mixing ratio of the gas. その後、半導体層913、914上に形成された絶縁膜はフッ酸などでエッチングして除去して第1の絶縁膜915を形成する。 Thereafter, an insulating film formed on the semiconductor layer 913 and 914 forms a first insulating film 915 is removed by etching with hydrofluoric acid. さらに、表面を清浄に洗浄し、800〜1000℃(好ましくは950℃)でハロゲン(代表的には塩素)を含む雰囲気中で酸化膜の形成を行う。 Furthermore, the surface was washed clean, and performs formation of an oxide film in an atmosphere containing halogen (typically chlorine) at 800 to 1000 ° C. (preferably 950 ° C.). 酸化膜は半導体層913、914において30〜50nm(例えば40nm)の厚さとなるように形成する。 Oxide film is formed to a thickness of 30 to 50 nm (e.g., 40 nm) in the semiconductor layer 913, 914. 一方、半導体層911、912では80nmの厚さの絶縁膜が形成される。 On the other hand, the thickness of the insulating film of 80nm in the semiconductor layer 911, 912 is formed. ハロゲン雰囲気での酸化膜形成により、微量の金属不純物などが除去され、半導体膜との界面準位密度が低減された良好な絶縁膜を形成することができる。 The oxide film formed in the halogen atmosphere, such as trace metal impurities are removed, the interface state density between the semiconductor film can form a good insulating film is reduced. こうして、半導体層911、912と半導体層913、914との間で厚さの異なる第2の絶縁膜916が形成され、この絶縁膜をゲート絶縁膜として利用する。 Thus, the second insulating film 916 is formed to different thicknesses between the semiconductor layer 911 and the semiconductor layer 913, using the insulating film as a gate insulating film.
【0162】 [0162]
ゲート絶縁膜上に形成するゲート電極は、ゲート絶縁膜が薄く形成されているので注意を要する。 A gate electrode formed on the gate insulating film, tricky since the gate insulating film is formed thinly. 勿論、スパッタ法や蒸着法で形成する金属導電膜材料を用いることも可能であるが、より好ましくはゲート絶縁膜に接する第1層目は減圧CVD法で作製するリン(P)ドープされた多結晶シリコン膜であることが望ましい。 Of course, it is also possible to use a metal conductive film material formed by sputtering or vapor deposition, and more preferably is phosphorous (P) doped first layer in contact with the gate insulating film is to be produced by the low pressure CVD method multilingual it is a crystalline silicon film is desirable. リン(P)ドープ多結晶シリコン膜は、SiH 4とPH 3と希釈ガスとしてHe、H 2を用い450〜500℃に加熱して100〜200nm、好ましくは150nmの厚さで形成する。 Phosphorus (P) doped polycrystalline silicon film, 100 to 200 nm by heating the diluent gas SiH 4 and PH 3 the He, to 450 to 500 ° C. with H 2, preferably formed with a thickness of 150 nm. さらにその上層にはゲート電極の抵抗値を下げるために、シリサイド金属などを形成する。 Further thereon in order to reduce the resistance of the gate electrode, and the like are formed silicide metal. タングステンシリサイド(WSix)、チタンシリサイド(Ti)など適用し得るシリサイド金属に限定はなく、スパッタ法などで100〜200nm、好ましくは150nmの厚さに形成する。 Tungsten silicide (WSix), there is no limitation on the silicide metal may be applied such as titanium silicide (Ti), 100 to 200 nm with a sputtering method, preferably formed to a thickness of 150 nm.
【0163】 [0163]
このように第1の導電層、第2の導電層として2層に分けて形成された状態から、図22(F)に示すようにゲート電極917〜920(第1の導電層917a〜920aと第2の導電層917b〜920b)を形成する。 Thus the first conductive layer, a second state of being formed in two layers as the conductive layer, and a gate electrode 917 to 920 (first conductive layer 917a~920a as shown in FIG. 22 (F) the second conductive layer 917B~920b) to form a.
【0164】 [0164]
次に、nチャネル型TFTのLDD領域を形成するための第1のドーピング処理を行う。 Then, a first doping treatment for forming a LDD region of the n-channel type TFT. ドーピングは、代表的な方法としてフォスフィン(PH 3 )を用いたイオンドープ法で行い、ゲート電極をマスクとして利用して自己整合的に第1の不純物領域921〜924を形成する。 Doping is performed by ion doping using phosphine (PH 3) as a typical method, to form a first impurity region 921 to 924 in a self-aligned manner by using the gate electrode as a mask. この領域のリン(P)濃度は2×10 16 〜5×10 19 atoms/cm 3の範囲とする(図23(A))。 Phosphorus (P) concentration of this region is in the range of 2 × 10 16 ~5 × 10 19 atoms / cm 3 ( Fig. 23 (A)).
【0165】 [0165]
さらに、第2のドーピング処理を行い、n型不純物が添加される第2の不純物領域927、928の形成を行う。 Furthermore, performing a second doping process is performed to form the second impurity regions 927,928 which n-type impurities are added. この不純物領域はnチャネル型TFTのソース領域およびドレイン領域を形成するものであり、ゲート電極の外側の領域に形成するためにレジストマスク926を形成する。 The impurity regions are intended to form a source region and a drain region of the n-channel TFT, to form a resist mask 926 to form the outer region of the gate electrode. また、pチャネル型TFTを形成する半導体層にリン(P)が添加されないようにレジストマスク925を形成しておく。 Also, phosphorus (P) into the semiconductor layer to form a p-channel type TFT is previously formed a resist mask 925 so as not to be added. n型を付与する不純物元素にはリン(P)を用い、その濃度が1×10 20 〜1×10 21 atoms/cm 3の濃度範囲となるようにフォスフィン(PH 3 )を用いたイオンドープ法で行う(図23(B))。 using phosphorus (P) is an impurity element imparting n-type, an ion doping method using phosphine (PH 3) to a concentration of from a concentration range of 1 × 10 20 ~1 × 10 21 atoms / cm 3 carried out (Figure 23 (B)).
【0166】 [0166]
そして図23(C)に示すように、pチャネル型TFTを形成する半導体層にソース領域およびドレイン領域を形成する第3の不純物領域930、931を形成する。 Then, as shown in FIG. 23 (C), to form a third impurity regions 930 and 931 to form a source region and a drain region in the semiconductor layer forming the p-channel type TFT. ゲート電極612をマスクとしてジボラン(B 26 )を用いたイオンドープ法で行い、自己整合的に第3の不純物領域を形成する。 It performed using the gate electrode 612 by ion doping using diborane (B 2 H 6) as a mask to form a third impurity regions in a self-aligned manner. このときnチャネル型TFTを形成する半導体層はレジストマスク929で全面を被覆しておく。 In this case the semiconductor layer forming the n-channel type TFT is left to cover the entire surface of the resist mask 929. この領域のボロン(B)濃度は3×10 20 〜3×10 21 atoms/cm 3となるようにする。 Boron (B) concentration of this region is made to be 3 × 10 20 ~3 × 10 21 atoms / cm 3.
【0167】 [0167]
これらの不純物領域を形成した後、窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン膜などから成る第1の層間絶縁膜932を形成し、400〜950℃、好ましくは800〜900℃で10〜60分の熱処理を施して不純物元素の活性化を行う。 After forming the impurity regions, a silicon nitride film, a silicon oxide film, forming a first interlayer insulating film 932 made of a silicon oxynitride film, four hundred to nine hundred fifty ° C., preferably at 800 to 900 ° C. 10 to 60 to activate the impurity element is subjected to a minute of heat treatment. この熱処理でゲート電極側に不純物元素が拡散し、オーバーラップ領域533〜536が形成される(図23(D))。 Impurity elements are diffused into the gate electrode side in the heat treatment, the overlap region 533 to 536 are formed (FIG. 23 (D)). 第2の層間絶縁膜937は、酸化シリコンや酸化窒化シリコンなどの無機絶縁物材料、または有機絶縁物材料を用い1.0〜2.0μmの平均膜厚で形成する。 The second interlayer insulating film 937 is formed inorganic insulating material such as silicon oxide or silicon oxynitride or an organic insulating material using an average thickness of 1.0 to 2.0 [mu] m,. 配線938〜945はAl、Tiなどで形成する。 Wirings 938 to 945 are formed Al, Ti and the like. さらに、3〜100%の水素を含む雰囲気中で300〜450℃で1〜12時間の熱処理を行い、半導体層を水素化して欠陥準位密度を低減する処理を行う(図23(E))。 Further, heat treatment is performed for 1 to 12 hours at 300 to 450 ° C. in an atmosphere containing 3 to 100% hydrogen, performing a process for reducing the density of defect states by hydrogenating the semiconductor layers (FIG. 23 (E)) .
【0168】 [0168]
以上の様にして、pチャネル型TFT946、948、nチャネル型TFT947、949を有する駆動回路が形成することができる。 In the above manner, it is possible to p-channel type TFT946,948, a driver circuit including n-channel type TFT947,949 forms. pチャネル型TFT948とnチャネル型TFT949のゲート絶縁膜は、pチャネル型TFT946とnチャネル型TFT947のゲート絶縁膜よりも薄く形成され、低電圧で高速に駆動する構造となっている。 The gate insulating film of the p-channel type TFT948 and n-channel type TFT949 is formed thinner than the gate insulating film of the p-channel type TFT946 and n-channel type TFT947, has a structure that is driven at high speed with a low voltage. 前者のTFTは3〜5Vの低電圧で駆動するラッチ回路などを形成し、後者のTFTは5〜12Vで駆動するシフトレジスタ回路などを形成するのに適している。 The former TFT forms such as a latch circuit for driving at a low voltage of 3 to 5 V, the latter TFT is suitable for forming a shift register circuit for driving in 5~12V.
【0169】 [0169]
pチャネル型TFT946、948には、チャネル形成領域950、955、第3の不純物領域から成るソースまたはドレイン領域946、956が形成されたシングルドレインの構造である。 The p-channel type TFT946,948, channel forming regions 950,955, the structure of a single drain source or drain regions 946,956 and a third impurity region is formed. nチャネル型TFT947、949には、チャネル形成領域952、957、第1の不純物領域で形成されるLDD領域953、958、第2の不純物領域から形成されるソースまたはドレイン領域954、959が形成されている。 The n-channel type TFT947,949, channel forming regions 952,957, LDD regions 953,958 formed by the first impurity region, a source or drain region 954,959 are formed from a second impurity region is formed ing. nチャネル型TFTに形成されるLDD領域は0.2〜1μmの長さで形成され、0.1程度は活性化の熱処理によりゲート電極の内側に拡散して、ゲート電極とオーバーラップする構造となっている。 LDD region formed in the n-channel type TFT is formed by a length of 0.2 to 1 [mu] m, about 0.1 to diffuse inside the gate electrode by heat treatment activation, a structure that overlaps with the gate electrode going on. この構造により、ホットキャリア効果による特性の劣化を防ぎ、また寄生容量を最低限度に抑えて高速動作を可能とする。 This structure prevents deterioration of the characteristics due to hot carrier effect, and also enables high-speed operation by suppressing the parasitic capacitance to a minimum degree.
【0170】 [0170]
これらのTFTのチャネル長は低電圧部で0.3〜1μm(好ましくは0.6μm)、中電圧部で0.6〜1.5μm(好ましくは0.9μm)で形成する。 The channel length of these TFT are formed by 0.3~1μm a low voltage unit (preferably 0.6 .mu.m), 0.6-1.5 at medium voltage section (preferably 0.9 .mu.m). 従って、適用すべきデザインルールもライン・アンド・スペース(線幅と隣接する線との間隔)で0.3〜1.5μm、コンタクトホールで0.9μm程度の精度が要求される。 Thus, 0.3 to 1.5 .mu.m in to be applied design rule also line-and-space (distance between the line and the adjacent line width) is 0.9μm accuracy of about a contact hole is required.
【0171】 [0171]
本実施形態で作製されるTFTはソース線側のスティックドライバを形成するのに適している。 TFT manufactured in this embodiment is suitable for forming a stick driver of the source line side. 特に、3Vで数十MHzの周波数で駆動するラッチ回路などは、図23(E)で示すpチャネル型TFT948とnチャネル型TFT949を用いて形成する。 In particular, such a latch circuit for driving a few tens of MHz in frequency in 3V is formed using a p-channel type TFT948 and the n-channel type TFT949 shown in FIG. 23 (E). また、シフトレジスタ回路などにはpチャネル型TFT946、nチャネル型TFT947を適用して形成すると良い。 Further, it is preferable to a shift register circuit formed by applying the p-channel type TFT946, n-channel type TFT947. ここでは、nチャネル型TFTとpチャネル型TFTを形成する工程を示したが、同工程により容量素子や抵抗素子を形成することは容易に想定できるものであり省略されている。 Here, although the step of forming an n-channel type TFT and p-channel type TFT, forming a capacitive element or resistive element by the same process is omitted are those easily conceived. また、回路形成に必要なTFTのサイズ(チャネル長/チャネル幅)やそのレイアウトは実施者が適宣考慮すれば良いものである。 The size of the TFT required circuit formation (channel length / channel width) and its layout are those practitioner may be Tekisen considered.
【0172】 [0172]
[実施例11] [Example 11]
実施例8〜10のいずれかの方法により作製されるTFTで走査線側またはソース線側のスティックドライバの駆動回路を形成することができる。 It is possible to form the driving circuit of the stick driver of the scan line side or source line side in TFT manufactured by the method of any of Examples 8-10. このようなスティックドライバに設けられる入出力端子は図24で示すようにソースまたはドレイン配線と同じ層上に形成される。 Output terminals provided for such stick driver is formed on the same layer as the source or drain wiring as shown in Figure 24. 図24では入出力端子2400、2401がスティック基板の端部に形成される様子を示している。 Output terminals 2400,2401 FIG 24 shows a state that is formed on the end portion of the stick substrate. 画素領域が形成される第1の基板にフェースダウンのCOG法で実装するには表面パッシベーションが必要であるので、絶縁層2402により表面をパッシベーションする。 Since the implement by COG method face-down on the first substrate on which the pixel region is formed is required surface passivation, which passivation of the surface by an insulating layer 2402. このような入出力端子部の形態は実施形態2〜4で作製したスティック基板にも適用できる。 Forms of such input-output terminal portion can also be applied to the stick substrate manufactured in Embodiment 2-4.
【0173】 [0173]
また、COGでスティックドライバを実装するには入出力端子にバンプを形成する必要がある。 Also, to implement the stick driver by COG, it is necessary to form bumps on the input and output terminals. バンプは公知の方法で形成すれば良いが、その一例を図25で説明する。 Bumps may be formed by a known method, but one example is explained in Figure 25. 図25(A)において、2403はソースまたはドレイン配線と同じ層上に形成される入出力端子であり、その上にTiとPdまたは、CrとCuを積層したバリアメタル層2405を形成する。 In FIG. 25 (A), 2403 is the output terminal formed on the same layer as the source or drain wiring, thereon Ti and Pd, or a barrier metal layer 2405 formed by laminating Cr and Cu. バリアメタル層の形成はスパッタ法や蒸着法などを適用する。 Formation of the barrier metal layer is applied to a sputtering method or an evaporation method. そして、メッキ用のレジストマスク2406を形成する。 Then, a resist mask 2406 for plating.
【0174】 [0174]
そして、図25(B)で示すように、Auで形成されるバンプ2407を電解メッキで5〜20μmの厚さに形成する。 Then, as shown in FIG. 25 (B), formed to a thickness of 5~20μm bumps 2407 formed of Au by electroplating. そして、不要となったレジストマスク2406を除去して、新たにバンプの上からレジストを塗布してバリアメタル層2405をエッチングするためのレジストマスク2408を形成する。 Then, by removing the resist mask 2406 which becomes unnecessary to form a resist mask 2408 for etching the barrier metal layer 2405 by applying a new resist from the top of the bump. このレジストマスクを形成するためのフォトリソ工程は、バンプを介して行うため高い解像度を得ることができない。 Photolithography process for forming the resist mask can not obtain a high resolution for performing via the bumps. レジストマスク2408はバンプとその周辺を覆うように形成する。 Resist mask 2408 is formed to cover the peripheral bump. このレジストマスク2408を利用してバリアメタル層をエッチングすることにより、図25(D)で示すようなバリアメタル層2409が形成される。 The resist mask 2408 by utilizing the by etching the barrier metal layer, the barrier metal layer 2409 as shown in FIG. 25 (D) is formed. その後、バンプとバリアメタル層との密着性を高めるために200〜300℃で熱処理を行う。 Thereafter, heat treatment is performed at 200 to 300 [° C. in order to enhance the adhesion between the bump and the barrier metal layer. このようにして、他の基板に実装することができるスティックドライバを完成させることができる。 In this manner, it is possible to complete the stick drivers that can be mounted on another substrate.
【0175】 [0175]
[実施例12] [Example 12]
以上説明したようにスティックドライバは液晶表示装置の駆動回路を実装する方法として利用することができる。 Stick driver as described above can be utilized as a method of mounting a driving circuit of a liquid crystal display device. 図26はそのような表示装置のブロック構成図を示す。 Figure 26 is a block diagram of such a display device. 画素領域1601は複数の走査線とソース線が交差して形成され、実施例1〜7で示されるような逆スタガ型のTFTが設けられたアクティブマトリクス型の構成である。 The pixel region 1601 a plurality of scanning lines and the source lines are formed to cross, the configuration of the active matrix type is inverted staggered TFT as shown in Examples 1-7 provided. その周辺の領域には走査線スティックドライバ1602及びソース線スティックドライバ1603が設けられている。 Scanning line stick driver 1602 and the source line stick driver 1603 is provided in its peripheral region. 外部から入力されるクロック信号及びデータ信号1607と画質信号1608は、スティックドライバの入力仕様に変換するためのコントロール回路1605に入力され、それぞれのタイミング仕様に変換される。 Clock signal and a data signal 1607 and the image quality signal 1608 input from the outside is input to the control circuit 1605 for converting the input specification of a stick driver is converted into respective timing specifications. また、電源1609、オペアンプから成る電源回路1606は外付けの回路で賄われる。 The power supply 1609, power supply circuit 1606 composed of the operational amplifier is covered by an external circuit. このようなコントロール回路1605や電源回路1606はTAB方式で実装すると表示装置を小型化できる。 Such control circuits 1605 and a power supply circuit 1606 can be miniaturized display device that a TAB technique.
【0176】 [0176]
コントロール回路1605からは走査線側とソース線側にそれぞれ信号が出力されるが、ソース線側には信号分割回路1604が設けられ、入力デジタル信号をm個に分割して供給する。 Although each signal of the scan line side and a source line side from the control circuit 1605 is output to the source line side signal dividing circuit 1604 is provided, it is provided by dividing an input digital signal into m. 分割数mは2以上の自然数で、実際的には2〜16分割にするのが適当である。 Division number m is 2 or more natural number, in practice it is appropriate to the 2-16 split. この場合、入力デジタル信号線1610の本数がn本であれば、修正デジタル信号線1620の本数はn×m本となる。 In this case, the number of the input digital signal line 1610 if the n, the number of modified digital signal line 1620 becomes n × m the present. 画素密度にもよるが、少なくともソース線側のスティックドライバは複数個設けられて、信号分割回路により入力デジタル信号の周波数が1/mに落とされることによりスティックドライバの負荷を軽減している。 Depending on the pixel density, a stick driver of at least the source line side is provided with a plurality, the signal dividing circuit the frequency of the input digital signal to reduce the load of the stick driver by being dropped to 1 / m. 信号分割回路は半導体集積回路で形成されるICチップを実装しても良いし、実施形態3または4で示すようなTFTで集積回路を形成したスティックドライバと同様のチップで形成することも可能である。 Signal dividing circuit may be mounted IC chip formed by the semiconductor integrated circuit, it is also possible to form the same chip and stick driver in which an integrated circuit is formed by a TFT shown in Embodiment 3 or 4 is there.
【0177】 [0177]
[実施例13] Example 13
図27は信号分割回路の一例を示す。 Figure 27 shows an example of a signal dividing circuit. 本実施例では便宜上入力デジタル信号線の本数nは1、信号分割数mは4として説明する。 Number n of convenience input digital signal line in the present embodiment 1, the signal division number m is described as 4. ラッチ回路前段1301〜1304及びラッチ後段1305〜1308は、各々図27(B)のように2個のインバータ1372、1374と4個のクロックドインバータ1371、1373、1375、1376により構成されている。 Latch circuits preceding 1301-1304 and latch subsequent 1305-1308 is composed of two inverters 1372,1374 and four clocked inverters 1371,1373,1375,1376 as each view 27 (B). 信号入力部1381は1361に、信号出力部1382は1362に、クロック信号入力部1383、1384はそれぞれ1363、1364に対応している。 Signal input section 1381 to 1361, the signal output section 1382 in 1362 respectively correspond to the clock signal input unit 1383,1384 is 1363,1364.
【0178】 [0178]
クロック信号線1322及び反転クロック信号線1323のクロック信号はカウンタ回路1309に入力し、リセット信号1326からの入力を受けて出力を修正クロック信号線1324及び反転修正クロック信号線1325に送る。 Clock signal of the clock signal line 1322 and the inverted clock signal line 1323 is inputted to the counter circuit 1309, and sends the modified input receiving the output clock signal lines 1324 and inverted modified clock signal line 1325 from the reset signal 1326. 入力デジタル信号は1321から入力し、クロック信号の周期毎にラッチ回路前段1301から1302へと順次移送されていく。 Input digital signal is inputted from the 1321, it is sequentially transferred from the latch circuit preceding 1301 for each cycle of the clock signal to the 1302. そして、修正クロック信号が反転するときにラッチ回路前段に保持されている入力デジタル信号の電位情報はラッチ回路後段に移される。 The potential information of the input digital signal corrected clock signal is held in the latch circuits front when inverted is transferred to the latch circuit subsequent stage. 例えば、ラッチ回路前段1301の電位情報はラッチ回路後段1305に移される。 For example, the potential information of the latch circuit preceding 1301 is transferred to the latch circuit subsequent 1305. このような動作により、ラッチ回路後段1305〜1308の出力部に接続する各修正デジタル信号線1331〜1334から修正デジタル信号が送出される。 By this operation, modified digital signals from the respective modified digital signal lines 1331-1334 connected to the output of the latch circuit subsequent 1305-1308 is delivered. ここでは、分割数m=4で説明したため、この場合には修正デジタル信号の周波数は入力デジタル信号の周波数の1/4になる。 Here, since the described division number m = 4, the frequency of the modified digital signals in this case is 1/4 of the frequency of the input digital signal. 勿論、分割数は4に限定される訳ではなく、2〜32(実用的には4〜16)の範囲で自由に選択することができる。 Of course, the division number is not necessarily limited to 4, (in practice 4 to 16) 2 to 32 can be freely selected within a range of.
【0179】 [0179]
[実施例14] [Example 14]
図26で示すソース線側に設けるスティックドライバの回路構成の一例を図28に示す。 An example of a circuit configuration of a stick driver is provided on the source line side shown in FIG. 26 is shown in FIG. 28. 回路構成は、入力側からシフトレジスタ回路1801、ラッチ回路1804、1805、レベルシフタ回路1806、D/A変換回路1807が設けられている。 Circuitry includes a shift register circuit 1801 from the input side, the latch circuit 1804 and 1805, a level shifter circuit 1806, D / A conversion circuit 1807 is provided. 入力デジタル信号がnビットで一画素の情報を表現しRGB表示をする場合、この入力デジタル信号をm分割されていると、ラッチ回路1804、1805はそれぞれ、m×3×n個必要であり、レベルシフタ回路1806、D/A変換回路1807はそれぞれm×3個が必要となる。 If the input digital signal is an RGB display representing the information of one pixel by n bits, when the input digital signal is divided into m divisions, the latch circuits 1804 and 1805, respectively, m × 3 × n pieces are required, a level shifter circuit 1806, D / a conversion circuit 1807 are required three m × respectively.
【0180】 [0180]
図21はラッチ回路の代表例であり、図29(A)はクロックドインバータを用いた例であり、図29(B)はSRAM型のものであり、図29(C)はDRAM型のものである。 Figure 21 is a typical example of the latch circuit, FIG. 29 (A) is an example using a clocked inverter, FIG. 29 (B) is of the SRAM type, FIG. 29 (C) are those of DRAM type it is. これらは代表例であり、その他の構成をとることも可能である。 These are typical examples, it is also possible to take other configurations.
【0181】 [0181]
シフトレジスタ回路、ラッチ回路は駆動電圧3Vであり、レベルシフタ回路により10Vに昇圧してD/A変換回路に信号を送る。 Shift register circuit, a latch circuit is a drive voltage 3V, sends a signal to the D / A converter circuit boosts the 10V by the level shifter circuit. D/A変換回路は抵抗分割型やスイッチドキャパシタ型のものを採用することができる。 D / A conversion circuit can be formed of the resistive division type or switched capacitor type.
【0182】 [0182]
シフトレジスタ回路、ラッチ回路を形成するTFTは実施形態3において図21(G)で示したpチャネル型TFT462、nチャネル型TFT463、または実施形態4において図23(E)で示したpチャネル型TFT548、nチャネル型TFT549を用いて作製すると良い。 Shift register circuit, a p-channel type TFT forming the latch circuit shown in FIG. 23 (E) in the p-channel type TFT462, n-channel type TFT463 or embodiment 4, as shown in FIG. 21 (G) In Embodiment 3 TFT548 , it may be prepared using the n-channel type TFT549.
【0183】 [0183]
[実施例15] [Example 15]
図30は本発明のスティックドライバを用いて液晶表示装置の組み立てる様子を模式的に示す図である。 Figure 30 is a diagram schematically showing a state of assembling the liquid crystal display device using a stick driver of the present invention. 第1の基板には画素領域803、外部入出力端子804、接続配線805が形成されている。 First the substrate the pixel region 803, the external input and output terminals 804, connection wirings 805 are formed. 画素領域803は実施形態1で示す逆スタガ型のTFTで作製されたものである。 Pixel area 803 are those manufactured by the inverted staggered TFT shown in Embodiment 1. 点線で囲まれた領域は、走査線側のスティックドライバ貼り合わせ領域801とソース線側のスティックドライバ貼り合わせ領域802である。 Region surrounded by a dotted line is a combined region 802 bonded scanning line side stick driver stitched area 801 and the source line side stick driver. 第2の基板808には対向電極809が形成され、シール材810で第1の基板800と貼り合わせる。 The second substrate 808 counter electrode 809 is formed, attaching the first substrate 800 with a sealant 810. シール材810の内側には液晶が封入され液晶層811を形成する。 The inside of the sealing member 810 liquid crystal is sealed to form a liquid crystal layer 811. 第1の基板と第2の基板とは所定の間隔を持って貼り合わせるが、ネマチック液晶の場合には3〜8μm、スメチック液晶の場合には1〜4μmとする。 A first substrate and the second substrate bonded together with a predetermined gap, but in the case of nematic liquid crystal 3 to 8 [mu] m, and 1~4μm in the case of a smectic liquid crystal.
【0184】 [0184]
スティックドライバ806、807は実施形態2で説明したように、ソース線側と走査線側とで回路構成が異なる。 Stick driver 806 and 807 as described in Embodiment 2, the circuit configuration is different between the source line side and the scanning line side. 第3の基板814は特にその区別をしていないが、いずれにしても走査線側、またはソース線側の駆動回路に適応したスティックドライバであるものとする。 Although the third substrate 814 is not particularly by the distinction, it is assumed that a stick driver adapted to the scanning line driver circuit, or the source line side anyway. スティックドライバは第1の基板に実装するが、その方法は実施形態1において図2及び3で説明されている。 Stick driver is mounted on the first substrate, but the method described in Figure 2 and 3 in the first embodiment. 走査線側に実装するスティックドライバは実施例8で示すものが適しており、ガラス基板上に駆動回路が形成されている。 Stick driver to be mounted on the scanning line side is suitable those shown in Example 8, the driving circuit on a glass substrate is formed. データ線側に実装するスティックドライバは、分割駆動を前提にするにしても高い信号周波数に対応できるTFT特性が要求されるので、実施例9または10で示す石英基板上に形成したスティックドライバが適している。 Stick drivers that implement the data line side, since the TFT characteristics to cope with higher signal frequencies be to assume division driving is required, stick driver formed on a quartz substrate shown in Example 9 or 10 is suitable ing. 外部入出力端子804には、外部から電源及び制御信号を入力するためのFPC(フレキシブルプリント配線板:Flexible Printed Circuit)812を貼り付ける。 The external input and output terminals 804, FPC for inputting power and control signals from the outside (the flexible printed circuit board: Flexible Printed Circuit) 812 to paste. FPC812の接着強度を高めるために補強板813を設けても良い。 To increase the bonding strength of FPC812 it may be provided a reinforcing plate 813. こうして液晶表示装置を完成させることができる。 In this way it is possible to complete a liquid crystal display device. スティックドライバは第1の基板に実装する前に電気検査を行えば液晶表示装置の最終工程での歩留まりを向上させることができ、また、信頼性を高めることができる。 Stick driver can improve the yield in the final step of the liquid crystal display device by performing an electrical inspection before mounting the first substrate, also, it is possible to improve the reliability.
【0185】 [0185]
[実施例16] Example 16
実施例15で示すようにスティックドライバが実装された表示装置を電気光学装置に搭載する方法の一例を図31に示す。 An example of a method of mounting a display device stick driver is mounted as shown in Example 15 to the electro-optical device shown in FIG. 31. 表示装置は画素領域702が実装された基板701の端部にスティックドライバ710が実装されている。 Display stick driver 710 is mounted on an end portion of the substrate 701 on which the pixel region 702 is mounted. そして、スペーサ706を内包するシール剤707により対向基板703と貼り合わせられ、さらに偏光版708、709が設けられている。 Then, is bonded to the counter substrate 703 by the sealant 707 containing the spacer 706, further polarizing plate 708 and 709 are provided. そして、接続部材723によって筐体724に固定される。 Then, it is fixed to the housing 724 by a connecting member 723.
【0186】 [0186]
スティックドライバ710は、その入出力端子711において導電性粒子712を含む樹脂713で基板701上に形成された入力配線714と接続している。 Stick driver 710 is connected to the input wiring 714 which is formed on the substrate 701 with a resin 713 containing conductive particles 712 at its input and output terminals 711. 入出力配線714の一方の端はフレキシブルプリント配線板(Flexible Printed Circuit:FPC)が導電性粒子715を含む樹脂716で接着されている。 One end of the input-output wiring 714 is a flexible printed circuit board (Flexible Printed Circuit: FPC) is bonded with a resin 716 containing conductive particles 715. FPCは、信号処理回路、増幅回路、電源回路などが設けられたプリント基板719にやはり同様な手法(導電性粒子721を含む樹脂722)で接続し、画像表示に必要な信号をスティックドライバが実装された表示装置に伝達するようになっている。 FPC, the signal processing circuit, an amplifier circuit, connected by still the same method on a printed circuit board 719 such as a power supply circuit is provided (resin 722 containing conductive particles 721), a signal necessary for image display stick driver is mounted thereby transmitting to the a display device. そして、表示装置が透過型の液晶表示装置であれば、対向基板703側に光源と光導光体が設けられてバックライト718が設けられている。 The display device if a transmission type liquid crystal display device, a backlight 718 source and the optical light body is provided is provided on the counter substrate 703 side.
【0187】 [0187]
ここで示す表示装置の実装方法は一例であり、電気光学装置の形態に合わせて適宣組み立てられるものである。 Implementation method of a display device shown here is an example, in which assembled Suitable declared in accordance with the embodiment of the electro-optical device.
【0188】 [0188]
[実施例17] [Example 17]
スティックドライバの生産性を観点からは、大面積の基板を使用して1回のプロセスで1枚の基板からできるだけ多数個取り出す方法が適している。 From the viewpoint of the stick driver productivity, as many as possible number retrieve methods from one substrate in one process using a substrate having a large area is suitable. 基板はガラス基板または石英基板を使用するが、いずれにしても大面積基板を分割するときに、いかに加工ロスを無くすかが第1の課題となる。 Substrate is a glass substrate or a quartz substrate but, when splitting a large area substrate Anyway, is how eliminated processing loss is the first problem. 加工精度から言えばダイシング装置が適しているが、300×400mmや550×650mm、さらには960×1000mmといった液晶ラインで使用される基板を直接加工するには、装置の規模が大型化してしまう。 Although dicing apparatus is suitable Speaking from processing accuracy, 300 × 400 mm and 550 × 650 mm, even more direct processing of substrates used in liquid crystal line such 960 × 1000 mm, the size of the apparatus is enlarged. むしろ、加工精度は劣るものの大面積基板を容易に切断できるガラススクライバーを用い、これにより大面積基板を複数個に分割する第1の段階と、複数個に分割された基板からダイシング装置を用いて個々のスティックドライバに分割する第2の段階とに分けて行う方が適している。 Rather, processing accuracy using a glass scriber capable of easily cutting a large substrate of inferior, thereby a first step of dividing a large area substrate into a plurality, using a dicing device from a substrate that is divided into a plurality Write performed separately in a second step of dividing into individual stick driver is suitable.
【0189】 [0189]
例えば、液晶第1期ラインで採用された300×400mmの大面積の基板上に一辺が100〜200mmの領域から成る群902を複数個作り、その中に短辺の長さ1〜6mmのスティックドライバを複数個配置する。 For example, the liquid crystal first phase line plurality create a group 902 consisting one side from a region 100~200mm on a substrate of a large area of ​​300 × 400 mm, which is adopted in, stick length 1~6mm the short side therein by laying out a plurality of drivers. 各群の間隔は3〜10mmとして配置して、ガラススクライバーで加工線904に沿って大面積基板から分割する。 Spacing of each group are arranged as 3 to 10 mm, to divide the large area substrate along a processing line 904 of glass scriber. 群の中のスティックドライバは切りしろ0.5〜1mmで配置しダイシング装置で分割するという方法を採用することができる。 Stick driver of the group may be adopted a method of dividing a dicing device was placed in 0.5~1mm cutting allowance. このような加工方法を用いると、2×20mmのスティックドライバを127×127mmの群の中に360個作り込むことができ、1枚の基板からは2160個のスティックドライバを取出すことができる。 By using such a processing method, 2 × can a 20mm stick drivers fabricated 360 on the group of 127 × 127 mm, from one substrate can be taken out 2160 stick driver.
【0190】 [0190]
また、大面積基板上に多数のスティックドライバを形成するための第2の課題は露光技術である。 The second problem to form the large number of stick drivers on a large area substrate is an exposure technique. スティックドライバのデザインルールは0.3〜2μm、好ましくは0.35〜1μmである。 Stick driver of the design rules 0.3~2μm, preferably 0.35~1μm. このようなデザインルールで、やはりスループット良く露光を行う必要がある。 In such a design rule, it is necessary to also perform a good throughput exposure. 露光方式において、プロキシミティ方式やプロジェクション方式はスループット向上には有利であるが、大型の高精細マスクが必要であり、高い解像度や重ね合わせ精度が得られにくいなどの欠点がある。 In the exposure system, although a proximity method and the projection method, which is advantageous for improving the throughput, it requires a high precision mask large, there are drawbacks such is difficult to obtain a high resolution and overlay accuracy. 一方、ステッパ方式では、その一例としてi線(365nm)を使って0.7μmの解像度で44mm角の領域、または54×30mmの領域を一度に露光することができる。 Meanwhile, in the stepper system can be exposed at a time region in the region of 44mm angle 0.7μm resolution using i-line (365 nm) as an example or 54 × 30 mm,. これに対応して、スティックドライバの長辺の長さをこの露光範囲内としておけばサブミクロンパターンであっても効率よく露光することが可能となる。 Correspondingly, if the length of a long side of the stick driver within the exposure range even submicron pattern can be efficiently exposed.
【0191】 [0191]
液晶表示装置などの画素領域は必ずしもサブミクロンのデザインルールを必要としないので、大面積を一度に露光できるプロキシミティ方式やプロジェクション方式が適した方式であると考えられている。 Since the liquid crystal pixel areas, such as the display device does not necessarily require a design rule of submicron, believed proximity method and the projection method a large area can be exposed at once it is method suitable. 従って、駆動回路部と画素領域とを別の露光方式で行うことは生産性を向上させるばかりでなく、本発明のようにスティックドライバを実装することで大画面の表示装置の周辺部(額縁領域)の面積を小さくすることを可能にする。 Therefore, by performing a driving circuit portion and a pixel region in a different exposure method is not only increase productivity, the periphery (frame region of the large-screen display device by implementing the stick driver as in the present invention It makes it possible to reduce the area of).
【0192】 [0192]
[実施例18] [Example 18]
本実施例では、実施例8のような構成の表示装置を組み込んだ半導体装置について示す。 This embodiment shows a semiconductor device incorporating a display device having the structure as in Example 8. このような半導体装置には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。 Such semiconductor device, a portable information terminal (electronic notebook, mobile computer, portable telephone, etc.), a video camera, a still camera, a personal computer, and a television or the like. それらの一例を図33と図34に示す。 Examples of these are shown in FIGS. 33 and 34.
【0193】 [0193]
図33(A)は携帯電話であり、本体9001、音声出力部9002、音声入力部9003、表示装置9004、操作スイッチ9005、アンテナ9006から構成されている。 Figure 33 (A) is a mobile phone which includes a main body 9001, an audio output portion 9002, an audio input portion 9003, a display device 9004, operation switches 9005, and an antenna 9006. 表示装置9004は本発明の逆スタガ型TFTによる画素領域の周辺にスティックドライバを実装した液晶表示装置を用いることができる。 Display device 9004 may be a liquid crystal display device mounted with a stick driver around the pixel region by the inverted staggered TFT of the present invention.
【0194】 [0194]
図33(B)はビデオカメラであり、本体9101、表示装置9102、音声入力部9103、操作スイッチ9104、バッテリー9105、受像部9106から成っている。 Figure 33 (B) shows a video camera including a main body 9101, a display device 9102, an audio input portion 9103, operation switches 9104, a battery 9105, consists image receiving portion 9106. 表示装置9102は本発明の逆スタガ型TFTによる画素領域の周辺にスティックドライバを実装した液晶表示装置を用いることができる。 Display device 9102 may be a liquid crystal display device mounted with a stick driver around the pixel region by the inverted staggered TFT of the present invention.
【0195】 [0195]
図33(C)はモバイルコンピュータ或いは携帯型情報端末であり、本体9201、カメラ部9202、受像部9203、操作スイッチ9204、表示装置9205で構成されている。 Figure 33 (C) shows a mobile computer or a portable information terminal, a main body 9201, a camera portion 9202, an image receiving portion 9203, operation switches 9204, and a display device 9205. 表示装置9205は本発明の逆スタガ型TFTによる画素領域の周辺にスティックドライバを実装した液晶表示装置を用いることができる。 Display device 9205 may be a liquid crystal display device mounted with a stick driver around the pixel region by the inverted staggered TFT of the present invention.
【0196】 [0196]
図33(D)はテレビであり、本体9401、スピーカー9402、表示装置9403、受信装置9404、増幅装置9405等で構成される。 Figure 33 (D) is a television, the main body 9401, a speaker 9402, a display device 9403, the receiving device 9404, and a amplifier 9405 and the like. 表示装置9403は本発明の逆スタガ型TFTによる画素領域の周辺にスティックドライバを実装した液晶表示装置を用いることができる。 Display device 9403 may be a liquid crystal display device mounted with a stick driver around the pixel region by the inverted staggered TFT of the present invention.
【0197】 [0197]
図33(E)は携帯書籍であり、本体9501、表示装置9502、9503、記憶媒体9504、操作スイッチ9505、アンテナ9506から構成されており、ミニディスク(MD)やDVDに記憶されたデータや、アンテナで受信したデータを表示するものである。 Figure 33 (E) shows a portable book, a main body 9501, a display device 9502,9503, storage medium 9504, operation switches 9505, which is an antenna 9506, and data stored in the mini disc (MD) and DVD, it is for displaying the data received by the antenna. 直視型の表示装置9502、9503は本発明の逆スタガ型TFTによる画素領域の周辺にスティックドライバを実装した液晶表示装置を用いることができる。 Direct-view type display device 9502,9503 may be a liquid crystal display device mounted with a stick driver around the pixel region by the inverted staggered TFT of the present invention.
【0198】 [0198]
図34(A)はパーソナルコンピュータであり、本体9601、画像入力部9602、表示装置9603、キーボード9604で構成される。 Figure 34 (A) is a personal computer which includes a main body 9601, an image input unit 9602, a display device 9603, a keyboard 9604. 表示装置9603は本発明の逆スタガ型TFTによる画素領域の周辺にスティックドライバを実装した液晶表示装置を用いることができる。 Display device 9603 may be a liquid crystal display device mounted with a stick driver around the pixel region by the inverted staggered TFT of the present invention.
【0199】 [0199]
図34(B)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体9701、表示装置9702、スピーカ部9703、記録媒体9704、操作スイッチ9705で構成される。 Figure 34 (B) is a recording medium (hereinafter, referred to as a recording medium) which records a program a player using a body 9701, a display device 9702, a speaker portion 9703, a recording medium 9704, and operation switches 9705. なお、この装置は記録媒体としてDVD(Digtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。 In addition, this device DVD as a recording medium (Digtial Versatile Disc), a CD and the like, it is possible to perform music appreciation, film appreciation, games and the Internet. 表示装置9702は本発明の逆スタガ型TFTによる画素領域の周辺にスティックドライバを実装した液晶表示装置を用いることができる。 Display device 9702 may be a liquid crystal display device mounted with a stick driver around the pixel region by the inverted staggered TFT of the present invention.
【0200】 [0200]
図34(C)はデジタルカメラであり、本体9801、表示装置9802、接眼部9803、操作スイッチ9804、受像部(図示しない)で構成される。 Figure 34 (C) is a digital camera which includes a main body 9801, a display device 9802, an eyepiece portion 9803, operation switches 9804, an image receiving portion (not shown). 表示装置9802は本発明の逆スタガ型TFTによる画素領域の周辺にスティックドライバを実装した液晶表示装置を用いることができる。 Display device 9802 may be a liquid crystal display device mounted with a stick driver around the pixel region by the inverted staggered TFT of the present invention.
【0201】 [0201]
【発明の効果】 【Effect of the invention】
以上説明したとおり、本発明により、3枚のフォトマスクにより逆スタガ型のnチャネル型TFTを有する画素TFT及び、保持容量を備えた液晶表示装置の画素領域を形成することができる。 Or as described by the present invention, and the pixel TFT has an inverted staggered n-channel type TFT of the three photomasks, it is possible to form the pixel region of the liquid crystal display device provided with a storage capacitor. そのことにより製造工程を簡略化することができる。 It is possible to simplify the manufacturing process by its. 同様に、3枚のフォトマスクで画素電極の表面を凹凸化した反射型の液晶表示装置を作製することができる。 Similarly, it is possible to produce a liquid crystal display device surface of the roughened the reflective pixel electrode in three photomasks.
【0202】 [0202]
また、スティックドライバを、3枚のフォトマスクにより作製された逆スタガ型の画素TFT及び保持容量を備えた液晶表示装置に実装するに際し、従来のICチップよりも長尺のスティックドライバで駆動回路を実装することにより、一つの画素領域に対して必要な数を減らすことができる。 Further, a stick driver, when mounted on the liquid crystal display device having a pixel TFT and a storage capacitor inverted staggered made by three photomasks, than conventional IC chip drive circuit in stick drivers long by implementing, it is possible to reduce the number required for a single pixel region. その結果、液晶表示装置の製造歩留まりを向上させ、製造コストを低減させることを可能とする。 As a result, to improve the production yield of liquid crystal display device makes it possible to reduce the manufacturing cost.
【0203】 [0203]
一方、製造工程からみたスティックドライバの利点は、必ずしもサブミクロンのデザインルールを必要としない画素領域は、大面積を一度に露光できるプロキシミティ方式やプロジェクション方式が適した方式で行い、サブミクロンのデザインルールが要求されるスティックドライバはステッパ方式で露光するといった生産手段の住分けを可能とする。 On the other hand, the advantages of a stick driver viewed from the manufacturing process is not necessarily a pixel region that does not require the design rule of submicron performed in a manner suitable proximity method and the projection method a large area can be exposed at once, submicron Design stick driver rules is required to enable the housing dividing the production means such that the exposure in the stepper mode. このような手段を用いることにより生産性を高めることができる。 It is possible to enhance the productivity by using such means.
【0204】 [0204]
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】 本発明の画素構造を示す上面図。 Top view showing a pixel structure of the present invention; FIG.
【図2】 画素TFT、保持容量、端子部の作製工程を説明する断面図。 [Figure 2] pixel TFT, the holding capacity, cross-sectional views illustrating a manufacturing process of the terminal portion.
【図3】 画素TFT、保持容量、端子部の作製工程を説明する断面図。 [Figure 3] pixel TFT, the holding capacity, cross-sectional views illustrating a manufacturing process of the terminal portion.
【図4】 画素TFT、保持容量の作製工程を説明する上面図。 [4] pixel TFT, a top view illustrating a manufacturing process of the storage capacitor.
【図5】 画素TFT、保持容量の作製工程を説明する上面図。 [5] pixel TFT, a top view illustrating a manufacturing process of the storage capacitor.
【図6】 画素領域とスティックドライバの配置を説明する図。 6 is a diagram illustrating the arrangement of pixel regions and stick driver.
【図7】 画素領域とスティックドライバの回路構成を説明するブロック図。 7 is a block diagram illustrating a circuit configuration of a pixel area and a stick driver.
【図8】 スティックドライバの構成を説明する断面図。 FIG. 8 is a cross-sectional view illustrating the configuration of the stick driver.
【図9】 スティックドライバの実装方法の一例を説明する図。 9 is a diagram illustrating an example of implementation of stick driver.
【図10】 スティックドライバの実装方法の一例を説明する図。 10 is a view illustrating an example of implementation of stick driver.
【図11】 入力端子部の上面図及び断面図。 Figure 11 a top view and a cross-sectional view of the input terminal portion.
【図12】 画素TFT、保持容量、端子部の構造を説明する断面図。 [12] pixel TFT, the holding capacity, cross-sectional view illustrating a structure of the terminal portion.
【図13】 マルチチャンバ方式の製造装置の構成を説明する図。 FIG. 13 illustrates the structure of an apparatus for manufacturing a multi-chamber system.
【図14】 単室連続成膜方式の製造装置の構成を説明する図。 Figure 14 illustrates a structure of a manufacturing apparatus for single-chamber continuous deposition method.
【図15】 反射型の液晶表示装置の断面構造図。 Figure 15 is a cross-sectional structural view of a reflective liquid crystal display device.
【図16】 反射型の液晶表示装置の画素の上面図。 Figure 16 is a top view of a pixel of the reflective liquid crystal display device.
【図17】 スティックドライバの駆動回路を形成するTFTの作製工程を説明する図。 Figure 17 illustrates a manufacturing process of a TFT forming the driver circuit of the stick driver.
【図18】 スティックドライバの駆動回路を形成するTFTの作製工程を説明する図。 Figure 18 illustrates a manufacturing process of a TFT forming the driver circuit of the stick driver.
【図19】 スティックドライバの駆動回路を形成するTFTの作製工程を説明する図。 FIG. 19 illustrates a manufacturing process of a TFT forming the driver circuit of the stick driver.
【図20】 スティックドライバの駆動回路を形成するTFTの作製工程を説明する図。 Figure 20 illustrates a manufacturing process of a TFT forming the driver circuit of the stick driver.
【図21】 スティックドライバの駆動回路を形成するTFTの作製工程を説明する図。 Figure 21 illustrates a manufacturing process of a TFT forming the driver circuit of the stick driver.
【図22】 スティックドライバの駆動回路を形成するTFTの作製工程を説明する図。 Figure 22 illustrates a manufacturing process of a TFT forming the driver circuit of the stick driver.
【図23】 スティックドライバの駆動回路を形成するTFTの作製工程を説明する図。 Figure 23 illustrates a manufacturing process of a TFT forming the driver circuit of the stick driver.
【図24】 スティックドライバの端子部の構成を説明する断面図。 Figure 24 is a cross-sectional view illustrating a structure of the terminal portion of the stick drivers.
【図25】 スティックドライバの入出力端子部に形成するバンプの作製工程図。 [Figure 25] manufacturing process diagram of the bump to be formed on the input-output terminal portion of the stick drivers.
【図26】 表示装置の回路構成を説明するブロック構成図。 Figure 26 is a block diagram illustrating a circuit configuration of a display device.
【図27】 信号分割回路の構成を説明する図。 Figure 27 illustrates a structure of a signal dividing circuit.
【図28】 ソース線に接続するスティックドライバの駆動回路の構成を説明する図。 Figure 28 illustrates a structure of a driving circuit of the stick driver connected to the source line.
【図29】 ラッチ回路の具体例を説明する図。 Figure 29 illustrates a specific example of a latch circuit.
【図30】 スティックドライバを実装する液晶表示装置の組み立て図。 [Figure 30] assembly view of a liquid crystal display device that implements the stick driver.
【図31】 表示装置を電気光学装置の筐体に装着する一例を説明する図。 Figure 31 illustrate an example of mounting the display device on the housing of the electro-optical device.
【図32】 スティックドライバを実装するアクティブマトリクス型表示装置の概念図。 Figure 32 is a conceptual diagram of an active matrix display device that implements a stick driver.
【図33】 半導体装置の一例を説明する図。 Figure 33 illustrate an example of a semiconductor device.
【図34】 半導体装置の一例を説明する図。 Figure 34 illustrate an example of a semiconductor device.

Claims (9)

  1. 複数の走査線と、複数のソース線が絶縁層を介して交差するように設けられ、前記交差部に非晶質半導体を有する逆スタガ型薄膜トランジスタがマトリクス状に設けられた画素領域を有する第1の基板と、 A plurality of scanning lines, a plurality of source lines are provided so as to intersect through an insulating layer, the inverted staggered thin film transistor having an amorphous semiconductor on the intersection has a pixel region provided in a matrix 1 and the substrate,
    前記画素領域に対向して対向電極が設けられた第2の基板と、 A second substrate provided with the common electrode provided opposite to the pixel area,
    前記画素領域の外側に設けられた走査線側スティックドライバ及びソース線側スティックドライバと、を有し、 Anda scan line side stick driver and the source line side stick driver provided outside the pixel region,
    前記第1の基板と前記第2の基板との間に液晶層を狭持した半導体装置において、 In the semiconductor device sandwiched a liquid crystal layer between the first substrate and the second substrate,
    前記複数の走査線それぞれ複数の第1の配線のいずれか一に電気的に接続され、前記複数の第1の配線は前記走査線側スティックドライバの出力端子のピッチに合わせて集められた状態で設けられ、 Wherein each of the plurality of scanning lines is electrically connected to any one of the plurality of first wirings, the plurality of first wirings were collected in accordance with the pitch of output terminals of the scanning line side stick drivers provided in a state,
    前記複数のソース線それぞれ複数の第2の配線のいずれか一に電気的に接続され、前記複数の第2の配線は前記ソース線側スティックドライバの出力端子のピッチに合わせて集められた状態で設けられ、 Wherein each of the plurality of source lines are electrically connected to any one of the plurality of second wirings, the plurality of second wirings were collected in accordance with the pitch of output terminals of the source line side stick drivers provided in a state,
    前記ソース線側スティックドライバは前記走査線側スティックドライバより多く設けられ、かつ前記走査線側スティックドライバよりデザインルールが縮小され、 The source line side stick driver is provided more than the scanning line side stick drivers, and the design rule from the scanning line side stick driver is reduced,
    前記走査線側スティックドライバは、第1の薄膜トランジスタを含むバッファ回路及び第2の薄膜トランジスタを含む第1のシフトレジスタ回路を有し、 The scanning line side stick driver has a first shift register circuit including a buffer circuit and a second thin film transistor including a first thin film transistor,
    前記第1の薄膜トランジスタのゲート絶縁膜は前記第2の薄膜トランジスタのゲート絶縁膜よりも厚く、 The gate insulating film of the first thin film transistor is thicker than the gate insulating film of the second thin film transistor,
    前記ソース線側スティックドライバは、第3の薄膜トランジスタを含む第2のシフトレジスタ回路及び第4の薄膜トランジスタを含むラッチ回路を有し、 The source line side stick driver has a latch circuit including a second shift register circuit, and the fourth thin film transistor including a third thin film transistor,
    前記第3の薄膜トランジスタのゲート絶縁膜は前記第4の薄膜トランジスタのゲート絶縁膜よりも厚いことを特徴とする半導体装置。 The gate insulating film of the third thin film transistor wherein a thicker than the gate insulating film of the fourth thin film transistor.
  2. 請求項において、 According to claim 1,
    前記第1の薄膜トランジスタのゲート絶縁膜は、第1の絶縁膜及び第2の絶縁膜の積層からなり、 The gate insulating film of the first thin film transistor, a laminated first and second insulating films,
    前記第2の薄膜トランジスタのゲート絶縁膜は、前記第2の絶縁膜からなり、 The gate insulating film of the second thin film transistor consists of said second insulating film,
    前記第3の薄膜トランジスタのゲート絶縁膜は、第3の絶縁膜及び第4の絶縁膜の積層からなり、 The gate insulating film of the third thin film transistor is made a laminate of the third insulating film and the fourth insulating film,
    前記第4の薄膜トランジスタのゲート絶縁膜は、前記第4の絶縁膜からなることを特徴とする半導体装置。 The gate insulating film of the fourth thin film transistor, a semiconductor device characterized by comprising the fourth insulating film.
  3. 請求項1 又は請求項において、 According to claim 1 or claim 2,
    前記ソース線側スティックドライバに入力するデータ信号の周波数を落とす手段を有することを特徴とする半導体装置。 The semiconductor device characterized by comprising means for lowering the frequency of the data signal to be input to the source line side stick driver.
  4. 請求項1乃至請求項のいずれか一において、 In any one of claims 1 to 3,
    前記走査線側スティックドライバは、導電性粒子を介して、前記第1の配線に電気的に接続され、 The scanning line side stick driver via conductive particles, electrically connected to the first wiring,
    前記第1の配線は前記画素領域のゲート電極と同一材料からなる第1の導電膜、及び前記第1の導電膜上に設けられた前記画素領域の画素電極と同一材料からなる第2の導電膜を有し、 The first conductive film and the second conductive consisting pixel electrode of the same material of the pixel region provided on the first conductive film made of the gate electrode of the same material of the first wiring is the pixel area has a membrane,
    前記導電性粒子には前記第2の導電膜が接することを特徴とする半導体装置。 Wherein a said second conductive film is in contact to the conductive particles.
  5. 請求項1乃至請求項のいずれか一において、 In any one of claims 1 to 3,
    前記ソース線側スティックドライバは、導電性粒子を介して、前記第2の配線に電気的に接続され、 The source line side stick driver via conductive particles, electrically connected to the second wiring,
    前記第2の配線は前記画素領域のゲート電極と同一材料からなる第1の導電膜、及び前記第1の導電膜上に設けられた前記画素領域の画素電極と同一材料からなる第2の導電膜を有し、 The second wiring is the first conductive film made of the gate electrode of the same material of the pixel region, and the second conductive consisting pixel electrode of the same material of the pixel region provided on the first conductive film has a membrane,
    前記導電性粒子には前記第2の導電膜が接することを特徴とする半導体装置。 Wherein a said second conductive film is in contact to the conductive particles.
  6. 請求項1乃至請求項のいずれか一において、 In any one of claims 1 to 3,
    前記走査線側スティックドライバは、第1の導電性粒子を介して、前記第1の配線に電気的に接続され、 The scanning line side stick driver through the first conductive particles, electrically connected to the first wiring,
    前記ソース線側スティックドライバは、第2の導電性粒子を介して、前記第2の配線に電気的に接続され、 The source line side stick driver through the second conductive particles are electrically connected to the second wiring,
    前記第1の配線は前記画素領域のゲート電極と同一材料からなる第1の導電膜、及び前記第1の導電膜上に設けられた前記画素領域の画素電極と同一材料からなる第2の導電膜を有し、 The first conductive film and the second conductive consisting pixel electrode of the same material of the pixel region provided on the first conductive film made of the gate electrode of the same material of the first wiring is the pixel area has a membrane,
    前記第2の配線は前記画素領域のゲート電極と同一材料からなる第3の導電膜、及び前記第3の導電膜上に設けられた前記画素領域の画素電極と同一材料からなる第4の導電膜を有し、 The third conductive film, and a fourth conductive consisting pixel electrode of the same material of the pixel region provided on the third conductive film made of the gate electrode of the same material of the second wiring the pixel region has a membrane,
    前記第1の導電性粒子には前記第2の導電膜が接し、 Wherein the first conductive particles and the second conductive film is in contact,
    前記第2の導電性粒子には前記第4の導電膜が接することを特徴とする半導体装置。 Wherein a said fourth conductive film is in contact on the second conductive particles.
  7. 請求項1乃至請求項のいずれか一において、 In any one of claims 1 to 6,
    前記走査線側スティックドライバ及び前記ソース線側スティックドライバは、結晶質半導体層を有することを特徴とする半導体装置。 The scanning line side stick driver and the source line side stick driver, a semiconductor device characterized by having a crystalline semiconductor layer.
  8. 請求項1乃至請求項のいずれか一において、 In any one of claims 1 to 6,
    前記走査線側スティックドライバ及び前記ソース線側スティックドライバは、単結晶半導体層を有することを特徴とする半導体装置。 The scanning line side stick driver and the source line side stick driver, a semiconductor device characterized by having a single crystal semiconductor layer.
  9. 請求項1乃至請求項のいずれか一において、 In any one of claims 1 to 8,
    前記半導体装置は、携帯電話、ビデオカメラ、モバイルコンピュータ、携帯書籍、デジタルカメラ、パーソナルコンピュータ、DVDプレーヤー、テレビから選ばれた一つであることを特徴とする半導体装置。 The semiconductor device may be a cellular phone, a video camera, a mobile computer, a portable book, a digital camera, a personal computer, DVD player, and wherein a is one selected from the TV.
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