JP2001330860A - Semiconductor device and its producing method - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、画像、文字などの
情報を表示する表示部を備えた半導体装置に関し、特に
表示部を形成する画素領域の各画素に信号伝達する駆動
回路の構成とその作製方法及びその実装方法に関する。
また、本発明は、薄膜トランジスタをマトリクス状に配
置した領域を備えた半導体装置に関し、特に該領域とは
別に設けられる回路の構成と作製方法、及びその実装方
法に関する。尚、本明細書において半導体装置とは半導
体特性を利用して機能しうる装置全般を指し、前記電子
装置も半導体装置の範疇とする。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a display section for displaying information such as images and characters, and more particularly to a configuration of a drive circuit for transmitting a signal to each pixel in a pixel region forming the display section, and its structure. The present invention relates to a manufacturing method and a mounting method thereof.
In addition, the present invention relates to a semiconductor device including a region in which thin film transistors are arranged in a matrix, and particularly to a structure and a manufacturing method of a circuit provided separately from the region, and a mounting method thereof. Note that in this specification, a semiconductor device generally refers to a device that can function by utilizing semiconductor characteristics, and the electronic device is also included in the category of the semiconductor device.
【0002】[0002]
【従来の技術】液晶層や発光層を備えた表示装置におい
て、画像などを表示するための画面を形成する手段とし
て、薄膜トランジスタ(TFT)をマトリクス状に配置
して画素領域を形成するアクティブマトリクス型の表示
装置が知られている。その代表例は、アクティブマトリ
クス型液晶表示装置であり、ノート型パーソナルコンピ
ュータ(ノートパソコン)やモバイルコンピュータ、携
帯電話をはじめ、液晶テレビなどの様々な電子装置に利
用され広く普及している。このような表示装置はCRT
と比較して軽量薄型化が可能であり、用途によっては画
面の大面積化や画素数の高密度化が要求されている。2. Description of the Related Art In a display device having a liquid crystal layer and a light emitting layer, as a means for forming a screen for displaying an image or the like, an active matrix type in which thin film transistors (TFTs) are arranged in a matrix to form a pixel region. Is known. A representative example thereof is an active matrix type liquid crystal display device, which is widely used in various electronic devices such as a liquid crystal television including a notebook personal computer (notebook computer), a mobile computer, a mobile phone, and the like. Such a display device is a CRT
It is possible to reduce the weight and thickness as compared with the above, and depending on the application, a larger area of the screen and a higher number of pixels are required.
【0003】非晶質シリコンに代表される非晶質半導体
膜でTFTのチャネル形成領域を形成する技術は生産性
に優れている。非晶質半導体膜は、バリウムホウケイ酸
ガラスやアルミノホウケイ酸ガラスなどの比較的安価で
大面積の基板に形成できる利点を有している。しかしな
がら、非晶質シリコン膜でチャネル形成領域を形成した
TFTの電界効果移動度は大きくても1cm2/Vsec程度し
か得ることができない。それゆえ、画素領域に設けるス
イッチング用のTFT(画素TFT)としては利用できる
が、駆動回路を形成して動作させることはできなかっ
た。従って、画素TFTの駆動回路は、単結晶シリコン
基板で作製したICチップを用い、画素領域の周辺にT
AB(Tape Automated bonding)方式やCOG(Chip on G
lass)方式で実装されている。The technology of forming a channel formation region of a TFT using an amorphous semiconductor film typified by amorphous silicon is excellent in productivity. The amorphous semiconductor film has an advantage that it can be formed on a relatively inexpensive and large-area substrate such as barium borosilicate glass or aluminoborosilicate glass. However, the field effect mobility of a TFT in which a channel formation region is formed of an amorphous silicon film is only about 1 cm 2 / Vsec at most. Therefore, although it can be used as a switching TFT (pixel TFT) provided in the pixel region, it cannot be operated by forming a drive circuit. Therefore, the driving circuit of the pixel TFT uses an IC chip manufactured on a single crystal silicon substrate, and a T
AB (Tape Automated bonding) method and COG (Chip on G
lass) method.
【0004】TAB方式は可撓性の絶縁基板上に銅箔な
どで配線を形成し、その上にICチップを直接装着した
ものであり、可撓性基板の一方の端子が表示装置の入力
端子に接続する実装方法である。一方、COG方式はI
Cチップを表示装置の基板上に形成した配線のパターン
に合わせて直接貼り合わせて接続する方式である。In the TAB method, wiring is formed on a flexible insulating substrate with copper foil or the like, and an IC chip is directly mounted thereon. One terminal of the flexible substrate is an input terminal of a display device. This is an implementation method to connect to. On the other hand, COG method is I
In this method, a C chip is directly bonded and connected in accordance with a wiring pattern formed on a substrate of a display device.
【0005】また、駆動回路を実装するその他の方法と
して、特開平7−014880号公報や特開平11−1
60734号公報にはガラスまたは石英などの基板上に
非単結晶半導体材料で作製したTFTで駆動回路を形成
し、短冊状に分割して(以下、このように短冊状に切り
出された駆動回路を有する基板をスティックドライバと
いう)、表示装置の基板上に実装する技術が開示されて
いる。As other methods for mounting a drive circuit, Japanese Patent Application Laid-Open Nos. 7-014880 and 11-1
Japanese Patent No. 60734 discloses a method in which a driver circuit is formed using a TFT made of a non-single-crystal semiconductor material over a substrate such as glass or quartz and divided into strips (hereinafter, the drive circuit cut into strips is referred to as a drive circuit). A technique for mounting the display device on a substrate of a display device is disclosed.
【0006】いずれにしても、画素領域が形成された基
板に駆動回路を実装する領域は可能な限り小さい方が好
ましく、駆動回路の実装方法には配線のレイアウトなど
を含め様々な工夫が凝らされている。In any case, it is preferable that the area where the drive circuit is mounted on the substrate on which the pixel area is formed is as small as possible, and various methods including a wiring layout and the like are employed in the mounting method of the drive circuit. ing.
【0007】[0007]
【発明が解決しようとする課題】このような表示装置
は、画素数が増加すると実装するICチップの数も必然
的に大きくなる。RGBフルカラー表示のXGAパネル
では、画素領域のデータ線側の端子数だけで約3000
個となり、それがUXGAでは4800個必要となる。
ICチップのサイズは製造プロセスにおけるウエハーサ
イズで限定され、実用的なサイズとして長辺が20mm程
度のものが限度となる。このICチップは出力端子のピ
ッチは、メッキなどによるコンタクト形成方法との兼ね
合いで通常150〜200μm、微細化しても50〜8
0μmが限界と言われている。仮にピッチを50μmとし
ても、1個のICチップで400個の接続端子しか賄う
ことができない。上述のXGAパネルではデータ線側だ
けでICチップが8個程度、UXGAパネルでは12個
が必要となる。In such a display device, as the number of pixels increases, the number of IC chips to be mounted inevitably increases. In an XGA panel for RGB full-color display, only about 3000 terminals are required on the data line side of the pixel area.
And UXGA requires 4800.
The size of the IC chip is limited by the wafer size in the manufacturing process, and the practical size is limited to those having a long side of about 20 mm. In this IC chip, the pitch of the output terminals is usually 150 to 200 μm in consideration of the contact forming method by plating or the like, and is 50 to 8 μm even when miniaturized.
0 μm is said to be the limit. Even if the pitch is 50 μm, one IC chip can cover only 400 connection terminals. The above-described XGA panel requires about eight IC chips only on the data line side, and the UXGA panel requires twelve IC chips.
【0008】長尺のICチップを作製する方法も考えら
れるが、短冊状のICチップは円形のシリコンウエハー
から取り出すことのできる数が必然的に減ってしまい実
用に即さない。さらに、シリコンウエハー自体が脆い性
質なので、あまり長尺のものを作製すると破損してしま
う確率が増大する。また、ICチップの実装には位置合
わせの精度や、端子部のコンタクト抵抗を低くする必要
がある。1枚のパネルに貼り付けるICチップの数が増
えると、不良の発生率が増え、ICチップの実装工程に
おける歩留まりを低下させる懸念がある。その他にも、
ICチップの基体となっているシリコンと画素領域が形
成されているガラス基板との温度係数が異なるため、貼
り合わせた後にたわみなどが発生し、コンタクト抵抗の
増大といった直接的な不良の他に、発生する応力によっ
て素子の信頼性が低下する要因になる。Although a method of manufacturing a long IC chip is conceivable, the number of strip-shaped IC chips that can be taken out from a circular silicon wafer is inevitably reduced, which is not practical. Furthermore, since the silicon wafer itself is fragile, if it is made too long, the probability of breakage increases. In addition, it is necessary to reduce the positioning accuracy and the contact resistance of the terminal portion for mounting the IC chip. When the number of IC chips to be attached to one panel increases, the incidence of defects increases, and there is a concern that the yield in the IC chip mounting process may decrease. In addition,
Since the temperature coefficient of silicon, which is the base of the IC chip, and that of the glass substrate, on which the pixel area is formed, are different, bending occurs after bonding, and in addition to direct defects such as an increase in contact resistance, The generated stress causes a reduction in the reliability of the element.
【0009】一方、スティックドライバは画素領域と同
等の長さの駆動回路を形成することも可能であり、一つ
のスティックドライバで駆動回路を形成して実装するこ
ともできる。しかしながら、回路部の面積が増えると、
一つの点欠陥で不良となってしまうスティックドライバ
の数が増加するので、1枚の基板から取り出すことので
きる数が減少し、工程歩留まりの低下を招いてしまう。On the other hand, a stick driver can form a drive circuit having the same length as the pixel area, and a single stick driver can form a drive circuit and mount it. However, when the circuit area increases,
Since the number of stick drivers that become defective due to one point defect increases, the number of stick drivers that can be taken out from one substrate decreases, and the process yield decreases.
【0010】生産性の観点からは、大面積のガラス基板
や石英基板上に結晶質半導体膜から作製するTFTで多
数のスティックドライバを形成する方法は優れていると
考えられる。しかし、走査線側とデータ線側では回路の
駆動周波数が異なり、また、印加する駆動電圧の値も異
なっている。具体的には、走査線側のスティックドライ
バのTFTには30V程度の耐圧が要求されるものの、
駆動周波数は100kHz以下であり高速性は要求されな
い。データ線側のスティックドライバのTFTの耐圧は
12V程度あれば十分であるが、駆動周波数は3Vにて
65MHz程度であり高速動作が要求される。このよう
に、要求される仕様の違いによりスティックドライバお
よび該ドライバ内のTFTの構造を適切に作り分ける必
要がある。From the viewpoint of productivity, it is considered that a method of forming a large number of stick drivers with TFTs formed from a crystalline semiconductor film on a large-area glass substrate or quartz substrate is excellent. However, the driving frequency of the circuit is different between the scanning line side and the data line side, and the value of the applied driving voltage is also different. More specifically, although the TFT of the stick driver on the scanning line side is required to withstand a voltage of about 30 V,
The driving frequency is 100 kHz or less and high speed is not required. It is sufficient that the withstand voltage of the TFT of the stick driver on the data line side is about 12 V, but the driving frequency is about 65 MHz at 3 V, and high-speed operation is required. As described above, it is necessary to appropriately create the structure of the stick driver and the structure of the TFT in the driver depending on the required specifications.
【0011】このような背景を基にして、本発明は液晶
表示装置やEL表示装置などに実装する駆動回路をガラ
ス基板や石英基板などに形成する方法と、各回路の動作
特性に合わせたTFTで形成した駆動回路を実装した表
示装置を提供することを目的とする。Based on this background, the present invention provides a method of forming a driving circuit mounted on a liquid crystal display device or an EL display device on a glass substrate, a quartz substrate, or the like, and a TFT adapted to the operating characteristics of each circuit. It is an object of the present invention to provide a display device in which the drive circuit formed by the above is mounted.
【0012】[0012]
【課題を解決するための手段】上記課題を解決するため
に本発明は、画素領域が形成された第1の基板と、対向
電極が形成された第2の基板とを有する表示装置におい
て、結晶質半導体層を有するTFTを用いて形成される
駆動回路と該駆動回路に従属する入出力端子を一つのユ
ニットとしたものを、第3の基板上に複数個形成し、そ
の後第3の基板を個々のユニット毎に分割して得られる
スティックドライバを、第1の基板に実装することを特
徴とする。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention provides a display device having a first substrate on which a pixel region is formed and a second substrate on which a counter electrode is formed. A plurality of driving circuits formed using TFTs having a high quality semiconductor layer and input / output terminals dependent on the driving circuits as one unit are formed on a third substrate. A stick driver obtained by dividing each individual unit is mounted on the first substrate.
【0013】スティックドライバの各回路の構成は、走
査線側とデータ線側で異なるものとし、要求される回路
特性に応じてTFTのゲート絶縁膜の厚さやチャネル長
などを異ならせたものとする。例えば、シフトレジスタ
回路、レベルシフタ回路、バッファ回路から構成する走
査線側のスティックドライバでは、30Vの耐圧が要求
されるバッファ回路のTFTはシフトレジスタ回路のT
FTよりもゲート絶縁膜を厚く形成する。また、シフト
レジスタ回路、ラッチ回路、レベルシフタ回路、D/A
変換回路から構成されるデータ線側のスティックドライ
バは、高周波数で駆動するためにシフトレジスタ回路や
ラッチ回路のゲート絶縁膜の厚さを薄くし、チャネル長
も他のTFTよりも短く形成する。The configuration of each circuit of the stick driver is different between the scanning line side and the data line side, and the thickness and the channel length of the gate insulating film of the TFT are changed according to the required circuit characteristics. . For example, in a stick driver on the scanning line side composed of a shift register circuit, a level shifter circuit, and a buffer circuit, the TFT of the buffer circuit which requires a withstand voltage of 30 V is the TFT of the shift register circuit.
A gate insulating film is formed thicker than FT. Also, a shift register circuit, a latch circuit, a level shifter circuit, a D / A
The stick driver on the data line side composed of the conversion circuit is formed by reducing the thickness of the gate insulating film of the shift register circuit or the latch circuit and driving the channel length shorter than other TFTs in order to drive at a high frequency.
【0014】また、高い周波数の入力デジタル信号を必
要とするデータ線側には信号分割回路を設け、スティッ
クドライバに入力するデータ信号の周波数を落とす手段
を設ける。これにより、スティックドライバのTFTの
負担を軽減し、駆動回路の信頼性を向上させる。信号分
割回路は、n個の入力部とm×n個の出力部とを備え、
n個の入力部のそれぞれより入力信号の供給を受け、入
力デジタル信号のパルスの長さを時間伸長した修正デジ
タル信号を、m×n個ある出力部より送信することによ
り、入力デジタル信号の周波数を落としている。修正デ
ジタル信号は、入力デジタル信号のパルスの長さを何倍
に時間伸長したものであっても良い。Further, a signal dividing circuit is provided on the data line side which requires a high frequency input digital signal, and means for reducing the frequency of the data signal input to the stick driver is provided. This reduces the load on the TFT of the stick driver and improves the reliability of the drive circuit. The signal dividing circuit includes n input units and m × n output units,
The input digital signal is supplied from each of the n input units, and a corrected digital signal obtained by time-extending the pulse length of the input digital signal is transmitted from m × n output units, thereby obtaining the frequency of the input digital signal. Has been dropped. The modified digital signal may be obtained by extending the pulse length of the input digital signal by any number of times.
【0015】本発明の基本的な概念を図25に示す。表
示領域1002が形成された第1の基板1001と、第
3の基板1006上に複数の駆動回路を形成し、第3の
基板1006を駆動回路毎に、短冊状または矩形状に分
断することによって取り出されるスティックドライバを
第1の基板に貼り合わせる。駆動回路の構成は走査線側
とデータ線側で異なるが、いずれにしてもそれぞれの側
で複数個のスティックドライバを実装する。図25で
は、走査線側駆動回路が形成されたスティックドライバ
1003、1004及びデータ線側駆動回路が形成され
たスティックドライバ1007、1008が実装される
形態を示している。FIG. 25 shows the basic concept of the present invention. A plurality of driver circuits is formed over the first substrate 1001 over which the display region 1002 is formed and the third substrate 1006, and the third substrate 1006 is divided into strips or rectangles for each driver circuit. The stick driver to be taken out is attached to the first substrate. The configuration of the driving circuit differs between the scanning line side and the data line side, but in any case, a plurality of stick drivers are mounted on each side. FIG. 25 shows an embodiment in which stick drivers 1003 and 1004 each having a scanning line driver circuit and stick drivers 1007 and 1008 each having a data line driver circuit are mounted.
【0016】スティックドライバは大面積の第3の基板
上に複数個作り込むことが生産性を向上させる観点から
適している。例えば、300×400mmや550×65
0mmの大面積の基板を用い、駆動回路部と入出力端子を
一つのユニットとする回路パターンを複数個形成し、最
後に分割して取り出す。この時スティックドライバの短
辺の長さは1〜6mm、長辺の長さは10〜60mmとす
る。It is suitable to form a plurality of stick drivers on a third substrate having a large area from the viewpoint of improving productivity. For example, 300 × 400 mm or 550 × 65
Using a substrate having a large area of 0 mm, a plurality of circuit patterns each having a drive circuit portion and an input / output terminal as one unit are formed, and finally divided and taken out. At this time, the length of the short side of the stick driver is 1 to 6 mm, and the length of the long side is 10 to 60 mm.
【0017】サブミクロンのデザインルールで回路パタ
ーンを形成するには、露光にステッパ方式を採用するの
が好ましい。ステッパ方式の露光領域はその光学系にも
よるが、一辺が30〜60mmの四辺形の領域を一括して
露光することができる。スティックドライバのサイズに
おいて、特に長辺の長さはこの露光領域に合わせて形成
することが望ましい。In order to form a circuit pattern according to a submicron design rule, it is preferable to employ a stepper method for exposure. The exposure area of the stepper method can collectively expose a quadrilateral area having a side of 30 to 60 mm, depending on the optical system. In the size of the stick driver, it is desirable that the length of the long side is particularly formed in accordance with the exposure area.
【0018】このようなサイズで分割するには、ダイヤ
モンド片などを利用してガラス基板の表面に罫書き線を
形成し、外力を作用させて罫書き線に沿って分断する方
法で行うことができる。この加工を行う機械はガラスス
クライバーとも呼ばれるが、分断加工するのに必要な刃
の加工幅は100μmを下らず、100〜500μmは余
裕を見込む必要がある。また、基板上に形成したマーカ
ーとの位置合わせ精度も±100μmの誤差がある。従
って、ガラススクライバーで短辺が2mmのスティックド
ライバを切り出すには切りしろを1〜5mm見込む必要が
あり、そのために1枚の基板からの取り数が制限されて
しまう。一方、シリコンウェハーを個々のダイに切断す
るブレートダイシング法を用いたダイシング装置は、ブ
レード(刃)の幅が0.02〜0.05mmであり、位置
合わせ精度を考慮しても100μm以下の精度で基板を
分割することができる。The division into such a size is performed by forming a scribe line on the surface of the glass substrate using a diamond piece or the like and applying an external force to cut along the scribe line. it can. A machine that performs this processing is also called a glass scriber, but the processing width of the blade required for the cutting processing does not fall below 100 μm, and it is necessary to allow for a margin of 100 to 500 μm. In addition, the alignment accuracy with the marker formed on the substrate also has an error of ± 100 μm. Therefore, in order to cut out a stick driver having a short side of 2 mm with a glass scriber, it is necessary to allow for a cutout of 1 to 5 mm, which limits the number of pieces to be taken from one substrate. On the other hand, a dicing apparatus using a blade dicing method for cutting a silicon wafer into individual dies has a blade (blade) width of 0.02 to 0.05 mm, and an accuracy of 100 μm or less even in consideration of alignment accuracy. Can divide the substrate.
【0019】従って、1枚の基板からスティックドライ
バを効率的に取出す方法は、加工精度の低いガラススク
ライバーで分断する加工領域と、加工精度の高いダイシ
ング装置で分断する加工領域とを分けて配置する。具体
的には、一辺が100〜200mmの領域から成る群を作
り、その群の中に短辺の長さ1〜6mmのスティックドラ
イバを複数個配置する。そして、群と群との分割はガラ
ススクライバーで行い、分割された群からスティックド
ライバを取出すにはダイシング装置で行う。Therefore, in the method of efficiently taking out the stick driver from one substrate, a processing area divided by a glass scriber having low processing accuracy and a processing area divided by a dicing apparatus having high processing accuracy are separately arranged. . Specifically, a group having a region of 100 to 200 mm on one side is formed, and a plurality of stick drivers having a short side of 1 to 6 mm are arranged in the group. Then, the groups are divided by a glass scriber, and a stick driver is taken out of the divided groups by a dicing device.
【0020】また、データ線側のスティックドライバ
は、形成するTFTのチャネル長を0.3〜1μmと
し、さらに上記のような限られた面積内に必要な回路を
形成するために、走査線側のスティックドライバよりも
デザインルールを縮小して形成する。その好ましい方法
として、ステッパ方式を用いた露光技術を採用する。The stick driver on the data line side sets the channel length of the TFT to be formed to 0.3 to 1 μm, and further forms the necessary circuit within the limited area as described above. It is formed with a smaller design rule than the stick driver. As a preferable method, an exposure technique using a stepper method is adopted.
【0021】以上説明したように本発明は、複数の走査
線と、複数のデータ線が絶縁層を介して交差するように
設けられ、交差部に対応して非晶質半導体を有する薄膜
トランジスタが設けられた画素領域を有する第1の基板
と、画素領域に対応して対向電極が形成された第2の基
板と、第1の基板の画素領域の外側に設けられ、結晶質
半導体を有する複数の薄膜トランジスタで形成された駆
動回路を有するガラスまたは石英から成る第3の基板
と、第1の基板と第2の基板との間に液晶層を狭持した
半導体装置において、第3の基板は複数個設けられ、複
数の薄膜トランジスタは、第1のゲート絶縁膜で形成さ
れた第1の薄膜トランジスタと、第2のゲート絶縁膜で
形成された第2の薄膜トランジスタを含むことを特徴と
している。As described above, according to the present invention, a plurality of scanning lines and a plurality of data lines are provided so as to intersect via an insulating layer, and a thin film transistor having an amorphous semiconductor is provided corresponding to the intersection. A first substrate having a pixel region, a second substrate having a counter electrode corresponding to the pixel region, and a plurality of substrates provided outside the pixel region of the first substrate and having a crystalline semiconductor. In a semiconductor device in which a liquid crystal layer is sandwiched between a first substrate and a second substrate made of glass or quartz having a driving circuit formed of a thin film transistor and a third substrate, a plurality of third substrates are provided. The plurality of thin film transistors provided include a first thin film transistor formed using a first gate insulating film and a second thin film transistor formed using a second gate insulating film.
【0022】また、本発明の半導体装置の作製方法は、
複数の走査線と、複数のデータ線とを絶縁層を介して交
差させ、該交差部に非晶質半導体を有する薄膜トランジ
スタを設けた画素領域を第1の基板に形成する第1の工
程と、画素領域に対応する対向電極を第2の基板上に形
成する第2の工程と、第1の基板と前記第2の基板の間
に液晶層を挟持して貼り合わせる第3の工程と、結晶質
半導体を有する薄膜トランジスタで形成された駆動回路
と該駆動回路に従属する入力端子と出力端子とを一つの
ユニットとして、該ユニットを複数個第3の基板に形成
する第4の工程と、第3の基板に形成された複数の駆動
回路をそれぞれに分割して、スティック状の基板を形成
する第5の工程と、スティック状の基板を前記第1の基
板の画素領域の周辺に、駆動回路の出力端子を画素領域
の複数の走査線またはデータ線に対応して複数個貼り合
わせて電気的に接続する第6の工程とを有し、第4の工
程は、第1の厚さのゲート絶縁膜を形成する工程と、第
2の厚さのゲート絶縁膜を形成する工程とを含むことを
特徴としている。Further, a method for manufacturing a semiconductor device according to the present invention
A first step of intersecting a plurality of scanning lines and a plurality of data lines via an insulating layer, and forming a pixel region provided with a thin film transistor having an amorphous semiconductor at the intersection on a first substrate; A second step of forming a counter electrode corresponding to the pixel region on a second substrate, a third step of sandwiching a liquid crystal layer between the first substrate and the second substrate, and bonding A fourth step of forming a plurality of units on a third substrate by using a drive circuit formed of a thin film transistor having a quality semiconductor and an input terminal and an output terminal dependent on the drive circuit as one unit; A fifth step of dividing each of the plurality of driving circuits formed on the substrate into a stick-shaped substrate, and disposing the stick-shaped substrate around the pixel region of the first substrate. Connect the output terminal to multiple scanning lines in the pixel area. Has a sixth step of bonding and electrically connecting a plurality of data lines corresponding to the data lines, and the fourth step is a step of forming a gate insulating film having a first thickness and a second step Forming a gate insulating film having a thickness.
【0023】[0023]
【発明の実施の形態】[実施形態1]図1は本発明の表示
装置の構成を示す図である。基板101上には画素領域
102が形成されている。その画素領域102が形成さ
れた領域上には対向電極が形成された第2の基板110
が液晶層(図示せず)を介して貼り合わされている。第
1の基板と第2の基板との間隔、即ち液晶層の厚さはス
ペーサによって決定付けられるが、ネマチック液晶の場
合には3〜8μm、スメチック液晶の場合には1〜4μm
とする。第1及び第2の基板にはアルミノホウケイ酸ガ
ラスやバリウムホウケイ酸ガラスなどの無アルカリガラ
スを用いることが好ましく、その厚さは0.3〜1.1
mm(代表的には0.7mm)が用いられるので、相対的に
液晶層の厚さは外観上無視できるものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS [Embodiment 1] FIG. 1 is a diagram showing a configuration of a display device of the present invention. A pixel region 102 is formed on a substrate 101. A second substrate 110 on which a counter electrode is formed is formed on the region where the pixel region 102 is formed.
Are bonded together via a liquid crystal layer (not shown). The distance between the first substrate and the second substrate, that is, the thickness of the liquid crystal layer is determined by the spacer.
And The first and second substrates are preferably made of non-alkali glass such as aluminoborosilicate glass or barium borosilicate glass, and have a thickness of 0.3 to 1.1.
Since mm (typically 0.7 mm) is used, the thickness of the liquid crystal layer is relatively negligible in appearance.
【0024】画素領域102は走査線群108とデータ
線群109が交差してマトリクスを形成し、各交差部に
対応してTFTが配置されている。ここで配置されるT
FTの構造は特に限定されるものではないが、代表的に
は非晶質シリコン層を能動層とする逆スタガ型のTFT
が好適に用いられる。非晶質シリコン層はプラズマCV
D法で300℃以下の温度で形成することが可能であ
り、例えば、外寸550×650mmの無アルカリガラス
基板であっても、TFTを形成するのに必要な膜厚を数
十秒で形成することができる。このような製造技術の特
徴は、大画面の表示装置を作製する上で非常に有用に活
用することができる。In the pixel area 102, a scanning line group 108 and a data line group 109 intersect to form a matrix, and a TFT is arranged corresponding to each intersection. T placed here
The structure of the FT is not particularly limited, but typically, an inverted stagger type TFT using an amorphous silicon layer as an active layer.
Is preferably used. Amorphous silicon layer is plasma CV
It can be formed at a temperature of 300 ° C. or less by the method D. For example, even if it is an alkali-free glass substrate having an outer size of 550 × 650 mm, the film thickness required for forming a TFT can be formed in several tens of seconds. can do. Such a feature of the manufacturing technique can be very effectively utilized in manufacturing a large-screen display device.
【0025】画素領域102の外側の領域には、駆動回
路が形成されたスティックドライバ103、104が実
装されている。103はデータ線側の駆動回路であり、
104は走査線側の駆動回路であるが、いずれも複数個
に分割して実装する。RGBフルカラーに対応した画素
領域を形成するためには、XGAクラスでデータ線の本
数が3072本であり走査線側が768本必要となる。
また、UXGAではそれぞれ4800本と1200本が
必要となる。このような数で形成されたデータ線及び走
査線は画素領域102の端部で数ブロック毎に区分して
引出線107を形成し、スティックドライバ103、1
04の出力端子のピッチに合わせて集められている。In areas outside the pixel area 102, stick drivers 103 and 104 in which a driving circuit is formed are mounted. 103 is a driving circuit on the data line side,
Reference numeral 104 denotes a driving circuit on the scanning line side, each of which is divided into a plurality of parts and mounted. In order to form a pixel area corresponding to RGB full color, the number of data lines in the XGA class is 3072, and 768 scanning lines are required.
Also, UXGA requires 4,800 and 1200, respectively. The data lines and the scanning lines formed by such numbers are divided into several blocks at the end of the pixel area 102 to form the lead lines 107, and the stick drivers 103, 1
04 are gathered according to the pitch of the output terminals.
【0026】一方、基板101の端部には外部入力端子
105が形成され、この部分で外部回路と接続するFP
C(フレキシブルプリント配線板:Flexible Printed C
ircuit)を貼り合わせる。そして、外部入力端子105
とスティックドライバとの間は基板101上に形成した
接続配線106によって結ばれ、最終的にはスティック
ドライバの入力端子のピッチに合わせて集められる。On the other hand, an external input terminal 105 is formed at an end of the substrate 101, and an FP connected to an external circuit is formed at this portion.
C (Flexible Printed C)
ircuit). Then, the external input terminal 105
And the stick driver are connected by the connection wiring 106 formed on the substrate 101, and are finally collected according to the pitch of the input terminals of the stick driver.
【0027】スティックドライバの回路構成は、走査線
側とデータ線側とで異なっている。図2はその一例を示
し、図1と同様に画素領域120の外側に走査線側のス
ティックドライバ121と、データ線側のスティックド
ライバ122が設けられる様子を示している。走査線側
のスティックドライバ121の構成は、シフトレジスタ
回路123、レベルシフタ回路124、バッファ回路1
25から成っている。この内、バッファ回路125は3
0V程度の耐圧が要求されるものの、動作周波数は10
0kHz程度であるので、特にこの回路を形成するTFT
はゲート絶縁膜の厚さは150〜250nm、チャネル長
は1〜2μmで形成する。一方、データ線側のスティッ
クドライバは、シフトレジスタ回路126、ラッチ回路
127、レベルシフタ回路128、D/A変換回路12
9から構成される。シフトレジスタ回路126やラッチ
回路127は駆動電圧3Vで周波数50MHz以上(例え
ば65MHz)で駆動するために、特にこの回路を形成す
るTFTはゲート絶縁膜の厚さは20〜70nm、チャネ
ル長は0.3〜1μmで形成する。The circuit configuration of the stick driver differs between the scanning line side and the data line side. FIG. 2 shows an example thereof, and shows a state in which a stick driver 121 on the scanning line side and a stick driver 122 on the data line side are provided outside the pixel region 120 as in FIG. The configuration of the stick driver 121 on the scanning line side includes a shift register circuit 123, a level shifter circuit 124, a buffer circuit 1
Consists of 25. Among them, the buffer circuit 125
Although a withstand voltage of about 0 V is required, the operating frequency is 10
Since it is about 0 kHz, especially the TFT that forms this circuit
The gate insulating film is formed with a thickness of 150 to 250 nm and a channel length of 1 to 2 μm. On the other hand, the stick driver on the data line side includes a shift register circuit 126, a latch circuit 127, a level shifter circuit 128, a D / A conversion circuit 12
9 is comprised. The shift register circuit 126 and the latch circuit 127 are driven at a driving voltage of 3 V and a frequency of 50 MHz or more (eg, 65 MHz). It is formed at 3 to 1 μm.
【0028】このような駆動回路が形成されたスティッ
クドライバは図3(A)に示すように、第3の基板11
1上に形成され、TFTで形成された回路部112、入
力端子113、出力端子114が設けられている。駆動
回路部112のTFTのチャネル形成領域やソース・ド
レイン領域は結晶質半導体膜で形成する。結晶質半導体
膜には非晶質半導体膜をレーザー結晶化法や熱結晶化法
で結晶化させた膜を適用することが可能であり、その他
のもSOI技術を用いて形成された単結晶半導体層で形
成することも可能である。As shown in FIG. 3A, a stick driver having such a driving circuit is formed on a third substrate 11.
1, a circuit portion 112 formed of a TFT, an input terminal 113, and an output terminal 114 are provided. A channel formation region and a source / drain region of the TFT of the driver circuit portion 112 are formed using a crystalline semiconductor film. As the crystalline semiconductor film, a film obtained by crystallizing an amorphous semiconductor film by a laser crystallization method or a thermal crystallization method can be used. In addition, a single crystal semiconductor formed using SOI technology can be used. It is also possible to form them in layers.
【0029】図3(B)はスティックドライバの上面図
であり、図3(A)の断面図はA−A'線に対応してい
る。画素領域のデータ線または走査線に接続する出力端
子のピッチは40〜100μmで複数個形成する。ま
た、同様に入力端子113も必要な数に応じて形成す
る。これらの入力端子113及び出力端子114は一辺
の長さを30〜100μmとした正方形または長方形状
に形成する。図1で示したように、スティックドライバ
は画素領域の一辺の長さに合わせて形成するものではな
く、長辺が15〜80mm、短辺が1〜6mmの矩形状また
は短冊状に形成する。画素領域のサイズ、即ち画面サイ
ズが大型化すると、その一例として、20型では画面の
一方の辺の長さは443mmとなる。勿論、この長さに対
応してスティックドライバを形成することは可能である
が、基板の強度を確保するには実用的な形状とはなり得
ない。むしろ、10〜60mmの長さとして複数個にステ
ィックドライバを分割する方が取り扱いが容易となり、
製造上の歩留まりも向上する。FIG. 3B is a top view of the stick driver, and the sectional view of FIG. 3A corresponds to the line AA ′. A plurality of output terminals connected to data lines or scanning lines in the pixel area are formed at a pitch of 40 to 100 μm. Similarly, the input terminals 113 are formed in a required number. The input terminal 113 and the output terminal 114 are formed in a square or rectangular shape having a side of 30 to 100 μm. As shown in FIG. 1, the stick driver is not formed in accordance with the length of one side of the pixel region, but is formed in a rectangular or strip shape having a long side of 15 to 80 mm and a short side of 1 to 6 mm. When the size of the pixel area, that is, the screen size increases, as an example, the length of one side of the screen becomes 443 mm in the 20-inch type. Of course, it is possible to form a stick driver corresponding to this length, but it cannot be a practical shape for securing the strength of the substrate. Rather, it is easier to handle by dividing the stick driver into multiple pieces with a length of 10 to 60 mm,
Manufacturing yield is also improved.
【0030】スティックドライバのICチップに対する
外形寸法の優位性はこの長辺の長にあり、ICチップを
10〜60mmという長さで形成することは、サブミクロ
ンのデザインルールからなる微細パターンをステッパで
露光する場合、生産性の観点から適していない。不可能
ではないにしろ、円形のシリコンウエハーから取り出す
ICチップの取り数を減少させるので現実的な選択とは
なり得ない。一方、スティックドライバの駆動回路はガ
ラス基板上に形成するものであり、母体として用いる基
板の形状に限定されないので生産性を損なうことがな
い。このように、長辺が15〜80mmで形成されたステ
ィックドライバを用いることにより、画素領域に対応し
て実装するのに必要な数がICチップを用いる場合より
も少なくて済むので、製造上の歩留まりを向上させるこ
とができる。The advantage of the external dimensions of the stick driver with respect to the IC chip lies in the length of the long side, and forming the IC chip with a length of 10 to 60 mm requires a fine pattern having a submicron design rule by a stepper. When exposing, it is not suitable from the viewpoint of productivity. If not impossible, the number of IC chips to be removed from the circular silicon wafer is reduced, so that it cannot be a realistic choice. On the other hand, the drive circuit of the stick driver is formed on a glass substrate and is not limited to the shape of the substrate used as a base, so that productivity is not impaired. As described above, by using the stick driver having the long side of 15 to 80 mm, the number required for mounting corresponding to the pixel area can be reduced as compared with the case of using the IC chip. The yield can be improved.
【0031】第3の基板を用いて作製されたスティック
ドライバを第1の基板上に実装する方法はCOG方式と
同様なものであり、異方性導電材を用いた接続方法やワ
イヤボンディング方式などを採用することができる。図
4にその一例を示す。図4(A)は第1の基板201に
スティックドライバ208が異方性導電材を用いて実装
する例を示している。第1の基板210上には画素領域
202、引出線206、接続配線及び入出力端子207
が設けられている。第2の基板はシール材204で第1
の基板201と接着されており、その間に液晶層205
が設けられている。また、接続配線及び入出力端子20
7の一方の端にはFPC212が異方性導電材で接着さ
れている。異方性導電材は樹脂215と表面にAuなど
がメッキされた数十〜数百μm径の導電性粒子214か
ら成り、導電性粒子214により接続配線及び入出力端
子207とFPC212に形成された配線213とが電
気的に接続されている。スティックドライバ208も同
様に異方性導電材で第1の基板に接着され、樹脂211
中に混入された導電性粒子210により、スティックド
ライバ208に設けられた入出力端子209と引出線2
06または接続配線及び入出力端子207と電気的に接
続されている。The method of mounting the stick driver manufactured using the third substrate on the first substrate is similar to the COG method, such as a connection method using an anisotropic conductive material or a wire bonding method. Can be adopted. FIG. 4 shows an example. FIG. 4A shows an example in which the stick driver 208 is mounted on the first substrate 201 using an anisotropic conductive material. On the first substrate 210, a pixel region 202, a lead line 206, a connection line, and an input / output terminal 207 are provided.
Is provided. The second substrate is the first substrate
Of the liquid crystal layer 205
Is provided. Also, connection wiring and input / output terminals 20
The FPC 212 is bonded to one end of 7 with an anisotropic conductive material. The anisotropic conductive material is made of a resin 215 and conductive particles 214 having a diameter of several tens to several hundreds μm, the surface of which is plated with Au or the like. The wiring 213 is electrically connected. Similarly, the stick driver 208 is adhered to the first substrate with an anisotropic conductive material.
Due to the conductive particles 210 mixed therein, the input / output terminal 209 provided on the stick driver 208 and the lead 2
06 or the connection wiring and the input / output terminal 207.
【0032】図5(A)はこの方式によるスティックド
ライバ224の実装方法を詳細に説明する部分断面図で
ある。スティックドライバ224には入出力端子225
が設けられ、その周辺部には保護絶縁膜226が形成さ
れていることが望ましい。第1の基板220には第1の
導電層221と第2の導電層223、及び絶縁層222
が図で示すように形成され、ここでは第1の導電層22
1と第2の導電層223とで引出線または接続配線を形
成している。第1の基板に形成されるこれらの導電層及
び絶縁層は画素領域の画素TFTと同じ工程で形成され
るものである。例えば、画素TFTが逆スタガ型で形成
される場合、第1の導電層221はゲート電極と同じ層
に形成され、Ta、Cr、Ti、Alなどの材料で形成
される。通常ゲート電極上にはゲート絶縁膜が形成さ
れ、絶縁層222はこれと同じ層で形成されるものであ
る。第1の導電層221上に重ねて設ける第2の導電層
223は画素電極と同じ透明導電膜で形成されるもので
あり、導電性粒子227との接触を良好なものとするた
めに設けられている。樹脂228中に混入させる導電性
粒子227の大きさと密度を適したものとすることによ
り、このような形態でスティックドライバと第1の基板
とは電気的接続構造を形成することができる。FIG. 5A is a partial sectional view for explaining in detail a method of mounting the stick driver 224 according to this method. The stick driver 224 has an input / output terminal 225
Is preferably provided, and a protective insulating film 226 is preferably formed in a peripheral portion thereof. The first substrate 220 includes a first conductive layer 221 and a second conductive layer 223, and an insulating layer 222.
Is formed as shown in the figure, and here, the first conductive layer 22 is formed.
The first and second conductive layers 223 form lead lines or connection lines. These conductive layers and insulating layers formed on the first substrate are formed in the same process as the pixel TFT in the pixel region. For example, when the pixel TFT is formed in an inverted stagger type, the first conductive layer 221 is formed in the same layer as the gate electrode, and is formed of a material such as Ta, Cr, Ti, or Al. Normally, a gate insulating film is formed on the gate electrode, and the insulating layer 222 is formed of the same layer. The second conductive layer 223 provided over the first conductive layer 221 is formed using the same transparent conductive film as the pixel electrode, and is provided to improve the contact with the conductive particles 227. ing. By making the size and density of the conductive particles 227 mixed in the resin 228 suitable, an electric connection structure can be formed between the stick driver and the first substrate in such a form.
【0033】図5(B)は樹脂の収縮力を用いたCOG
方式の例であり、スティックドライバ側にTaやTiな
どでバリア層229を形成し、その上に無電解メッキ法
などによりAuを約20μm形成しバンプ230とす
る。そして、スティックドライバと第1の基板との間に
光硬化性絶縁樹脂231を介在させ、光硬化して固まる
樹脂の収縮力を利用して電極間を圧接して電気的な接続
を形成する。FIG. 5B shows COG using the contraction force of the resin.
This is an example of a system in which a barrier layer 229 is formed on the stick driver side with Ta, Ti, or the like, and about 20 μm of Au is formed thereon by an electroless plating method or the like to form a bump 230. Then, a photo-curable insulating resin 231 is interposed between the stick driver and the first substrate, and the electrodes are pressed against each other by using the contraction force of the resin that is hardened by photo-curing to form an electrical connection.
【0034】また、図4(B)で示すように第1の基板
にスティックドライバを接着材216で固定して、Au
ワイヤ217によりスティックドライバの入出力端子と
引出線または接続配線とを接続しても良い。そして樹脂
218で封止する。Further, as shown in FIG. 4B, a stick driver is fixed to the first substrate with an adhesive 216 and Au
The wire 217 may connect the input / output terminal of the stick driver to a lead wire or a connection wire. Then, sealing is performed with a resin 218.
【0035】スティックドライバの実装方法は図4及び
図5を基にした方法に限定されるものではなく、ここで
説明した以外にも公知のCOG方法やワイヤボンディン
グ方法、或いはTAB方法を用いることが可能である。The mounting method of the stick driver is not limited to the method based on FIG. 4 and FIG. It is possible.
【0036】スティックドライバの厚さは、対向電極が
形成された第2の基板と同じ厚さとすることにより、こ
の両者の間の高さはほぼ同じものとなり、表示装置全体
としての薄型化に寄与することができる。また、それぞ
れの基板を同じ材質のもので作製することにより、この
液晶表示装置に温度変化が生じても熱応力が発生するこ
となく、TFTで作製された回路の特性を損なうことは
ない。その他にも、本実施形態で示すようにICチップ
よりも長尺のスティックドライバで駆動回路を実装する
ことにより、一つの画素領域に対して必要な数を減らす
ことができる。By making the thickness of the stick driver the same as that of the second substrate on which the counter electrode is formed, the height between the two is almost the same, which contributes to the reduction in thickness of the entire display device. can do. Further, by manufacturing each substrate with the same material, even if a temperature change occurs in the liquid crystal display device, no thermal stress is generated, and the characteristics of the circuit manufactured by the TFT are not impaired. In addition, as shown in this embodiment, by mounting the driving circuit with a stick driver longer than an IC chip, the number required for one pixel region can be reduced.
【0037】[実施形態2]本実施形態では主に走査線側
のスティックドライバに適したTFTの作製方法につい
て説明する。走査線側のスティックドライバには、シフ
トレジスタ回路やバッファ回路などを形成する。ここで
は、シフトレジスタ回路は3〜5V駆動とし、バッファ
回路は33V駆動を前提とする。バッファ回路を構成す
るTFTは高耐圧が要求されるため、他の回路のTFT
よりもゲート絶縁膜の膜厚を厚くする必要がある。その
作製方法を図6と図7を用いて説明する。[Embodiment 2] In this embodiment, a method of manufacturing a TFT suitable for a stick driver on the scanning line side will be mainly described. A shift register circuit, a buffer circuit, and the like are formed in the stick driver on the scanning line side. Here, the shift register circuit is driven at 3 to 5 V, and the buffer circuit is driven at 33 V. Since the TFT constituting the buffer circuit is required to have a high withstand voltage, the TFT of another circuit is required.
It is necessary to make the thickness of the gate insulating film thicker than that. The manufacturing method will be described with reference to FIGS.
【0038】図6(A)において、基板301にはコー
ニング社の#7059ガラスや#1737ガラスなどに
代表されるバリウムホウケイ酸ガラスやアルミノホウケ
イ酸ガラスなどのガラス基板などを用いる。このような
ガラス基板は加熱温度により僅かながら収縮するので、
ガラス歪み点よりも500〜650℃の温度で熱処理を
施したものを用いると基板の収縮率を低減させることが
できる。In FIG. 6A, a glass substrate such as barium borosilicate glass or aluminoborosilicate glass represented by Corning # 7059 glass or # 1737 glass is used as the substrate 301. Such a glass substrate shrinks slightly due to the heating temperature,
If a material subjected to a heat treatment at a temperature of 500 to 650 ° C. from the glass distortion point is used, the shrinkage of the substrate can be reduced.
【0039】ブロッキング層302は基板301に微量
に含まれるアルカリ金属などが半導体層に拡散するのを
防ぐために設け、酸化シリコン膜や窒化シリコン膜、ま
たは酸化窒化シリコン膜などの絶縁膜で形成する。ま
た、TFTのしきい値電圧(Vth)を安定化させるため
に、ブロッキング層の応力を引張り応力とすることが望
ましい。応力の制御は上記絶縁膜の作製条件により制御
する。その目的のために、ブロッキング層は単層に限ら
ず、組成の異なる複数の絶縁膜を積層して形成しても良
い。例えば、プラズマCVD法でSiH4、NH3、N2
Oから作製される酸化窒化シリコン膜を10〜200nm
(好ましくは50〜100nm)形成し、同様にSi
H4、N2Oから作製される酸化窒化シリコン膜を50〜
200nm(好ましくは100〜150nm)の厚さに積層
形成してブロッキング層とすることができる。The blocking layer 302 is provided to prevent a small amount of alkali metal or the like contained in the substrate 301 from diffusing into the semiconductor layer, and is formed of an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film. Further, in order to stabilize the threshold voltage (Vth) of the TFT, it is desirable that the stress of the blocking layer be a tensile stress. The control of the stress is controlled by the manufacturing conditions of the insulating film. For that purpose, the blocking layer is not limited to a single layer, and may be formed by stacking a plurality of insulating films having different compositions. For example, SiH 4 , NH 3 , N 2 by plasma CVD
10 to 200 nm of silicon oxynitride film made from O
(Preferably 50-100 nm) and Si
A silicon oxynitride film formed from H 4 and N 2 O
A blocking layer can be formed by laminating to a thickness of 200 nm (preferably 100 to 150 nm).
【0040】非晶質構造を有する半導体膜303は、2
5〜100nmの膜厚で形成する。非晶質構造を有する半
導体膜の代表例としては非晶質シリコン(a−Si)
膜、非晶質シリコン・ゲルマニウム(a−SiGe)
膜、非晶質炭化シリコン(a−SiC)膜、非晶質シリ
コン・スズ(a−SiSn)膜などがあり、そのいずれ
でも適用できる。これらの非晶質構造を有する半導体膜
はプラズマCVD法やスパッタ法、或いは減圧CVD法
などにより形成されるもので、膜中に水素を0.1〜4
0atomic%程度含有するようにして形成する。好適な一
例は、プラズマCVD法でSiH4またはSiH4とH2
から作製される非晶質シリコン膜であり、膜厚は55nm
とする。尚、SiH4の代わりにSi2H6を使用しても
良い。The semiconductor film 303 having an amorphous structure is composed of 2
It is formed with a thickness of 5 to 100 nm. A typical example of a semiconductor film having an amorphous structure is amorphous silicon (a-Si).
Film, amorphous silicon germanium (a-SiGe)
There are a film, an amorphous silicon carbide (a-SiC) film, an amorphous silicon tin (a-SiSn) film, and the like, and any of them can be applied. These semiconductor films having an amorphous structure are formed by a plasma CVD method, a sputtering method, a low pressure CVD method, or the like.
It is formed so as to contain about 0 atomic%. One preferred example is SiH 4 or SiH 4 and H 2 by a plasma CVD method.
Is an amorphous silicon film made from
And Note that Si 2 H 6 may be used instead of SiH 4 .
【0041】そして、非晶質半導体膜の結晶化温度を低
温化することのできる触媒元素を添加する。触媒元素は
非晶質半導体膜中に直接注入する方法も可能であるが、
スピンコート法、印刷法、スプレー法、バーコーター
法、スパッタ法または真空蒸着法によって触媒元素が含
有する層304を1〜5nmの厚さに形成しても良い。こ
のような触媒元素の一例は、非晶質シリコンに対してニ
ッケル(Ni)、ゲルマニウム(Ge)、鉄(Fe)、
パラジウム(Pd)、スズ(Sn)、鉛(Pb)、コバ
ルト(Co)、白金(Pt)、銅(Cu)、金(Au)
が有効であることが知られている。スピンコート法で触
媒元素を含有する層304を形成するには、重量換算で
1〜100ppm(好ましくは10ppm)の触媒元素を含む
水溶液をスピナーで基板を回転させて塗布する。Then, a catalyst element capable of lowering the crystallization temperature of the amorphous semiconductor film is added. Although a method of directly injecting the catalyst element into the amorphous semiconductor film is also possible,
The layer 304 containing the catalyst element may be formed to a thickness of 1 to 5 nm by a spin coating method, a printing method, a spray method, a bar coater method, a sputtering method, or a vacuum evaporation method. Examples of such catalytic elements include nickel (Ni), germanium (Ge), iron (Fe), and amorphous silicon.
Palladium (Pd), tin (Sn), lead (Pb), cobalt (Co), platinum (Pt), copper (Cu), gold (Au)
Is known to be effective. In order to form the layer 304 containing a catalyst element by spin coating, an aqueous solution containing 1 to 100 ppm (preferably 10 ppm) of a catalyst element in weight conversion is applied by rotating a substrate with a spinner.
【0042】図6(B)で示す結晶化の工程では、まず
400〜500℃で1時間程度の熱処理を行い、非晶質
シリコン膜の含有水素量を5atom%以下にする。そし
て、ファーネスアニール炉を用い、窒素雰囲気中にて5
50〜600℃で1〜8時間の熱処理を行う。好適に
は、550℃で4時間の熱処理を行う。こうして結晶質
半導体膜305を得ることができる。このような熱結晶
化法により、非晶質シリコン膜からは結晶構造を有する
結晶質シリコン膜が形成される。In the crystallization step shown in FIG. 6B, first, a heat treatment is performed at 400 to 500 ° C. for about one hour to reduce the hydrogen content of the amorphous silicon film to 5 atom% or less. Then, using a furnace annealing furnace, in a nitrogen atmosphere,
Heat treatment is performed at 50 to 600 ° C. for 1 to 8 hours. Preferably, heat treatment is performed at 550 ° C. for 4 hours. Thus, a crystalline semiconductor film 305 can be obtained. By such a thermal crystallization method, a crystalline silicon film having a crystal structure is formed from the amorphous silicon film.
【0043】しかし、この熱結晶化法によって作製され
た結晶質半導体膜305は、局所的に非晶質領域が残存
していることがある。このような場合、ラマン分光法で
は480cm-1にブロードなピークを持つ非晶質成分の存
在を確認することができる。レーザー結晶化法はこのよ
うに残存する非晶質領域を結晶化させる目的において適
した方法である。However, the crystalline semiconductor film 305 manufactured by the thermal crystallization method may have an amorphous region locally left. In such a case, Raman spectroscopy can confirm the presence of an amorphous component having a broad peak at 480 cm -1 . The laser crystallization method is a method suitable for the purpose of crystallizing the remaining amorphous region.
【0044】レーザー結晶化法において用いるレーザー
光源にはエキシマレーザー、YAGレーザー、YVO4
レーザー、YAlO3レーザー、YLFレーザーなどを
用いることができる。エキシマレーザーでは400nm以
下の波長の光を高出力で放射させることができるので半
導体膜の結晶化に好適に用いることができる。一方、Y
AGレーザー、YVO4レーザー、YAlO3レーザー、
YLFレーザーなどの固体レーザーではその第2高調波
(532nm)、第3高調波(355nm)、第4高調波
(266nm)を用いる。光の侵入長により、第2高調波
(532nm)を用いる場合には半導体膜の表面及び内部
から、第3高調波(355nm)や第4高調波(266n
m)の場合にはエキシマレーザーと同様に半導体膜の表
面から加熱して結晶化を行うことができる。Laser light sources used in the laser crystallization method include excimer laser, YAG laser, YVO 4
A laser, a YAlO 3 laser, a YLF laser, or the like can be used. An excimer laser can emit light having a wavelength of 400 nm or less with high output, and thus can be suitably used for crystallization of a semiconductor film. On the other hand, Y
AG laser, YVO 4 laser, YAlO 3 laser,
A solid-state laser such as a YLF laser uses the second harmonic (532 nm), the third harmonic (355 nm), and the fourth harmonic (266 nm). When the second harmonic (532 nm) is used due to the penetration depth of light, the third harmonic (355 nm) or the fourth harmonic (266 n) is applied from the surface and the inside of the semiconductor film.
In the case of m), crystallization can be performed by heating from the surface of the semiconductor film as in the case of the excimer laser.
【0045】図6(C)はその様子を示すものであり、
例えば、Nd:YAGレーザーを用い、そのパルス発振
周波数を1〜10kHzとし、レーザーエネルギー密度を
100〜500mJ/cm2(代表的には100〜400mJ/cm
2)として、シリンドリカルレンズなどを含む光学系にて
形成した線状レーザー光306をその長手方向に対し垂
直な方向に走査して(或いは、相対的に基板を移動させ
て)する。線状レーザー光306の線幅は100〜10
00μm、例えば400μmとする。このようにして熱結
晶化法とレーザー結晶化法を併用することにより、結晶
性の高い結晶質半導体膜307を形成することができ
る。FIG. 6C shows the situation.
For example, an Nd: YAG laser is used, the pulse oscillation frequency is set to 1 to 10 kHz, and the laser energy density is set to 100 to 500 mJ / cm 2 (typically 100 to 400 mJ / cm 2).
As 2 ), a linear laser beam 306 formed by an optical system including a cylindrical lens or the like is scanned in a direction perpendicular to the longitudinal direction (or the substrate is relatively moved). The line width of the linear laser light 306 is 100 to 10
00 μm, for example, 400 μm. By using the thermal crystallization method and the laser crystallization method in this manner, a crystalline semiconductor film 307 having high crystallinity can be formed.
【0046】以上のようにして形成される結晶質半導体
膜307は、TFTの能動層としてチャネル形成領域を
はじめ、ソース領域、ドレイン領域、LDD領域などを
形成するのに適している。ニッケルなどの触媒元素を用
いた熱結晶化法で作製される結晶質シリコン膜は、微視
的に見れば複数の針状または棒状の結晶が集合した構造
を有している。しかし、隣接する結晶粒の連続性が高く
不対結合手(ダングリングボンド)が殆ど形成されない
ことが見込まれている。また、その結晶粒の大部分は<
110>に配向している。その理由の一つとして、ニッ
ケルなどの触媒元素を用いた場合の結晶成長過程は、触
媒元素のシリサイド化物が関与しているものと考えら
れ、半導体膜の膜厚が25〜100nmと薄いのでその初
期核のうち(111)面が基板表面とほぼ垂直なものが
優先的に成長するため実質的に<110>の配向性が高
くなると考えられる。The crystalline semiconductor film 307 formed as described above is suitable for forming a channel forming region, a source region, a drain region, an LDD region and the like as an active layer of a TFT. A crystalline silicon film formed by a thermal crystallization method using a catalyst element such as nickel has a structure in which a plurality of needle-like or rod-like crystals are aggregated microscopically. However, it is expected that the continuity of adjacent crystal grains is high and dangling bonds are hardly formed. Most of the grains are <
110>. One of the reasons is that the crystal growth process using a catalyst element such as nickel is considered to involve silicide of the catalyst element, and the thickness of the semiconductor film is as thin as 25 to 100 nm. It is considered that among the initial nuclei, those whose (111) plane is almost perpendicular to the substrate surface grow preferentially, so that the orientation of <110> substantially increases.
【0047】その後、結晶質半導体膜307はエッチン
グ処理により島状の半導体層308〜311を形成す
る。図6(D)では便宜上4つの半導体層を示してい
る。以降の説明は、半導体層308、309にはシフト
レジスタ回路など低電圧で駆動する回路のTFTを、半
導体層310、311にはバッファ回路など高電圧で駆
動する回路のTFTをそれぞれ作製することを前提とし
て説明する。Thereafter, the crystalline semiconductor film 307 forms island-shaped semiconductor layers 308 to 311 by etching. FIG. 6D illustrates four semiconductor layers for convenience. In the following description, it is assumed that TFTs of circuits driven at low voltage such as shift register circuits are formed in the semiconductor layers 308 and 309, and TFTs of circuits driven at high voltage such as buffer circuits are formed in the semiconductor layers 310 and 311. It will be described as a premise.
【0048】半導体層上に形成するゲート絶縁膜は、回
路の駆動電圧を考慮して、同一基板上に形成するTFT
であってもその膜厚を異ならせて形成する。そのために
2段階の成膜プロセスを必要とする。最初に、ゲート絶
縁膜第1層目312を40〜200nm(好ましくは70
〜90nm)の厚さで形成する。そして、半導体層30
8、309上のゲート絶縁膜第1層目を選択的にエッチ
ングして除去することにより図6(E)の様な状態を形
成する。The gate insulating film formed on the semiconductor layer is formed of a TFT formed on the same substrate in consideration of the driving voltage of the circuit.
Even in this case, they are formed with different thicknesses. Therefore, a two-stage film forming process is required. First, the first layer 312 of the gate insulating film is set to 40 to 200 nm (preferably 70 to 200 nm).
(About 90 nm). Then, the semiconductor layer 30
The state as shown in FIG. 6E is formed by selectively etching and removing the first layer of the gate insulating film on layers 8 and 309.
【0049】続いて、図6(F)に示すようにゲート絶
縁膜第2層目313を同様に形成する。その結果、ゲー
ト絶縁膜第1層目312とゲート絶縁膜第2層目313
とをそれぞれ80nmの厚さで成膜した場合には、半導体
層308、309上のゲート絶縁膜の厚さは80nmとな
り、半導体層310、311のゲート絶縁膜の厚さは1
60nmとすることができる。Subsequently, as shown in FIG. 6F, a second layer 313 of the gate insulating film is formed in the same manner. As a result, the gate insulating film first layer 312 and the gate insulating film second layer 313
Are formed to a thickness of 80 nm, respectively, the thickness of the gate insulating film on the semiconductor layers 308 and 309 is 80 nm, and the thickness of the gate insulating film of the semiconductor layers 310 and 311 is 1 nm.
It can be 60 nm.
【0050】ゲート絶縁膜はプラズマCVD法またはス
パッタ法を用いシリコンを含む絶縁膜で形成する。プラ
ズマCVD法でSiH4とN2Oの混合ガスから作製され
る酸化窒化シリコン膜はゲート絶縁膜として適した材料
である。勿論、ゲート絶縁膜はこのような酸化窒化シリ
コン膜に限定されるものでなく、他のシリコンを含む絶
縁膜で形成しても良い。酸化シリコン膜を適用する場合
には、プラズマCVD法でTEOS(Tetraethyl Ortho
Silicate)とO2とを混合し、反応圧力40Pa、基板温
度300〜400℃とし、高周波(13.56MHz)電
力密度0.5〜0.8W/cm2で放電させて形成すること
ができる。このようにして作製される酸化シリコン膜
は、その後400〜500℃の熱アニールによりゲート
絶縁膜として良好な特性を得ることができる。The gate insulating film is formed of an insulating film containing silicon by a plasma CVD method or a sputtering method. A silicon oxynitride film formed from a mixed gas of SiH 4 and N 2 O by a plasma CVD method is a material suitable for a gate insulating film. Of course, the gate insulating film is not limited to such a silicon oxynitride film, and may be formed of another insulating film containing silicon. When a silicon oxide film is applied, TEOS (Tetraethyl Ortho
Silicate) and O 2 are mixed, the reaction pressure is set to 40 Pa, the substrate temperature is set to 300 to 400 ° C., and discharge is performed at a high frequency (13.56 MHz) power density of 0.5 to 0.8 W / cm 2 . The silicon oxide film thus manufactured can obtain good characteristics as a gate insulating film by subsequent thermal annealing at 400 to 500 ° C.
【0051】こうして作製されたゲート絶縁膜上にゲー
ト電極を形成するための導電膜を形成する。本実施形態
で示すTFTのゲート電極はドライエッチング法で選択
比が5〜20(好ましくは、10〜13)以上の2種類
の導電性材料を積層して形成する。例えば、窒化物導電
性材料から成る第1の導電膜と、400〜650℃の熱
処理に耐え得る耐熱性導電性材料から成る第2の導電膜
とから形成する。その具体的な一例として、第1の導電
膜を窒化タンタル(TaN)、窒化チタン(TiN)、
窒化タングステン(WN)から選ばれた材料で形成し、
第2の導電膜をタンタル(Ta)、チタン(Ti)、タ
ングステン(W)、モリブデン(Mo)から選ばれた一
種または複数種からなる合金材料で形成する。勿論、適
用可能なゲート電極材料はここで記載した材料に限定さ
れるものではなく、上記仕様を満たす導電性材料の組み
合わせであれば、他の導電性材料を選択することも可能
である。尚、ここでいう選択比とは、第1の導電膜に対
する第2の導電膜のエッチング速度の割合をいう。A conductive film for forming a gate electrode is formed on the gate insulating film thus manufactured. The gate electrode of the TFT shown in this embodiment is formed by laminating two kinds of conductive materials having a selectivity of 5 to 20 (preferably 10 to 13) or more by a dry etching method. For example, the first conductive film is formed using a nitride conductive material, and the second conductive film is formed using a heat-resistant conductive material that can withstand heat treatment at 400 to 650 ° C. As a specific example, the first conductive film is made of tantalum nitride (TaN), titanium nitride (TiN),
Formed of a material selected from tungsten nitride (WN),
The second conductive film is formed of one or more alloy materials selected from tantalum (Ta), titanium (Ti), tungsten (W), and molybdenum (Mo). Of course, applicable gate electrode materials are not limited to the materials described here, and other conductive materials can be selected as long as they are combinations of conductive materials satisfying the above specifications. Note that the selection ratio here refers to the ratio of the etching rate of the second conductive film to the first conductive film.
【0052】本実施形態では、図示はしないが、第1の
導電膜をTaN膜で50〜100nmの厚さに形成し、第
2の導電膜をW膜で100〜400nmの厚さに形成す
る。TaN膜はスパッタ法でTaのターゲットを用い、
Arと窒素の混合ガスでスパッタして形成する。W膜は
Wをターゲットとしたスパッタ法で形成する。その他に
6フッ化タングステン(WF6)を用いる熱CVD法で
形成することもできる。いずれにしてもゲート電極とし
て使用するためには低抵抗化を図る必要がある。W膜は
結晶粒を大きくすることで低抵抗率化を図ることができ
るが、W中に酸素などの不純物元素が多い場合には結晶
化が阻害され高抵抗化する。Wのターゲットには純度9
9.9999%のものを用い、さらに成膜時に気相中か
らの不純物の混入がないように十分配慮してW膜を形成
することにより、抵抗率9〜20μΩcmを実現すること
ができる。In this embodiment, although not shown, the first conductive film is formed of a TaN film to a thickness of 50 to 100 nm, and the second conductive film is formed of a W film to a thickness of 100 to 400 nm. . The TaN film uses a Ta target by a sputtering method,
It is formed by sputtering with a mixed gas of Ar and nitrogen. The W film is formed by a sputtering method using W as a target. Alternatively, it can be formed by a thermal CVD method using tungsten hexafluoride (WF 6 ). In any case, it is necessary to reduce the resistance in order to use it as a gate electrode. The resistivity of the W film can be reduced by enlarging the crystal grains. However, when there are many impurity elements such as oxygen in W, crystallization is inhibited and the resistance is increased. 9 purity for W target
By using a W film of 9.9999% and further taking care not to mix impurities from the gas phase during film formation, a resistivity of 9 to 20 μΩcm can be realized.
【0053】ゲート電極は2段階のエッチング処理によ
り形成する。図7(A)に示すようにレジストによるマ
スク314を形成し、第1のエッチング処理を行う。エ
ッチング方法に限定はないが、好適にはICP(Induct
ively Coupled Plasma:誘導結合型プラズマ)エッチン
グ装置を用い、エッチング用ガスにCF4とCl2を用
い、0.5〜2Pa、好ましくは1Paの圧力でコイル型の
電極に500WのRF(13.56MHz)電力を投入してプラ
ズマを生成して行う。基板側(試料ステージ)にも10
0WのRF(13.56MHz)電力を投入し、実質的に負の自
己バイアス電圧を印加する。CF4とCl2を混合した場
合にはW膜及びTa膜とも同程度の速度でエッチングす
ることが可能である。The gate electrode is formed by a two-stage etching process. As shown in FIG. 7A, a mask 314 made of a resist is formed, and a first etching process is performed. Although the etching method is not limited, preferably, the ICP (Induct
Using an inductively coupled plasma (ETC) etching apparatus, using CF 4 and Cl 2 as etching gases, and applying 0.5 W to 2 Pa, preferably 1 Pa, to a coil-type electrode at 500 W RF (13.56 MHz). Power is supplied to generate plasma. 10 on substrate side (sample stage)
Apply 0 W RF (13.56 MHz) power and apply a substantially negative self-bias voltage. When CF 4 and Cl 2 are mixed, the W film and the Ta film can be etched at the same speed.
【0054】第1のエッチング処理では、第1の導電膜
及び第2の導電膜の端部がテーパー形状となるように加
工する。テーパー部の角度は15〜45度とする。しか
し、ゲート絶縁膜上に残渣を残すことなくエッチングす
るためには、10〜20%程度の割合でエッチング時間
を増加させるオーバーエッチング処理をすると良い。W
膜に対する酸化窒化シリコン膜の選択比は2〜4(代表
的には3)であるので、オーバーエッチング処理によ
り、酸化窒化シリコン膜が露出した面は20〜50nm程
度エッチングされる。こうして、第1のエッチング処理
により第1の導電膜と第2の導電膜から成る第1の形状
の導電層315〜318(第1の導電層315a〜31
8aと第2の導電層315b〜318b)を形成する。In the first etching treatment, the first conductive film and the second conductive film are processed so that the end portions are tapered. The angle of the tapered portion is 15 to 45 degrees. However, in order to perform etching without leaving any residue on the gate insulating film, an over-etching process in which the etching time is increased by about 10 to 20% is preferably performed. W
Since the selectivity of the silicon oxynitride film to the film is 2 to 4 (typically 3), the exposed surface of the silicon oxynitride film is etched by about 20 to 50 nm by the over-etching process. Thus, the first shape conductive layers 315 to 318 (the first conductive layers 315 a to 315) each including the first conductive film and the second conductive film are formed by the first etching process.
8a and the second conductive layers 315b to 318b) are formed.
【0055】次に図7(B)に示すように第2のエッチ
ング処理を行う。ICPエッチング装置を用い、エッチ
ングガスにCF4とCl2とO2を混合して、1Paの圧力
でコイル型の電極に500WのRF電力(13.56MHz)を供
給してプラズマを生成する。基板側(試料ステージ)に
は50WのRF(13.56MHz)電力を投入し、第1のエッ
チング処理に比べ低い自己バイアス電圧となるようにす
る。このような条件によりW膜を異方性エッチングし、
かつ、それより遅いエッチング速度でTa膜を異方性エ
ッチングして第2の形状の導電膜319〜322(第1
の導電層319a〜322aと第2の導電層319b〜
322b)を形成する。ゲート絶縁膜は図では詳細に示
さないが、第2の形状の導電層319〜322で覆われ
ない領域は20〜50nm程度エッチングされ薄くなる。Next, a second etching process is performed as shown in FIG. Using an ICP etching apparatus, CF 4 , Cl 2, and O 2 are mixed as an etching gas, and 500 W of RF power (13.56 MHz) is supplied to the coil-type electrode at a pressure of 1 Pa to generate plasma. An RF (13.56 MHz) power of 50 W is applied to the substrate side (sample stage) so that the self-bias voltage is lower than that in the first etching process. Under such conditions, the W film is anisotropically etched,
In addition, the Ta film is anisotropically etched at a lower etching rate, and the second shape conductive films 319 to 322 (first
Conductive layers 319a to 322a and second conductive layers 319b to
322b). Although the gate insulating film is not shown in detail in the figure, a region which is not covered with the second shape conductive layers 319 to 322 is etched to a thickness of about 20 to 50 nm and becomes thin.
【0056】そして、図7(C)で示すように、濃度の
異なる2種類の不純物領域を形成する。この不純物領域
はいずれもn型であり、リン(P)、砒素(As)など
のn型を付与する不純物元素をイオンドープ法やイオン
注入法で添加する。第1のドーピング処理は、第2の導
電層319b〜322bをマスクとして自己整合的に第
1の不純物領域323〜326を形成する。概念的には
高加速電圧低ドーズ量の条件を選択し、第1の不純物領
域323〜326には、添加されるn型を付与する不純
物元素の濃度は、1×1016〜1×1019atoms/cm3の
濃度となるようにする。例えば、イオンドープ法でフォ
スフィン(PH3)を用い、加速電圧を70〜120keV
とし、1×1013/cm2のドーズ量で行う。Then, as shown in FIG. 7C, two types of impurity regions having different concentrations are formed. These impurity regions are all n-type, and an impurity element imparting n-type such as phosphorus (P) or arsenic (As) is added by an ion doping method or an ion implantation method. In the first doping process, the first impurity regions 323 to 326 are formed in a self-aligned manner using the second conductive layers 319b to 322b as a mask. Conceptually, a condition of a high acceleration voltage and a low dose is selected, and the concentration of the n-type impurity element added to the first impurity regions 323 to 326 is 1 × 10 16 to 1 × 10 19. The concentration is set to atoms / cm 3 . For example, using phosphine (PH 3 ) by an ion doping method and increasing the acceleration voltage to 70 to 120 keV
And a dose of 1 × 10 13 / cm 2 .
【0057】次いで行う第2のドーピング処理は、低加
速高ドーズ量の条件を選択し、不純物領域327〜33
0の形成を行う。第2の不純物領域327〜330の不
純物濃度は1×1020〜1×1021atoms/cm3の範囲と
なるようにする。その為に、イオンドープ法における条
件の一例は、ドーズ量を1×1013〜5×1014atoms/
cm2とし、加速電圧を30〜70keVとして行う。こうし
て半導体層に形成される第1の不純物領域323〜32
6は第1の導電層319a〜322aと重なるように形
成され、第2の不純物領域327〜330は、第2の形
状の導電層319〜322の外側に形成される。In the second doping process to be performed next, the conditions of low acceleration and high dose are selected, and the impurity regions 327 to 33 are selected.
0 is formed. The impurity concentration of the second impurity regions 327 to 330 is set in a range of 1 × 10 20 to 1 × 10 21 atoms / cm 3 . For this purpose, an example of the condition in the ion doping method is that the dose is 1 × 10 13 to 5 × 10 14 atoms /
cm 2 and the acceleration voltage is 30 to 70 keV. The first impurity regions 323 to 32 thus formed in the semiconductor layer
6 is formed so as to overlap the first conductive layers 319a to 322a, and the second impurity regions 327 to 330 are formed outside the second shape conductive layers 319 to 322.
【0058】そして図7(D)に示すように、pチャネ
ル型TFTを形成する半導体層308、310にp型を
付与する不純物元素が添加された第3の不純物領域33
2〜335を形成する。このとき、nチャネル型TFT
を形成する島状半導体層309、311はレジストのマ
スク331で全面を被覆しておく。不純物領域332〜
335にはそれぞれ異なる濃度でリン(P)が添加され
ているが、ジボラン(B2H6)を用いたイオンドープ法
でp型を付与する不純物元素を添加して、ずれの領域に
おいてもp型を付与する不純物濃度が2×1020〜2×
1021atoms/cm 3となるように形成する。Then, as shown in FIG.
P-type semiconductor layers 308 and 310 forming
Third impurity region 33 to which an impurity element to be added is added
2 to 335 are formed. At this time, the n-channel TFT
The island-shaped semiconductor layers 309 and 311 forming the resist are formed of a resist mask.
The entire surface is covered with a mask 331. Impurity regions 332 to
Phosphorus (P) is added to 335 at different concentrations.
But diborane (BTwoH6) -Based ion doping method
To add an impurity element that imparts p-type
Even if the impurity concentration for imparting p-type is 2 × 1020~ 2x
10twenty oneatoms / cm ThreeIt is formed so that
【0059】以上までの工程でそれぞれの半導体層に不
純物領域が形成される。第2の導電層319〜322が
ゲート電極として機能する。そして、図7(E)で示す
第1の層間絶縁膜336を形成する。第1の層間絶縁膜
336は酸化窒化シリコン膜で100〜200nmの厚さ
で形成する。その後、導電型の制御を目的としてそれぞ
れの半導体層に添加された不純物元素を活性化する処理
を行う。この工程はファーネスアニール炉を用いる熱ア
ニール法、レーザーアニール法、またはラピッドサーマ
ルアニール法(RTA法)を適用することができる。熱
アニール法では酸素濃度が1ppm以下、好ましくは0.
1ppm以下の窒素雰囲気中で400〜700℃、代表的
には500〜600℃で行う。Through the above steps, an impurity region is formed in each semiconductor layer. The second conductive layers 319 to 322 function as gate electrodes. Then, a first interlayer insulating film 336 shown in FIG. 7E is formed. The first interlayer insulating film 336 is a silicon oxynitride film having a thickness of 100 to 200 nm. After that, a process for activating the impurity element added to each semiconductor layer is performed for the purpose of controlling the conductivity type. In this step, a thermal annealing method using a furnace annealing furnace, a laser annealing method, or a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, the oxygen concentration is 1 ppm or less, preferably 0.1 ppm.
The heat treatment is performed at 400 to 700 ° C., typically 500 to 600 ° C. in a nitrogen atmosphere of 1 ppm or less.
【0060】レーザーアニール法では波長400nm以下
のエキシマレーザー光やYAGレーザー、YVO4レー
ザーの第2高調波(532nm)を用いる。活性化の条件
は実施者が適宣選択するものであるが、エキシマレーザ
ーを用いる場合はパルス発振周波数30Hzとし、レー
ザーエネルギー密度を100〜300mJ/cm2とする。ま
た、YAGレーザーを用いる場合にはその第2高調波を
用いパルス発振周波数1〜10kHzとし、レーザーエネ
ルギー密度を200〜400mJ/cm2とすると良い。そし
て幅100〜1000μm、例えば400μmで線状に集
光したレーザー光を基板全面に渡って照射し、この時の
線状レーザー光の重ね合わせ率(オーバーラップ率)を
80〜98%として行う。In the laser annealing method, an excimer laser beam having a wavelength of 400 nm or less, a second harmonic (532 nm) of a YAG laser or a YVO 4 laser is used. Activation conditions are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 30 Hz, and the laser energy density is 100 to 300 mJ / cm 2 . When a YAG laser is used, the second harmonic is used to set the pulse oscillation frequency to 1 to 10 kHz and the laser energy density to 200 to 400 mJ / cm 2 . Then, a laser beam condensed linearly with a width of 100 to 1000 μm, for example 400 μm, is irradiated over the entire surface of the substrate, and the superposition rate (overlap rate) of the linear laser light at this time is set to 80 to 98%.
【0061】さらに、3〜100%の水素を含む雰囲気
中で、300〜450℃で1〜12時間の熱処理を行
い、半導体層を水素化する工程を行う。この工程は熱的
に励起された水素により半導体層のダングリングボンド
を終端する工程である。水素化の他の手段として、プラ
ズマ水素化(プラズマにより励起された水素を用いる)
を行っても良い。Further, a heat treatment is performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% of hydrogen to hydrogenate the semiconductor layer. In this step, dangling bonds in the semiconductor layer are terminated by thermally excited hydrogen. Plasma hydrogenation (using hydrogen excited by plasma) as another means of hydrogenation
May be performed.
【0062】第2の層間絶縁膜337は、酸化シリコン
や酸化窒化シリコンなどの無機絶縁物材料、または有機
絶縁物材料を用い1.0〜2.0μmの平均膜厚で形成
する。有機絶縁物材料としては、ポリイミド、アクリ
ル、ポリアミド、ポリイミドアミド、BCB(ベンゾシ
クロブテン)等を使用することができる。例えば、基板
に塗布後、熱重合するタイプのポリイミドを用いる場合
には、クリーンオーブンで300℃で焼成して形成す
る。また、アクリルを用いる場合には、2液性のものを
用い、主材と硬化剤を混合した後、スピナーを用いて基
板全面に塗布した後、ホットプレートで80℃で60秒
の予備加熱を行い、さらにクリーンオーブンにて250
℃で60分焼成して形成することができる。The second interlayer insulating film 337 is formed using an inorganic insulating material such as silicon oxide or silicon oxynitride, or an organic insulating material to have an average thickness of 1.0 to 2.0 μm. As the organic insulator material, polyimide, acrylic, polyamide, polyimide amide, BCB (benzocyclobutene), or the like can be used. For example, in the case of using a polyimide that is thermally polymerized after being applied to a substrate, it is formed by firing at 300 ° C. in a clean oven. In the case of using acrylic, a two-component type is used. After mixing the main material and the curing agent, the whole surface is applied using a spinner, and then preheating at 80 ° C. for 60 seconds on a hot plate. And then 250 in a clean oven
It can be formed by firing at 60 ° C. for 60 minutes.
【0063】そして、半導体層に形成した第2の不純物
領域または第3の不純物領域とコンタクトをする配線3
38〜345を形成する。この配線は50〜200nmの
Ti膜768a、100〜300nmのAl膜768b、
50〜200nmのスズ(Sn)膜またはTi膜で形成す
る。このような構成で形成された配線338〜345
は、最初に形成するTi膜が半導体層と接触をし、コン
タクト部分の耐熱性を高めている。Then, the wiring 3 for making contact with the second impurity region or the third impurity region formed in the semiconductor layer
38 to 345 are formed. This wiring is a 50-200 nm Ti film 768a, a 100-300 nm Al film 768b,
It is formed of a tin (Sn) film or a Ti film of 50 to 200 nm. Wirings 338 to 345 formed in such a configuration
In this method, the Ti film formed first contacts the semiconductor layer, and the heat resistance of the contact portion is increased.
【0064】以上の様にして、pチャネル型TFT34
6、348、nチャネル型TFT347、349を有す
る駆動回路が形成することができる。pチャネル型TF
T348とnチャネル型TFT349のゲート絶縁膜
は、pチャネル型TFT346とnチャネル型TFT3
47のゲート絶縁膜よりも厚く形成され、耐圧を高める
構造となっている。As described above, the p-channel TFT 34
6, 348, and a driver circuit including n-channel TFTs 347 and 349 can be formed. p-channel type TF
The gate insulating films of T348 and n-channel TFT 349 are made of p-channel TFT 346 and n-channel TFT3.
The gate insulating film is formed thicker than the gate insulating film 47 and has a structure for increasing the breakdown voltage.
【0065】pチャネル型TFT346にはチャネル形
成領域350、ゲート電極である第2の導電層319と
重なる第3の不純物領域351、ゲート電極の外側に形
成される第3の不純物領域352を有している。また、
pチャネル型TFT348にはチャネル形成領域35
6、ゲート電極である第2の導電層321と重なる第3
の不純物領域357、ゲート電極の外側に形成される第
3の不純物領域358を有している。pチャネル型TF
Tはシングルドレインの構造であり、第3の不純物領域
は、ソースまたはドレインとして機能するものである。The p-channel TFT 346 has a channel formation region 350, a third impurity region 351 overlapping the second conductive layer 319 which is a gate electrode, and a third impurity region 352 formed outside the gate electrode. ing. Also,
The channel formation region 35 is formed in the p-channel TFT 348.
6. Third overlapping with the second conductive layer 321 which is a gate electrode
Impurity region 357 and a third impurity region 358 formed outside the gate electrode. p-channel type TF
T has a single drain structure, and the third impurity region functions as a source or a drain.
【0066】nチャネル型TFT347はチャネル形成
領域353、ゲート電極である第2の導電層320と重
なる第1の不純物領域354、ゲート電極の外側に形成
される第2の不純物領域355が形成されている。ま
た、nチャネル型TFT349はチャネル形成領域35
9、ゲート電極である第2の導電層322と重なる第1
の不純物領域360、ゲート電極の外側に形成される第
2の不純物領域361が形成されている。第1の不純物
領域354、360はLDD(Lightly Doped Drain)
領域であり、第2の不純物領域355、361はソース
領域またはドレイン領域として機能する領域である。特
に、第1の不純物領域はゲート電極とオーバーラップし
て形成されるGOLD(Gate Overlapped Drain)構造
であるため、ホットキャリア効果によるTFTの劣化を
防止することができ、10V以上の高い電圧を印加して
も、きわめて安定した動作を得ることができる。The n-channel TFT 347 includes a channel formation region 353, a first impurity region 354 overlapping with the second conductive layer 320 as a gate electrode, and a second impurity region 355 formed outside the gate electrode. I have. Further, the n-channel TFT 349 is formed in the channel formation region 35.
9, the first layer overlapping the second conductive layer 322 which is a gate electrode;
, And a second impurity region 361 formed outside the gate electrode. The first impurity regions 354 and 360 are LDD (Lightly Doped Drain)
The second impurity regions 355 and 361 are regions that function as a source region or a drain region. In particular, since the first impurity region has a GOLD (Gate Overlapped Drain) structure formed to overlap the gate electrode, deterioration of the TFT due to the hot carrier effect can be prevented, and a high voltage of 10 V or more can be applied. However, extremely stable operation can be obtained.
【0067】いずれにしても、これらのTFTはチャネ
ル長1〜5μm、好ましくは1.5〜2.5μmで形成す
れば良い。従って、適用すべきデザインルールもライン
・アンド・スペース(線幅と隣接する線との間隔)で
0.3〜1μm、コンタクトホールで0.5〜1.5μm
程度を採用すれば良い。In any case, these TFTs may be formed with a channel length of 1 to 5 μm, preferably 1.5 to 2.5 μm. Therefore, the design rule to be applied is also 0.3 to 1 μm in line and space (line width and interval between adjacent lines) and 0.5 to 1.5 μm in contact hole.
The degree may be adopted.
【0068】本実施形態で作製されるTFTは走査線側
のスティックドライバを形成するのに適している。特
に、30V系の高電圧が印加されるバッファ回路などに
は、図7(E)で示すpチャネル型TFT348、nチ
ャネル型TFT349を適用して形成する。また、シフ
トレジスタ回路などにはpチャネル型TFT346、n
チャネル型TFT347を適用して形成すると良い。こ
こでは、nチャネル型TFTとpチャネル型TFTを形
成する工程を示したが、同工程により容量素子や抵抗素
子を形成することは容易に想定できるものであり省略さ
れている。また、回路形成に必要なTFTのサイズ(チ
ャネル長/チャネル幅)やそのレイアウトは実施者が適
宣考慮すれば良いものである。The TFT manufactured in this embodiment is suitable for forming a stick driver on the scanning line side. In particular, a p-channel TFT 348 and an n-channel TFT 349 shown in FIG. 7E are formed in a buffer circuit or the like to which a high voltage of 30 V is applied. Further, a p-channel TFT 346, n
The channel type TFT 347 is preferably formed. Here, the steps of forming the n-channel TFT and the p-channel TFT are shown. However, the formation of the capacitor and the resistor by the same steps can be easily assumed and is omitted. Further, the size (channel length / channel width) of the TFT required for circuit formation and its layout may be appropriately considered by the practitioner.
【0069】[実施形態3]データ線側に設けるスティッ
クドライバのTFTに要求される耐圧は12V程度であ
るが、動作周波数は3Vにて50MHz以上(例えば65M
Hz)が要求される。本実施形態ではそのために適したT
FTの作製方法を説明する。[Embodiment 3] The withstand voltage required for the TFT of the stick driver provided on the data line side is about 12 V, but the operating frequency is 50 MHz or more at 3 V (for example, 65 MHz).
Hz) is required. In the present embodiment, T
A method for manufacturing the FT will be described.
【0070】TFTのチャネル形成領域を形成する結晶
質半導体膜には、高い電界効果移動度と低いサブスレッ
ショルド係数(S値)実現可能な品質が要求される。即
ち、捕獲中心や再結合中心となる欠陥準位や、粒界ポテ
ンシャルが低いとった性質を有する結晶質半導体膜が求
められる。図8はそのような結晶質半導体膜を作製する
方法の一例を示す。The crystalline semiconductor film forming the TFT channel formation region is required to have a high field effect mobility and a quality capable of realizing a low subthreshold coefficient (S value). That is, a crystalline semiconductor film having a property that a defect level serving as a trapping center or a recombination center or a property of low grain boundary potential is required. FIG. 8 shows an example of a method for manufacturing such a crystalline semiconductor film.
【0071】図8(A)において基板401として適用
し得るものは、600℃(好適には950℃)の熱処理
に耐え、絶縁表面を有する基板であれば良い。品質、表
面仕上げの精度から言えば石英基板が適している。その
ような基板401に密接して形成する非晶質構造を有す
る半導体膜402は、プラズマCVD法や減圧CVD法
で25〜100nmの厚さで形成する。非晶質構造を有す
る半導体膜の代表例としては非晶質シリコン(a−S
i)膜、非晶質シリコン・ゲルマニウム(a−SiG
e)膜、非晶質炭化シリコン(a−SiC)膜、非晶質
シリコン・スズ(a−SiSn)膜などがあり、そのい
ずれでも適用できる。そして、非晶質半導体膜の結晶化
温度を低温化することのできる触媒元素を含有する層を
形成する。図8(A)では非晶質構造を有する半導体膜
402上に形成しているが、基板側に形成されていても
構わない。ここで適用可能な触媒元素は実施形態2と同
じであり、同様な方法で形成する。In FIG. 8A, a substrate that can be used as the substrate 401 may be a substrate that can withstand heat treatment at 600 ° C. (preferably 950 ° C.) and has an insulating surface. Quartz substrates are suitable for quality and surface finishing accuracy. The semiconductor film 402 having an amorphous structure which is formed in close contact with the substrate 401 is formed with a thickness of 25 to 100 nm by a plasma CVD method or a low pressure CVD method. A typical example of a semiconductor film having an amorphous structure is amorphous silicon (a-S
i) Film, amorphous silicon germanium (a-SiG
e) a film, an amorphous silicon carbide (a-SiC) film, an amorphous silicon tin (a-SiSn) film, and the like, and any of them can be applied. Then, a layer containing a catalytic element capable of lowering the crystallization temperature of the amorphous semiconductor film is formed. In FIG. 8A, the transistor is formed over the semiconductor film 402 having an amorphous structure, but may be formed on the substrate side. The catalyst element applicable here is the same as that of Embodiment 2, and is formed by a similar method.
【0072】そして、窒素またはアルゴンなどの雰囲気
中にて500〜600℃で1〜12時間の熱処理を行
い、非晶質構造を有する半導体膜の結晶化を行う。この
温度の結晶化に先立っては、400〜500℃で1時間
程度の熱処理を行い、膜中の含有水素を放出させておく
ことも必要である。代表的な条件として、450℃で1
時間の脱水素処理をした後、続いて570℃で8時間の
熱処理を行う。このような熱結晶化法により、非晶質シ
リコン膜からは結晶構造を有する結晶質半導体膜404
が形成される(図8(B))。Then, a heat treatment is performed at 500 to 600 ° C. for 1 to 12 hours in an atmosphere such as nitrogen or argon to crystallize a semiconductor film having an amorphous structure. Prior to crystallization at this temperature, it is necessary to perform a heat treatment at 400 to 500 ° C. for about one hour to release hydrogen contained in the film. Typical conditions are 1 at 450 ° C.
After performing the dehydrogenation treatment for an hour, a heat treatment is subsequently performed at 570 ° C. for 8 hours. By such a thermal crystallization method, a crystalline semiconductor film 404 having a crystalline structure is formed from an amorphous silicon film.
Is formed (FIG. 8B).
【0073】しかし、結晶質半導体膜404に残存する
触媒元素の濃度はおよそ5×1016〜2×1018atoms/
cm2である。触媒元素は半導体膜の結晶化には有効であ
るが、その後TFTを形成するための機能材料として使
用する目的においては不要な存在となる。結晶質半導体
膜中に残存する触媒元素は不純物として欠陥準位などを
形成し、或いは捕獲中心や再結合中心を形成し、半導体
接合の不良をもたらす。図8(B)は触媒元素を除去す
るためのゲッタリング処理を説明するものであり、結晶
質半導体膜中の触媒元素の濃度を1×1017atms/cm3以
下、好ましくは1×1016atms/cm3にまで低減すること
を目的としている。However, the concentration of the catalytic element remaining in the crystalline semiconductor film 404 is about 5 × 10 16 to 2 × 10 18 atoms /
It is cm 2. The catalyst element is effective for crystallization of the semiconductor film, but is unnecessary for the purpose of using it as a functional material for forming a TFT thereafter. The catalyst element remaining in the crystalline semiconductor film forms a defect level or the like as an impurity, or forms a trapping center or a recombination center, resulting in poor semiconductor junction. FIG. 8B illustrates a gettering process for removing a catalyst element, in which the concentration of the catalyst element in the crystalline semiconductor film is 1 × 10 17 atms / cm 3 or less, preferably 1 × 10 16 atms / cm 3. The aim is to reduce it to atms / cm 3 .
【0074】まず、結晶質半導体膜404の表面に酸化
シリコン膜などでマスク用絶縁膜405を150nmの厚
さに形成する。そして、能動層を形成する領域の外側に
開口部406を設け、結晶質半導体膜の表面が露出した
領域を形成する。そして、イオンドープ法やイオン注入
法でリン(P)を添加して、結晶質半導体膜に選択的に
リン(P)添加領域407を形成する。この状態で、窒
素雰囲気中で550〜800℃、5〜24時間、例えば
600℃、12時間の熱処理を行うと、リン(P)添加
領域407がゲッタリングサイトとして働き、結晶質半
導体膜404に残存していた触媒元素をリン(P)添加
領域407に偏析させることができる。First, a mask insulating film 405 is formed on the surface of the crystalline semiconductor film 404 by a silicon oxide film or the like to a thickness of 150 nm. Then, an opening 406 is provided outside the region where the active layer is formed, and a region where the surface of the crystalline semiconductor film is exposed is formed. Then, phosphorus (P) is added by an ion doping method or an ion implantation method to selectively form a phosphorus (P) added region 407 in the crystalline semiconductor film. In this state, when heat treatment is performed in a nitrogen atmosphere at 550 to 800 ° C. for 5 to 24 hours, for example, at 600 ° C. for 12 hours, the phosphorus (P) added region 407 functions as a gettering site, and the crystalline semiconductor film 404 The remaining catalyst element can be segregated in the phosphorus (P) added region 407.
【0075】その後、マスク用絶縁膜405と、リン
(P)添加領域407とをエッチングして除去すること
により、触媒元素の濃度が1×1017atms/cm3以下にま
で低減された結晶質半導体膜408を得ることができる
(図8(C))。Thereafter, the mask insulating film 405 and the phosphorus (P) added region 407 are removed by etching, so that the concentration of the catalyst element is reduced to 1 × 10 17 atms / cm 3 or less. A semiconductor film 408 can be obtained (FIG. 8C).
【0076】また、図9は結晶質半導体膜を形成する方
法の他の一例を示す。図9(A)において基板410、
非晶質構造を有する半導体膜411は図8(A)の説明
と同様なものを用いる。非晶質構造を有する半導体膜4
11上にはマスク用絶縁膜412を形成し、選択的に開
口部414を形成する。その後、重量換算で1〜100
ppmの触媒元素を含む溶液を塗布して、触媒元素含有層
413を形成する。触媒元素含有層413は開口部41
4のみで非晶質構造を有する半導体膜411と接触する
構造が形成される。FIG. 9 shows another example of a method for forming a crystalline semiconductor film. In FIG. 9A, a substrate 410,
As the semiconductor film 411 having an amorphous structure, a film similar to that described with reference to FIG. Semiconductor film 4 having an amorphous structure
An insulating film 412 for a mask is formed on 11, and an opening 414 is selectively formed. Then, 1 to 100 in weight conversion
A solution containing ppm of a catalyst element is applied to form a catalyst element-containing layer 413. The catalyst element-containing layer 413 has an opening 41.
Only 4 forms a structure in contact with the semiconductor film 411 having an amorphous structure.
【0077】次に、500〜650℃で1〜24時間、
例えば600℃、12時間の熱処理を行い、結晶質半導
体膜を形成する。この結晶化の過程では、触媒元素が接
した半導体膜415から結晶化が進行し、基板410の
表面と平行な方向(横方向)へ結晶化が進行する。こう
して形成された結晶質半導体膜は棒状または針状の結晶
が集合して成り、その各々の結晶は巨視的に見ればある
特定の方向性をもって成長しているため、結晶性が揃っ
ているという利点がある。Next, at 500 to 650 ° C. for 1 to 24 hours,
For example, heat treatment is performed at 600 ° C. for 12 hours to form a crystalline semiconductor film. In this crystallization process, crystallization proceeds from the semiconductor film 415 in contact with the catalyst element, and proceeds in a direction (lateral direction) parallel to the surface of the substrate 410. The crystalline semiconductor film thus formed is composed of a collection of rod-like or needle-like crystals, and since each crystal grows in a specific direction when viewed macroscopically, it has uniform crystallinity. There are advantages.
【0078】結晶質半導体膜が形成された後、図8
(B)と同様に触媒元素を結晶質半導体膜から除去する
ゲッタリング処理を行う。先に形成された開口部414
からリン(P)を添加して、結晶質半導体膜にリン
(P)添加領域416を形成する。この状態で、窒素雰
囲気中で550〜800℃、5〜24時間、例えば60
0℃、12時間の熱処理を行い、結晶質半導体膜に残存
する触媒元素をリン(P)添加領域416に偏析させる
(図9(C))。After the formation of the crystalline semiconductor film, FIG.
A gettering process for removing the catalyst element from the crystalline semiconductor film is performed as in (B). Opening 414 previously formed
Then, phosphorus (P) is added to form a phosphorus (P) added region 416 in the crystalline semiconductor film. In this state, in a nitrogen atmosphere at 550 to 800 ° C. for 5 to 24 hours, for example, 60
Heat treatment is performed at 0 ° C. for 12 hours to segregate the catalytic element remaining in the crystalline semiconductor film into the phosphorus (P) added region 416 (FIG. 9C).
【0079】その後、マスク用絶縁膜412と、リン
(P)添加領域416とをエッチングして除去すること
により、触媒元素の濃度が1×1017atms/cm3以下にま
で低減された結晶質半導体膜417を得ることができる
(図9(D))。Thereafter, the mask insulating film 412 and the phosphorus (P) added region 416 are removed by etching, so that the concentration of the catalyst element is reduced to 1 × 10 17 atms / cm 3 or less. A semiconductor film 417 can be obtained (FIG. 9D).
【0080】図8(C)で示す結晶質半導体膜408及
び図9(D)で示す結晶質半導体膜417は、いずれも
TFTの能動層を形成する用途において適したものであ
る。図10(A)ではこのような結晶質半導体膜から島
状に分離形成した半導体膜420〜423を形成する。
図10(A)では便宜上4つの半導体層を示している。
以降の説明は、半導体層420、421にはシフトレジ
スタ回路など低電圧で駆動する回路のTFTを、半導体
層422、423にはラッチ回路など高周波数で駆動す
るTFTをそれぞれ作製することを前提として説明す
る。後者は高速駆動を可能とするために、ゲート絶縁膜
の厚さが薄く形成する。そのために2段階の成膜プロセ
スを行う。The crystalline semiconductor film 408 shown in FIG. 8C and the crystalline semiconductor film 417 shown in FIG. 9D are both suitable for use in forming an active layer of a TFT. In FIG. 10A, semiconductor films 420 to 423 separated and formed in an island shape from such a crystalline semiconductor film are formed.
FIG. 10A illustrates four semiconductor layers for convenience.
The following description is based on the premise that TFTs for circuits driven at low voltage such as shift register circuits are formed in the semiconductor layers 420 and 421, and TFTs driven at high frequency such as latch circuits are formed in the semiconductor layers 422 and 423. explain. In the latter case, the gate insulating film is formed to be thin to enable high-speed driving. For this purpose, a two-stage film forming process is performed.
【0081】半導体層上に形成するゲート絶縁膜は、回
路の駆動電圧を考慮して、同一基板上に形成するTFT
であってもその膜厚を異ならせて形成する。そのために
2段階の成膜プロセスを必要とする。最初に20〜50
nm、例えば40nmの厚さで酸化シリコン膜または酸化窒
化シリコン膜などの絶縁膜を形成する。このような絶縁
膜はプラズマCVD法や熱CVD法で形成する。熱CV
D法における作製条件の一例は、SiH4とN2Oを用
い、800℃、40Paであり、ガスの混合比を適当なも
のとすることにより緻密な膜を形成することができる。
その後、半導体層422、423上に形成された絶縁膜
をフッ酸などでエッチングして除去して第1の絶縁膜4
24を形成する。さらに、表面を清浄に洗浄し、800
〜1000℃(好ましくは950℃)でハロゲン(代表
的には塩素)を含む雰囲気中で酸化膜の形成を行う。酸
化膜は半導体層422、423において30〜50nm
(例えば40nm)の厚さとなるように形成する。その結
果、半導体層420、421では80nmの厚さの絶縁膜
が形成される。ハロゲン雰囲気での酸化膜形成により、
微量の金属不純物などが除去され、半導体膜との界面準
位密度が低減された良好な絶縁膜を形成することができ
る。こうして、半導体層420、421と半導体層42
2、423との間で厚さの異なる第2の絶縁膜425が
形成され、この絶縁膜をゲート絶縁膜として利用する
(図10(B))。The gate insulating film formed on the semiconductor layer is formed of a TFT formed on the same substrate in consideration of the driving voltage of the circuit.
Even in this case, they are formed with different thicknesses. Therefore, a two-stage film forming process is required. First 20-50
An insulating film such as a silicon oxide film or a silicon oxynitride film is formed with a thickness of, for example, 40 nm. Such an insulating film is formed by a plasma CVD method or a thermal CVD method. Thermal CV
An example of manufacturing conditions in Method D is 800 ° C. and 40 Pa using SiH 4 and N 2 O, and a dense film can be formed by setting an appropriate gas mixture ratio.
Thereafter, the insulating film formed over the semiconductor layers 422 and 423 is removed by etching with hydrofluoric acid or the like to remove the first insulating film 4.
24 are formed. Further, the surface is cleaned cleanly and 800
An oxide film is formed in an atmosphere containing halogen (typically, chlorine) at a temperature of up to 1000 ° C. (preferably 950 ° C.). The oxide film has a thickness of 30 to 50 nm in the semiconductor layers 422 and 423.
(For example, 40 nm). As a result, an insulating film having a thickness of 80 nm is formed on the semiconductor layers 420 and 421. By forming an oxide film in a halogen atmosphere,
A small amount of metal impurities and the like are removed, and a favorable insulating film with a reduced interface state density with a semiconductor film can be formed. Thus, the semiconductor layers 420 and 421 and the semiconductor layer 42
A second insulating film 425 having a different thickness between the second insulating film and the second insulating film 423 is formed, and this insulating film is used as a gate insulating film (FIG. 10B).
【0082】さらに、図10(B)では第2の絶縁膜4
25上にゲート電極を形成するための第1の導電膜42
6と第2の導電膜427とを形成する。これらの導電膜
は実施形態1と同様にして作製するものであり、第1の
導電膜426をTaN膜で50〜100nmの厚さに形成
し、第2の導電膜427をW膜で100〜300nmの厚
さに形成する。Further, in FIG. 10B, the second insulating film 4 is formed.
25, a first conductive film 42 for forming a gate electrode
6 and a second conductive film 427 are formed. These conductive films are manufactured in the same manner as in Embodiment 1. The first conductive film 426 is formed of a TaN film to a thickness of 50 to 100 nm, and the second conductive film 427 is formed of a W film to a thickness of 100 to 100 nm. It is formed to a thickness of 300 nm.
【0083】以降の行程は実施形態2ど同様にして行
い、nチャネル型TFTとpチャネル型TFTを形成す
る。ゲート電極の形成は2段階のエッチング処理により
行う。図10(C)はレジストマスク428を形成し、
テーパーエッチング処理を行う第1のエッチング処理に
より第1の形状の導電層429〜432(第1の導電層
429a〜432aと第2の導電層429b〜432
b)が形成された状態を示している。また、図10
(D)は異方性エッチングによる第2のエッチング処理
により第2の形状の導電層433〜436(第1の導電
層433a〜436aと第2の導電層433b〜436
b)が形成された状態を示している。The subsequent steps are performed in the same manner as in the second embodiment to form an n-channel TFT and a p-channel TFT. The gate electrode is formed by a two-stage etching process. FIG. 10C shows a case where a resist mask 428 is formed.
The first shape conductive layers 429 to 432 (the first conductive layers 429a to 432a and the second conductive layers 429b to 432) are formed by a first etching process in which a taper etching process is performed.
b) shows a state in which it is formed. FIG.
(D) shows second shape conductive layers 433 to 436 (first conductive layers 433 a to 436 a and second conductive layers 433 b to 436) formed by a second etching process using anisotropic etching.
b) shows a state in which it is formed.
【0084】nチャネル型TFTおよびpチャネル型T
FTの不純物領域の形成は、第2の形状の導電層を利用
して自己整合的に形成する。nチャネル型TFTには濃
度の異なる2種類の不純物領域を形成する。図10
(E)は第1のドーピング処理(高加速電圧低ドーズ量
の条件)で形成される第1の不純物領域437〜440
と、第2のドーピング処理(低加速電圧高ドーズ量)の
条件で形成される第2の不純物領域441〜44とを示
している。pチャネル型TFTの不純物領域は、図10
(F)で示す様に、レジストのマスク445をnチャネ
ル型TFTが形成される領域を保護するように形成し、
第3のドーピング処理によりp型を付与する不純物元素
が添加された領域446〜449を形成する。An n-channel TFT and a p-channel TFT
The FT impurity region is formed in a self-aligned manner using the second shape conductive layer. Two types of impurity regions having different concentrations are formed in the n-channel TFT. FIG.
(E) shows first impurity regions 437 to 440 formed by a first doping process (a condition of a high acceleration voltage and a low dose).
And second impurity regions 441 to 44 formed under the conditions of the second doping process (low acceleration voltage and high dose). The impurity region of the p-channel TFT is shown in FIG.
As shown in (F), a resist mask 445 is formed so as to protect the region where the n-channel TFT is formed,
Regions 446 to 449 to which an impurity element imparting p-type is added by the third doping treatment are formed.
【0085】これらの不純物領域を形成した後、第1の
層間絶縁膜450を形成し、400〜700℃の熱処理
を施して不純物元素の活性化を行う。さらに、3〜10
0%の水素を含む雰囲気中にて300〜450℃で1〜
12時間の熱処理を行い、半導体層を水素化して欠陥準
位密度を低減する処理を行う。第2の層間絶縁膜451
は、酸化シリコンや酸化窒化シリコンなどの無機絶縁物
材料、または有機絶縁物材料を用い1.0〜2.0μm
の平均膜厚で形成する。配線452〜459はAl、T
iなどで形成する。After forming these impurity regions, a first interlayer insulating film 450 is formed, and a heat treatment at 400 to 700 ° C. is performed to activate the impurity elements. 3-10
At 300-450 ° C. in an atmosphere containing 0% hydrogen
Heat treatment is performed for 12 hours to hydrogenate the semiconductor layer and reduce the density of defect states. Second interlayer insulating film 451
Is made of an inorganic insulating material such as silicon oxide or silicon oxynitride, or an organic insulating material, and is 1.0 to 2.0 μm
With an average film thickness of Wirings 452 to 459 are Al, T
i.
【0086】以上の様にして、pチャネル型TFT46
0、462、nチャネル型TFT461、463を有す
る駆動回路が形成することができる。pチャネル型TF
T462とnチャネル型TFT463のゲート絶縁膜
は、pチャネル型TFT460とnチャネル型TFT4
61のゲート絶縁膜よりも薄く形成され、低電圧で高速
に駆動する構造となっている。前者のTFTは3〜5V
の低電圧で駆動するラッチ回路などを形成し、後者のT
FTは5〜12Vで駆動するシフトレジスタ回路などを
形成するのに適している。As described above, the p-channel TFT 46
0, 462, and a driver circuit including n-channel TFTs 461, 463 can be formed. p-channel type TF
The gate insulating films of T462 and n-channel TFT 463 are formed of p-channel TFT 460 and n-channel TFT4.
The gate insulating film 61 is formed to be thinner than the gate insulating film 61, and has a structure that can be driven at low voltage and at high speed. The former TFT is 3-5V
Forming a latch circuit driven by a low voltage of
The FT is suitable for forming a shift register circuit driven at 5 to 12 V or the like.
【0087】これらのTFTのチャネル長は低電圧部で
0.3〜1μm(好ましくは0.6μm)、中電圧部で
0.6〜1.5μm(好ましくは0.9μm)で形成す
る。従って、適用すべきデザインルールもライン・アン
ド・スペース(線幅と隣接する線との間隔)で0.3〜
1.5μm、コンタクトホールで0.9μm程度の精度が
要求される。The TFT has a channel length of 0.3 to 1 μm (preferably 0.6 μm) in a low voltage part and 0.6 to 1.5 μm (preferably 0.9 μm) in a medium voltage part. Therefore, the design rule to be applied is also 0.3 to 0.3 in line and space (line width and distance between adjacent lines).
Accuracy of about 1.5 μm and about 0.9 μm for contact holes is required.
【0088】本実施形態で作製されるTFTはデータ線
側のスティックドライバを形成するのに適している。特
に、3Vで数十MHzの周波数で駆動するラッチ回路など
は、図10(G)で示すpチャネル型TFT462とn
チャネル型TFT463を用いて形成する。また、シフ
トレジスタ回路などにはpチャネル型TFT460、n
チャネル型TFT461を適用して形成すると良い。こ
こでは、nチャネル型TFTとpチャネル型TFTを形
成する工程を示したが、同工程により容量素子や抵抗素
子を形成することは容易に想定できるものであり省略さ
れている。また、回路形成に必要なTFTのサイズ(チ
ャネル長/チャネル幅)やそのレイアウトは実施者が適
宣考慮すれば良いものである。The TFT manufactured in this embodiment is suitable for forming a stick driver on the data line side. In particular, a latch circuit driven at a frequency of several tens of MHz at 3 V includes a p-channel TFT 462 and an n-channel TFT 462 shown in FIG.
It is formed using a channel type TFT 463. Further, a p-channel TFT 460, n
The channel type TFT 461 is preferably formed. Here, the steps of forming the n-channel TFT and the p-channel TFT are shown. However, the formation of the capacitor and the resistor by the same steps can be easily assumed and is omitted. Further, the size (channel length / channel width) of the TFT required for circuit formation and its layout may be appropriately considered by the practitioner.
【0089】いずれにしても、本実施形態で作製される
TFTは、結晶性に優れる結晶質半導体でチャネル形成
領域を形成し、ゲート絶縁膜の形成工程において、ハロ
ゲンを含む酸化雰囲気中で熱処理を行うことにより良好
な界面が得られ、高速駆動に適したものとすることがで
きる。このようなTFTで形成される駆動回路は数十MH
zの動作周波数にも容易に対応することができる。In any case, in the TFT manufactured in this embodiment, a channel formation region is formed of a crystalline semiconductor having excellent crystallinity, and heat treatment is performed in a halogen-containing oxidizing atmosphere in a step of forming a gate insulating film. By doing so, a good interface can be obtained, which can be suitable for high-speed driving. A driving circuit formed of such a TFT has several tens of MHz.
It can easily cope with the operating frequency of z.
【0090】[実施形態4]データ線側に設けるスティッ
クドライバに適したTFTの作製方法について他の一例
を示す。TFTの能動層を形成するための結晶質半導体
膜を形成する工程は実施形態3と同じである。図12
(A)において、基板501として適用し得るものは、
600℃(好適には950℃)の熱処理に耐え、絶縁表
面を有する石英基板が望ましい。そのような基板501
に密接して形成する非晶質構造を有する半導体膜502
は、プラズマCVD法や減圧CVD法で40〜100n
m、一例として70nmの厚さで形成する。石英基板上に
良質な結晶質半導体膜を形成するには、スタート膜とし
て形成する非晶質半導体膜の膜厚をある程度厚くしてお
く必要がある。膜厚が30nm以下であると、下地の基板
との間で格子不整合などの影響で結晶化が十分成し遂げ
ることができない懸念がある。非晶質構造を有する半導
体膜は実施形態2または3で示す材料と同じであり、代
表的には非晶質シリコンを用いる。そして、非晶質半導
体膜の結晶化温度を低温化することのできる触媒元素を
含有する層503を形成する。[Embodiment 4] Another example of a method of manufacturing a TFT suitable for a stick driver provided on the data line side will be described. The step of forming a crystalline semiconductor film for forming an active layer of a TFT is the same as in the third embodiment. FIG.
In (A), what can be applied as the substrate 501 is:
A quartz substrate that withstands heat treatment at 600 ° C. (preferably 950 ° C.) and has an insulating surface is preferable. Such a substrate 501
Film 502 having an amorphous structure formed in close contact with silicon
Is 40 to 100 n by plasma CVD or low pressure CVD.
m, for example, with a thickness of 70 nm. In order to form a good crystalline semiconductor film on a quartz substrate, it is necessary to increase the thickness of the amorphous semiconductor film formed as a start film to some extent. If the film thickness is 30 nm or less, there is a concern that crystallization cannot be sufficiently achieved due to the influence of lattice mismatch with the underlying substrate. The semiconductor film having an amorphous structure is the same as the material described in Embodiment 2 or 3, and typically uses amorphous silicon. Then, a layer 503 containing a catalyst element which can lower the crystallization temperature of the amorphous semiconductor film is formed.
【0091】結晶化は450℃で1時間の熱処理で脱水
素処理を行い、続いて600℃で12時間の熱処理を行
う。図12(B)で示すように、こうして得られる結晶
質半導体膜504上にはマスク用絶縁膜505を形成
し、その開口部506からリン(P)を添加して、リン
(P)添加領域507を形成する。触媒元素を除去する
ためのゲッタリング処理は、窒素雰囲気中で550〜8
00℃、5〜24時間、例えば600℃で12時間の熱
処理を行い、結晶質半導体膜504に残存していた触媒
元素をリン(P)添加領域507に偏析させる。その
後、マスク用絶縁膜505と、リン(P)添加領域50
7とをエッチングして除去することにより、触媒元素の
濃度が1×1017atoms/cm3以下にまで低減された結晶
質半導体膜408を得る。結晶化により、非晶質半導体
膜は緻密化するのでその体積は1〜10%程度収縮し、
膜厚は僅かであるが減少する。For crystallization, a dehydrogenation treatment is performed by heat treatment at 450 ° C. for 1 hour, followed by heat treatment at 600 ° C. for 12 hours. As shown in FIG. 12B, a mask insulating film 505 is formed on the crystalline semiconductor film 504 thus obtained, and phosphorus (P) is added through an opening 506 thereof to form a phosphorus (P) added region. 507 is formed. The gettering treatment for removing the catalyst element is performed in a nitrogen atmosphere at 550 to 8
Heat treatment is performed at 00 ° C. for 5 to 24 hours, for example, at 600 ° C. for 12 hours, so that the catalytic element remaining in the crystalline semiconductor film 504 is segregated in the phosphorus (P) added region 507. Thereafter, the mask insulating film 505 and the phosphorus (P) added region 50 are formed.
7 is removed by etching to obtain a crystalline semiconductor film 408 in which the concentration of the catalytic element is reduced to 1 × 10 17 atoms / cm 3 or less. By crystallization, the volume of the amorphous semiconductor film shrinks by about 1 to 10% because the amorphous semiconductor film becomes denser,
The film thickness is slightly reduced.
【0092】図12(C)は、こうして形成された結晶
質半導体膜を熱処理により酸化する工程を示している。
熱酸化は800〜1000℃(好ましくは950℃)で
ハロゲン(代表的には塩素)を含む雰囲気中で酸化膜の
形成を行う。この処理により結晶質半導体膜508は酸
化膜509の形成で薄くなり、当初の厚さよりも減少す
る。例えば、酸化膜を60nmの厚さに形成することによ
り半導体膜はおよそ30nm減少し、40nmの結晶質半導
体膜を残すことができる(図12(C))。FIG. 12C shows a step of oxidizing the thus formed crystalline semiconductor film by heat treatment.
In the thermal oxidation, an oxide film is formed at 800 to 1000 ° C. (preferably 950 ° C.) in an atmosphere containing halogen (typically chlorine). By this treatment, the crystalline semiconductor film 508 is thinned by the formation of the oxide film 509, and is reduced from the original thickness. For example, by forming an oxide film to a thickness of 60 nm, the semiconductor film is reduced by about 30 nm, and a crystalline semiconductor film of 40 nm can be left (FIG. 12C).
【0093】こうして形成された結晶質半導体膜508
をエッチング処理してから島状に分離形成した半導体膜
511〜514を形成する。半導体膜上に形成するゲー
ト絶縁膜は、回路の駆動電圧を考慮して、同一基板上に
形成するTFTであってもその膜厚を異ならせて形成す
る。図12(D)と(E)はその工程を示し、最初に2
0〜50nm、例えば40nmの厚さで酸化シリコン膜また
は酸化窒化シリコン膜などの絶縁膜を形成する。これら
の絶縁膜はプラズマCVD法や熱CVD法で形成する。
熱CVD法における作製条件の一例は、SiH4とN2O
を用い、800℃、40Paであり、ガスの混合比を適当
なものとすることにより緻密な膜を形成することができ
る。その後、半導体層513、514上に形成された絶
縁膜はフッ酸などでエッチングして除去して第1の絶縁
膜515を形成する。さらに、表面を清浄に洗浄し、8
00〜1000℃(好ましくは950℃)でハロゲン
(代表的には塩素)を含む雰囲気中で酸化膜の形成を行
う。酸化膜は半導体層513、514において30〜5
0nm(例えば40nm)の厚さとなるように形成する。一
方、半導体層511、512では80nmの厚さの絶縁膜
が形成される。ハロゲン雰囲気での酸化膜形成により、
微量の金属不純物などが除去され、半導体膜との界面準
位密度が低減された良好な絶縁膜を形成することができ
る。こうして、半導体層511、512と半導体層51
3、514との間で厚さの異なる第2の絶縁膜425が
形成され、この絶縁膜をゲート絶縁膜として利用する。The crystalline semiconductor film 508 thus formed is
Are etched to form semiconductor films 511 to 514 which are separated and formed in an island shape. The gate insulating film formed over the semiconductor film is formed with a different thickness even for TFTs formed over the same substrate in consideration of a driving voltage of a circuit. FIGS. 12 (D) and (E) show the process.
An insulating film such as a silicon oxide film or a silicon oxynitride film is formed to a thickness of 0 to 50 nm, for example, 40 nm. These insulating films are formed by a plasma CVD method or a thermal CVD method.
An example of manufacturing conditions in the thermal CVD method is SiH 4 and N 2 O
The temperature is 800 ° C. and 40 Pa, and a dense film can be formed by adjusting the gas mixture ratio to an appropriate value. After that, the insulating film formed over the semiconductor layers 513 and 514 is removed by etching with hydrofluoric acid or the like, so that a first insulating film 515 is formed. Further, the surface is cleaned and 8
An oxide film is formed at a temperature of 00 to 1000 ° C. (preferably 950 ° C.) in an atmosphere containing halogen (typically chlorine). The oxide film is 30 to 5 in the semiconductor layers 513 and 514.
It is formed to have a thickness of 0 nm (for example, 40 nm). On the other hand, an insulating film having a thickness of 80 nm is formed on the semiconductor layers 511 and 512. By forming an oxide film in a halogen atmosphere,
A small amount of metal impurities and the like are removed, and a favorable insulating film with a reduced interface state density with a semiconductor film can be formed. Thus, the semiconductor layers 511 and 512 and the semiconductor layer 51
A second insulating film 425 having a different thickness from that of the third and 514 is formed, and this insulating film is used as a gate insulating film.
【0094】ゲート絶縁膜上に形成するゲート電極は、
ゲート絶縁膜が薄く形成されているので注意を要する。
勿論、スパッタ法や蒸着法で形成する金属導電膜材料を
用いることも可能であるが、より好ましくはゲート絶縁
膜に接する第1層目は減圧CVD法で作製するリン
(P)ドープされた多結晶シリコン膜であることが望ま
しい。リン(P)ドープ多結晶シリコン膜は、SiH4
とPH3と希釈ガスとしてHe、H2を用い450〜50
0℃に加熱して100〜200nm、好ましくは150nm
の厚さで形成する。さらにその上層にはゲート電極の抵
抗値を下げるために、シリサイド金属などを形成する。
タングステンシリサイド、チタンシリサイドなど適用し
得るシリサイド金属に限定はなく、スパッタ法などで1
00〜200nm、好ましくは150nmの厚さに形成す
る。The gate electrode formed on the gate insulating film is
Care must be taken because the gate insulating film is formed thin.
It is needless to say that a metal conductive film material formed by a sputtering method or a vapor deposition method can be used, but it is more preferable that the first layer in contact with the gate insulating film be a phosphorus (P) -doped multi-layer formed by a low pressure CVD method. Desirably, it is a crystalline silicon film. The phosphorus (P) -doped polycrystalline silicon film is made of SiH 4
, PH 3, and He and H 2 as the diluent gas.
Heat to 0 ° C. for 100-200 nm, preferably 150 nm
Formed with a thickness of Further, a silicide metal or the like is formed thereon to reduce the resistance value of the gate electrode.
There is no limitation on applicable silicide metals such as tungsten silicide and titanium silicide.
It is formed to a thickness of 00 to 200 nm, preferably 150 nm.
【0095】このように第1の導電層、第2の導電層と
して2層に分けて形成された状態から、図12(F)に
示すようにゲート電極517〜520(第1の導電層5
17a〜520aと第2の導電層517b〜520b)
を形成する。From the state where the first conductive layer and the second conductive layer are formed in two layers, as shown in FIG. 12F, gate electrodes 517 to 520 (the first conductive layer 5
17a to 520a and second conductive layers 517b to 520b)
To form
【0096】次に、nチャネル型TFTのLDD領域を
形成するための第1のドーピング処理を行う。ドーピン
グは、代表的な方法としてフォスフィン(PH3)を用
いたイオンドープ法で行い、ゲート電極をマスクとして
利用して自己整合的に第1の不純物領域521〜524
を形成する。この領域のリン(P)濃度は2×1016〜
5×1019atoms/cm3の範囲とする。Next, a first doping process for forming an LDD region of the n-channel TFT is performed. Doping is typically performed by ion doping using phosphine (PH 3 ), and the first impurity regions 521 to 524 are self-aligned using the gate electrode as a mask.
To form The phosphorus (P) concentration in this region is 2 × 10 16-
The range is 5 × 10 19 atoms / cm 3 .
【0097】次に、第2のドーピング処理を行い、n型
不純物が添加される第2の不純物領域の形成を行う。こ
の不純物領域はnチャネル型TFTのソース領域および
ドレイン領域を形成するものであり、ゲート電極の外側
の領域に形成するためにレジストマスク526を形成す
る。また、pチャネル型TFTを形成する半導体層にリ
ン(P)が添加されないようにレジストマスク525を
形成しておく。n型を付与する不純物元素にはリン
(P)を用い、その濃度が1×1020〜1×1021atom
s/cm3の濃度範囲となるようにフォスフィン(PH3)
を用いたイオンドープ法で行う。Next, a second doping process is performed to form a second impurity region to which an n-type impurity is added. This impurity region forms a source region and a drain region of the n-channel TFT, and forms a resist mask 526 to be formed in a region outside the gate electrode. Further, a resist mask 525 is formed so that phosphorus (P) is not added to a semiconductor layer forming the p-channel TFT. Phosphorus (P) is used as an impurity element imparting n-type, and its concentration is 1 × 10 20 to 1 × 10 21 atom.
Phosphine (PH 3 ) so as to have a concentration range of s / cm 3
This is performed by an ion doping method using
【0098】そして、pチャネル型TFTを形成する半
導体層にソース領域およびドレイン領域を形成する第3
の不純物領域530、531を形成する。ゲート電極6
12をマスクとしてジボラン(B2H6)を用いたイオン
ドープ法で行い、自己整合的に第3の不純物領域を形成
する。このときnチャネル型TFTを形成する半導体層
はレジストマスク529で全面を被覆しておく。この領
域のボロン(B)濃度は3×1020〜3×1021atoms
/cm3となるようにする。Then, a third region for forming a source region and a drain region in a semiconductor layer forming a p-channel type TFT is formed.
Of impurity regions 530 and 531 are formed. Gate electrode 6
The third impurity region is formed in a self-aligned manner by ion doping using diborane (B 2 H 6 ) using the mask 12 as a mask. At this time, the entire surface of the semiconductor layer forming the n-channel TFT is covered with a resist mask 529. The boron (B) concentration in this region is 3 × 10 20 to 3 × 10 21 atoms.
/ Cm 3 .
【0099】これらの不純物領域を形成した後、窒化シ
リコン膜、酸化シリコン膜、酸化窒化シリコン膜などか
ら成る第1の層間絶縁膜532を形成し、400〜95
0℃、好ましくは800〜900℃で10〜60分の熱
処理を施して不純物元素の活性化を行う。第2の層間絶
縁膜451は、酸化シリコンや酸化窒化シリコンなどの
無機絶縁物材料、または有機絶縁物材料を用い1.0〜
2.0μmの平均膜厚で形成する。配線538〜545
はAl、Tiなどで形成する。さらに、3〜100%の
水素を含む雰囲気中にて300〜450℃で1〜12時
間の熱処理を行い、半導体層を水素化して欠陥準位密度
を低減する処理を行う。After forming these impurity regions, a first interlayer insulating film 532 made of a silicon nitride film, a silicon oxide film, a silicon oxynitride film or the like is formed.
Heat treatment is performed at 0 ° C., preferably 800 to 900 ° C. for 10 to 60 minutes to activate the impurity element. The second interlayer insulating film 451 is formed using an inorganic insulating material such as silicon oxide or silicon oxynitride or an organic insulating material, and
It is formed with an average thickness of 2.0 μm. Wiring 538-545
Is formed of Al, Ti or the like. Further, heat treatment is performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen to hydrogenate the semiconductor layer and reduce the defect state density.
【0100】以上の様にして、pチャネル型TFT54
6、548、nチャネル型TFT547、549を有す
る駆動回路が形成することができる。pチャネル型TF
T548とnチャネル型TFT549のゲート絶縁膜
は、pチャネル型TFT546とnチャネル型TFT5
47のゲート絶縁膜よりも薄く形成され、低電圧で高速
に駆動する構造となっている。前者のTFTは3〜5V
の低電圧で駆動するラッチ回路などを形成し、後者のT
FTは5〜12Vで駆動するシフトレジスタ回路などを
形成するのに適している。As described above, the p-channel TFT 54
A driver circuit including 6, 548 and n-channel TFTs 547 and 549 can be formed. p-channel type TF
The gate insulating films of T548 and n-channel TFT 549 are formed of p-channel TFT 546 and n-channel TFT5.
The gate insulating film is formed thinner than the gate insulating film 47 and is driven at a low voltage and at a high speed. The former TFT is 3-5V
Forming a latch circuit driven by a low voltage of
The FT is suitable for forming a shift register circuit driven at 5 to 12 V or the like.
【0101】pチャネル型TFT546、548には、
チャネル形成領域550、555、第3の不純物領域か
ら成るソースまたはドレイン領域551、556が形成
されたシングルドレインの構造である。nチャネル型T
FT547、549には、チャネル形成領域552、5
57、第1の不純物領域で形成されるLDD領域55
3、558、第2の不純物領域から形成されるソースま
たはドレイン領域554、559が形成されている。n
チャネル型TFTに形成されるLDD領域は0.2〜1
μmの長さで形成され、0.1程度は活性化の熱処理に
よりゲート電極の内側に拡散して、ゲート電極とオーバ
ーラップする構造となっている。この構造により、ホッ
トキャリア効果による特性の劣化を防ぎ、また寄生容量
を最低限度に抑えて高速動作を可能とする。The p-channel TFTs 546 and 548 include:
This is a single drain structure in which channel formation regions 550 and 555 and source or drain regions 551 and 556 each including a third impurity region are formed. n-channel type T
The FTs 547 and 549 include channel formation regions 552 and
57, LDD region 55 formed of first impurity region
3, 558, and source or drain regions 554, 559 formed from the second impurity region. n
The LDD region formed in the channel type TFT is 0.2 to 1
It is formed to have a length of μm, and about 0.1 is diffused inside the gate electrode by heat treatment for activation and has a structure overlapping with the gate electrode. With this structure, deterioration of characteristics due to the hot carrier effect can be prevented, and high-speed operation can be performed while suppressing the parasitic capacitance to the minimum.
【0102】これらのTFTのチャネル長は低電圧部で
0.3〜1μm(好ましくは0.6μm)、中電圧部で
0.6〜1.5μm(好ましくは0.9μm)で形成す
る。従って、適用すべきデザインルールもライン・アン
ド・スペース(線幅と隣接する線との間隔)で0.3〜
1.5μm、コンタクトホールで0.9μm程度の精度が
要求される。The TFTs are formed to have a channel length of 0.3 to 1 μm (preferably 0.6 μm) in a low voltage part and 0.6 to 1.5 μm (preferably 0.9 μm) in a medium voltage part. Therefore, the design rule to be applied is also 0.3 to 0.3 in line and space (line width and distance between adjacent lines).
Accuracy of about 1.5 μm and about 0.9 μm for contact holes is required.
【0103】本実施形態で作製されるTFTはデータ線
側のスティックドライバを形成するのに適している。特
に、3Vで数十MHzの周波数で駆動するラッチ回路など
は、図10(E)で示すpチャネル型TFT462とn
チャネル型TFT463を用いて形成する。また、シフ
トレジスタ回路などにはpチャネル型TFT460、n
チャネル型TFT461を適用して形成すると良い。こ
こでは、nチャネル型TFTとpチャネル型TFTを形
成する工程を示したが、同工程により容量素子や抵抗素
子を形成することは容易に想定できるものであり省略さ
れている。また、回路形成に必要なTFTのサイズ(チ
ャネル長/チャネル幅)やそのレイアウトは実施者が適
宣考慮すれば良いものである。The TFT manufactured in this embodiment is suitable for forming a stick driver on the data line side. In particular, a latch circuit or the like driven at a frequency of several tens of MHz at 3 V includes a p-channel TFT 462 and an n-channel TFT 462 shown in FIG.
It is formed using a channel type TFT 463. Further, a p-channel TFT 460, n
The channel type TFT 461 is preferably formed. Here, the steps of forming the n-channel TFT and the p-channel TFT are shown. However, the formation of the capacitor and the resistor by the same steps can be easily assumed and is omitted. Further, the size (channel length / channel width) of the TFT required for circuit formation and its layout may be appropriately considered by the practitioner.
【0104】いずれにしても、本実施形態で作製される
TFTは、結晶性に優れる結晶質半導体をさらに薄膜化
してチャネル形成領域を形成することで高い電界効果移
動度を実現することを容易なものとし、さらにゲート絶
縁膜の形成工程において、ハロゲンを含む酸化雰囲気中
で熱処理を行うことにより良好な界面が得られ、高速駆
動に適したものである。このようなTFTで形成される
駆動回路は数十MHzの動作周波数にも容易に対応するこ
とができる。In any case, the TFT manufactured in this embodiment can easily realize high field-effect mobility by forming a channel formation region by further thinning a crystalline semiconductor having excellent crystallinity. In addition, in the step of forming the gate insulating film, a good interface can be obtained by performing heat treatment in an oxidizing atmosphere containing halogen, which is suitable for high-speed driving. A driving circuit formed of such a TFT can easily cope with an operating frequency of several tens of MHz.
【0105】[実施形態5]実施形態2〜4のいずれかの
方法により作製されるTFTで走査線側またはデータ線
側のスティックドライバの駆動回路を形成することがで
きる。このようなスティックドライバに設けられる入出
力端子は図14で示すようにソースまたはドレイン配線
と同じ層上に形成される。図14では入出力端子60
0、601がスティック基板の端部に形成される様子を
示している。画素領域が形成される第1の基板にフェー
スダウンのCOG法で実装するには表面パッシベーショ
ンが必要であるので、絶縁層602により表面をパッシ
ベーションする。このような入出力端子部の形態は実施
形態2〜4で作製したスティック基板にも適用できる。[Embodiment 5] A driving circuit of a stick driver on a scanning line side or a data line side can be formed by a TFT manufactured by any of the methods of Embodiments 2 to 4. The input / output terminals provided in such a stick driver are formed on the same layer as the source or drain wiring as shown in FIG. In FIG. 14, the input / output terminal 60
0 and 601 are formed at the end of the stick substrate. Since surface passivation is necessary for mounting on the first substrate on which the pixel region is formed by the face-down COG method, the surface is passivated by the insulating layer 602. Such a form of the input / output terminal section can be applied to the stick substrate manufactured in the second to fourth embodiments.
【0106】また、COGでスティックドライバを実装
するには入出力端子にバンプを形成する必要がある。バ
ンプは公知の方法で形成すれば良いが、その一例を図1
5で説明する。図15(A)において、603はソース
またはドレイン配線と同じ層上に形成される入出力端子
であり、その上にTiとPdまたは、CrとCuを積層
したバリアメタル層605を形成する。バリアメタル層
の形成はスパッタ法や蒸着法などを適用する。そして、
メッキ用のレジストマスク606を形成する。To mount a stick driver using COG, bumps must be formed on input / output terminals. The bump may be formed by a known method, an example of which is shown in FIG.
This will be described in Section 5. In FIG. 15A, reference numeral 603 denotes an input / output terminal formed on the same layer as a source or drain wiring, on which a barrier metal layer 605 in which Ti and Pd or Cr and Cu are stacked is formed. The barrier metal layer is formed by a sputtering method, an evaporation method, or the like. And
A resist mask 606 for plating is formed.
【0107】そして、図15(B)で示すように、Au
で形成されるバンプ607を電解メッキで5〜20μm
の厚さに形成する。そして、不要となったレジストマス
ク606を除去して、新たにバンプの上からレジストを
塗布してバリアメタル層605をエッチングするための
レジストマスク608を形成する。このレジストマスク
を形成するためのフォトリソ工程は、バンプを介して行
うため高い解像度を得ることができない。レジストマス
ク608はバンプとその周辺を覆うように形成する。こ
のレジストマスク608を利用してバリアメタル層をエ
ッチングすることにより、図15(D)で示すようなバ
リアメタル層609が形成される。その後、バンプとバ
リアメタル層との密着性を高めるために200〜300
℃で熱処理を行う。このようにして、他の基板に実装す
ることができるスティックドライバを完成させることが
できる。Then, as shown in FIG. 15B, Au
The bump 607 formed by 5 to 20 μm by electrolytic plating
Formed to a thickness of Then, the unnecessary resist mask 606 is removed, a resist is newly applied from above the bumps, and a resist mask 608 for etching the barrier metal layer 605 is formed. Since the photolithography process for forming the resist mask is performed via bumps, high resolution cannot be obtained. The resist mask 608 is formed so as to cover the bump and its periphery. By etching the barrier metal layer using this resist mask 608, a barrier metal layer 609 as shown in FIG. 15D is formed. Thereafter, 200 to 300 to improve the adhesion between the bump and the barrier metal layer.
Heat treatment at ℃. Thus, a stick driver that can be mounted on another substrate can be completed.
【0108】[0108]
【実施例】[実施例1]以上説明したようにスティックド
ライバは液晶表示装置やEL表示装置などの駆動回路を
実装する方法として利用することができる。図16はそ
のような表示装置のブロック構成図を示す。画素領域1
601は複数の走査線とデータ線で形成され、TFTが
設けられたアクティブマトリクス型であっても良いし、
パッシブ型であっても良い。その周辺の領域には走査線
側ドライバ1602及びデータ線側ドライバ1603に
スティックドライバが使用される。外部から入力される
クロック信号及びデータ信号1607と画質信号160
8は、スティックドライバの入力仕様に変換するための
コントロール回路1605に入力され、それぞれのタイ
ミング仕様に変換される。また、電源1609、オペア
ンプから成る電源回路1606は外付けの回路で賄われ
る。このコントロール回路1605と電源回路1606
はTAB方式で実装すると表示装置を小型化できる。[Embodiment 1] As described above, the stick driver can be used as a method for mounting a drive circuit such as a liquid crystal display device or an EL display device. FIG. 16 shows a block diagram of such a display device. Pixel area 1
An active matrix type 601 may be formed of a plurality of scanning lines and data lines and provided with a TFT.
It may be a passive type. A stick driver is used for the scanning line side driver 1602 and the data line side driver 1603 in the peripheral area. Clock signal and data signal 1607 and image quality signal 160 input from outside
8 is input to a control circuit 1605 for converting into the input specification of the stick driver, and is converted into each timing specification. A power supply 1609 and a power supply circuit 1606 including an operational amplifier are provided by an external circuit. This control circuit 1605 and power supply circuit 1606
The display device can be miniaturized by mounting in the TAB method.
【0109】コントロール回路1605からは走査線側
とデータ線側にそれぞれ信号が出力されるが、データ線
側には信号分割回路1604が設けられ、入力デジタル
信号をm個に分割して供給する。分割数mは2以上の自
然数で、実際的には2〜16分割にするのが適当であ
る。この場合、入力デジタル信号線1610の本数がn
本であれば、修正デジタル信号線1620の本数はn×
m本となる。画素密度にもよるが、少なくともデータ線
側のスティックドライバは複数個設けられて、信号分割
回路により入力デジタル信号の周波数が1/mに落とさ
れることによりスティックドライバの負荷を軽減してい
る。信号分割回路は半導体集積回路で形成されるICチ
ップを実装しても良いし、実施形態3または4で示すよ
うなTFTで集積回路を形成したスティックドライバと
同様のチップで形成することも可能である。Signals are output from the control circuit 1605 to the scanning line side and the data line side, respectively. A signal dividing circuit 1604 is provided on the data line side to divide an input digital signal into m signals and supply them. The number of divisions m is a natural number of 2 or more, and in practice, it is appropriate to divide into 2 to 16 divisions. In this case, the number of input digital signal lines 1610 is n
If so, the number of the modified digital signal lines 1620 is n ×
m. Although depending on the pixel density, at least a plurality of stick drivers on the data line side are provided, and the frequency of the input digital signal is reduced to 1 / m by the signal dividing circuit to reduce the load on the stick driver. The signal dividing circuit may be implemented by an IC chip formed of a semiconductor integrated circuit, or may be formed by a chip similar to a stick driver having an integrated circuit formed by a TFT as described in the third or fourth embodiment. is there.
【0110】[実施例2]図17は信号分割回路の一例を
示す。本実施例では入力デジタル信号線の本数nは1、
信号分割数mは4として説明する。ラッチ回路前段13
01〜1304及びラッチ後段1305〜1308は、
各々図17(B)のように2個のインバータ1372、
1374と4個のクロックドインバータ1371、13
73、1375、1376により構成されている。信号
入力部1381は1361に、信号出力部1382は1
362に、クロック信号入力部1383、1384はそ
れぞれ1363、1364に対応している。[Embodiment 2] FIG. 17 shows an example of a signal dividing circuit. In this embodiment, the number n of input digital signal lines is 1,
The description will be made on the assumption that the signal division number m is 4. Latch circuit front stage 13
01 to 1304 and the post-latch stages 1305 to 1308
Each of the two inverters 1372, as shown in FIG.
1374 and four clocked inverters 1371, 13
73, 1375 and 1376. The signal input unit 1381 is 1361 and the signal output unit 1382 is 1
At 362, clock signal input units 1383 and 1384 correspond to 1363 and 1364, respectively.
【0111】クロック信号線1322及び反転クロック
信号線1323のクロック信号はカウンタ回路1309
に入力し、リセット信号1326からの入力を受けて出
力を修正クロック信号線1324及び反転修正クロック
信号線1325に送る。入力デジタル信号は1321か
ら入力し、クロック信号の周期毎にラッチ回路前段13
01から1302へと順次移送されていく。そして、修
正クロック信号が反転するときにラッチ回路前段に保持
されている入力デジタル信号の電位情報はラッチ回路後
段に移される。例えば、ラッチ回路前段1301の電位
情報はラッチ回路後段1305に移される。このような
動作により、ラッチ回路後段1305〜1308の出力
部に接続する各修正デジタル信号線1331〜1334
から修正デジタル信号が送り出される。ここでは、分割
数m=4で説明したため、この場合には修正デジタル信
号の周波数は入力デジタル信号の周波数の1/4にな
る。勿論、分割数は4に限定される訳ではなく、2〜3
2(実用的には4〜16)の範囲で自由に選択すること
ができる。The clock signals of the clock signal line 1322 and the inverted clock signal line 1323 are
And outputs an output to the corrected clock signal line 1324 and the inverted corrected clock signal line 1325 in response to the input from the reset signal 1326. An input digital signal is input from 1321 and is supplied to the latch circuit front stage 13 at every cycle of the clock signal.
It is sequentially transferred from 01 to 1302. Then, when the corrected clock signal is inverted, the potential information of the input digital signal held in the preceding stage of the latch circuit is transferred to the subsequent stage of the latch circuit. For example, the potential information of the former stage 1301 of the latch circuit is transferred to the latter stage 1305 of the latch circuit. By such an operation, each of the modified digital signal lines 1331 to 1334 connected to the output units of the subsequent stages 1305 to 1308 of the latch circuit
Sends a modified digital signal. Here, since the description has been made with the division number m = 4, in this case, the frequency of the modified digital signal is に な る of the frequency of the input digital signal. Of course, the number of divisions is not limited to four,
2 (practically 4 to 16).
【0112】[実施例3]図16で示すデータ線側に設け
るスティックドライバの回路構成の一例を図18に示
す。回路構成は、入力側からシフトレジスタ回路180
1、ラッチ回路1804、1805、レベルシフタ回路
1806、D/A変換回路1807が設けられている。
入力デジタル信号がnビットで一画素の情報を表現しR
GB表示をする場合、この入力デジタル信号をm分割さ
れていると、ラッチ回路1804、1805はそれぞ
れ、m×3×n個必要であり、レベルシフタ回路180
6、D/A変換回路1807はそれぞれm×3個が必要
となる。[Embodiment 3] FIG. 18 shows an example of a circuit configuration of a stick driver provided on the data line side shown in FIG. The circuit configuration is such that the shift register circuit 180
1, latch circuits 1804 and 1805, a level shifter circuit 1806, and a D / A conversion circuit 1807 are provided.
The input digital signal expresses the information of one pixel by n bits and R
In the case of the GB display, if this input digital signal is divided into m, m × 3 × n latch circuits 1804 and 1805 are required, and the level shifter circuit 180
6. m × 3 D / A conversion circuits 1807 are required respectively.
【0113】図19はラッチ回路の代表例であり、図1
9(A)はクロックドインバータを用いた例であり、図
19(B)はSRAM型のものであり、図19(C)は
DRAM型のものである。これらは代表例であり、その
他の構成をとることも可能である。FIG. 19 shows a typical example of a latch circuit.
9A shows an example using a clocked inverter, FIG. 19B shows an SRAM type, and FIG. 19C shows a DRAM type. These are representative examples, and other configurations are possible.
【0114】シフトレジスタ回路、ラッチ回路は駆動電
圧3Vであり、レベルシフタ回路により10Vに昇圧し
てD/A変換回路に信号を送る。D/A変換回路は抵抗
分割型やスイッチドキャパシタ型のものを採用すること
ができる。The shift register circuit and the latch circuit have a driving voltage of 3 V, and boost the voltage to 10 V by a level shifter circuit to send a signal to the D / A conversion circuit. As the D / A conversion circuit, a resistance division type or a switched capacitor type can be adopted.
【0115】シフトレジスタ回路、ラッチ回路を形成す
るTFTは実施形態3において図10(G)で示したp
チャネル型TFT462、nチャネル型TFT463、
または実施形態4において図13(E)で示したpチャ
ネル型TFT548、nチャネル型TFT549を用い
て作製すると良い。The TFTs forming the shift register circuit and the latch circuit are the p-type TFTs shown in FIG.
A channel type TFT 462, an n-channel type TFT 463,
Alternatively, it is preferable to use the p-channel TFT 548 and the n-channel TFT 549 shown in FIG.
【0116】[実施例4]スティックドライバを接続する
画素領域の構成の一例を図20と図21を用いて説明す
る。図21(A)で示すのは液晶表示装置の画素領域の
構成を示す上面図である。走査線651とデータ線65
5が交差して一つの画素が形成される。その交差点には
画素TFT658が設けられている。ここで示す画素T
FTはボトムゲート型の構造であり、ソース・ドレイン
電極656の一方はデータ線655と接続し、他方は画
素電極657と接続している。液晶の駆動に必要な保持
容量659はゲート電極652と同じ層で形成される容
量配線653と、ゲート絶縁膜と同じ層で形成される絶
縁層を介して画素電極657との間で形成している。図
20(B)はその等価回路を示す。[Embodiment 4] An example of the configuration of a pixel area to which a stick driver is connected will be described with reference to FIGS. FIG. 21A is a top view illustrating a structure of a pixel region of a liquid crystal display device. Scan line 651 and data line 65
5 intersect to form one pixel. A pixel TFT 658 is provided at the intersection. Pixel T shown here
The FT has a bottom gate structure, in which one of the source / drain electrodes 656 is connected to the data line 655 and the other is connected to the pixel electrode 657. A storage capacitor 659 required for driving liquid crystal is formed between a capacitor wiring 653 formed in the same layer as the gate electrode 652 and the pixel electrode 657 through an insulating layer formed in the same layer as the gate insulating film. I have. FIG. 20B shows an equivalent circuit thereof.
【0117】画素TFTの構造は何ら限定されるもので
はないが、例えば、図21(A)で示すチャネルエッチ
型のボトムゲート型TFTで形成することができる。こ
れは、基板660上にTa、Cr、Mo、Alなどでゲ
ート電極661を形成する。その後、窒化シリコン膜、
酸化シリコン膜、または酸化タンタル膜などでゲート絶
縁膜662を形成し、その上にゲート電極661と一部
が重なるように非晶質構造を有する半導体層663を島
状に形成する。非晶質構造を有する半導体層663の代
表的な材料は非晶質シリコンであり、プラズマCVD法
で100〜250nmの厚さに形成する。n型またはp型
不純物が添加された半導体層664は、最初非晶質構造
を有する半導体層663と重ねて設けておく。Although the structure of the pixel TFT is not limited at all, it can be formed, for example, of a channel-etch type bottom gate TFT shown in FIG. In this method, a gate electrode 661 is formed on a substrate 660 using Ta, Cr, Mo, Al, or the like. After that, a silicon nitride film,
A gate insulating film 662 is formed using a silicon oxide film, a tantalum oxide film, or the like, and a semiconductor layer 663 having an amorphous structure is formed over the gate insulating film 662 so as to partially overlap with the gate electrode 661. A typical material of the semiconductor layer 663 having an amorphous structure is amorphous silicon, which is formed to a thickness of 100 to 250 nm by a plasma CVD method. The semiconductor layer 664 to which an n-type or p-type impurity is added is provided so as to overlap with the semiconductor layer 663 having an amorphous structure at first.
【0118】その後、透明導電膜で画素電極665を形
成する。透明導電膜には酸化インジウム・スズ(In2
O3:SnO2、ITO)や酸化亜鉛(ZnO)、酸化イ
ンジウム・スズと酸化亜鉛の化合物、酸化ガリウム(G
a2O3)を添加した酸化亜鉛などを用いる。次いで、ソ
ース・ドレイン電極666をCr、Ti、Taなどで形
成する。このソース・ドレイン電極666をマスクとし
てn型またはp型不純物が添加された半導体層664を
エッチング処理して2つの領域に分割する。このエッチ
ング処理は非晶質構造を有する半導体層663との選択
加工ができないので、その一部もエッチングして除去さ
れる。最後に、窒化シリコンまたは酸化シリコンなどで
保護膜667を形成して画素TFTが完成する。After that, the pixel electrode 665 is formed with a transparent conductive film. Indium tin oxide (In 2
O 3 : SnO 2 , ITO), zinc oxide (ZnO), a compound of indium tin oxide and zinc oxide, gallium oxide (G
For example, zinc oxide to which a 2 O 3 ) is added is used. Next, source / drain electrodes 666 are formed of Cr, Ti, Ta, or the like. Using the source / drain electrodes 666 as a mask, the semiconductor layer 664 to which an n-type or p-type impurity is added is divided into two regions by etching. Since this etching cannot be selectively performed on the semiconductor layer 663 having an amorphous structure, a part of the semiconductor layer 663 is also removed by etching. Finally, a protective film 667 is formed of silicon nitride or silicon oxide, and the pixel TFT is completed.
【0119】図21(B)はチャネル保護膜型の構造で
あり、非晶質構造を有する半導体層668上に窒化シリ
コンなどで形成されるチャネル保護層669が設けられ
ていて、ソース・ドレイン領域を形成するエッチング加
工のときに非晶質構造を有する半導体層668がエッチ
ングされない構造となっている。FIG. 21B shows a channel protective film type structure in which a channel protective layer 669 formed of silicon nitride or the like is provided over a semiconductor layer 668 having an amorphous structure. Is formed so that the semiconductor layer 668 having an amorphous structure is not etched during the etching process for forming.
【0120】また、図21(C)は保護膜670の上に
アクリルなどの有機樹脂材料で形成される平坦化膜67
1が形成され、その上に画素電極672が形成された構
造ある。コンタクトホールを介して画素電極を画素TF
Tと接続する構造とすることで、開口率を向上させるこ
とが可能なり、また、表面を平坦化することによりディ
スクリネーションなど液晶の配向の乱れを低減させるこ
とができる。FIG. 21C shows a flattening film 67 formed of an organic resin material such as acrylic on the protective film 670.
1 is formed, and a pixel electrode 672 is formed thereon. The pixel electrode is connected to the pixel TF through the contact hole.
By adopting a structure to be connected to T, the aperture ratio can be improved, and by flattening the surface, disturbance of alignment of liquid crystal such as disclination can be reduced.
【0121】ここでは、ボトムゲート型のTFTを画素
TFTとして用いる例を示したが、トップゲート型のT
FTであっても何ら差し支えはない。TFTの特性と製
造コストとの観点からはボトムゲート型のTFTが多く
の場合使用されるが、本発明のスティックドライバは、
画素領域をタンタルと酸化タンタルを組み合わせて形成
されるMIM型の素子で形成したものに対しても応用す
ることができる。Here, an example is shown in which a bottom gate type TFT is used as a pixel TFT, but a top gate type TFT is used.
There is no problem with FT. From the viewpoint of the characteristics of the TFT and the manufacturing cost, a bottom gate type TFT is often used.
The present invention can also be applied to a pixel region formed by an MIM type element formed by combining tantalum and tantalum oxide.
【0122】[実施例5]図22は本発明のスティックド
ライバを用いて液晶表示装置の組み立てる様子を模式的
に示す図である。第1の基板には画素領域803、外部
入出力端子804、接続配線805が形成されている。
点線で囲まれた領域は、走査線側のスティックドライバ
貼り合わせ領域801とデータ線側のスティックドライ
バ貼り合わせ領域802である。第2の基板808には
対向電極809が形成され、シール材810で第1の基
板800と貼り合わせる。シール材810の内側には液
晶が封入され液晶層811を形成する。第1の基板と第
2の基板とは所定の間隔を持って貼り合わせるが、ネマ
チック液晶の場合には3〜8μm、スメチック液晶の場
合には1〜4μmとする。[Embodiment 5] FIG. 22 is a diagram schematically showing how a liquid crystal display device is assembled using the stick driver of the present invention. On the first substrate, a pixel region 803, external input / output terminals 804, and connection wiring 805 are formed.
The area surrounded by the dotted line is a stick driver bonding area 801 on the scanning line side and a stick driver bonding area 802 on the data line side. A counter electrode 809 is formed over the second substrate 808 and is attached to the first substrate 800 with a sealant 810. Liquid crystal is sealed inside the sealant 810 to form a liquid crystal layer 811. The first substrate and the second substrate are bonded at a predetermined interval, and the thickness is 3 to 8 μm for a nematic liquid crystal and 1 to 4 μm for a smectic liquid crystal.
【0123】スティックドライバ806、807は図2
で説明したように、データ線側と走査線側とで回路構成
が異なるが、いずれにしても第3の基板814から切り
出されたものである。スティックドライバは第1の基板
に実装するが、その方法は実施形態1において図2及び
3で説明されている。走査線側に実装するスティックド
ライバは実施形態2で示すものが適しており、ガラス基
板上に駆動回路が形成されている。データ線側に実装す
るスティックドライバは、分割駆動を前提にするにして
も高い信号周波数に対応できるTFT特性が要求される
ので、実施形態3または4で示す石英基板上に形成した
スティックドライバが適している。外部入出力端子80
4には、外部から電源及び制御信号を入力するためのF
PC(フレキシブルプリント配線板:Flexible Printed
Circuit)812を貼り付ける。FPC812の接着強
度を高めるために補強板813を設けても良い。こうし
て液晶表示装置を完成させることができる。スティック
ドライバは第1の基板に実装する前に電気検査を行えば
液晶表示装置の最終工程での歩留まりを向上させること
ができ、また、信頼性を高めることができる。The stick drivers 806 and 807 are shown in FIG.
As described above, the circuit configuration is different between the data line side and the scanning line side, but in any case, it is cut out from the third substrate 814. The stick driver is mounted on the first substrate, and the method is described in Embodiment 1 with reference to FIGS. The stick driver shown in Embodiment Mode 2 is suitable for the stick driver mounted on the scanning line side, and a driving circuit is formed on a glass substrate. The stick driver mounted on the data line side is required to have a TFT characteristic capable of coping with a high signal frequency even on the premise of divided driving. Therefore, the stick driver formed on the quartz substrate described in the third or fourth embodiment is suitable. ing. External input / output terminal 80
4 has an F for inputting a power supply and a control signal from the outside.
PC (Flexible Printed Wiring Board: Flexible Printed
Circuit) 812 is attached. A reinforcing plate 813 may be provided to increase the bonding strength of the FPC 812. Thus, a liquid crystal display device can be completed. If the stick driver performs an electrical test before being mounted on the first substrate, the yield in the final process of the liquid crystal display device can be improved, and the reliability can be improved.
【0124】[実施例6]スティックドライバは画素領域
にエレクトロルミネッセンス(EL:ElectroLuminesce
nce)材料による発光層を設けた表示装置(EL表示装
置という)にも適用できる。EL表示装置は発光層を画
素電極上に直接形成するため、液晶表示装置のように対
向側に設ける第2の基板を必ずしも必要としない。画素
領域が形成される第1の基板は図1で示す構成と同等な
ものであり、画素領域の周辺には引出線、接続配線、外
部入力端子が形成され、走査線側及びデータ線側にそれ
ぞれスティックドライバを実装する。尚、エレクトロル
ミネッセンス材料における発光には、蛍光と燐光とによ
る発光の両者を含み、本実施例でいう発光にはそのいず
れか一方、またはその両者による発光を含んでいる。[Embodiment 6] The stick driver uses electroluminescence (EL: ElectroLuminesce) in the pixel area.
The invention can also be applied to a display device provided with a light emitting layer of a material (referred to as an EL display device). In the EL display device, since the light emitting layer is formed directly on the pixel electrode, the second substrate provided on the opposite side unlike the liquid crystal display device is not necessarily required. The first substrate on which the pixel area is formed has the same configuration as that shown in FIG. 1. Leader lines, connection wiring, and external input terminals are formed around the pixel area. Each implements a stick driver. Note that light emission in the electroluminescent material includes both light emission due to fluorescence and phosphorescence, and light emission in this embodiment includes light emission due to one or both of them.
【0125】図23はEL表示の画素領域の構成を示す
図である。EL表示装置の画素領域には、その代表的な
形態として図23(A)で示すようにスイッチング用T
FT1651と電流制御用TFT1652が設けられて
いる。スイッチング用TFT1651のゲート電極16
02は走査線1601に、ソース側はデータ線1606
に接続し、ドレイン電極1608は電流制御用TFT1
652のゲート電極1603に接続している。図23
(A)で示すTFTはボトムゲート型の例であり、半導
体層1604、1605は非晶質シリコン膜で形成され
ている。また、容量部1653は図示されていない絶縁
層を介して電流制御用TFT1652のソース電極16
10とゲート電極1603とで形成されている。ソース
電極1610は電流供給線1607に接続している。ド
レイン電極1609は絶縁層を介してその上層に形成さ
れる画素電極1611と接続する。これらのソース電極
及びドレイン電極はAl、Ti、Ta、Moなどの材料
で形成すれば良く、Mo−Wなどの合金材料を用いても
良い。画素電極1611はアルミニウム合金膜、銅合金
膜または銀合金膜など低抵抗な導電膜またはそれらの積
層膜を用いることが好ましい。勿論、他の導電膜との積
層構造としても良い。FIG. 23 is a diagram showing a configuration of a pixel area for EL display. In a pixel region of an EL display device, as a typical form, as shown in FIG.
An FT 1651 and a current controlling TFT 1652 are provided. Gate electrode 16 of switching TFT 1651
02 is the scanning line 1601 and the source side is the data line 1606
And the drain electrode 1608 is connected to the current controlling TFT 1
652 are connected to the gate electrode 1603. FIG.
The TFT shown in FIG. 3A is a bottom gate type example, and the semiconductor layers 1604 and 1605 are formed of an amorphous silicon film. Further, the capacitor 1653 is connected to the source electrode 16 of the current controlling TFT 1652 through an insulating layer (not shown).
10 and a gate electrode 1603. The source electrode 1610 is connected to the current supply line 1607. The drain electrode 1609 is connected to a pixel electrode 1611 formed thereover via an insulating layer. These source and drain electrodes may be formed of a material such as Al, Ti, Ta, or Mo, and may be formed of an alloy material such as Mo-W. For the pixel electrode 1611, a low-resistance conductive film such as an aluminum alloy film, a copper alloy film, or a silver alloy film, or a stacked film thereof is preferably used. Of course, a stacked structure with another conductive film may be employed.
【0126】図23(B)は画素領域の等価回路を示
す。発光層1654は電流制御用TFT1652に接続
される。電流制御用TFTはEL材料で形成する発光層
を駆動するために高い電流駆動能力を要求される。その
目的からすれば、半導体層は非晶質シリコン・ゲルマニ
ウム合金膜で形成しても良い。FIG. 23B shows an equivalent circuit of a pixel region. The light emitting layer 1654 is connected to the current controlling TFT 1652. The current controlling TFT is required to have a high current driving capability in order to drive a light emitting layer formed of an EL material. For that purpose, the semiconductor layer may be formed of an amorphous silicon-germanium alloy film.
【0127】絶縁膜(好ましくは樹脂)で形成されたバ
ンク1612a、1612bにより形成された溝(画素
に相当する)の中に発光層が形成される。発光層とする
有機EL材料としてはπ共役ポリマー系材料を用いる。
代表的なポリマー系材料としては、ポリパラフェニレン
ビニレン(PPV)系、ポリビニルカルバゾール(PV
K)系、ポリフルオレン系などが挙げられる。尚、PP
V系有機EL材料としては様々な型のものがあるが、例
えば「H. Shenk, H.Becker, O.Gelsen, E.Kluge, W.Kre
uder and H.Spreitzer, "Polymers for Light Emitting
Diodes", EuroDisplay, Proceedings, 1999,p.33-37」
や特開平10−92576号公報に記載されたような材
料を用いれば良い。なお、ここでは一画素しか図示して
いないが、R(赤)、G(緑)、B(青)の各色に対応
した発光層を作り分けても良い。A light emitting layer is formed in a groove (corresponding to a pixel) formed by banks 1612a and 1612b formed of an insulating film (preferably resin). As the organic EL material for the light emitting layer, a π-conjugated polymer material is used.
Representative polymer-based materials include polyparaphenylene vinylene (PPV), polyvinyl carbazole (PV
K) type, polyfluorene type and the like. In addition, PP
There are various types of V-based organic EL materials, for example, “H. Shenk, H. Becker, O. Gelsen, E. Kluge, W. Kre
uder and H. Spreitzer, "Polymers for Light Emitting
Diodes ", EuroDisplay, Proceedings, 1999, p.33-37"
Or a material as described in JP-A-10-92576. Although only one pixel is shown here, light emitting layers corresponding to each of R (red), G (green), and B (blue) may be separately formed.
【0128】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は30〜150nm
(好ましくは40〜100nm)とすれば良い。但し、以
上の例は発光層として用いることのできる有機EL材料
の一例であって、これに限定する必要はまったくない。
発光層、電荷輸送層または電荷注入層を自由に組み合わ
せて自発光層(発光及びそのためのキャリアの移動を行
わせるための層)を形成すれば良い。例えば、本実施例
ではポリマー系材料を発光層として用いる例を示した
が、低分子系有機EL材料を用いても良い。また、電荷
輸送層や電荷注入層として炭化珪素等の無機材料を用い
ることも可能である。これらの有機EL材料や無機材料
は公知の材料を用いることができる。As a specific light emitting layer, cyanopolyphenylene vinylene is used for a light emitting layer emitting red light, polyphenylene vinylene is used for a light emitting layer emitting green light, and polyphenylene vinylene or polyalkylphenylene is used for a light emitting layer emitting blue light. Good. Thickness is 30-150nm
(Preferably 40 to 100 nm). However, the above example is an example of an organic EL material that can be used as a light emitting layer, and there is no need to limit the invention to this.
The light-emitting layer, the charge transport layer, or the charge injection layer may be freely combined to form a self-light-emitting layer (a layer for emitting light and moving carriers therefor). For example, in this embodiment, an example in which a polymer material is used for the light emitting layer is shown, but a low molecular organic EL material may be used. It is also possible to use an inorganic material such as silicon carbide for the charge transport layer and the charge injection layer. Known materials can be used for these organic EL materials and inorganic materials.
【0129】ここでは、EL材料で形成される自発光層
をTFTで制御して駆動するアクティブマトリクス型の
EL表示装置の例を示したが、パッシブ型のEL表示装
置であっても、スティックドライバをその画素領域の周
辺に設けることで同様に表示装置を完成させることがで
きる。いずれにしても、画素領域と駆動回路とでは要求
されるデザインルールが異なるので、それぞれを別の基
板に形成し、その後組み合わせる本発明の方法は製造歩
留まりを向上させる観点からも適している。Here, an example of an active matrix type EL display device in which a self-light-emitting layer formed of an EL material is controlled by a TFT and driven is shown. However, even in a passive type EL display device, a stick driver can be used. Is provided around the pixel region, a display device can be completed in the same manner. In any case, since the required design rules are different between the pixel region and the drive circuit, the method of the present invention in which each is formed on another substrate and then combined is suitable from the viewpoint of improving the production yield.
【0130】[実施例7]本発明のスティックドライバは
パッシブ型の表示装置にも適用できる。図11はその一
例を示し、第1の基板1101及び第2の基板1105
にはそれぞれスティックドライバ1104、1105が
実装されている。画素領域1103は、第1の基板側1
101に形成された複数の短冊状の電極と、第2の基板
側に形成された複数の短冊状の電極とが交差して形成さ
れる。第1及び第2の基板に実装されたスティックドラ
イバは、それぞれの基板に対応して設けられた画素電極
に接続されている。[Embodiment 7] The stick driver of the present invention can be applied to a passive display device. FIG. 11 shows an example of the first substrate 1101 and the second substrate 1105.
Are mounted with stick drivers 1104 and 1105, respectively. The pixel region 1103 is the first substrate side 1
The plurality of strip-shaped electrodes formed on 101 and the plurality of strip-shaped electrodes formed on the second substrate side intersect. The stick drivers mounted on the first and second substrates are connected to pixel electrodes provided corresponding to the respective substrates.
【0131】図11において、第1の基板と第2の基板
との間に液晶層を介在させて液晶表示装置を形成するこ
とができる。また、図11の構成とは異なるが、画素領
域に発光層を設けたEL表示装置にも適用することがで
きる。Referring to FIG. 11, a liquid crystal display device can be formed with a liquid crystal layer interposed between a first substrate and a second substrate. Although different from the configuration in FIG. 11, the present invention can be applied to an EL display device in which a light emitting layer is provided in a pixel region.
【0132】[実施例8]スティックドライバを実装する
ことができる液晶表示装置は、実施例4で示すアクティ
ブマトリクス型の画素構造や実施例7で示すパッシブ型
の画素構造の他に、IPS(In-Plane Switching)方式
(=横電界方式)のアクティブマトリクス型の液晶表示
装置やMVA(Multi-domain Vertical Alignment)液
晶表示装置にも適用することができる。また、画素にM
IM素子を配置したアクティブマトリクス型液晶表示装
置にも適用することができる。[Embodiment 8] A liquid crystal display device on which a stick driver can be mounted has an active matrix type pixel structure shown in Embodiment 4 and a passive type pixel structure shown in Embodiment 7 and an IPS (In) pixel structure. The present invention can also be applied to an active matrix type liquid crystal display device of a (Plane Switching) type (= horizontal electric field type) type or an MVA (Multi-domain Vertical Alignment) liquid crystal display device. In addition, M
The present invention can also be applied to an active matrix type liquid crystal display device having an IM element.
【0133】[実施例9]スティックドライバの生産性を
観点からは、大面積の基板を使用して1回のプロセスで
1枚の基板からできるだけ多数個取り出す方法が適して
いる。基板はガラス基板または石英基板を使用するが、
いずれにしても大面積基板を分割するときに、いかに加
工ロスを無くすかが第1の課題となる。加工精度から言
えばダイシング装置が適しているが、300×400mm
や550×650mm、さらには960×1000mmとい
った液晶ラインで使用される基板を直接加工するには、
装置の規模が大型化してしまう。むしろ、加工精度は劣
るものの大面積基板を容易に切断できるガラススクライ
バーを用い、これにより大面積基板を複数個に分割する
第1の段階と、複数個に分割された基板からダイシング
装置を用いて個々のスティックドライバに分割する第2
の段階とに分けて行う方が適している。[Embodiment 9] From the viewpoint of the productivity of a stick driver, a method of using a large-area substrate and taking out as many as possible from one substrate in one process is suitable. The substrate uses a glass substrate or a quartz substrate,
In any case, the first problem is how to eliminate processing loss when dividing a large-area substrate. Dicing equipment is suitable for processing accuracy, but 300 × 400mm
To directly process substrates used in liquid crystal lines such as 550 x 650 mm and 960 x 1000 mm,
The scale of the device becomes large. Rather, a glass scriber that can easily cut a large-area substrate, although processing accuracy is inferior, is used, and a first step of dividing the large-area substrate into a plurality of pieces, and a dicing apparatus from the divided pieces of the substrate is used. Second to split into individual stick drivers
It is more appropriate to perform the steps separately.
【0134】例えば、液晶第1期ラインで採用された3
00×400mmの大面積の基板上に一辺が100〜20
0mmの領域から成る群902を複数個作り、その中に短
辺の長さ1〜6mmのスティックドライバを複数個配置す
る。各群の間隔は3〜10mmとして配置して、ガラスス
クライバーで加工線904に沿って大面積基板から分割
する。群の中のスティックドライバは切りしろ0.5〜
1mmで配置しダイシング装置で分割するという方法を採
用することができる。このような加工方法を用いると、
2×20mmのスティックドライバを127×127mmの
群の中に360個作り込むことができ、1枚の基板から
は2160個のスティックドライバを取り出すことがで
きる。For example, the third liquid crystal used in the first line of the liquid crystal
100 to 20 mm on one side on a large substrate of 00 × 400 mm
A plurality of groups 902 each having a region of 0 mm are formed, and a plurality of stick drivers each having a short side of 1 to 6 mm are arranged therein. The distance between the groups is set to 3 to 10 mm, and the glass substrate is divided from the large area substrate along the processing line 904 by a glass scriber. Cut the stick driver in the group 0.5 ~
A method of arranging at 1 mm and dividing by a dicing device can be adopted. Using such a processing method,
360 2 × 20 mm stick drivers can be built into a 127 × 127 mm group, and 2160 stick drivers can be taken out from one board.
【0135】また、大面積基板上に多数のスティックド
ライバを形成するための第2の課題は露光技術である。
スティックドライバのデザインルールは0.3〜2μ
m、好ましくは0.35〜1μmである。このようなデザ
インルールで、やはりスループット良く露光を行う必要
がある。露光方式において、プロキシミティ方式やプロ
ジェクション方式はスループット向上には有利である
が、大型の高精細マスクが必要であり、高い解像度や重
ね合わせ精度が得られにくいなどの欠点がある。一方、
ステッパ方式では、その一例としてi線(365nm)を
使って0.7μmの解像度で44mm角の領域、または5
4×30mmの領域を一度に露光することができる。これ
に対応して、スティックドライバの長辺の長さをこの露
光範囲内としておけばサブミクロンパターンであっても
効率よく露光することが可能となる。A second problem for forming a large number of stick drivers on a large-area substrate is an exposure technique.
Stick driver design rule is 0.3-2μ
m, preferably 0.35 to 1 μm. With such a design rule, it is necessary to perform exposure with high throughput. In the exposure method, the proximity method and the projection method are advantageous for improving the throughput, but have the disadvantage that a large-sized high-definition mask is required, and it is difficult to obtain high resolution and overlay accuracy. on the other hand,
In the stepper method, for example, an i-line (365 nm) is used, and a resolution of 0.7 μm and a 44 mm square area or 5 mm
An area of 4 × 30 mm can be exposed at a time. Correspondingly, if the length of the long side of the stick driver is set within this exposure range, it is possible to efficiently expose even a submicron pattern.
【0136】液晶表示装置などの画素領域は必ずしもサ
ブミクロンのデザインルールを必要としないので、大面
積を一度に露光できるプロキシミティ方式やプロジェク
ション方式が適した方式であると考えられている。従っ
て、駆動回路部と画素領域とを別の露光方式で行うこと
は生産性を向上させるばかりでなく、本発明のようにス
ティックドライバを実装することで大画面の表示装置の
周辺部(額縁領域)の面積を小さくすることを可能にす
る。Since a pixel region of a liquid crystal display device or the like does not always require a submicron design rule, a proximity system or a projection system that can expose a large area at a time is considered to be a suitable system. Therefore, performing the driving circuit portion and the pixel region by different exposure methods not only improves the productivity, but also implements the stick driver as in the present invention to enable the peripheral portion (frame region) of the large-screen display device. ) Can be reduced.
【0137】[実施例10]実施例5で示すようにスティ
ックドライバが実装された表示装置を電子装置に搭載す
る方法の一例を図24に示す。表示装置は画素領域70
2が実装された基板701の端部にスティックドライバ
710が実装されている。そして、スペーサ706を内
包するシール剤707により対向基板703と貼り合わ
せられ、さらに偏光版708、709が設けられてい
る。そして、接続部材723によって筐体724に固定
される。[Embodiment 10] FIG. 24 shows an example of a method of mounting a display device on which a stick driver is mounted as described in Embodiment 5 in an electronic device. The display device is a pixel region 70
The stick driver 710 is mounted on the end of the substrate 701 on which the device 2 is mounted. Then, it is bonded to the counter substrate 703 by a sealant 707 including the spacer 706, and further, polarizing plates 708 and 709 are provided. Then, it is fixed to the housing 724 by the connection member 723.
【0138】スティックドライバ710は、その入出力
端子711において導電性粒子712を含む樹脂713
で基板701上に形成された入力配線714と接続して
いる。入出力配線714の一方の端はフレキシブルプリ
ント配線板(Flexible Printed Circuit:FPC)が導電
性粒子715を含む樹脂716で接着されている。FP
Cは、信号処理回路、増幅回路、電源回路などが設けら
れたプリント基板719にやはり同様な手法(導電性粒
子721を含む樹脂722)で接続し、画像表示に必要
な信号をスティックドライバが実装された表示装置に伝
達するようになっている。そして、表示装置が透過型の
液晶表示装置であれば、対向基板703側に光源と光導
光体が設けられてバックライト718が設けられてい
る。The stick driver 710 has a resin 713 containing conductive particles 712 at its input / output terminal 711.
Connected to the input wiring 714 formed on the substrate 701. One end of the input / output wiring 714 is bonded to a flexible printed circuit (FPC) with a resin 716 containing conductive particles 715. FP
C is connected to a printed circuit board 719 provided with a signal processing circuit, an amplification circuit, a power supply circuit, and the like by the same method (resin 722 including conductive particles 721), and a signal required for image display is mounted by a stick driver. To the displayed display device. If the display device is a transmissive liquid crystal display device, a light source and a light guide are provided on the counter substrate 703 side, and a backlight 718 is provided.
【0139】ここで示す表示装置の実装方法は一例であ
り、電子装置の形態に合わせて適宣組み立てられるもの
である。[0139] The method of mounting the display device shown here is an example and can be appropriately assembled according to the form of the electronic device.
【0140】[実施例11]本実施例では、実施例8のよ
うな構成の表示装置を組み込んだ半導体装置について示
す。このような半導体装置には、携帯情報端末(電子手
帳、モバイルコンピュータ、携帯電話等)、ビデオカメ
ラ、スチルカメラ、パーソナルコンピュータ、テレビ受
像器等が挙げられる。それらの一例を図25と図26に
示す。[Embodiment 11] In this embodiment, a semiconductor device incorporating a display device having the structure as in Embodiment 8 will be described. Examples of such a semiconductor device include a portable information terminal (electronic notebook, mobile computer, mobile phone, and the like), a video camera, a still camera, a personal computer, a television receiver, and the like. Examples of these are shown in FIGS.
【0141】図26(A)は携帯電話であり、本体90
01、音声出力部9002、音声入力部9003、表示
装置9004、操作スイッチ9005、アンテナ900
6から構成されている。表示装置9004はスティック
ドライバが実装されたアクティブマトリクス型及びパッ
シブ型の液晶表示装置やEL表示装置を用いることがで
きる。FIG. 26A shows a portable telephone, and a main body 90.
01, audio output unit 9002, audio input unit 9003, display device 9004, operation switch 9005, antenna 900
6. As the display device 9004, an active matrix or passive liquid crystal display device or an EL display device on which a stick driver is mounted can be used.
【0142】図26(B)はビデオカメラであり、本体
9101、表示装置9102、音声入力部9103、操
作スイッチ9104、バッテリー9105、受像部91
06から成っている。表示装置9102はスティックド
ライバが実装されたアクティブマトリクス型及びパッシ
ブ型の液晶表示装置やEL表示装置を用いることができ
る。FIG. 26B shows a video camera, which includes a main body 9101, a display device 9102, an audio input portion 9103, operation switches 9104, a battery 9105, and an image receiving portion 91.
06. As the display device 9102, an active matrix or passive liquid crystal display device or an EL display device on which a stick driver is mounted can be used.
【0143】図26(C)はモバイルコンピュータ或い
は携帯型情報端末であり、本体9201、カメラ部92
02、受像部9203、操作スイッチ9204、表示装
置9205で構成されている。表示装置9205はステ
ィックドライバが実装されたアクティブマトリクス型及
びパッシブ型の液晶表示装置やEL表示装置を用いるこ
とができる。FIG. 26C shows a mobile computer or a portable information terminal.
02, an image receiving section 9203, operation switches 9204, and a display device 9205. As the display device 9205, an active matrix or passive liquid crystal display device or an EL display device on which a stick driver is mounted can be used.
【0144】図26(D)はテレビであり、本体940
1、スピーカ9402、表示装置9403、受信装置9
404、増幅装置9405等で構成される。表示装置9
403はスティックドライバが実装されたアクティブマ
トリクス型及びパッシブ型の液晶表示装置やEL表示装
置を用いることができる。FIG. 26D shows a television, which is a main body 940.
1, speaker 9402, display device 9403, receiving device 9
404, an amplification device 9405 and the like. Display 9
Reference numeral 403 denotes an active matrix type or passive type liquid crystal display device or an EL display device on which a stick driver is mounted.
【0145】図26(E)は携帯書籍であり、本体95
01、表示装置9502、9503、記憶媒体950
4、操作スイッチ9505、アンテナ9506から構成
されており、ミニディスク(MD)やDVDに記憶され
たデータや、アンテナで受信したデータを表示するもの
である。直視型の表示装置9502、9503はスティ
ックドライバが実装されたアクティブマトリクス型及び
パッシブ型の液晶表示装置やEL表示装置を用いること
ができる。FIG. 26E shows a portable book, and a main body 95.
01, display devices 9502 and 9503, storage medium 950
4, comprising an operation switch 9505 and an antenna 9506 for displaying data stored on a mini disk (MD) or a DVD or data received by the antenna. As the direct-view display devices 9502 and 9503, an active matrix or passive liquid crystal display device or an EL display device on which a stick driver is mounted can be used.
【0146】図27(A)はパーソナルコンピュータで
あり、本体9601、画像入力部9602、表示装置9
603、キーボード9604で構成される。表示装置9
603はスティックドライバが実装されたアクティブマ
トリクス型及びパッシブ型の液晶表示装置やEL表示装
置を用いることができる。FIG. 27A shows a personal computer, which includes a main body 9601, an image input section 9602, and a display device 9.
603 and a keyboard 9604. Display 9
603 can use an active matrix type or passive type liquid crystal display device or an EL display device on which a stick driver is mounted.
【0147】図27(B)はプログラムを記録した記録
媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであ
り、本体9701、表示装置9702、スピーカ部97
03、記録媒体9704、操作スイッチ9705で構成
される。なお、この装置は記録媒体としてDVD(Digit
al Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑
賞やゲームやインターネットを行うことができる。表示
装置9702はスティックドライバが実装されたアクテ
ィブマトリクス型及びパッシブ型の液晶表示装置やEL
表示装置を用いることができる。FIG. 27B shows a player using a recording medium on which a program is recorded (hereinafter, referred to as a recording medium), and includes a main body 9701, a display device 9702, and a speaker 97.
03, a recording medium 9704, and operation switches 9705. This device uses a DVD (Digit
al Versatile Disc), CDs, etc., to enjoy music, movies, games and the Internet. The display device 9702 is an active matrix type or passive type liquid crystal display device on which a stick driver is mounted, or an EL device.
A display device can be used.
【0148】図27(C)はデジタルカメラであり、本
体9801、表示装置9802、接眼部9803、操作
スイッチ9804、受像部(図示しない)で構成され
る。表示装置9802はスティックドライバが実装され
たアクティブマトリクス型及びパッシブ型の液晶表示装
置やEL表示装置を用いることができる。FIG. 27C shows a digital camera, which comprises a main body 9801, a display device 9802, an eyepiece 9803, operation switches 9804, and an image receiving unit (not shown). As the display device 9802, an active matrix liquid crystal display device or an EL display device in which a stick driver is mounted can be used.
【0149】[実施例12]スティックドライバの生産性
を観点からは、大面積の基板を使用して1回のプロセス
で1枚の基板からできるだけ多数個取出す方法が適して
いる。基板はガラス基板または石英基板を使用するが、
いずれにしても大面積基板を分割するときにいかに加工
ロスを無くすかが第1の課題となる。加工精度から言え
ばダイシング装置が適しているが、300×400mmや
550×650mm、さらには960×1000mmといっ
た液晶ラインで使用される基板を直接加工するには、装
置の規模が大型化してしまう。むしろ、加工精度は劣る
ものの大面積基板を容易に切断できるガラススクライバ
ーを用い、これにより大面積基板を複数個に分割する第
1の段階と、複数個に分割された基板からダイシング装
置を用いて個々のスティックドライバに分割する第2の
段階とに分けて行う方が適している。[Embodiment 12] From the viewpoint of the productivity of a stick driver, it is suitable to use a large area substrate and take out as many as possible from one substrate in one process. The substrate uses a glass substrate or a quartz substrate,
In any case, the first problem is how to eliminate processing loss when dividing a large-area substrate. A dicing apparatus is suitable in terms of processing accuracy. However, in order to directly process a substrate used in a liquid crystal line such as 300 × 400 mm, 550 × 650 mm, or 960 × 1000 mm, the scale of the apparatus becomes large. Rather, a glass scriber that can easily cut a large-area substrate, although processing accuracy is inferior, is used, and a first step of dividing the large-area substrate into a plurality of pieces, and a dicing apparatus from the divided pieces of the substrate is used. It is more suitable to perform the operation in a second step of dividing the data into individual stick drivers.
【0150】図28に示すように、大面積の基板190
1上に一辺が100〜200mmの領域から成る群190
2を複数個作り、その中に短辺の長さ1〜6mmのスティ
ックドライバ1903を複数個配置する。各群の間隔は
3〜10mmとして配置して、ガラススクライバーで加工
線1904に沿って大面積基板から分割する。群の中の
スティックドライバは切りしろ0.5〜1mmで配置しダ
イシング装置で分割する。As shown in FIG. 28, a large area substrate 190 is provided.
Group 190 consisting of areas on each side with a side of 100 to 200 mm
2 and a plurality of stick drivers 1903 each having a short side of 1 to 6 mm in length. The distance between the groups is set to 3 to 10 mm, and the glass substrate is divided from the large area substrate along the processing line 1904 by a glass scriber. The stick drivers in the group are arranged at a cutting margin of 0.5 to 1 mm and divided by a dicing device.
【0151】このような加工方法を用いると、例えば、
300×400mmの第1期ラインの液晶用ガラス基板を
用いたとしても、2×20mmのスティックドライバを1
27×127mmの群の中に360個作り込むことがで
き、1枚の基板からは2160個のスティックドライバ
を取り出すことができる。When such a processing method is used, for example,
Even if a liquid crystal glass substrate of the first line of 300 × 400 mm is used, a stick driver of 2 × 20 mm is required.
360 pieces can be built in a group of 27 × 127 mm, and 2160 stick drivers can be taken out from one board.
【0152】また、大面積基板上に多数のスティックド
ライバを形成するための第2の課題は露光技術である。
スティックドライバのデザインルールは0.3〜2μ
m、好ましくは0.35〜1μmである。このようなデザ
インルールで、やはりスループット良く露光を行う必要
がある。露光方式において、プロキシミティ方式やプロ
ジェクション方式はスループット向上には有利である
が、大型の高精細マスクが必要であり、高い解像度や重
ね合わせ精度が得られにくいなどの欠点がある。一方、
ステッパ方式では、その一例としてi線(365nm)を
使って0.7μmの解像度で44mm角の領域、または5
4×30mmの領域を一度に露光することができる。これ
に対応して、スティックドライバの長辺の長さをこの露
光範囲内としておけばサブミクロンパターンであっても
効率よく露光することが可能となる。A second problem for forming a large number of stick drivers on a large-area substrate is an exposure technique.
Stick driver design rule is 0.3-2μ
m, preferably 0.35 to 1 μm. With such a design rule, it is necessary to perform exposure with high throughput. In the exposure method, the proximity method and the projection method are advantageous for improving the throughput, but have the disadvantage that a large-sized high-definition mask is required, and it is difficult to obtain high resolution and overlay accuracy. on the other hand,
In the stepper method, for example, an i-line (365 nm) is used, and a resolution of 0.7 μm and a 44 mm square area or 5 mm
An area of 4 × 30 mm can be exposed at a time. Correspondingly, if the length of the long side of the stick driver is set within this exposure range, it is possible to efficiently expose even a submicron pattern.
【0153】液晶表示装置などの画素領域は必ずしもサ
ブミクロンのデザインルールを必要としないので、大面
積を一度に露光できるプロキシミティ方式やプロジェク
ション方式が適した方式であると考えられている。従っ
て、駆動回路部と画素領域とを別の露光方式で行うこと
は生産性を向上させるばかりでなく、本発明のようにス
ティックドライバを実装することで大画面の表示装置の
周辺部(額縁領域)の面積を小さくすることを可能にす
る。Since a pixel region of a liquid crystal display device or the like does not always require a submicron design rule, a proximity system or a projection system that can expose a large area at a time is considered to be a suitable system. Therefore, performing the driving circuit portion and the pixel region by different exposure methods not only improves the productivity, but also implements the stick driver as in the present invention to enable the peripheral portion (frame region) of the large-screen display device. ) Can be reduced.
【0154】[実施例13]スティックドライバにはCM
OS回路を基本形態とするシフトレジスタ回路やバッフ
ァ回路、ラッチ回路などを形成する。これらの回路を形
成するためのTFTの作製方法について図31を用いて
説明する。[Thirteenth Embodiment] The stick driver has a CM
A shift register circuit, a buffer circuit, a latch circuit, and the like which are basically formed using an OS circuit are formed. A method for manufacturing a TFT for forming these circuits is described with reference to FIGS.
【0155】図31(A)において、基板5501には
コーニング社の#7059ガラスや#1737ガラスな
どに代表されるバリウムホウケイ酸ガラスやアルミノホ
ウケイ酸ガラスなどのガラス基板などを用いる。このよ
うなガラス基板は加熱温度により僅かながら収縮するの
で、ガラス歪み点よりも500〜650℃の温度で熱処
理を施したものを用いても良い。In FIG. 31A, a glass substrate such as barium borosilicate glass or aluminoborosilicate glass typified by Corning # 7059 glass or # 1737 glass is used as a substrate 5501. Since such a glass substrate slightly shrinks due to the heating temperature, a glass substrate which has been subjected to a heat treatment at a temperature of 500 to 650 ° C. from the glass distortion point may be used.
【0156】ブロッキング層5502は基板5501に
微量に含まれるアルカリ金属などが半導体層に拡散する
のを防ぐために設けられ、酸化シリコン膜や窒化シリコ
ン膜、または酸化窒化シリコン膜などの絶縁膜で形成す
る。また、TFTのしきい値電圧(Vth)を安定化させ
るために、ブロッキング層の応力を引張り応力とするこ
とが望ましい。応力の制御は上記絶縁膜の作製条件によ
り制御する。例えば、プラズマCVD法でSiH4、N
H3、N2Oから作製される酸化窒化シリコン膜5502
aを10〜200nm(好ましくは50〜100nm)形成
し、同様にSiH4、N2Oから作製される酸化窒化シリ
コン膜5502bを50〜200nm(好ましくは100
〜150nm)の厚さに積層形成する。図11では下地膜
5502を2層構造として示したが、前記絶縁膜の単層
膜または2層以上積層させた構造で形成しても良い。[0156] The blocking layer 5502 is provided to prevent a small amount of alkali metal or the like contained in the substrate 5501 from diffusing into the semiconductor layer, and is formed of an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film. . Further, in order to stabilize the threshold voltage (Vth) of the TFT, it is desirable that the stress of the blocking layer be a tensile stress. The control of the stress is controlled by the manufacturing conditions of the insulating film. For example, SiH 4 , N
Silicon oxynitride film 5502 formed from H 3 and N 2 O
a is formed to a thickness of 10 to 200 nm (preferably 50 to 100 nm), and a silicon oxynitride film 5502 b similarly made of SiH 4 and N 2 O is deposited to a thickness of 50 to 200 nm (preferably 100 to 100 nm).
(About 150 nm). Although the base film 5502 has a two-layer structure in FIG. 11, the base film 5502 may be formed to have a single-layer structure of the insulating film or a structure in which two or more layers are stacked.
【0157】島状に形成した結晶質半導体層5503、
5504は、非晶質構造を有する半導体膜をレーザー結
晶化法や熱結晶化法を用いて結晶化させた結晶質半導体
膜を用いる。この結晶質半導体層5503、5504の
厚さは25〜80nm(好ましくは30〜60nm)の厚さ
で形成する。結晶質半導体膜の材料に限定はないが、好
ましくはシリコンまたはシリコンゲルマニウム(SiG
e)合金などで形成すると良い。The crystalline semiconductor layer 5503 formed in an island shape,
5504 uses a crystalline semiconductor film obtained by crystallizing a semiconductor film having an amorphous structure by a laser crystallization method or a thermal crystallization method. The crystalline semiconductor layers 5503 and 5504 are formed to have a thickness of 25 to 80 nm (preferably 30 to 60 nm). The material of the crystalline semiconductor film is not limited, but is preferably silicon or silicon germanium (SiG
e) It is good to form with an alloy etc.
【0158】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーに代表されるガスレーザーやYAGレーザー、Y
VO 4レーザーに代表される固体レーザーを用いる。こ
れらのレーザーを用いる場合には、レーザー発振器から
放射されたレーザー光を光学系で線状または長方形状ま
たは矩形状に集光し半導体膜に照射する方法を用いると
良い。結晶化の条件は実施者が適宣選択するものである
が、エキシマレーザーを用いる場合はパルス発振周波数
30Hzとし、レーザーエネルギー密度を100〜40
0mJ/cm2(代表的には200〜300mJ/cm2)とする。ま
た、YAGレーザーを用いる場合にはその第2高調波を
用いパルス発振周波数1〜10kHzとし、レーザーエ
ネルギー密度を300〜600mJ/cm2(代表的には35
0〜500mJ/cm2)とすると良い。そして幅100〜1
000μm、例えば400μmで線状に集光したレーザ
ー光を基板全面に渡って照射し、この時の線状レーザー
光の重ね合わせ率(オーバーラップ率)を80〜98%
として行う。Fabrication of crystalline semiconductor film by laser crystallization
To do this, use a pulse oscillation type or continuous emission type excimer
Lasers such as gas lasers, YAG lasers, and Y
VO FourA solid-state laser represented by a laser is used. This
When using these lasers, the laser oscillator
The emitted laser light is converted into a linear or rectangular
Or using a method of condensing into a rectangular shape and irradiating the semiconductor film
good. Crystallization conditions are chosen by the practitioner
However, when using an excimer laser, the pulse oscillation frequency
30Hz, laser energy density 100 ~ 40
0mJ / cmTwo(Typically 200-300mJ / cmTwo). Ma
When a YAG laser is used, the second harmonic
The pulse oscillation frequency used was 1 to 10 kHz,
Energy density 300 ~ 600mJ / cmTwo(Typically 35
0-500mJ / cmTwo). And width 100-1
Laser focused linearly at 000 μm, for example 400 μm
-Light is irradiated over the entire surface of the substrate, and the linear laser
80-98% light overlap rate (overlap rate)
Do as.
【0159】ゲート絶縁膜5505はプラズマCVD法
またはスパッタ法を用い、厚さを40〜200nmとして
シリコンを含む絶縁膜で形成する。プラズマCVD法で
SiH4とN2Oの混合ガスから作製される酸化窒化シリ
コン膜はゲート絶縁膜として適した材料であり、80nm
の厚さに形成しゲート絶縁膜とする。勿論、ゲート絶縁
膜はこのような酸化窒化シリコン膜に限定されるもので
なく、他のシリコンを含む絶縁膜を単層または積層構造
として用いても良い。例えば、酸化シリコン膜を用いる
場合には、プラズマCVD法でTEOS(Tetraethyl O
rtho Silicate)とO2とを混合し、反応圧力40Pa、基
板温度300〜400℃とし、高周波(13.56MH
z)電力密度0.5〜0.8W/cm2で放電させて形成する
ことができる。このようにして作製される酸化シリコン
膜は、その後400〜500℃の熱アニールによりゲー
ト絶縁膜として良好な特性を得ることができる。The gate insulating film 5505 is formed of an insulating film containing silicon with a thickness of 40 to 200 nm by a plasma CVD method or a sputtering method. A silicon oxynitride film formed from a mixed gas of SiH 4 and N 2 O by a plasma CVD method is a material suitable as a gate insulating film and has a thickness of 80 nm.
To form a gate insulating film. Needless to say, the gate insulating film is not limited to such a silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure. For example, when a silicon oxide film is used, TEOS (Tetraethyl O
rtho Silicate) and O 2 , a reaction pressure of 40 Pa, a substrate temperature of 300 to 400 ° C., and a high frequency (13.56 MHz).
z) It can be formed by discharging at a power density of 0.5 to 0.8 W / cm 2 . The silicon oxide film thus manufactured can obtain good characteristics as a gate insulating film by subsequent thermal annealing at 400 to 500 ° C.
【0160】そして、ゲート絶縁膜5505上にゲート
電極を形成するための第1の導電膜5506と第2の導
電膜5507とを形成する。本実施例で示すTFTのゲ
ート電極は2層構造で形成し、第1の導電膜5506を
タンタル(Ta)膜で50〜100nmの厚さに形成し、
第2の導電膜をタングステン(W)膜で100〜300
nmの厚さに形成する。[0160] Then, a first conductive film 5506 and a second conductive film 5507 for forming a gate electrode are formed over the gate insulating film 5505. The gate electrode of the TFT shown in this embodiment has a two-layer structure, and a first conductive film 5506 is formed of a tantalum (Ta) film to a thickness of 50 to 100 nm.
The second conductive film is made of a tungsten (W) film of 100 to 300.
Formed to a thickness of nm.
【0161】Ta膜はスパッタ法でTaのターゲットを
用いて形成する。Arに適量のXeやKrを加えてスパ
ッタすると、Ta膜の内部応力を緩和して膜の剥離を防
止することができる。α相のTa膜の抵抗率は20μΩ
cm程度でありゲート電極に使用することができるが、β
相のTa膜の抵抗率は180μΩcm程度でありゲート電
極とするには不向きである。α相のTa膜を形成するた
めに、Taのα相に近い結晶構造をもつ窒化タンタルを
10〜50nm程度の厚さでTaの下地に形成しておくと
α相のTa膜を容易に得ることができる。A Ta film is formed by a sputtering method using a Ta target. When an appropriate amount of Xe or Kr is added to Ar and sputtered, the internal stress of the Ta film can be relaxed and the film can be prevented from peeling. The resistivity of the α-phase Ta film is 20 μΩ
cm and can be used for the gate electrode.
The phase Ta film has a resistivity of about 180 μΩcm, which is unsuitable for use as a gate electrode. If a tantalum nitride having a crystal structure close to the α phase of Ta is formed on a Ta base with a thickness of about 10 to 50 nm in order to form an α phase Ta film, the α phase Ta film can be easily obtained. be able to.
【0162】W膜はWをターゲットとしたスパッタ法で
形成する。その他に6フッ化タングステン(WF6)を
用いる熱CVD法で形成することもできる。いずれにし
てもゲート電極として使用するためには低抵抗化を図る
必要がある。W膜は結晶粒を大きくすることで低抵抗率
化を図ることができるが、W中に酸素などの不純物元素
が多い場合には結晶化が阻害され高抵抗化する。Wのタ
ーゲットには純度99.9999%のものを用い、さら
に成膜時に気相中からの不純物の混入がないように十分
配慮してW膜を形成することにより、抵抗率9〜20μ
Ωcmを実現することができる。The W film is formed by a sputtering method using W as a target. Alternatively, it can be formed by a thermal CVD method using tungsten hexafluoride (WF 6 ). In any case, it is necessary to reduce the resistance in order to use it as a gate electrode. The resistivity of the W film can be reduced by enlarging the crystal grains. However, when there are many impurity elements such as oxygen in W, crystallization is inhibited and the resistance is increased. A W target having a purity of 99.9999% is used, and a W film is formed with sufficient care so as not to mix impurities from the gas phase at the time of film formation.
Ωcm can be realized.
【0163】次に図31(B)に示すように、レジスト
によるマスク5508を形成し、第1のエッチング処理
を行う。エッチング方法に限定はないが、好適にはIC
P(Inductively Coupled Plasma:誘導結合型プラズ
マ)エッチング装置を用い、エッチング用ガスにCF4
とCl2を用い、0.5〜2Pa、好ましくは1Paの圧力
でコイル型の電極に500WのRF(13.56MHz)電力を
投入してプラズマを生成して行う。基板側(試料ステー
ジ)にも100WのRF(13.56MHz)電力を投入し、実
質的に負の自己バイアス電圧を印加する。CF4とCl2
を混合した場合にはW膜及びTa膜とも同程度の速度で
エッチングすることがでできる。Next, as shown in FIG. 31B, a mask 5508 made of a resist is formed, and a first etching process is performed. Although there is no limitation on the etching method, preferably, an IC is used.
Using a P (Inductively Coupled Plasma) etching apparatus, CF 4 was used as an etching gas.
And Cl 2 at a pressure of 0.5 to 2 Pa, preferably 1 Pa, and a 500 W RF (13.56 MHz) power is applied to the coil-type electrode to generate plasma. 100 W of RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. CF 4 and Cl 2
Is mixed, the W film and the Ta film can be etched at the same speed.
【0164】第1のエッチング処理では、第1の導電層
及び第2の導電層の端部がテーパー形状となるように加
工する。テーパー部の角度は15〜45°とする。しか
し、ゲート絶縁膜上に残渣を残すことなくエッチングす
るためには、10〜20%程度の割合でエッチング時間
を増加させるオーバーエッチング処理をすると良い。W
膜に対する酸化窒化シリコン膜の選択比は2〜4(代表
的には3)であるので、オーバーエッチング処理によ
り、酸化窒化シリコン膜が露出した面は20〜50nm程
度エッチングされる。こうして、第1のエッチング処理
により第1の導電層と第2の導電層から成る第1の形状
の導電層5509、5510(第1の導電層5509
a、5510aと第2の導電層5509b〜5510
b)を形成する。5511はゲート絶縁膜であり、第1
の形状の導電層5509〜5510で覆われない領域は
20〜50nm程度エッチングされ薄くなった領域が形成
される。[0164] In the first etching treatment, processing is performed so that the end portions of the first conductive layer and the second conductive layer are tapered. The angle of the tapered portion is 15 to 45 °. However, in order to perform etching without leaving any residue on the gate insulating film, an over-etching process in which the etching time is increased by about 10 to 20% is preferably performed. W
Since the selectivity of the silicon oxynitride film to the film is 2 to 4 (typically 3), the exposed surface of the silicon oxynitride film is etched by about 20 to 50 nm by the over-etching process. Thus, the first shape conductive layers 5509 and 5510 (the first conductive layer 5509) including the first conductive layer and the second conductive layer are formed by the first etching treatment.
a, 5510a and second conductive layers 5509b to 5510
b) is formed. Reference numeral 5511 denotes a gate insulating film,
The region which is not covered with the conductive layers 5509 to 5510 in the shape of the above is etched to about 20 to 50 nm to form a thinned region.
【0165】その後、第1のドーピング処理を行いn型
を付与する不純物元素を添加する。ドーピングの方法は
イオンドープ法若しくはイオン注入法で行えば良い。イ
オンドープ法の条件はドーズ量を1×1013〜5×10
14atoms/cm2とし、加速電圧を60〜100keVとして行
う。n型を付与する不純物元素として15族に属する元
素、典型的にはリン(P)または砒素(As)を用い
る。イオンドープ法で行う場合、第1の形状の導電層5
509、5510がn型を付与する不純物元素に対する
マスクとなり、自己整合的に第1の不純物領域5520
〜5523が形成され、1×1020〜1×1021atomic
/cm3の濃度範囲でリン(P)を添加する。After that, a first doping process is performed to add an impurity element imparting n-type. The doping may be performed by an ion doping method or an ion implantation method. The condition of the ion doping method is that the dose is 1 × 10 13 to 5 × 10
It is performed at 14 atoms / cm 2 and an acceleration voltage of 60 to 100 keV. As the impurity element imparting n-type, an element belonging to Group 15 of the periodic table, typically, phosphorus (P) or arsenic (As) is used. In the case of performing the ion doping method, the first shape conductive layer 5
Reference numerals 509 and 5510 serve as masks for the impurity element imparting n-type, and the first impurity region 5520 is self-aligned.
~ 5523 are formed, 1 × 10 20 -1 × 10 21 atomic
Phosphorus (P) is added in a concentration range of / cm 3 .
【0166】次に図31(C)に示すように第2のエッ
チング処理を行う。ICPエッチング装置を用い、エッ
チングガスにCF4とCl2とO2を混合して、1Paの圧
力でコイル型の電極に500WのRF電力(13.56MHz)を
供給してプラズマを生成する。基板側(試料ステージ)
には50WのRF(13.56MHz)電力を投入し、第1のエ
ッチング処理に比べ低い自己バイアス電圧となるように
する。このような条件によりW膜を異方性エッチング
し、かつ、それより遅いエッチング速度でTa膜を異方
性エッチングして第2の形状の導電層5514、551
5(第1の導電層5514a、5515aと第2の導電
層5514b、5515b)を形成する。5516はゲ
ート絶縁膜であり、第2の形状の導電層5514、55
15で覆われない領域はさらに20〜50nm程度エッチ
ングされ薄くなった領域が形成される。Next, a second etching process is performed as shown in FIG. Using an ICP etching apparatus, CF 4 , Cl 2, and O 2 are mixed as an etching gas, and 500 W of RF power (13.56 MHz) is supplied to the coil-type electrode at a pressure of 1 Pa to generate plasma. Substrate side (sample stage)
Is supplied with 50 W RF (13.56 MHz) power so that the self-bias voltage is lower than that of the first etching process. Under these conditions, the W film is anisotropically etched, and the Ta film is anisotropically etched at a lower etching rate to form the second shape conductive layers 5514, 551.
5 (first conductive layers 5514a and 5515a and second conductive layers 5514b and 5515b) are formed. Reference numeral 5516 denotes a gate insulating film, and the second shape conductive layers 5514 and 55
Areas not covered by 15 are further etched by about 20 to 50 nm to form thinner areas.
【0167】そして、図31(D)に示す第2のドーピ
ング処理を行う。この場合、第1のドーピング処理より
もドーズ量を下げ高加速電圧の条件でn型を付与する不
純物元素をドーピングする。例えば、加速電圧を70〜
120keVとし、1×1013/cm2のドーズ量で行い、図
31(B)で島状半導体層に形成された第1の不純物領
域の内側に新な不純物領域を形成する。ドーピングは第
2の形状の導電層5514〜5515をマスクとして利
用するものであるが、第2の導電層5514a、551
5aの下側の領域にも不純物元素が添加されるようにド
ーピングする。こうして、第2の導電層5514a、5
515aと重なる第3の不純物領域5517、5518
と、第1の不純物領域と第3の不純物領域との間の第2
の不純物領域5519〜5520とを形成する。添加さ
れるリン(P)の濃度は、第2の不純物領域で1×10
17〜1×1019atoms/cm3の濃度となるようにし、第3
の不純物領域で1×1016〜1×1018atoms/cm3の濃
度となるようにする。Then, a second doping process shown in FIG. In this case, an impurity element imparting n-type is doped under a condition of a high acceleration voltage with a lower dose than in the first doping process. For example, when the acceleration voltage is 70 to
At a dose of 1 × 10 13 / cm 2 at 120 keV, a new impurity region is formed inside the first impurity region formed in the island-shaped semiconductor layer in FIG. The doping uses the second shape conductive layers 5514 to 5515 as a mask, but the second shape conductive layers 5514a and 551 are used.
The region below 5a is also doped so as to add the impurity element. Thus, the second conductive layers 5514a, 5514a,
Third impurity regions 5517 and 5518 overlapping with 515a
And a second impurity region between the first impurity region and the third impurity region.
Of impurity regions 5519 to 5520 are formed. The concentration of phosphorus (P) to be added is 1 × 10 5 in the second impurity region.
The concentration is set to 17 to 1 × 10 19 atoms / cm 3 ,
In the impurity region of 1 × 10 16 to 1 × 10 18 atoms / cm 3 .
【0168】そして図31(E)に示すように、pチャ
ネル型TFTを形成する島状半導体層5503にp型を
付与する不純物元素が添加された第4の不純物領域55
22〜5524を形成する。このとき、nチャネル型T
FTを形成する島状半導体層5504はレジストのマス
ク5521で全面を被覆しておく。不純物領域5522
〜5524にはそれぞれ異なる濃度でリン(P)が添加
されているが、ジボラン(B2H6)を用いたイオンドー
プ法で形成し、そのいずれの領域においても不純物濃度
を2×1020〜2×1021atoms/cm3となるようにす
る。As shown in FIG. 31E, a fourth impurity region 55 in which an impurity element imparting p-type is added to the island-shaped semiconductor layer 5503 forming the p-channel TFT.
22 to 5524 are formed. At this time, the n-channel type T
The entire surface of the island-shaped semiconductor layer 5504 forming the FT is covered with a resist mask 5521. Impurity region 5522
Phosphorus (P) is added at different concentrations to 5524, but they are formed by ion doping using diborane (B 2 H 6 ), and the impurity concentration is 2 × 10 20 to It is set to 2 × 10 21 atoms / cm 3 .
【0169】以上までの工程でそれぞれの半導体層に不
純物領域が形成される。第2の導電層5514、551
5がゲート電極として機能する。その後、導電型の制御
を目的としてそれぞれの半導体層に添加された不純物元
素を活性化する処理を行う。この工程はファーネスアニ
ール炉を用いる熱アニール法、レーザーアニール法、ま
たはラピッドサーマルアニール法(RTA法)を適用す
ることができる。熱アニール法では酸素濃度が1ppm以
下、好ましくは0.1ppm以下の窒素雰囲気中で400
〜700℃、代表的には500〜600℃で行う。Through the above steps, impurity regions are formed in the respective semiconductor layers. Second conductive layers 5514, 551
5 functions as a gate electrode. After that, a process for activating the impurity element added to each semiconductor layer is performed for the purpose of controlling the conductivity type. In this step, a thermal annealing method using a furnace annealing furnace, a laser annealing method, or a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, the oxygen concentration is 400 ppm or less in a nitrogen atmosphere of 1 ppm or less, preferably 0.1 ppm or less.
To 700 ° C., typically 500 to 600 ° C.
【0170】レーザーアニール法では波長400nm以下
のエキシマレーザー光やYAGレーザー、YVO4レー
ザーの第2高調波(532nm)を用いる。活性化の条件
は実施者が適宣選択するものであるが、エキシマレーザ
ーを用いる場合はパルス発振周波数30Hzとし、レーザ
ーエネルギー密度を100〜300mJ/cm2とする。ま
た、YAGレーザーを用いる場合にはその第2高調波を
用いパルス発振周波数1〜10kHzとし、レーザーエネ
ルギー密度を200〜400mJ/cm2とすると良い。そし
て幅100〜1000μm、例えば400μmで線状に集
光したレーザー光を基板全面に渡って照射し、この時の
線状レーザー光の重ね合わせ率(オーバーラップ率)を
80〜98%として行う。In the laser annealing method, an excimer laser beam having a wavelength of 400 nm or less, a second harmonic (532 nm) of a YAG laser or a YVO 4 laser is used. The activation conditions are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 30 Hz, and the laser energy density is 100 to 300 mJ / cm 2 . When a YAG laser is used, the second harmonic is used to set the pulse oscillation frequency to 1 to 10 kHz and the laser energy density to 200 to 400 mJ / cm 2 . Then, a laser beam condensed linearly with a width of 100 to 1000 μm, for example 400 μm, is irradiated over the entire surface of the substrate, and the superposition rate (overlap rate) of the linear laser light at this time is set to 80 to 98%.
【0171】さらに、3〜100%の水素を含む雰囲気
中で、300〜450℃で1〜12時間の熱処理を行
い、島状半導体層を水素化する工程を行う。この工程は
熱的に励起された水素により半導体層のダングリングボ
ンドを終端する工程である。水素化の他の手段として、
プラズマ水素化(プラズマにより励起された水素を用い
る)を行っても良い。Further, a heat treatment is performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% of hydrogen to hydrogenate the island-like semiconductor layer. In this step, dangling bonds in the semiconductor layer are terminated by thermally excited hydrogen. As another means of hydrogenation,
Plasma hydrogenation (using hydrogen excited by plasma) may be performed.
【0172】図31(F)において、第1の層間絶縁膜
5525は酸化窒化シリコン膜で100〜200nmの厚
さで形成する。その上に有機絶縁物材料から成る第2の
層間絶縁膜526を形成する。第2の層間絶縁膜552
6は1.0〜2.0μmの平均膜厚で形成する。有機絶
縁物材料としては、ポリイミド、アクリル、ポリアミ
ド、ポリイミドアミド、BCB(ベンゾシクロブテン)
等を使用することができる。例えば、基板に塗布後、熱
重合するタイプのポリイミドを用いる場合には、クリー
ンオーブンにて300℃で焼成して形成する。また、ア
クリルを用いる場合には、2液性のものを用い、主材と
硬化剤を混合した後、スピナーを用いて基板全面に塗布
した後、ホットプレートで80℃で60秒の予備加熱を
行い、さらにクリーンオーブンで250℃で60分焼成
して形成することができる。In FIG. 31F, the first interlayer insulating film 5525 is formed of a silicon oxynitride film with a thickness of 100 to 200 nm. A second interlayer insulating film 526 made of an organic insulating material is formed thereon. Second interlayer insulating film 552
6 is formed with an average film thickness of 1.0 to 2.0 μm. Organic insulator materials include polyimide, acrylic, polyamide, polyimide amide, BCB (benzocyclobutene)
Etc. can be used. For example, in the case of using a polyimide of a type which is thermally polymerized after being applied to a substrate, it is formed by firing at 300 ° C. in a clean oven. In the case of using acrylic, after using a two-pack type, mixing the main material and the curing agent, applying the entire surface of the substrate using a spinner, and preheating at 80 ° C. for 60 seconds on a hot plate. Then, it can be formed by firing in a clean oven at 250 ° C. for 60 minutes.
【0173】そして、半導体層に形成した第1の不純物
領域または第4の不純物領域とコンタクトをする配線5
527〜5530を形成する。この配線は50〜200
nmのTi膜、100〜300nmのAl膜、50〜200
nmのスズ(Sn)膜またはTi膜で形成する。このよう
な構成で形成された配線5527〜5530は、最初に
形成するTi膜が半導体層と接触をし、コンタクト部分
の耐熱性を高めている。Then, a wiring 5 for making contact with the first impurity region or the fourth impurity region formed in the semiconductor layer
527 to 5530 are formed. This wiring is 50-200
nm Ti film, 100-300 nm Al film, 50-200
It is formed of a tin (Sn) film or a Ti film having a thickness of nm. In the wirings 5527 to 5530 formed with such a structure, the Ti film formed first contacts the semiconductor layer, and the heat resistance of the contact portion is increased.
【0174】以上の様にして、pチャネル型TFT55
30、nチャネル型TFT5531を有する駆動回路が
形成することができる。pチャネル型TFT5530に
はチャネル形成領域5532、ゲート電極である第2の
導電層5514と重なる第4の不純物領域5533、ゲ
ート電極の外側に形成される第4の不純物領域553
4、配線5527、5529とコンタクトを形成する不
純物領域5535を有している。pチャネル型TFTに
形成されるこれらの不純物領域は、ソースまたはドレイ
ンとして機能するものである。nチャネル型TFT55
31はチャネル形成領域5536、ゲート電極である第
2の導電層5515と重なる第3の不純物領域5537
(Gate Overlapped Drain:GOLD領域)、ゲート電
極の外側に形成される第2の不純物領域5538(Ligh
tly Doped Drain:LDD領域)とソース領域またはド
レイン領域として機能する第1の不純物領域5539を
有している。このように第3の不純物領域(GOLD領
域)を設けることにより、ホットキャリア効果によるT
FTの劣化を防止することができ、10V以上の高い電
圧を印加してもきわめて安定した動作を得ることができ
る。また、第2の不純物領域を設けることにより、オフ
電流を低く抑えることができる。As described above, the p-channel TFT 55
30, a driver circuit including an n-channel TFT 5531 can be formed. In the p-channel TFT 5530, a channel formation region 5532, a fourth impurity region 5533 overlapping with the second conductive layer 5514 which is a gate electrode, and a fourth impurity region 553 formed outside the gate electrode
4. There is an impurity region 5535 which forms a contact with the wirings 5527 and 5529. These impurity regions formed in the p-channel TFT function as a source or a drain. n-channel TFT 55
31 is a third impurity region 5537 which overlaps with the channel formation region 5536 and the second conductive layer 5515 which is a gate electrode.
(Gate Overlapped Drain: GOLD region) and a second impurity region 5538 (Ligh region) formed outside the gate electrode.
tly Doped Drain (LDD region) and a first impurity region 5539 functioning as a source region or a drain region. By providing the third impurity region (GOLD region) in this manner, T
FT degradation can be prevented, and extremely stable operation can be obtained even when a high voltage of 10 V or more is applied. In addition, by providing the second impurity region, off-state current can be reduced.
【0175】図11で示したTFTの作製工程は、CM
OS回路を形成するTFTを5枚のフォトマスクで形成
することができる。具体的には、半導体層を島状に分割
するマスク(PM1)、ゲート電極を形成するためのマ
スク(PM2)、ドーピング用のマスク(PM3)、コ
ンタクトホール形成用のマスク(PM4)、配線形成マ
スク(PM5)である。しかしながら、図31に示す工
程に従えば、nチャネル型TFTには上述のように2種
類のLDD領域を作り込むことを可能としている。即
ち、TFTの安定性を高める構造を形成するのみでな
く、工程数を大幅に削減し、歩留まりの向上と製造コス
トの大幅な削減を可能としている。The manufacturing process of the TFT shown in FIG.
A TFT for forming an OS circuit can be formed using five photomasks. More specifically, a mask (PM1) for dividing the semiconductor layer into islands, a mask (PM2) for forming a gate electrode, a doping mask (PM3), a mask for forming contact holes (PM4), and wiring formation This is a mask (PM5). However, according to the process shown in FIG. 31, two types of LDD regions can be formed in the n-channel TFT as described above. That is, in addition to forming a structure that enhances the stability of the TFT, the number of steps can be significantly reduced, and the yield can be improved and the manufacturing cost can be significantly reduced.
【0176】このような工程により作製されるTFTを
用いてスティックドライバを形成する。30V系の高電
圧が印加されるバッファ回路などには、特に図31
(F)で示すnチャネル型TFT5531は適してい
る。ここでは、nチャネル型TFTとpチャネル型TF
Tの2つを形成する工程を示したが、同工程により容量
素子や抵抗素子を形成することは容易に想定できるもの
であり省略されている。また、回路形成に必要なTFT
のサイズ(チャネル長/チャネル幅)やそのレイアウト
は実施者が適宣考慮すれば良いものである。[0176] A stick driver is formed using the TFTs manufactured by the above steps. Especially for a buffer circuit to which a high voltage of 30 V is applied, FIG.
An n-channel TFT 5531 shown in FIG. Here, an n-channel TFT and a p-channel TF
Although the steps of forming two of T are shown, the formation of the capacitive element and the resistive element by the same step can be easily assumed, and is omitted. In addition, TFT required for circuit formation
(Channel length / channel width) and its layout may be appropriately determined by the practitioner.
【0177】[実施例14]図31とは異なる工程でステ
ィックドライバに適したTFTの他の一例を図32を用
いて説明する。図32(A)において、基板6601、
ブロッキング層6602(6602a、6602b)、
島状に形成した半導体層6603〜6605は実施例1
3と同等なものとしここでは説明を省略する。[Embodiment 14] Another example of a TFT suitable for a stick driver in a process different from that of FIG. 31 will be described with reference to FIG. In FIG. 32A, a substrate 6601,
Blocking layer 6602 (6602a, 6602b),
The semiconductor layers 6603 to 6605 formed in an island shape are the same as those in the first embodiment.
3 and the description is omitted here.
【0178】半導体層6604、6605にはnチャネ
ル型TFTのしきい値電圧(Vth)を制御する目的でp
型を付与する不純物元素を1×1016〜5×1017atom
s/cm 3程度の濃度で添加しても良い。ゲート絶縁膜66
06はプラズマCVD法またはスパッタ法を用い、膜厚
を40〜200nmとしてシリコンを含む絶縁膜で形成す
る。例えば、75nmの厚さで酸化窒化シリコン膜から形
成すると良い。また、SiH4とN2OにO2を添加させ
て作製された酸化窒化シリコン膜は、膜中の固定電荷密
度が低減されているのでこの用途に対して好ましい材料
となる。勿論、ゲート絶縁膜はこのような酸化窒化シリ
コン膜に限定されるものでなく、他のシリコンを含む絶
縁膜を単層または積層構造として用いても良い。The semiconductor layers 6604 and 6605 have n channels.
In order to control the threshold voltage (Vth) of the
1 × 10 impurity elements to give mold16~ 5 × 1017atom
s / cm ThreeIt may be added at a concentration of about. Gate insulating film 66
06 is a film thickness using a plasma CVD method or a sputtering method.
Is formed from an insulating film containing silicon with a thickness of 40 to 200 nm.
You. For example, a 75-nm-thick silicon oxynitride film
Good to do. In addition, SiHFourAnd NTwoO to OTwoIs added
The silicon oxynitride film fabricated by
Preferred material for this application due to reduced degree
Becomes Of course, the gate insulating film is made of such oxynitride silicon.
It is not limited to silicon film, but must contain other silicon.
The edge film may be used as a single layer or a laminated structure.
【0179】次に、nチャネル型TFTのLDD領域を
形成するために、n型を付与する不純物元素を半導体層
6604、6605に選択的に添加する。レジストで形
成するマスク6607〜6609はそのために設けるも
のである。ドーピングは、代表的な方法としてフォスフ
ィン(PH3)を用いたイオンドープ法で行う。形成さ
れる不純物領域は低濃度n型不純物領域6610、66
11と定義されるもので、この領域のリン(P)濃度は
2×1016〜5×1019atoms/cm3の範囲とする。その
後、マスク6607〜6609を除去して、添加した不
純物元素を活性化させる処理を行う。活性化の処理はレ
ーザーアニール法により行うと簡便である。その条件の
一例は、レーザーパルス発振周波数1kHzとし、レーザ
ーエネルギー密度を100〜300mJ/cm2(代表的には
150〜250mJ/cm2)とする。そして線状ビームを基
板全面に渡って照射し、この時の線状ビームの重ね合わ
せ率(オーバーラップ率)を80〜99%(好ましく
は、95〜99%)として行う。レーザーアニール法に
用いるレーザー発振器には、ガスレーザーであるエキシ
マレーザーや固体レーザーであるYAGレーザー、YV
O4レーザー、YAlO3レーザー、YLFレーザーなど
を用いることができる。前記YAGレーザーなどの固体
レーザーの場合には、その基本波(1064nm)の他に
その第2高調波(532nm)、第3高調波(355nm)
を用いることができる。こうして活性化処理をすること
により、チャネル形成領域と、低濃度n型不純物領域と
の接合を良好なものとすることができる。Next, in order to form an LDD region of an n-channel TFT, an impurity element imparting n-type conductivity is selectively added to the semiconductor layers 6604 and 6605. Masks 6607 to 6609 formed of resist are provided for that purpose. The doping is typically performed by an ion doping method using phosphine (PH 3 ). The impurity regions to be formed are low concentration n-type impurity regions 6610 and 66.
The phosphorus (P) concentration in this region is in the range of 2 × 10 16 to 5 × 10 19 atoms / cm 3 . After that, the masks 6607 to 6609 are removed, and a process for activating the added impurity element is performed. It is convenient to perform the activation treatment by a laser annealing method. One example of the condition is a laser pulse oscillation frequency of 1 kHz and a laser energy density of 100 to 300 mJ / cm 2 (typically 150 to 250 mJ / cm 2 ). Then, the linear beam is irradiated over the entire surface of the substrate, and the superposition rate (overlap rate) of the linear beam at this time is set to 80 to 99% (preferably 95 to 99%). The laser oscillator used for the laser annealing method includes an excimer laser as a gas laser, a YAG laser as a solid laser, and a YV laser.
An O 4 laser, a YAlO 3 laser, a YLF laser, or the like can be used. In the case of a solid-state laser such as the YAG laser, the second harmonic (532 nm) and the third harmonic (355 nm) in addition to the fundamental wave (1064 nm).
Can be used. By performing the activation treatment in this manner, the junction between the channel formation region and the low-concentration n-type impurity region can be improved.
【0180】次に、図32(B)に示すように、ゲート
絶縁膜6606上にゲート電極6611〜6614を形
成する。このゲート電極はタンタル(Ta)、チタン
(Ti)、モリブデン(Mo)、タングステン(W)か
ら選ばれた元素、または前記元素を主成分とする合金
か、前記元素を組み合わせた合金膜(代表的にはMo−
W合金膜、Mo−Ta合金膜)で形成すれば良い。この
ような材料から成る導電層111の下には窒化タンタル
(TaN)、窒化タングステン(WN)、窒化チタン
(TiN)膜、窒化モリブデン(MoN)などの窒化
物、タングステンシリサイド、チタンシリサイド、モリ
ブデンシリサイドなどのシリサイドを形成しておいても
良い。ゲート電極の厚さは200〜400nm(好ましく
は250〜350nm)で形成する。また、ゲート電極6
613、6614は低濃度n型不純物領域6610、6
611とそれぞれ一部が重なるように形成する。[0180] Next, as shown in FIG. 32B, gate electrodes 6611 to 6614 are formed over the gate insulating film 6606. The gate electrode is made of an element selected from tantalum (Ta), titanium (Ti), molybdenum (Mo), tungsten (W), an alloy containing the above elements as a main component, or an alloy film combining the above elements (typically, Mo-
(W alloy film, Mo-Ta alloy film). Under the conductive layer 111 made of such a material, a nitride such as tantalum nitride (TaN), tungsten nitride (WN), titanium nitride (TiN), molybdenum nitride (MoN), tungsten silicide, titanium silicide, and molybdenum silicide Alternatively, silicide such as may be formed. The gate electrode is formed to have a thickness of 200 to 400 nm (preferably 250 to 350 nm). In addition, the gate electrode 6
613 and 6614 are low concentration n-type impurity regions 6610 and 6
611 so as to partially overlap each other.
【0181】そして、図32(C)に示すように、nチ
ャネル型TFTのソース領域またはドレイン領域として
機能する高濃度n型不純物領域の形成を行う。まず、レ
ジストのマスク6615、6616を形成し、n型を付
与する不純物元素を添加して高濃度n型不純物領域66
18、6619を形成する。n型を付与する不純物元素
にはリン(P)を用い、その濃度が1×1020〜1×1
021atoms/cm3の濃度範囲となるようにフォスフィン
(PH3)を用いたイオンドープ法で行う。pチャネル
型TFTを形成する半導体層6603の端部に形成する
高濃度n型不純物領域6617は、pチャネル型TFT
の動作に直接影響を及ぼすものでないが、チャネル形成
領域の不純物元素をゲッタリングする処理が必要な場合
に利用することができる。Then, as shown in FIG. 32C, a high-concentration n-type impurity region functioning as a source region or a drain region of the n-channel TFT is formed. First, resist masks 6615 and 6616 are formed, and an impurity element for imparting n-type is added to form a high-concentration n-type impurity region 66.
18, 6619 are formed. Phosphorus (P) is used as an impurity element imparting n-type, and its concentration is 1 × 10 20 to 1 × 1.
The ion doping method using phosphine (PH 3 ) is performed so as to have a concentration of 0 21 atoms / cm 3 . The high-concentration n-type impurity region 6617 formed at the end of the semiconductor layer 6603 forming the p-channel TFT is a p-channel TFT.
Although it does not directly affect the operation of the present embodiment, it can be used when a process for gettering the impurity element in the channel formation region is required.
【0182】そして、pチャネル型TFTを形成する半
導体層6603にソース領域およびドレイン領域を形成
する高濃度p型不純物領域6621を形成する。ゲート
電極6612をマスクとしてジボラン(B2H6)を用い
たイオンドープ法で行い、自己整合的に高濃度p型不純
物領域を形成する。このときnチャネル型TFTを形成
する半導体膜6604、6605はレジストマスク66
20で全面を被覆しておく。この領域のボロン(B)濃
度は3×1020〜3×1021atoms/cm3となるようにす
る。Then, a high-concentration p-type impurity region 6621 for forming a source region and a drain region is formed in the semiconductor layer 6603 forming the p-channel TFT. An ion doping method using diborane (B 2 H 6 ) is performed using the gate electrode 6612 as a mask to form a high-concentration p-type impurity region in a self-aligned manner. At this time, the semiconductor films 6604 and 6605 forming the n-channel type TFT are formed on the resist mask 66.
The whole surface is covered with 20. The boron (B) concentration in this region is set to 3 × 10 20 to 3 × 10 21 atoms / cm 3 .
【0183】その後、図32(E)に示すように、ゲー
ト電極およびゲート絶縁膜上から第1の層間絶縁膜66
23を形成する。第1の層間絶縁膜6623は酸化シリ
コン膜、酸化窒化シリコン膜、窒化シリコン膜、または
これらを組み合わせた積層膜で100〜200nmの厚さ
で形成する。例えば、酸化シリコン膜を用いる場合に
は、プラズマCVD法で、TEOSとO2とを混合し、
反応圧力40Pa、基板温度300〜400℃とし、高周
波(13.56MHz)電力密度0.5〜0.8W/cm2で放
電させて形成する。酸化窒化シリコン膜を用いる場合に
は、プラズマCVD法でSiH4、N2O、NH3から作
製される酸化窒化シリコン膜、またはSiH4、N2Oか
ら作製される酸化窒化シリコン膜で形成すれば良い。こ
の場合の作製条件は反応圧力20〜200Pa、基板温度
300〜400℃とし、高周波(60MHz)電力密度
0.1〜1.0W/cm2で形成することができる。また、
SiH4、N2O、H2から作製される酸化窒化水素化シ
リコン膜を適用しても良い。窒化シリコン膜も同様にプ
ラズマCVD法でSiH4、NH3から作製することが可
能である。Thereafter, as shown in FIG. 32E, a first interlayer insulating film 66 is formed on the gate electrode and the gate insulating film.
23 are formed. The first interlayer insulating film 6623 is formed with a thickness of 100 to 200 nm by using a silicon oxide film, a silicon oxynitride film, a silicon nitride film, or a stacked film obtained by combining these. For example, when a silicon oxide film is used, TEOS and O 2 are mixed by a plasma CVD method,
It is formed by discharging at a reaction pressure of 40 Pa, a substrate temperature of 300 to 400 ° C., and a high frequency (13.56 MHz) power density of 0.5 to 0.8 W / cm 2 . In the case of using a silicon oxynitride film, a silicon oxynitride film formed from SiH 4 , N 2 O, and NH 3 by a plasma CVD method or a silicon oxynitride film formed from SiH 4 and N 2 O is used. Good. The manufacturing conditions in this case are a reaction pressure of 20 to 200 Pa, a substrate temperature of 300 to 400 ° C., and a high frequency (60 MHz) power density of 0.1 to 1.0 W / cm 2 . Also,
A silicon oxynitride hydride film formed from SiH 4 , N 2 O, and H 2 may be used. Similarly, a silicon nitride film can be formed from SiH 4 and NH 3 by a plasma CVD method.
【0184】その後、それぞれの濃度で添加されたn型
またはp型を付与する不純物元素を活性化する工程を行
う。この工程はファーネスアニール炉を用いる熱アニー
ル法で行うことが好ましい。熱アニール法では酸素濃度
が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中
で400〜700℃、代表的には500〜600℃で行
うものであり、代表的には550℃で4時間の熱処理を
行う。Thereafter, a step of activating the impurity elements imparting n-type or p-type added at the respective concentrations is performed. This step is preferably performed by a thermal annealing method using a furnace annealing furnace. The thermal annealing method is performed in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less at 400 to 700 ° C., typically 500 to 600 ° C., typically at 550 ° C. for 4 hours. Heat treatment is performed.
【0185】熱処理を行った後、さらに、3〜100%
の水素を含む雰囲気中で、300〜450℃で1〜12
時間の熱処理を行い、島状半導体膜を水素化する工程を
行う。この工程は熱的に励起された水素により島状半導
体膜にある1016〜1018/cm3のダングリングボンドを
終端する工程である。水素化の他の手段として、プラズ
マ水素化(プラズマにより励起された水素を用いる)を
行っても良い。After the heat treatment, 3 to 100%
1 to 12 at 300 to 450 ° C. in an atmosphere containing hydrogen
A heat treatment is performed for a long time to perform a step of hydrogenating the island-shaped semiconductor film. In this step, dangling bonds of 10 16 to 10 18 / cm 3 in the island-like semiconductor film are terminated by thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
【0186】そして、有機絶縁物材料からなる第2の層
間絶縁膜6624を1.0〜2.0μmの平均膜厚で形
成する。有機樹脂材料としては、ポリイミド、アクリ
ル、ポリアミド、ポリイミドアミド、BCB(ベンゾシ
クロブテン)等を使用することができる。このように、
層間絶縁膜を有機絶縁物材料で形成することにより、表
面を良好に平坦化させることができる。また、有機樹脂
材料は一般に誘電率が低いので、寄生容量を低減でき、
TFTの動作を高速化する上で非常に重要な要素とな
る。しかし、これらの有機絶縁物材料は吸湿性があり保
護膜としては適さないので、第1の層間絶縁膜6623
で形成した酸化シリコン膜、酸化窒化シリコン膜、窒化
シリコン膜などと組み合わせて用いることが好ましい。Then, a second interlayer insulating film 6624 made of an organic insulating material is formed with an average thickness of 1.0 to 2.0 μm. As the organic resin material, polyimide, acrylic, polyamide, polyimide amide, BCB (benzocyclobutene), or the like can be used. in this way,
By forming the interlayer insulating film with an organic insulating material, the surface can be satisfactorily planarized. In addition, since organic resin materials generally have a low dielectric constant, parasitic capacitance can be reduced,
This is a very important factor in speeding up the operation of the TFT. However, since these organic insulator materials are hygroscopic and are not suitable as a protective film, the first interlayer insulating film 6623 is used.
It is preferable to use in combination with a silicon oxide film, a silicon oxynitride film, a silicon nitride film, or the like formed by the above.
【0187】その後、第1及び第2の層間絶縁膜にコン
タクトホールを形成し、実施例1と同様にして、ソース
またはドレイン配線6625〜6630を形成する。コ
ンタクトホールの形成はドライエッチング法により行
い、エッチングガスとしてCF 4、O2、Heの混合ガス
を用い有機樹脂材料から成る層間絶縁膜をまずエッチン
グし、その後続いてエッチングガスをCF4、O2として
保護絶縁膜6624をエッチングする。さらに、半導体
層との選択比を高めるために、エッチングガスをCHF
3に切り替えてゲート絶縁膜をエッチングすることによ
り、良好にコンタクトホールを形成することができる。
配線を形成後、300℃程度の温度ならば状態で水素化
処理とシンタリング処理を同時に行うことができ、TF
Tの電気的特性を向上させることができる。Then, the first and second interlayer insulating films are
A tact hole is formed, and the source is formed in the same manner as in Example 1.
Alternatively, drain wirings 6625 to 6630 are formed. Ko
Contact holes are formed by dry etching.
And CF as etching gas Four, OTwoMixed gas of He and He
First, etch the interlayer insulating film made of organic resin
Followed by an etching gas of CFFour, OTwoAs
The protective insulating film 6624 is etched. In addition, semiconductor
In order to increase the selectivity with the layer, the etching gas is CHF
ThreeTo etch the gate insulating film.
As a result, a contact hole can be formed well.
After forming wiring, hydrogenate at a temperature of about 300 ° C
Process and sintering process can be performed simultaneously,
The electrical characteristics of T can be improved.
【0188】こうして、pチャネル型TFT6631、
nチャネル型TFT6632、6633を形成すること
ができる。pチャネル型TFT6631には、チャネル
形成領域6634、高濃度p型不純物領域から成るソー
スまたはドレイン領域6635が形成されたシングルド
レインの構造を有している。nチャネル型TFT663
2には、チャネル形成領域6637、ゲート電極661
3と重なるLDD領域6638(GOLD領域)、ソー
スまたはドレイン領域6639が形成されている。LD
D領域6638をLovと表記すると、そのチャネル長方
向の長さは0.5〜3.0μm、好ましくは1.0〜
2.0μmとする。LDD領域6638の長さをこのよ
うにすると、ドレイン領域近傍に発生する高電界を緩和
してホットキャリアの発生を防ぎTFTの特性劣化を防
止することができる。nチャネル型TFT6633に
は、チャネル形成領域6640、ゲート電極6614と
重なるLDD領域6641(GOLD領域)、ゲート電
極6614と重ならないLDD領域6642、ソースま
たはドレイン領域6643が形成されている。LDD領
域6643をLoffと表記すると、そのチャネル長方向
の長さは0.5〜4.0μm、好ましくは1.5〜2.
5μmとすれば良く、このLDD領域により主にオフ電
流を低減させることができる。Thus, the p-channel TFT 6631,
N-channel TFTs 6632 and 6633 can be formed. The p-channel TFT 6631 has a single drain structure in which a channel formation region 6634 and a source or drain region 6635 formed of a high-concentration p-type impurity region are formed. n-channel TFT663
2 includes a channel formation region 6637 and a gate electrode 661
An LDD region 6638 (GOLD region) and a source or drain region 6639 which overlap with the region 3 are formed. LD
When the D region 6638 is represented by Lov, the length in the channel length direction is 0.5 to 3.0 μm, preferably 1.0 to 3.0 μm.
2.0 μm. When the length of the LDD region 6638 is set in this manner, a high electric field generated in the vicinity of the drain region can be reduced to prevent generation of hot carriers and prevent deterioration of TFT characteristics. In the n-channel TFT 6633, a channel formation region 6640, an LDD region 6641 (GOLD region) overlapping with the gate electrode 6614, an LDD region 6642 not overlapping with the gate electrode 6614, and a source or drain region 6643 are formed. When the LDD region 6643 is described as Loff, the length in the channel length direction is 0.5 to 4.0 μm, preferably 1.5 to 2.0 μm.
The off-state current can be reduced mainly by the LDD region.
【0189】nチャネル型TFT6632はゲート電極
6613と重なるLDD領域6638が設けられている
が、このLDD領域はドレイン側に形成する。この構造
により、ホットキャリア効果による特性の劣化を防ぎ、
また寄生容量を最低限度に抑えて高速動作を可能とす
る。また、ソース及びドレイン領域の端部とゲート電極
の端部がほぼ一致させることで、LDDによる抵抗損失
が減り電流駆動能力を高めることができる。従って、n
チャネル型TFT6632の構造はバッファ回路などに
適している。The n-channel type TFT 6632 is provided with an LDD region 6638 overlapping the gate electrode 6613, and this LDD region is formed on the drain side. This structure prevents deterioration of characteristics due to the hot carrier effect,
In addition, high-speed operation can be achieved while suppressing the parasitic capacitance to the minimum. In addition, by making the ends of the source and drain regions substantially coincide with the ends of the gate electrode, resistance loss due to LDD is reduced and current driving capability can be increased. Therefore, n
The structure of the channel type TFT 6632 is suitable for a buffer circuit or the like.
【0190】一方、nチャネル型TFT6633は、ゲ
ート電極6614と重なるLDD領域6641とゲート
電極6614と重ならないLDD領域6642が設けら
れた構造で、ホットキャリア効果による劣化を防ぐと同
時にオフ電流を低減させる。このような構造はアナログ
スイッチなどを形成するTFTに適している。これらの
TFTを適宣配置してスティックドライバを形成する。
30V系の高電圧が印加されるバッファ回路などには、
nチャネル型TFT6632は適した構造である。各種
回路形成に必要なTFTのサイズ(チャネル長/チャネ
ル幅)やそのレイアウトは実施者が適宣考慮すれば良い
ものである。On the other hand, the n-channel TFT 6633 has a structure in which an LDD region 6641 overlapping with the gate electrode 6614 and an LDD region 6642 not overlapping with the gate electrode 6614 are provided. . Such a structure is suitable for a TFT forming an analog switch or the like. These TFTs are appropriately arranged to form a stick driver.
For a buffer circuit to which a high voltage of 30V is applied,
The n-channel TFT 6632 has a suitable structure. The size (channel length / channel width) of the TFT and the layout thereof necessary for forming various circuits may be appropriately determined by the practitioner.
【0191】スティック基板に設けられる入出力端子は
図33で示すようにソースまたはドレイン配線と同じ層
上に形成される。図33では入出力端子6650、66
51がスティック基板の端部に形成される様子を示して
いる。第1の基板にフェースダウンのCOG法で実装す
るには表面パッシベーションが必要であるので、絶縁層
6652により表面をパッシベーションする。このよう
な入出力端子の形態は実施例13で作製したスティック
基板にも適用できる。The input / output terminals provided on the stick substrate are formed on the same layer as the source or drain wiring as shown in FIG. In FIG. 33, input / output terminals 6650, 66
Reference numeral 51 denotes a state formed at the end of the stick substrate. Since surface passivation is required for mounting on the first substrate by the face-down COG method, the surface is passivated by the insulating layer 6652. Such a form of the input / output terminal can be applied to the stick substrate manufactured in the thirteenth embodiment.
【0192】[実施例15]画素領域に接続するスティッ
クドライバの回路構成は、走査線側に接続するものと、
データ線側に接続するものとで異なる。図29は走査線
側に接続するスティックドライバの回路構成の一例を示
す。このドライバー回路は、信号の入力側からシフトレ
ジスタ回路3301、レベルシフタ回路3302、バッ
ファ回路3303が設けられている。シフトレジスタ回
路3301の電源電圧は3Vで動作させるが、バッファ
回路3302は液晶を駆動するために20〜30Vで動
作させるため、耐圧を高める必要がある。回路の形成に
使用するTFTは実施例13または14で説明した構造
のものを適用できるが、チャネル長は5μm以上とし、
ゲート電極と重なるLDD領域を必ず設ける構造とす
る。また、ゲート絶縁膜の厚さも100〜200nm、好
ましくは150nmの厚さで形成することが望ましい。[Embodiment 15] The circuit configuration of the stick driver connected to the pixel area includes one connected to the scanning line side,
It differs depending on what is connected to the data line side. FIG. 29 shows an example of a circuit configuration of a stick driver connected to the scanning line side. This driver circuit includes a shift register circuit 3301, a level shifter circuit 3302, and a buffer circuit 3303 from the signal input side. The power supply voltage of the shift register circuit 3301 is operated at 3 V, but the buffer circuit 3302 is operated at 20 to 30 V to drive the liquid crystal. As the TFT used for forming the circuit, the TFT having the structure described in Embodiment 13 or 14 can be applied, but the channel length is set to 5 μm or more.
A structure in which an LDD region overlapping with the gate electrode is always provided. Further, the thickness of the gate insulating film is desirably 100 to 200 nm, preferably 150 nm.
【0193】図31(F)、図32(E)で示すTFT
はいずれも一対のソース・ドレイン間に一つのゲート電
極を設けたシングルゲート構造で示しているが、耐圧を
高めるために、複数のゲート電極を設けたマルチゲート
構造で形成しても良い。The TFT shown in FIGS. 31F and 32E
Are shown in a single-gate structure in which one gate electrode is provided between a pair of source and drain, but may be formed in a multi-gate structure in which a plurality of gate electrodes are provided in order to increase withstand voltage.
【0194】一方、データ線側に接続するスティックド
ライバは、入力側からシフトレジスタ回路3304、ラ
ッチ回路3305、3306、レベルシフタ回路330
7、D/A変換回路3308が設けられている。シフト
レジスタ回路やラッチ回路は3Vで駆動され、D/A変
換回路も10Vで駆動の耐圧をそれほど考慮する必要は
ないが、50MHz以上の高速動作が要求され、チャネル
長は0.5〜5μm、ゲート絶縁膜の厚さも40〜10
0nm、好ましくは75nmの厚さで形成することが望まし
い。また、高速動作を実現する目的からゲート電極と重
なるLDD領域の長さは0.5〜1μmで形成し、寄生
容量の影響を極力低減しておく良い。On the other hand, the stick driver connected to the data line side includes a shift register circuit 3304, latch circuits 3305, 3306, and a level shifter circuit 330 from the input side.
7. A D / A conversion circuit 3308 is provided. The shift register circuit and the latch circuit are driven at 3V, and the D / A conversion circuit is not required to consider the withstand voltage of the drive at 10V. However, a high-speed operation of 50 MHz or more is required, the channel length is 0.5 to 5 μm, The thickness of the gate insulating film is also 40 to 10.
It is desirable to form it with a thickness of 0 nm, preferably 75 nm. Further, for the purpose of realizing high-speed operation, the length of the LDD region overlapping with the gate electrode is preferably formed to be 0.5 to 1 μm to minimize the influence of the parasitic capacitance.
【0195】[0195]
【発明の効果】本発明によれば、走査線側に設けるステ
ィックドライバとデータ線側に設けるスティックドライ
バのそれぞれの駆動回路に形成するTFTの構造を最適
なものとすることができる。走査線側のスティックドラ
イバのTFTには30V程度の耐圧を満たすTFTを作
製することが可能であり、データ線側のスティックドラ
イバのTFTは、3〜5Vにて50MHz以上の周波数で
駆動することを可能とする。According to the present invention, it is possible to optimize the structure of the TFT formed in each drive circuit of the stick driver provided on the scanning line side and the stick driver provided on the data line side. It is possible to manufacture a TFT that satisfies a withstand voltage of about 30 V for the stick driver TFT on the scanning line side, and to drive the stick driver TFT on the data line side at a frequency of 50 MHz or more at 3 to 5 V. Make it possible.
【0196】或いは、データ線側に信号分割回路を設
け、分割駆動をすることにより、スティックドライバの
負荷を軽減してより安定な回路動作を得ることができ
る。Alternatively, by providing a signal dividing circuit on the data line side and performing divided driving, the load on the stick driver can be reduced and a more stable circuit operation can be obtained.
【0197】また、駆動回路において低電圧駆動部と、
高電圧駆動部を分け、それに適したTFTを作製するこ
とにより、低消費電力化を実現することができる。Further, in the driving circuit, a low-voltage driving section;
By dividing the high-voltage driver and manufacturing a TFT suitable for the high-voltage driver, low power consumption can be realized.
【図1】 スティックドライバを実装する表示装置の構
成を説明する図。FIG. 1 is a diagram illustrating a configuration of a display device on which a stick driver is mounted.
【図2】 画素領域とスティックドライバの回路構成を
説明するブロック構成図。FIG. 2 is a block diagram illustrating a circuit configuration of a pixel area and a stick driver.
【図3】 スティックドライバの構成を説明する断面
図。FIG. 3 is a cross-sectional view illustrating a configuration of a stick driver.
【図4】 スティックドライバの実装方法の一例を説明
する図。FIG. 4 is a view for explaining an example of a method of mounting a stick driver.
【図5】 スティックドライバの実装方法の一例を説明
する図。FIG. 5 is a view for explaining an example of a method of mounting a stick driver.
【図6】 スティックドライバ上に形成する駆動回路の
作製工程を説明する図。FIG. 6 illustrates a manufacturing process of a drive circuit formed over a stick driver.
【図7】 スティックドライバ上に形成する駆動回路の
作製工程を説明する図。FIG. 7 illustrates a manufacturing process of a driver circuit formed over a stick driver.
【図8】 スティックドライバ上に形成する駆動回路の
作製工程を説明する図。FIG. 8 illustrates a manufacturing process of a driver circuit formed over a stick driver.
【図9】 スティックドライバ上に形成する駆動回路の
作製工程を説明する図。FIG. 9 illustrates a manufacturing process of a drive circuit formed over a stick driver.
【図10】 スティックドライバ上に形成する駆動回路
の作製工程を説明する図。FIG. 10 illustrates a manufacturing process of a drive circuit formed over a stick driver.
【図11】 スティックドライバを実装するパッシブ型
表示装置の概念図。FIG. 11 is a conceptual diagram of a passive display device on which a stick driver is mounted.
【図12】 スティックドライバ上に形成する駆動回路
の作製工程を説明する図。FIG. 12 illustrates a manufacturing process of a driver circuit formed over a stick driver.
【図13】 スティックドライバ上に形成する駆動回路
の作製工程を説明する図。FIG. 13 illustrates a manufacturing process of a drive circuit formed over a stick driver.
【図14】 スティックドライバの端子部の構成を説明
する断面図。FIG. 14 is a cross-sectional view illustrating a configuration of a terminal portion of the stick driver.
【図15】 スティックドライバの入出力端子部に形成
するバンプの作製工程図。FIG. 15 is a manufacturing process diagram of a bump formed on an input / output terminal portion of a stick driver.
【図16】 表示装置の回路構成を説明するブロック構
成図。FIG. 16 is a block diagram illustrating a circuit configuration of a display device.
【図17】 信号分割回路の構成を説明する図。FIG. 17 illustrates a structure of a signal division circuit.
【図18】 データ線に接続するスティックドライバの
駆動回路の構成を説明する図。FIG. 18 is a diagram illustrating a configuration of a drive circuit of a stick driver connected to a data line.
【図19】 ラッチ回路の具体例を説明する図。FIG. 19 illustrates a specific example of a latch circuit.
【図20】 液晶表示装置の画素領域の構成の一例を説
明する上面図と回路図。20A and 20B are a top view and a circuit diagram illustrating an example of a structure of a pixel region of a liquid crystal display device.
【図21】 ボトムゲート型の画素TFTの断面構造を
説明する図。FIG. 21 illustrates a cross-sectional structure of a bottom-gate pixel TFT.
【図22】 スティックドライバを実装する液晶表示装
置の組み立て図。FIG. 22 is an assembly view of a liquid crystal display device on which a stick driver is mounted.
【図23】 EL表示装置の画素領域の構成の一例を説
明する上面図と回路図。23A and 23B are a top view and a circuit diagram illustrating an example of a structure of a pixel region of an EL display device.
【図24】 表示装置を電気光学装置の筐体に装着する
一例を説明する図。FIG 24 illustrates an example in which a display device is mounted on a housing of an electro-optical device.
【図25】 スティックドライバを実装するアクティブ
マトリクス型表示装置の概念図。FIG. 25 is a conceptual diagram of an active matrix display device on which a stick driver is mounted.
【図26】 半導体装置の一例を説明する図。FIG 26 illustrates an example of a semiconductor device.
【図27】 半導体装置の一例を説明する図。FIG. 27 illustrates an example of a semiconductor device.
【図28】 大型基板に多数のスティックドライバを形
成するときのレイアウトを説明する図。FIG. 28 is a view for explaining a layout when a large number of stick drivers are formed on a large substrate.
【図29】 走査線に接続するスティックドライバの駆
動回路の構成を説明する図。FIG. 29 illustrates a configuration of a driving circuit of a stick driver connected to a scanning line.
【図30】 データ線に接続するスティックドライバの
駆動回路の構成を説明する図。FIG. 30 illustrates a configuration of a drive circuit of a stick driver connected to a data line.
【図31】 スティックドライバ上に形成する駆動回路
の作製工程を説明ずる図。FIG. 31 illustrates a manufacturing process of a driver circuit formed over a stick driver.
【図32】 スティックドライバ上に形成する駆動回路
の作製工程を説明ずる図。FIG. 32 illustrates a manufacturing process of a driver circuit formed over a stick driver.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/088 H01L 27/08 102C 27/08 331 29/78 613Z 29/786 617S 21/336 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 27/088 H01L 27/08 102C 27/08 331 29/78 613Z 29/786 617S 21/336
Claims (28)
マトリクス状に配置して画素領域が形成された第1の基
板と、前記画素領域に対応して対向電極が形成された第
2の基板と、前記第1の基板の画素領域の外側に設けら
れ、結晶質半導体を有する複数の薄膜トランジスタで形
成された駆動回路を有するガラスまたは石英から成る第
3の基板と、前記第1の基板と前記第2の基板との間に
液晶層を狭持した半導体装置において、前記結晶質半導
体を有する複数の薄膜トランジスタは、第1の厚さのゲ
ート絶縁膜で形成された第1の薄膜トランジスタと、第
2の厚さのゲート絶縁膜で形成された第2の薄膜トラン
ジスタとを含むことを特徴とする半導体装置。A first substrate on which pixel regions are formed by arranging thin film transistors having an amorphous semiconductor in a matrix; a second substrate on which a counter electrode is formed corresponding to the pixel regions; A third substrate made of glass or quartz having a driving circuit formed of a plurality of thin film transistors having a crystalline semiconductor and provided outside a pixel region of the first substrate; A plurality of thin film transistors having a crystalline semiconductor, the first thin film transistor formed of a gate insulating film having a first thickness, and the second thin film transistor having a second thickness. And a second thin film transistor formed of a gate insulating film.
を介して交差するように設けられ、前記交差部の近傍に
非晶質半導体を有する薄膜トランジスタが設けられた画
素領域を有する第1の基板と、前記画素領域に対応して
対向電極が形成された第2の基板と、前記第1の基板の
画素領域の外側に設けられ、結晶質半導体を有する複数
の薄膜トランジスタで形成された駆動回路を有するガラ
スまたは石英から成る第3の基板と、前記第1の基板と
前記第2の基板との間に液晶層を狭持した半導体装置に
おいて、前記第3の基板は複数個設けられ、前記結晶質
半導体を有する複数の薄膜トランジスタは、第1の厚さ
のゲート絶縁膜で形成された第1の薄膜トランジスタ
と、第2の厚さのゲート絶縁膜で形成された第2の薄膜
トランジスタとを含むことを特徴とする半導体装置。A plurality of scanning lines and a plurality of data lines are provided so as to intersect with an insulating layer interposed therebetween, and a pixel region having a thin film transistor having an amorphous semiconductor near the intersection is provided. A first substrate, a second substrate provided with a counter electrode corresponding to the pixel region, and a plurality of thin film transistors provided outside the pixel region of the first substrate and having a crystalline semiconductor. In a semiconductor device having a third substrate made of glass or quartz having a driving circuit and a liquid crystal layer sandwiched between the first substrate and the second substrate, a plurality of the third substrates are provided. The plurality of thin film transistors including the crystalline semiconductor include a first thin film transistor formed using a gate insulating film having a first thickness and a second thin film transistor formed using a gate insulating film having a second thickness. Including Wherein a.
第1の基板の画素領域の外側に設けられ、結晶質半導体
を有する複数の薄膜トランジスタで形成された駆動回路
を有するガラスまたは石英から成る第3の基板とを有す
る半導体装置において、前記第3の基板は複数個設けら
れ、前記結晶質半導体を有する複数の薄膜トランジスタ
は、第1の厚さのゲート絶縁膜で形成された第1の薄膜
トランジスタと、第2の厚さのゲート絶縁膜で形成され
た第2の薄膜トランジスタを含むことを特徴とする半導
体装置。3. A glass or quartz having a first substrate on which a pixel region is formed, and a driver circuit provided outside the pixel region of the first substrate and formed by a plurality of thin film transistors having a crystalline semiconductor. A plurality of third substrates are provided, and the plurality of thin film transistors having a crystalline semiconductor are formed of a first insulating film formed of a gate insulating film having a first thickness. And a second thin film transistor formed of a gate insulating film having a second thickness.
を介して交差するように設けられ、前記交差部に対応し
て非晶質半導体を有する薄膜トランジスタが設けられた
画素領域を有する第1の基板と、前記画素領域に対応し
て対向電極が形成された第2の基板と、前記第1の基板
の画素領域の外側に設けられ、結晶質半導体を有する複
数の薄膜トランジスタで形成された駆動回路を有する複
数のガラスまたは石英から成る第3の基板と、前記第1
の基板と前記第2の基板との間に液晶層を狭持した半導
体装置において、前記複数の第3の基板の少なくとも一
つは、前記走査線に接続する第1の駆動回路が形成さ
れ、前記第3の基板は複数個設けられ、前記複数の第3
の基板の少なくとも他の一つは、前記データ線に接続す
る第2の駆動回路が形成され、かつ、該第2の駆動回路
は信号分割回路と接続していることを特徴とする半導体
装置。4. A pixel region in which a plurality of scanning lines and a plurality of data lines intersect with an insulating layer interposed therebetween, and a pixel region in which a thin film transistor having an amorphous semiconductor is provided corresponding to the intersection. A first substrate, a second substrate provided with a counter electrode corresponding to the pixel region, and a plurality of thin film transistors provided outside the pixel region of the first substrate and including a crystalline semiconductor. A third substrate made of a plurality of glasses or quartz having a driving circuit;
A semiconductor device having a liquid crystal layer sandwiched between the substrate and the second substrate, wherein at least one of the plurality of third substrates has a first drive circuit connected to the scanning line; A plurality of the third substrates are provided, and a plurality of the third substrates are provided.
A semiconductor device, wherein at least one other of the substrates has a second drive circuit connected to the data line, and the second drive circuit is connected to a signal dividing circuit.
ジスタは、第1のゲート絶縁膜で形成された第1の薄膜
トランジスタと、第2のゲート絶縁膜で形成された第2
の薄膜トランジスタを含み、少なくとも、前記第2の駆
動回路には、前記第1の薄膜トランジスタと第2の薄膜
トランジスタが設けられていることを特徴とする半導体
装置。5. The thin film transistor according to claim 4, wherein the plurality of thin film transistors are a first thin film transistor formed of a first gate insulating film and a second thin film transistor formed of a second gate insulating film.
A semiconductor device, comprising: a first thin film transistor; and a second thin film transistor, at least in the second driver circuit.
いて、前記非晶質半導体を有する薄膜トランジスタはボ
トムゲート型の構造であり、前記結晶質半導体を有する
薄膜トランジスタはトップゲート型の構造であることを
特徴とする半導体装置。6. The thin film transistor having an amorphous semiconductor has a bottom gate structure, and the thin film transistor having a crystalline semiconductor has a top gate structure. A semiconductor device, comprising:
と画素電極とをマトリクス状に配置して画素領域を形成
した第1の基板と、前記画素領域に対応して対向電極が
形成された第2の基板と、前記第1の基板と前記第2の
基板との間に液晶層を挟持した半導体装置において、前
記第1の基板上の前記画素領域以外の領域に、結晶質半
導体層を有する薄膜トランジスタで形成された駆動回路
を有する第3の基板が複数個設けられ、前記駆動回路か
らの信号が前記画素領域に入力するように接続されてい
ることを特徴とする半導体装置。7. A first substrate in which a thin film transistor having an amorphous semiconductor layer and a pixel electrode are arranged in a matrix to form a pixel region, and a second substrate in which a counter electrode is formed corresponding to the pixel region. And a semiconductor device having a liquid crystal layer sandwiched between the first substrate and the second substrate, the thin film transistor having a crystalline semiconductor layer in a region other than the pixel region on the first substrate A plurality of third substrates each having a drive circuit formed by the method described above, and connected to input a signal from the drive circuit to the pixel region.
と画素電極とをマトリクス状に配置して画素領域を形成
した第1の基板と、前記画素領域に対応して対向電極が
形成された第2の基板と、前記第1の基板と前記第2の
基板との間に液晶層を挟持した半導体装置において、前
記第1の基板上の前記画素領域以外の領域に、結晶質半
導体層を有する薄膜トランジスタで形成された駆動回路
を有する第3の基板が複数個設けられ、前記第3の基板
の短辺の長さは1〜6mm、長辺の長さは15〜80mmの
矩形状に形成され、前記駆動回路の出力端子は30〜1
00μmのピッチで形成されていて、前記駆動回路から
の信号が前記画素領域に入力するように接続されている
ことを特徴とする半導体装置。8. A first substrate in which a pixel region is formed by arranging a thin film transistor having an amorphous semiconductor layer and a pixel electrode in a matrix, and a second substrate in which a counter electrode is formed corresponding to the pixel region. And a semiconductor device having a liquid crystal layer sandwiched between the first substrate and the second substrate, the thin film transistor having a crystalline semiconductor layer in a region other than the pixel region on the first substrate A plurality of third substrates having a drive circuit formed by the above are provided, and the length of the short side of the third substrate is 1 to 6 mm, and the length of the long side is 15 to 80 mm. The output terminal of the drive circuit is 30 to 1
A semiconductor device formed at a pitch of 00 μm and connected so that a signal from the driving circuit is input to the pixel region.
を介して交差するように設けられ、前記交差部に対応し
て非晶質半導体層を有する薄膜トランジスタが設けられ
た画素領域を有する第1の基板と、前記画素領域に対応
して対向電極が形成された第2の基板と、前記第1の基
板と前記第2の基板との間に液晶層を挟持した半導体装
置において、前記第1の基板上の前記画素領域以外の領
域に、結晶質半導体層を有する薄膜トランジスタで形成
された駆動回路を有する第3の基板が複数個設けられ、
前記駆動回路の出力端子は前記走査線または前記データ
線のいずれかと接続されていることを特徴とする半導体
装置。9. A pixel region provided with a plurality of scanning lines and a plurality of data lines intersecting via an insulating layer, and a pixel region provided with a thin film transistor having an amorphous semiconductor layer corresponding to the intersection. A first substrate, a second substrate on which a counter electrode is formed corresponding to the pixel region, and a semiconductor device having a liquid crystal layer sandwiched between the first substrate and the second substrate. In a region other than the pixel region on the first substrate, a plurality of third substrates having a driver circuit formed using a thin film transistor having a crystalline semiconductor layer are provided,
An output terminal of the driving circuit is connected to one of the scanning line and the data line.
層を介して交差するように設けられ、前記交差部に対応
して非晶質半導体層を有する薄膜トランジスタが設けら
れた画素領域を有する第1の基板と、前記画素領域に対
応して対向電極が形成された第2の基板と、前記第1の
基板と前記第2の基板との間に液晶層を挟持した半導体
装置において、前記第1の基板上の前記画素領域以外の
領域に、結晶質半導体層を有する薄膜トランジスタで形
成された駆動回路を有する第3の基板が複数個設けら
れ、前記第3の基板の短辺の長さは1〜6mm、長辺の長
さは15〜80mmの矩形状に形成され、前記駆動回路の
出力端子は30〜100μmのピッチで形成されてい
て、前記駆動回路の出力端子は前記走査線または前記デ
ータ線のいずれかと接続されていることを特徴とする半
導体装置。10. A pixel region in which a plurality of scanning lines and a plurality of data lines are provided so as to intersect via an insulating layer, and a pixel region in which a thin film transistor having an amorphous semiconductor layer is provided corresponding to the intersection. A first substrate, a second substrate on which a counter electrode is formed corresponding to the pixel region, and a semiconductor device having a liquid crystal layer sandwiched between the first substrate and the second substrate. In a region other than the pixel region on the first substrate, a plurality of third substrates having a driving circuit formed of a thin film transistor having a crystalline semiconductor layer are provided, and a length of a short side of the third substrate is reduced. The drive circuit is formed in a rectangular shape having a length of 1 to 6 mm and a length of a long side of 15 to 80 mm. The output terminals of the drive circuit are formed at a pitch of 30 to 100 μm. Or connected to one of the data lines A semiconductor device characterized in that:
において、前記第1の基板と、前記第2の基板と、前記
第3の基板とは同じ厚さであることを特徴とする半導体
装置。11. The semiconductor device according to claim 7, wherein the first substrate, the second substrate, and the third substrate have the same thickness. Semiconductor device.
において、前記第1の基板と、前記第2の基板と、前記
第3の基板とは同じ材質であることを特徴とする半導体
装置。12. The semiconductor according to claim 7, wherein the first substrate, the second substrate, and the third substrate are made of the same material. apparatus.
走査線に接続する前記駆動回路は、シフトレジスタ回路
部、レベルシフタ回路部、バッファ回路部を有し、少な
くとも前記バッファ回路部に設けられるnチャネル型薄
膜トランジスタには、該薄膜トランジスタのゲート電極
と重なるLDD領域が設けられていることを特徴とする
半導体装置。13. The driving circuit according to claim 7, wherein the driving circuit connected to the scanning line has a shift register circuit section, a level shifter circuit section, and a buffer circuit section, and at least n is provided in the buffer circuit section. A semiconductor device in which a channel type thin film transistor is provided with an LDD region overlapping with a gate electrode of the thin film transistor.
において、前記非晶質半導体層を有する薄膜トランジス
タはボトムゲート型の構造を有し、前記結晶質半導体層
を有する薄膜トランジスタはトップゲート型の構造を有
していることを特徴とする半導体装置。14. The thin film transistor having the amorphous semiconductor layer according to claim 7, wherein the thin film transistor having the amorphous semiconductor layer has a bottom gate structure, and the thin film transistor having the crystalline semiconductor layer is a top gate type. A semiconductor device having the structure described above.
において、前記半導体装置は携帯電話、ビデオカメラ、
モバイルコンピュータ、携帯書籍、デジタルカメラ、パ
ーソナルコンピュータ、DVDプレーヤー、テレビから
選ばれた一つであることを特徴とする半導体装置。15. The semiconductor device according to claim 1, wherein the semiconductor device is a mobile phone, a video camera,
A semiconductor device, which is one selected from a mobile computer, a portable book, a digital camera, a personal computer, a DVD player, and a television.
トランジスタが設けられた画素領域を形成する第1の工
程と、第2の基板に前記画素領域に対応する対向電極を
形成する第2の工程と、前記第1の基板と前記第2の基
板の間に液晶層を挟持して貼り合わせる第3の工程と、
第3の基板上に結晶質半導体を有する薄膜トランジスタ
で形成される駆動回路を複数個形成する第4の工程と、
前記第3の基板に形成された複数の駆動回路をそれぞれ
に分割して、スティック状の基板を形成する第5の工程
と、前記スティック状の基板を前記第1の基板の画素領
域の周辺に複数個貼り合わせ、前記駆動回路と前記画素
領域とを電気的に接続する第6の工程とを有し、前記第
4の工程は、第1の厚さのゲート絶縁膜を形成する工程
と、第2の厚さのゲート絶縁膜を形成する工程とを含む
ことを特徴とする半導体装置の作製方法。16. A first step of forming a pixel region provided with a thin film transistor having an amorphous semiconductor on a first substrate, and a second step of forming a counter electrode corresponding to the pixel region on a second substrate. And a third step of sandwiching and attaching a liquid crystal layer between the first substrate and the second substrate;
A fourth step of forming a plurality of driving circuits each including a thin film transistor including a crystalline semiconductor over a third substrate;
A fifth step of forming a stick-shaped substrate by dividing each of the plurality of drive circuits formed on the third substrate, and disposing the stick-shaped substrate around a pixel region of the first substrate; A sixth step of bonding a plurality of pixels and electrically connecting the driving circuit and the pixel region, wherein the fourth step is a step of forming a gate insulating film having a first thickness; Forming a gate insulating film having a second thickness.
縁層を介して交差させ、該交差部に非晶質半導体を有す
る薄膜トランジスタを設けた画素領域を第1の基板に形
成する第1の工程と、前記画素領域に対応する対向電極
を第2の基板上に形成する第2の工程と、前記第1の基
板と前記第2の基板の間に液晶層を挟持して貼り合わせ
る第3の工程と、結晶質半導体を有する薄膜トランジス
タで形成された駆動回路と該駆動回路に従属する入力端
子と出力端子とを一つのユニットとして、該ユニットを
複数個第3の基板に形成する第4の工程と、前記第3の
基板に形成された複数の駆動回路をそれぞれに分割し
て、スティック状の基板を形成する第5の工程と、前記
スティック状の基板を前記第1の基板の画素領域の周辺
に、前記駆動回路の出力端子を前記画素領域の複数の走
査線またはデータ線に対応して複数個貼り合わせて電気
的に接続する第6の工程とを有し、前記第4の工程は、
第1の厚さのゲート絶縁膜を形成する工程と、第2の厚
さのゲート絶縁膜を形成する工程とを含むことを特徴と
する半導体装置の作製方法。17. A method in which a plurality of scanning lines and a plurality of data lines intersect with an insulating layer interposed therebetween, and a pixel region provided with a thin film transistor having an amorphous semiconductor at the intersection is formed on a first substrate. Step 1, a second step of forming a counter electrode corresponding to the pixel region on a second substrate, and bonding by sandwiching a liquid crystal layer between the first substrate and the second substrate A third step, in which a plurality of units are formed on a third substrate, with the drive circuit formed using a thin film transistor including a crystalline semiconductor and the input terminal and the output terminal dependent on the drive circuit being regarded as one unit; A fourth step, a fifth step of forming a stick-shaped substrate by dividing each of the plurality of drive circuits formed on the third substrate to form a stick-shaped substrate; Around the pixel area, the driving circuit And a sixth step of electrically connecting the power terminals bonded plurality corresponding to the plurality of scan lines or the data lines of the pixel region, said fourth step,
A method for manufacturing a semiconductor device, comprising: a step of forming a gate insulating film having a first thickness; and a step of forming a gate insulating film having a second thickness.
前記第1の厚さのゲート絶縁膜を形成する工程と、第2
の厚さのゲート絶縁膜を形成する工程とには、シリコン
と酸素または窒素を含む反応性気体から絶縁膜を堆積す
る第1の段階と、該絶縁膜を酸化雰囲気中で熱処理する
第2の段階とを有することを特徴とする半導体装置の作
製方法。18. The method according to claim 17, wherein
Forming the gate insulating film having the first thickness;
Forming a gate insulating film having a thickness of 2 mm includes a first step of depositing an insulating film from a reactive gas containing silicon and oxygen or nitrogen, and a second step of heat-treating the insulating film in an oxidizing atmosphere. And a method for manufacturing a semiconductor device.
前記第1の厚さのゲート絶縁膜を形成する工程と、第2
の厚さのゲート絶縁膜を形成する工程とには、シリコン
と酸素または窒素を含む反応性気体から絶縁膜を堆積す
る第1の段階と、該絶縁膜をハロゲンを含む酸化雰囲気
中で熱処理する第2の段階とを有することを特徴とする
半導体装置の作製方法。19. The method according to claim 16, wherein
Forming the gate insulating film having the first thickness;
Forming a gate insulating film having a thickness of 1 mm: a first step of depositing an insulating film from a reactive gas containing silicon and oxygen or nitrogen, and heat-treating the insulating film in an oxidizing atmosphere containing halogen. A method for manufacturing a semiconductor device, comprising:
前記非晶質半導体を有する薄膜トランジスタはボトムゲ
ート型で形成し、前記結晶質半導体を有する薄膜トラン
ジスタはトップゲート型で形成することを特徴とする半
導体装置の作製方法。20. The method according to claim 16, wherein
A method for manufacturing a semiconductor device, wherein the thin film transistor including an amorphous semiconductor is formed as a bottom gate type, and the thin film transistor including a crystalline semiconductor is formed as a top gate type.
膜トランジスタが設けられた画素領域を形成する第1の
工程と、第2の基板に前記画素領域に対応する対向電極
を形成する第2の工程と、第3の基板に結晶質半導体層
を有する薄膜トランジスタで形成された駆動回路を複数
個形成する第3の工程と、前記第1の基板と前記第2の
基板の間に液晶層を挟持して貼り合わせる第4の工程
と、前記第3の基板に形成された複数の駆動回路をそれ
ぞれに分割して、スティック状の基板を形成する第5の
工程と、前記スティック状の基板を前記第1の基板の画
素領域の周辺に複数個貼り合わせ、前記駆動回路と前記
画素領域とを電気的に接続する第6の工程とを有するこ
とを特徴とする半導体装置の作製方法。21. A first step of forming a pixel region in which a thin film transistor having an amorphous semiconductor layer is provided on a first substrate, and a step of forming a counter electrode corresponding to the pixel region on a second substrate. A second step, a third step of forming a plurality of drive circuits formed of thin film transistors having a crystalline semiconductor layer on a third substrate, and a liquid crystal layer between the first substrate and the second substrate. A fourth step of sandwiching and bonding, a fifth step of dividing each of the plurality of drive circuits formed on the third substrate to form a stick-shaped substrate, and a step of forming the stick-shaped substrate. Bonding a plurality of the pixels around the pixel region of the first substrate, and electrically connecting the driving circuit to the pixel region.
層を介して交差させ、該交差部に非晶質半導体層を有す
る薄膜トランジスタを設けた画素領域を第1の基板に形
成する第1の工程と、前記画素領域に対応する対向電極
を第2の基板上に形成する第2の工程と、結晶質半導体
層を有する薄膜トランジスタで形成された駆動回路と該
駆動回路に従属する入力端子と出力端子とを一つのユニ
ットとして、該ユニットを複数個第3の基板に形成する
第3の工程と、前記第1の基板と前記第2の基板の間に
液晶層を挟持して貼り合わせる第4の工程と、前記第3
の基板に形成された複数の駆動回路をそれぞれに分割し
て、スティック状の基板を形成する第5の工程と、前記
スティック状の基板を前記第1の基板の画素領域の周辺
に、前記駆動回路の出力端子を前記画素領域の複数の走
査線またはデータ線に対応して複数個貼り合わせて電気
的に接続する第6の工程とを有することを特徴とする半
導体装置の作製方法。22. A plurality of scanning lines and a plurality of data lines intersecting each other with an insulating layer interposed therebetween, and a pixel region provided with a thin film transistor having an amorphous semiconductor layer at the intersection is formed on a first substrate. Step 1, a second step of forming a counter electrode corresponding to the pixel region on a second substrate, a driving circuit formed of a thin film transistor having a crystalline semiconductor layer, and an input terminal dependent on the driving circuit A third step of forming a plurality of such units on a third substrate by combining the first terminal and the output terminal into one unit, and bonding together by sandwiching a liquid crystal layer between the first substrate and the second substrate A fourth step;
A fifth step of dividing a plurality of drive circuits formed on the first substrate into each other to form a stick-shaped substrate; and driving the stick-shaped substrate around a pixel region of the first substrate. And bonding a plurality of output terminals of the circuit corresponding to a plurality of scanning lines or data lines in the pixel region and electrically connecting the plurality of output terminals.
前記第1の基板と、前記第2の基板と、前記第3の基板
とは同じ厚さで形成することを特徴とする半導体装置の
作製方法。23. The method according to claim 21, wherein
The method for manufacturing a semiconductor device, wherein the first substrate, the second substrate, and the third substrate are formed to have the same thickness.
前記第1の基板と、前記第2の基板と、前記第3の基板
とは同じ材質で形成することを特徴とする半導体装置の
作製方法。24. The method according to claim 21, wherein
A method for manufacturing a semiconductor device, wherein the first substrate, the second substrate, and the third substrate are formed of the same material.
前記非晶質半導体層を有する薄膜トランジスタはボトム
ゲート型で形成し、前記結晶質半導体層を有する薄膜ト
ランジスタはトップゲート型で形成することを特徴とす
る半導体装置の作製方法。25. The method according to claim 21, wherein
A method for manufacturing a semiconductor device, wherein the thin film transistor including the amorphous semiconductor layer is formed as a bottom gate type, and the thin film transistor including the crystalline semiconductor layer is formed as a top gate type.
は、短辺の長さが1〜6mm、長辺の長さが15〜80mm
の領域内に前記ユニットを形成し、該ユニットが複数個
集合した一辺が10〜20cmの群を前記第3の基板上に
形成することを特徴とする半導体装置の作製方法。26. The method according to claim 24, wherein the length of the short side is 1 to 6 mm and the length of the long side is 15 to 80 mm.
Forming a unit having a side of 10 to 20 cm in which a plurality of the units are assembled on the third substrate.
は、短辺の長さが1〜6mm、長辺の長さが15〜80mm
の領域内に前記ユニットを形成し、該ユニットが複数個
集合した一辺が10〜20cmの群を前記第3の基板上に
形成し、前記第5の工程は、スクライビング工程により
前記第3の基板を分断して前記一辺が10〜20cmの群
を切り出す段階と、ダイシング工程により前記一辺が1
0〜20cmの群を分断して前記ユニットが形成されたス
ティック状の基板を切り出す段階とを有することを特徴
とする半導体装置の作製方法。27. The method according to claim 22, wherein the third step has a length of a short side of 1 to 6 mm and a length of a long side of 15 to 80 mm.
The unit is formed in the area of the above, a group of a plurality of the units is formed on the third substrate having a side of 10 to 20 cm, and the fifth step is a step of scribing the third substrate And cutting out a group whose one side is 10 to 20 cm, and the one side is 1
Cutting out a stick-shaped substrate on which the unit is formed by dividing a group of 0 to 20 cm.
項において、前記半導体装置は携帯電話、ビデオカメ
ラ、モバイルコンピュータ、携帯書籍、デジタルカメ
ラ、パーソナルコンピュータ、DVDプレーヤー、テレ
ビから選ばれた一つであることを特徴とする半導体装置
の作製方法。28. The semiconductor device according to claim 16, wherein the semiconductor device is selected from a cell phone, a video camera, a mobile computer, a portable book, a digital camera, a personal computer, a DVD player, and a television. A method for manufacturing a semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001053109A JP2001330860A (en) | 2000-02-28 | 2001-02-27 | Semiconductor device and its producing method |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000050644 | 2000-02-28 | ||
JP2000-69556 | 2000-03-13 | ||
JP2000069556 | 2000-03-13 | ||
JP2000-50644 | 2000-03-13 | ||
JP2001053109A JP2001330860A (en) | 2000-02-28 | 2001-02-27 | Semiconductor device and its producing method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001330860A true JP2001330860A (en) | 2001-11-30 |
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Family
ID=27342489
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---|---|---|---|
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Country Status (1)
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---|---|
JP (1) | JP2001330860A (en) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004361937A (en) * | 2003-05-12 | 2004-12-24 | Semiconductor Energy Lab Co Ltd | Liquid crystal display device and method for manufacturing the same |
US6882012B2 (en) * | 2000-02-28 | 2005-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
JP2006189806A (en) * | 2004-12-06 | 2006-07-20 | Semiconductor Energy Lab Co Ltd | Display device and its driving method |
CN100454119C (en) * | 2003-05-12 | 2009-01-21 | 株式会社半导体能源研究所 | Liquid crystal display device ,electronic device comprising same ,and its manufacturing method |
JP2009188424A (en) * | 2002-01-28 | 2009-08-20 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
JP2010056566A (en) * | 2005-12-27 | 2010-03-11 | Semiconductor Energy Lab Co Ltd | Semiconductor device, and ic card with display function |
US7960916B2 (en) | 2007-05-16 | 2011-06-14 | Advanced Lcd Technologies Development Center Co., Ltd. | Display device and electronic device using thin-film transistors formed on semiconductor thin films which are crystallized on insulating substrates |
JP2012506568A (en) * | 2008-10-23 | 2012-03-15 | ケンブリッジ ディスプレイ テクノロジー リミテッド | Display driver |
US8730419B2 (en) | 2007-08-29 | 2014-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic appliance including the display device |
JP2020519966A (en) * | 2017-09-26 | 2020-07-02 | エルジー・ケム・リミテッド | Electrode substrate for transparent light emitting device display and method for manufacturing the same |
JP2022068149A (en) * | 2008-09-19 | 2022-05-09 | 株式会社半導体エネルギー研究所 | Display device |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04155314A (en) * | 1990-10-18 | 1992-05-28 | Mitsubishi Electric Corp | Matrix display device |
JPH06138481A (en) * | 1992-10-23 | 1994-05-20 | Sharp Corp | Active matrix substrate and its production |
JPH1056184A (en) * | 1996-06-04 | 1998-02-24 | Semiconductor Energy Lab Co Ltd | Semiconductor integrated circuit and its manufacture |
JPH1154761A (en) * | 1997-08-01 | 1999-02-26 | Semiconductor Energy Lab Co Ltd | Semiconductor integrated circuit and manufacture thereof |
JPH11160734A (en) * | 1997-11-28 | 1999-06-18 | Semiconductor Energy Lab Co Ltd | Liquid crystal electrooptical device |
-
2001
- 2001-02-27 JP JP2001053109A patent/JP2001330860A/en not_active Withdrawn
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04155314A (en) * | 1990-10-18 | 1992-05-28 | Mitsubishi Electric Corp | Matrix display device |
JPH06138481A (en) * | 1992-10-23 | 1994-05-20 | Sharp Corp | Active matrix substrate and its production |
JPH1056184A (en) * | 1996-06-04 | 1998-02-24 | Semiconductor Energy Lab Co Ltd | Semiconductor integrated circuit and its manufacture |
JPH1154761A (en) * | 1997-08-01 | 1999-02-26 | Semiconductor Energy Lab Co Ltd | Semiconductor integrated circuit and manufacture thereof |
JPH11160734A (en) * | 1997-11-28 | 1999-06-18 | Semiconductor Energy Lab Co Ltd | Liquid crystal electrooptical device |
Cited By (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6882012B2 (en) * | 2000-02-28 | 2005-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
US7579214B2 (en) | 2000-02-28 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
JP2009188424A (en) * | 2002-01-28 | 2009-08-20 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
CN100454119C (en) * | 2003-05-12 | 2009-01-21 | 株式会社半导体能源研究所 | Liquid crystal display device ,electronic device comprising same ,and its manufacturing method |
US7843521B2 (en) | 2003-05-12 | 2010-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device, semiconductor device, electronic device, and manufacturing method of the liquid crystal display device |
JP2004361937A (en) * | 2003-05-12 | 2004-12-24 | Semiconductor Energy Lab Co Ltd | Liquid crystal display device and method for manufacturing the same |
US8305509B2 (en) | 2003-05-12 | 2012-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device, electronic device having the same, and manufacturing method of the same |
JP2006189806A (en) * | 2004-12-06 | 2006-07-20 | Semiconductor Energy Lab Co Ltd | Display device and its driving method |
US8476632B2 (en) | 2005-12-27 | 2013-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
JP2010056566A (en) * | 2005-12-27 | 2010-03-11 | Semiconductor Energy Lab Co Ltd | Semiconductor device, and ic card with display function |
US9177242B2 (en) | 2005-12-27 | 2015-11-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
US7960916B2 (en) | 2007-05-16 | 2011-06-14 | Advanced Lcd Technologies Development Center Co., Ltd. | Display device and electronic device using thin-film transistors formed on semiconductor thin films which are crystallized on insulating substrates |
US8730419B2 (en) | 2007-08-29 | 2014-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic appliance including the display device |
JP2022068149A (en) * | 2008-09-19 | 2022-05-09 | 株式会社半導体エネルギー研究所 | Display device |
JP7362798B2 (en) | 2008-09-19 | 2023-10-17 | 株式会社半導体エネルギー研究所 | display device |
JP2012506568A (en) * | 2008-10-23 | 2012-03-15 | ケンブリッジ ディスプレイ テクノロジー リミテッド | Display driver |
JP2020519966A (en) * | 2017-09-26 | 2020-07-02 | エルジー・ケム・リミテッド | Electrode substrate for transparent light emitting device display and method for manufacturing the same |
US11171259B2 (en) | 2017-09-26 | 2021-11-09 | Lg Chem, Ltd. | Electrode substrate for transparent light-emitting diode display and method for manufacturing same |
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Legal Events
Date | Code | Title | Description |
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A521 | Written amendment |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
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|
A761 | Written withdrawal of application |
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