JP3238020B2 - Method for manufacturing an active matrix display device - Google Patents

Method for manufacturing an active matrix display device

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JP3238020B2
JP3238020B2 JP22219394A JP22219394A JP3238020B2 JP 3238020 B2 JP3238020 B2 JP 3238020B2 JP 22219394 A JP22219394 A JP 22219394A JP 22219394 A JP22219394 A JP 22219394A JP 3238020 B2 JP3238020 B2 JP 3238020B2
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知正 上田
豊 小野塚
光志 池田
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株式会社東芝
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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、アクティブマトリクス液晶表示装置に係り、特に、製造工程を低減し、低コストで高歩留まりを実現したアクティブマトリクス液晶表示装置の製造方法に関する。 BACKGROUND OF THE INVENTION The present invention relates to an active matrix liquid crystal display device, in particular, to reduce the manufacturing process, a method of manufacturing an active matrix liquid crystal display device which realizes high yield at low cost.

【0002】 [0002]

【従来の技術】エレクトロルミネッセンス、発光ダイオード、プラズマ、液晶等の表示デバイスは、表示部の薄型化が可能であり、テレビ、計測機器、事務機器、コンピュータ等の表示装置への発展が期待されている。 BACKGROUND ART electroluminescence, light emitting diodes, plasma display devices such as liquid crystal is capable of thinning of the display unit, the television, the measuring equipment, office equipment, the development of the display device such as a computer is expected there. これらの中で薄膜のトランジスタのスイッチング素子マトリクスアレイを用いた液晶表示装置は、フルカラー化や低消費電力化が可能であるため、特に多様な用途への適用が考えられている。 The liquid crystal display device using a switching element matrix array of transistors of the thin film among these are the possible full-color and power consumption, it has been considered particularly applicable to a variety of applications.

【0003】かかる液晶表示装置に用いられるスイッチングトランジスタの材料としては、結晶、多結晶、アモルファス状態のSi、CdSe、Te、CdS等が用いられている。 [0003] As such a material of the switching transistor used in a liquid crystal display device, crystalline, polycrystalline, amorphous state Si, CdSe, Te, CdS, or the like is used. この中でも多結晶半導体やアモルファス半導体は、低温プロセスの薄膜技術が適用可能なため、ガラス基板等の比較的低温で取り扱うことの必要な基板上にもスイッチングトランジスタのアクティブマトリクス素子を形成することができることから、低価格で大面積の表示装置の量産を可能にしている。 A polycrystalline semiconductor or amorphous semiconductor Among this, it can be thin-film technology low temperature process because applicable, to form the active matrix device of relatively switching transistor also required on the substrate to be handled at a low temperature such as a glass substrate from, which enables the mass production of the display device having a large area at a low price.

【0004】図14に、活性層にアモルファスシリコン(a−Si)膜を用いた従来のアクティブマトリクス液晶表示装置の製造方法の一例を示す。 [0004] FIG. 14 shows an example of a manufacturing method of a conventional active matrix liquid crystal display device using amorphous silicon (a-Si) film on the active layer. まず、図14 First, as shown in FIG. 14
(a)に示すように、ガラス基板のような透光性絶縁基板101上にSiO x等からなるアンダ−コ−ト層10 (A), the under-consisting SiO x or the like on the transparent insulating substrate 101 such as a glass substrate - co - coat layer 10
2がスパッタ法で形成され、このアンダ−コ−ト層10 2 is formed by sputtering, the under-- co - coat layer 10
2の上に設けられたCrやMo−Ta合金のような高融点金属層がパータニングされてゲート電極103及びその取り出し部となるパッド部104が形成される。 Pad portion 104 of the high-melting-point metal layer such as Cr or Mo-Ta alloy provided on the 2 becomes Pataningu to the gate electrode 103 and the extraction portion is formed. このゲート電極103は、SiN x 、SiO x等のゲート絶縁膜105で覆われ、この絶縁膜105上のゲート電極103上に位置するところに、活性層106としてa− The gate electrode 103, SiN x, covered with the gate insulating film 105 such as SiO x, where located on the gate electrode 103 on the insulating film 105, an active layer 106 a-
Si膜が形成され、更にオーミックコンタクト層107 Si film is formed, further ohmic contact layer 107
としてn + a−Si膜が積層され、所定のパターンに形成されている(図14(b))。 N + a-Si film is laminated, it is formed in a predetermined pattern (FIG. 14 (b)).

【0005】次に、図14(c)に示すように、画素電極108となるITO等の透明導電膜を所定のパターンに形成する。 [0005] Next, as shown in FIG. 14 (c), to form a transparent conductive film such as ITO as the pixel electrode 108 in a predetermined pattern. 更に、図14(d)に示すように、パッド部104等のゲート電極103の取り出し部のゲート絶縁膜105をエッチング除去する。 Furthermore, as shown in FIG. 14 (d), a gate insulating film 105 of the take-out portion of the gate electrode 103, such as a pad part 104 is etched away. + a−Si膜上には所定距離をおいてソース電極109a,ドレイン電極109bが形成され、これらソース電極109a及びドレイン電極109bをマスクとして用いてソース電極1 n + a-Si film source electrode 109a at a predetermined distance on, the drain electrode 109b are formed, the source electrode 1 using a source electrode 109a and drain electrode 109b as masks
09a,ドレイン電極109b間のn + a−Si層がエッチング除去され、TFTが形成される(図14 09a, n + a-Si layer between the drain electrode 109b are etched away, TFT is formed (FIG. 14
(e)) 。 (E)). 更に耐久性を上げるために、SiN x等の保護膜110をTFT上に堆積し、パッド部104等の電極取り出し部の保護膜を除去し(図14(f)) 、アクティブマトリクス液晶表示装置が完成する。 To further improve the durability, the protective layer 110 such as SiN x deposited on TFT, and removing the protective film of the electrode lead-out portion such as the pad portion 104 (FIG. 14 (f)), an active matrix liquid crystal display device Complete.

【0006】しかし、以上説明したアクティブマトリクス液晶表示装置の製造方法では、マスク工程が多く(6 However, in the manufacturing method of the active matrix liquid crystal display device described above, many mask steps (6
回)、低コストのアクティブマトリクス液晶表示装置が提供できない。 Times), low-cost active matrix liquid crystal display device can not provide. また、n + a−Si層107をエッチング除去する際に、a−Si層106もエッチングされてしまうため、a−Si層106の膜厚を厚くしなければならない。 Further, the n + a-Si layer 107 in etching removal, since the a-Si layer 106 are etched, must increase the thickness of the a-Si layer 106. 一般的には200〜300nm程度のa−S In general, the order of 200~300nm a-S
i膜106を用いているが、このように厚い膜では、膜形成プロセスに時間がかかり生産性が低くなる問題や、 While using the i layer 106, in such a thick film, problems and the time consuming productivity is low in film forming process,
+ a−Si層のエッチング工程の管理が複雑になるという問題があった。 Administration n + a-Si layer etching process is disadvantageously complicated.

【0007】これに対して、特公平6−18215号公報に開示されているような方法がある。 [0007] On the contrary, there is a method as disclosed in KOKOKU 6-18215 JP. この方法によると、絶縁性基板上に、ゲート電極を選択的に形成し、ゲート電極取り出し部の一部をマスクして、ゲート絶縁膜、a−Si膜、n + a−Si膜、金属膜を連続して堆積する。 According to this method, on the insulating substrate, a gate electrode selectively formed, by masking a portion of the gate electrode extraction portion, the gate insulating film, a-Si film, n + a-Si film, a metal film a continuously deposited. 次に、a−Si膜、n + a−Si膜、金属膜を、ほぼ同一形状にパタ−ニングし、その後、透明導電膜を全面に堆積し、この透明電極を、画素電極を兼ねるソース電極とドレイン電極配線の形状にパターニングし、前記金属膜とn + a−Si膜を、透明導電膜パタ− Then, a-Si film, n + a-Si film, a metal film, pattern substantially the same shape - and training, followed by depositing a transparent conductive film on the entire surface, the transparent electrode, a source electrode serving as a pixel electrode and then patterned into the shape of the drain electrode wiring, the metal film and the n + a-Si film, the transparent conductive film pattern -
ンをマスクの一部として用いて選択的に除去し、アクティブマトリクス液晶表示装置が完成する。 Down the selectively removed using as a part of a mask, the active matrix liquid crystal display device is completed.

【0008】このようなアクティブマトリクス液晶表示装置の製造方法では、ゲート取り出し電極を金属マスク等でマスクして、ゲート絶縁膜、a−Si膜、n + a− [0008] In the method of manufacturing such an active matrix liquid crystal display device, and a gate extraction electrode is masked by a metal mask or the like, a gate insulating film, a-Si film, n + a-
Si膜、金属膜を連続して堆積しなければならない。 Si film must be deposited sequentially the metal film. そのため、金属マスク等の膜の剥離が生じたりし、歩留まりが低下するという問題があった。 Therefore, peeling of the film such as a metal mask or occurs, the yield is lowered. 特に、1枚の基板から多数のアクティブマトリクス液晶表示装置を取り出す場合は、基板の中央部にも金属マスクを設置しなければならず、歩留まりの低下が著しかった。 In particular, when the one substrate retrieve many of the active matrix liquid crystal display device has to install a metal mask to the central portion of the substrate, reduction in yield was remarkable.

【0009】また、金属マスクの代わりにレジスト等を用いる方法(リフトオフ)もあるが、ゲート絶縁膜、a Further, there is a method (lift-off) is also to use a resist or the like instead of the metal mask, the gate insulating film, a
−Si膜、n + a−Si膜を堆積する際には、基板温度を上げなければならないため、一般的なレジストを使用することは出来ず、仮に堆積中の基板温度を下げて(〜 In depositing the -Si film, n + a-Si film, because it must raise the substrate temperature, it is not possible to use general resist, and if lowering the substrate temperature during deposition (~
130℃)も、リフトオフ工程ではリフトオフした膜等の再付着が起こるなど、歩留まりが低下するという問題があった。 130 ° C.) is also such re-adhesion of film or the like is lifted off the lift-off process occurs, the yield is lowered.

【0010】 [0010]

【発明が解決しようとする課題】このように、従来のアクティブマトリクス液晶表示装置の製造方法では、歩留まりが悪く、低コストのアクティブマトリクス液晶表示装置が提供できないという問題があった。 THE INVENTION Problems to be Solved] Thus, in the manufacturing method of the conventional active matrix liquid crystal display device, the yield is poor, low-cost active matrix liquid crystal display device has a problem that can not be provided.

【0011】本発明は、上記事情を考慮してなされたもので、その目的とするところは、少ないマスク工程で、 [0011] The present invention has been made in view of these circumstances, it is an object with a small mask process,
歩留まりの高い、生産性の高いアクティブマトリクス液晶表示装置の製造方法を提供することにある。 High yield is to provide a method for manufacturing a high productivity active matrix liquid crystal display device.

【0012】 [0012]

【課題を解決するための手段】上記課題を解決するため、本発明は、絶縁基板上に形成した画素電極をマトリクスアレ−状に配列した信号線及び走査線で選択したスイッチングトランジストで駆動するアクティブマトリクス表示装置の製造方法であって、前記絶縁性基板上にゲ−ト電極及びゲ−ト取り出し電極を形成する工程と、全面に絶縁膜、半導体薄膜及び金属膜を順次形成する工程と、第1のレジストパタ−ンをマスクとして用いて、前記金属膜をパタ−ニングする工程と、第1のレジストパタ−ン及びパタ−ニングされた前記金属膜の少なくとも一方をマスクとして用いて、前記半導体薄膜及び絶縁膜をパタ−ニングし、前記ゲ−ト取り出し電極を露出させる工程と、全面に透明導電膜を形成する工程と、第2のレジストパタ−ンを In order to solve the above problems SUMMARY OF THE INVENTION The present invention provides a pixel electrode formed on an insulating substrate matrix array - driven shape switching Trang resist selected in the signal lines and scanning lines arranged a method for manufacturing an active matrix display device, the insulating substrate on the gate - gate electrode and gate - forming an Eject electrode, sequentially forming on the entire surface insulating film, a semiconductor thin film and the metal film, using down as a mask, the metal film patterns - - first resist pattern comprising the steps of training, the first resist pattern - emissions and pattern - using at least one of the training has been said metal film as a mask, the semiconductor thin film and an insulating film pattern - to training, the gate - exposing a Eject electrode, and forming a whole surface transparent conductive film, the second resist pattern - the emissions スクとして用いて、前記透明導電膜をパタ−ニングして画素電極を形成する工程と、前記第2のレジストパタ−ン及び前記画素電極の少なくとも一方をマスクとして用いて、前記金属膜パタ−ンの露出する部分を除去する工程とを具備することを特徴とするアクティブマトリクス表示装置の製造方法を提供する。 Used as disk, the transparent conductive film pattern - forming a pixel electrode and training, the second resist pattern - using at least one of emission and the pixel electrode as a mask, the metal film patterns - down of It provides a method for manufacturing an active matrix display device characterized by comprising the step of removing the part exposed.

【0013】 [0013]

【作用】本発明の方法では、第1のレジストパタ−ンをマスクとして用いて、金属膜をパタ−ニングするとともに、それに引き続いて、第1のレジストパタ−ン及び金属膜パタ−ンの少なくとも一方をマスクとして用いて、 In the method of the present invention, a first resist pattern - with in as a mask, the metal film patterns - as well as training, Thereupon, the first resist pattern - at least one down - down and the metal film pattern used as a mask,
半導体薄膜及び絶縁膜をパタ−ニングし、ゲ−ト取り出し電極を露出させている。 A semiconductor thin film and the insulating film pattern - and training, gate - exposes a Eject electrode. そのため、マスク工程は、3 Therefore, mask process, 3
回で済み、従来の製造工程の6回のマスク工程から、大幅に減少することが出来る。 It requires only times, from six mask processes of the conventional manufacturing process can be significantly reduced. 従って、本発明によれば、 Therefore, according to the present invention,
歩留まりよく、低コストでアクティブマトリクス液晶表示装置を得ることが可能である。 Good yield, it is possible to obtain an active matrix liquid crystal display device at low cost.

【0014】 [0014]

【実施例】以下、本発明の種々の実施例について、図面を参照して説明する。 EXAMPLES Hereinafter, various embodiments of the present invention will be described with reference to the drawings. 図1は、本発明の第1の実施例に係るアクティブマトリクス液晶表示装置の製造工程を示す断面図である。 Figure 1 is a cross-sectional view showing a manufacturing step of an active matrix liquid crystal display device according to a first embodiment of the present invention. 先ず、ガラス基板のような透光性絶縁基板上11上にスパッタ法やCVD法等でSiO x膜1 First, SiO x film 1 by the sputtering method or the CVD method or the like on the transparent insulating substrate 11 such as a glass substrate
2をコーティングする。 2 to coat. 次に、CrやMo−Ta合金のような高融点金属を堆積した後、パターニングし、ゲート電極13、補助容量電極14、ゲ−ト取り出し電極1 Then, after depositing a refractory metal such as Cr or Mo-Ta alloy, patterned, a gate electrode 13, the auxiliary capacitance electrode 14, gate - Eject electrode 1
5を形成する(図1(a))。 5 to form a (Figure 1 (a)).

【0015】次いで、これら電極13,14,15が形成された構造の上に、真空を破ること無くプラズマCV [0015] Then, on these electrodes 13, 14, 15 are formed structure, without plasma CV breaking the vacuum
D法で300nmの厚さのSiN x膜16、300nm SiN x having a thickness of 300nm by Method D film 16,300nm
の厚さのa−Si膜17、及び300nmの厚さのn + The thickness of the a-Si film 17, and 300nm thickness of n +
a−Si膜18を堆積する。 Depositing an a-Si film 18. SiNx 膜16は、ピンホール等による層間ショートを防止するため、2回に分けて堆積してもよい。 SiNx film 16 in order to prevent the interlayer short circuit due to pinholes and the like, may be deposited in two portions. また、上層と下層のSiN xの膜質を変化させてもよい。 It is also possible to change the quality of the upper and lower SiN x. 更に、Mo等からなる金属膜19 Furthermore, the metal film 19 made of Mo or the like
をスパッタ法で堆積した後、レジストパタ−ン20を形成し、これをマスクとして用いて、金属膜19をパタ− After depositing by sputtering, resist pattern - forming a down 20, and used as a mask, the metal film 19 pattern -
ニングする(図1(b))。 Training for (Figure 1 (b)).

【0016】続けて、レジストパタ−ン20を残した状態で、n + a−Si膜18、a−Si膜17、ゲート絶縁膜であるSiN x 16を、同一の形状にパターニングする。 [0016] Subsequently, resist pattern - while leaving the emissions 20, n + a-Si film 18, a-Si film 17, the SiN x 16 is a gate insulating film is patterned into the same shape. この時、画素部周辺のゲ−ト電極の取り出し部分のn + a−Si膜18、a−Si膜17、ゲート絶縁膜であるSiNx 膜16もエッチング除去され、その結果、ゲ−ト取り出し電極15が露出する。 In this case, the pixel portion near gate - n + a-Si film of the take-out portion of the gate electrode 18, a-Si film 17, SiNx film 16 as a gate insulating film is also etched away, as a result, gate - Eject electrode 15 is exposed. その後、レジストパタ−ンを除去する(図1(c))。 Thereafter, resist pattern - to remove emissions (Fig. 1 (c)).

【0017】次に、ITO等の透明導電膜21をスパッタ法で150nmの厚さ堆積し、この透明導電膜21をレジストパタ−ン22をマスクとして用いて、画素電極の形状にパターニングする(図2(a))。 Next, the transparent conductive film 21 of ITO or the like is deposited a thickness of 150nm by sputtering, the transparent conductive film 21 resist pattern - with emissions 22 as a mask, to pattern the shape of the pixel electrode (FIG. 2 (a)). 更に、薄膜トランジスタのソース・ドレイン間のMoからなる金属膜19の部分、及びn + a−Si膜18を、画素電極上にレジストパタ−ンを残したまま、画素電極とほぼ同一形状に選択的に除去し(図2(b))、最後にレジストパタ−ン21を除去する(図2(c))。 Furthermore, portions of the metal film 19 made of Mo between the source and the drain of the thin film transistor, and the n + a-Si film 18, on the pixel electrode resist pattern - leaving the emissions, selectively substantially the same shape as the pixel electrode removed (FIG. 2 (b)), finally resist pattern - down 21 is removed (FIG. 2 (c)).

【0018】以上、3回のマスク工程でアクティブマトリクス液晶表示装置が得られる。 [0018] above, the active matrix liquid crystal display device can be obtained in three masking steps. 以下、以上の製造工程の主要な工程について詳細に説明する。 It will now be described in detail the main steps of the manufacturing process described above. Mo等からなる金属膜19、n + a−Si膜18、a−Si膜17、及びゲート絶縁膜であるSiN x膜16を連続的にパターニングする工程では、まずレジストをホトリソグラフィ−により所定の形状に加工し、得られたレジストパタ− Metal film 19 made of Mo or the like, n + a-Si film 18, a-Si film 17, and in the step of the the SiN x film 16 is a gate insulating film is continuously patterned, first resist photolithography - by a predetermined processed into a shape, the resulting resist pattern -
ンをマスクとして用いて、最上層のMoを燐酸、酢酸、 Using down as a mask, phosphoric acid uppermost Mo, acetic acid,
硝酸の混合液でエッチングする。 Etching with a mixture of nitric acid. この時、レジスト端から1μm程度サイドエッチングするようにエッチング時間を調整するとよい。 In this case, it is preferable to adjust the etching time to 1μm about side etching from the resist end.

【0019】次に、同レジストパターンを残したまま、 [0019] Then, while leaving the same resist pattern,
+ a−Si膜18からSiN x膜16までをCF 4系やSF 6系のガスを主体としたリアクティブイオンエッチング(RIE)によりエッチングする。 from n + a-Si film 18 to the SiN x film 16 is etched by reactive ion etching (RIE) mainly containing CF 4 based or SF 6 -based gas. この際、レジスト端からサイドエッチングが起こらないように、エッチング時の圧力を5Pa以下にするとよい。 At this time, as side etching from the resist end it does not occur, may be the pressure during etching below 5 Pa. 更に、n + In addition, n +
a−Si膜からSiN x膜16までの端面にテーパーを形成するには、O 2等をエッチングガスに加え、レジストをアッシュバックさせながらエッチングすればよい。 to form a taper on the end face of the a-Si film to the SiN x film 16, the O 2 and the like in addition to the etching gas, the resist may be etched while ash back.

【0020】また、上記実施例では、レジストパタ−ン20を残したまま、n + a−Si膜18からSiN x膜16までをエッチングしたが、RIEで変質したレジストパタ−ン20は、レジスト剥離工程で完全には剥離されず、残渣が残り、不良の原因となることがある。 [0020] In the above embodiment, resist pattern - leaving the emissions 20 has been etched from the n + a-Si film 18 to the SiN x film 16, resist pattern was altered by RIE - down 20, a resist stripping step in not completely peeled, the residue remaining, which may cause poor. これを避けるために、図3に示すように、最上層のMo膜1 To avoid this, as shown in FIG. 3, the uppermost Mo layer 1
9をパタ−ニングした後、レジストパタ−ン20を剥離除去し、Mo膜パタ−ン19をマスクとして用いて、n 9 pattern - after training, resist pattern - the emissions 20 peeled off and removed, Mo film pattern - with emissions 19 as a mask, n
+ a−Si膜18からSiN x膜16までをエッチングしてもよい。 Up to the SiN x film 16 may be etched from + a-Si film 18.

【0021】この時、RIEによる金属膜のエッチングを避けるために、金属としてCrやTi等を用いてもよい。 [0021] At this time, in order to avoid etching of the metal film by RIE, it may be used Cr, Ti or the like as the metal. また、レジストパタ−ン20を残したまま、n + In addition, the resist pattern - leaving the emissions 20, n + a
−Si膜18からSiN x膜16までのエッチング工程を開始し、例えばRIEにおけるエッチングガスにO 2 Start the etching process from -Si film 18 until the SiN x film 16, O 2 as an etching gas in RIE, for example
を加え、エッチング中にレジストパタ−ン20をも同時にアッシング除去してもよい。 Was added, resist pattern during etching - down 20 may be simultaneously ashing also.

【0022】透明導電膜を画素電極の形状にパターニングし、金属膜19、n + a−Si膜18を、画素電極をマスクの一部として用いて選択的に除去する工程では、 The patterned transparent conductive film in the shape of the pixel electrode, the metal film 19, n + a-Si film 18, the step of selectively removing with a pixel electrode as a part of the mask,
まずITO上に塗布されたレジストをホトリソグラフィ−により所定の形状に加工し、得られたレジストパタ− First photolithography the coated resist on ITO - by and processed into a predetermined shape, resulting resist pattern -
ンをマスクとして用いて、ITOを王水系のエッチング液でエッチングする。 Using down as the mask to etch the ITO by an etching solution of aqua regia.

【0023】続けて、Mo膜19を燐酸、酢酸、硝酸の混合液でエッチング除去する。 [0023] Subsequently, the Mo film 19 phosphoric acid, acetic acid, are removed by etching with a mixed solution of nitric acid. 更に、レジストパタ−ン22を残したまま、CF 4系のガスを主体としたRIE Furthermore, resist pattern - leaving the emissions 22, mainly of CF 4 based gas RIE
により、n + a−Si膜をエッチングする。 Accordingly, etching the n + a-Si film. この時、製造上の制約により、a−Si膜17を50nm程度エッチングして、エッチングを終了する。 In this case, the manufacturing constraints, and 50nm approximately etching an a-Si film 17, and terminates the etching. また、上記方法では、Mo膜19のエッチング時に、Mo膜19がITO Further, in the above-described method, during the etching of the Mo film 19, the Mo film 19 is ITO
膜21の端部よりもサイドエッチングされるため、王水系のエッチング液を調整することによって、ITO膜2 Since the side etching than the end of the film 21, by adjusting the etchant aqua regia, ITO film 2
1、Mo膜19を連続的にテーパー状にエッチングすることもできる。 1, the Mo film 19 can be continuously etching into a tapered shape. また、Mo膜19及びn + a−Si膜1 Further, Mo layer 19 and the n + a-Si film 1
8をRIEにより連続的にエッチングしてもよい。 8 may be continuously etched by RIE.

【0024】上記実施例では、n + a−Si膜18のエッチングまでレジストパタ−ン22を残しているが、M [0024] In the above embodiment, resist pattern to the etching of the n + a-Si film 18 - but leaving down 22, M
o膜19からSiN x膜16までのエッチングと同様に、図4に示すように、ITO膜21のエッチング後にレジストパタ−ン22を除去し、ITO膜21をマスクとして用いて、その後のエッチングを続けてもよいし、 As with etching from the o film 19 until the SiN x film 16, as shown in FIG. 4, resist pattern after etching the ITO film 21 - the emissions 22 was removed, using an ITO film 21 as a mask, followed subsequent etching it may be,
あるいはMo膜19のエッチング後にレジストパタ−ン22を除去してもよい。 Or after etching the Mo layer 19 resist pattern - the emission 22 may be removed.

【0025】図5、6、7、8は、本実施例の画素部の平面図を示す。 [0025] Figures 5, 6, 7, 8 shows a plan view of a pixel portion of this embodiment. 図5は補助容量を持たない構造、図6は補助容量電極を持たせた構造、図7は前段のゲート電極を補助容量電極として用いた構造である。 Figure 5 is the structure having no auxiliary capacitor, FIG. 6 is the structure which gave the auxiliary capacitance electrodes, FIG. 7 is a structure using a gate electrode of the previous stage as a storage capacitor electrode. 図7に示すように、ITO膜のマスクパターンは、下層のゲート線との交差部では信号線のマスクパターンよりも細くしなければならないが、交差部以外は図8に示すように、信号線パターンを覆うようにしてもよい。 As shown in FIG. 7, a mask pattern of the ITO film, must be thinner than the mask pattern of the signal line is at the intersection of the lower gate line, as other cross section shown in FIG. 8, the signal line it may cover the pattern. このような構造にすることによって、信号線材料からの液晶中への汚染物の拡散が軽減できる。 With such a structure, the diffusion of contaminants into the liquid crystal from the signal line material can be reduced. 当然、ゲート電極上にITOパターンを残してもよい。 Of course, it may be left an ITO pattern on the gate electrode. ゲート電極上にITOパターンを残す場合は、図9に示すように、ゲ−ト線上に信号線金属を残し、ゲ−ト線の低抵抗化を図ることが出来る。 If you leave an ITO pattern on the gate electrode, as shown in FIG. 9, gate - leaving the signal line metal on preparative lines, gate - can reduce the resistance of the bets line.

【0026】また、ゲート電極材料としてMo−Ta [0026] In addition, Mo-Ta as the gate electrode material
等、n + a−Si膜18のエッチング時に若干はエッチングされる材料を用いる場合、Mo−Ta膜19のエッチングにおける反応生成物のため、n + a−Si膜18 Etc., when using a material slightly etched during the etching of the n + a-Si film 18, because of the reaction products in the etching of Mo-Ta film 19, n + a-Si film 18
ののエッチング速度に変動が生じたり、バックチャネル部分にこれらの再付着が起こるなどして、トランジスタ特性が変動することがある。 Or cause variations in the etch rate of the, and the like reattachment of the back channel portion occurs, transistor characteristics may vary. ゲート電極上にITOパターンを残す構造は、このような問題の対策にも有効である。 Structure to leave an ITO pattern on the gate electrode is also effective in countermeasures to these problems.

【0027】次に、本発明の第2の実施例について説明する。 Next, a description will be given of a second embodiment of the present invention. この実施例は、信号線の抵抗値を下げることを目的とし、金属にAlを含む積層膜を用いるものである。 The examples are for the purpose of lowering the resistance of the signal line, it is to use a layered film including Al as metal.
基本的な工程の変更はなく、金属膜とITO膜をエッチングする工程のみ変更している。 No change in the basic process, are changed only step of etching the metal film and the ITO film. 以下、その工程を説明する。 Below, to explain the process.

【0028】本実施例では、Mo、Al、Moの積層からなる金属膜をスパッタ法で堆積した。 [0028] In this example was deposited Mo, Al, a metal film made of a stack of Mo by sputtering. 膜厚は上の膜から順に50nm、3000nm、50nmとした。 The film thickness was in the order from the membrane of the upper 50 nm, 3000 nm, and 50nm. Mo Mo
/Al/Moからなる金属膜、n + a−Si膜、a−S / Al / Mo metal film made of, n + a-Si film, a-S
i膜、ゲート絶縁膜であるSiN x膜を連続的にエッチングし、ほぼ同一形状にパターニングする。 i film, the the SiN x film as the gate insulating film are continuously etched and patterned into substantially the same shape. この工程では、まず最上層のMo/Al/Mo膜を燐酸、酢酸、硝酸の混合液でエッチングする。 In this step, the top layer of the Mo / Al / Mo film is first phosphoric acid, acetic acid, etched with a mixture of nitric acid.

【0029】透明導電膜を画素電極の形状にパターニングし、金属膜、n + a−Si膜を、画素電極をマスクの一部として用いて選択的に除去する工程では、まずIT The patterning of the transparent conductive film in the shape of the pixel electrode, a metal film, the n + a-Si film, in the step of selectively removed by using the pixel electrodes as part of the mask, first IT
O膜をメタンやアルコール等のガスを主体とするRIE RIE the O film mainly made of gas such as methane or alcohol
によりエッチングする。 By etching. 王水系等を用いたウェットエッチングでは、AlとITOの溶液中の電位によって、I In the wet etching using a Wang water or the like, by the potential in a solution of Al and ITO, I
TO膜の残渣等が生じ、エッチングに問題が生じることがわかっている。 Residues and the like occurs in the TO film, it has been found that problems with the etching occurs. 続けて、Mo/Al/Mo膜を燐酸、 Subsequently, the phosphoric acid the Mo / Al / Mo film,
酢酸、硝酸の混合液でエッチング除去する。 Acetic acid, is removed by etching with a mixture of nitric acid. 更に、同じレジストを用いてCF 4系のガスを主体としたRIEにより、n + a−Si膜をエッチングする。 Further, by RIE mainly containing CF 4 based gas by using the same resist, etching the n + a-Si film. この時、製造上の制約によりa−Si膜を50nm程度エッチングしてエッチングを終了する。 At this time, the 50nm approximately etching an a-Si film is terminated etched by manufacturing constraints.

【0030】また、上記方法では、Mo/Al/Mo膜のエッチング時にMo/Al/Mo膜がITO膜の端部よりもサイドエッチングされるため、Mo/Al/Mo [0030] In the above method, since the Mo / Al / Mo film during etching of Mo / Al / Mo film is side-etched than the end of the ITO film, Mo / Al / Mo
膜をCF 4 、Cl 2等を主体とするガスを用いたRIE RIE of membrane using a gas mainly composed of CF 4, Cl 2, etc.
により、異方的にエッチングすることも可能である。 Accordingly, it is possible to anisotropically etched. また、この場合は連続的にn + a−Si膜をエッチングすることもできる。 In this case it can also be etched continuously n + a-Si film.

【0031】このように、ITO膜をRIEによりドライエッチング加工することによって、金属膜としてにA [0031] Thus, by dry etching by an ITO film RIE, A to the metal film
l等を用いることができる。 l or the like can be used. ゲート電極にAlを用いる場合も、同様にITO膜をRIEによりドライエッチング加工することが望ましいことはいうまでもない。 Even if Al is used to gate electrodes, as well as the ITO film can of course be desirable to dry etching by RIE. 従って、本実施例によれば、配線抵抗を低減し、信号の遅延をなくしたアクティブマトリクス液晶表示装置を得ることができる。 Therefore, according to this embodiment, to reduce the wiring resistance, it is possible to obtain an active matrix liquid crystal display device which eliminates the delay of the signal.

【0032】図10は、本発明の第3の実施例に係るアクティブマトリクス液晶表示装置の製造工程を示す断面図である。 [0032] FIG. 10 is a sectional view showing the manufacturing process of the active matrix liquid crystal display device according to a third embodiment of the present invention. この実施例では、ゲート絶縁膜としてSiO In this embodiment, SiO as a gate insulating film
xを用いることを特徴としている。 It is characterized by the use of x. SiN xは、CVD SiN x is, CVD
による堆積速度が遅く、生産性が低いことが問題とされている。 Deposition rate by the slow, it is low productivity is a problem. 上述した第1の実施例では、PE−CVDを用いており、SiN xの堆積速度は10nm/minである。 In the first embodiment described above, we use a PE-CVD, the deposition rate of the SiN x is 10 nm / min. SiN xに比べると、SiO xは同じPE−CVD Compared to SiN x, the SiO x same PE-CVD
法でも30nm/minと大きな堆積速度を得ることができ、常圧−CVDではPE−CVDのSiN xに比べると、1桁以上も速い堆積速度が得られる。 Also it is possible to obtain a large deposition speed as 30 nm / min by law, compared to SiN x of PE-CVD at normal pressure -CVD, high deposition rates also an order of magnitude or more can be obtained. 以下、図1 Below, as shown in FIG. 1
0を参照して説明する。 0 referring to will be described.

【0033】先ず、ガラス基板のような透光性絶縁基板31上にスパッタ法等でAl203膜32をコーティングする。 [0033] First, coating the Al203 layer 32 by sputtering or the like on the transparent insulating substrate 31 such as a glass substrate. 次に、CrやMo−Ta合金のような高融点金属を堆積し、これをパターニングして、ゲート電極33 Then, depositing a refractory metal such as Cr or Mo-Ta alloy, and patterning the gate electrode 33
を形成する(図10(a))。 The formed (FIG. 10 (a)). このゲート電極33上に、真空を破ることなくプラズマCVD法で、300n On the gate electrode 33, a plasma CVD method without breaking vacuum, 300n
mの厚さのSiO x膜34、300nmの厚さのa−S The thickness of a-S of SiO x film 34,300nm thickness of m
i膜35、30nmnの厚さのn + a−Si膜36を順次堆積する。 sequentially depositing a i film thickness of 35,30nmn the n + a-Si film 36. SiO x膜34は、例えば150nmづつ2回に分けて堆積してもよいことは言うまでもない。 SiO x film 34, for example, that may be deposited in two 150nm at a time course. また、薄膜トランジスタの特性向上のために、上層のa− Further, due to the characteristics of the thin film transistor improves, the upper layer of a-
Si膜35と接する部分は、SiN xにしてもよい。 Portion in contact with the Si film 35 may be a SiN x. 更に、SiO x膜34上に50nm程度のSiN xを成膜してもよい。 Furthermore, it may be deposited SiN x of about 50nm on the SiO x film 34.

【0034】次いで、Mo等からなる金属膜36をスパッタ法で堆積する。 [0034] Then, depositing a metal film 36 made of Mo or the like by sputtering. 次に、Moからなる金属膜37、n Then, the metal film 37 made of Mo, n
+ a−Si膜36、a−Si膜35、ゲート絶縁膜であるSiO x膜34を同一のマスクでパターニングする(図10(b))。 + A-Si film 36, a-Si film 35, patterning the SiO x film 34 is a gate insulating film in the same mask (Figure 10 (b)). 次に、ITO等の透明導電膜38をスパッタ法で150nm堆積し、透明導電膜38を画素電極の形状にパターニングする。 Next, the transparent conductive film 38 of ITO or the like is 150nm deposited by sputtering, patterning the transparent conductive film 38 in the shape of the pixel electrode. この時、Moからなる金属膜37の薄膜トランジスタのソース・ドレイン間の部分、その下のn + a−Si膜36を、画素電極をマスクの一部として用いて選択的に除去する(図10 At this time, portions between the source and the drain of the thin film transistor of the metal film 37 made of Mo, the n + a-Si film 36 thereunder are selectively removed by using the pixel electrodes as part of the mask (FIG. 10
(c))。 (C)).

【0035】以上、3回のマスク工程により、アクティブマトリクス液晶表示装置を得ることが出来る。 The above, by three mask process can be obtained an active matrix liquid crystal display device. 製造工程は第1の実施例と殆ど同一である。 Manufacturing process is almost identical to the first embodiment. 異なる点は、ゲート電極下のコーティング材料として、Al203を用いている。 Differs, as a coating material under the gate electrode, is used Al203. これは、SiO xを用いると、ゲート絶縁膜であるSiO xをエッチングする際に、ゲート電極下のコーティング材料表面でエッチングを止めることが出来なくなるためである。 This is because when using SiO x, when etching the SiO x is a gate insulating film, it is because it becomes impossible to stop the etching with the coating material surface under the gate electrode. なお、ゲート電極下のコーティング材料としては、CF 4やSF 6系のエッチングガスに耐性のある透明絶縁膜ならば、MgFやCaF等でもよい。 As the coating material under the gate electrode, if a transparent insulating film which is resistant to the etching gas CF 4 or SF 6 systems may be MgF or CaF like. そして、n + a−Si膜36からSiO x膜34までをCF 4系のガスを主体として用いたリアクティブイオンエッチング(RIE)でエッチングすることが出来る。 Then, n + a-Si film 36 to SiO x film 34 can be etched by reactive ion etching (RIE) using CF 4 -based gas mainly from.

【0036】以上、3つの実施例では、従来技術のように、アクティブマトリクス液晶表示装置上にSiN x等からなる保護膜を形成していないため、3回のマスク工程での形成が可能となっている。 [0036] above, in the three embodiments, as in the prior art, because it does not form a protective film made of SiN x or the like to an active matrix liquid crystal display device on, it is possible to form in the three mask processes ing. このようなアクティブマトリクス液晶表示装置を用いたLCDを、高温・高湿等の特殊な条件で試験すると、性能の劣化が生じ得ることが新たにわかった。 The LCD using such active matrix liquid crystal display device, when tested in special conditions such as high temperature and high humidity, it was found newly that performance degradation may occur. 例えば、80℃で1000時間連続的に使用すると、画面が白くなる問題が生じることがあった。 For example, when 1000 hours continuously used at 80 ° C., there is a problem that the screen becomes white occurs. このような問題の生じたアクティブマトリクス液晶表示装置の特性を調べたところ、薄膜トランジスタのオフ抵抗が上昇していることがわかった。 Examination of the characteristics of the active matrix liquid crystal display device produced with such a problem, it was found that the OFF resistance of the thin film transistors is increased. 本発明者らは、この問題について幾つかの対策を見いだした。 The present inventors have found a number of measures on this issue. その対策を以下に説明する。 To explain the measures below.

【0037】第1の対策は、第1の実施例でn x a−S The first measure is, n x a-S in the first embodiment
i膜をエッチングした後、O 2 、N 2等のガスを用いてRIEで処理することである。 After the i layer is etched, it is to process by RIE using O 2, N 2 or the like gas. RIE処理は、レジストパタ−ンを取り去る前でも後でもよい。 RIE process, resist pattern - may be either before or after removing the emissions. この方法は、R This method, R
IE以外でもプラズマに曝せばよいことがわかっている。 Even non-IE has been found that it Sarase to plasma.

【0038】第2の対策は、n + a−Siのエッチングを行わずに、n + a−Si部を酒石酸溶液中で陽極酸化する方法である。 The second measure is without etching the n + a-Si, the n + a-Si unit is a method of anodizing in a tartaric acid solution. 図11にかかる対策を説明するための薄膜トランジスタの断面を示す。 It shows a thin film transistor section for explaining such measures in Figure 11. 信号線としてはAlを用いている。 The signal line is used Al. この方法は、陽極酸化膜49の膜厚は化成電圧によって制御できるため、a−Si膜45の膜厚を薄くすることができる。 The method, the thickness of the anodized film 49 can be controlled by the formation voltage, it is possible to reduce the thickness of the a-Si film 45. 本発明者らの実験によると、a According to the experiments of the inventors of the present invention, a
−Si膜45の膜厚を300〜100nmと薄くしても、再現よくアクティブマトリクス液晶表示装置を形成することができた。 Even if the thickness of the -Si film 45 and 300~100Nm, could be reproducibly form an active matrix liquid crystal display device.

【0039】陽極酸化膜49の膜厚は、n + a−Si膜46の膜厚よりも厚い30〜100nmとした。 The thickness of the anodized film 49 was thicker 30~100nm than the thickness of the n + a-Si film 46. 陽極化成液は、上記以外のものでもよく、使用する液によっては、信号線にTi、Cr等を使用してもよい。 Anodizing liquid may be a material other than the above, depending on the liquid to be used, the signal line Ti, may be used Cr. またIT The IT
O膜48上のレジストパタ−ンは残して陽極酸化してもよい。 O film 48 on the resist pattern - emissions may be anodized to leave.

【0040】第3の対策も、n + a−Si膜46のエッチングを行わずに、n + a−Si膜46の露出する部分をNやOのイオン注入により、高抵抗化する方法である。 The third measure is also without etching the n + a-Si film 46, the exposed portions ion implantation of the N or O of n + a-Si film 46, is a method of high resistance . イオン注入条件としては、イオンソースに導入するガスとして、O 2 、N 2を用い、加速電圧15〜50k The ion implantation conditions, as the gas to be introduced into the ion source, using O 2, N 2, acceleration voltage 15~50k
V、イオンドーズ量として10 16 〜10 18 /cm 2として行った。 V, were carried out with 10 16 ~10 18 / cm 2 as ion dose. 本実施例では、質量分離は行わなかった。 In this embodiment, the mass separation was not carried out.

【0041】図12に、N 2をイオンソースガスとして用いた場合の薄膜トランジスタの断面構造を示す。 [0041] FIG. 12 shows a cross-sectional structure of a thin film transistor in the case of using N 2 as an ion source gas. 図1 Figure 1
2から明らかなように、n + a−Si膜46の露出する部分に、SiN X層50が形成されている。 As is apparent from the 2, the exposed portion of the n + a-Si film 46, SiN X layer 50 is formed. この対策でも、イオンを打ち込む深さは、加速電圧によって制御できるため、a−Si膜45を薄くすることは可能となる。 In this countermeasure, the depth of implanting ions, can be controlled by the acceleration voltage, reducing the a-Si film 45 is made possible. a−Si膜45の膜厚300〜80nm、n + a−S a-Si film thickness of the film 45 300~80nm, n + a-S
i膜46の膜厚50〜10nmで十分な特性が得られた。 Sufficient characteristics are obtained in the thickness 50~10nm the i layer 46. なお、膜厚方向に均一にドーピングできるように、 In addition, as can be uniformly doped in the film thickness direction,
加速電圧をイオン注入中に変化させるとよい。 The accelerating voltage may be changed during the ion implantation. 変化させる方向としては、高から低加速の方向がよい。 The direction of changing, good direction of low acceleration from a high. 打ち込まれたNの深さ方向の分布を調べたところ、a−Si膜4 Examination of distribution in the depth direction of the implanted N, a-Si film 4
5中にも打ち込まれていることがわかった。 It was found, which is also implanted in 5.

【0042】第4の対策も、第3の対策と同様であるが、イオンソースに導入するガスとして、B 26を用い、n + a−Si膜46にP型のドーパントであるBを打ち込んで、高抵抗化するものである。 The fourth measure also is similar to the third measure, the gas introduced into the ion source, using B 2 H 6, a B is a P-type dopant in n + a-Si film 46 implanted in, in which a high resistance. このとき、或る程度は、a−Si膜45中にも打ち込まれていることがわかっている。 In this case, some degree has been found to be implanted also into the a-Si film 45. 加速電圧15〜50kV、ドーズ量10 Acceleration voltage 15~50KV, dose 10
15 〜10 18 /cm 2で行った。 It was carried out at 15 ~10 18 / cm 2. 図13に薄膜トランジスタの断面構造を示す。 It shows a cross-sectional structure of a thin film transistor in FIG. 13. 図13から明らかなように、n + As it is clear from FIG. 13, n +
a−Si膜46の露出する部分に、ボロンド−プト高抵抗層51が形成されている。 The exposed portions of the a-Si film 46, Borondo - hept high-resistance layer 51 is formed.

【0043】上記の対策例から、前記薄膜トランジスタのオフ抵抗の上昇の原因として、薄膜トランジスタのバックチャネル部分が低抵抗化していることが考えられる。 [0043] From the above countermeasure example, as the cause of increase in the OFF resistance of the thin film transistor, it is conceivable that the back channel portion of the thin film transistor has a low resistance. 未だ詳細な原因はわかっていないが、一般に良質の半導体は、幾らかの組成変化や電位変動によって著しく抵抗値等が変化するため、高い信頼性を持たせるには、 Although not known yet detailed reason, quality of the semiconductor is generally for significantly resistance, etc. by some compositional changes and potential fluctuation is changed, the to have a high reliability,
半導体としての性質を劣化させる必要があると考えられる。 It is considered necessary to degrade the properties of the semiconductor. 第1〜第3の対策では、表層が窒化や酸化されるとともに、界面に大きなダメージを与えて、半導体としての性質を劣化させているものと考えられる。 In the first to third measure, together with the surface layer is nitrided or oxidized, giving serious damage to the interface, it is considered to have to degrade the properties of the semiconductor. 第4の対策では、ドナーとアクセプターとで相殺させ、高抵抗化するとともに、幾らかP型半導体に変質させているものと思われる。 In a fourth measure, is canceled by the donor and acceptor, with a high resistance, it appears to have somewhat denature the P-type semiconductor. ただし、P型の部分を流れるホール電流は、 However, the hole current flowing through the P-type portion of the
+ a−Si層46でホールがブロックされている。 holes are blocked by the n + a-Si layer 46. またP型に変質した表面は、イオンダメージを受けているが、イントリンシックなa−Si膜45に比べ、バックチャネルのダメージ影響がチャネル側に達し難くできている。 The surface was transformed into P-type is undergoing ion damage, compared to the intrinsic a-Si film 45, damage effects of back channel is made difficult reaching the channel side.

【0044】上記対策とともに、更に保護膜を形成すれば、更に信頼性が向上することは自明と考えられる。 [0044] together with the measures, and more forming a protective film, it is considered self-evident that further improved reliability. なお、本発明は、上記以外の、例えば画素電極が金属である反射型の液晶ディスプレイにも応用することが可能である。 The present invention is other than the above, for example, the pixel electrodes can be also applied to a reflective liquid crystal display is a metal.

【0045】 [0045]

【発明の効果】以上説明したように、本発明の方法によれば、金属膜、半導体薄膜及び絶縁膜のパタ−ニングを連続的に、ほぼ等しいパタ−ン行って、ゲ−ト取り出し電極を露出させているため、マスク工程を大幅に少なくすることが出来それにより、製造コストが低く、歩留まりが高く、生産性の良好なアクティブマトリクス液晶表示装置を得ることが可能である。 As described in the foregoing, according to the method of the present invention, a metal film, pattern of the semiconductor thin film and the insulating film - continuously the training, approximately equal pattern - go down, gate - the Eject electrode since the exposed, thereby it is possible to greatly decrease the mask process, low manufacturing cost, high yield, it is possible to obtain a good active matrix liquid crystal display device of the productivity.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施例に係るアクティブマトリクス液晶表示装置の製造工程を示す断面図。 Cross-sectional view showing a manufacturing step of an active matrix liquid crystal display device according to a first embodiment of the present invention; FIG.

【図2】本発明の第1の実施例に係るアクティブマトリクス液晶表示装置の製造工程を示す断面図。 Cross-sectional view showing a manufacturing step of an active matrix liquid crystal display device according to a first embodiment of the present invention; FIG.

【図3】本発明の第1の実施例の変形例に係るアクティブマトリクス液晶表示装置の製造工程を示す断面図。 Cross-sectional view showing a manufacturing step of an active matrix liquid crystal display device according to a modification of the first embodiment of the present invention; FIG.

【図4】本発明の第1の実施例の変形例に係るアクティブマトリクス液晶表示装置の製造工程を示す断面図。 Cross-sectional view showing a manufacturing step of an active matrix liquid crystal display device according to a modification of the first embodiment of the present invention; FIG.

【図5】本発明の第1の実施例に係るアクティブマトリクス液晶表示装置の画素の平面図。 Plan view of a pixel of an active matrix liquid crystal display device according to a first embodiment of the present invention; FIG.

【図6】本発明の第1の実施例に係るアクティブマトリクス液晶表示装置の画素の平面図。 Plan view of a pixel of an active matrix liquid crystal display device according to a first embodiment of the present invention; FIG.

【図7】本発明の第1の実施例に係るアクティブマトリクス液晶表示装置の画素の平面図。 Figure 7 is a plan view of a pixel of an active matrix liquid crystal display device according to a first embodiment of the present invention.

【図8】本発明の第1の実施例に係るアクティブマトリクス液晶表示装置の画素の平面図。 Figure 8 is a plan view of a pixel of an active matrix liquid crystal display device according to a first embodiment of the present invention.

【図9】本発明の第1の実施例に係るアクティブマトリクス液晶表示装置の画素の平面図。 Figure 9 is a plan view of a pixel of an active matrix liquid crystal display device according to a first embodiment of the present invention.

【図10】本発明の第3の実施例に係るアクティブマトリクス液晶表示装置の製造工程を示す断面図。 Cross-sectional view showing a manufacturing step of an active matrix liquid crystal display device according to a third embodiment of the present invention; FIG.

【図11】本発明に係るアクティブマトリクス液晶表示装置の性能劣化に対する第2の対策を説明する断面図。 Cross-sectional view illustrating a second line of defense against the performance degradation of the active matrix liquid crystal display device according to [11] the present invention.

【図12】本発明に係るアクティブマトリクス液晶表示装置の性能劣化に対する第3の対策を説明する断面図。 Cross-sectional view illustrating a third measure for performance degradation of the active matrix liquid crystal display device according to the present invention; FIG.

【図13】本発明に係るアクティブマトリクス液晶表示装置の性能劣化に対する第4の対策を説明する断面図。 Cross-sectional view illustrating a fourth countermeasure against deterioration of the performance of active matrix liquid crystal display device according to [13] the present invention.

【図14】従来のアクティブマトリクス液晶表示装置の製造工程を示す断面図。 Figure 14 is a sectional view showing a manufacturing process of a conventional active matrix liquid crystal display device.

【符号の説明】 DESCRIPTION OF SYMBOLS

11,31,41,101…ガラス基板 12,32,42,102…アンダ−コ−ト層 13,33,43,103…ゲ−ト電極 14,34,44…補助容量電極 15,35,45,104…ゲ−ト取り出し電極 16,36,46,105…ゲ−ト絶縁膜 17,37,47,106…a−Si膜 18,38,48,107…n + a−Si膜 19,39,49…金属膜 20,22…レジストパタ−ン 21…透明導電膜 11,31,41,101 ... glass substrate 12,32,42,102 ... the under - co - coat layer 13,33,43,103 ... gate - gate electrode 14,34,44 ... auxiliary capacitance electrodes 15, 35, 45 , 104 ... gate - Eject electrode 16,36,46,105 ... gate - gate insulating film 17,37,47,106 ... a-Si film 18,38,48,107 ... n + a-Si film 19 and 39 , 49 ... metal films 20 and 22 ... resist pattern - down 21 ... transparent conductive film

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特公 平6−18215(JP,B2) (58)調査した分野(Int.Cl. 7 ,DB名) G02F 1/1368 G02F 1/13 101 G02F 1/1345 ────────────────────────────────────────────────── ─── of the front page continued (56) references Tokuoyake flat 6-18215 (JP, B2) (58 ) investigated the field (Int.Cl. 7, DB name) G02F 1/1368 G02F 1/13 101 G02F 1 / 1345

Claims (1)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 絶縁基板上に形成した画素電極をマトリクスアレ−状に配列した信号線及び走査線で選択したスイッチングトランジストで駆動するアクティブマトリクス表示装置の製造方法において、前記絶縁性基板上にゲ−ト電極及びゲ−ト取り出し電極を形成する工程と、全面に絶縁膜、半導体薄膜及び金属膜を順次形成する工程と、第1のレジストパタ−ンをマスクとして用いて、前記金属膜をパタ−ニングする工程と、第1のレジストパタ−ン及びパタ−ニングされた前記金属膜の少なくとも一方をマスクとして用いて、前記半導体薄膜及び絶縁膜をパタ−ニングし、前記ゲ−ト取り出し電極を露出させる工程と、全面に透明導電膜を形成する工程と、第2のレジストパタ−ンをマスクとして用いて、前記透明導電膜をパタ−ニングし 1. A pixel electrode formed on an insulating substrate matrix array - in the production method of the active matrix display device that drives like the switching Trang resist selected in the signal lines and scanning lines arranged in the insulating substrate gate - gate electrode and gate - forming an Eject electrode, the entire surface insulating film, and sequentially forming a semiconductor thin film and the metal film, the first resist pattern - with in as a mask, the metal film pattern - training the steps of, first resist pattern - emissions and pattern - using at least one of the training has been the metal film as a mask, the semiconductor thin film and the insulating film pattern - to training, the gate - exposing the Eject electrode a step of, forming a whole surface transparent conductive film, the second resist pattern - with in as a mask, the transparent conductive film pattern - and training て画素電極を形成する工程と、前記第2のレジストパタ−ン及び前記画素電極の少なくとも一方をマスクとして用いて、前記金属膜パタ−ンの露出する部分を除去する工程とを具備することを特徴とするアクティブマトリクス表示装置の製造方法。 ; And a step of removing the exposed portion of the down - forming a pixel electrode Te, the second resist pattern - using at least one of emission and the pixel electrode as a mask, the metal film pattern method for manufacturing an active matrix display device according to.
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