JP5308831B2

JP5308831B2 - Laminated structure and manufacturing method thereof

Info

Publication number: JP5308831B2
Application number: JP2009002343A
Authority: JP
Inventors: 輝重日野; 英彰齋藤; 篤徳西浦; 康悦伊藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2009-01-08
Filing date: 2009-01-08
Publication date: 2013-10-09
Anticipated expiration: 2029-01-08
Also published as: JP2010161197A

Abstract

<P>PROBLEM TO BE SOLVED: To provide a laminated structure capable of improving productivity and reducing a stick-out amount of a semiconductor film from a conductive film, and to provide a method of manufacturing the same. <P>SOLUTION: A laminated structure has a semiconductor film 15, a gate insulating film 12, a source electrode 17, and a drain electrode 18. The gate insulating film 12 has a taper whose film thickness is gradually thinned from an edge of the semiconductor film 15 under the semiconductor film 15. The source electrode 17 and the drain electrode 18 are formed on the semiconductor film 15 so as not to stick out from a pattern of the semiconductor film 15, at a distance equal to or more than 0 and equal to or less than 0.3 μm from the edge of the semiconductor film 15. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、積層構造体及びその製造方法に関する。 The present invention relates to a laminated structure and a manufacturing method thereof.

ＴＦＴ−ＬＣＤは、ＣＲＴ（陰極線管）に比較して、薄型にしやすく消費電力が低いという利点から、現在商品化が急速に進んでいる。ＴＦＴ−ＬＣＤは、ＴＦＴ基板とカラーフィルターが液晶層の介在の下に重ね合わされた概略構造を有する。ＴＦＴ基板は、マトリックス状に配列された各画素にＴＦＴが配列された構造を有する。カラーフィルターは、各画素に対応して、レッド、グリーン、及びブルーの画素パターンが配列された構造を有する。ＴＦＴ−ＬＣＤでは、製造工程数が多く、ＴＦＴ基板だけでも５〜６枚のフォトマスクを用いて製造されていた。 TFT-LCDs are currently being commercialized rapidly because of the advantage that they are thinner and have lower power consumption than CRTs (cathode ray tubes). The TFT-LCD has a schematic structure in which a TFT substrate and a color filter are superimposed under the interposition of a liquid crystal layer. The TFT substrate has a structure in which TFTs are arranged in pixels arranged in a matrix. The color filter has a structure in which red, green, and blue pixel patterns are arranged corresponding to each pixel. In TFT-LCD, the number of manufacturing processes is large, and the TFT substrate alone is manufactured using 5 to 6 photomasks.

このような状況の下、ＴＦＴ基板の製造を４枚のフォトマスクを用いて行う方法が知られている。この方法は、遮光部と透光部と半透光部（グレートーン部もしくはハーフトーン部）を有するフォトマスク（グレートーンマスクもしくはハーフトーンマスク）を用いることにより、使用するマスク枚数を低減するというものである。 Under such circumstances, a method of manufacturing a TFT substrate using four photomasks is known. This method reduces the number of masks to be used by using a photomask (graytone mask or halftone mask) having a light shielding portion, a light transmitting portion, and a semi-transparent portion (graytone portion or halftone portion). Is.

この４枚マスクプロセス（グレートーンプロセスやハーフトーンプロセス）を用いたＴＦＴ基板の製造方法について、例えば特許文献１に開示されている。４枚マスクプロセスの場合、アッシング工程によりレジストの薄くなっている部分をとり除く際に、レジストの端部が後退する。そしてソース・ドレイン配線形成時には、チャネル部を形成するために下地である半導体層をエッチングせずに金属膜をエッチングする必要がある。このため、レジストの後退により露出した金属膜のみがエッチングされる。その後、チャネル部形成のために、半導体層を一定膜厚残してハーフエッチングする。このため、半導体層が端部において一定膜厚ではみ出した状態になり、開口率を低下させてしまう。 For example, Patent Document 1 discloses a TFT substrate manufacturing method using the four-mask process (gray tone process or halftone process). In the case of the four-mask process, when the thinned portion of the resist is removed by the ashing process, the end of the resist recedes. When forming the source / drain wiring, it is necessary to etch the metal film without etching the underlying semiconductor layer in order to form the channel portion. For this reason, only the metal film exposed by the recession of the resist is etched. Thereafter, in order to form a channel portion, the semiconductor layer is half-etched leaving a certain thickness. For this reason, the semiconductor layer protrudes at a constant film thickness at the end portion, and the aperture ratio is reduced.

特開２００１−３２４７２５号公報JP 2001-324725 A 特開２００８−３３３３７号公報JP 2008-33337 A

また、特許文献２においては、リフロー工程を追加することで半導体層を金属膜からはみ出さずに形成することができる。しかし、この手法では生産性が低下してしまう。 In Patent Document 2, the semiconductor layer can be formed without protruding from the metal film by adding a reflow process. However, this method reduces productivity.

本発明はこうした問題を解決するためになされたものであり、生産性が向上し、かつ、半導体膜の導電膜からのはみ出し量が低減できる積層構造体及びその製造方法を提供することを目的とする。 The present invention has been made to solve these problems, and has an object to provide a laminated structure capable of improving productivity and reducing the amount of protrusion of a semiconductor film from a conductive film, and a method for manufacturing the same. To do.

本発明にかかる積層構造体は、半導体膜と、前記半導体膜下において、前記半導体膜の端から徐々に膜厚が薄くなるテーパー部を有する下地膜と、前記半導体膜上において、前記半導体膜のパターンからはみ出さないように形成され、前記半導体膜の端からの距離が０以上０．３ｕｍ以下である導電膜を備えるものである。 The laminated structure according to the present invention includes a semiconductor film, a base film having a taper portion gradually decreasing from an end of the semiconductor film under the semiconductor film, and the semiconductor film on the semiconductor film. The conductive film is formed so as not to protrude from the pattern and has a distance of 0 to 0.3 μm from the end of the semiconductor film.

本発明にかかる積層構造体の製造方法は、下地膜、半導体膜、及び導電膜を順次成膜する工程と、第１のエッチング条件による前記導電膜の上層のエッチング中に、前記半導体膜、及び前記下地膜がエッチングされ、前記半導体膜が、前記導電膜のパターンからはみ出さないようにパターニングされ、前記下地膜が、前記半導体膜の端から徐々に膜厚が減少するテーパー部を有するようにパターニングされる工程と、第１のエッチング条件によるエッチング工程後、第２のエッチング条件により、前記上層がエッチングされて残った前記導電膜をエッチングして除去し、前記導電膜が前記半導体膜のパターンからはみ出さないようにパターニングされる工程とを有するものである。 The manufacturing method of the laminated structure according to the present invention includes: a step of sequentially forming a base film, a semiconductor film, and a conductive film; and a step of etching the upper layer of the conductive film according to a first etching condition. The base film is etched, the semiconductor film is patterned so as not to protrude from the pattern of the conductive film, and the base film has a tapered portion that gradually decreases in thickness from the end of the semiconductor film. After the patterning step and the etching step under the first etching condition, the conductive film remaining after the upper layer is etched is removed by etching under the second etching condition, and the conductive film is a pattern of the semiconductor film. And a step of patterning so as not to protrude.

本発明によれば、生産性が向上し、かつ、半導体膜の導電膜からのはみ出し量が低減できる積層構造体及びその製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, productivity can improve and the laminated structure which can reduce the protrusion amount from the electrically conductive film of a semiconductor film, and its manufacturing method can be provided.

実施の形態にかかるＴＦＴ基板の構成を示す断面図である。It is sectional drawing which shows the structure of the TFT substrate concerning embodiment. 実施の形態にかかるＩＣＰドライエッチング装置の構成を示す側面図である。It is a side view which shows the structure of the ICP dry etching apparatus concerning embodiment. 実施の形態にかかるＴＦＴ基板の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the TFT substrate concerning embodiment. 実施の形態にかかるＴＦＴ基板の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the TFT substrate concerning embodiment. 実施の形態にかかる第２の金属膜のエッチング工程を示す拡大断面図である。It is an expanded sectional view showing the etching process of the 2nd metal film concerning an embodiment.

実施の形態．
まず、図１を参照して、積層構造体の一例である薄膜トランジスタ（ＴＦＴ）について説明する。ＴＦＴは、ＴＦＴ基板に用いられる。ＴＦＴ基板は、例えばＴＦＴがアレイ状に設けられたＴＦＴアレイ基板である。図１は、ＴＦＴ基板の構成を示す断面図である。ここでは、ＴＦＴの一例として、ボトムゲート型（逆スタガ型）のＴＦＴについて説明する。 Embodiment.
First, a thin film transistor (TFT) which is an example of a stacked structure will be described with reference to FIG. The TFT is used for a TFT substrate. The TFT substrate is, for example, a TFT array substrate in which TFTs are provided in an array. FIG. 1 is a cross-sectional view showing a configuration of a TFT substrate. Here, a bottom-gate (reverse staggered) TFT will be described as an example of the TFT.

絶縁性基板１０上には、ゲート電極１１が形成される。そして、ゲート電極１１を覆うように、下地膜としてのゲート絶縁膜１２が形成される。ゲート絶縁膜１２は、後述する半導体膜１５の端から外側に向けて、膜厚が徐々に減少するテーパー部を有する。具体的には、ゲート絶縁膜１２では、テーパー部下端における膜厚が、テーパー部上端における膜厚の１／４以上７／８以下となっている。なお、ここで、テーパー部下端とは、テーパー部において最も膜厚が薄い部分であり、最も外側のテーパー部の部分である。そして、テーパー部上端とは、テーパー部において最も膜厚が厚い部分であり、最も内側のテーパー部の部分である。すなわち、テーパー部より外側におけるゲート絶縁膜１２の膜厚は、半導体膜１５下のゲート絶縁膜１２の膜厚の１／４以上７／８以下となっている。また、半導体膜１５の端からゲート絶縁膜１２のテーパー部下端までの、基板面に対して平行方向における距離は０．３ｕｍ以上１．５ｕｍ以下である。 A gate electrode 11 is formed on the insulating substrate 10. Then, a gate insulating film 12 as a base film is formed so as to cover the gate electrode 11. The gate insulating film 12 has a tapered portion in which the film thickness gradually decreases from the end of a semiconductor film 15 described later toward the outside. Specifically, in the gate insulating film 12, the film thickness at the lower end of the tapered portion is ¼ or more and 7/8 or less of the film thickness at the upper end of the tapered portion. Here, the lower end of the tapered portion is a portion having the thinnest film thickness in the tapered portion, and is a portion of the outermost tapered portion. And the taper part upper end is a part with the thickest film thickness in a taper part, and is a part of an innermost taper part. That is, the thickness of the gate insulating film 12 outside the tapered portion is ¼ or more and 7/8 or less of the thickness of the gate insulating film 12 below the semiconductor film 15. The distance from the end of the semiconductor film 15 to the lower end of the tapered portion of the gate insulating film 12 in the direction parallel to the substrate surface is 0.3 μm or more and 1.5 μm or less.

ゲート電極１１と対向して、ゲート絶縁膜１２上に半導体膜１５が形成される。半導体膜１５は、上記のゲート絶縁膜１２のテーパー部より内側に形成される。半導体膜１５は、半導体能動膜１３とオーミックコンタクト膜１４を有する。半導体能動膜１３としては、例えば真性半導体膜を用いることができる。半導体能動膜１３は、ゲート電極１１上からはみ出るように形成される。また、後述するコンタクトホール２０の下にも、半導体能動膜１３が形成される。半導体能動膜１３上には、オーミックコンタクト膜１４が形成される。オーミックコンタクト膜１４は、不純物元素を含んだ半導体膜であり、導電性を有する。また、オーミックコンタクト膜１４は、ゲート電極１１上の中央部には形成されない。半導体能動膜１３のオーミックコンタクト膜１４が形成されない部分がチャネル部１６である。なお、チャネル部１６において、半導体能動膜１３の膜厚は、薄くなっている。 A semiconductor film 15 is formed on the gate insulating film 12 so as to face the gate electrode 11. The semiconductor film 15 is formed inside the tapered portion of the gate insulating film 12 described above. The semiconductor film 15 includes a semiconductor active film 13 and an ohmic contact film 14. As the semiconductor active film 13, for example, an intrinsic semiconductor film can be used. The semiconductor active film 13 is formed so as to protrude from the gate electrode 11. A semiconductor active film 13 is also formed under a contact hole 20 described later. An ohmic contact film 14 is formed on the semiconductor active film 13. The ohmic contact film 14 is a semiconductor film containing an impurity element and has conductivity. Further, the ohmic contact film 14 is not formed in the central portion on the gate electrode 11. A portion of the semiconductor active film 13 where the ohmic contact film 14 is not formed is a channel portion 16. In the channel portion 16, the thickness of the semiconductor active film 13 is small.

このように、オーミックコンタクト膜１４は、ゲート電極１１上の中央部以外の部分に形成される。一方のオーミックコンタクト膜１４がソース領域を構成し、他方のオーミックコンタクト膜１４がドレイン領域を構成する。すなわち、ソース領域及びドレイン領域は、チャネル部１６を挟むように対向配置されている。ここで、チャネル部１６とは、ゲート電極１１にゲート電圧を印加した際に、チャネルが形成される部分を示す。具体的には、ゲート電極１１にゲート電圧を印加すると、チャネル部１６の表面には、チャネルが形成される。そして、ソース領域とドレイン領域との間に所定の電圧を与えた状態でゲート電圧を印加すると、ソース領域とドレイン領域の間にはドレイン電流が流れる。 Thus, the ohmic contact film 14 is formed on a portion other than the central portion on the gate electrode 11. One ohmic contact film 14 forms a source region, and the other ohmic contact film 14 forms a drain region. That is, the source region and the drain region are arranged to face each other with the channel portion 16 interposed therebetween. Here, the channel portion 16 indicates a portion where a channel is formed when a gate voltage is applied to the gate electrode 11. Specifically, when a gate voltage is applied to the gate electrode 11, a channel is formed on the surface of the channel portion 16. When a gate voltage is applied with a predetermined voltage applied between the source region and the drain region, a drain current flows between the source region and the drain region.

ソース領域において、オーミックコンタクト膜１４上には、ソース電極１７が形成される。このソース電極１７を介してソース領域に電位が供給される。また、ドレイン領域において、オーミックコンタクト膜１４上には、ドレイン電極１８が形成される。導電膜としての、ソース電極１７及びドレイン電極１８は、半導体膜１５のパターンの内側に形成される。すなわち、ソース電極１７及びドレイン電極１８は、半導体膜１５のパターンからはみ出さないように形成される。また、ソース電極１７及びドレイン電極１８の端から半導体膜１５の端までの、基板面に対して平行方向における距離は、０以上０．３ｕｍ以下である。換言すると、半導体膜１５の、ソース電極１７及びドレイン電極１８からのはみ出し量は、０以上０．３ｕｍ以下である。ゲート電極１１、ゲート絶縁膜１２、半導体膜１５、ソース電極１７、ドレイン電極１８等を有するＴＦＴは、以上のように構成される。 A source electrode 17 is formed on the ohmic contact film 14 in the source region. A potential is supplied to the source region via the source electrode 17. In addition, a drain electrode 18 is formed on the ohmic contact film 14 in the drain region. The source electrode 17 and the drain electrode 18 as the conductive film are formed inside the pattern of the semiconductor film 15. That is, the source electrode 17 and the drain electrode 18 are formed so as not to protrude from the pattern of the semiconductor film 15. Further, the distance in the direction parallel to the substrate surface from the end of the source electrode 17 and the drain electrode 18 to the end of the semiconductor film 15 is not less than 0 and not more than 0.3 μm. In other words, the protruding amount of the semiconductor film 15 from the source electrode 17 and the drain electrode 18 is 0 or more and 0.3 μm or less. The TFT having the gate electrode 11, the gate insulating film 12, the semiconductor film 15, the source electrode 17, the drain electrode 18 and the like is configured as described above.

さらに、ゲート絶縁膜１２上には、ソース電極１７及びドレイン電極１８を覆うように、パッシベーション膜１９が形成される。また、上記のように、ゲート絶縁膜１２は、テーパー部を有するので、パッシベーション膜１９のカバレッジ特性が向上する。そして、ドレイン電極１８上のパッシベーション膜１９には、コンタクトホール２０が形成される。パッシベーション膜１９上には、画素電極２１が形成される。また、コンタクトホール２０には、画素電極２１が埋設される。これにより、画素電極２１とドレイン電極１８とが電気的に接続される。ＴＦＴを有するＴＦＴ基板は、以上のように構成されている。 Further, a passivation film 19 is formed on the gate insulating film 12 so as to cover the source electrode 17 and the drain electrode 18. Further, as described above, since the gate insulating film 12 has the tapered portion, the coverage characteristic of the passivation film 19 is improved. A contact hole 20 is formed in the passivation film 19 on the drain electrode 18. A pixel electrode 21 is formed on the passivation film 19. A pixel electrode 21 is embedded in the contact hole 20. Thereby, the pixel electrode 21 and the drain electrode 18 are electrically connected. A TFT substrate having TFTs is configured as described above.

本実施の形態にかかるＴＦＴによれば、半導体膜１５の、ソース電極１７及びドレイン電極１８からのはみ出し量が、０以上０．３ｕｍ以下と小さくなっている。このため、このＴＦＴを有するＴＦＴ基板の開口率を向上させることができる。また、ゲート絶縁膜１２の膜厚が薄いため、Ｃｓ容量（保持容量）が増加し、Ｃｓ領域の縮小が可能である。そして、ゲート絶縁膜１２がテーパー部を有するため、パッシベーション膜１９のカバレッジ特性を向上させることができる。 In the TFT according to the present embodiment, the amount of protrusion of the semiconductor film 15 from the source electrode 17 and the drain electrode 18 is as small as 0 to 0.3 μm. For this reason, the aperture ratio of the TFT substrate having this TFT can be improved. Further, since the gate insulating film 12 is thin, the Cs capacity (retention capacity) is increased, and the Cs region can be reduced. And since the gate insulating film 12 has a taper part, the coverage characteristic of the passivation film 19 can be improved.

次に、図２を参照して、上記のＴＦＴを形成する際に用いるＩＣＰドライエッチング装置について説明する。図２は、ＩＣＰドライエッチング装置の構成を示す側面図である。 Next, an ICP dry etching apparatus used when forming the above TFT will be described with reference to FIG. FIG. 2 is a side view showing the configuration of the ICP dry etching apparatus.

エッチングチャンバー３０上部には、誘電体窓３１が形成されている。誘電体窓３１は、誘電体で形成されており、例えば石英を用いることができる。誘電体窓３１上には、コイルユニット３２が設置されている。コイルユニット３２は、エッチングチャンバー３０外に設けられている。コイルユニット３２には、マッチングボックスを介して高周波電源３３が接続されている。高周波電源３３は、高密度プラズマを生成させるためのＩＣＰ電源である。 A dielectric window 31 is formed above the etching chamber 30. The dielectric window 31 is formed of a dielectric, and for example, quartz can be used. A coil unit 32 is installed on the dielectric window 31. The coil unit 32 is provided outside the etching chamber 30. A high frequency power supply 33 is connected to the coil unit 32 via a matching box. The high frequency power supply 33 is an ICP power supply for generating high density plasma.

また、エッチングチャンバー３０下部には、下部電極３４が形成される。下部電極３４と誘電体窓３１とは対向配置される。下部電極３４上には、エッチング処理される基板３５が静電チャックを介して設置される。下部電極３４は、温度制御機構を有する。これにより、基板３５が加熱される。下部電極３４には、マッチングボックスを介して高周波電源３６が接続されている。高周波電源３６は、基板３５に対する入射イオン成分を制御するためのバイアス電源である。また、高密度プラズマを生成するための高周波電源３３と、基板３５に対する入射イオン成分を制御する高周波電源３６とは独立して制御される。 A lower electrode 34 is formed at the lower portion of the etching chamber 30. The lower electrode 34 and the dielectric window 31 are disposed to face each other. On the lower electrode 34, a substrate 35 to be etched is placed via an electrostatic chuck. The lower electrode 34 has a temperature control mechanism. Thereby, the substrate 35 is heated. A high frequency power source 36 is connected to the lower electrode 34 through a matching box. The high frequency power source 36 is a bias power source for controlling an incident ion component with respect to the substrate 35. Further, the high-frequency power source 33 for generating high-density plasma and the high-frequency power source 36 for controlling the incident ion component with respect to the substrate 35 are controlled independently.

また、エッチングチャンバー３０内部には、エッチングガス３７が供給される。具体的には、塩素（Ｃｌ_２）、酸素（Ｏ_２）、臭素（Ｂｒ_２）、ＳＦ_６等のエッチングガス３７が供給され、所望のガス雰囲気とする。また、エッチングチャンバー３０には、排気口３８が設けられており、エッチングチャンバー３０内部を所望の圧力にすることができる。また、エッチングの際に発生する反応生成物を排気口３８から真空排気することができる。ＩＣＰドライエッチング装置は、以上のように構成される。 An etching gas 37 is supplied into the etching chamber 30. Specifically, an etching gas 37 such as chlorine (Cl ₂ ), oxygen (O ₂ ), bromine (Br ₂ ), SF ₆ or the like is supplied to obtain a desired gas atmosphere. In addition, the etching chamber 30 is provided with an exhaust port 38, so that the inside of the etching chamber 30 can be set to a desired pressure. Further, the reaction product generated during the etching can be evacuated from the exhaust port 38. The ICP dry etching apparatus is configured as described above.

次に、上記のＩＣＰドライエッチング装置の動作について説明する。まず、所望のエッチングガス３７を供給してエッチングチャンバー３０内を所望のガス雰囲気とする。また、排気口３８から排気させ、エッチングチャンバー３０内部を所望の圧力に保持する。そして、マッチングボックスを介して高周波電源３３からコイルユニット３２に高周波電力（ＩＣＰ電力）を供給する。そして、コイルユニット３２により高周波電磁場が発生する。この高周波電磁場は、誘電体窓３１を透過し、エッチングチャンバー３０内に導入される。これにより、エッチングチャンバー３０内で放電が起こり、エッチングチャンバー３０内のエッチングガス３７がプラズマ化され、高密度プラズマが発生する。 Next, the operation of the ICP dry etching apparatus will be described. First, a desired etching gas 37 is supplied to make the etching chamber 30 have a desired gas atmosphere. Further, the exhaust port 38 is evacuated to keep the inside of the etching chamber 30 at a desired pressure. Then, high frequency power (ICP power) is supplied from the high frequency power supply 33 to the coil unit 32 via the matching box. The coil unit 32 generates a high frequency electromagnetic field. This high frequency electromagnetic field passes through the dielectric window 31 and is introduced into the etching chamber 30. As a result, a discharge occurs in the etching chamber 30, the etching gas 37 in the etching chamber 30 is turned into plasma, and high-density plasma is generated.

また、マッチングボックスを介して高周波電源３６から下部電極３４にバイアス電力を供給する。これにより、上記のように、発生したプラズマ中のイオンを基板３５に対して垂直に引き込み、かつ入射エネルギーを制御することができる。すなわち、基板３５に対する入射イオン成分を制御することができる。そして、例えば基板３５上の膜にエッチングガスのイオンが衝突し、膜がエッチングされる。また、その時に発生する反応生成物は排気口３８から真空排気される。以上のように、ＩＣＰエッチングを行うことができる。 Further, bias power is supplied from the high frequency power source 36 to the lower electrode 34 through the matching box. Thereby, as described above, the ions in the generated plasma can be drawn perpendicularly to the substrate 35 and the incident energy can be controlled. That is, the incident ion component with respect to the substrate 35 can be controlled. Then, for example, ions of the etching gas collide with the film on the substrate 35 and the film is etched. The reaction product generated at that time is evacuated from the exhaust port 38. As described above, ICP etching can be performed.

次に、図３、４を参照して、ＴＦＴ基板の製造方法について説明する。図３、４は、ＴＦＴ基板の製造方法を示す断面図である。 Next, a manufacturing method of the TFT substrate will be described with reference to FIGS. 3 and 4 are cross-sectional views showing a manufacturing method of the TFT substrate.

まず、絶縁性基板１０上に、第１の金属膜を成膜する。絶縁性基板１０としては、ガラス基板等の透明絶縁性基板を用いることができる。第１の金属膜としては、電気的比抵抗値の低いＡｌ、Ｍｏ、Ｃｒやこれらを主成分とする合金を用いることが好ましい。そして、第１の金属膜上に、感光性樹脂であるフォトレジストをスピンコートによって塗布する。そして、塗布したフォトレジストを露光、現像する写真製版工程を行う。これにより、所望の形状にフォトレジストがパターニングされる。その後、フォトレジストパターンをマスクとして、第１の金属膜をエッチングして、フォトレジストを除去する。これにより、ゲート電極１１が形成される。 First, a first metal film is formed on the insulating substrate 10. As the insulating substrate 10, a transparent insulating substrate such as a glass substrate can be used. As the first metal film, it is preferable to use Al, Mo, Cr having a low electrical specific resistance value or an alloy containing these as a main component. Then, a photoresist, which is a photosensitive resin, is applied on the first metal film by spin coating. Then, a photolithography process for exposing and developing the applied photoresist is performed. As a result, the photoresist is patterned into a desired shape. Thereafter, using the photoresist pattern as a mask, the first metal film is etched to remove the photoresist. Thereby, the gate electrode 11 is formed.

好適な実施例として、第１の金属膜としてＡｌ合金膜を用いる。そして、公知のＡｒガスを用いたスパッタリング法によって、Ａｌ合金膜を２００ｎｍの厚さに成膜する。その後、写真製版工程でフォトレジストをパターニングする。そして、公知のエッチング液（リン酸／硝酸／酢酸）を用いたウェットエッチングにより、第１の金属膜をエッチングする。これにより、第１の金属膜がテーパー形状にパターニングされる。その後、フォトレジストを除去して、ゲート電極１１を形成する。以上の工程により、図３（ａ）に示す構成となる。 As a preferred embodiment, an Al alloy film is used as the first metal film. Then, an Al alloy film is formed to a thickness of 200 nm by a sputtering method using a known Ar gas. Thereafter, the photoresist is patterned in a photolithography process. Then, the first metal film is etched by wet etching using a known etching solution (phosphoric acid / nitric acid / acetic acid). Thereby, the first metal film is patterned into a tapered shape. Thereafter, the photoresist is removed to form the gate electrode 11. With the above process, the configuration shown in FIG.

次に、絶縁性基板１０上に、ゲート電極１１を覆うように、ゲート絶縁膜１２、半導体膜１５を順次成膜する。すなわち、ゲート絶縁膜１２、半導体能動膜１３、オーミックコンタクト膜１４が順次成膜される。好適な実施例として、化学的気相成膜（ＣＶＤ）法を用いて、これらの膜を成膜する。具体的には、ゲート絶縁膜１２として窒化シリコン膜を４００ｎｍ、半導体能動膜１３としてアモルファスシリコン（ａ−Ｓｉ）膜を１８０ｎｍ、オーミックコンタクト膜１４としてリンを不純物として注入したｎ^＋型のａ−Ｓｉ膜を２０ｎｍの厚さに順次成膜する。また、これらの膜は、同一装置内で連続して成膜される。これにより、大気雰囲気中に存在するボロンなどの汚染物質が各膜の界面に取り込まれることを抑制することができる。以上の工程により、図３（ｂ）に示す構成となる。 Next, a gate insulating film 12 and a semiconductor film 15 are sequentially formed on the insulating substrate 10 so as to cover the gate electrode 11. That is, the gate insulating film 12, the semiconductor active film 13, and the ohmic contact film 14 are sequentially formed. As a preferred embodiment, these films are deposited using chemical vapor deposition (CVD). Specifically, a silicon nitride film is 400 nm as the gate insulating film 12, an amorphous silicon (a-Si) film is 180 nm as the semiconductor active film 13, and phosphorus is implanted as an ohmic contact film 14 as an n ⁺ type a-Si. A film is sequentially formed to a thickness of 20 nm. Further, these films are continuously formed in the same apparatus. Thereby, it can suppress that contaminants, such as boron which exists in an atmospheric condition, are taken in into the interface of each film | membrane. With the above process, the configuration shown in FIG.

次に、オーミックコンタクト膜１４上に、導電膜としての第２の金属膜４０を成膜する。第２の金属膜４０としては、Ｍｏ、Ｗ、Ｃｒ、Ａｌ、及びＴｉのうち、いずれか１つを主成分とする薄膜もしくはこれらの積層膜を用いることが好ましい。そして、２回目の写真製版法により、第２の金属膜４０上に、レジストとしてのフォトレジスト４１を形成する。具体的には、第２の金属膜４０上に、薄膜部及び厚膜部といった２段階の膜厚を有するフォトレジスト４１を形成する。 Next, a second metal film 40 as a conductive film is formed on the ohmic contact film 14. As the second metal film 40, it is preferable to use a thin film mainly composed of any one of Mo, W, Cr, Al, and Ti or a laminated film thereof. Then, a photoresist 41 as a resist is formed on the second metal film 40 by the second photoengraving method. Specifically, a photoresist 41 having a two-stage film thickness such as a thin film portion and a thick film portion is formed on the second metal film 40.

例えば、フォトレジスト４１としてポジ型レジストを用いるとする。この場合、後に形成されるチャネル部１６上のフォトレジスト４１への露光量が、ソース・ドレイン領域上のフォトレジスト４１への露光量より大きくなるように露光する。換言すると、チャネル部１６上のフォトレジスト４１をハーフ露光する。そして、これらの領域以外のフォトレジスト４１は、完全に露光する。 For example, assume that a positive resist is used as the photoresist 41. In this case, the exposure is performed so that the exposure amount to the photoresist 41 on the channel portion 16 to be formed later is larger than the exposure amount to the photoresist 41 on the source / drain regions. In other words, the photoresist 41 on the channel portion 16 is half-exposed. The photoresist 41 other than these regions is completely exposed.

このように、露光部位ごとに露光量が調整されるように、例えば、透過光量が少なくとも２段階で異なる領域を有するグレートーンマスクやハーフトーンマスクを用いて露光を行う。これにより、１回の露光で形成されたフォトレジスト４１で半導体膜１５と第２の金属膜４０のエッチングをすることができるので、露光回数を１回減らすことができる。 In this way, for example, exposure is performed using a gray-tone mask or a half-tone mask having different regions in which the amount of transmitted light is different in at least two stages so that the exposure amount is adjusted for each exposure part. As a result, the semiconductor film 15 and the second metal film 40 can be etched with the photoresist 41 formed by one exposure, so that the number of exposures can be reduced by one.

その後、現像することにより、チャネル部１６上ではフォトレジスト４１が薄く形成され、ソース・ドレイン領域上ではフォトレジスト４１が厚く形成される。そして、その他の領域では、フォトレジスト４１が形成されない。その後、フォトレジスト４１をマスクとして、第２の金属膜４０をエッチングする。これにより、フォトレジスト４１が形成されていない領域に対応する第２の金属膜４０が除去される。すなわち、ソース・ドレイン領域及びチャネル部１６の上の第２の金属膜４０のみ残存する。 After that, by developing, the photoresist 41 is formed thin on the channel portion 16, and the photoresist 41 is formed thick on the source / drain regions. In other regions, the photoresist 41 is not formed. Thereafter, the second metal film 40 is etched using the photoresist 41 as a mask. Thereby, the second metal film 40 corresponding to the region where the photoresist 41 is not formed is removed. That is, only the second metal film 40 on the source / drain regions and the channel portion 16 remains.

好適な実施例として、第２の金属膜としてＭｏを主成分とする膜を用いる。そして、公知のＡｒガスを用いたスパッタリング法によって、Ｍｏを主成分とする膜を３００ｎｍの厚さに成膜する。その後、グレートーンマスクを用いて写真製版工程でフォトレジスト４１をパターニングする。そして、フォトレジスト４１をマスクとして、公知のエッチング液（リン酸／硝酸／酢酸）を用いたウェットエッチングにより、第２の金属膜４０をエッチングする。以上の工程により、図３（ｃ）に示す構成となる。 As a preferred embodiment, a film containing Mo as a main component is used as the second metal film. Then, a film containing Mo as a main component is formed to a thickness of 300 nm by a sputtering method using a known Ar gas. Thereafter, the photoresist 41 is patterned by a photolithography process using a gray tone mask. Then, using the photoresist 41 as a mask, the second metal film 40 is etched by wet etching using a known etching solution (phosphoric acid / nitric acid / acetic acid). With the above process, the configuration shown in FIG.

次に、フォトレジスト４１をマスクとして、半導体膜１５をエッチングする。これにより、フォトレジスト４１が形成されていない領域に対応する半導体膜１５が除去される。すなわち、ソース・ドレイン領域及びチャネル部１６に対応する領域の半導体膜１５のみ残存する。その後、チャネル部１６上のフォトレジスト４１をアッシング処理によって除去する。これにより、チャネル部１６上の第２の金属膜４０が露出する。また、フォトレジスト４１が後退することにより、第２の金属膜４０の外縁部も露出する。 Next, the semiconductor film 15 is etched using the photoresist 41 as a mask. As a result, the semiconductor film 15 corresponding to the region where the photoresist 41 is not formed is removed. That is, only the semiconductor film 15 in the region corresponding to the source / drain region and the channel portion 16 remains. Thereafter, the photoresist 41 on the channel portion 16 is removed by an ashing process. Thereby, the second metal film 40 on the channel portion 16 is exposed. Further, the outer edge portion of the second metal film 40 is exposed by the receding of the photoresist 41.

なお、ここでは簡略化して説明したが、実際、フォトレジスト４１は、このアッシング工程でのフォトレジスト４１の後退を考慮して形成される。すなわち、アッシング処理前のフォトレジスト４１は、ソース・ドレイン領域及びチャネル部１６の上より若干大きく形成される。すなわち、この工程における半導体膜１５は、完成したＴＦＴにおける半導体膜１５と比較して平面寸法が大きい。 Although simplified here, the photoresist 41 is actually formed in consideration of the receding of the photoresist 41 in this ashing process. That is, the photoresist 41 before the ashing process is formed to be slightly larger than above the source / drain regions and the channel portion 16. That is, the semiconductor film 15 in this step has a larger planar dimension than the semiconductor film 15 in the completed TFT.

好適な実施例として、オーミックコンタクト膜１４と半導体能動膜１３を同一装置内で連続してエッチングする。なお、ここでは、エッチング装置として、プラズマエッチングモードのドライエッチング装置を用いる。また、エッチングガスとしては、ＳＦ_６を流量１．６９×１０^−１Ｐａ・ｍ^３／ｓ（＝１００ｓｃｃｍ）、ＨＣｌを流量８．４５×１０^−１Ｐａ・ｍ^３／ｓ（＝５００ｓｃｃｍ）、Ｈｅを流量４．２２５×１０^−１Ｐａ・ｍ^３／ｓ（＝２５０ｓｃｃｍ）で用いる。そして、処理圧力は３３Ｐａ、印加電力は８００Ｗとする。また、電極間隔は、３３ｍｍとする。その後、酸素ガスを用いて、チャネル部１６のフォトレジスト４１をアッシング除去する。以上の工程により、図３（ｄ）に示す構成となる。 As a preferred embodiment, the ohmic contact film 14 and the semiconductor active film 13 are continuously etched in the same apparatus. Here, a dry etching apparatus in a plasma etching mode is used as the etching apparatus. As the etching gas, SF ₆ has a flow rate of 1.69 × 10 ⁻¹ Pa · m ³ / s (= 100 sccm), HCl has a flow rate of 8.45 × 10 ⁻¹ Pa · m ³ / s (= 500 sccm), He is used at a flow rate of 4.225 × 10 ⁻¹ Pa · m ³ / s (= 250 sccm). The processing pressure is 33 Pa and the applied power is 800 W. The electrode spacing is 33 mm. Thereafter, the photoresist 41 in the channel portion 16 is removed by ashing using oxygen gas. With the above process, the configuration shown in FIG.

次に、残存したフォトレジスト４１をマスクとして、第１のエッチング工程及び第２のエッチング工程を実施し、第２の金属膜４０をエッチングする。また、これらのエッチング工程では、ＩＣＰ方式ドライエッチング手法を用いて、図２に示されるＩＣＰドライエッチング装置によってエッチングする。ここで、図５を参照して、エッチング工程について詳細に説明する。図５は、第２の金属膜４０のエッチング工程を示す拡大断面図である。図５（ａ）は、第１及び第２のエッチングを開始する前の初期状態を示す。図５（ａ）は、図３（ｄ）の第２の金属膜４０の右側（ソース電極１７側）端面を拡大した断面図である。 Next, using the remaining photoresist 41 as a mask, the first etching process and the second etching process are performed, and the second metal film 40 is etched. Further, in these etching processes, etching is performed by an ICP dry etching apparatus shown in FIG. Here, the etching process will be described in detail with reference to FIG. FIG. 5 is an enlarged cross-sectional view showing the etching process of the second metal film 40. FIG. 5A shows an initial state before the first and second etchings are started. FIG. 5A is an enlarged cross-sectional view of the right side (source electrode 17 side) end surface of the second metal film 40 of FIG.

まず、フォトレジスト４１をマスクとして、第１のエッチング工程を実施し、第２の金属膜４０の上層をエッチングする。これにより、第２の金属膜４０には、厚膜部及び薄膜部が形成される。具体的には、フォトレジスト４１の下に第２の金属膜４０の厚膜部が形成され、フォトレジスト４１からはみ出した部分に第２の金属膜４０の薄膜部が形成される。また、第２の金属膜４０は上層のみをエッチングし、少なくとも膜厚方向の一部は残るようにする。すなわち、チャネル部１６上には、第２の金属膜４０が残るようにする。 First, the first etching process is performed using the photoresist 41 as a mask, and the upper layer of the second metal film 40 is etched. Thereby, a thick film portion and a thin film portion are formed in the second metal film 40. Specifically, a thick film portion of the second metal film 40 is formed under the photoresist 41, and a thin film portion of the second metal film 40 is formed in a portion protruding from the photoresist 41. In addition, only the upper layer of the second metal film 40 is etched so that at least a part in the film thickness direction remains. That is, the second metal film 40 is left on the channel portion 16.

また、第２の金属膜４０のエッチングと同時に、半導体膜１５及びゲート絶縁膜１２もエッチングされる。具体的には、半導体膜１５がサイドエッチングされ、第２の金属膜４０の端より内側の半導体膜１５の一部が除去される。そして、半導体膜１５は、第２の金属膜４０のパターンからはみ出さないように、第２の金属膜４０より小さく形成される。また、半導体膜１５の端は、第２の金属膜４０の厚膜部より外側になるように、大きく形成される。すなわち、半導体膜１５は、第２の金属膜４０の厚膜部からはみ出すように形成される。図５（ｂ）においては、半導体膜１５は、第２の金属膜４０の厚膜部からｄ１はみ出している。 Simultaneously with the etching of the second metal film 40, the semiconductor film 15 and the gate insulating film 12 are also etched. Specifically, the semiconductor film 15 is side-etched, and a part of the semiconductor film 15 inside the end of the second metal film 40 is removed. The semiconductor film 15 is formed smaller than the second metal film 40 so as not to protrude from the pattern of the second metal film 40. Further, the end of the semiconductor film 15 is formed to be larger than the thick film portion of the second metal film 40. That is, the semiconductor film 15 is formed so as to protrude from the thick film portion of the second metal film 40. In FIG. 5B, the semiconductor film 15 protrudes from the thick film portion of the second metal film 40.

第２の金属膜４０のパターンより外側のゲート絶縁膜１２は、一様にエッチングされる。また、半導体膜１５のパターンより外側で第２の金属膜４０のパターンの内側において、ゲート絶縁膜１２は、テーパー部を有するようにエッチングされる。すなわち、上面視にて半導体膜１５の端から第２金属膜４０の端までの領域において、ゲート絶縁膜１２は、半導体膜１５の端から徐々に膜厚が減少するテーパー部を有する。これにより、後に成膜されるパッシベーション膜１９のカバレッジが改善でき、パッシベーション膜１９の成膜時の歩留を向上することができる。 The gate insulating film 12 outside the pattern of the second metal film 40 is uniformly etched. Further, the gate insulating film 12 is etched so as to have a tapered portion outside the pattern of the semiconductor film 15 and inside the pattern of the second metal film 40. That is, in the region from the end of the semiconductor film 15 to the end of the second metal film 40 in a top view, the gate insulating film 12 has a tapered portion whose thickness gradually decreases from the end of the semiconductor film 15. Thereby, the coverage of the passivation film 19 to be formed later can be improved, and the yield at the time of forming the passivation film 19 can be improved.

第１のエッチング工程では、第１のエッチング条件でエッチングを行う。第１のエッチング条件では、エッチングガスとして、ＳＦ_６を流量３．３８×１０^−１Ｐａ・ｍ^３／ｓ（＝２００ｓｃｃｍ）、Ｃｌ_２を流量６．７６×１０^−２Ｐａ・ｍ^３／ｓ（＝４０ｓｃｃｍ）、Ｏ_２を流量８．４５×１０^−２Ｐａ・ｍ^３／ｓ（＝５０ｓｃｃｍ）で用いる。そして、処理圧力は２Ｐａ、印加電力は３０００Ｗとする。また、本実施の形態では、ＳＦ_６、Ｃｌ_２、及びＯ_２の混合ガスを用いたが、ＳＦ_６及びＯ_２の混合ガスを用いてもよい。 In the first etching step, etching is performed under a first etching condition. Under the first etching conditions, SF ₆ is used as an etching gas at a flow rate of 3.38 × 10 ⁻¹ Pa · m ³ / s (= 200 sccm), and Cl ₂ is supplied at a flow rate of 6.76 × 10 ⁻² Pa · m ³ / s. (= 40 sccm), O ₂ is used at a flow rate of 8.45 × 10 ⁻² Pa · m ³ / s (= 50 sccm). The processing pressure is 2 Pa and the applied power is 3000 W. In the present embodiment, a mixed gas of SF ₆ , Cl ₂ , and O ₂ is used, but a mixed gas of SF ₆ and O ₂ may be used.

また、第１のエッチング条件におけるエッチングレートは、半導体膜１５が１０００ｎｍ／ｍｉｎ、第２の金属膜４０が２５０ｎｍ／ｍｉｎ、ゲート絶縁膜１２が２５０ｎｍ／ｍｉｎである。すなわち、第１のエッチング条件では、第２の金属膜４０の半導体膜１５に対する選択比が（２５０ｎｍ／ｍｉｎ）÷（１０００ｎｍ／ｍｉｎ）＝約０．２５と低い。なお、ここでは、選択比が約０．２５であるが、選択比が１以下であればよい。また、第２の金属膜４０のゲート絶縁膜１２に対する選択比が（２５０ｎｍ／ｍｉｎ）÷（２５０ｎｍ／ｍｉｎ）＝約１と低い。すなわち、ゲート絶縁膜１２は、第２の金属膜４０と同程度エッチングされる。また、第２の金属膜４０のゲート絶縁膜１２に対する選択比は、第２の金属膜４０の半導体膜１５に対する選択比よりも高くなっている。すなわち、ゲート絶縁膜１２は、半導体膜１５よりもエッチング量が少ない。 The etching rate under the first etching conditions is 1000 nm / min for the semiconductor film 15, 250 nm / min for the second metal film 40, and 250 nm / min for the gate insulating film 12. That is, under the first etching conditions, the selection ratio of the second metal film 40 to the semiconductor film 15 is as low as (250 nm / min) / (1000 nm / min) = about 0.25. Here, the selection ratio is about 0.25, but the selection ratio may be 1 or less. Further, the selection ratio of the second metal film 40 to the gate insulating film 12 is as low as (250 nm / min) / (250 nm / min) = about 1. That is, the gate insulating film 12 is etched to the same extent as the second metal film 40. The selection ratio of the second metal film 40 to the gate insulating film 12 is higher than the selection ratio of the second metal film 40 to the semiconductor film 15. That is, the gate insulating film 12 is less etched than the semiconductor film 15.

このため、第２の金属膜４０のエッチング中に、半導体膜１５のサイドエッチングが進みながら、ゲート絶縁膜１２をテーパー形状にエッチングする。半導体膜１５の端からゲート絶縁膜１２のテーパー部下端（テーパー部ボトム）までの、基板面に対して平行方向における距離ｄ２は、０．３ｕｍ以上１．５ｕｍ以下である。また、第１のエッチング工程でのゲート絶縁膜１２のエッチング量は、エッチング前の膜厚の１／８以上３／４以下である。すなわち、第２の金属膜４０のパターンより外側において、第１のエッチング工程後のゲート絶縁膜１２の膜厚は、エッチング前の膜厚の１／４以上７／８以下である。このように、ゲート絶縁膜１２を薄くすることでＣｓ容量を増加することができる。このため、Ｃｓ領域の縮小が可能となり、さらに開口率を向上させることができる。 Therefore, the gate insulating film 12 is etched into a tapered shape while the side etching of the semiconductor film 15 proceeds during the etching of the second metal film 40. A distance d2 in a direction parallel to the substrate surface from the end of the semiconductor film 15 to the lower end of the tapered portion (tapered portion bottom) of the gate insulating film 12 is not less than 0.3 μm and not more than 1.5 μm. Further, the etching amount of the gate insulating film 12 in the first etching step is 1/8 or more and 3/4 or less of the film thickness before etching. That is, outside the pattern of the second metal film 40, the thickness of the gate insulating film 12 after the first etching step is not less than 1/4 and not more than 7/8 of the thickness before etching. Thus, Cs capacity | capacitance can be increased by making the gate insulating film 12 thin. For this reason, the Cs region can be reduced, and the aperture ratio can be further improved.

好適な実施例として、第１のエッチング工程でのエッチング量は、３００ｎｍの第２の金属膜４０に対して１５０ｎｍである。このときの半導体膜１５のサイドエッチング量は０．７ｕｍである。すなわち、半導体膜１５の端から第２の金属膜４０の端までの、基板面に対して平行方向における距離は０．７ｕｍである。また、距離ｄ２も０．７ｕｍであり、上記の距離と一致する。従って、テーパー部下端と第２の金属膜４０の端とは、上面視にて略一致する。以上の工程により、図５（ｂ）に示す構成となる。 As a preferred embodiment, the etching amount in the first etching step is 150 nm with respect to the second metal film 40 of 300 nm. At this time, the side etching amount of the semiconductor film 15 is 0.7 μm. That is, the distance in the direction parallel to the substrate surface from the end of the semiconductor film 15 to the end of the second metal film 40 is 0.7 μm. Further, the distance d2 is also 0.7 um, which coincides with the above distance. Therefore, the lower end of the taper portion and the end of the second metal film 40 substantially coincide with each other when viewed from above. By the above process, the configuration shown in FIG.

上記のように、第１のエッチング条件では、第２の金属膜４０の半導体膜１５に対する選択比が約０．２５と低い。このため、半導体膜１５のサイドエッチングが進む。ここで、半導体膜１５のサイドエッチング量、及び第２の金属膜４０のエッチング量が大きくなり過ぎる前に、エッチング条件を第１のエッチング条件とは異なる第２のエッチング条件に変更する。すなわち、第１のエッチング条件と比較して、第２の金属膜４０の半導体膜１５に対する選択比が高く、かつ第２の金属膜４０のゲート絶縁膜１２に対する選択比が高い第２のエッチング条件に変更する。具体的には、半導体膜１５のサイドエッチング量が大きくなり、半導体膜１５の端が、第２の金属膜４０の厚膜部より内側になる前に、エッチング条件を変更する。また、第２の金属膜４０のエッチング量が大きくなり、第２の金属膜４０下層の半導体膜１５が露出する前に、エッチング条件を変更する。 As described above, the selection ratio of the second metal film 40 to the semiconductor film 15 is as low as about 0.25 under the first etching conditions. For this reason, the side etching of the semiconductor film 15 proceeds. Here, the etching conditions are changed to the second etching conditions different from the first etching conditions before the side etching amount of the semiconductor film 15 and the etching amount of the second metal film 40 become too large. That is, as compared with the first etching condition, the second etching condition is such that the selection ratio of the second metal film 40 to the semiconductor film 15 is high and the selection ratio of the second metal film 40 to the gate insulating film 12 is high. Change to Specifically, the etching conditions are changed before the side etching amount of the semiconductor film 15 is increased and the end of the semiconductor film 15 is inside the thick film portion of the second metal film 40. Further, the etching condition is changed before the etching amount of the second metal film 40 becomes large and the semiconductor film 15 under the second metal film 40 is exposed.

そして、フォトレジスト４１から露出し、半導体膜１５上に残った第２の金属膜４０をエッチングする第２のエッチング工程を実施する。第２のエッチング工程により、チャネル部１６上の第２の金属膜４０がエッチングされ、半導体膜１５が露出する。そして、第２の金属膜４０の外縁部がエッチングされる。すなわち、第１のエッチング工程により、上層がエッチングされて残った第２の金属膜４０を除去する。換言すると、第２の金属膜４０の薄膜部が除去され、第２の金属膜４０の厚膜部が残る。そして、第２の金属膜４０が半導体膜１５のパターンからはみ出さないようにパターニングされる。これにより、ソース電極１７及びドレイン電極１８が形成される。 Then, a second etching process is performed in which the second metal film 40 exposed from the photoresist 41 and remaining on the semiconductor film 15 is etched. In the second etching process, the second metal film 40 on the channel portion 16 is etched, and the semiconductor film 15 is exposed. Then, the outer edge portion of the second metal film 40 is etched. That is, the second metal film 40 remaining after the upper layer is etched is removed by the first etching process. In other words, the thin film portion of the second metal film 40 is removed, and the thick film portion of the second metal film 40 remains. Then, the second metal film 40 is patterned so as not to protrude from the pattern of the semiconductor film 15. Thereby, the source electrode 17 and the drain electrode 18 are formed.

ここで、第２のエッチング条件では、エッチングガスとして、Ｃｌ_２を流量１．６９×１０^−１Ｐａ・ｍ^３／ｓ（＝１００ｓｃｃｍ）、Ｏ_２を流量２．５３５×１０^−１Ｐａ・ｍ^３／ｓ（＝１５０ｓｃｃｍ）で用いる。そして、処理圧力は０．７Ｐａ、印加電力は３５００Ｗとする。また、Ｃｌ_２とＯ_２の混合ガスにおけるＯ_２の流量比は、３０〜７０％とする。すなわち、ここでの流量比は、Ｏ_２／（Ｃｌ_２＋Ｏ_２）＝３０〜７０％とする。また、第２のエッチング条件におけるエッチングレートは、半導体膜１５が５ｎｍ／ｍｉｎ、第２の金属膜４０が８０ｎｍ／ｍｉｎ、ゲート絶縁膜１２がおよそ０ｎｍ／ｍｉｎである。 Here, under the second etching condition, Cl ₂ is used as an etching gas at a flow rate of 1.69 × 10 ⁻¹ Pa · m ³ / s (= 100 sccm), and O ₂ is supplied at a flow rate of 2.535 × 10 ⁻¹ Pa · m. Used at ³ / s (= 150 sccm). The processing pressure is 0.7 Pa and the applied power is 3500 W. The flow rate ratio of O ₂ in the mixed gas of Cl ₂ and O ₂ is 30 to 70%. That is, the flow rate ratio here is O ₂ / (Cl ₂ + O ₂ ) = 30 to 70%. The etching rate under the second etching conditions is 5 nm / min for the semiconductor film 15, 80 nm / min for the second metal film 40, and approximately 0 nm / min for the gate insulating film 12.

すなわち、第２のエッチング条件では、第２の金属膜４０の半導体膜１５に対する選択比が（８０ｎｍ／ｍｉｎ）÷（５ｎｍ／ｍｉｎ）＝約１６となり、第１のエッチング条件よりも高い。このため、下層の半導体膜１５をほとんどエッチングすることなく、フォトレジスト４１から露出している第２の金属膜４０のみを選択的にエッチングすることができる。また、ゲート絶縁膜１２のエッチングレートがおよそ０ｎｍ／ｍｉｎであるので、第２の金属膜４０のゲート絶縁膜１２に対する選択比が第１のエッチング条件よりも高い。このため、ゲート絶縁膜１２は、ほとんどエッチングされない。 That is, under the second etching condition, the selection ratio of the second metal film 40 to the semiconductor film 15 is (80 nm / min) / (5 nm / min) = about 16, which is higher than the first etching condition. For this reason, it is possible to selectively etch only the second metal film 40 exposed from the photoresist 41 without almost etching the underlying semiconductor film 15. Further, since the etching rate of the gate insulating film 12 is approximately 0 nm / min, the selection ratio of the second metal film 40 to the gate insulating film 12 is higher than the first etching condition. For this reason, the gate insulating film 12 is hardly etched.

これにより、フォトレジスト４１から露出した第２の金属膜４０がエッチングされる。また、このときの第２の金属膜４０の端から半導体膜１５の端までの、基板面に対して平行方向における距離ｄ３は０．１５ｕｍである。すなわち、半導体膜１５の第２の金属膜４０からのはみ出し量は０．１５ｕｍである。なお、ここでは、半導体膜１５の第２の金属膜４０からのはみ出し量が０．１５ｕｍであるが、０以上３ｕｍ以下であればよい。また、この工程において、半導体膜１５の端からゲート絶縁膜１２のテーパー部下端までの、基板面に対して平行方向における距離ｄ４は、距離ｄ２と略同一である。 Thereby, the second metal film 40 exposed from the photoresist 41 is etched. At this time, the distance d3 in the direction parallel to the substrate surface from the end of the second metal film 40 to the end of the semiconductor film 15 is 0.15 μm. That is, the protruding amount of the semiconductor film 15 from the second metal film 40 is 0.15 μm. Here, the protruding amount of the semiconductor film 15 from the second metal film 40 is 0.15 μm, but it may be from 0 to 3 μm. In this step, the distance d4 in the direction parallel to the substrate surface from the end of the semiconductor film 15 to the lower end of the tapered portion of the gate insulating film 12 is substantially the same as the distance d2.

このように、第１のエッチング工程により、半導体膜１５をサイドエッチングする。そして、半導体膜１５に対して選択的にエッチングできる第２のエッチング工程により、残った第２の金属膜４０をエッチングする。これにより、チャネル部１６の半導体膜１５を削ることなく、半導体膜１５の第２の金属膜４０からのはみ出し量を減らすことができ、開口率を向上することができる。また、第１のエッチング工程及び第２のエッチング工程において、フォトレジスト４１はほとんどエッチングされない。すなわち、これらの工程において、フォトレジスト４１の端部は、ほとんど後退しない。このため、半導体膜１５のはみ出し量をさらに抑えることができる。以上の工程により、図５（ｃ）に示す構成となる。すなわち、図４（ｅ）に示す構成となる。 As described above, the semiconductor film 15 is side-etched by the first etching process. Then, the remaining second metal film 40 is etched by a second etching process that can selectively etch the semiconductor film 15. Thereby, the amount of protrusion of the semiconductor film 15 from the second metal film 40 can be reduced without cutting the semiconductor film 15 of the channel portion 16, and the aperture ratio can be improved. Further, the photoresist 41 is hardly etched in the first etching process and the second etching process. That is, in these steps, the end portion of the photoresist 41 hardly recedes. For this reason, the amount of protrusion of the semiconductor film 15 can be further suppressed. By the above process, the configuration shown in FIG. That is, the configuration shown in FIG.

その後、露出した半導体膜１５をエッチングして、フォトレジスト４１を除去する。すなわち、半導体膜１５のオーミックコンタクト膜１４及び半導体能動膜１３の膜厚方向の一部を除去し、チャネル部１６を形成する。ここでは、公知のＳＦ_６とＨＣｌの混合ガスを用いたドライエッチングにより、半導体膜１５をエッチングする。その後、フォトレジスト４１を除去する。これにより、ソース・ドレイン領域及びチャネル部１６が形成される。そして、ＴＦＴが完成し、図４（ｆ）に示す構成となる。 Thereafter, the exposed semiconductor film 15 is etched to remove the photoresist 41. That is, a part of the ohmic contact film 14 and the semiconductor active film 13 in the film thickness direction of the semiconductor film 15 is removed, and the channel portion 16 is formed. Here, the semiconductor film 15 is etched by dry etching using a known mixed gas of SF ₆ and HCl. Thereafter, the photoresist 41 is removed. Thereby, the source / drain regions and the channel portion 16 are formed. Then, the TFT is completed, and the configuration shown in FIG.

次に、ゲート絶縁膜１２上に、ソース電極１７及びドレイン電極１８を覆うように、パッシベーション膜１９を成膜する。そして、３回目の写真製版法及びエッチング工程で、パッシベーション膜１９をパターニングする。これにより、ドレイン電極１８上のパッシベーション膜１９が除去され、ドレイン電極１８が露出する。すなわち、パッシベーション膜１９にドレイン電極１８まで貫通するコンタクトホール２０が形成される。そして、パッシベーション膜１９上に、透明導電膜を成膜する。また、透明導電膜は、コンタクトホール２０に埋設される。そして、４回目の写真製版法及びエッチング工程で、透明導電膜をパターニングする。これにより、画素電極２１が形成される。また、コンタクトホール２０を通じて、画素電極２１とドレイン電極１８とは電気的に接続される。以上の工程により、図４（ｇ）に示す構成となり、ＴＦＴ基板が完成する。 Next, a passivation film 19 is formed on the gate insulating film 12 so as to cover the source electrode 17 and the drain electrode 18. Then, the passivation film 19 is patterned by the third photolithography and etching process. Thereby, the passivation film 19 on the drain electrode 18 is removed, and the drain electrode 18 is exposed. That is, a contact hole 20 that penetrates to the drain electrode 18 is formed in the passivation film 19. Then, a transparent conductive film is formed on the passivation film 19. The transparent conductive film is embedded in the contact hole 20. Then, the transparent conductive film is patterned by the fourth photolithography and etching process. Thereby, the pixel electrode 21 is formed. Further, the pixel electrode 21 and the drain electrode 18 are electrically connected through the contact hole 20. Through the above steps, the structure shown in FIG. 4G is obtained, and the TFT substrate is completed.

また、図５において、図３（ｄ）の第２の金属膜４０の右側（ソース電極１７）端面を拡大して、エッチング工程について説明したが、第２の金属膜４０の左側（ドレイン電極１８）端面においても同様の形状にエッチングされる。加えて、ＴＦＴ部だけでなく、その他の部分のソース・ドレイン配線においてもまた同様な形状にエッチングされる。従って、完成したＴＦＴ基板において、第２の金属膜４０が残存する部分では、上記と同様の方法により、同様な形状にエッチングされる。すなわち、これらの部分では、半導体膜１５のはみ出し量が小さく、ゲート絶縁膜１２がテーパー部を有するようにエッチングされる。 Further, in FIG. 5, the right end (source electrode 17) end surface of the second metal film 40 in FIG. 3D is enlarged and the etching process has been described, but the left side of the second metal film 40 (drain electrode 18). ) The same shape is etched on the end face. In addition, not only the TFT portion but also other portions of the source / drain wiring are etched in the same shape. Therefore, in the completed TFT substrate, the portion where the second metal film 40 remains is etched into the same shape by the same method as described above. That is, in these portions, the amount of protrusion of the semiconductor film 15 is small, and the gate insulating film 12 is etched so as to have a tapered portion.

また、２回目の写真製版工程において形成されたフォトレジスト４１のパターン端部の形状と、後のチャネル部１６上のレジスト除去の工程におけるフォトレジスト４１のアッシング量により、半導体膜１５の第２の金属膜４０からのはみ出し量が異なる。このため、必要となる半導体膜１５のサイドエッチング量は変動する。半導体膜１５のサイドエッチング量は、第１のエッチング工程の処理時間と、第２の金属膜４０の半導体膜１５に対する選択比のいずれか、もしくは両方により制御することが可能である。換言すると、半導体膜１５のサイドエッチング量は、第１のエッチング工程の処理時間と、第２の金属膜４０や半導体膜１５のエッチングレートのいずれか、もしくは両方により制御することが可能である。 Further, the second shape of the semiconductor film 15 is determined by the shape of the pattern edge of the photoresist 41 formed in the second photolithography process and the ashing amount of the photoresist 41 in the resist removal process on the channel portion 16 later. The amount of protrusion from the metal film 40 is different. For this reason, the required amount of side etching of the semiconductor film 15 varies. The side etching amount of the semiconductor film 15 can be controlled by either or both of the processing time of the first etching process and the selection ratio of the second metal film 40 to the semiconductor film 15. In other words, the side etching amount of the semiconductor film 15 can be controlled by either or both of the processing time of the first etching process and the etching rate of the second metal film 40 and the semiconductor film 15.

例えば、サイドエッチング量を減らす場合は、第１のエッチング工程の処理時間を短縮し、サイドエッチング量を増やす場合は、第１のエッチング工程の処理時間を延長する。このように、第１のエッチング工程の処理時間によって、半導体膜１５のサイドエッチング量を制御することができる。 For example, when the side etching amount is reduced, the processing time of the first etching process is shortened, and when the side etching amount is increased, the processing time of the first etching process is extended. Thus, the side etching amount of the semiconductor film 15 can be controlled by the processing time of the first etching process.

また、第２の金属膜４０の半導体膜１５に対する選択比は、第１のエッチング条件のガス流量、処理圧力、印加電圧を調整することにより変化する。換言すると、第２の金属膜４０や半導体膜１５のエッチングレートは、第１のエッチング条件のガス流量、処理圧力、印加電圧を調整することにより変化する。サイドエッチング量を減らす場合は、第１のエッチング工程の第２の金属膜４０の半導体膜１５に対する選択比を大きくする。反対に、サイドエッチング量を増やす場合は、第１のエッチング工程の第２の金属膜４０の半導体膜１５に対する選択比を小さくする。このように、第１のエッチング工程の処理時間や、第２の金属膜４０の半導体膜１５に対する選択比によって、半導体膜１５のサイドエッチング量を制御することができる。 In addition, the selection ratio of the second metal film 40 to the semiconductor film 15 is changed by adjusting the gas flow rate, the processing pressure, and the applied voltage in the first etching condition. In other words, the etching rate of the second metal film 40 and the semiconductor film 15 changes by adjusting the gas flow rate, processing pressure, and applied voltage under the first etching conditions. When reducing the amount of side etching, the selection ratio of the second metal film 40 to the semiconductor film 15 in the first etching process is increased. On the other hand, when the side etching amount is increased, the selection ratio of the second metal film 40 to the semiconductor film 15 in the first etching process is reduced. Thus, the side etching amount of the semiconductor film 15 can be controlled by the processing time of the first etching process and the selection ratio of the second metal film 40 to the semiconductor film 15.

以上のように、本実施の形態では、２段階のエッチング工程によって、第２の金属膜４０をエッチングする。具体的に、第１のエッチング条件によって、第２の金属膜４０をエッチングする。また、第２の金属膜４０のエッチング中に、半導体膜１５はサイドエッチングされ、ゲート絶縁膜１２はテーパー形状にエッチングされる。そして、第２のエッチング条件によって、第２の金属膜４０をエッチングする。また、第２の金属膜４０をエッチング中には、半導体膜１５及びゲート絶縁膜１２は、ほとんどエッチングされない。このように、半導体膜１５の高選択比を実現することができ、チャネル部１６の第２の金属膜４０のエッチング時に、下層の半導体膜１５を削らないため、ＴＦＴ特性が向上する。また、半導体膜１５のはみ出し量を低減することができるため、開口率が向上する。なお、より高精細であるほど、開口率向上の寄与率が大きくなる。さらに、ゲート絶縁膜１２がテーパー形状を有するため、パッシベーション膜１９のカバレッジが改善し、歩留を向上できる。 As described above, in the present embodiment, the second metal film 40 is etched by a two-stage etching process. Specifically, the second metal film 40 is etched under the first etching condition. During the etching of the second metal film 40, the semiconductor film 15 is side-etched and the gate insulating film 12 is etched into a tapered shape. Then, the second metal film 40 is etched according to the second etching condition. In addition, during the etching of the second metal film 40, the semiconductor film 15 and the gate insulating film 12 are hardly etched. As described above, a high selectivity of the semiconductor film 15 can be realized, and the TFT characteristics are improved because the underlying semiconductor film 15 is not etched when the second metal film 40 of the channel portion 16 is etched. Further, since the amount of protrusion of the semiconductor film 15 can be reduced, the aperture ratio is improved. Note that the higher the definition, the greater the contribution of improving the aperture ratio. Furthermore, since the gate insulating film 12 has a tapered shape, the coverage of the passivation film 19 is improved and the yield can be improved.

また、別途、リフロー工程等を追加する必要がなく、生産性が向上する。また、２段階のエッチングの際には、同一エッチングチャンバー３０内で条件を切りかえるだけでエッチングが出来る。すなわち、エッチングチャンバー３０に供給するエッチングガス３７等を変更するだけでよく、生産性が向上する。エッチング条件は、段階的に変えてもよいし、連続的に変えてもよい。また、ガス流量を徐々に変えてもよい。また、チャネル部１６上の第２の金属膜４０のドライエッチングが可能となり、ウェットエッチングに比べて、薬液のしみ込みなどによる不良を低減できる。 Further, it is not necessary to add a reflow process or the like separately, and productivity is improved. In the two-stage etching, the etching can be performed only by switching the conditions in the same etching chamber 30. That is, it is only necessary to change the etching gas 37 and the like supplied to the etching chamber 30 and the productivity is improved. Etching conditions may be changed stepwise or continuously. Further, the gas flow rate may be gradually changed. Further, the second metal film 40 on the channel portion 16 can be dry-etched, and defects due to the penetration of a chemical solution can be reduced as compared with wet etching.

また、本実施の形態では、グレートーンマスク、ハーフトーンマスク等を用いた多階調露光を実施し、少なくとも２段階の膜厚を有するフォトレジスト４１を形成する。すなわち、４枚マスクプロセスを適用する。このプロセスでは、ハーフアッシングを用いるため、フォトレジスト４１が後退する。この場合でも、半導体膜１５端部がサイドエッチングされ、半導体膜１５のはみ出し量を低減することができる。このように、本発明の適用には、グレートーンマスク、ハーフトーンマスク等を用いる場合に特に適している。 In this embodiment, multi-tone exposure using a gray-tone mask, a half-tone mask, or the like is performed to form a photoresist 41 having at least two stages of film thickness. That is, a four-mask process is applied. In this process, since the half ashing is used, the photoresist 41 recedes. Even in this case, the end portion of the semiconductor film 15 is side-etched, and the amount of protrusion of the semiconductor film 15 can be reduced. Thus, the application of the present invention is particularly suitable when a gray tone mask, a halftone mask, or the like is used.

また、ここでは、２段階のエッチング工程を用いて、ＴＦＴを製造したが、これに限らない。すなわち、ソース電極１７、及びドレイン電極１８以外の電極、配線等の製造方法にも適用可能である。 Here, the TFT is manufactured by using a two-step etching process, but the present invention is not limited to this. That is, the present invention can also be applied to methods for manufacturing electrodes, wirings, and the like other than the source electrode 17 and the drain electrode 18.

１０絶縁性基板、１１ゲート電極、１２ゲート絶縁膜、１３半導体能動膜、
１４オーミックコンタクト膜、１５半導体膜、１６チャネル部、
１７ソース電極、１８ドレイン電極、１９パッシベーション膜、
２０コンタクトホール、２１画素電極、３０エッチングチャンバー、
３１誘電体窓、３２コイルユニット、３３高周波電源、３４下部電極、
３５基板、３６高周波電源、３７エッチングガス、３８排気口、
４０第２の金属膜、４１フォトレジスト 10 insulating substrate, 11 gate electrode, 12 gate insulating film, 13 semiconductor active film,
14 ohmic contact film, 15 semiconductor film, 16 channel portion,
17 source electrode, 18 drain electrode, 19 passivation film,
20 contact holes, 21 pixel electrodes, 30 etching chambers,
31 Dielectric window, 32 Coil unit, 33 High frequency power supply, 34 Lower electrode,
35 substrate, 36 high frequency power supply, 37 etching gas, 38 exhaust port,
40 second metal film, 41 photoresist

Claims

A semiconductor film;
Under the semiconductor film, a single-layer base film having a tapered portion whose thickness gradually decreases from an end of the semiconductor film;
Wherein on the semiconductor film, the formed so as not to protrude from the pattern of the semiconductor film, Bei example the distance from the edge of the semiconductor film is 0 or more 0.3um less conductive film,
The laminated structure in which the film thickness of the base film at the lower end of the tapered portion is ¼ or more and 7/8 or less of the film thickness of the base film at the upper end of the tapered portion .

2. The stacked structure according to claim 1 , wherein a distance from an end of the semiconductor film to a lower end of the tapered portion is 0.3 μm or more and 1.5 μm or less.

The laminated film according to claim 1 or 2 , wherein the conductive film is a thin film mainly composed of any one of Mo, W, Cr, Al, and Ti, or a laminated film thereof. Structure.

A step of sequentially forming a single-layer base film, a semiconductor film, and a conductive film;
During the etching of the upper layer of the conductive film under the first etching condition, the semiconductor film and the base film are etched, and the semiconductor film is patterned so as not to protrude from the pattern of the conductive film, and the base film Is patterned to have a tapered portion where the film thickness gradually decreases from the edge of the semiconductor film;
After the etching step according to the first etching condition, the conductive film remaining after the upper layer is etched is removed by etching under the second etching condition so that the conductive film does not protrude from the pattern of the semiconductor film. Patterning, and
And in the later etching step according to the second etching condition, the distance from the edge of the semiconductor film to the edge of the conductive film is Ri follows Do 0.3um or higher um, and the film of the underlayer at the lower end of the tapered portion thickness, wherein the patterned film so that Do 1/4 or 7/8 or less of the thickness of the underlayer at the top of the tapered portion, the manufacturing method of the laminated structure.

2. The second etching condition is characterized in that the selective ratio of the conductive film to the semiconductor film is high and the selective ratio of the conductive film to the base film is high compared to the first etching condition. Item 5. A method for producing a laminated structure according to Item 4 .

In the etching step according to the second etching condition, the conductive film on a region to be a channel portion of the semiconductor film is etched, and the semiconductor film is exposed,
The method for manufacturing a laminated structure according to claim 4 , further comprising a step of etching the exposed semiconductor film and forming the channel portion after the etching step under the second etching condition.

After the step of sequentially forming the base film, the semiconductor film, and the conductive film, forming a resist having a thin film portion and a thick film portion on the conductive film;
Etching the semiconductor film and the conductive film using a resist having the thin film portion and the thick film portion as a mask, and
The method for manufacturing a laminated structure according to claim 6 , wherein the thin film portion is ashed to expose the conductive film on the channel portion, and an etching process is performed under the first etching condition.

8. The method for manufacturing a laminated structure according to claim 7 , wherein a graytone mask or a halftone mask is used in the step of forming the resist having the thin film portion and the thick film portion.

And in the later etching step according to the second etching conditions, claim wherein the distance from the edge of the semiconductor film to the lower end of the tapered portion, characterized in that it is patterned to be equal to or less than 1.5um than 0.3 um 4 The manufacturing method of the laminated structure of any one of thru | or 8 .

The conductive film, Mo, W, Cr, Al, and of Ti, a thin film composed mainly of any one or any of claims 4 to 9 characterized in that it is a laminated film of these 1 The manufacturing method of the laminated structure of description.