JP2009267296A

JP2009267296A - Method of producing metal wiring, and method of manufacturing tft and tft using the same

Info

Publication number: JP2009267296A
Application number: JP2008118354A
Authority: JP
Inventors: Terushige Hino; 輝重日野; Hideaki Saito; 英彰齋藤; Hideo Yabiku; 英夫屋比久; Atsunori Nishiura; 篤徳西浦
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2008-04-30
Filing date: 2008-04-30
Publication date: 2009-11-12

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of producing a metal wiring which has superior dimensional accuracy, as well as, the productivity is improved, and to provide a method of manufacturing a TFT, and a TFT that is manufactured using the method. <P>SOLUTION: In the method of producing the metal wiring, at first, the second metal film 30 is deposited in which an additive metal, which has a lower generation energy for an oxide than that of a main component metal, is added to the main component metal. Then, the second metal film 30 is oxidized to form a metal oxide, and an oxide layer 32 is formed on a surface of the second metal film 30. Next, a photoresist 31 is formed on the oxide layer 32, and the oxide layer 32 is etched under a first dry-etching condition. Then, the low-level second metal film 30 is etched under second dry-etching conditions, having selection ratio with respect to the metal oxide of the main component metal, the selection ratio being higher than that under the first dry-etching conditions. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、金属配線の製造方法、ＴＦＴの製造方法、及びそれを用いて製造されたＴＦＴに関する。 The present invention relates to a metal wiring manufacturing method, a TFT manufacturing method, and a TFT manufactured using the same.

表示装置等に用いられるＴＦＴ基板には、複数の金属配線が形成される。従来の金属配線の加工には、薬液を用いたウェットエッチングやガスを用いたドライエッチングが用いられている。平行平板型ドライエッチングには、基板を接地電極に保持するアノードカップル方式と、高周波印加電極に保持するカソードカップル方式がある。例えば、カソードカップル方式は、反応性イオンエッチング（ＲＩＥ）に用いられる。近年、誘導結合プラズマ（ＩＣＰ）等の高密度プラズマを用いたドライエッチング手法も開発されており、ガラス等の大面積基板への対応も始まっている。 A plurality of metal wirings are formed on a TFT substrate used in a display device or the like. In the conventional processing of metal wiring, wet etching using a chemical solution or dry etching using a gas is used. The parallel plate type dry etching includes an anode couple method in which a substrate is held on a ground electrode and a cathode couple method in which a high frequency application electrode is held. For example, the cathode couple method is used for reactive ion etching (RIE). In recent years, dry etching methods using high-density plasma such as inductively coupled plasma (ICP) have been developed, and support for large-area substrates such as glass has begun.

しかしながら、高密度プラズマエッチング手法はプラズマ密度が増大し、エッチング速度が向上する反面、下地膜のエッチング速度も大きくなってしまう。このため、下地膜との選択比を確保することが困難になる。ここで、ボトムゲート型（逆スタガ型）の非晶質シリコン（ａ−Ｓｉ）ＴＦＴの製造方法について説明する。まず、絶縁性基板上に、ゲート電極、ゲート絶縁膜を順次形成する。そして、半導体膜（ａ−Ｓｉ膜）、金属膜を順次成膜する。そして、金属膜をエッチングして、ソース・ドレイン電極を形成する。その後、バックチャネルエッチを行い、チャネル部を形成する。 However, the high-density plasma etching method increases the plasma density and improves the etching rate, but also increases the etching rate of the underlying film. For this reason, it becomes difficult to ensure a selection ratio with the base film. Here, a method of manufacturing a bottom gate type (reverse stagger type) amorphous silicon (a-Si) TFT will be described. First, a gate electrode and a gate insulating film are sequentially formed on an insulating substrate. Then, a semiconductor film (a-Si film) and a metal film are sequentially formed. Then, the metal film is etched to form source / drain electrodes. Thereafter, back channel etching is performed to form a channel portion.

ここで、この金属膜のエッチングに、高密度プラズマエッチング手法を用いるとする。上記のように、金属膜の下地膜である半導体膜に対する選択比を確保することが難しいため、オーバーエッチングが発生する可能性がある。すなわち、金属膜のエッチング時に、チャネル部における半導体膜もエッチングされてしまう可能性がある。その後、この半導体膜をエッチングしてチャネル部を形成すると、チャネル部の半導体膜の膜厚が変動する。これにより、トランジスタ特性が低下するという問題が生じる。このように、ボトムゲート型のａ−ＳｉＴＦＴでは、ソース・ドレイン電極加工時のエッチングに下地膜との選択比が要求される。
特開平１１−２９７６６８号公報特開２００２−２１７２０３号公報 Here, it is assumed that a high-density plasma etching method is used for etching the metal film. As described above, since it is difficult to ensure the selection ratio of the metal film to the semiconductor film that is the base film, overetching may occur. That is, when the metal film is etched, the semiconductor film in the channel portion may also be etched. Thereafter, when the channel portion is formed by etching the semiconductor film, the thickness of the semiconductor film in the channel portion varies. This causes a problem that transistor characteristics deteriorate. Thus, in the bottom gate type a-Si TFT, a selection ratio with the base film is required for etching when processing the source / drain electrodes.
JP 11-297668 A JP 2002-217203 A

特許文献１には、エッチングガスとして、塩素系ガス又は臭素系ガスと、酸素ガスとの流量比が１０対３となる混合ガスを用いている。そして、金属層をその下地層であるａ−Ｓｉ層に対して選択的にエッチングしている。しかし、この場合、酸素ガスを含む混合ガスを用いるため、金属層のみならず、レジストもエッチングされてしまう。このため、エッチングされたレジスト部分で金属層もエッチングされ、金属層の寸法精度が低下してしまう。 In Patent Document 1, a mixed gas having a flow rate ratio of 10 to 3 between chlorine gas or bromine gas and oxygen gas is used as an etching gas. The metal layer is selectively etched with respect to the a-Si layer that is the underlying layer. However, in this case, since a mixed gas containing oxygen gas is used, not only the metal layer but also the resist is etched. For this reason, the metal layer is also etched at the etched resist portion, and the dimensional accuracy of the metal layer is lowered.

特許文献２に記載の金属配線形成方法では、まず金属配線上に、金属配線層の材料に対してエッチング選択比が大きい材料による絶縁膜を成膜する。そして、絶縁膜上にフォトレジスト層を形成して所望の形状にパターニングする。次に、フォトレジスト層をマスクとして、絶縁膜をエッチングする。その後、フォトレジスト層と絶縁膜とをマスクとして金属配線をエッチングする。これにより、金属配線を精度良く形成している。しかしながら、この手法では、成膜・エッチング工程が追加されるために生産性が低下してしまう。 In the metal wiring formation method described in Patent Document 2, first, an insulating film made of a material having a large etching selectivity with respect to the material of the metal wiring layer is formed on the metal wiring. Then, a photoresist layer is formed on the insulating film and patterned into a desired shape. Next, the insulating film is etched using the photoresist layer as a mask. Thereafter, the metal wiring is etched using the photoresist layer and the insulating film as a mask. Thereby, the metal wiring is formed with high accuracy. However, in this method, since a film forming / etching step is added, productivity is lowered.

本発明は、上記の問題を鑑みてなされたものであり、生産性が向上し、かつ寸法精度が良い金属配線の製造方法、ＴＦＴの製造方法、及びそれを用いて製造されたＴＦＴを提供することを目的とする。 The present invention has been made in view of the above problems, and provides a metal wiring manufacturing method, a TFT manufacturing method, and a TFT manufactured using the metal wiring manufacturing method with improved productivity and good dimensional accuracy. For the purpose.

本発明にかかる金属配線の製造方法は、主成分金属に、前記主成分金属より酸化物の生成エネルギーが低い添加金属が添加された金属膜を成膜する工程と、前記金属膜を酸化させて金属酸化物を形成し、前記金属膜の表面に酸化層を形成する工程と、前記酸化層上にレジストを形成する工程と、前記レジストをマスクとして、第１のドライエッチング条件により、前記酸化層をエッチングし、前記酸化層の下層の前記金属膜を露出させる工程と、前記第１のドライエッチング条件の場合と比較して、前記主成分金属の前記金属酸化物に対する選択比が高い第２のドライエッチング条件により、前記レジスト及び前記酸化層をマスクとして、前記酸化層がエッチングされて露出した下層の前記金属膜をエッチングする工程とを有する方法である。 The method for manufacturing a metal wiring according to the present invention includes a step of forming a metal film in which an additive metal having a lower oxide generation energy than that of the main component metal is added to the main component metal, and oxidizing the metal film. Forming a metal oxide and forming an oxide layer on the surface of the metal film; forming a resist on the oxide layer; and using the resist as a mask, the oxide layer according to a first dry etching condition And a step of exposing the metal film below the oxide layer and a second selective ratio of the main component metal to the metal oxide is higher than that in the first dry etching condition. Etching the underlying metal film exposed by etching the oxide layer using the resist and the oxide layer as a mask under a dry etching condition.

本発明によれば、生産性が向上し、かつ寸法精度が良い金属配線の製造方法、ＴＦＴの製造方法、及びそれを用いて製造されたＴＦＴを提供することができる。 According to the present invention, it is possible to provide a metal wiring manufacturing method, a TFT manufacturing method, and a TFT manufactured using the same, with improved productivity and good dimensional accuracy.

実施の形態．
本実施の形態にかかる薄膜トランジスタ（ＴＦＴ）は、液晶表示装置やＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）のＴＦＴアレイ基板に用いられる。まず、図１を参照して、ＴＦＴアレイ基板について図１を用いて説明する。図１は、ＴＦＴアレイ基板の構成を示す平面図である。 Embodiment.
The thin film transistor (TFT) according to this embodiment is used for a TFT array substrate of a flat display device (flat panel display) such as a liquid crystal display device or an EL display device. First, the TFT array substrate will be described with reference to FIG. 1 with reference to FIG. FIG. 1 is a plan view showing the configuration of the TFT array substrate.

ＴＦＴアレイ基板１００には、表示領域１０１と表示領域１０１を囲むように設けられた額縁領域１０２とが設けられている。この表示領域１０１には、複数のゲート信号線（走査信号配線）１０９と複数のソース信号線（表示信号配線）１１０とが形成されている。複数のゲート信号線１０９は平行に設けられている。同様に、複数のソース信号線１１０は平行に設けられている。ゲート信号線１０９と、ソース信号線１１０とは、互いに交差するように形成されている。ゲート信号線１０９とソース信号線１１０とは直交している。そして、隣接するゲート信号線１０９と隣接するソース信号線１１０とで囲まれた領域が画素１０５となる。従って、ＴＦＴアレイ基板１００では、画素１０５がマトリクス状に配列される。 The TFT array substrate 100 is provided with a display area 101 and a frame area 102 provided so as to surround the display area 101. A plurality of gate signal lines (scanning signal lines) 109 and a plurality of source signal lines (display signal lines) 110 are formed in the display area 101. The plurality of gate signal lines 109 are provided in parallel. Similarly, the plurality of source signal lines 110 are provided in parallel. The gate signal line 109 and the source signal line 110 are formed so as to cross each other. The gate signal line 109 and the source signal line 110 are orthogonal to each other. A region surrounded by the adjacent gate signal line 109 and the adjacent source signal line 110 is the pixel 105. Therefore, in the TFT array substrate 100, the pixels 105 are arranged in a matrix.

さらに、ＴＦＴアレイ基板１００の額縁領域１０２には、走査信号駆動回路１０３と表示信号駆動回路１０４とが設けられている。ゲート信号線１０９は、表示領域１０１から額縁領域１０２まで延設されている。そして、ゲート信号線１０９は、ＴＦＴアレイ基板１００の端部で、走査信号駆動回路１０３に接続される。ソース信号線１１０も同様に表示領域１０１から額縁領域１０２まで延設されている。そして、ソース信号線１１０は、ＴＦＴアレイ基板１００の端部で、表示信号駆動回路１０４と接続される。走査信号駆動回路１０３の近傍には、外部配線１０６が接続されている。また、表示信号駆動回路１０４の近傍には、外部配線１０７が接続されている。外部配線１０６、１０７は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。 Further, a scanning signal driving circuit 103 and a display signal driving circuit 104 are provided in the frame region 102 of the TFT array substrate 100. The gate signal line 109 extends from the display area 101 to the frame area 102. The gate signal line 109 is connected to the scanning signal driving circuit 103 at the end of the TFT array substrate 100. Similarly, the source signal line 110 extends from the display area 101 to the frame area 102. The source signal line 110 is connected to the display signal driving circuit 104 at the end of the TFT array substrate 100. An external wiring 106 is connected in the vicinity of the scanning signal driving circuit 103. In addition, an external wiring 107 is connected in the vicinity of the display signal driving circuit 104. The external wirings 106 and 107 are wiring boards such as an FPC (Flexible Printed Circuit).

外部配線１０６、１０７を介して走査信号駆動回路１０３、及び表示信号駆動回路１０４に外部からの各種信号が供給される。走査信号駆動回路１０３は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート信号線１０９に供給する。このゲート信号によって、ゲート信号線１０９が順次選択されていく。表示信号駆動回路１０４は外部からの制御信号や、表示データに基づいて表示信号をソース信号線１１０に供給する。これにより、表示データに応じた表示電圧を各画素１０５に供給することができる。なお、走査信号駆動回路１０３と表示信号駆動回路１０４は、ＴＦＴアレイ基板１００上に配置される構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）により駆動回路を接続してもよい。 Various external signals are supplied to the scanning signal driving circuit 103 and the display signal driving circuit 104 via the external wirings 106 and 107. The scanning signal driving circuit 103 supplies a gate signal (scanning signal) to the gate signal line 109 based on a control signal from the outside. The gate signal lines 109 are sequentially selected by this gate signal. The display signal driving circuit 104 supplies a display signal to the source signal line 110 based on an external control signal or display data. As a result, a display voltage corresponding to the display data can be supplied to each pixel 105. The scanning signal driving circuit 103 and the display signal driving circuit 104 are not limited to the configuration arranged on the TFT array substrate 100. For example, the drive circuit may be connected by TCP (Tape Carrier Package).

画素１０５内には、少なくとも１つのＴＦＴ１０８が形成されている。ＴＦＴ１０８はソース信号線１１０とゲート信号線１０９の交差点近傍に配置される。例えば、このＴＦＴ１０８が画素電極に表示電圧を供給する。スイッチング素子であるＴＦＴ１０８のゲート電極はゲート信号線１０９に接続され、ゲート端子から入力される信号によってＴＦＴ１０８のＯＮとＯＦＦを制御している。ＴＦＴ１０８のソース電極はソース信号線１１０に接続されている。ゲート電極に電圧を印加するとソース信号線１１０から電流が流れるようになる。これにより、ソース信号線１１０から、ＴＦＴ１０８のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と、対向電極との間に、表示電圧に応じた電界が生じる。 At least one TFT 108 is formed in the pixel 105. The TFT 108 is disposed near the intersection of the source signal line 110 and the gate signal line 109. For example, the TFT 108 supplies a display voltage to the pixel electrode. The gate electrode of the TFT 108 serving as a switching element is connected to the gate signal line 109, and the ON / OFF of the TFT 108 is controlled by a signal input from the gate terminal. The source electrode of the TFT 108 is connected to the source signal line 110. When a voltage is applied to the gate electrode, a current flows from the source signal line 110. Thereby, a display voltage is applied from the source signal line 110 to the pixel electrode connected to the drain electrode of the TFT 108. An electric field corresponding to the display voltage is generated between the pixel electrode and the counter electrode.

次に、図２を参照して、ＴＦＴ１０８について詳細に説明する。図２は、ＴＦＴ１０８の構成を示す断面図である。ここでは、ＴＦＴ１０８の一例としてボトムゲート型（逆スタガ型）のＴＦＴ１０８について説明する。 Next, the TFT 108 will be described in detail with reference to FIG. FIG. 2 is a cross-sectional view showing the configuration of the TFT 108. Here, a bottom gate type (reverse stagger type) TFT 108 will be described as an example of the TFT 108.

絶縁性基板１上には、ゲート電極２が形成される。そして、ゲート電極２を覆うように、ゲート絶縁膜３が形成される。ゲート電極２と対向して、ゲート絶縁膜３上に半導体膜７が形成される。半導体膜７は、真性半導体膜４とオーミックコンタクト膜６を有する。オーミックコンタクト膜６は、不純物元素を含んだ半導体膜であり、導電性を有する。真性半導体膜４は、ゲート電極２上からはみ出るように形成される。また、後述するコンタクトホール１１の下にも、真性半導体膜４が形成される。真性半導体膜４上には、オーミックコンタクト膜６が形成される。また、オーミックコンタクト膜６は、ゲート電極２上の中央部には形成されない。このオーミックコンタクト膜６が形成されない部分がチャネル部５である。なお、チャネル部５において、真性半導体膜４の膜厚は、薄くなっている。 A gate electrode 2 is formed on the insulating substrate 1. Then, a gate insulating film 3 is formed so as to cover the gate electrode 2. A semiconductor film 7 is formed on the gate insulating film 3 so as to face the gate electrode 2. The semiconductor film 7 includes an intrinsic semiconductor film 4 and an ohmic contact film 6. The ohmic contact film 6 is a semiconductor film containing an impurity element and has conductivity. The intrinsic semiconductor film 4 is formed so as to protrude from the gate electrode 2. In addition, an intrinsic semiconductor film 4 is also formed under a contact hole 11 described later. An ohmic contact film 6 is formed on the intrinsic semiconductor film 4. Further, the ohmic contact film 6 is not formed in the central portion on the gate electrode 2. A portion where the ohmic contact film 6 is not formed is a channel portion 5. In the channel portion 5, the intrinsic semiconductor film 4 is thin.

このように、オーミックコンタクト膜６は、真性半導体膜４の両端に形成される。一方のオーミックコンタクト膜６がソース領域を構成し、他方のオーミックコンタクト膜６がドレイン領域を構成する。すなわち、ソース領域及びドレイン領域は、チャネル部５を挟むように対向配置されている。ここで、チャネル部５とは、ゲート電極２にゲート電圧を印加した際に、チャネルが形成される部分を示す。具体的には、ゲート電極２にゲート電圧を印加すると、チャネル部５の表面には、チャネルが形成される。そして、ソース領域とドレイン領域との間に所定の電圧を与えた状態でゲート電圧を印加すると、ソース領域とドレイン領域の間にはゲート電圧に応じたドレイン電流が流れる。 Thus, the ohmic contact film 6 is formed at both ends of the intrinsic semiconductor film 4. One ohmic contact film 6 constitutes a source region, and the other ohmic contact film 6 constitutes a drain region. That is, the source region and the drain region are arranged to face each other with the channel portion 5 interposed therebetween. Here, the channel portion 5 indicates a portion where a channel is formed when a gate voltage is applied to the gate electrode 2. Specifically, when a gate voltage is applied to the gate electrode 2, a channel is formed on the surface of the channel portion 5. When a gate voltage is applied with a predetermined voltage applied between the source region and the drain region, a drain current corresponding to the gate voltage flows between the source region and the drain region.

ソース領域において、オーミックコンタクト膜６上には、ソース電極８が形成される。このソース電極８を介してソース領域に電位が供給される。また、ドレイン領域において、オーミックコンタクト膜６上には、ドレイン電極９が形成される。そして、ゲート絶縁膜３上には、ソース電極８及びドレイン電極９を覆うように、パッシベーション膜１０が形成される。そして、ドレイン電極９上のパッシベーション膜１０には、コンタクトホール１１が形成される。パッシベーション膜１０上には、画素電極１２が形成される。また、コンタクトホール１１には、画素電極１２が埋設される。これにより、画素電極１２とドレイン電極９とが電気的に接続される。ＴＦＴ１０８は、以上のように構成されている。 A source electrode 8 is formed on the ohmic contact film 6 in the source region. A potential is supplied to the source region via the source electrode 8. In addition, a drain electrode 9 is formed on the ohmic contact film 6 in the drain region. Then, a passivation film 10 is formed on the gate insulating film 3 so as to cover the source electrode 8 and the drain electrode 9. A contact hole 11 is formed in the passivation film 10 on the drain electrode 9. A pixel electrode 12 is formed on the passivation film 10. A pixel electrode 12 is embedded in the contact hole 11. Thereby, the pixel electrode 12 and the drain electrode 9 are electrically connected. The TFT 108 is configured as described above.

次に、図３を参照して、上記のＴＦＴ１０８を形成する際に用いるＩＣＰドライエッチング装置について説明する。図３は、ＩＣＰドライエッチング装置の構成を示す側面図である。 Next, an ICP dry etching apparatus used when forming the TFT 108 will be described with reference to FIG. FIG. 3 is a side view showing the configuration of the ICP dry etching apparatus.

エッチングチャンバー２０上部には、誘電体窓２１が形成されている。誘電体窓２１は、誘電体で形成されており、例えば石英を用いることができる。誘電体窓２１上には、コイルユニット２２が設置されている。コイルユニット２２は、エッチングチャンバー２０外に設けられている。コイルユニット２２には、マッチングボックスを介して高周波電源２３が接続されている。高周波電源２３は、高密度プラズマを生成させるためのＩＣＰ電源である。 A dielectric window 21 is formed above the etching chamber 20. The dielectric window 21 is formed of a dielectric, and for example, quartz can be used. A coil unit 22 is installed on the dielectric window 21. The coil unit 22 is provided outside the etching chamber 20. A high frequency power source 23 is connected to the coil unit 22 via a matching box. The high frequency power source 23 is an ICP power source for generating high density plasma.

また、エッチングチャンバー２０下部には、下部電極２４が形成される。下部電極２４と誘電体窓２１とは対向配置される。下部電極２４上には、エッチング処理される基板２５が静電チャックを介して設置される。下部電極２４は、温度制御機構を有する。これにより、基板２５が加熱される。下部電極２５には、マッチングボックスを介して高周波電源２６が接続されている。高周波電源２６は、基板２５に対する入射イオン成分を制御するためのバイアス電源である。また、高密度プラズマを生成するための高周波電源２３と、基板２５に対する入射イオン成分を制御する高周波電源２６とは独立して制御される。 A lower electrode 24 is formed at the lower portion of the etching chamber 20. The lower electrode 24 and the dielectric window 21 are disposed to face each other. On the lower electrode 24, a substrate 25 to be etched is placed via an electrostatic chuck. The lower electrode 24 has a temperature control mechanism. Thereby, the substrate 25 is heated. A high frequency power supply 26 is connected to the lower electrode 25 via a matching box. The high frequency power supply 26 is a bias power supply for controlling the incident ion component with respect to the substrate 25. Further, the high-frequency power source 23 for generating high-density plasma and the high-frequency power source 26 for controlling the incident ion component with respect to the substrate 25 are controlled independently.

また、エッチングチャンバー２０内部には、エッチングガス２７が供給される。具体的には、塩素（Ｃｌ_２）、酸素（Ｏ_２）、臭素（Ｂｒ_２）、ＳＦ_６等のエッチングガス２７が供給され、所望のガス雰囲気とする。また、エッチングチャンバー２０には、排気口２８が設けられており、エッチングチャンバー２０内部を所望の圧力下にすることができる。また、エッチングの際に発生する反応生成物を排気口２８から真空排気することができる。ＩＣＰドライエッチング装置は、以上のように構成される。 An etching gas 27 is supplied into the etching chamber 20. Specifically, an etching gas 27 such as chlorine (Cl ₂ ), oxygen (O ₂ ), bromine (Br ₂ ), SF ₆ or the like is supplied to obtain a desired gas atmosphere. The etching chamber 20 is provided with an exhaust port 28, so that the inside of the etching chamber 20 can be brought to a desired pressure. Further, the reaction product generated during the etching can be evacuated from the exhaust port 28. The ICP dry etching apparatus is configured as described above.

次に、上記のＩＣＰドライエッチング装置の動作について説明する。まず、所望のエッチングガス２７を供給してエッチングチャンバー２０内を所望のガス雰囲気とする。また、排気口２８から排気させ、エッチングチャンバー２０内部を所望の圧力に保持する。そして、マッチングボックスを介して高周波電源２３からコイルユニット２２に高周波電力（ＩＣＰ電力）を供給する。そして、コイルユニット２２により高周波電磁場が発生する。この高周波電磁場は、誘電体窓２１を透過し、エッチングチャンバー２０内に導入される。これにより、エッチングチャンバー２０内で放電が起こり、エッチングチャンバー２０内のエッチングガス２７がプラズマ化され、高密度プラズマが発生する。 Next, the operation of the ICP dry etching apparatus will be described. First, a desired etching gas 27 is supplied to make the etching chamber 20 have a desired gas atmosphere. Further, the exhaust port 28 is evacuated, and the inside of the etching chamber 20 is maintained at a desired pressure. Then, high frequency power (ICP power) is supplied from the high frequency power supply 23 to the coil unit 22 via the matching box. The coil unit 22 generates a high frequency electromagnetic field. This high frequency electromagnetic field passes through the dielectric window 21 and is introduced into the etching chamber 20. As a result, discharge occurs in the etching chamber 20, the etching gas 27 in the etching chamber 20 is turned into plasma, and high-density plasma is generated.

また、マッチングボックスを介して高周波電源２６から下部電極２４にバイアス電力を供給する。これにより、上記のように、発生したプラズマ中のイオンを基板２５に対して垂直に引き込み、かつ入射エネルギーを制御することができる。すなわち、基板２５に対する入射イオン成分を制御することができる。そして、例えば基板２５上の膜にエッチングガスのイオンが衝突し、膜がエッチングされる。また、その時に発生する反応生成物は排気口２８から真空排気される。以上のように、ＩＣＰエッチングを行うことができる。 Further, bias power is supplied from the high frequency power supply 26 to the lower electrode 24 through the matching box. Thereby, as described above, the ions in the generated plasma can be drawn perpendicular to the substrate 25 and the incident energy can be controlled. That is, the incident ion component with respect to the substrate 25 can be controlled. Then, for example, ions of the etching gas collide with the film on the substrate 25 and the film is etched. The reaction product generated at that time is evacuated from the exhaust port 28. As described above, ICP etching can be performed.

次に、図４、５を参照して、ＴＦＴ１０８の製造方法について説明する。図４、５は、ＴＦＴ１０８の製造方法を示す断面図である。 Next, a manufacturing method of the TFT 108 will be described with reference to FIGS. 4 and 5 are cross-sectional views showing a manufacturing method of the TFT 108.

まず、絶縁性基板１上に、第１の金属膜を成膜する。絶縁性基板１としては、ガラス基板等の透明絶縁性基板を用いることができる。第１の金属膜としては、電気的比抵抗値の低いＡｌ、Ｍｏ、Ｃｒやこれらを主成分とする合金を用いることが好ましい。そして、第１の金属膜上に、感光性樹脂であるフォトレジストをスピンコートによって塗布する。そして、塗布したフォトレジストを露光、現像する公知の写真製版法を行う。これにより、所望の形状にフォトレジストがパターニングされる。その後、フォトレジストをマスクとして、第１の金属膜をエッチングして、フォトレジストを除去する。これにより、ゲート電極２が形成される。 First, a first metal film is formed on the insulating substrate 1. As the insulating substrate 1, a transparent insulating substrate such as a glass substrate can be used. As the first metal film, it is preferable to use Al, Mo, Cr having a low electrical specific resistance value or an alloy containing these as a main component. Then, a photoresist, which is a photosensitive resin, is applied on the first metal film by spin coating. Then, a known photoengraving method for exposing and developing the applied photoresist is performed. As a result, the photoresist is patterned into a desired shape. Thereafter, using the photoresist as a mask, the first metal film is etched to remove the photoresist. Thereby, the gate electrode 2 is formed.

好適な実施例として、第１の金属膜としてＡｌ合金膜を用いる。そして、公知のＡｒガスを用いたスパッタリング法によって、Ａｌ合金膜を２００ｎｍの厚さに成膜する。その後、写真製版工程でフォトレジストをパターニングする。そして、公知のエッチング液（リン酸／硝酸／酢酸）を用いたウェットエッチングにより、第１の金属膜をエッチングする。これにより、第１の金属膜がテーパー形状にパターニングされる。その後、フォトレジストを除去して、ゲート電極２を形成する。以上の工程により、図４（ａ）に示す構成となる。 As a preferred embodiment, an Al alloy film is used as the first metal film. Then, an Al alloy film is formed to a thickness of 200 nm by a sputtering method using a known Ar gas. Thereafter, the photoresist is patterned in a photolithography process. Then, the first metal film is etched by wet etching using a known etching solution (phosphoric acid / nitric acid / acetic acid). Thereby, the first metal film is patterned into a tapered shape. Thereafter, the photoresist is removed, and the gate electrode 2 is formed. With the above process, the configuration shown in FIG.

次に、絶縁性基板１上に、ゲート電極２を覆うように、ゲート絶縁膜３、半導体膜７を順次成膜する。すなわち、ゲート絶縁膜３、真性半導体膜４、オーミックコンタクト膜６が順次成膜される。好適な実施例として、化学的気相成膜（ＣＶＤ）法を用いて、これらの膜を成膜する。また、ゲート絶縁膜３として窒化シリコン膜を４００ｎｍ、真性半導体膜４としてアモルファスシリコン（ａ−Ｓｉ）膜を１５０ｎｍ、オーミックコンタクト膜６としてリンを不純物として注入したｎ^＋型のａ−Ｓｉ膜を３０ｎｍの厚さに順次成膜する。また、これらの膜は、同一装置内で連続して成膜される。これにより、大気雰囲気中に存在するボロンなどの汚染物質が各膜の界面に取り込まれることを抑制することができる。以上の工程により、図４（ｂ）に示す構成となる。 Next, a gate insulating film 3 and a semiconductor film 7 are sequentially formed on the insulating substrate 1 so as to cover the gate electrode 2. That is, the gate insulating film 3, the intrinsic semiconductor film 4, and the ohmic contact film 6 are sequentially formed. As a preferred embodiment, these films are deposited using chemical vapor deposition (CVD). The gate insulating film 3 is a silicon nitride film of 400 nm, the intrinsic semiconductor film 4 is an amorphous silicon (a-Si) film of 150 nm, and the ohmic contact film 6 is an n ⁺ type a-Si film implanted with phosphorus as an impurity of 30 nm. A film is sequentially formed to a thickness of. Further, these films are continuously formed in the same apparatus. Thereby, it can suppress that contaminants, such as boron which exists in an atmospheric condition, are taken in into the interface of each film | membrane. With the above process, the configuration shown in FIG.

次に、オーミックコンタクト膜６上に、導電膜としての第２の金属膜３０を成膜する。第２の金属膜３０としては、主成分金属を主成分として、この主成分金属より酸化物の生成エネルギーが低い添加金属が添加された金属膜（合金膜）を用いる。例えば、Ｍｏを主成分として、Ｍｏより酸化物の生成エネルギーが低いＮｂ、Ｚｒ、Ｃｒ、Ｖ、及びＴｉのうち少なくともいずれか１つが添加された金属膜を第２の金属膜３０として用いることができる。これにより、第２の金属膜３０表面の酸化を促進させ、金属酸化物が形成される。そして、第２の金属膜３０表面に酸化層が形成される。 Next, a second metal film 30 as a conductive film is formed on the ohmic contact film 6. As the second metal film 30, a metal film (alloy film) containing a main component metal as a main component and added with an additive metal whose oxide generation energy is lower than that of the main component metal is used. For example, a metal film in which Mo is the main component and at least one of Nb, Zr, Cr, V, and Ti added with lower energy of generation of oxide than Mo is used as the second metal film 30. it can. Thereby, the oxidation of the surface of the second metal film 30 is promoted, and a metal oxide is formed. Then, an oxide layer is formed on the surface of the second metal film 30.

また、添加金属は、他の部分と比較して、第２の金属膜３０の表面に高い濃度で添加されているのが好ましい。これにより、第２の金属膜３０の表面に酸化層が形成しやすくなる。また、第２の金属膜３０表面の酸化を促進させるために、第２の金属膜３０の成膜後に、ＵＶ処理、大気中でのアニール処理、酸素プラズマ処理のうち、少なくともいずれか１つの処理を行ってもよい。 Further, it is preferable that the additive metal is added to the surface of the second metal film 30 at a higher concentration than the other portions. Thereby, an oxide layer is easily formed on the surface of the second metal film 30. Further, in order to promote the oxidation of the surface of the second metal film 30, at least one of UV treatment, annealing treatment in the atmosphere, and oxygen plasma treatment is performed after the formation of the second metal film 30. May be performed.

好適な実施例としては、主成分金属としてＭｏ、添加金属としてＮｂを用いる。また、Ｎｂは、Ｍｏに対して２．５〜２０ｍａｓｓ％の濃度で添加されていることが好ましい。好適な実施例として、Ｎｂは、Ｍｏに対して５ｍａｓｓ％の濃度で添加されている。また、この膜は、公知のＡｒガスを用いたスパッタリング法によって、３００ｎｍの厚さに成膜される。 In a preferred embodiment, Mo is used as the main component metal and Nb is used as the additive metal. Moreover, it is preferable that Nb is added with the density | concentration of 2.5-20 mass% with respect to Mo. In a preferred embodiment, Nb is added at a concentration of 5 mass% with respect to Mo. This film is formed to a thickness of 300 nm by a known sputtering method using Ar gas.

そして、２回目の写真製版法により、第２の金属膜３０上に、レジストとしてのフォトレジスト３１を形成する。具体的には、第２の金属膜３０表面の酸化層上に、２段階の膜厚を有するフォトレジスト３１を形成する。例えば、フォトレジスト３１としてポジ型レジストを用いるとする。この場合、後に形成されるチャネル部５上のフォトレジスト３１への露光量が、ソース・ドレイン領域上のフォトレジスト３１への露光量より大きくなるように露光する。換言すると、チャネル部５上のフォトレジスト３１をハーフ露光する。そして、これらの領域以外のフォトレジスト３１は、完全に露光する。このように、露光部位ごとに露光量が調整されるように、例えば、透過光量が少なくとも２段階で異なる領域を有するグレイトーンマスクやハーフトーンマスクを用いて露光を行う。これにより、１回の露光で（同じフォトレジストで）半導体膜と金属膜のエッチングをすることができるので、露光回数を１回減らすことができる。 Then, a photoresist 31 as a resist is formed on the second metal film 30 by the second photoengraving method. Specifically, a photoresist 31 having a two-stage film thickness is formed on the oxide layer on the surface of the second metal film 30. For example, assume that a positive resist is used as the photoresist 31. In this case, the exposure is performed so that the exposure amount to the photoresist 31 on the channel portion 5 to be formed later is larger than the exposure amount to the photoresist 31 on the source / drain regions. In other words, the photoresist 31 on the channel portion 5 is half-exposed. The photoresist 31 other than these areas is completely exposed. In this way, for example, exposure is performed using a gray-tone mask or a half-tone mask having different regions in which the amount of transmitted light is different in at least two stages so that the exposure amount is adjusted for each exposure part. Thereby, since the semiconductor film and the metal film can be etched by one exposure (with the same photoresist), the number of exposures can be reduced by one.

その後、現像することにより、チャネル部５上ではフォトレジスト３１が薄く形成され、ソース・ドレイン領域上ではフォトレジスト３１が厚く形成される。そして、その他の領域では、フォトレジスト３１が形成されない。その後、フォトレジスト３１をマスクとして、第２の金属膜３０をエッチングする。ここでは、公知のエッチング液（リン酸／硝酸／酢酸）を用いたウェットエッチングにより、第２の金属膜３０をエッチングする。これにより、フォトレジスト３１が形成されていない領域に対応する第２の金属膜３０が除去される。すなわち、ソース・ドレイン領域及びチャネル部５の上の第２の金属膜３０のみ残存する。以上の工程により、図４（ｃ）に示す構成となる。 After that, by developing, the photoresist 31 is formed thin on the channel portion 5 and the photoresist 31 is formed thick on the source / drain regions. In other regions, the photoresist 31 is not formed. Thereafter, the second metal film 30 is etched using the photoresist 31 as a mask. Here, the second metal film 30 is etched by wet etching using a known etching solution (phosphoric acid / nitric acid / acetic acid). Thereby, the second metal film 30 corresponding to the region where the photoresist 31 is not formed is removed. That is, only the second metal film 30 on the source / drain regions and the channel portion 5 remains. With the above process, the configuration shown in FIG.

次に、フォトレジスト３１及び第２の金属膜３０をマスクとして、半導体膜７をエッチングする。これにより、フォトレジスト３１が形成されていない領域に対応する半導体膜７が除去される。すなわち、ソース・ドレイン領域及びチャネル部５に対応する半導体膜７のみ残存する。その後、チャネル部５上のフォトレジスト３１をアッシング処理によって除去する。これにより、チャネル部５上の第２の金属膜３０が露出する。なお、ソース・ドレイン領域上では、フォトレジスト３１が残存する。 Next, the semiconductor film 7 is etched using the photoresist 31 and the second metal film 30 as a mask. Thereby, the semiconductor film 7 corresponding to the region where the photoresist 31 is not formed is removed. That is, only the semiconductor film 7 corresponding to the source / drain regions and the channel portion 5 remains. Thereafter, the photoresist 31 on the channel portion 5 is removed by an ashing process. Thereby, the second metal film 30 on the channel portion 5 is exposed. Note that the photoresist 31 remains on the source / drain regions.

好適な実施例として、オーミックコンタクト膜６と真性半導体膜４を同一装置内で連続してエッチングする。なお、ここでは、エッチング装置として、プラズマエッチングモードの平行平板型のドライエッチング装置を用いる。また、エッチングガスとしては、ＳＦ_６を流量１．６９×１０^−１Ｐａ・ｍ^３／ｓ（＝１００ｓｃｃｍ）、ＨＣｌを流量８．４５×１０^−１Ｐａ・ｍ^３／ｓ（＝５００ｓｃｃｍ）、Ｈｅを流量４．２２５×１０^−１Ｐａ・ｍ^３／ｓ（＝２５０ｓｃｃｍ）で用いる。そして、処理圧力は３３Ｐａ、印加電力は８００Ｗとする。また、電極間隔は、３３ｍｍとする。その後、酸素ガスを用いて、チャネル部５のフォトレジスト３１をアッシング除去する。以上の工程により、図４（ｄ）に示す構成となる。 As a preferred embodiment, the ohmic contact film 6 and the intrinsic semiconductor film 4 are continuously etched in the same apparatus. Here, a parallel plate type dry etching apparatus in plasma etching mode is used as the etching apparatus. As the etching gas, SF ₆ has a flow rate of 1.69 × 10 ⁻¹ Pa · m ³ / s (= 100 sccm), HCl has a flow rate of 8.45 × 10 ⁻¹ Pa · m ³ / s (= 500 sccm), He is used at a flow rate of 4.225 × 10 ⁻¹ Pa · m ³ / s (= 250 sccm). The processing pressure is 33 Pa and the applied power is 800 W. The electrode spacing is 33 mm. Thereafter, the photoresist 31 in the channel portion 5 is removed by ashing using oxygen gas. With the above process, the configuration shown in FIG.

次に、残存したフォトレジスト３１をマスクとして、第１のドライエッチング工程及び第２のドライエッチング工程を実施し、第２の金属膜３０をエッチングする。また、これらのドライエッチング工程では、ＩＣＰ方式ドライエッチング手法を用いて、図３に示されるＩＣＰドライエッチング装置によってエッチングする。ここで、図６を参照して、エッチング工程について詳細に説明する。図６は、第２の金属膜３０のエッチング工程を示す拡大断面図である。図６（ａ）は、エッチングを開始する前の初期状態を示す。すなわち、図６（ａ）は、図４（ｄ）のチャネル部５周辺を拡大した断面図である。 Next, using the remaining photoresist 31 as a mask, a first dry etching process and a second dry etching process are performed, and the second metal film 30 is etched. In these dry etching steps, the ICP dry etching method is used to perform etching using the ICP dry etching apparatus shown in FIG. Here, the etching process will be described in detail with reference to FIG. FIG. 6 is an enlarged cross-sectional view showing the etching process of the second metal film 30. FIG. 6A shows an initial state before the etching is started. That is, FIG. 6A is an enlarged cross-sectional view around the channel portion 5 of FIG.

まず、フォトレジスト３１をマスクとして、第１のドライエッチング工程を実施し、第２の金属膜３０の上層をエッチングする。具体的には、チャネル部５上において、膜厚方向における第２の金属膜３０の一部をエッチングして除去する。また、第１のドライエッチング工程では、少なくともチャネル部５上における第２の金属膜３０の表面の酸化層３２を全て除去すればよい。これにより、酸化層３２下層の第２の金属膜３０が露出する。第１のドライエッチング工程では、第１のドライエッチング条件でエッチングを行う。第１のドライエッチング条件では、エッチングガスとして、ＳＦ_６を流量３．３８×１０^−１Ｐａ・ｍ^３／ｓ（＝２００ｓｃｃｍ）、Ｃｌ_２を流量６．７６×１０^−２Ｐａ・ｍ^３／ｓ（＝４０ｓｃｃｍ）、Ｏ_２を流量８．４５×１０^−２Ｐａ・ｍ^３／ｓ（＝５０ｓｃｃｍ）で用いる。そして、処理圧力は２Ｐａ、印加電力は３０００Ｗとする。 First, a first dry etching process is performed using the photoresist 31 as a mask, and the upper layer of the second metal film 30 is etched. Specifically, a part of the second metal film 30 in the film thickness direction is removed by etching on the channel portion 5. In the first dry etching step, at least the oxide layer 32 on the surface of the second metal film 30 on the channel portion 5 may be removed. As a result, the second metal film 30 under the oxide layer 32 is exposed. In the first dry etching step, etching is performed under first dry etching conditions. Under the first dry etching conditions, SF ₆ is used as an etching gas at a flow rate of 3.38 × 10 ⁻¹ Pa · m ³ / s (= 200 sccm), and Cl ₂ is supplied at a flow rate of 6.76 × 10 ⁻² Pa · m ³ / s (= 40 sccm) and O ₂ are used at a flow rate of 8.45 × 10 ⁻² Pa · m ³ / s (= 50 sccm). The processing pressure is 2 Pa and the applied power is 3000 W.

また、第１のドライエッチング条件におけるエッチングレートは、半導体膜７が４００ｎｍ／ｍｉｎ、第２の金属膜３０が２５０ｎｍ／ｍｉｎ、フォトレジスト３１が１４０ｎｍ／ｍｉｎである。すなわち、第１のドライエッチング条件では、第２の金属膜３０の半導体膜７に対する選択比が（２５０ｎｍ／ｍｉｎ）÷（４００ｎｍ／ｍｉｎ）＝約０．６と低い。すなわち、半導体膜７が第２の金属膜３０よりも速いエッチングレートでエッチングされる。換言すると、主成分金属の半導体膜７に対する選択比が低い。このため、第１のドライエッチング工程では、半導体膜７上に第２の金属膜３０が残るようにエッチングする。 The etching rate under the first dry etching conditions is 400 nm / min for the semiconductor film 7, 250 nm / min for the second metal film 30, and 140 nm / min for the photoresist 31. That is, under the first dry etching conditions, the selection ratio of the second metal film 30 to the semiconductor film 7 is as low as (250 nm / min) / (400 nm / min) = about 0.6. That is, the semiconductor film 7 is etched at a faster etching rate than the second metal film 30. In other words, the selection ratio of the main component metal to the semiconductor film 7 is low. Therefore, in the first dry etching process, etching is performed so that the second metal film 30 remains on the semiconductor film 7.

また、第２の金属膜３０のフォトレジスト３１に対する選択比が（２５０ｎｍ／ｍｉｎ）÷（１４０ｎｍ／ｍｉｎ）＝約１．８と高い。すなわち、第２の金属膜３０がフォトレジスト３１よりも速いエッチングレートでエッチングされる。このため、第１のドライエッチング工程において、フォトレジスト３１がエッチングされることを抑えることができる。すなわち、チャネル部５の平面寸法の精度を向上させることができる。 The selectivity of the second metal film 30 to the photoresist 31 is as high as (250 nm / min) / (140 nm / min) = about 1.8. That is, the second metal film 30 is etched at a faster etching rate than the photoresist 31. For this reason, it can suppress that the photoresist 31 is etched in a 1st dry etching process. That is, the accuracy of the planar dimension of the channel portion 5 can be improved.

また、第１のドライエッチング条件では、主成分金属の金属酸化物に対する選択比が低い。すなわち、主成分金属と金属酸化物とは、同程度にエッチングされる。換言すると、第２の金属膜３０は、厚み方向において略均一にエッチングすることができる。また、第２の金属膜３０のエッチングレートが大きい。このため、効率よく第２の金属膜３０をエッチングすることができる。なお、上記のように、選択比及びエッチングレートが高い又は低いとは、少なくとも後述する第２のドライエッチング条件の場合と比較して、高く、又は低くなっていればよい。 Further, under the first dry etching conditions, the selectivity of the main component metal to the metal oxide is low. That is, the main component metal and the metal oxide are etched to the same extent. In other words, the second metal film 30 can be etched substantially uniformly in the thickness direction. Further, the etching rate of the second metal film 30 is large. For this reason, the second metal film 30 can be etched efficiently. As described above, the high or low selection ratio and etching rate may be higher or lower than at least the case of the second dry etching condition described later.

また、第１のドライエッチング工程での第２の金属膜３０のエッチング量は、５０ｎｍ以上が好ましい。これにより、チャネル部５上の酸化層３２を十分に除去することができる。好適な実施例として、第１のドライエッチング工程でのエッチング量は、３００ｎｍの膜厚を有する第２の金属膜３０に対して１００〜２００ｎｍとする。すなわち、チャネル部５上において、第２の金属膜３０の膜厚は、１００〜２００ｎｍとなる。 Further, the etching amount of the second metal film 30 in the first dry etching step is preferably 50 nm or more. Thereby, the oxide layer 32 on the channel portion 5 can be sufficiently removed. As a preferred embodiment, the etching amount in the first dry etching step is 100 to 200 nm with respect to the second metal film 30 having a film thickness of 300 nm. That is, the film thickness of the second metal film 30 is 100 to 200 nm on the channel portion 5.

また、本実施の形態では、上記のように、エッチングガスとして、ＳＦ_６、Ｃｌ_２、及びＯ_２を混合ガスを用いるが、少なくともＦを含むガスを用いることが好ましい。例えば、エッチングガスとしてＳＦ_６とＯ_２の混合ガスや、ＣＦ_４とＯ_２の混合ガスを用いることができる。また、それ以外にも、エッチングガスとして、Ｃｌ_２とＯ_２の混合ガスや、Ｂｒ_２とＯ_２の混合ガスを用いることができる。そして、エッチングチャンバー２０内に、これらの混合ガスを供給して、下部電極２４にバイアス電力を印加してもよい。これにより、図６（ｂ）に示す構成となる。 In this embodiment mode, as described above, a mixed gas of SF ₆ , Cl ₂ , and O ₂ is used as an etching gas, but a gas containing at least F is preferably used. For example, a mixed gas of SF ₆ and O _{2 or} a mixed gas of CF ₄ and O ₂ can be used as an etching gas. In addition, a mixed gas of Cl ₂ and O _{2 or} a mixed gas of Br ₂ and O ₂ can be used as an etching gas. Then, these mixed gases may be supplied into the etching chamber 20 to apply bias power to the lower electrode 24. As a result, the configuration shown in FIG.

上記のように、第１のドライエッチング条件では、第２の金属膜３０の半導体膜７に対する選択比が約０．６と低い。このため、第２の金属膜３０表面の酸化層３２を十分に取り除いた後に、ドライエッチング条件を第１のドライエッチング条件とは異なる第２のドライエッチング条件に変更する。そして、第１のドライエッチング工程によって露出した下層の第２の金属膜３０をエッチングする第２のドライエッチング工程を実施する。すなわち、チャネル部５上の第２の金属膜３０をエッチングする。 As described above, the selection ratio of the second metal film 30 to the semiconductor film 7 is as low as about 0.6 under the first dry etching conditions. For this reason, after the oxide layer 32 on the surface of the second metal film 30 is sufficiently removed, the dry etching condition is changed to a second dry etching condition different from the first dry etching condition. Then, a second dry etching process for etching the second metal film 30 in the lower layer exposed by the first dry etching process is performed. That is, the second metal film 30 on the channel portion 5 is etched.

ここで、第２のドライエッチング条件では、エッチングガスとして、Ｃｌ_２を流量１．６９×１０^−１Ｐａ・ｍ^３／ｓ（＝１００ｓｃｃｍ）、Ｏ_２を流量２．５３５×１０^−１Ｐａ・ｍ^３／ｓ（＝１５０ｓｃｃｍ）で用いる。そして、処理圧力は０．７Ｐａ、印加電力は３５００Ｗとする。また、Ｃｌ_２とＯ_２の混合ガスにおけるＯ_２の流量比は、３０〜７０％とする。すなわち、ここでの流量比は、Ｏ_２／（Ｃｌ_２＋Ｏ_２）＝３０〜７０％とする。また、第２のドライエッチング条件におけるエッチングレートは、半導体膜７が５ｎｍ／ｍｉｎ、第２の金属膜３０が８０ｎｍ／ｍｉｎ、フォトレジスト３１が１７０ｎｍ／ｍｉｎである。 Here, under the second dry etching conditions, Cl ₂ is used as an etching gas at a flow rate of 1.69 × 10 ⁻¹ Pa · m ³ / s (= 100 sccm), and O ₂ is supplied at a flow rate of 2.535 × 10 ⁻¹ Pa ·. Used at m ³ / s (= 150 sccm). The processing pressure is 0.7 Pa and the applied power is 3500 W. The flow rate ratio of O ₂ in the mixed gas of Cl ₂ and O ₂ is 30 to 70%. That is, the flow rate ratio here is O ₂ / (Cl ₂ + O ₂ ) = 30 to 70%. The etching rate under the second dry etching conditions is 5 nm / min for the semiconductor film 7, 80 nm / min for the second metal film 30, and 170 nm / min for the photoresist 31.

すなわち、第２のドライエッチング条件では、第２の金属膜３０の半導体膜７に対する選択比が（８０ｎｍ／ｍｉｎ）÷（５ｎｍ／ｍｉｎ）＝約１６と高い。すなわち、第２の金属膜３０が半導体膜７よりも速いエッチングレートでエッチングされる。このため、下層の半導体膜７をエッチングすることなく、第２の金属膜３０を選択的にエッチングすることができる。また、第２の金属膜３０のフォトレジスト３１に対する選択比が（８０ｎｍ／ｍｉｎ）÷（１７０ｎｍ／ｍｉｎ）＝約０．５と低い。すなわち、フォトレジスト３１が第２の金属膜３０よりも速いエッチングレートでエッチングされる。このため、第２のドライエッチング工程の際に、フォトレジスト３１が後退する。そして、チャネル部５上の近傍において、第２の金属膜３０が露出してしまう。 That is, under the second dry etching condition, the selection ratio of the second metal film 30 to the semiconductor film 7 is as high as (80 nm / min) / (5 nm / min) = about 16. That is, the second metal film 30 is etched at a faster etching rate than the semiconductor film 7. For this reason, the second metal film 30 can be selectively etched without etching the underlying semiconductor film 7. Further, the selection ratio of the second metal film 30 to the photoresist 31 is as low as (80 nm / min) / (170 nm / min) = about 0.5. That is, the photoresist 31 is etched at a higher etching rate than the second metal film 30. For this reason, the photoresist 31 recedes during the second dry etching process. Then, the second metal film 30 is exposed in the vicinity on the channel portion 5.

ここで、第２のドライエッチング条件では、主成分金属の金属酸化物に対する選択比が高くなっている。すなわち、第２のドライエッチング条件では、第２の金属膜３０表面の酸化層３２をエッチングしにくい。このため、第２のドライエッチング工程が完了した時点でフォトレジスト３１が後退することによって露出した部分の第２の金属膜３０は除去されにくい。すなわち、第２のドライエッチング工程の際に、第２の金属膜３０表面の酸化層３２がマスクとなる。従って、第２のドライエッチング工程では、フォトレジスト３１だけでなく、酸化層３２もマスクとして機能する。 Here, under the second dry etching conditions, the selection ratio of the main component metal to the metal oxide is high. That is, it is difficult to etch the oxide layer 32 on the surface of the second metal film 30 under the second dry etching condition. For this reason, when the second dry etching process is completed, the portion of the second metal film 30 exposed by the receding of the photoresist 31 is difficult to remove. That is, during the second dry etching step, the oxide layer 32 on the surface of the second metal film 30 serves as a mask. Therefore, in the second dry etching process, not only the photoresist 31 but also the oxide layer 32 functions as a mask.

また、上記のように、チャネル部５上においては、酸化層３２が完全に除去されている。すなわち、チャネル部５上では、マスクとなる酸化層３２が存在しない。このため、チャネル部５上では、第２の金属膜３０が完全に除去され、下層の半導体膜７が露出する。また、ソース・ドレイン領域では、第２の金属膜３０が残存し、ソース電極８及びドレイン電極９が形成される。なお、第２のドライエッチング条件では、エッチングガスとしてＣｌ_２とＯ_２の混合ガスを用いたが、Ｂｒ_２とＯ_２の混合ガスを用いてもよい。この場合でも、混合ガスにおけるＯ_２の流量比は、３０〜７０％とするのが好ましい。以上の工程により、図６（ｃ）の状態を経て、図６（ｄ）に示す構成となる。すなわち、図５（ｅ）に示す構成となる。 Further, as described above, the oxide layer 32 is completely removed on the channel portion 5. That is, the oxide layer 32 serving as a mask does not exist on the channel portion 5. For this reason, on the channel portion 5, the second metal film 30 is completely removed, and the underlying semiconductor film 7 is exposed. In the source / drain regions, the second metal film 30 remains and the source electrode 8 and the drain electrode 9 are formed. In the second dry etching condition, a mixed gas of Cl ₂ and O ₂ is used as an etching gas, but a mixed gas of Br ₂ and O ₂ may be used. Even in this case, the flow rate ratio of O _{2 in} the mixed gas is preferably 30 to 70%. Through the above steps, the structure shown in FIG. 6D is obtained after the state shown in FIG. That is, the configuration shown in FIG.

その後、露出した半導体膜７をエッチングする。すなわち、半導体膜７のオーミックコンタクト膜６を除去し、チャネル部５を形成する。なお、図５（ｅ）に示されるように、ソース電極８端部でも、半導体膜７が露出する。このため、ソース電極８端部でも、オーミックコンタクト膜６がエッチングされる。ここでは、公知のＳＦ_６とＨＣｌの混合ガスを用いたドライエッチングにより、半導体膜７をエッチングする。その後、フォトレジスト３１を除去する。以上の工程により、ソース・ドレイン領域及びチャネル部５が形成され、図５（ｆ）に示す構成となる。 Thereafter, the exposed semiconductor film 7 is etched. That is, the ohmic contact film 6 of the semiconductor film 7 is removed, and the channel portion 5 is formed. As shown in FIG. 5E, the semiconductor film 7 is also exposed at the end of the source electrode 8. For this reason, the ohmic contact film 6 is also etched at the end of the source electrode 8. Here, the semiconductor film 7 is etched by dry etching using a known mixed gas of SF ₆ and HCl. Thereafter, the photoresist 31 is removed. Through the above steps, the source / drain regions and the channel portion 5 are formed, and the structure shown in FIG.

次に、ゲート絶縁膜３上に、ソース電極８及びドレイン電極９を覆うように、パッシベーション膜１０を成膜する。そして、３回目の写真製版法及びエッチング工程で、パッシベーション膜１０をパターニングする。これにより、ドレイン電極９上のパッシベーション膜１０が除去され、ドレイン電極９が露出する。すなわち、パッシベーション膜１０にドレイン電極９まで貫通するコンタクトホール１１が形成される。そして、パッシベーション膜１０上に、透明導電膜を成膜する。また、透明導電膜は、コンタクトホール１１に埋設される。そして、４回目の写真製版法及びエッチング工程で、透明導電膜をパターニングする。これにより、画素電極１２が形成される。また、コンタクトホール１１を通じて、画素電極１２とドレイン電極９とは電気的に接続される。以上の工程により、図５（ｇ）に示す構成となり、ＴＦＴ１０８が完成する。 Next, a passivation film 10 is formed on the gate insulating film 3 so as to cover the source electrode 8 and the drain electrode 9. Then, the passivation film 10 is patterned by the third photolithography and etching process. Thereby, the passivation film 10 on the drain electrode 9 is removed, and the drain electrode 9 is exposed. That is, a contact hole 11 penetrating to the drain electrode 9 is formed in the passivation film 10. Then, a transparent conductive film is formed on the passivation film 10. The transparent conductive film is embedded in the contact hole 11. Then, the transparent conductive film is patterned by the fourth photolithography and etching process. Thereby, the pixel electrode 12 is formed. Further, the pixel electrode 12 and the drain electrode 9 are electrically connected through the contact hole 11. Through the above steps, the structure shown in FIG. 5G is obtained, and the TFT 108 is completed.

以上のように、本実施の形態では、２段階のドライエッチング工程によって、チャネル部５上の第２の金属膜３０を除去する。すなわち、主成分金属の金属酸化物に対する選択比が低い第１のドライエッチング条件により第２の金属膜３０のエッチングを行う。これにより、チャネル部５上の酸化層３２を除去することができる。そして、主成分金属の半導体膜７に対する選択比が高い第２のドライエッチング条件によって第２の金属膜３０を除去する。これにより、第２の金属膜３０の下地膜である半導体膜７が削られることなく、第２の金属膜３０を除去することができる。 As described above, in the present embodiment, the second metal film 30 on the channel portion 5 is removed by a two-stage dry etching process. That is, the second metal film 30 is etched under the first dry etching condition where the selection ratio of the main component metal to the metal oxide is low. Thereby, the oxide layer 32 on the channel portion 5 can be removed. Then, the second metal film 30 is removed under the second dry etching condition in which the selection ratio of the main component metal to the semiconductor film 7 is high. Thereby, the second metal film 30 can be removed without the semiconductor film 7 which is the base film of the second metal film 30 being cut.

また、第２のドライエッチング条件では、主成分金属の金属酸化物に対する選択比が高くなっている。このため、第２のドライエッチング工程において、フォトレジスト３１が除去されても、酸化層３２はエッチングされにくい。このように２段階でエッチングすることにより、半導体膜７との高選択比と、高い寸法精度（小さいＣＤロス）を共に実現することができる。そして、精度よく加工できるため、トランジスタ特性が向上する。また、寸法の制御性がよいため、ＴＦＴ１０８の特性バラツキが生じにくい。 In addition, under the second dry etching condition, the selection ratio of the main component metal to the metal oxide is high. For this reason, even if the photoresist 31 is removed in the second dry etching step, the oxide layer 32 is not easily etched. By etching in two stages in this way, it is possible to achieve both a high selectivity with the semiconductor film 7 and a high dimensional accuracy (small CD loss). And since it can process accurately, transistor characteristics improve. In addition, since the controllability of the dimensions is good, the characteristic variation of the TFT 108 hardly occurs.

また、同一エッチングチャンバー２０内で条件を切りかえるだけでエッチングが出来るので、生産性が向上する。すなわち、エッチングチャンバー２０に供給するエッチングガス２７を変更するだけでよく、生産性が向上する。ドライエッチング条件は、段階的に変えてもよいし、連続的に変えてもよい。また、ガス流量を徐々に変えてもよい。また、チャネル部５上の第２の金属膜３０のドライエッチングが可能となり、ウェットエッチングに比べて、薬液のしみ込みなどによる不良を低減できる。 Further, since etching can be performed only by switching the conditions in the same etching chamber 20, productivity is improved. That is, it is only necessary to change the etching gas 27 supplied to the etching chamber 20, and the productivity is improved. The dry etching conditions may be changed stepwise or continuously. Further, the gas flow rate may be gradually changed. Further, the second metal film 30 on the channel portion 5 can be dry-etched, and defects due to the penetration of the chemical solution can be reduced as compared with wet etching.

また、第２のドライエッチング条件では主成分金属の金属酸化物に対する選択比が高くなっているので、第２のドライエッチング工程の際に、酸化層３２がマスクとして機能する。すなわち、別途ハードマスクを形成する必要がないので、生産性が向上する。また、本実施の形態では、グレートーンプロセス、すなわち４枚マスクプロセスを適用する。グレートーンプロセスでは、ハーフアッシングを用いるため、第２のドライエッチング工程の際にフォトレジスト３１の残膜が少ない。この場合でも、酸化層３２がマスクとして機能するので、第２の金属膜３０がエッチングされることを抑制できる。このように、本発明の適用には、グレートーンプロセスを用いる場合に特に適している。もちろん、下地絶縁膜選択比と低ＣＤロスが両立できるため、５枚マスクのソース・ドレインの形成に適用しても効果的である。 Further, since the selection ratio of the main component metal to the metal oxide is high under the second dry etching condition, the oxide layer 32 functions as a mask during the second dry etching step. That is, since it is not necessary to form a separate hard mask, productivity is improved. In this embodiment, a gray tone process, that is, a four-mask process is applied. Since the gray tone process uses half ashing, the remaining film of the photoresist 31 is small during the second dry etching process. Even in this case, since the oxide layer 32 functions as a mask, the etching of the second metal film 30 can be suppressed. Thus, the application of the present invention is particularly suitable when a gray tone process is used. Of course, since both the base insulating film selection ratio and the low CD loss can be achieved, it is effective even when applied to the formation of the source / drain of the five-mask.

なお、本実施の形態では、図６（ｃ）、（ｄ）に示されるように、第２のドライエッチング工程では、ソース・ドレイン領域上の第２の金属膜３０はほとんどエッチングせず、チャネル部５上の第２の金属膜３０をエッチングしたがこれに限らない。ここで、図７を参照して、第２の金属膜３０の他のドライエッチング工程について説明する。図７は、第２の金属膜３０の他のドライエッチング工程を示す拡大断面図である。 In the present embodiment, as shown in FIGS. 6C and 6D, in the second dry etching process, the second metal film 30 on the source / drain regions is hardly etched, and the channel Although the 2nd metal film 30 on the part 5 was etched, it is not restricted to this. Here, with reference to FIG. 7, another dry etching process of the second metal film 30 will be described. FIG. 7 is an enlarged cross-sectional view showing another dry etching process of the second metal film 30.

上記のように、第２のドライエッチング工程において、フォトレジスト３１が後退する。すなわち、チャネル部５上の近傍の酸化層３２が露出する。ここでは、露出した酸化層３２をエッチングし、チャネル部５近傍の第２の金属膜３０のパターン端部をテーパー形状にする。すなわち、ソース電極８及びドレイン電極９の端部は、チャネル部５に向けて膜厚が徐々に減少するテーパー形状とする。なお、この場合でも、酸化層３２が存在することにより、第２の金属膜３０のエッチング量を抑えることができる。従って、パターン端部において、第２の金属膜３０の膜厚が必要以上に薄くなることはない。 As described above, the photoresist 31 recedes in the second dry etching process. That is, the oxide layer 32 in the vicinity on the channel portion 5 is exposed. Here, the exposed oxide layer 32 is etched, and the pattern end portion of the second metal film 30 in the vicinity of the channel portion 5 is tapered. That is, the end portions of the source electrode 8 and the drain electrode 9 are tapered so that the film thickness gradually decreases toward the channel portion 5. Even in this case, the etching amount of the second metal film 30 can be suppressed by the presence of the oxide layer 32. Therefore, the film thickness of the second metal film 30 does not become unnecessarily thin at the pattern end.

具体的には、チャネル部５近傍のパターン端部における第２の金属膜３０の膜厚は、エッチング前の第２の金属膜３０の膜厚の半分以上とする。すなわち、チャネル部５近傍における第２の金属膜３０のパターン端部の膜減り量が、成膜時の第２の金属膜３０の膜厚の半分以下とする。そして、フォトレジスト３１が残存した部分からパターン端部に向けて、第２の金属膜３０の膜厚が徐々に減少する。本実施の形態では、第２の金属膜３０の膜厚を３００ｎｍとしたので、パターン端部では膜減り量を１５０ｎｍ以下とする。そして、中央、すなわちチャネル部５に向けて、第２の金属膜３０をテーパー形状とする。このように、テーパー形状とすることにより、チャネル部５において、パッシベーション膜１０を被膜しやすくなる。 Specifically, the thickness of the second metal film 30 at the pattern end near the channel portion 5 is set to be half or more of the thickness of the second metal film 30 before etching. That is, the amount of film reduction at the pattern end portion of the second metal film 30 in the vicinity of the channel portion 5 is set to be half or less of the film thickness of the second metal film 30 at the time of film formation. Then, the film thickness of the second metal film 30 gradually decreases from the portion where the photoresist 31 remains toward the end of the pattern. In the present embodiment, since the thickness of the second metal film 30 is set to 300 nm, the film reduction amount is set to 150 nm or less at the pattern end. Then, the second metal film 30 is tapered toward the center, that is, toward the channel portion 5. As described above, the tapered shape makes it easy to coat the passivation film 10 in the channel portion 5.

また、ここでは、２段階のドライエッチング工程を用いて、ＴＦＴ１０８を製造したが、これに限らない。すなわち、ソース信号線１１０、ソース電極８、及びドレイン電極９以外の金属配線の製造方法にも適用可能である。なお、ここでの金属配線とは、配線、電極、端子等を含むものとする。金属配線の製造方法に適用した場合でも、上記のように、金属膜に酸化層を形成し、２段階のドライエッチング工程を実施することにより、生産性及び寸法精度が向上する。 Here, the TFT 108 is manufactured using a two-step dry etching process, but the present invention is not limited to this. That is, the present invention can also be applied to a method of manufacturing a metal wiring other than the source signal line 110, the source electrode 8, and the drain electrode 9. Here, the metal wiring includes wiring, electrodes, terminals, and the like. Even when applied to a metal wiring manufacturing method, productivity and dimensional accuracy are improved by forming an oxide layer on the metal film and performing a two-stage dry etching process as described above.

実施の形態にかかるＴＦＴアレイ基板の構成を示す平面図である。It is a top view which shows the structure of the TFT array substrate concerning embodiment. 実施の形態にかかるＴＦＴの構成を示す断面図である。It is sectional drawing which shows the structure of TFT concerning embodiment. 実施の形態にかかるＩＣＰドライエッチング装置の構成を示す側面図である。It is a side view which shows the structure of the ICP dry etching apparatus concerning embodiment. 実施の形態にかかるＴＦＴの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of TFT concerning embodiment. 実施の形態にかかるＴＦＴの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of TFT concerning embodiment. 実施の形態にかかる第２の金属膜のエッチング工程を示す拡大断面図である。It is an expanded sectional view showing the etching process of the 2nd metal film concerning an embodiment. 実施の形態にかかる第２の金属膜の他のエッチング工程を示す拡大断面図である。It is an expanded sectional view showing other etching processes of the 2nd metal film concerning an embodiment.

Explanation of symbols

１絶縁性基板、２ゲート電極、３ゲート絶縁膜、４真性半導体膜、
５チャネル部、６オーミックコンタクト膜、７半導体膜、８ソース電極、
９ドレイン電極、１０パッシベーション膜、１１コンタクトホール、
１２画素電極、
２０エッチングチャンバー、２１誘電体窓、２２コイルユニット、
２３高周波電源、２４下部電極、２５基板、２６高周波電源、
２７エッチングガス、２８排気口、
３０第２の金属膜、３１フォトレジスト、３２酸化層、
１００ＴＦＴアレイ基板、１０１表示領域、１０２額縁領域、
１０３走査信号駆動回路、１０４表示信号駆動回路、１０５画素、
１０６外部配線、１０７外部配線、１０８ＴＦＴ、１０９ゲート信号線、
１１０ソース信号線 1 insulating substrate, 2 gate electrode, 3 gate insulating film, 4 intrinsic semiconductor film,
5 channel portion, 6 ohmic contact film, 7 semiconductor film, 8 source electrode,
9 Drain electrode, 10 Passivation film, 11 Contact hole,
12 pixel electrodes,
20 etching chamber, 21 dielectric window, 22 coil unit,
23 high frequency power supply, 24 lower electrode, 25 substrate, 26 high frequency power supply,
27 etching gas, 28 exhaust port,
30 second metal film, 31 photoresist, 32 oxide layer,
100 TFT array substrate, 101 display area, 102 frame area,
103 scanning signal driving circuit, 104 display signal driving circuit, 105 pixels,
106 external wiring, 107 external wiring, 108 TFT, 109 gate signal line,
110 Source signal line

Claims

Forming a metal film in which an additive metal having lower oxide generation energy than the main component metal is added to the main component metal;
Oxidizing the metal film to form a metal oxide, and forming an oxide layer on the surface of the metal film;
Forming a resist on the oxide layer;
Etching the oxide layer under a first dry etching condition using the resist as a mask to expose the metal film under the oxide layer;
Compared with the case of the first dry etching condition, the oxide layer is formed using the resist and the oxide layer as a mask by a second dry etching condition in which the selection ratio of the main component metal to the metal oxide is high. And a step of etching the underlying metal film exposed by etching.

A method for manufacturing a TFT having the method for manufacturing a metal wiring according to claim 1,
A step of forming a semiconductor film before the step of forming the metal film;
In the second dry etching condition, a method for manufacturing a TFT having a higher selectivity of the main component metal to the semiconductor film than in the first dry etching condition.

The method for manufacturing a metal wiring according to claim 1, wherein Mo is used as the main component metal, and at least one of Nb, Zr, V, Ti, and Cr is used as the additive metal.

The metal wiring manufacturing method according to claim 1, wherein a gas containing F is used as the etching gas for the first dry etching condition.

4. The method of manufacturing a metal wiring according to claim 1, wherein bias power is applied using a mixed gas of chlorine and oxygen or a mixed gas of bromine and oxygen as an etching gas under the first dry etching conditions.

The first dry etching condition uses a mixed gas of chlorine and oxygen or a mixed gas of bromine and oxygen as an etching gas, and a flow rate ratio of oxygen in the mixed gas is 30 to 70%. 6. The method for producing a metal wiring according to any one of 5 above.

The method for producing a metal wiring according to claim 3, wherein Nb added at a concentration of 2.5 to 20 mass% with respect to Mo is used as the additive metal.

8. The process according to claim 1, wherein in the step of forming the oxide layer, at least one of UV treatment, annealing treatment in the atmosphere, and oxygen plasma treatment is performed on the metal film. The manufacturing method of the metal wiring of Claim 1.

9. The method of manufacturing a metal wiring according to claim 1, wherein an etching amount of the metal film under the first dry etching condition is 50 nm or more.

In the step of etching the metal film in the lower layer, the metal film is etched such that the amount of film reduction at the pattern end of the metal film is less than or equal to half the film thickness of the metal film at the time of film formation, The metal wiring manufacturing method according to claim 1, wherein the metal film has a tapered shape.

The method of manufacturing a metal wiring according to any one of claims 1 and 3 to 10, wherein the concentration of the additive metal is high on a surface of the metal film.

A TFT manufactured by the TFT manufacturing method according to claim 2.