JP5547995B2 - Display device and manufacturing method thereof - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000010408 film Substances 0.000 claims description 348
- 239000004065 semiconductor Substances 0.000 claims description 114
- 238000000034 method Methods 0.000 claims description 54
- 239000000758 substrate Substances 0.000 claims description 42
- 238000005530 etching Methods 0.000 claims description 39
- 239000012535 impurity Substances 0.000 claims description 13
- 238000009832 plasma treatment Methods 0.000 claims description 9
- 239000010409 thin film Substances 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 238000010030 laminating Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 80
- 239000004973 liquid crystal related substance Substances 0.000 description 43
- 229910052751 metal Inorganic materials 0.000 description 32
- 239000002184 metal Substances 0.000 description 32
- 230000003647 oxidation Effects 0.000 description 21
- 238000007254 oxidation reaction Methods 0.000 description 21
- 239000007789 gas Substances 0.000 description 20
- 238000005401 electroluminescence Methods 0.000 description 18
- 230000006866 deterioration Effects 0.000 description 15
- 229910021417 amorphous silicon Inorganic materials 0.000 description 11
- 239000011159 matrix material Substances 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 230000007423 decrease Effects 0.000 description 9
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 9
- 229910021332 silicide Inorganic materials 0.000 description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 239000011651 chromium Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 238000009751 slip forming Methods 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000004050 hot filament vapor deposition Methods 0.000 description 1
- 230000033444 hydroxylation Effects 0.000 description 1
- 238000005805 hydroxylation reaction Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000001579 optical reflectometry Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000007539 photo-oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 150000002910 rare earth metals Chemical class 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- Liquid Crystal (AREA)
- Electroluminescent Light Sources (AREA)
- Thin Film Transistor (AREA)
Description
本発明は、表示装置およびその製造方法に関し、特に、TFT液晶表示装置に適用して有効な技術に関するものである。 The present invention relates to a display device and a method for manufacturing the same, and particularly to a technique effective when applied to a TFT liquid crystal display device.
従来、薄膜トランジスタ(以下、TFTと呼ぶ。)は、スイッチング素子として多くの電子機器に適用されており、たとえば、アクティブマトリクス方式のTFT液晶表示装置や有機EL(Electro Luminescence)表示装置などに組み込まれている。近年、このような表示装置は、低消費電力、高コントラスト比、低コストの実現のため、TFTの高性能化や微細化、製造プロセスの簡略化などの開発が求められている。 Conventionally, a thin film transistor (hereinafter referred to as TFT) is applied to many electronic devices as a switching element. For example, it is incorporated in an active matrix TFT liquid crystal display device or an organic EL (Electro Luminescence) display device. Yes. In recent years, such display devices have been required to be developed with high performance and miniaturization of TFTs and simplified manufacturing processes in order to realize low power consumption, high contrast ratio, and low cost.
TFTの構造は、基板上に積層されるゲート電極、ゲート絶縁膜、およびチャネル形成用の半導体膜(以下、単に半導体膜と呼ぶ。)の積層順の観点では、ボトムゲート構造(逆スタガ構造)とトップゲート構造とに大別される。ボトムゲート構造は、基板の上にゲート電極、ゲート絶縁膜、半導体膜の順に積層された構造である。 The TFT structure is a bottom gate structure (reverse stagger structure) from the viewpoint of stacking order of a gate electrode, a gate insulating film, and a semiconductor film for channel formation (hereinafter simply referred to as a semiconductor film) stacked on a substrate. And the top gate structure. The bottom gate structure is a structure in which a gate electrode, a gate insulating film, and a semiconductor film are stacked in this order on a substrate.
アクティブマトリクス方式のTFT液晶表示装置は、一対の基板の間に液晶層を挟持した液晶表示パネルを有する。このとき、一対の基板のうちの一方の基板の表示領域には、TFTおよびTFTに接続された画素電極がマトリクス状に配置されている。液晶表示パネルにおけるTFTの半導体膜には、非晶質シリコン膜、微結晶シリコン膜、多結晶シリコン膜などのシリコン膜が多く用いられており、特に、工程の簡便さ、大面積対応の容易さの観点から、非晶質シリコン膜が主に用いられている。 An active matrix TFT liquid crystal display device includes a liquid crystal display panel in which a liquid crystal layer is sandwiched between a pair of substrates. At this time, TFTs and pixel electrodes connected to the TFTs are arranged in a matrix in the display region of one of the pair of substrates. Silicon films such as amorphous silicon films, microcrystalline silicon films, and polycrystalline silicon films are often used as TFT semiconductor films in liquid crystal display panels. Especially, the process is simple and the area can be easily handled. From this point of view, an amorphous silicon film is mainly used.
また、従来の液晶表示パネルにおいて半導体膜として非晶質シリコン膜を用いたTFTには、ボトムゲート構造のものが多い。液晶表示パネルにおけるボトムゲート構造のTFTは、一般に、ゲート絶縁膜の上に半導体膜、ならびにソース電極およびドレイン電極を続けて形成し、ソース電極およびドレイン電極の一部分が半導体膜に乗り上げている。このような構造のTFTでは、半導体膜とソース電極およびドレイン電極との接続のために、半導体膜とこれらの電極の間にP(リン)などの不純物をドープしたシリコン膜(以下、コンタクト膜と呼ぶ。)を挿入する構成が採用されている。 In addition, many TFTs using an amorphous silicon film as a semiconductor film in a conventional liquid crystal display panel have a bottom gate structure. In a TFT having a bottom gate structure in a liquid crystal display panel, generally, a semiconductor film and a source electrode and a drain electrode are continuously formed on a gate insulating film, and a part of the source electrode and the drain electrode rides on the semiconductor film. In a TFT having such a structure, a silicon film (hereinafter referred to as a contact film) doped with an impurity such as P (phosphorus) between the semiconductor film and these electrodes for connecting the semiconductor film with the source and drain electrodes. The structure which inserts.) Is adopted.
ところで、ボトムゲート構造のTFTの形成方法では、たとえば、ソース電極およびドレイン電極を形成した後、これらの電極をマスクにしてコンタクト膜をエッチングし、ソース電極と半導体膜との間に介在する第1のコンタクト膜と、ドレイン電極と半導体膜との間に介在する第2のコンタクト膜とに分離している。このとき、コンタクト膜および半導体膜はともにシリコン膜であり、エッチング選択比がほとんどない。そのため、チャネルエッチ構造のTFTでは、コンタクト膜をエッチングするときに、エッチングで除去する部分の下にある半導体膜までエッチングされる。したがって、チャネルエッチ構造のTFTを形成するときには、コンタクト膜をエッチングするときのマージン(半導体膜のエッチング量)を考慮して、半導体膜を厚くする必要がある。 By the way, in the method for forming a TFT having a bottom gate structure, for example, after forming a source electrode and a drain electrode, the contact film is etched using these electrodes as a mask, and the first electrode interposed between the source electrode and the semiconductor film is used. And a second contact film interposed between the drain electrode and the semiconductor film. At this time, the contact film and the semiconductor film are both silicon films and have almost no etching selectivity. Therefore, in a TFT having a channel etch structure, when the contact film is etched, the semiconductor film under the portion to be removed by etching is etched. Therefore, when forming a TFT having a channel etch structure, it is necessary to increase the thickness of the semiconductor film in consideration of a margin (an etching amount of the semiconductor film) when the contact film is etched.
しかしながら、半導体膜を厚くすると、生産性が低下するだけでなく、TFTの寄生抵抗が大きくなり移動度特性が劣化するという問題がある。また、半導体膜を厚くすると、光吸収量が増加するため、光リーク電流が増加するという問題がある。 However, when the semiconductor film is thickened, there is a problem that not only productivity is lowered but also parasitic resistance of the TFT is increased and mobility characteristics are deteriorated. Further, when the semiconductor film is thickened, the amount of light absorption increases, so that there is a problem that the light leakage current increases.
ボトムゲート構造のTFTにおける上記のような問題を解決する方法としては、たとえば、半導体膜とコンタクト膜との間のうちのチャネル部、すなわちコンタクト膜に対するエッチングで除去される部分に保護膜(チャネルプロテクト膜)を設ける方法がよく知られている。しかしながら、この方法では、たとえば、フォトリソグラフィーにより保護膜を形成する工程が増えるため、その分、生産性が低下する。 As a method for solving the above-described problem in the TFT having the bottom gate structure, for example, a protective film (channel protect) is formed on the channel portion between the semiconductor film and the contact film, that is, the portion removed by etching the contact film. A method of providing a film) is well known. However, in this method, for example, the number of steps for forming a protective film by photolithography is increased, so that the productivity is reduced accordingly.
また、近年のボトムゲート構造のTFTの形成方法では、コンタクト膜をエッチングする代わりに、酸化して高抵抗化する方法が提案されている(たとえば、非特許文献1を参照)。この場合、エッチングが不要になるため、マージン(エッチング選択比)確保の問題がなくなり、半導体膜の薄膜化が可能となる。 Further, as a method for forming a TFT having a bottom gate structure in recent years, a method of increasing resistance by oxidizing instead of etching a contact film has been proposed (for example, see Non-Patent Document 1). In this case, since etching is unnecessary, there is no problem of securing a margin (etching selection ratio), and the semiconductor film can be made thinner.
従来のボトムゲート構造のTFTを有するTFT液晶表示装置では、たとえば、半導体膜を厚くすることによりTFTの特性が劣化し、表示特性(表示品位)が劣化するという問題があった。 A conventional TFT liquid crystal display device having a TFT having a bottom gate structure has a problem that, for example, when the semiconductor film is thickened, the TFT characteristics deteriorate and the display characteristics (display quality) deteriorate.
また、従来のボトムゲート構造のTFTを有するTFT液晶表示装置では、半導体膜とコンタクト膜との間に保護膜(チャネルプロテクト膜)を設けることによりTFTの特性の劣化を抑えることができるものの、生産性が低下するという別の問題が生じる。 In addition, TFT liquid crystal display devices with conventional bottom-gate TFTs can suppress degradation of TFT characteristics by providing a protective film (channel protect film) between the semiconductor film and the contact film, but in production Another problem arises that the performance decreases.
また、非特許文献1には、7nmのコンタクト層をプラズマ酸化して高抵抗化する技術が開示されており、この酸化によりTFTのオフ電流を充分に低減できることが示されている。また、非特許文献1には、半導体膜(非晶質シリコン膜)の薄膜化が可能であることも示されている。
しかしながら、非特許文献1に開示されたコンタクト層の酸化プロセスでは、約15nmの厚さを酸化するのに約10分の時間を要している。すなわち、この酸化プロセス時間は、TFTの形成工程における他の工程に比べて長く、たとえば、TFT形成時のタクトタイム調整が困難になるという問題が生じる。したがって、非特許文献1に開示された酸化プロセスを液晶表示パネルの製造方法に適用した場合、たとえば、生産性が低下するなどの問題が生じる。
However, in the contact layer oxidation process disclosed in
なお、上記のような問題は、ボトムゲート構造のTFTを有するTFT液晶表示装置(液晶表示パネル)に限らず、ボトムゲート構造のTFTを有する他の表示装置、たとえば、有機EL(Electro Luminescence)表示装置の表示パネルなどでも生じる。また、上記のような問題は、表示装置に限らず、ボトムゲート構造のTFTを有する種々の半導体装置や電子機器でも生じる。 Note that the above problems are not limited to TFT liquid crystal display devices (liquid crystal display panels) having bottom-gate TFTs, but other display devices having bottom-gate TFTs, such as organic EL (Electro Luminescence) displays. It also occurs on the display panel of devices. In addition, the above problems occur not only in display devices but also in various semiconductor devices and electronic devices having bottom-gate TFTs.
本発明の目的は、たとえば、ボトムゲート構造のTFTを有する表示装置の生産性の低下を抑えるとともに、表示特性の劣化を抑えることが可能な技術を提供することにある。 An object of the present invention is, for example, to provide a technique capable of suppressing a decrease in productivity of a display device having a TFT having a bottom gate structure and suppressing a deterioration in display characteristics.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概略を説明すれば、以下の通りである。 The outline of typical inventions among the inventions disclosed in the present application will be described as follows.
(1)複数の薄膜トランジスタが形成された基板を有する表示パネルを備え、前記薄膜トランジスタは、前記基板の上にゲート電極、ゲート絶縁膜、半導体膜の順に積層され、かつ、前記半導体膜の上にはソース電極の一部または全部およびドレイン電極の一部または全部がコンタクト膜を介して積層されており、前記コンタクト膜は、前記半導体膜上の全域に形成され、かつ、前記半導体膜と前記ソース電極との間に介在する部分および前記半導体膜と前記ドレイン電極との間に介在する部分を除いた部分が酸化されている表示装置であって、それぞれの前記コンタクト膜は、前記半導体膜と接している面の反対側が凹凸を有する曲面であり、かつ、最小膜厚が3nm以下、最大膜厚が4nm以上である表示装置。 (1) Provided with a display panel having a substrate on which a plurality of thin film transistors are formed, wherein the thin film transistors are stacked on the substrate in the order of a gate electrode, a gate insulating film, and a semiconductor film, and on the semiconductor film Part or all of the source electrode and part or all of the drain electrode are laminated via a contact film, the contact film is formed over the entire area of the semiconductor film, and the semiconductor film and the source electrode And a portion excluding a portion interposed between the semiconductor film and the drain electrode are oxidized, each contact film being in contact with the semiconductor film A display device having a curved surface with irregularities on the opposite side of the surface, a minimum film thickness of 3 nm or less, and a maximum film thickness of 4 nm or more.
(2)基板の上に複数の薄膜トランジスタを形成する工程を有し、当該工程は、前記基板の上にゲート電極およびゲート絶縁膜をこの順序で形成する第1の工程と、前記ゲート絶縁膜の上に、半導体膜およびコンタクト膜からなる積層膜を形成する第2の工程と、前記第2の工程の後、前記ゲート絶縁膜の上に、一部または全部が前記コンタクト膜上に延在するソース電極およびドレイン電極を形成する第3の工程と、前記第3の工程の後、前記コンタクト膜のうちの前記半導体膜と前記ソース電極との間に介在する部分および前記半導体膜と前記ドレイン電極との間に介在する部分を除いた部分を酸化する第4の工程とを有する表示装置の製造方法であって、前記第2の工程は、前記半導体膜を形成する工程の後であり、かつ、前記コンタクト膜を形成する工程の前に、前記半導体膜の表面をプラズマ処理をする工程を有し、前記コンタクト膜を形成する工程は、表面が凹凸を有する曲面になり、かつ、最小膜厚が3nm以下、最大膜厚が4nm以上になるように前記コンタクト膜を形成する表示装置の製造方法。 (2) having a step of forming a plurality of thin film transistors on a substrate, the step including a first step of forming a gate electrode and a gate insulating film in this order on the substrate; A second step of forming a laminated film composed of a semiconductor film and a contact film; and after the second step, a part or all of the gate insulating film extends on the contact film. A third step of forming a source electrode and a drain electrode; and a portion of the contact film interposed between the semiconductor film and the source electrode and the semiconductor film and the drain electrode after the third step. And a fourth step of oxidizing the portion excluding the portion interposed therebetween, wherein the second step is after the step of forming the semiconductor film, and , The contour Before the step of forming the film, the step of plasma treatment of the surface of the semiconductor film, the step of forming the contact film is a curved surface having an uneven surface, and the minimum film thickness is 3 nm A method for manufacturing a display device, wherein the contact film is formed so that the maximum film thickness is 4 nm or more.
本発明によれば、たとえば、ボトムゲート構造のTFTを有する表示装置の生産性の低下を抑えるとともに、表示特性の劣化を抑えることができる。 According to the present invention, for example, it is possible to suppress a decrease in productivity of a display device having a TFT having a bottom gate structure and to suppress a deterioration in display characteristics.
以下、本発明について、図面を参照して実施の形態(実施例)とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
Hereinafter, the present invention will be described in detail together with embodiments (examples) with reference to the drawings.
In all the drawings for explaining the embodiments, parts having the same function are given the same reference numerals and their repeated explanation is omitted.
図1乃至図3は、本発明による実施例1のTFTの概略構成を説明するための模式図である。
図1は、本発明による実施例1のTFTの平面構成の一例を示す模式平面図である。図2は、図1のA−A’線の位置における断面構成の一例を示す模式断面図である。図3は、図2に示したコンタクト膜の断面構成を拡大して示した模式断面図である。
1 to 3 are schematic diagrams for explaining a schematic configuration of the TFT according to the first embodiment of the present invention.
FIG. 1 is a schematic plan view illustrating an example of a planar configuration of the TFT according to the first embodiment of the present invention. FIG. 2 is a schematic cross-sectional view showing an example of a cross-sectional configuration at the position of the line AA ′ in FIG. 1. FIG. 3 is a schematic cross-sectional view showing an enlarged cross-sectional configuration of the contact film shown in FIG.
実施例1では、本発明に関わる表示装置において特徴となるTFT(薄膜トランジスタ)のみに着目し、その構成および製造方法について説明する。 In the first embodiment, only the TFT (thin film transistor), which is a feature of the display device according to the present invention, will be described and its configuration and manufacturing method will be described.
実施例1のTFTは逆スタガ型(ボトムゲート構造)であり、たとえば、図1および図2に示すように、絶縁基板1の上にゲート電極2、ゲート絶縁膜として機能する第1の絶縁層3、およびチャネル形成用の半導体膜4がこの順に積層されている。また、半導体膜4の上の全域には、TFTにおいてドープ層(ドープ領域と呼ぶこともある。)として機能するコンタクト膜5が形成されている。
The TFT of Example 1 is an inverted staggered type (bottom gate structure). For example, as shown in FIGS. 1 and 2, a
また、第1の絶縁層3の上には、ソース電極6sおよびドレイン電極6dも形成されている。このとき、ソース電極6sの一部分およびドレイン電極6dの一部分は、それぞれ、コンタクト膜5の上に延在している。
A
また、第1の絶縁層3の上には、半導体膜4およびコンタクト膜5、ならびにソース電極6sおよびドレイン電極6dを覆う(保護する)第2の絶縁層7が形成されている。
In addition, a second
さて、コンタクト膜5は、たとえば、P(リン)などの不純物がドーピングされた半導体膜であり、前述のように、TFTにおいてドープ層として機能する。TFTでは、半導体膜4とソース電極6sとの間に介在するドープ層と、半導体膜4とドレイン電極6dとの間に介在するドープ層とが電気的に絶縁されている必要がある。これに対し、実施例1のTFTでは、前述のように、半導体膜4の上の全域にコンタクト膜5が形成されている。そのため、実施例1のTFTでは、図2および図3に示すように、コンタクト膜5のうちの、半導体膜4とソース電極6sとの間に介在する第1の領域5sおよび半導体膜4とドレイン電極6dとの間に介在する第2の領域5dを除く第3の領域5rを酸化して高抵抗化している。これにより、第1の領域5sと第2の領域5dとは電気的に絶縁された状態になり、ドープ層として機能する。
The
また、コンタクト膜5は、半導体膜4と接している面の反対側が凹凸を有する曲面になるように形成している。このとき、コンタクト膜5の最小膜厚Tminおよび最大膜厚Tmaxは、以下のような理由から、最小膜厚Tminが3nm以下、最大膜厚Tmaxが4nm以上になるようにする。
The
図4乃至図6は、実施例1のTFTにおけるコンタクト膜5の最小膜厚Tminおよび最大膜厚Tmaxの根拠ならびにその効果を説明するためのグラフ図である。
図4は、コンタクト膜の酸化時間と酸化される厚さとの関係を示すグラフ図である。図5は、TFTのVg-Id特性を示すグラフ図である。図6は、半導体膜の膜厚と光リーク電流との関係の一例を示すグラフ図である。
4 to 6 are graphs for explaining the grounds of the minimum film thickness T min and the maximum film thickness T max of the
FIG. 4 is a graph showing the relationship between the oxidation time of the contact film and the oxidized thickness. FIG. 5 is a graph showing the V g -I d characteristics of the TFT. FIG. 6 is a graph showing an example of the relationship between the thickness of the semiconductor film and the light leakage current.
コンタクト膜5の酸化は、たとえば、プラズマ酸化により行う。このとき、コンタクト膜の酸化時間と酸化された部分の厚さ(深さ)との関係は、たとえば、図4に示したような関係になる。なお、図4に示したグラフは、横軸が酸化時間OXT(単位は任意)であり、縦軸が酸化された部分の厚さDOX(nm)である。また、横軸におけるtは任意の単位時間を意味する。
The
図4からわかるように、酸化させるコンタクト膜5の厚さが3nmを越えると酸化時間OXTに対して酸化速度が大幅に低下することがわかる。そのため、コンタクト膜5に対する酸化プロセスのスループットを向上させるためには、コンタクト膜5の膜厚を3nm以下とすることが望ましい。
As can be seen from FIG. 4, when the thickness of the
しかしながら、ソース電極6sおよびドレイン電極6dには、たとえば、Cr(クロム)、Mo(モリブデン)、W(タングステン)などの金属あるいはそれらの合金が用いられる。そのため、コンタクト膜5として不純物をドープしたシリコン膜を用いた場合、これらの金属とコンタクト膜5との間には、金属シリサイドが形成される。したがって、コンタクト膜5が薄い場合は、たとえば、図5に示すように、金属シリサイドの影響によりTFTの特性が劣化する。なお、図5に示したグラフは、横軸がゲート電圧Vg(volt)であり、縦軸がドレイン電流Id(A)である。また、図5に示したグラフにおける縦軸は、対数軸である。また、図5に示したグラフにおいて、実線の曲線は、金属シリサイドの影響が無い良好な特性を示しており、点線の曲線はコンタクト膜5が薄いため金属シリサイドの影響により劣化した特性を示している。
However, for the
すなわち、TFTにおいて良好な特性を得るためには、金属シリサイドの影響が出ない程度にコンタクト膜5を厚くする必要がある。
That is, in order to obtain good characteristics in the TFT, it is necessary to make the
以上のようなことから、コンタクト膜5に対する酸化プロセスのスループットの向上と、特性の劣化の抑制とを両立させるには、実施例1のTFTのように、コンタクト膜5における半導体膜4と接している面の反対側の面を凹凸を有する曲面にして厚さを変動させればよいことを本願発明者らは見出した。
As described above, in order to achieve both improvement in the throughput of the oxidation process for the
そこで、本願発明者らが、コンタクト膜5の最小膜厚Tminおよび最大膜厚Tmaxの組み合わせとTFTの特性との関係を調べたところ、表1に示すような結果が得られた。
Thus, the inventors of the present application examined the relationship between the combination of the minimum film thickness T min and the maximum film thickness T max of the
なお、表1における丸印は、図5に示した実線のような特性であった(すなわち金属シリサイドによる特性の劣化が観測されなかった)ことを示している。また、表1におけるバツ印は、図5に示した点線のような特性であった(すなわち金属シリサイドによる特性の劣化が観測された)ことを示している。 The circles in Table 1 indicate that the characteristics are as shown by the solid line in FIG. 5 (that is, no deterioration of characteristics due to metal silicide was observed). Also, the crosses in Table 1 indicate that the characteristics shown in FIG. 5 are dotted lines (that is, deterioration of characteristics due to metal silicide was observed).
表1からわかるように、コンタクト膜5の最大膜厚Tmaxを4nm以上にすれば、最小膜厚Tminが3nm以下であっても、TFTの特性の劣化を抑制できる。
As can be seen from Table 1, when the maximum film thickness T max of the
すなわち、最小膜厚が3nm以下、最大膜厚が4nm以上となる凹凸構造を有するコンタクト膜5を形成することにより、酸化による高抵抗化のプロセス時間を短縮でき、また、良好な特性を示すTFTを製造することができる。このようなコンタクト膜5の形成方法については、後述する。
That is, by forming the
また、実施例1のTFTでは、コンタクト膜5をエッチングして第1の領域5sと第2の領域5dとに分離する工程が不要になるので、半導体膜4を薄膜化することが可能となる。そのため、実施例1のTFTでは、半導体膜4の薄膜化により移動度が向上するだけでなく、たとえば、光照射時のリーク電流(以下、光リーク電流と呼ぶ。)を低減することが可能となる。半導体膜4の厚さと光リーク電流との間は、たとえば、図6に示したような関係がある。なお、図6に示したグラフは、横軸が半導体膜4の膜厚TAS(nm)であり、縦軸が光リーク電流IOL(A)である。また、図6のグラフにおける縦軸は、対数軸である。
In the TFT according to the first embodiment, the step of etching the
図6からわかるように、半導体膜4の膜厚TASを100nm以下にしたときの光リーク電流IOLは、膜厚TASが200nmの場合の1/10以下になる。そのため、実施例1のTFTを液晶表示パネルに設けるスイッチング素子(アクティブ素子と呼ぶこともある。)に適用した場合、たとえば、外光やバックライトからの光の影響による表示特性の劣化を回避することが可能となる。
As can be seen from FIG. 6, the optical leakage current I OL when the film thickness T AS of the
図7(a)乃至図7(c)は、実施例1のTFTの製造方法を説明するための模式図である。
図7(a)は、半導体膜の成膜工程(P1)およびプラズマ処理工程(P2)を示す模式断面図である。図7(b)は、コンタクト膜の成膜工程(P3)およびエッチング工程(P4)を示す模式断面図である。図7(c)は、ソース電極およびドレイン電極の形成工程(P5)ならびにコンタクト膜の酸化工程(P6)を示す模式断面図である。
なお、図7(a)乃至図7(c)における各断面図は、図1に示したA−A’線の位置で見た各工程での断面構成を示している。
FIG. 7A to FIG. 7C are schematic views for explaining the manufacturing method of the TFT according to the first embodiment.
FIG. 7A is a schematic cross-sectional view showing a semiconductor film formation step (P1) and a plasma treatment step (P2). FIG. 7B is a schematic cross-sectional view showing a contact film formation step (P3) and an etching step (P4). FIG. 7C is a schematic cross-sectional view showing a source electrode and drain electrode formation step (P5) and a contact film oxidation step (P6).
In addition, each sectional view in FIG. 7A to FIG. 7C shows a sectional configuration in each process viewed at the position of the AA ′ line shown in FIG.
実施例1のTFTを形成するときには、まず、図7(a)に示した工程(P1)のように、絶縁基板1の上に、ゲート電極2、第1の絶縁層3を形成し、第1の絶縁層3の上の全域に半導体膜4を形成する。絶縁基板1には、たとえば、ガラス基板などの透明であり、耐熱性が高いものを用いる。また、ゲート電極2は、たとえば、Al(アルミニウム)またはCu(銅)などの金属膜をスパッタリング法などにより成膜した後、当該金属膜をエッチングして形成する。
When forming the TFT of Example 1, first, the
また、第1の絶縁層3および半導体膜4は、たとえば、PECVD法などの成膜手法を用いて連続成膜して形成する。このとき、第1の絶縁層3は、たとえば、SiN(窒化シリコン)膜、SiO2(酸化シリコン)膜などを成膜して形成する。SiN膜の成膜には、PECVD法などを適用し、原料ガスとしてSiH4、NH3、N2などを用いる。また、SiO2膜の成膜には、原料ガスとしてSiH4、N2O、TEOS(Tetra Ethyl Ortho Silicate)などを用いる。またさらに、第1の絶縁層3は、これらの膜を積層して設けることも可能である。TFTのしきい値の安定性を考慮すると、第1の絶縁層3は、SiO2膜単層あるいはSiO2膜を上層としたSiN膜との積層膜とすることが好ましい。
The first insulating
また、半導体膜4は、たとえば、微結晶Si膜や非晶質Si膜、あるいはそれらの積層膜などを成膜して形成する。微結晶Si膜をPECVD法で成膜する際には、原料ガスとしてSiH4とH2の混合ガス、SiF4とH2の混合ガス、SiH4とSiF4とH2の混合ガスなどを用いる。また、これらの原料ガスに、さらにAr(アルゴン)やHe(ヘリウム)などの希ガスを添加しても良い。
The
また、非晶質Si膜をPECVD法で成膜する際も、原料ガスとしてSiH4とH2の混合ガス、SiF4とH2の混合ガス、SiH4とSiF4とH2の混合ガスなどを用いる。また、これらの原料ガスに、さらにArやHeなどの希ガスを添加しても良い。この場合、SiH4、SiF4、H2や希ガスの流量を制御することにより非晶質Si膜を成膜することが可能になる。 In addition, when the amorphous Si film is formed by PECVD, a mixed gas of SiH 4 and H 2, a mixed gas of SiF 4 and H 2, a mixed gas of SiH 4 , SiF 4 and H 2 , etc. Is used. Further, a rare gas such as Ar or He may be added to these source gases. In this case, an amorphous Si film can be formed by controlling the flow rate of SiH 4 , SiF 4 , H 2 or a rare gas.
またこのとき、半導体膜4は、たとえば、膜厚が100nm以下になるように成膜する。
At this time, the
次に、図7(a)に示した工程(P2)のように、水素ガス、希ガスあるいはPH3を添加した希ガスのプラズマ8により半導体膜4の表面にプラズマ処理を施す。この工程(P2)はPECVD装置内で実施することができる。そのため、プラズマ処理の後、続けて、たとえば、図7(b)に示した工程(P3)のように、P(リン)などの不純物をドープした微結晶Si膜や非晶質Si膜でなるコンタクト膜5を成膜して形成することができる。Pをドープした微結晶Si膜や非晶質Si膜をPECVD法で成膜する際は、SiH4やSiF4などの原料ガスに、たとえば、ドーパント源となるPH3を添加したH2や希ガスを混合して行う。
Next, as in the step (P2) shown in FIG. 7A, the surface of the
また、コンタクト膜5を形成するときには、半導体膜4の近傍における不純物の濃度が、表面(凹凸を有する曲面)側の濃度よりも高くなるようにする。このような構成にすることで、ソース電極およびドレイン電極の金属の拡散を不純物のゲッタリング効果により抑制することも可能となり、拡散係数の高い金属をソース電極およびドレイン電極に適用できる効果もある。
Further, when the
なお、コンタクト膜5にドーピングする不純物は、上記のP(リン)に限らず、一般のTFTにおいてドープ層に用いられている不純物のいずれかであればよい。TFTがnチャネル導電型(n型TFT)の場合の不純物としてはPなどのV族の元素が挙げられ、TFTがpチャネル導電型(p型TFT)の場合の不純物としてはB(ボロン)などのIII族の元素が挙げられる。
The impurity doped into the
従来のTFTの製造方法においてコンタクト膜5をPECVD法で成膜するときには、通常、膜厚が概ね均一になり表面が平坦になる。しかしながら、下地となる半導体膜4の表面に上記のプラズマ処理が施されていると、コンタクト膜5は不均一な成長をし、図7(b)に示した工程(P3)のように、表面が凹凸を有する曲面になる。なお、工程(P3)に示した断面では、コンタクト層5における表面の凹凸が規則性(周期性)を有する形状になっているが、これに限らず、凹凸が不規則になることもある。
When the
また、コンタクト膜5をPECVD法で成膜するときには、前述のように、最小膜厚Tminが3nm以下、最大膜厚Tmaxが4nm以上になるようにする。この条件を満たすような膜を形成するには、たとえば、Heガスを導入して30秒間プラズマ処理をし、その後SiH4、PH3およびH2ガスなどを導入して成膜する。
Further, when the
次に、フォトリソグラフィーを利用したエッチングにより、図7(b)に示した工程(P4)のように、半導体膜4およびコンタクト膜5を島状に加工する。このとき、コンタクト膜5は、半導体膜4の上の全域に残っており、かつ、全ての領域が低抵抗でありドープ層として機能させることが可能な状態である。
Next, the
次に、図7(c)に示した工程(P5)のように、第1の絶縁層3の上にソース電極6sおよびドレイン電極6dを形成する。ソース電極6sおよびドレイン電極6dは、たとえば、Cr(クロム)、Mo(モリブデン)、W(タングステン)などの金属あるいはそれらの合金でなる金属膜をスパッタリング法により成膜した後、当該金属膜をエッチングして形成する。また、ソース電極6sおよびドレイン電極6dは、それぞれ、一部分がコンタクト膜5の上に延在し、残りの部分が半導体膜4およびコンタクト膜5が形成された領域の外側に延在するように形成する。
Next, a
次に、図7(c)に示した工程(P6)のように、たとえば、O2プラズマ9によりコンタクト膜5のうちの第3の領域5rのみを酸化し、高抵抗化する。このとき、コンタクト膜5の最小膜厚Tminが3nm以下であると、コンタクト膜5に対する酸化処理は、たとえば、1分程度で行うことができる。またこのとき、コンタクト膜5の第3の領域5rに最大膜厚Tmaxの部分があると、その部分は、半導体膜4との界面の近傍が酸化されないことがある。しかしながら、第3の領域5rにある最小膜厚Tminの部分が完全に酸化されていれば、酸化プロセス後の第3の領域5rを高抵抗な絶縁領域と見なすことができ、第1の領域5sと第2の領域5dとを電気的に分離することができる。
Next, as in the step (P6) shown in FIG. 7C, only the
なお、コンタクト膜5の第3の領域5rの酸化は、たとえば、光酸化あるいはオゾン水酸化などで行ってもよい。
The oxidation of the
また、工程(P6)では、コンタクト層5の上のみにO2プラズマ9が照射されているが、実際には他の領域にも照射されており、たとえば、第1の絶縁層3の露出面も酸化される。しかしながら、第1の絶縁層3は、もともと高抵抗な絶縁体であるため、露出面が酸化されてもTFTの特性などには影響しない。
Further, in the step (P6), the O 2 plasma 9 is irradiated only on the
その後、図示は省略するが、第2の絶縁層7を形成すると、図2に示したような断面構成のTFTが得られる。第2の絶縁層7は、たとえば、第1の絶縁層3と同様のSiN膜やSiO2膜などを成膜して形成すればよい。
Thereafter, although not shown, when the second insulating
また、第2の絶縁層7の上には、たとえば、ゲート電極2、ソース電極6s、ドレイン電極6dなどに接続する配線(導電パターン)を形成することが可能であり、その場合は、たとえば、第2の絶縁層7にスルーホール(コンタクトホール)を形成した後、導電膜の成膜およびエッチングを行って所望の配線を形成すればよい。
Further, on the second insulating
実施例1のTFTの製造方法では、最小膜厚Tminが3nm以下、最大膜厚Tmaxが4nm以上のコンタクト膜5を形成することで、コンタクト膜5に対する酸化処理に要する時間を大幅に短縮することができる。また、最小膜厚Tminが3nm以下、最大膜厚Tmaxが4nm以上のコンタクト膜5は、第1の絶縁層3、半導体膜4、およびコンタクト膜5を連続成膜する一連の工程における半導体膜4を成膜する工程とコンタクト膜5を成膜する工程との間に半導体膜4の表面にプラズマ処理を施す工程を付加するだけで形成することができる。このプラズマ処理を施す工程は、半導体膜4やコンタクト膜5の形成に用いるPECVD装置により行うことができ、所要時間もおよそ1分以内である。そのため、実施例1のTFTは、当該TFTを有する表示装置などの生産性の低下を抑えることができる。
In the TFT manufacturing method of the first embodiment, the
以上説明したように、実施例1のTFTは、当該TFTを有する表示装置などの生産性の低下を抑えるとともに、特性の劣化を抑えることができる。 As described above, the TFT according to the first embodiment can suppress a decrease in productivity and a deterioration in characteristics of a display device having the TFT.
図8および図9は、本発明による実施例2のTFTの概略構成を説明するための模式図である。
図8は、本発明による実施例2のTFTの平面構成の一例を示す模式平面図である。図9は、図8のB−B’線の位置における断面構成の一例を示す模式断面図である。
8 and 9 are schematic views for explaining a schematic configuration of the TFT according to the second embodiment of the present invention.
FIG. 8 is a schematic plan view illustrating an example of a planar configuration of the TFT according to the second embodiment of the present invention. FIG. 9 is a schematic cross-sectional view showing an example of a cross-sectional configuration at the position of line BB ′ in FIG.
実施例2のTFTは、実施例1と同様の逆スタガ型である。実施例2のTFTにおいて、実施例1と異なる点は、たとえば、図8および図9に示すように、ソース電極6sおよびドレイン電極6dの全体が、コンタクト膜5の上に形成されている点である。すなわち、実施例2のTFTにおける半導体膜4やコンタクト膜5の構成は、実施例1で説明したとおりである。したがって、実施例2では、TFTの構成に関する詳細な説明は省略する。
The TFT of the second embodiment is an inverted stagger type similar to that of the first embodiment. The TFT of the second embodiment differs from the first embodiment in that, for example, the
図10(a)および図10(b)は、実施例2のTFTの製造方法を説明するための模式図である。
図10(a)は、ソース電極およびドレイン電極の形成に用いる金属膜の成膜工程(P7)ならびにその後のエッチング工程(P8)を示す模式断面図である。図10(b)は、エッチングレジストを薄くする工程(P9)およびその後のエッチング工程(P10)を示す模式断面図である。
なお、図10(a)および図10(b)における各断面図は、図8に示したB−B’線の位置で見た各工程での断面構成を示している。
FIG. 10A and FIG. 10B are schematic views for explaining a method for manufacturing the TFT of the second embodiment.
FIG. 10A is a schematic cross-sectional view showing a metal film forming step (P7) and a subsequent etching step (P8) used for forming the source electrode and the drain electrode. FIG. 10B is a schematic cross-sectional view showing the step (P9) of thinning the etching resist and the subsequent etching step (P10).
Each cross-sectional view in FIGS. 10A and 10B shows a cross-sectional configuration in each process viewed at the position of line BB ′ shown in FIG.
実施例2のTFTを形成するときには、まず、ゲート電極2を形成し、その後、第1の絶縁層3、半導体膜4、およびコンタクト膜5を連続成膜して形成する。ここまでの手順は、実施例1で説明した通りの手順でよい。
When forming the TFT of Example 2, first, the
次に、図10(a)に示した工程(P7)のように、コンタクト膜5の上に、ソース電極6sおよびドレイン電極6dの形成に用いる金属膜6を形成する。金属膜6は、たとえば、Cr、Mo、Wなどの金属あるいはそれらの合金をスパッタリング法により成膜して形成する。
Next, as in the step (P7) shown in FIG. 10A, the
次に、図10(a)に示した工程(P8)のように、金属膜6の上にエッチングレジスト10を形成し、金属膜6、ならびにコンタクト膜5および半導体膜4を連続してエッチングする。このとき、コンタクト膜5の上に残る金属膜6は、まだソース電極6sとドレイン電極6dとに分離されていない。
Next, as in step (P8) shown in FIG. 10A, an etching resist 10 is formed on the
またこのとき、エッチングレジスト10は、たとえば、図10(a)に示した工程(P8)のように、コンタクト膜5の上に残る金属膜6のうちのソース電極6sおよびドレイン電極6dとして残す部分の厚さが、当該金属膜6をソース電極6sおよびドレイン電極6dに分離するために除去する部分よりも厚くなるように形成する。
At this time, the etching resist 10 is left as the
エッチングレジスト10は、フォトリソグラフィーにより形成する。このとき、エッチングレジスト10の厚さを2段階にするには、たとえば、ハーフトーンマスクなどを用いた露光を実施すればよい。 The etching resist 10 is formed by photolithography. At this time, in order to make the thickness of the etching resist 10 two steps, for example, exposure using a halftone mask or the like may be performed.
次に、たとえば、図10(b)に示した工程(P9)のように、O2アッシングなどでエッチングレジスト10を薄くしていき、金属膜6のうちのチャネル部の上の部分、すなわちソース電極6sとドレイン電極6dとに分離するために除去する部分を露出させる。
Next, for example, as in the step (P9) shown in FIG. 10B, the etching resist 10 is thinned by O 2 ashing or the like, and the portion above the channel portion of the
次に、たとえば、図10(b)に示した工程(P10)のように、残ったエッチングレジスト10をマスクにして金属膜6をエッチングし、ソース電極6sおよびドレイン電極6dを形成する。
Next, for example, as in the step (P10) shown in FIG. 10B, the
その後は、実施例1で説明したように、コンタクト膜5のうちの露出した第3の領域5rを酸化し、続けて第2の絶縁層7を形成すれば、図9に示したような断面構成のTFTが得られる。
After that, as described in the first embodiment, the exposed
また、第2の絶縁層7の上には、たとえば、ゲート電極2、ソース電極6s、ドレイン電極6dなどに接続する配線(導電パターン)を形成することが可能であり、その場合は、たとえば、第2の絶縁層7にスルーホール(コンタクトホール)を形成した後、導電膜の成膜およびエッチングを行って所望の配線を形成すればよい。
Further, on the second insulating
実施例2のTFTは、実施例1と同様、コンタクト膜5の表面が凹凸を有する曲面であり、かつ、最小膜厚Tminが3nm以下、最大膜厚Tmaxが4nm以上である。また、コンタクト膜5のうちの、TFTにおいてドープ層として機能する第1の領域5sおよび第2の領域5dを除いた第3の領域5rは酸化して高抵抗化している。そのため、実施例2のTFTにおいても、半導体膜4の膜厚を100nm以下にすることができる。したがって、実施例2のTFTが、実施例1のTFTと同じ効果を奏することはもちろんである。
In the TFT of Example 2, as in Example 1, the surface of the
また、実施例2のTFTの製造方法では、ハーフトーンマスクなどを用いた露光技術により形成された1つのエッチングレジスト10を利用して、半導体膜4およびコンタクト膜5のエッチングと、金属膜6のエッチングを行う。そのため、実施例1の製造方法に比べて、エッチングレジストを形成するためのフォトリソグラフィー工程が1回少なくなる。したがって、実施例2のTFTの製造方法は、実施例1の製造方法に比べて製造コストの低減が期待できる。
In the TFT manufacturing method of the second embodiment, the etching of the
また、実施例2のTFTにおける半導体膜4は、図9に示したように、ゲート電極2の外側にはみ出した状態になる。また、半導体膜4のうちのゲート電極2の外側にはみ出した部分は、コンタクト膜5を介してソース電極6sまたはドレイン電極6dと接続している。そのため、実施例2のような構成のTFTでは、絶縁基板1側から光が当たることにより光リーク電流が発生する。しかしながら、実施例2のTFTにおける半導体膜4は前述のように100nm以下にすることができるので、図6に示したように、発生する光リーク電流IOLは、従来のTFTにおける一般的な半導体膜4の膜厚(200nm程度)の場合に比べて非常に小さい。そのため、実施例2のTFTは、たとえば、当該TFTを有する液晶表示装置における表示特性の劣化を抑えることができる。
Further, the
以上説明したように、実施例2のTFTは、当該TFTを有する表示装置などの生産性の低下を抑えるとともに、特性の劣化を抑えることができる。 As described above, the TFT according to the second embodiment can suppress a decrease in productivity and a deterioration in characteristics of a display device having the TFT.
図11および図12は、本発明による実施例3の液晶表示パネルの概略構成の一例を説明するための模式図である。
図11は、本発明による実施例3の液晶表示パネルにおける画素の平面構成の一例を示す模式平面図である。図12は、図11のC−C’線の位置における断面構成の一例を示す模式断面図である。
11 and 12 are schematic views for explaining an example of a schematic configuration of the liquid crystal display panel of Example 3 according to the present invention.
FIG. 11 is a schematic plan view illustrating an example of a planar configuration of pixels in the liquid crystal display panel according to
実施例1および実施例2のTFTは、従来の逆スタガ型(ボトムゲート構造)のTFTを有する種々の半導体装置や電子装置に適用可能であるが、特に、TFT液晶表示装置などの表示装置の表示パネルへの適用が望まれる。そこで、実施例3では、実施例1のTFTを適用した液晶表示パネルの構成の一例を説明する。 The TFTs of Example 1 and Example 2 can be applied to various semiconductor devices and electronic devices having a conventional inverted stagger type (bottom gate structure) TFT, and in particular, for display devices such as TFT liquid crystal display devices. Application to a display panel is desired. In the third embodiment, an example of the configuration of a liquid crystal display panel to which the TFT of the first embodiment is applied will be described.
液晶表示パネルは、一対の基板の間に液晶層が挟持された表示パネルであり、一対の基板のうちの一方の基板には、TFTおよび画素電極がマトリクス状に配置されている。 A liquid crystal display panel is a display panel in which a liquid crystal layer is sandwiched between a pair of substrates, and TFTs and pixel electrodes are arranged in a matrix on one of the pair of substrates.
TFTおよび画素電極がマトリクス状に配置されている基板は、TFT基板などと呼ばれており、たとえば、図11および図12に示したような構成になっている。 A substrate on which TFTs and pixel electrodes are arranged in a matrix is called a TFT substrate or the like, and has a configuration as shown in FIGS. 11 and 12, for example.
絶縁基板1はガラス基板などの透明な基板であり、表面にはゲート電極2として機能する走査信号線GLおよび保持容量線11と、それらを覆う第1の絶縁層3が形成されている。また、第1の絶縁層3の上には、半導体膜4およびコンタクト膜5、ならびにドレイン電極6dとして機能する映像信号線DLおよびソース電極6sと、それらを覆う第2の絶縁層7が形成されている。また、第2の絶縁層7の上には、画素電極12と、画素電極12を覆う配向膜13が形成されている。このとき、当該画素電極12は、第2の絶縁層7に形成されたスルーホール(コンタクトホール)を介してソース電極6sに接続している。
The insulating
なお、液晶表示パネルにおけるTFTのソース電極6sとドレイン電極6dとの関係は、バイアスの方向、すなわちTFTがオンになったときの映像信号線DLの電位と画素電極12の電位との関係によって入れ替わる。
Note that the relationship between the
また、一対の基板のうちの他方の基板は、対向基板またはCF基板などと呼ばれており、たとえば、図12に示すように、絶縁基板14、ブラックマトリクス15、カラーフィルタ16、平坦化膜17、共通電極18、および配向膜19を有する。また、対向基板には、たとえば、各画素における液晶層20の厚さ(セルギャップ)を均一にするための柱状スペーサが設けられていることもある。
The other of the pair of substrates is called a counter substrate or a CF substrate. For example, as shown in FIG. 12, an insulating
また、透過型の液晶表示パネルの場合は、たとえば、図12に示したように、TFT基板、液晶層20、および対向基板を挟んで配置される一対の偏光板21,22を有する。
In the case of a transmissive liquid crystal display panel, for example, as shown in FIG. 12, the TFT substrate, the
このような構成の液晶表示パネルでは、走査信号線GLに加えられた走査信号によりTFTがオンになっている期間に、映像信号線DLに加えられている映像信号(階調電圧)がTFTを介して画素電極12に書き込まれる。また、共通電極18には、常に所定の電位の電圧が印加されている。そのため、画素電極12と共通電極18との間に電位差が生じると、液晶層20の厚さ方向の電界E(いわゆる縦電界)が液晶層20に加わり、液晶層20の配向状態が変化する。
In the liquid crystal display panel having such a configuration, the video signal (gradation voltage) applied to the video signal line DL is converted into the TFT during the period when the TFT is turned on by the scanning signal applied to the scanning signal line GL. To the
このとき、TFTの特性が劣化していると、たとえば、映像信号線DLに加えられている映像信号(階調電圧)の画素電極12への書き込みが不十分になり、表示特性が劣化するという問題が発生する。
At this time, if the TFT characteristics are deteriorated, for example, the writing of the video signal (gradation voltage) applied to the video signal line DL to the
これに対し、液晶表示パネルに用いるTFTを、たとえば、実施例1の構成にすると、前述のように、移動度特性の劣化などを抑制することができ、表示特性の劣化を抑えることができる。 On the other hand, if the TFT used in the liquid crystal display panel has the configuration of the first embodiment, for example, as described above, it is possible to suppress degradation of mobility characteristics and the like, and to suppress degradation of display characteristics.
つまり、液晶表示パネルの各画素に配置するTFT(アクティブ素子)として、実施例1または実施例2のTFTを用いれば、従来のものに比べて電圧書込み特性が良好なため、たとえば、色再現性などに優れた画像を表示することが可能となる。 That is, if the TFT of Example 1 or Example 2 is used as a TFT (active element) disposed in each pixel of the liquid crystal display panel, voltage writing characteristics are better than those of the conventional one. It is possible to display an excellent image.
またさらに、実施例1および実施例2のTFTの製造方法は、前述のように、生産性の低下が抑えられており、効率よくTFTを製造することができる。そのため、液晶表示パネルの各画素に配置するTFT(アクティブ素子)として、実施例1または実施例2のTFTを用いた場合、表示特性の高い液晶表示パネル(液晶表示装置)を低コストで製造することができる。 Furthermore, as described above, in the TFT manufacturing methods of Example 1 and Example 2, a decrease in productivity is suppressed, and the TFT can be manufactured efficiently. Therefore, when the TFT of Example 1 or Example 2 is used as a TFT (active element) disposed in each pixel of the liquid crystal display panel, a liquid crystal display panel (liquid crystal display device) with high display characteristics is manufactured at low cost. be able to.
以上説明したように、実施例3の液晶表示パネルを有する液晶表示装置は、生産性の低下を抑えるとともに、表示特性の劣化を抑えることができる。 As described above, the liquid crystal display device having the liquid crystal display panel according to the third embodiment can suppress a decrease in productivity and a deterioration in display characteristics.
なお、図11および図12は、ボトムゲート構造のTFTを用いた液晶表示パネルにおける一画素の構成の一例である。すなわち、実施例1および実施例2のTFTは、ボトムゲート構造のTFTを用いた液晶表示パネルであれば、図11および図12に示したような画素の構成に限らず、さまざまな画素の構成のものに適用可能である。 11 and 12 show an example of the configuration of one pixel in a liquid crystal display panel using a bottom-gate TFT. That is, the TFTs of the first and second embodiments are not limited to the pixel configurations shown in FIGS. 11 and 12 as long as they are liquid crystal display panels using bottom-gate TFTs. Applicable to
図13は、本発明による実施例4の有機EL表示パネルにおける主要部の断面構成の一例を示す模式断面図である。 FIG. 13 is a schematic cross-sectional view showing an example of the cross-sectional configuration of the main part of the organic EL display panel of Example 4 according to the present invention.
実施例1および実施例2のTFTは、実施例3で挙げた液晶表示パネルに限らず、たとえば、アクティブマトリクス方式の有機EL表示パネルにおけるTFTにも適用できる。そこで、実施例4では、実施例1のTFTを適用した有機EL表示パネルの構成の一例を説明する。 The TFTs of the first and second embodiments are not limited to the liquid crystal display panel described in the third embodiment, but can be applied to, for example, a TFT in an active matrix organic EL display panel. In the fourth embodiment, an example of the configuration of an organic EL display panel to which the TFT of the first embodiment is applied will be described.
有機EL表示パネルは、たとえば、図13に示すように、絶縁基板1の上に形成されたTFTのソース電極6sに画素電極12が接続している。画素電極12は、第2の絶縁層7の上に形成されており、第2の絶縁層7に形成されたスルーホール(コンタクトホール)によりソース電極6sと接続している。
In the organic EL display panel, for example, as shown in FIG. 13, a
また、画素電極12の上には、第1の電荷輸送層23、発光層24、第2の電荷輸送層25、および上部電極26がこの順番で積層されている。また、第2の絶縁層7の上には、画素電極12、発光層24、上部電極26などからなる有機EL発光素子を保護する第3の絶縁層27が形成されている。
A first
このような構成の有機EL表示パネルを製造するときには、まず、実施例1で説明した手順に沿って、絶縁基板1の上に第2の絶縁層7までを形成する。
When manufacturing an organic EL display panel having such a configuration, first, up to the second insulating
次に、第2の絶縁層7にスルーホールを形成し、ソース電極6sと接続される画素電極12を形成する。画素電極12は、導電膜をエッチングして形成するが、発光した光の取り出し方法により、使用する導電材料が異なる。発光層24で発した光を絶縁基板1側から取り出す場合、画素電極12は、たとえば、ITOなどの透明な導電膜をエッチングして形成する。また、発光層24で発した光を絶縁基板1とは反対側から取り出す場合、画素電極12は、たとえば、アルミニウムなどの光反射率が高い金属膜をエッチングして形成する。
Next, a through hole is formed in the second insulating
次に、第1の電荷輸送層23、発光層24、および第2の電荷輸送層25を蒸着法により形成し、さらに上部電極26を形成する。第1の電荷輸送層23、発光層24、および第2の電荷輸送層25の形成方法は、種々の方法が知られている。そのため、本明細書では、第1の電荷輸送層23、発光層24、および第2の電荷輸送層25の形成方法に関する詳細な説明を省略する。また、上部電極26は、画素電極12と同様に、発光層24で発した光の取り出し方法により使用する導電材料が異なる。
Next, the first
次に、たとえば、第3の絶縁層27としてSiN膜をCat-CVDなどを用いて形成すると、図13に示したような構成の有機EL表示パネルが得られる。
Next, for example, when a SiN film is formed as the third insulating
実施例4の有機EL表示パネルは、画素電極12、発光層24、および上部電極26などからなる有機EL発光素子、ならびに有機EL発光素子の画素電極12と電気的に接続されたスイッチング素子(TFT)が絶縁基板1の上にマトリクス状に配置されている。またこのとき、絶縁基板1の上には、たとえば、赤色系の光を発する発光素子を有する画素、緑色系の光を発する発光素子を有する画素、および青色系の光を発する発光素子を有する画素の3つの画素を1つの組とし、この組がマトリクス状に配置されている。このような有機EL表示パネルのスイッチング素子(TFT)に実施例1のTFTを適用したことにより、高画質な表示特性が示された。
The organic EL display panel of Example 4 includes an organic EL light emitting element including the
以上説明したように、実施例4の有機EL表示パネルを有する液晶表示装置は、生産性の低下を抑えるとともに、表示特性の劣化を抑えることができる。 As described above, the liquid crystal display device having the organic EL display panel of Example 4 can suppress a decrease in productivity and a deterioration in display characteristics.
なお、図13は、ボトムゲート構造のTFTを用いた有機EL表示パネルにおける断面構成の一例である。すなわち、実施例1および実施例2のTFTは、ボトムゲート構造のTFTを用いた有機EL表示パネルであれば、図13に示したような画素の構成に限らず、さまざまな画素の構成のものに適用可能である。 FIG. 13 is an example of a cross-sectional configuration of an organic EL display panel using a bottom-gate TFT. That is, the TFTs of the first and second embodiments are not limited to the pixel configuration as shown in FIG. 13 as long as they are organic EL display panels using a bottom gate TFT. It is applicable to.
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。 The present invention has been specifically described above based on the above-described embodiments. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the present invention. is there.
たとえば、前記実施例では、半導体膜4の上の全域にコンタクト膜5が形成されている場合を挙げたが、これに限らず、半導体膜4の上にコンタクト膜5が形成されていない部分があってもよいことはもちろんである。本発明に係るTFTは、コンタクト層5が、ドープ層として機能する第1の領域5sと第2の領域5dとが、酸化により高抵抗化した第3の領域5rで電気的に絶縁されていればよい。そのため、半導体膜4およびコンタクト膜5を島状にする手順は適宜変更可能である。しかしながら、生産性を考慮すると、実施例1および実施例2で説明したように、半導体膜4およびコンタクト膜5を続けて成膜し、まとめてエッチングするのが望ましい。
For example, in the above-described embodiment, the case where the
また、前記実施例では、半導体膜4の一例として、非晶質シリコン膜や微結晶シリコン膜などのシリコン膜を挙げている。しかしながら、半導体膜4は、シリコン膜に限らず、たとえば、酸化物半導体膜などのシリコンとは異なる半導体材料でなる膜であってもよいことはもちろんである。半導体膜4として用いることが可能な酸化物半導体としては、たとえば、ZnOやIGZO(InGaZnO)などが挙げられる。また、これらの酸化物半導体でなる半導体膜4は、たとえば、スパッタリング法で形成すればよい。
In the embodiment, as an example of the
半導体膜4として上記の酸化物半導体膜を用いたTFTでは、前記実施例で説明したような金属シリサイドの影響による特性の劣化に加え、たとえば、半導体膜4のバックチャネル部の酸化によるオフ電流を低減することもできる。また、TFTを形成する過程で、酸化物半導体膜をコンタクト膜5により保護することができ、たとえば、エッチングレジストを剥離する際などのウェットプロセスによる酸化物半導体膜の特性の劣化を回避することもできる。
In the TFT using the above oxide semiconductor film as the
前記実施例で説明したTFTにおいて劣化を抑えることができる特性は、液晶表示パネルなどの表示パネルにおける表示特性と関係があるものの、表示特性のみと関係しているわけではない。そのため、実施例1および実施例2のTFTは、表示装置(表示パネル)に限らず、逆スタガ型(ボトムゲート構造)のTFTを有する種々の半導体装置や電子装置に適用可能である。
The characteristics capable of suppressing the deterioration in the TFT described in the embodiment are related to the display characteristics of a display panel such as a liquid crystal display panel, but are not related only to the display characteristics. Therefore, the TFTs of
1,14 絶縁基板
2 ゲート電極
3 第1の絶縁層
4 半導体膜
5 コンタクト膜
5s (コンタクト膜5の)第1の領域
5d (コンタクト膜5の)第2の領域
5r (コンタクト膜5の)第3の領域
6 金属膜
6s ソース電極
6d ドレイン電極
7 第2の絶縁層
8,9 プラズマ
10 エッチングレジスト
11 保持容量線
12 画素電極
13,19 配向膜
15 ブラックマトリクス
16 カラーフィルタ
17 平坦化膜
18 共通電極
20 液晶層
21,22 偏光板
23 第1の電荷輸送層
24 発光層
25 第2の電荷輸送層
26 上部電極
27 第3の絶縁層
DESCRIPTION OF
Claims (5)
前記薄膜トランジスタは、前記基板の上にゲート電極、ゲート絶縁膜、半導体膜の順に積層され、かつ、前記半導体膜の上にはソース電極の一部または全部およびドレイン電極の一部または全部がコンタクト膜を介して積層されており、
前記コンタクト膜は、前記半導体膜と前記ソース電極との間に介在する部分および前記半導体膜と前記ドレイン電極との間に介在する部分を除いた部分が酸化されている表示装置であって、
それぞれの前記コンタクト膜は、前記半導体膜と接している面の反対側が凹凸を有する曲面であり、かつ、最小膜厚が3nm以下、最大膜厚が4nm以上であり、
前記コンタクト膜は、不純物が添加されたシリコン膜であり、
前記半導体膜側の前記不純物の濃度が、前記ソース電極側および前記ドレイン電極側の前記不純物の濃度よりも高いことを特徴とする表示装置。 A display panel having a substrate on which a plurality of thin film transistors are formed,
The thin film transistor is formed by sequentially laminating a gate electrode, a gate insulating film, and a semiconductor film on the substrate, and a part or all of a source electrode and a part or all of a drain electrode are contact films on the semiconductor film. Are stacked through
The contact film is a display device in which a portion excluding a portion interposed between the semiconductor film and the source electrode and a portion interposed between the semiconductor film and the drain electrode are oxidized,
Each of the contact films is a curved surface having irregularities on the opposite side of the surface in contact with the semiconductor film, and the minimum film thickness is 3 nm or less, the maximum film thickness is 4 nm or more ,
The contact film is a silicon film doped with impurities,
A display device, wherein a concentration of the impurity on the semiconductor film side is higher than a concentration of the impurity on the source electrode side and the drain electrode side.
当該工程は、前記基板の上にゲート電極およびゲート絶縁膜をこの順序で形成する第1の工程と、 The step includes a first step of forming a gate electrode and a gate insulating film in this order on the substrate;
前記ゲート絶縁膜の上に、半導体膜およびコンタクト膜からなる積層膜を形成する第2の工程と、 A second step of forming a laminated film comprising a semiconductor film and a contact film on the gate insulating film;
前記第2の工程の後、前記ゲート絶縁膜の上に、一部または全部が前記コンタクト膜上に延在するソース電極およびドレイン電極を形成する第3の工程と、 After the second step, a third step of forming a source electrode and a drain electrode partially or entirely extending on the contact film on the gate insulating film;
前記第3の工程の後、前記コンタクト膜のうちの前記半導体膜と前記ソース電極との間に介在する部分および前記半導体膜と前記ドレイン電極との間に介在する部分を除いた部分を酸化する第4の工程とを有する表示装置の製造方法であって、 After the third step, a portion of the contact film excluding a portion interposed between the semiconductor film and the source electrode and a portion interposed between the semiconductor film and the drain electrode are oxidized. A method for manufacturing a display device having a fourth step,
前記第2の工程は、前記半導体膜を形成する工程の後であり、かつ、前記コンタクト膜を形成する工程の前に、前記半導体膜の表面にプラズマ処理をする工程を有し、 The second step includes a step of performing plasma treatment on the surface of the semiconductor film after the step of forming the semiconductor film and before the step of forming the contact film,
前記コンタクト膜を形成する工程は、表面が凹凸を有する曲面になり、かつ、最小膜厚が3nm以下、最大膜厚が4nm以上になるように前記コンタクト膜を形成する表示装置の製造方法。 The step of forming the contact film is a method for manufacturing a display device, wherein the contact film is formed so that the surface has a curved surface with irregularities, the minimum film thickness is 3 nm or less, and the maximum film thickness is 4 nm or more.
前記第3の工程は、前記コンタクト膜の上に導電膜を形成する工程と、 The third step includes a step of forming a conductive film on the contact film;
前記導電膜、ならびに前記コンタクト膜および前記半導体膜を続けてエッチングした後、前記コンタクト膜の上に残った前記導電膜をエッチングして前記ソース電極と前記ドレイン電極とに分離する工程とを有することを特徴とする請求項2に記載の表示装置の製造方法。 Etching the conductive film, the contact film, and the semiconductor film, and then etching the conductive film remaining on the contact film to separate the source electrode and the drain electrode. The method for manufacturing a display device according to claim 2.
前記第5の工程の後、前記絶縁層にスルーホールを形成して、当該絶縁層の上に前記ソース電極または前記ドレイン電極と接続される導電パターンを形成する第6の工程を有することを特徴とする請求項2に記載の表示装置の製造方法。 After the fifth step, the method includes a sixth step of forming a through hole in the insulating layer and forming a conductive pattern connected to the source electrode or the drain electrode on the insulating layer. A method for manufacturing a display device according to claim 2.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010054122A JP5547995B2 (en) | 2010-03-11 | 2010-03-11 | Display device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010054122A JP5547995B2 (en) | 2010-03-11 | 2010-03-11 | Display device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011187859A JP2011187859A (en) | 2011-09-22 |
JP5547995B2 true JP5547995B2 (en) | 2014-07-16 |
Family
ID=44793746
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010054122A Active JP5547995B2 (en) | 2010-03-11 | 2010-03-11 | Display device and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5547995B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6227396B2 (en) * | 2013-12-20 | 2017-11-08 | 株式会社ジャパンディスプレイ | THIN FILM TRANSISTOR AND DISPLAY DEVICE USING THE SAME |
JP6308583B2 (en) * | 2014-01-31 | 2018-04-11 | 国立研究開発法人物質・材料研究機構 | Thin film transistor, thin film transistor manufacturing method, and semiconductor device |
CN112289807A (en) * | 2020-10-27 | 2021-01-29 | 武汉华星光电半导体显示技术有限公司 | OLED display panel |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3168648B2 (en) * | 1991-11-27 | 2001-05-21 | カシオ計算機株式会社 | Method for manufacturing thin film transistor panel |
JPH0697193A (en) * | 1992-09-11 | 1994-04-08 | Hitachi Ltd | Semiconductor device and manufacture thereof |
JPH06151460A (en) * | 1992-11-06 | 1994-05-31 | Fujitsu Ltd | Manufacture of inverted stagger type tft |
JP3152025B2 (en) * | 1993-08-25 | 2001-04-03 | 松下電器産業株式会社 | Insulated gate transistor and method of manufacturing the same |
JP3238020B2 (en) * | 1994-09-16 | 2001-12-10 | 株式会社東芝 | Method for manufacturing active matrix display device |
JPH10289910A (en) * | 1997-04-15 | 1998-10-27 | Sharp Corp | Manufacture of semiconductor device |
JP2000036603A (en) * | 1998-07-21 | 2000-02-02 | Mitsubishi Electric Corp | Manufacture of thin-film transistor |
JP3292240B2 (en) * | 1998-10-21 | 2002-06-17 | 日本電気株式会社 | Thin film transistor device and method of manufacturing the same |
JP4930704B2 (en) * | 2006-03-14 | 2012-05-16 | セイコーエプソン株式会社 | Organic electroluminescence device and electronic device |
-
2010
- 2010-03-11 JP JP2010054122A patent/JP5547995B2/en active Active
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Publication number | Publication date |
---|---|
JP2011187859A (en) | 2011-09-22 |
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|
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