JP2011187859A

JP2011187859A - Display device and method of manufacturing the same

Info

Publication number: JP2011187859A
Application number: JP2010054122A
Authority: JP
Inventors: Masatoshi Wakagi; 政利若木
Original assignee: Panasonic Liquid Crystal Display Co Ltd; Hitachi Displays Ltd
Current assignee: Panasonic Liquid Crystal Display Co Ltd; Japan Display Inc
Priority date: 2010-03-11
Filing date: 2010-03-11
Publication date: 2011-09-22
Anticipated expiration: 2030-03-11
Also published as: JP5547995B2

Abstract

<P>PROBLEM TO BE SOLVED: To suppress the lowering of the productivity of a display device having a TFT of a bottom gate structure, and to suppress the deterioration of display characteristics. <P>SOLUTION: The display device includes a display panel having a substrate where a plurality of thin film transistors are formed where the thin film transistors have gate electrodes, gate insulating films, and semiconductor film are laminated in order on the substrate, a part or the whole of the source electrode and a part or the whole of the drain electrode are laminated on the semiconductor film with a contact film interposed, and the contact film is oxidized except at a part interposed between the semiconductor film and the source electrode, and a part interposed between the semiconductor film and the drain electrode, and respective contact films have curved surfaces with unevenness at opposite sides from surfaces coming into the semiconductor film, and also a minimum film thickness is ≤3 nm and a maximum film thickness is ≥4 nm. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、表示装置およびその製造方法に関し、特に、TFT液晶表示装置に適用して有効な技術に関するものである。 The present invention relates to a display device and a method for manufacturing the same, and particularly to a technique effective when applied to a TFT liquid crystal display device.

従来、薄膜トランジスタ（以下、TFTと呼ぶ。）は、スイッチング素子として多くの電子機器に適用されており、たとえば、アクティブマトリクス方式のTFT液晶表示装置や有機EL（Electro Luminescence）表示装置などに組み込まれている。近年、このような表示装置は、低消費電力、高コントラスト比、低コストの実現のため、TFTの高性能化や微細化、製造プロセスの簡略化などの開発が求められている。 Conventionally, a thin film transistor (hereinafter referred to as TFT) is applied to many electronic devices as a switching element. For example, it is incorporated in an active matrix TFT liquid crystal display device or an organic EL (Electro Luminescence) display device. Yes. In recent years, such display devices have been required to be developed with high performance and miniaturization of TFTs and simplified manufacturing processes in order to realize low power consumption, high contrast ratio, and low cost.

TFTの構造は、基板上に積層されるゲート電極、ゲート絶縁膜、およびチャネル形成用の半導体膜（以下、単に半導体膜と呼ぶ。）の積層順の観点では、ボトムゲート構造（逆スタガ構造）とトップゲート構造とに大別される。ボトムゲート構造は、基板の上にゲート電極、ゲート絶縁膜、半導体膜の順に積層された構造である。 The TFT structure is a bottom gate structure (reverse stagger structure) from the viewpoint of stacking order of a gate electrode, a gate insulating film, and a semiconductor film for channel formation (hereinafter simply referred to as a semiconductor film) stacked on a substrate. And the top gate structure. The bottom gate structure is a structure in which a gate electrode, a gate insulating film, and a semiconductor film are stacked in this order on a substrate.

アクティブマトリクス方式のTFT液晶表示装置は、一対の基板の間に液晶層を挟持した液晶表示パネルを有する。このとき、一対の基板のうちの一方の基板の表示領域には、TFTおよびTFTに接続された画素電極がマトリクス状に配置されている。液晶表示パネルにおけるTFTの半導体膜には、非晶質シリコン膜、微結晶シリコン膜、多結晶シリコン膜などのシリコン膜が多く用いられており、特に、工程の簡便さ、大面積対応の容易さの観点から、非晶質シリコン膜が主に用いられている。 An active matrix TFT liquid crystal display device includes a liquid crystal display panel in which a liquid crystal layer is sandwiched between a pair of substrates. At this time, TFTs and pixel electrodes connected to the TFTs are arranged in a matrix in the display region of one of the pair of substrates. Silicon films such as amorphous silicon films, microcrystalline silicon films, and polycrystalline silicon films are often used as TFT semiconductor films in liquid crystal display panels. Especially, the process is simple and the area can be easily handled. From this point of view, an amorphous silicon film is mainly used.

また、従来の液晶表示パネルにおいて半導体膜として非晶質シリコン膜を用いたTFTには、ボトムゲート構造のものが多い。液晶表示パネルにおけるボトムゲート構造のTFTは、一般に、ゲート絶縁膜の上に半導体膜、ならびにソース電極およびドレイン電極を続けて形成し、ソース電極およびドレイン電極の一部分が半導体膜に乗り上げている。このような構造のTFTでは、半導体膜とソース電極およびドレイン電極との接続のために、半導体膜とこれらの電極の間にＰ（リン）などの不純物をドープしたシリコン膜（以下、コンタクト膜と呼ぶ。）を挿入する構成が採用されている。 In addition, many TFTs using an amorphous silicon film as a semiconductor film in a conventional liquid crystal display panel have a bottom gate structure. In a TFT having a bottom gate structure in a liquid crystal display panel, generally, a semiconductor film and a source electrode and a drain electrode are continuously formed on a gate insulating film, and a part of the source electrode and the drain electrode rides on the semiconductor film. In a TFT having such a structure, a silicon film (hereinafter referred to as a contact film) doped with an impurity such as P (phosphorus) between the semiconductor film and these electrodes for connecting the semiconductor film with the source and drain electrodes. The structure which inserts.) Is adopted.

ところで、ボトムゲート構造のTFTの形成方法では、たとえば、ソース電極およびドレイン電極を形成した後、これらの電極をマスクにしてコンタクト膜をエッチングし、ソース電極と半導体膜との間に介在する第１のコンタクト膜と、ドレイン電極と半導体膜との間に介在する第２のコンタクト膜とに分離している。このとき、コンタクト膜および半導体膜はともにシリコン膜であり、エッチング選択比がほとんどない。そのため、チャネルエッチ構造のTFTでは、コンタクト膜をエッチングするときに、エッチングで除去する部分の下にある半導体膜までエッチングされる。したがって、チャネルエッチ構造のTFTを形成するときには、コンタクト膜をエッチングするときのマージン（半導体膜のエッチング量）を考慮して、半導体膜を厚くする必要がある。 By the way, in the method for forming a TFT having a bottom gate structure, for example, after forming a source electrode and a drain electrode, the contact film is etched using these electrodes as a mask, and the first electrode interposed between the source electrode and the semiconductor film is used. And a second contact film interposed between the drain electrode and the semiconductor film. At this time, the contact film and the semiconductor film are both silicon films and have almost no etching selectivity. Therefore, in a TFT having a channel etch structure, when the contact film is etched, the semiconductor film under the portion to be removed by etching is etched. Therefore, when forming a TFT having a channel etch structure, it is necessary to increase the thickness of the semiconductor film in consideration of a margin (an etching amount of the semiconductor film) when the contact film is etched.

しかしながら、半導体膜を厚くすると、生産性が低下するだけでなく、TFTの寄生抵抗が大きくなり移動度特性が劣化するという問題がある。また、半導体膜を厚くすると、光吸収量が増加するため、光リーク電流が増加するという問題がある。 However, when the semiconductor film is thickened, there is a problem that not only productivity is lowered but also parasitic resistance of the TFT is increased and mobility characteristics are deteriorated. Further, when the semiconductor film is thickened, the amount of light absorption increases, so that there is a problem that the light leakage current increases.

ボトムゲート構造のTFTにおける上記のような問題を解決する方法としては、たとえば、半導体膜とコンタクト膜との間のうちのチャネル部、すなわちコンタクト膜に対するエッチングで除去される部分に保護膜（チャネルプロテクト膜）を設ける方法がよく知られている。しかしながら、この方法では、たとえば、フォトリソグラフィーにより保護膜を形成する工程が増えるため、その分、生産性が低下する。 As a method for solving the above-described problem in the TFT having the bottom gate structure, for example, a protective film (channel protect) is formed on the channel portion between the semiconductor film and the contact film, that is, the portion removed by etching the contact film. A method of providing a film) is well known. However, in this method, for example, the number of steps for forming a protective film by photolithography is increased, so that the productivity is reduced accordingly.

また、近年のボトムゲート構造のTFTの形成方法では、コンタクト膜をエッチングする代わりに、酸化して高抵抗化する方法が提案されている（たとえば、非特許文献１を参照）。この場合、エッチングが不要になるため、マージン（エッチング選択比）確保の問題がなくなり、半導体膜の薄膜化が可能となる。 Further, as a method for forming a TFT having a bottom gate structure in recent years, a method of increasing resistance by oxidizing instead of etching a contact film has been proposed (for example, see Non-Patent Document 1). In this case, since etching is unnecessary, there is no problem of securing a margin (etching selection ratio), and the semiconductor film can be made thinner.

K. Takechi, et al. , "Back Channel-Oxidized a-Si:H Thin Film Transistors", J. Appl. Phys. 84, 3993 (1998)K. Takechi, et al., "Back Channel-Oxidized a-Si: H Thin Film Transistors", J. Appl. Phys. 84, 3993 (1998)

従来のボトムゲート構造のTFTを有するTFT液晶表示装置では、たとえば、半導体膜を厚くすることによりTFTの特性が劣化し、表示特性（表示品位）が劣化するという問題があった。 A conventional TFT liquid crystal display device having a TFT having a bottom gate structure has a problem that, for example, when the semiconductor film is thickened, the TFT characteristics deteriorate and the display characteristics (display quality) deteriorate.

また、従来のボトムゲート構造のTFTを有するTFT液晶表示装置では、半導体膜とコンタクト膜との間に保護膜（チャネルプロテクト膜）を設けることによりTFTの特性の劣化を抑えることができるものの、生産性が低下するという別の問題が生じる。 In addition, TFT liquid crystal display devices with conventional bottom-gate TFTs can suppress degradation of TFT characteristics by providing a protective film (channel protect film) between the semiconductor film and the contact film, but in production Another problem arises that the performance decreases.

また、非特許文献１には、7nmのコンタクト層をプラズマ酸化して高抵抗化する技術が開示されており、この酸化によりTFTのオフ電流を充分に低減できることが示されている。また、非特許文献１には、半導体膜（非晶質シリコン膜）の薄膜化が可能であることも示されている。 Non-Patent Document 1 discloses a technique for increasing the resistance by plasma-oxidizing a 7 nm contact layer, and it is shown that TFT off current can be sufficiently reduced by this oxidation. Non-Patent Document 1 also shows that a semiconductor film (amorphous silicon film) can be thinned.

しかしながら、非特許文献１に開示されたコンタクト層の酸化プロセスでは、約15nmの厚さを酸化するのに約10分の時間を要している。すなわち、この酸化プロセス時間は、TFTの形成工程における他の工程に比べて長く、たとえば、TFT形成時のタクトタイム調整が困難になるという問題が生じる。したがって、非特許文献１に開示された酸化プロセスを液晶表示パネルの製造方法に適用した場合、たとえば、生産性が低下するなどの問題が生じる。 However, in the contact layer oxidation process disclosed in Non-Patent Document 1, it takes about 10 minutes to oxidize the thickness of about 15 nm. That is, this oxidation process time is longer than the other steps in the TFT forming step, and for example, there is a problem that it is difficult to adjust the tact time during TFT formation. Therefore, when the oxidation process disclosed in Non-Patent Document 1 is applied to a method for manufacturing a liquid crystal display panel, there arises a problem that, for example, productivity is lowered.

なお、上記のような問題は、ボトムゲート構造のTFTを有するTFT液晶表示装置（液晶表示パネル）に限らず、ボトムゲート構造のTFTを有する他の表示装置、たとえば、有機EL（Electro Luminescence）表示装置の表示パネルなどでも生じる。また、上記のような問題は、表示装置に限らず、ボトムゲート構造のTFTを有する種々の半導体装置や電子機器でも生じる。 Note that the above problems are not limited to TFT liquid crystal display devices (liquid crystal display panels) having bottom-gate TFTs, but other display devices having bottom-gate TFTs, such as organic EL (Electro Luminescence) displays. It also occurs on the display panel of the device. In addition, the above problems occur not only in display devices but also in various semiconductor devices and electronic devices having bottom-gate TFTs.

本発明の目的は、たとえば、ボトムゲート構造のTFTを有する表示装置の生産性の低下を抑えるとともに、表示特性の劣化を抑えることが可能な技術を提供することにある。 An object of the present invention is, for example, to provide a technique capable of suppressing a decrease in productivity of a display device having a TFT having a bottom gate structure and suppressing a deterioration in display characteristics.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概略を説明すれば、以下の通りである。 The outline of typical inventions among the inventions disclosed in the present application will be described as follows.

（１）複数の薄膜トランジスタが形成された基板を有する表示パネルを備え、前記薄膜トランジスタは、前記基板の上にゲート電極、ゲート絶縁膜、半導体膜の順に積層され、かつ、前記半導体膜の上にはソース電極の一部または全部およびドレイン電極の一部または全部がコンタクト膜を介して積層されており、前記コンタクト膜は、前記半導体膜上の全域に形成され、かつ、前記半導体膜と前記ソース電極との間に介在する部分および前記半導体膜と前記ドレイン電極との間に介在する部分を除いた部分が酸化されている表示装置であって、それぞれの前記コンタクト膜は、前記半導体膜と接している面の反対側が凹凸を有する曲面であり、かつ、最小膜厚が3nm以下、最大膜厚が4nm以上である表示装置。 (1) Provided with a display panel having a substrate on which a plurality of thin film transistors are formed, wherein the thin film transistors are stacked on the substrate in the order of a gate electrode, a gate insulating film, and a semiconductor film, and on the semiconductor film Part or all of the source electrode and part or all of the drain electrode are laminated via a contact film, the contact film is formed over the entire area of the semiconductor film, and the semiconductor film and the source electrode And a portion excluding a portion interposed between the semiconductor film and the drain electrode are oxidized, each contact film being in contact with the semiconductor film A display device having a curved surface with irregularities on the opposite side of the surface, a minimum film thickness of 3 nm or less, and a maximum film thickness of 4 nm or more.

（２）基板の上に複数の薄膜トランジスタを形成する工程を有し、当該工程は、前記基板の上にゲート電極およびゲート絶縁膜をこの順序で形成する第１の工程と、前記ゲート絶縁膜の上に、半導体膜およびコンタクト膜からなる積層膜を形成する第２の工程と、前記第２の工程の後、前記ゲート絶縁膜の上に、一部または全部が前記コンタクト膜上に延在するソース電極およびドレイン電極を形成する第３の工程と、前記第３の工程の後、前記コンタクト膜のうちの前記半導体膜と前記ソース電極との間に介在する部分および前記半導体膜と前記ドレイン電極との間に介在する部分を除いた部分を酸化する第４の工程とを有する表示装置の製造方法であって、前記第２の工程は、前記半導体膜を形成する工程の後であり、かつ、前記コンタクト膜を形成する工程の前に、前記半導体膜の表面をプラズマ処理をする工程を有し、前記コンタクト膜を形成する工程は、表面が凹凸を有する曲面になり、かつ、最小膜厚が3nm以下、最大膜厚が4nm以上になるように前記コンタクト膜を形成する表示装置の製造方法。 (2) having a step of forming a plurality of thin film transistors on a substrate, the step including a first step of forming a gate electrode and a gate insulating film in this order on the substrate; A second step of forming a laminated film composed of a semiconductor film and a contact film; and after the second step, a part or all of the gate insulating film extends on the contact film. A third step of forming a source electrode and a drain electrode; and a portion of the contact film interposed between the semiconductor film and the source electrode and the semiconductor film and the drain electrode after the third step. And a fourth step of oxidizing the portion excluding the portion interposed therebetween, wherein the second step is after the step of forming the semiconductor film, and , The contour Before the step of forming the film, the step of plasma treatment of the surface of the semiconductor film, the step of forming the contact film is a curved surface having an uneven surface, and the minimum film thickness is 3 nm A method for manufacturing a display device, wherein the contact film is formed so that the maximum film thickness is 4 nm or more.

本発明によれば、たとえば、ボトムゲート構造のTFTを有する表示装置の生産性の低下を抑えるとともに、表示特性の劣化を抑えることができる。 According to the present invention, for example, it is possible to suppress a decrease in productivity of a display device having a TFT having a bottom gate structure and to suppress a deterioration in display characteristics.

本発明による実施例１のTFTの平面構成の一例を示す模式平面図である。It is a schematic plan view which shows an example of the plane structure of TFT of Example 1 by this invention. 図１のＡ−Ａ’線の位置における断面構成の一例を示す模式断面図である。It is a schematic cross section which shows an example of the cross-sectional structure in the position of the A-A 'line | wire of FIG. 図２に示したコンタクト膜の断面構成を拡大して示した模式断面図である。FIG. 3 is a schematic cross-sectional view showing an enlarged cross-sectional configuration of the contact film shown in FIG. 2. コンタクト膜の酸化時間と酸化される厚さとの関係を示すグラフ図である。It is a graph which shows the relationship between the oxidation time of a contact film, and the thickness oxidized. TFTのＶ_g-Ｉ_d特性を示すグラフ図である。It is a graph _showing, V _g -I _d characteristics of the TFT. 半導体膜の膜厚と光リーク電流との関係の一例を示すグラフ図である。It is a graph which shows an example of the relationship between the film thickness of a semiconductor film, and light leakage current. 半導体膜の成膜工程（Ｐ１）およびプラズマ処理工程（Ｐ２）を示す模式断面図である。It is a schematic cross section which shows the film-forming process (P1) and plasma processing process (P2) of a semiconductor film. コンタクト膜の成膜工程（Ｐ３）およびエッチング工程（Ｐ４）を示す模式断面図である。It is a schematic cross section which shows the film-forming process (P3) and etching process (P4) of a contact film. ソース電極およびドレイン電極の形成工程（Ｐ５）ならびにコンタクト膜の酸化工程（Ｐ６）を示す模式断面図である。It is a schematic cross section which shows the formation process (P5) of a source electrode and a drain electrode, and the oxidation process (P6) of a contact film. 本発明による実施例２のTFTの平面構成の一例を示す模式平面図である。It is a schematic plan view which shows an example of the plane structure of TFT of Example 2 by this invention. 図８のＢ−Ｂ’線の位置における断面構成の一例を示す模式断面図である。FIG. 9 is a schematic cross-sectional view showing an example of a cross-sectional configuration at the position of the B-B ′ line in FIG. 8. ソース電極およびドレイン電極の形成に用いる金属膜の成膜工程（Ｐ７）ならびにその後のエッチング工程（Ｐ８）を示す模式断面図である。It is a schematic cross section which shows the film-forming process (P7) of metal film used for formation of a source electrode and a drain electrode, and a subsequent etching process (P8). エッチングレジストを薄くする工程（Ｐ９）およびその後のエッチング工程（Ｐ１０）を示す模式断面図である。It is a schematic cross section which shows the process (P9) which makes an etching resist thin, and a subsequent etching process (P10). 本発明による実施例３の液晶表示パネルにおける画素の平面構成の一例を示す模式平面図である。It is a schematic top view which shows an example of the plane structure of the pixel in the liquid crystal display panel of Example 3 by this invention. 図１１のＣ−Ｃ’線の位置における断面構成の一例を示す模式断面図である。It is a schematic cross section which shows an example of the cross-sectional structure in the position of the C-C 'line | wire of FIG. 本発明による実施例４の有機EL表示パネルにおける主要部の断面構成の一例を示す模式断面図である。It is a schematic cross section which shows an example of the cross-sectional structure of the principal part in the organic electroluminescent display panel of Example 4 by this invention.

以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。 Hereinafter, the present invention will be described in detail together with embodiments (examples) with reference to the drawings.
In all the drawings for explaining the embodiments, parts having the same function are given the same reference numerals and their repeated explanation is omitted.

図１乃至図３は、本発明による実施例１のTFTの概略構成を説明するための模式図である。
図１は、本発明による実施例１のTFTの平面構成の一例を示す模式平面図である。図２は、図１のＡ−Ａ’線の位置における断面構成の一例を示す模式断面図である。図３は、図２に示したコンタクト膜の断面構成を拡大して示した模式断面図である。 1 to 3 are schematic diagrams for explaining a schematic configuration of the TFT according to the first embodiment of the present invention.
FIG. 1 is a schematic plan view illustrating an example of a planar configuration of the TFT according to the first embodiment of the present invention. FIG. 2 is a schematic cross-sectional view showing an example of a cross-sectional configuration at the position of the line AA ′ in FIG. 1. FIG. 3 is a schematic cross-sectional view showing an enlarged cross-sectional configuration of the contact film shown in FIG.

実施例１では、本発明に関わる表示装置において特徴となるTFT（薄膜トランジスタ）のみに着目し、その構成および製造方法について説明する。 In the first embodiment, only the TFT (thin film transistor), which is a feature of the display device according to the present invention, will be described and its configuration and manufacturing method will be described.

実施例１のTFTは逆スタガ型（ボトムゲート構造）であり、たとえば、図１および図２に示すように、絶縁基板１の上にゲート電極２、ゲート絶縁膜として機能する第１の絶縁層３、およびチャネル形成用の半導体膜４がこの順に積層されている。また、半導体膜４の上の全域には、TFTにおいてドープ層（ドープ領域と呼ぶこともある。）として機能するコンタクト膜５が形成されている。 The TFT of Example 1 is an inverted staggered type (bottom gate structure). For example, as shown in FIGS. 1 and 2, a gate electrode 2 and a first insulating layer functioning as a gate insulating film are formed on an insulating substrate 1. 3 and a semiconductor film 4 for forming a channel are stacked in this order. Further, a contact film 5 that functions as a doped layer (sometimes referred to as a doped region) in the TFT is formed over the entire area of the semiconductor film 4.

また、第１の絶縁層３の上には、ソース電極６ｓおよびドレイン電極６ｄも形成されている。このとき、ソース電極６ｓの一部分およびドレイン電極６ｄの一部分は、それぞれ、コンタクト膜５の上に延在している。 A source electrode 6 s and a drain electrode 6 d are also formed on the first insulating layer 3. At this time, a part of the source electrode 6s and a part of the drain electrode 6d extend on the contact film 5, respectively.

また、第１の絶縁層３の上には、半導体膜４およびコンタクト膜５、ならびにソース電極６ｓおよびドレイン電極６ｄを覆う（保護する）第２の絶縁層７が形成されている。 In addition, a second insulating layer 7 is formed on the first insulating layer 3 so as to cover (protect) the semiconductor film 4 and the contact film 5, and the source electrode 6s and the drain electrode 6d.

さて、コンタクト膜５は、たとえば、Ｐ（リン）などの不純物がドーピングされた半導体膜であり、前述のように、TFTにおいてドープ層として機能する。TFTでは、半導体膜４とソース電極６ｓとの間に介在するドープ層と、半導体膜４とドレイン電極６ｄとの間に介在するドープ層とが電気的に絶縁されている必要がある。これに対し、実施例１のTFTでは、前述のように、半導体膜４の上の全域にコンタクト膜５が形成されている。そのため、実施例１のTFTでは、図２および図３に示すように、コンタクト膜５のうちの、半導体膜４とソース電極６ｓとの間に介在する第１の領域５ｓおよび半導体膜４とドレイン電極６ｄとの間に介在する第２の領域５ｄを除く第３の領域５ｒを酸化して高抵抗化している。これにより、第１の領域５ｓと第２の領域５ｄとは電気的に絶縁された状態になり、ドープ層として機能する。 The contact film 5 is a semiconductor film doped with an impurity such as P (phosphorus), for example, and functions as a doped layer in the TFT as described above. In the TFT, the doped layer interposed between the semiconductor film 4 and the source electrode 6s and the doped layer interposed between the semiconductor film 4 and the drain electrode 6d need to be electrically insulated. On the other hand, in the TFT according to the first embodiment, the contact film 5 is formed over the entire area of the semiconductor film 4 as described above. Therefore, in the TFT of the first embodiment, as shown in FIGS. 2 and 3, the first region 5s, the semiconductor film 4 and the drain of the contact film 5 interposed between the semiconductor film 4 and the source electrode 6s. The third region 5r excluding the second region 5d interposed between the electrodes 6d is oxidized to increase the resistance. As a result, the first region 5s and the second region 5d are electrically insulated and function as a doped layer.

また、コンタクト膜５は、半導体膜４と接している面の反対側が凹凸を有する曲面になるように形成している。このとき、コンタクト膜５の最小膜厚Ｔ_minおよび最大膜厚Ｔ_maxは、以下のような理由から、最小膜厚Ｔ_minが3nm以下、最大膜厚Ｔ_maxが4nm以上になるようにする。 The contact film 5 is formed so that the opposite side of the surface in contact with the semiconductor film 4 is a curved surface having irregularities. At this time, the minimum film thickness T _min and the maximum film thickness T _max of the contact film 5 are set such that the minimum film thickness T _min is 3 nm or less and the maximum film thickness T _max is 4 nm or more for the following reasons.

図４乃至図６は、実施例１のTFTにおけるコンタクト膜５の最小膜厚Ｔ_minおよび最大膜厚Ｔ_maxの根拠ならびにその効果を説明するためのグラフ図である。
図４は、コンタクト膜の酸化時間と酸化される厚さとの関係を示すグラフ図である。図５は、TFTのＶ_g-Ｉ_d特性を示すグラフ図である。図６は、半導体膜の膜厚と光リーク電流との関係の一例を示すグラフ図である。 4 to 6 are graphs for explaining the grounds of the minimum film thickness T _min and the maximum film thickness T _max of the contact film 5 in the TFT of Example 1 and the effects thereof.
FIG. 4 is a graph showing the relationship between the oxidation time of the contact film and the oxidized thickness. FIG. 5 is a graph showing the V _g -I _d characteristics of the TFT. FIG. 6 is a graph showing an example of the relationship between the thickness of the semiconductor film and the light leakage current.

コンタクト膜５の酸化は、たとえば、プラズマ酸化により行う。このとき、コンタクト膜の酸化時間と酸化された部分の厚さ（深さ）との関係は、たとえば、図４に示したような関係になる。なお、図４に示したグラフは、横軸が酸化時間ＯＸＴ（単位は任意）であり、縦軸が酸化された部分の厚さＤ_OX（nm）である。また、横軸におけるｔは任意の単位時間を意味する。 The contact film 5 is oxidized by plasma oxidation, for example. At this time, the relationship between the oxidation time of the contact film and the thickness (depth) of the oxidized portion is, for example, as shown in FIG. In the graph shown in FIG. 4, the horizontal axis represents the oxidation time OXT (unit is arbitrary), and the vertical axis represents the thickness D _OX (nm) of the oxidized portion. Also, t on the horizontal axis means an arbitrary unit time.

図４からわかるように、酸化させるコンタクト膜５の厚さが3nmを越えると酸化時間ＯＸＴに対して酸化速度が大幅に低下することがわかる。そのため、コンタクト膜５に対する酸化プロセスのスループットを向上させるためには、コンタクト膜５の膜厚を3nm以下とすることが望ましい。 As can be seen from FIG. 4, when the thickness of the contact film 5 to be oxidized exceeds 3 nm, the oxidation rate is significantly reduced with respect to the oxidation time OXT. Therefore, in order to improve the throughput of the oxidation process for the contact film 5, the thickness of the contact film 5 is desirably 3 nm or less.

しかしながら、ソース電極６ｓおよびドレイン電極６ｄには、たとえば、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｗ（タングステン）などの金属あるいはそれらの合金が用いられる。そのため、コンタクト膜５として不純物をドープしたシリコン膜を用いた場合、これらの金属とコンタクト膜５との間には、金属シリサイドが形成される。したがって、コンタクト膜５が薄い場合は、たとえば、図５に示すように、金属シリサイドの影響によりTFTの特性が劣化する。なお、図５に示したグラフは、横軸がゲート電圧Ｖ_g（volt）であり、縦軸がドレイン電流Ｉ_d（Ａ）である。また、図５に示したグラフにおける縦軸は、対数軸である。また、図５に示したグラフにおいて、実線の曲線は、金属シリサイドの影響が無い良好な特性を示しており、点線の曲線はコンタクト膜５が薄いため金属シリサイドの影響により劣化した特性を示している。 However, for the source electrode 6s and the drain electrode 6d, for example, a metal such as Cr (chromium), Mo (molybdenum), W (tungsten), or an alloy thereof is used. Therefore, when a silicon film doped with impurities is used as the contact film 5, metal silicide is formed between these metals and the contact film 5. Therefore, when the contact film 5 is thin, for example, as shown in FIG. 5, the TFT characteristics deteriorate due to the influence of the metal silicide. In the graph shown in FIG. 5, the horizontal axis represents the gate voltage V _g (volt), and the vertical axis represents the drain current I _d (A). The vertical axis in the graph shown in FIG. 5 is a logarithmic axis. In the graph shown in FIG. 5, the solid curve indicates a good characteristic not affected by the metal silicide, and the dotted curve indicates a characteristic deteriorated by the influence of the metal silicide because the contact film 5 is thin. Yes.

すなわち、TFTにおいて良好な特性を得るためには、金属シリサイドの影響が出ない程度にコンタクト膜５を厚くする必要がある。 That is, in order to obtain good characteristics in the TFT, it is necessary to make the contact film 5 thick enough to prevent the influence of the metal silicide.

以上のようなことから、コンタクト膜５に対する酸化プロセスのスループットの向上と、特性の劣化の抑制とを両立させるには、実施例１のTFTのように、コンタクト膜５における半導体膜４と接している面の反対側の面を凹凸を有する曲面にして厚さを変動させればよいことを本願発明者らは見出した。 As described above, in order to achieve both improvement in the throughput of the oxidation process for the contact film 5 and suppression of deterioration of characteristics, the semiconductor film 4 in the contact film 5 is in contact with the contact film 5 as in the TFT of the first embodiment. The inventors of the present application have found that the thickness of the surface opposite to the surface to be formed may be changed to a curved surface having irregularities.

そこで、本願発明者らが、コンタクト膜５の最小膜厚Ｔ_minおよび最大膜厚Ｔ_maxの組み合わせとTFTの特性との関係を調べたところ、表１に示すような結果が得られた。 Thus, the inventors of the present application examined the relationship between the combination of the minimum film thickness T _min and the maximum film thickness T _max of the contact film 5 and the TFT characteristics, and the results shown in Table 1 were obtained.

なお、表１における丸印は、図５に示した実線のような特性であった（すなわち金属シリサイドによる特性の劣化が観測されなかった）ことを示している。また、表１におけるバツ印は、図５に示した点線のような特性であった（すなわち金属シリサイドによる特性の劣化が観測された）ことを示している。 The circles in Table 1 indicate that the characteristics are as shown by the solid line in FIG. 5 (that is, no deterioration of characteristics due to metal silicide was observed). Also, the crosses in Table 1 indicate that the characteristics shown in FIG. 5 are dotted lines (that is, deterioration of characteristics due to metal silicide was observed).

表１からわかるように、コンタクト膜５の最大膜厚Ｔ_maxを4nm以上にすれば、最小膜厚Ｔ_minが3nm以下であっても、TFTの特性の劣化を抑制できる。 As can be seen from Table 1, when the maximum film thickness T _max of the contact film 5 is set to 4 nm or more, deterioration of TFT characteristics can be suppressed even if the minimum film thickness T _min is 3 nm or less.

すなわち、最小膜厚が3nm以下、最大膜厚が4nm以上となる凹凸構造を有するコンタクト膜５を形成することにより、酸化による高抵抗化のプロセス時間を短縮でき、また、良好な特性を示すTFTを製造することができる。このようなコンタクト膜５の形成方法については、後述する。 That is, by forming the contact film 5 having a concavo-convex structure with a minimum film thickness of 3 nm or less and a maximum film thickness of 4 nm or more, a process time for increasing resistance by oxidation can be shortened, and a TFT exhibiting good characteristics Can be manufactured. A method for forming such a contact film 5 will be described later.

また、実施例１のTFTでは、コンタクト膜５をエッチングして第１の領域５ｓと第２の領域５ｄとに分離する工程が不要になるので、半導体膜４を薄膜化することが可能となる。そのため、実施例１のTFTでは、半導体膜４の薄膜化により移動度が向上するだけでなく、たとえば、光照射時のリーク電流（以下、光リーク電流と呼ぶ。）を低減することが可能となる。半導体膜４の厚さと光リーク電流との間は、たとえば、図６に示したような関係がある。なお、図６に示したグラフは、横軸が半導体膜４の膜厚Ｔ_AS（nm）であり、縦軸が光リーク電流Ｉ_OL（Ａ）である。また、図６のグラフにおける縦軸は、対数軸である。 In the TFT according to the first embodiment, the step of etching the contact film 5 to separate it into the first region 5s and the second region 5d becomes unnecessary, so that the semiconductor film 4 can be thinned. . Therefore, in the TFT of Example 1, not only the mobility is improved by reducing the thickness of the semiconductor film 4, but also, for example, a leakage current during light irradiation (hereinafter referred to as a light leakage current) can be reduced. Become. For example, the relationship shown in FIG. 6 exists between the thickness of the semiconductor film 4 and the light leakage current. In the graph shown in FIG. 6, the horizontal axis represents the film thickness T _AS (nm) of the semiconductor film 4, and the vertical axis represents the light leakage current I _OL (A). Further, the vertical axis in the graph of FIG. 6 is a logarithmic axis.

図６からわかるように、半導体膜４の膜厚Ｔ_ASを100nm以下にしたときの光リーク電流Ｉ_OLは、膜厚Ｔ_ASが200nmの場合の1/10以下になる。そのため、実施例１のTFTを液晶表示パネルに設けるスイッチング素子（アクティブ素子と呼ぶこともある。）に適用した場合、たとえば、外光やバックライトからの光の影響による表示特性の劣化を回避することが可能となる。 As can be seen from FIG. 6, the optical leakage current I _OL when the film thickness T _AS of the semiconductor film 4 is 100 nm or less is 1/10 or less of that when the film thickness T _AS is 200 nm. Therefore, when the TFT of Embodiment 1 is applied to a switching element (sometimes referred to as an active element) provided in a liquid crystal display panel, for example, deterioration of display characteristics due to the influence of external light or light from a backlight is avoided. It becomes possible.

図７（ａ）乃至図７（ｃ）は、実施例１のTFTの製造方法を説明するための模式図である。
図７（ａ）は、半導体膜の成膜工程（Ｐ１）およびプラズマ処理工程（Ｐ２）を示す模式断面図である。図７（ｂ）は、コンタクト膜の成膜工程（Ｐ３）およびエッチング工程（Ｐ４）を示す模式断面図である。図７（ｃ）は、ソース電極およびドレイン電極の形成工程（Ｐ５）ならびにコンタクト膜の酸化工程（Ｐ６）を示す模式断面図である。
なお、図７（ａ）乃至図７（ｃ）における各断面図は、図１に示したＡ−Ａ’線の位置で見た各工程での断面構成を示している。 FIG. 7A to FIG. 7C are schematic views for explaining the manufacturing method of the TFT according to the first embodiment.
FIG. 7A is a schematic cross-sectional view showing a semiconductor film formation step (P1) and a plasma treatment step (P2). FIG. 7B is a schematic cross-sectional view showing a contact film formation step (P3) and an etching step (P4). FIG. 7C is a schematic cross-sectional view showing a source electrode and drain electrode formation step (P5) and a contact film oxidation step (P6).
In addition, each sectional view in FIG. 7A to FIG. 7C shows a sectional configuration in each process viewed at the position of the AA ′ line shown in FIG.

実施例１のTFTを形成するときには、まず、図７（ａ）に示した工程（Ｐ１）のように、絶縁基板１の上に、ゲート電極２、第１の絶縁層３を形成し、第１の絶縁層３の上の全域に半導体膜４を形成する。絶縁基板１には、たとえば、ガラス基板などの透明であり、耐熱性が高いものを用いる。また、ゲート電極２は、たとえば、Ａｌ（アルミニウム）またはＣｕ（銅）などの金属膜をスパッタリング法などにより成膜した後、当該金属膜をエッチングして形成する。 When forming the TFT of Example 1, first, the gate electrode 2 and the first insulating layer 3 are formed on the insulating substrate 1 as in the step (P1) shown in FIG. A semiconductor film 4 is formed over the entire area of the first insulating layer 3. As the insulating substrate 1, for example, a transparent substrate having high heat resistance such as a glass substrate is used. The gate electrode 2 is formed by, for example, forming a metal film such as Al (aluminum) or Cu (copper) by sputtering or the like and then etching the metal film.

また、第１の絶縁層３および半導体膜４は、たとえば、PECVD法などの成膜手法を用いて連続成膜して形成する。このとき、第１の絶縁層３は、たとえば、ＳｉＮ（窒化シリコン）膜、ＳｉＯ₂（酸化シリコン）膜などを成膜して形成する。ＳｉＮ膜の成膜には、PECVD法などを適用し、原料ガスとしてＳｉＨ₄、ＮＨ₃、Ｎ₂などを用いる。また、ＳｉＯ₂膜の成膜には、原料ガスとしてＳｉＨ₄、Ｎ₂Ｏ、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）などを用いる。またさらに、第１の絶縁層３は、これらの膜を積層して設けることも可能である。TFTのしきい値の安定性を考慮すると、第１の絶縁層３は、ＳｉＯ₂膜単層あるいはＳｉＯ₂膜を上層としたＳｉＮ膜との積層膜とすることが好ましい。 The first insulating layer 3 and the semiconductor film 4 are formed by continuous film formation using a film formation method such as PECVD method, for example. At this time, the first insulating layer 3 is formed by forming, for example, a SiN (silicon nitride) film, a SiO ₂ (silicon oxide) film, or the like. For forming the SiN film, a PECVD method or the like is applied, and SiH ₄ , NH ₃ , N ₂ or the like is used as a source gas. In addition, for forming the SiO ₂ film, SiH ₄ , N ₂ O, TEOS (Tetra Ethyl Ortho Silicate), or the like is used as a source gas. Furthermore, the first insulating layer 3 can be provided by stacking these films. Considering the stability of TFT threshold, the first insulating layer 3 is preferably the laminated film of the SiN film in which the SiO ₂ film single layer or SiO ₂ film as an upper layer.

また、半導体膜４は、たとえば、微結晶Ｓｉ膜や非晶質Ｓｉ膜、あるいはそれらの積層膜などを成膜して形成する。微結晶Ｓｉ膜をPECVD法で成膜する際には、原料ガスとしてＳｉＨ₄とＨ₂の混合ガス、ＳｉＦ₄とＨ₂の混合ガス、ＳｉＨ₄とＳｉＦ₄とＨ₂の混合ガスなどを用いる。また、これらの原料ガスに、さらにＡｒ（アルゴン）やＨｅ（ヘリウム）などの希ガスを添加しても良い。 The semiconductor film 4 is formed by forming, for example, a microcrystalline Si film, an amorphous Si film, or a laminated film thereof. When the microcrystalline Si film is formed by PECVD, a mixed gas of SiH ₄ and H _2, a mixed gas of SiF ₄ and H _2, a mixed gas of SiH ₄ , SiF ₄ and H ₂ is used as a raw material gas. . Further, a rare gas such as Ar (argon) or He (helium) may be added to these source gases.

また、非晶質Ｓｉ膜をPECVD法で成膜する際も、原料ガスとしてＳｉＨ₄とＨ₂の混合ガス、ＳｉＦ₄とＨ₂の混合ガス、ＳｉＨ₄とＳｉＦ₄とＨ₂の混合ガスなどを用いる。また、これらの原料ガスに、さらにＡｒやＨｅなどの希ガスを添加しても良い。この場合、ＳｉＨ₄、ＳｉＦ₄、Ｈ₂や希ガスの流量を制御することにより非晶質Ｓｉ膜を成膜することが可能になる。 In addition, when the amorphous Si film is formed by PECVD, a mixed gas of SiH ₄ and H _2, a mixed gas of SiF ₄ and H _2, a mixed gas of SiH ₄ , SiF ₄ and H ₂ , etc. Is used. Further, a rare gas such as Ar or He may be added to these source gases. In this case, an amorphous Si film can be formed by controlling the flow rate of SiH ₄ , SiF ₄ , H ₂ or a rare gas.

またこのとき、半導体膜４は、たとえば、膜厚が100nm以下になるように成膜する。 At this time, the semiconductor film 4 is formed to have a film thickness of, for example, 100 nm or less.

次に、図７（ａ）に示した工程（Ｐ２）のように、水素ガス、希ガスあるいはＰＨ₃を添加した希ガスのプラズマ８により半導体膜４の表面にプラズマ処理を施す。この工程（Ｐ２）はPECVD装置内で実施することができる。そのため、プラズマ処理の後、続けて、たとえば、図７（ｂ）に示した工程（Ｐ３）のように、Ｐ（リン）などの不純物をドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜でなるコンタクト膜５を成膜して形成することができる。Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜をPECVD法で成膜する際は、ＳｉＨ₄やＳｉＦ₄などの原料ガスに、たとえば、ドーパント源となるＰＨ₃を添加したＨ₂や希ガスを混合して行う。 Next, as in the step (P2) shown in FIG. 7A, the surface of the semiconductor film 4 is subjected to plasma treatment with a plasma 8 of a rare gas to which hydrogen gas, rare gas or PH ₃ is added. This step (P2) can be performed in a PECVD apparatus. Therefore, after the plasma treatment, for example, as in the step (P3) shown in FIG. 7B, a microcrystalline Si film or an amorphous Si film doped with an impurity such as P (phosphorus) is formed. The contact film 5 can be formed. When a microcrystalline Si film doped with P or an amorphous Si film is formed by PECVD, for example, H ₂ or rare earth added with PH ₃ as a dopant source in a source gas such as SiH ₄ or SiF _4. Mix with gas.

また、コンタクト膜５を形成するときには、半導体膜４の近傍における不純物の濃度が、表面（凹凸を有する曲面）側の濃度よりも高くなるようにする。このような構成にすることで、ソース電極およびドレイン電極の金属の拡散を不純物のゲッタリング効果により抑制することも可能となり、拡散係数の高い金属をソース電極およびドレイン電極に適用できる効果もある。 Further, when the contact film 5 is formed, the impurity concentration in the vicinity of the semiconductor film 4 is set to be higher than the concentration on the surface (curved surface having irregularities) side. With such a configuration, it is possible to suppress the diffusion of the metal of the source electrode and the drain electrode by the impurity gettering effect, and there is an effect that a metal having a high diffusion coefficient can be applied to the source electrode and the drain electrode.

なお、コンタクト膜５にドーピングする不純物は、上記のＰ（リン）に限らず、一般のTFTにおいてドープ層に用いられている不純物のいずれかであればよい。TFTがｎチャネル導電型（ｎ型TFT）の場合の不純物としてはＰなどのＶ族の元素が挙げられ、TFTがｐチャネル導電型（ｐ型TFT）の場合の不純物としてはＢ（ボロン）などのIII族の元素が挙げられる。 The impurity doped into the contact film 5 is not limited to the above-described P (phosphorus), and may be any impurity used in a doped layer in a general TFT. Examples of impurities when TFT is n-channel conductivity type (n-type TFT) include group V elements such as P. Examples of impurities when TFT is p-channel conductivity type (p-type TFT) are B (boron) and the like. Group III elements.

従来のTFTの製造方法においてコンタクト膜５をPECVD法で成膜するときには、通常、膜厚が概ね均一になり表面が平坦になる。しかしながら、下地となる半導体膜４の表面に上記のプラズマ処理が施されていると、コンタクト膜５は不均一な成長をし、図７（ｂ）に示した工程（Ｐ３）のように、表面が凹凸を有する曲面になる。なお、工程（Ｐ３）に示した断面では、コンタクト層５における表面の凹凸が規則性（周期性）を有する形状になっているが、これに限らず、凹凸が不規則になることもある。 When the contact film 5 is formed by PECVD in the conventional TFT manufacturing method, the film thickness is generally uniform and the surface becomes flat. However, if the above-described plasma treatment is performed on the surface of the semiconductor film 4 serving as the base, the contact film 5 grows unevenly, and as shown in the step (P3) shown in FIG. Becomes a curved surface with irregularities. In the cross section shown in the step (P3), the unevenness on the surface of the contact layer 5 has a regularity (periodicity). However, the present invention is not limited to this, and the unevenness may be irregular.

また、コンタクト膜５をPECVD法で成膜するときには、前述のように、最小膜厚Ｔ_minが3nm以下、最大膜厚Ｔ_maxが4nm以上になるようにする。この条件を満たすような膜を形成するには、たとえば、Ｈｅガスを導入して30秒間プラズマ処理をし、その後ＳｉＨ₄、ＰＨ₃およびＨ₂ガスなどを導入して成膜する。 Further, when the contact film 5 is formed by the PECVD method, as described above, the minimum film thickness T _min is set to 3 nm or less and the maximum film thickness T _max is set to 4 nm or more. In order to form a film that satisfies this condition, for example, He gas is introduced and plasma treatment is performed for 30 seconds, and then SiH ₄ , PH _3, H ₂ gas, and the like are introduced to form a film.

次に、フォトリソグラフィーを利用したエッチングにより、図７（ｂ）に示した工程（Ｐ４）のように、半導体膜４およびコンタクト膜５を島状に加工する。このとき、コンタクト膜５は、半導体膜４の上の全域に残っており、かつ、全ての領域が低抵抗でありドープ層として機能させることが可能な状態である。 Next, the semiconductor film 4 and the contact film 5 are processed into an island shape by etching using photolithography as in the step (P4) shown in FIG. 7B. At this time, the contact film 5 remains in the entire region on the semiconductor film 4, and all the regions have a low resistance and can function as a doped layer.

次に、図７（ｃ）に示した工程（Ｐ５）のように、第１の絶縁層３の上にソース電極６ｓおよびドレイン電極６ｄを形成する。ソース電極６ｓおよびドレイン電極６ｄは、たとえば、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｗ（タングステン）などの金属あるいはそれらの合金でなる金属膜をスパッタリング法により成膜した後、当該金属膜をエッチングして形成する。また、ソース電極６ｓおよびドレイン電極６ｄは、それぞれ、一部分がコンタクト膜５の上に延在し、残りの部分が半導体膜４およびコンタクト膜５が形成された領域の外側に延在するように形成する。 Next, a source electrode 6s and a drain electrode 6d are formed on the first insulating layer 3 as in the step (P5) shown in FIG. For the source electrode 6s and the drain electrode 6d, for example, a metal film made of a metal such as Cr (chromium), Mo (molybdenum), W (tungsten) or an alloy thereof is formed by sputtering, and then the metal film is etched. To form. The source electrode 6s and the drain electrode 6d are formed so that a part thereof extends on the contact film 5 and the remaining part extends outside the region where the semiconductor film 4 and the contact film 5 are formed. To do.

次に、図７（ｃ）に示した工程（Ｐ６）のように、たとえば、Ｏ₂プラズマ９によりコンタクト膜５のうちの第３の領域５ｒのみを酸化し、高抵抗化する。このとき、コンタクト膜５の最小膜厚Ｔ_minが3nm以下であると、コンタクト膜５に対する酸化処理は、たとえば、1分程度で行うことができる。またこのとき、コンタクト膜５の第３の領域５ｒに最大膜厚Ｔ_maxの部分があると、その部分は、半導体膜４との界面の近傍が酸化されないことがある。しかしながら、第３の領域５ｒにある最小膜厚Ｔ_minの部分が完全に酸化されていれば、酸化プロセス後の第３の領域５ｒを高抵抗な絶縁領域と見なすことができ、第１の領域５ｓと第２の領域５ｄとを電気的に分離することができる。 Next, as in the step (P6) shown in FIG. 7C, only the third region 5r of the contact film 5 is oxidized by, for example, O ₂ plasma 9 to increase the resistance. At this time, if the minimum film thickness T _min of the contact film 5 is 3 nm or less, the oxidation treatment for the contact film 5 can be performed in about 1 minute, for example. At this time, if there is a portion with the maximum film thickness T _max in the third region 5 r of the contact film 5, the portion near the interface with the semiconductor film 4 may not be oxidized. However, if the portion of the minimum film thickness T _min in the third region 5r is completely oxidized, the third region 5r after the oxidation process can be regarded as a high-resistance insulating region, and the first region 5s and the second region 5d can be electrically separated.

なお、コンタクト膜５の第３の領域５ｒの酸化は、たとえば、光酸化あるいはオゾン水酸化などで行ってもよい。 The oxidation of the third region 5r of the contact film 5 may be performed by, for example, photooxidation or ozone hydroxylation.

また、工程（Ｐ６）では、コンタクト層５の上のみにＯ₂プラズマ９が照射されているが、実際には他の領域にも照射されており、たとえば、第１の絶縁層３の露出面も酸化される。しかしながら、第１の絶縁層３は、もともと高抵抗な絶縁体であるため、露出面が酸化されてもTFTの特性などには影響しない。 Further, in the step (P6), the O ₂ plasma 9 is irradiated only on the contact layer 5, but actually other regions are also irradiated. For example, the exposed surface of the first insulating layer 3 is exposed. Is also oxidized. However, since the first insulating layer 3 is originally a high-resistance insulator, even if the exposed surface is oxidized, the TFT characteristics and the like are not affected.

その後、図示は省略するが、第２の絶縁層７を形成すると、図２に示したような断面構成のTFTが得られる。第２の絶縁層７は、たとえば、第１の絶縁層３と同様のＳｉＮ膜やＳｉＯ₂膜などを成膜して形成すればよい。 Thereafter, although not shown, when the second insulating layer 7 is formed, a TFT having a cross-sectional configuration as shown in FIG. 2 is obtained. The second insulating layer 7 may be formed, for example, by forming a SiN film, a SiO ₂ film, or the like similar to the first insulating layer 3.

また、第２の絶縁層７の上には、たとえば、ゲート電極２、ソース電極６ｓ、ドレイン電極６ｄなどに接続する配線（導電パターン）を形成することが可能であり、その場合は、たとえば、第２の絶縁層７にスルーホール（コンタクトホール）を形成した後、導電膜の成膜およびエッチングを行って所望の配線を形成すればよい。 Further, on the second insulating layer 7, for example, a wiring (conductive pattern) connected to the gate electrode 2, the source electrode 6s, the drain electrode 6d, and the like can be formed. After forming a through hole (contact hole) in the second insulating layer 7, a desired wiring may be formed by forming and etching a conductive film.

実施例１のTFTの製造方法では、最小膜厚Ｔ_minが3nm以下、最大膜厚Ｔ_maxが4nm以上のコンタクト膜５を形成することで、コンタクト膜５に対する酸化処理に要する時間を大幅に短縮することができる。また、最小膜厚Ｔ_minが3nm以下、最大膜厚Ｔ_maxが4nm以上のコンタクト膜５は、第１の絶縁層３、半導体膜４、およびコンタクト膜５を連続成膜する一連の工程における半導体膜４を成膜する工程とコンタクト膜５を成膜する工程との間に半導体膜４の表面にプラズマ処理を施す工程を付加するだけで形成することができる。このプラズマ処理を施す工程は、半導体膜４やコンタクト膜５の形成に用いるPECVD装置により行うことができ、所要時間もおよそ1分以内である。そのため、実施例１のTFTは、当該TFTを有する表示装置などの生産性の低下を抑えることができる。 In the TFT manufacturing method of the first embodiment, the contact film 5 having a minimum film thickness T _min of 3 nm or less and a maximum film thickness T _max of 4 nm or more is formed. can do. The contact film 5 having a minimum film thickness T _min of 3 nm or less and a maximum film thickness T _max of 4 nm or more is a semiconductor in a series of steps in which the first insulating layer 3, the semiconductor film 4, and the contact film 5 are continuously formed. It can be formed by adding a step of performing plasma treatment on the surface of the semiconductor film 4 between the step of forming the film 4 and the step of forming the contact film 5. The step of performing the plasma treatment can be performed by a PECVD apparatus used for forming the semiconductor film 4 and the contact film 5, and the required time is also within about 1 minute. Therefore, the TFT of Embodiment 1 can suppress a decrease in productivity of a display device having the TFT.

以上説明したように、実施例１のTFTは、当該TFTを有する表示装置などの生産性の低下を抑えるとともに、特性の劣化を抑えることができる。 As described above, the TFT according to the first embodiment can suppress a decrease in productivity and a deterioration in characteristics of a display device having the TFT.

図８および図９は、本発明による実施例２のTFTの概略構成を説明するための模式図である。
図８は、本発明による実施例２のTFTの平面構成の一例を示す模式平面図である。図９は、図８のＢ−Ｂ’線の位置における断面構成の一例を示す模式断面図である。 8 and 9 are schematic views for explaining a schematic configuration of the TFT according to the second embodiment of the present invention.
FIG. 8 is a schematic plan view illustrating an example of a planar configuration of the TFT according to the second embodiment of the present invention. FIG. 9 is a schematic cross-sectional view showing an example of a cross-sectional configuration at the position of line BB ′ in FIG.

実施例２のTFTは、実施例１と同様の逆スタガ型である。実施例２のTFTにおいて、実施例１と異なる点は、たとえば、図８および図９に示すように、ソース電極６ｓおよびドレイン電極６ｄの全体が、コンタクト膜５の上に形成されている点である。すなわち、実施例２のTFTにおける半導体膜４やコンタクト膜５の構成は、実施例１で説明したとおりである。したがって、実施例２では、TFTの構成に関する詳細な説明は省略する。 The TFT of the second embodiment is an inverted stagger type similar to that of the first embodiment. The TFT of the second embodiment differs from the first embodiment in that, for example, the entire source electrode 6s and drain electrode 6d are formed on the contact film 5 as shown in FIGS. is there. That is, the configurations of the semiconductor film 4 and the contact film 5 in the TFT of Example 2 are as described in Example 1. Therefore, in the second embodiment, detailed description regarding the configuration of the TFT is omitted.

図１０（ａ）および図１０（ｂ）は、実施例２のTFTの製造方法を説明するための模式図である。
図１０（ａ）は、ソース電極およびドレイン電極の形成に用いる金属膜の成膜工程（Ｐ７）ならびにその後のエッチング工程（Ｐ８）を示す模式断面図である。図１０（ｂ）は、エッチングレジストを薄くする工程（Ｐ９）およびその後のエッチング工程（Ｐ１０）を示す模式断面図である。
なお、図１０（ａ）および図１０（ｂ）における各断面図は、図８に示したＢ−Ｂ’線の位置で見た各工程での断面構成を示している。 FIG. 10A and FIG. 10B are schematic views for explaining a method for manufacturing the TFT of the second embodiment.
FIG. 10A is a schematic cross-sectional view showing a metal film forming step (P7) and a subsequent etching step (P8) used for forming the source electrode and the drain electrode. FIG. 10B is a schematic cross-sectional view showing the step (P9) of thinning the etching resist and the subsequent etching step (P10).
Each cross-sectional view in FIGS. 10A and 10B shows a cross-sectional configuration in each process viewed at the position of line BB ′ shown in FIG.

実施例２のTFTを形成するときには、まず、ゲート電極２を形成し、その後、第１の絶縁層３、半導体膜４、およびコンタクト膜５を連続成膜して形成する。ここまでの手順は、実施例１で説明した通りの手順でよい。 When forming the TFT of Example 2, first, the gate electrode 2 is formed, and then the first insulating layer 3, the semiconductor film 4, and the contact film 5 are successively formed. The procedure so far may be the procedure as described in the first embodiment.

次に、図１０（ａ）に示した工程（Ｐ７）のように、コンタクト膜５の上に、ソース電極６ｓおよびドレイン電極６ｄの形成に用いる金属膜６を形成する。金属膜６は、たとえば、Ｃｒ、Ｍｏ、Ｗなどの金属あるいはそれらの合金をスパッタリング法により成膜して形成する。 Next, as in the step (P7) shown in FIG. 10A, the metal film 6 used to form the source electrode 6s and the drain electrode 6d is formed on the contact film 5. The metal film 6 is formed, for example, by depositing a metal such as Cr, Mo, W, or an alloy thereof by a sputtering method.

次に、図１０（ａ）に示した工程（Ｐ８）のように、金属膜６の上にエッチングレジスト１０を形成し、金属膜６、ならびにコンタクト膜５および半導体膜４を連続してエッチングする。このとき、コンタクト膜５の上に残る金属膜６は、まだソース電極６ｓとドレイン電極６ｄとに分離されていない。 Next, as in step (P8) shown in FIG. 10A, an etching resist 10 is formed on the metal film 6, and the metal film 6, the contact film 5, and the semiconductor film 4 are successively etched. . At this time, the metal film 6 remaining on the contact film 5 has not yet been separated into the source electrode 6s and the drain electrode 6d.

またこのとき、エッチングレジスト１０は、たとえば、図１０（ａ）に示した工程（Ｐ８）のように、コンタクト膜５の上に残る金属膜６のうちのソース電極６ｓおよびドレイン電極６ｄとして残す部分の厚さが、当該金属膜６をソース電極６ｓおよびドレイン電極６ｄに分離するために除去する部分よりも厚くなるように形成する。 At this time, the etching resist 10 is left as the source electrode 6s and the drain electrode 6d in the metal film 6 remaining on the contact film 5 as in the step (P8) shown in FIG. Is formed to be thicker than a portion to be removed in order to separate the metal film 6 into the source electrode 6s and the drain electrode 6d.

エッチングレジスト１０は、フォトリソグラフィーにより形成する。このとき、エッチングレジスト１０の厚さを２段階にするには、たとえば、ハーフトーンマスクなどを用いた露光を実施すればよい。 The etching resist 10 is formed by photolithography. At this time, in order to make the thickness of the etching resist 10 two steps, for example, exposure using a halftone mask or the like may be performed.

次に、たとえば、図１０（ｂ）に示した工程（Ｐ９）のように、Ｏ₂アッシングなどでエッチングレジスト１０を薄くしていき、金属膜６のうちのチャネル部の上の部分、すなわちソース電極６ｓとドレイン電極６ｄとに分離するために除去する部分を露出させる。 Next, for example, as in the step (P9) shown in FIG. 10B, the etching resist 10 is thinned by O ₂ ashing or the like, and the portion above the channel portion of the metal film 6, that is, the source The part to be removed is exposed to separate the electrode 6s and the drain electrode 6d.

次に、たとえば、図１０（ｂ）に示した工程（Ｐ１０）のように、残ったエッチングレジスト１０をマスクにして金属膜６をエッチングし、ソース電極６ｓおよびドレイン電極６ｄを形成する。 Next, for example, as in the step (P10) shown in FIG. 10B, the metal film 6 is etched using the remaining etching resist 10 as a mask to form the source electrode 6s and the drain electrode 6d.

その後は、実施例１で説明したように、コンタクト膜５のうちの露出した第３の領域５ｒを酸化し、続けて第２の絶縁層７を形成すれば、図９に示したような断面構成のTFTが得られる。 After that, as described in the first embodiment, the exposed third region 5r in the contact film 5 is oxidized, and then the second insulating layer 7 is formed. As shown in FIG. A structured TFT is obtained.

実施例２のTFTは、実施例１と同様、コンタクト膜５の表面が凹凸を有する曲面であり、かつ、最小膜厚Ｔ_minが3nm以下、最大膜厚Ｔ_maxが4nm以上である。また、コンタクト膜５のうちの、TFTにおいてドープ層として機能する第１の領域５ｓおよび第２の領域５ｄを除いた第３の領域５ｒは酸化して高抵抗化している。そのため、実施例２のTFTにおいても、半導体膜４の膜厚を100nm以下にすることができる。したがって、実施例２のTFTが、実施例１のTFTと同じ効果を奏することはもちろんである。 In the TFT of Example 2, as in Example 1, the surface of the contact film 5 is a curved surface having irregularities, the minimum film thickness T _min is 3 nm or less, and the maximum film thickness T _max is 4 nm or more. Further, in the contact film 5, the third region 5r excluding the first region 5s and the second region 5d functioning as a doped layer in the TFT is oxidized to increase the resistance. Therefore, also in the TFT of Example 2, the film thickness of the semiconductor film 4 can be made 100 nm or less. Therefore, the TFT of the second embodiment has the same effect as the TFT of the first embodiment.

また、実施例２のTFTの製造方法では、ハーフトーンマスクなどを用いた露光技術により形成された１つのエッチングレジスト１０を利用して、半導体膜４およびコンタクト膜５のエッチングと、金属膜６のエッチングを行う。そのため、実施例１の製造方法に比べて、エッチングレジストを形成するためのフォトリソグラフィー工程が１回少なくなる。したがって、実施例２のTFTの製造方法は、実施例１の製造方法に比べて製造コストの低減が期待できる。 In the TFT manufacturing method of the second embodiment, the etching of the semiconductor film 4 and the contact film 5 and the etching of the metal film 6 are performed using one etching resist 10 formed by an exposure technique using a halftone mask or the like. Etching is performed. Therefore, compared with the manufacturing method of Example 1, the photolithography process for forming an etching resist is reduced once. Therefore, the manufacturing method of the TFT of Example 2 can be expected to reduce the manufacturing cost as compared with the manufacturing method of Example 1.

また、実施例２のTFTにおける半導体膜４は、図９に示したように、ゲート電極２の外側にはみ出した状態になる。また、半導体膜４のうちのゲート電極２の外側にはみ出した部分は、コンタクト膜５を介してソース電極６ｓまたはドレイン電極６ｄと接続している。そのため、実施例２のような構成のTFTでは、絶縁基板１側から光が当たることにより光リーク電流が発生する。しかしながら、実施例２のTFTにおける半導体膜４は前述のように100nm以下にすることができるので、図６に示したように、発生する光リーク電流Ｉ_OLは、従来のTFTにおける一般的な半導体膜４の膜厚（200nm程度）の場合に比べて非常に小さい。そのため、実施例２のTFTは、たとえば、当該TFTを有する液晶表示装置における表示特性の劣化を抑えることができる。 Further, the semiconductor film 4 in the TFT of Example 2 protrudes outside the gate electrode 2 as shown in FIG. A portion of the semiconductor film 4 that protrudes outside the gate electrode 2 is connected to the source electrode 6 s or the drain electrode 6 d through the contact film 5. Therefore, in the TFT configured as in the second embodiment, light leakage current is generated when light hits from the insulating substrate 1 side. However, since the semiconductor film 4 in the TFT of Example 2 can be made 100 nm or less as described above, as shown in FIG. 6, the generated optical leakage current I _OL is a general semiconductor in the conventional TFT. Compared to the film thickness of the film 4 (about 200 nm), it is very small. Therefore, the TFT of the second embodiment can suppress deterioration of display characteristics in a liquid crystal display device having the TFT, for example.

以上説明したように、実施例２のTFTは、当該TFTを有する表示装置などの生産性の低下を抑えるとともに、特性の劣化を抑えることができる。 As described above, the TFT according to the second embodiment can suppress a decrease in productivity and a deterioration in characteristics of a display device having the TFT.

図１１および図１２は、本発明による実施例３の液晶表示パネルの概略構成の一例を説明するための模式図である。
図１１は、本発明による実施例３の液晶表示パネルにおける画素の平面構成の一例を示す模式平面図である。図１２は、図１１のＣ−Ｃ’線の位置における断面構成の一例を示す模式断面図である。 11 and 12 are schematic views for explaining an example of a schematic configuration of the liquid crystal display panel of Example 3 according to the present invention.
FIG. 11 is a schematic plan view illustrating an example of a planar configuration of pixels in the liquid crystal display panel according to Embodiment 3 of the present invention. 12 is a schematic cross-sectional view showing an example of a cross-sectional configuration at the position of the line CC ′ in FIG.

実施例１および実施例２のTFTは、従来の逆スタガ型（ボトムゲート構造）のTFTを有する種々の半導体装置や電子装置に適用可能であるが、特に、TFT液晶表示装置などの表示装置の表示パネルへの適用が望まれる。そこで、実施例３では、実施例１のTFTを適用した液晶表示パネルの構成の一例を説明する。 The TFTs of Example 1 and Example 2 can be applied to various semiconductor devices and electronic devices having a conventional inverted stagger type (bottom gate structure) TFT, and in particular, for display devices such as TFT liquid crystal display devices. Application to a display panel is desired. In the third embodiment, an example of the configuration of a liquid crystal display panel to which the TFT of the first embodiment is applied will be described.

液晶表示パネルは、一対の基板の間に液晶層が挟持された表示パネルであり、一対の基板のうちの一方の基板には、TFTおよび画素電極がマトリクス状に配置されている。 A liquid crystal display panel is a display panel in which a liquid crystal layer is sandwiched between a pair of substrates, and TFTs and pixel electrodes are arranged in a matrix on one of the pair of substrates.

TFTおよび画素電極がマトリクス状に配置されている基板は、TFT基板などと呼ばれており、たとえば、図１１および図１２に示したような構成になっている。 A substrate on which TFTs and pixel electrodes are arranged in a matrix is called a TFT substrate or the like, and has a configuration as shown in FIGS. 11 and 12, for example.

絶縁基板１はガラス基板などの透明な基板であり、表面にはゲート電極２として機能する走査信号線ＧＬおよび保持容量線１１と、それらを覆う第１の絶縁層３が形成されている。また、第１の絶縁層３の上には、半導体膜４およびコンタクト膜５、ならびにドレイン電極６ｄとして機能する映像信号線ＤＬおよびソース電極６ｓと、それらを覆う第２の絶縁層７が形成されている。また、第２の絶縁層７の上には、画素電極１２と、画素電極１２を覆う配向膜１３が形成されている。このとき、当該画素電極１２は、第２の絶縁層７に形成されたスルーホール（コンタクトホール）を介してソース電極６ｓに接続している。 The insulating substrate 1 is a transparent substrate such as a glass substrate, and a scanning signal line GL and a storage capacitor line 11 functioning as the gate electrode 2 and a first insulating layer 3 covering them are formed on the surface. Further, on the first insulating layer 3, the semiconductor film 4, the contact film 5, the video signal line DL and the source electrode 6s functioning as the drain electrode 6d, and the second insulating layer 7 covering them are formed. ing. A pixel electrode 12 and an alignment film 13 that covers the pixel electrode 12 are formed on the second insulating layer 7. At this time, the pixel electrode 12 is connected to the source electrode 6 s through a through hole (contact hole) formed in the second insulating layer 7.

なお、液晶表示パネルにおけるTFTのソース電極６ｓとドレイン電極６ｄとの関係は、バイアスの方向、すなわちTFTがオンになったときの映像信号線ＤＬの電位と画素電極１２の電位との関係によって入れ替わる。 Note that the relationship between the source electrode 6s and the drain electrode 6d of the TFT in the liquid crystal display panel is switched depending on the bias direction, that is, the relationship between the potential of the video signal line DL and the potential of the pixel electrode 12 when the TFT is turned on. .

また、一対の基板のうちの他方の基板は、対向基板またはCF基板などと呼ばれており、たとえば、図１２に示すように、絶縁基板１４、ブラックマトリクス１５、カラーフィルタ１６、平坦化膜１７、共通電極１８、および配向膜１９を有する。また、対向基板には、たとえば、各画素における液晶層２０の厚さ（セルギャップ）を均一にするための柱状スペーサが設けられていることもある。 The other of the pair of substrates is called a counter substrate or a CF substrate. For example, as shown in FIG. 12, an insulating substrate 14, a black matrix 15, a color filter 16, and a planarizing film 17 are used. And a common electrode 18 and an alignment film 19. The counter substrate may be provided with columnar spacers for making the thickness (cell gap) of the liquid crystal layer 20 uniform in each pixel, for example.

また、透過型の液晶表示パネルの場合は、たとえば、図１２に示したように、TFT基板、液晶層２０、および対向基板を挟んで配置される一対の偏光板２１，２２を有する。 In the case of a transmissive liquid crystal display panel, for example, as shown in FIG. 12, the TFT substrate, the liquid crystal layer 20, and a pair of polarizing plates 21 and 22 are disposed with the counter substrate interposed therebetween.

このような構成の液晶表示パネルでは、走査信号線ＧＬに加えられた走査信号によりTFTがオンになっている期間に、映像信号線ＤＬに加えられている映像信号（階調電圧）がTFTを介して画素電極１２に書き込まれる。また、共通電極１８には、常に所定の電位の電圧が印加されている。そのため、画素電極１２と共通電極１８との間に電位差が生じると、液晶層２０の厚さ方向の電界Ｅ（いわゆる縦電界）が液晶層２０に加わり、液晶層２０の配向状態が変化する。 In the liquid crystal display panel having such a configuration, the video signal (gradation voltage) applied to the video signal line DL is converted into the TFT during the period when the TFT is turned on by the scanning signal applied to the scanning signal line GL. To the pixel electrode 12. A voltage having a predetermined potential is always applied to the common electrode 18. Therefore, when a potential difference is generated between the pixel electrode 12 and the common electrode 18, an electric field E (so-called vertical electric field) in the thickness direction of the liquid crystal layer 20 is applied to the liquid crystal layer 20, and the alignment state of the liquid crystal layer 20 changes.

このとき、TFTの特性が劣化していると、たとえば、映像信号線ＤＬに加えられている映像信号（階調電圧）の画素電極１２への書き込みが不十分になり、表示特性が劣化するという問題が発生する。 At this time, if the TFT characteristics are deteriorated, for example, the writing of the video signal (gradation voltage) applied to the video signal line DL to the pixel electrode 12 becomes insufficient, and the display characteristics deteriorate. A problem occurs.

これに対し、液晶表示パネルに用いるTFTを、たとえば、実施例１の構成にすると、前述のように、移動度特性の劣化などを抑制することができ、表示特性の劣化を抑えることができる。 On the other hand, if the TFT used in the liquid crystal display panel has the configuration of the first embodiment, for example, as described above, it is possible to suppress degradation of mobility characteristics and the like, and to suppress degradation of display characteristics.

つまり、液晶表示パネルの各画素に配置するTFT（アクティブ素子）として、実施例１または実施例２のTFTを用いれば、従来のものに比べて電圧書込み特性が良好なため、たとえば、色再現性などに優れた画像を表示することが可能となる。 That is, if the TFT of Example 1 or Example 2 is used as a TFT (active element) disposed in each pixel of the liquid crystal display panel, voltage writing characteristics are better than those of the conventional one. It is possible to display an excellent image.

またさらに、実施例１および実施例２のTFTの製造方法は、前述のように、生産性の低下が抑えられており、効率よくTFTを製造することができる。そのため、液晶表示パネルの各画素に配置するTFT（アクティブ素子）として、実施例１または実施例２のTFTを用いた場合、表示特性の高い液晶表示パネル（液晶表示装置）を低コストで製造することができる。 Furthermore, as described above, in the TFT manufacturing methods of Example 1 and Example 2, a decrease in productivity is suppressed, and the TFT can be manufactured efficiently. Therefore, when the TFT of Example 1 or Example 2 is used as a TFT (active element) disposed in each pixel of the liquid crystal display panel, a liquid crystal display panel (liquid crystal display device) with high display characteristics is manufactured at low cost. be able to.

以上説明したように、実施例３の液晶表示パネルを有する液晶表示装置は、生産性の低下を抑えるとともに、表示特性の劣化を抑えることができる。 As described above, the liquid crystal display device having the liquid crystal display panel according to the third embodiment can suppress a decrease in productivity and a deterioration in display characteristics.

なお、図１１および図１２は、ボトムゲート構造のTFTを用いた液晶表示パネルにおける一画素の構成の一例である。すなわち、実施例１および実施例２のTFTは、ボトムゲート構造のTFTを用いた液晶表示パネルであれば、図１１および図１２に示したような画素の構成に限らず、さまざまな画素の構成のものに適用可能である。 11 and 12 show an example of the configuration of one pixel in a liquid crystal display panel using a bottom-gate TFT. That is, the TFTs of the first and second embodiments are not limited to the pixel configurations shown in FIGS. 11 and 12 as long as they are liquid crystal display panels using bottom-gate TFTs. Applicable to

図１３は、本発明による実施例４の有機EL表示パネルにおける主要部の断面構成の一例を示す模式断面図である。 FIG. 13 is a schematic cross-sectional view showing an example of the cross-sectional configuration of the main part of the organic EL display panel of Example 4 according to the present invention.

実施例１および実施例２のTFTは、実施例３で挙げた液晶表示パネルに限らず、たとえば、アクティブマトリクス方式の有機EL表示パネルにおけるTFTにも適用できる。そこで、実施例４では、実施例１のTFTを適用した有機EL表示パネルの構成の一例を説明する。 The TFTs of the first and second embodiments are not limited to the liquid crystal display panel described in the third embodiment, but can be applied to, for example, a TFT in an active matrix organic EL display panel. In the fourth embodiment, an example of the configuration of an organic EL display panel to which the TFT of the first embodiment is applied will be described.

有機EL表示パネルは、たとえば、図１３に示すように、絶縁基板１の上に形成されたTFTのソース電極６ｓに画素電極１２が接続している。画素電極１２は、第２の絶縁層７の上に形成されており、第２の絶縁層７に形成されたスルーホール（コンタクトホール）によりソース電極６ｓと接続している。 In the organic EL display panel, for example, as shown in FIG. 13, a pixel electrode 12 is connected to a TFT source electrode 6 s formed on an insulating substrate 1. The pixel electrode 12 is formed on the second insulating layer 7 and is connected to the source electrode 6 s through a through hole (contact hole) formed in the second insulating layer 7.

また、画素電極１２の上には、第１の電荷輸送層２３、発光層２４、第２の電荷輸送層２５、および上部電極２６がこの順番で積層されている。また、第２の絶縁層７の上には、画素電極１２、発光層２４、上部電極２６などからなる有機EL発光素子を保護する第３の絶縁層２７が形成されている。 A first charge transport layer 23, a light emitting layer 24, a second charge transport layer 25, and an upper electrode 26 are stacked on the pixel electrode 12 in this order. Further, a third insulating layer 27 that protects the organic EL light emitting element including the pixel electrode 12, the light emitting layer 24, the upper electrode 26, and the like is formed on the second insulating layer 7.

このような構成の有機EL表示パネルを製造するときには、まず、実施例１で説明した手順に沿って、絶縁基板１の上に第２の絶縁層７までを形成する。 When manufacturing an organic EL display panel having such a configuration, first, up to the second insulating layer 7 is formed on the insulating substrate 1 according to the procedure described in the first embodiment.

次に、第２の絶縁層７にスルーホールを形成し、ソース電極６ｓと接続される画素電極１２を形成する。画素電極１２は、導電膜をエッチングして形成するが、発光した光の取り出し方法により、使用する導電材料が異なる。発光層２４で発した光を絶縁基板１側から取り出す場合、画素電極１２は、たとえば、ＩＴＯなどの透明な導電膜をエッチングして形成する。また、発光層２４で発した光を絶縁基板１とは反対側から取り出す場合、画素電極１２は、たとえば、アルミニウムなどの光反射率が高い金属膜をエッチングして形成する。 Next, a through hole is formed in the second insulating layer 7, and a pixel electrode 12 connected to the source electrode 6s is formed. The pixel electrode 12 is formed by etching a conductive film, and a conductive material to be used differs depending on a method for extracting emitted light. When the light emitted from the light emitting layer 24 is extracted from the insulating substrate 1 side, the pixel electrode 12 is formed by etching a transparent conductive film such as ITO, for example. Further, when light emitted from the light emitting layer 24 is extracted from the side opposite to the insulating substrate 1, the pixel electrode 12 is formed by etching a metal film having high light reflectivity such as aluminum.

次に、第１の電荷輸送層２３、発光層２４、および第２の電荷輸送層２５を蒸着法により形成し、さらに上部電極２６を形成する。第１の電荷輸送層２３、発光層２４、および第２の電荷輸送層２５の形成方法は、種々の方法が知られている。そのため、本明細書では、第１の電荷輸送層２３、発光層２４、および第２の電荷輸送層２５の形成方法に関する詳細な説明を省略する。また、上部電極２６は、画素電極１２と同様に、発光層２４で発した光の取り出し方法により使用する導電材料が異なる。 Next, the first charge transport layer 23, the light emitting layer 24, and the second charge transport layer 25 are formed by vapor deposition, and the upper electrode 26 is further formed. Various methods for forming the first charge transport layer 23, the light emitting layer 24, and the second charge transport layer 25 are known. Therefore, in this specification, a detailed description of a method for forming the first charge transport layer 23, the light emitting layer 24, and the second charge transport layer 25 is omitted. Similarly to the pixel electrode 12, the upper electrode 26 differs in the conductive material used depending on the method of extracting light emitted from the light emitting layer 24.

次に、たとえば、第３の絶縁層２７としてＳｉＮ膜をCat-CVDなどを用いて形成すると、図１３に示したような構成の有機EL表示パネルが得られる。 Next, for example, when a SiN film is formed as the third insulating layer 27 by using Cat-CVD or the like, an organic EL display panel having a configuration as shown in FIG. 13 is obtained.

実施例４の有機EL表示パネルは、画素電極１２、発光層２４、および上部電極２６などからなる有機EL発光素子、ならびに有機EL発光素子の画素電極１２と電気的に接続されたスイッチング素子（TFT）が絶縁基板１の上にマトリクス状に配置されている。またこのとき、絶縁基板１の上には、たとえば、赤色系の光を発する発光素子を有する画素、緑色系の光を発する発光素子を有する画素、および青色系の光を発する発光素子を有する画素の３つの画素を１つの組とし、この組がマトリクス状に配置されている。このような有機EL表示パネルのスイッチング素子（TFT）に実施例１のTFTを適用したことにより、高画質な表示特性が示された。 The organic EL display panel of Example 4 includes an organic EL light emitting element including the pixel electrode 12, the light emitting layer 24, the upper electrode 26, and the like, and a switching element (TFT) electrically connected to the pixel electrode 12 of the organic EL light emitting element. ) Are arranged in a matrix on the insulating substrate 1. At this time, on the insulating substrate 1, for example, a pixel having a light emitting element that emits red light, a pixel having a light emitting element that emits green light, and a pixel having a light emitting element that emits blue light. These three pixels are made into one set, and this set is arranged in a matrix. By applying the TFT of Example 1 to the switching element (TFT) of such an organic EL display panel, display characteristics with high image quality were shown.

以上説明したように、実施例４の有機EL表示パネルを有する液晶表示装置は、生産性の低下を抑えるとともに、表示特性の劣化を抑えることができる。 As described above, the liquid crystal display device having the organic EL display panel of Example 4 can suppress a decrease in productivity and a deterioration in display characteristics.

なお、図１３は、ボトムゲート構造のTFTを用いた有機EL表示パネルにおける断面構成の一例である。すなわち、実施例１および実施例２のTFTは、ボトムゲート構造のTFTを用いた有機EL表示パネルであれば、図１３に示したような画素の構成に限らず、さまざまな画素の構成のものに適用可能である。 FIG. 13 is an example of a cross-sectional configuration of an organic EL display panel using a bottom-gate TFT. That is, the TFTs of the first and second embodiments are not limited to the pixel configuration as shown in FIG. 13 as long as they are organic EL display panels using a bottom gate TFT. It is applicable to.

以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。 The present invention has been specifically described above based on the above-described embodiments. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the present invention. is there.

たとえば、前記実施例では、半導体膜４の上の全域にコンタクト膜５が形成されている場合を挙げたが、これに限らず、半導体膜４の上にコンタクト膜５が形成されていない部分があってもよいことはもちろんである。本発明に係るTFTは、コンタクト層５が、ドープ層として機能する第１の領域５ｓと第２の領域５ｄとが、酸化により高抵抗化した第３の領域５ｒで電気的に絶縁されていればよい。そのため、半導体膜４およびコンタクト膜５を島状にする手順は適宜変更可能である。しかしながら、生産性を考慮すると、実施例１および実施例２で説明したように、半導体膜４およびコンタクト膜５を続けて成膜し、まとめてエッチングするのが望ましい。 For example, in the above-described embodiment, the case where the contact film 5 is formed over the entire area of the semiconductor film 4 is described. However, the present invention is not limited to this, and a portion where the contact film 5 is not formed on the semiconductor film 4 is provided. Of course there may be. In the TFT according to the present invention, the contact region 5 is electrically insulated by the third region 5r in which the first region 5s functioning as the doped layer and the second region 5d are increased in resistance by oxidation. That's fine. Therefore, the procedure for making the semiconductor film 4 and the contact film 5 into island shapes can be changed as appropriate. However, in consideration of productivity, it is desirable that the semiconductor film 4 and the contact film 5 are continuously formed and etched together as described in the first and second embodiments.

また、前記実施例では、半導体膜４の一例として、非晶質シリコン膜や微結晶シリコン膜などのシリコン膜を挙げている。しかしながら、半導体膜４は、シリコン膜に限らず、たとえば、酸化物半導体膜などのシリコンとは異なる半導体材料でなる膜であってもよいことはもちろんである。半導体膜４として用いることが可能な酸化物半導体としては、たとえば、ＺｎＯやＩＧＺＯ（ＩｎＧａＺｎＯ）などが挙げられる。また、これらの酸化物半導体でなる半導体膜４は、たとえば、スパッタリング法で形成すればよい。 In the embodiment, as an example of the semiconductor film 4, a silicon film such as an amorphous silicon film or a microcrystalline silicon film is used. However, the semiconductor film 4 is not limited to a silicon film, and may of course be a film made of a semiconductor material different from silicon, such as an oxide semiconductor film. Examples of the oxide semiconductor that can be used as the semiconductor film 4 include ZnO and IGZO (InGaZnO). Further, the semiconductor film 4 made of these oxide semiconductors may be formed by, for example, a sputtering method.

半導体膜４として上記の酸化物半導体膜を用いたTFTでは、前記実施例で説明したような金属シリサイドの影響による特性の劣化に加え、たとえば、半導体膜４のバックチャネル部の酸化によるオフ電流を低減することもできる。また、TFTを形成する過程で、酸化物半導体膜をコンタクト膜５により保護することができ、たとえば、エッチングレジストを剥離する際などのウェットプロセスによる酸化物半導体膜の特性の劣化を回避することもできる。 In the TFT using the above oxide semiconductor film as the semiconductor film 4, in addition to the deterioration of the characteristics due to the influence of the metal silicide as described in the above embodiment, for example, the off current due to the oxidation of the back channel portion of the semiconductor film 4 is reduced. It can also be reduced. Further, in the process of forming the TFT, the oxide semiconductor film can be protected by the contact film 5, and for example, deterioration of the characteristics of the oxide semiconductor film due to a wet process such as when the etching resist is removed can be avoided. it can.

前記実施例で説明したTFTにおいて劣化を抑えることができる特性は、液晶表示パネルなどの表示パネルにおける表示特性と関係があるものの、表示特性のみと関係しているわけではない。そのため、実施例１および実施例２のTFTは、表示装置（表示パネル）に限らず、逆スタガ型（ボトムゲート構造）のTFTを有する種々の半導体装置や電子装置に適用可能である。 The characteristics capable of suppressing the deterioration in the TFT described in the embodiment are related to the display characteristics of a display panel such as a liquid crystal display panel, but are not related only to the display characteristics. Therefore, the TFTs of Embodiments 1 and 2 are not limited to display devices (display panels), but can be applied to various semiconductor devices and electronic devices having inverted staggered (bottom gate structure) TFTs.

１，１４絶縁基板
２ゲート電極
３第１の絶縁層
４半導体膜
５コンタクト膜
５ｓ（コンタクト膜５の）第１の領域
５ｄ（コンタクト膜５の）第２の領域
５ｒ（コンタクト膜５の）第３の領域
６金属膜
６ｓソース電極
６ｄドレイン電極
７第２の絶縁層
８，９プラズマ
１０エッチングレジスト
１１保持容量線
１２画素電極
１３，１９配向膜
１５ブラックマトリクス
１６カラーフィルタ
１７平坦化膜
１８共通電極
２０液晶層
２１，２２偏光板
２３第１の電荷輸送層
２４発光層
２５第２の電荷輸送層
２６上部電極
２７第３の絶縁層 DESCRIPTION OF SYMBOLS 1,14 Insulating substrate 2 Gate electrode 3 1st insulating layer 4 Semiconductor film 5 Contact film 5s 1st area | region 5d (of contact film 5) 2d area | region 5r (of contact film 5) 1st 3 region 6 metal film 6 s source electrode 6 d drain electrode 7 second insulating layer 8, 9 plasma 10 etching resist 11 holding capacitor line 12 pixel electrode 13, 19 orientation film 15 black matrix 16 color filter 17 flattening film 18 common electrode DESCRIPTION OF SYMBOLS 20 Liquid crystal layer 21, 22 Polarizing plate 23 1st charge transport layer 24 Light emitting layer 25 2nd charge transport layer 26 Upper electrode 27 3rd insulating layer

Claims

A display panel having a substrate on which a plurality of thin film transistors are formed,
The thin film transistor is formed by sequentially laminating a gate electrode, a gate insulating film, and a semiconductor film on the substrate, and a part or all of a source electrode and a part or all of a drain electrode are contact films on the semiconductor film. Are stacked through
The contact film is a display device in which a portion excluding a portion interposed between the semiconductor film and the source electrode and a portion interposed between the semiconductor film and the drain electrode are oxidized,
Each of the contact films is a curved surface having irregularities on the side opposite to the surface in contact with the semiconductor film, and has a minimum film thickness of 3 nm or less and a maximum film thickness of 4 nm or more.

The contact film is a silicon film doped with impurities,
The display device according to claim 1, wherein a concentration of the impurity on the semiconductor film side is higher than a concentration of the impurity on the source electrode side and the drain electrode side.

The display device according to claim 1, wherein the semiconductor film has a thickness of 100 nm or less.

The display device according to claim 1, wherein the source electrode and the drain electrode are all on the semiconductor film.

The display device according to claim 1, wherein the semiconductor film is an amorphous silicon film, a microcrystalline silicon film, or a stacked film of the amorphous silicon film and the microcrystalline silicon film.

The display device according to claim 1, wherein the semiconductor film is an oxide semiconductor film.

The display panel is a liquid crystal display panel in which a liquid crystal layer is sandwiched between a pair of substrates,
The display device according to claim 1, wherein the thin film transistor is formed in a matrix on one of the pair of substrates.

On the substrate, a set of an organic EL light emitting element having a pair of electrodes and a light emitting layer and the thin film transistor in which the source electrode is connected to one of the pair of electrodes is arranged in a matrix. The display device according to claim 1, wherein the display device is a display device.

Forming a plurality of thin film transistors on a substrate;
The step includes a first step of forming a gate electrode and a gate insulating film in this order on the substrate;
A second step of forming a laminated film comprising a semiconductor film and a contact film on the gate insulating film;
After the second step, a third step of forming a source electrode and a drain electrode partially or entirely extending on the contact film on the gate insulating film;
After the third step, a portion of the contact film excluding a portion interposed between the semiconductor film and the source electrode and a portion interposed between the semiconductor film and the drain electrode are oxidized. A method for manufacturing a display device having a fourth step,
The second step includes a step of performing plasma treatment on the surface of the semiconductor film after the step of forming the semiconductor film and before the step of forming the contact film,
The step of forming the contact film is a method for manufacturing a display device, wherein the contact film is formed so that the surface has a curved surface with irregularities, the minimum film thickness is 3 nm or less, and the maximum film thickness is 4 nm or more.

The display device according to claim 9, wherein the second step includes a step of etching the semiconductor film and the contact film after forming the semiconductor film and the contact film on the substrate. Manufacturing method.

In the second step, the semiconductor film and the contact film are formed on the substrate,
The third step includes a step of forming a conductive film on the contact film;
Etching the conductive film, the contact film, and the semiconductor film, and then etching the conductive film remaining on the contact film to separate the source electrode and the drain electrode. A method for manufacturing a display device according to claim 9.

A fifth step of forming an insulating layer on the substrate after the fourth step;
After the fifth step, the method includes a sixth step of forming a through hole in the insulating layer and forming a conductive pattern connected to the source electrode or the drain electrode on the insulating layer. A method for manufacturing a display device according to claim 9.