JP4661359B2 - 半田印刷方法、半導体装置の製造方法及び基板 - Google Patents

半田印刷方法、半導体装置の製造方法及び基板 Download PDF

Info

Publication number
JP4661359B2
JP4661359B2 JP2005150588A JP2005150588A JP4661359B2 JP 4661359 B2 JP4661359 B2 JP 4661359B2 JP 2005150588 A JP2005150588 A JP 2005150588A JP 2005150588 A JP2005150588 A JP 2005150588A JP 4661359 B2 JP4661359 B2 JP 4661359B2
Authority
JP
Japan
Prior art keywords
solder
via hole
mask
substrate
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005150588A
Other languages
English (en)
Other versions
JP2006332159A (ja
Inventor
広明 稲田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2005150588A priority Critical patent/JP4661359B2/ja
Publication of JP2006332159A publication Critical patent/JP2006332159A/ja
Application granted granted Critical
Publication of JP4661359B2 publication Critical patent/JP4661359B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

本発明は、半田印刷方法及び、半導体装置の製造方法に関し、特に、バイアホール内でのボイドの発生を低減できるようにしたものである。
従来から、レーザで穴あけした基材を複数枚重ね合わせることによって形成される配線基板として、ビルドアップ基板が知られている(例えば、特許文献1,2参照。)。ビルドアップ基板は、基板内部に複数の配線層(以下、「内層」という。)を有し、バイアホール(Via Hole)を介して上下方向に内層同士がそれぞれ導通した構造となっている。
また、最近では、ビルドアップ基板の中でも、基板表面のパッドをその直下の内層に直接導通させた凹状バイアホール(「コンフォーマルバイア」:Conformal Viaとも呼ばれる。)が増えてきている。この凹状バイアホールによれば、パッドを引き出すためのスペースが基板表面に無い場合でも、パッドを内層に落として引き出すことができるので、配線の引き回しが楽であり、実装の高密度化に有利である。
このような凹状バイアホールをBGA(Ball Grid Array),CSP(Chip Size Package)等に対する実装用のパッドとして用いる場合には、凹状バイアホール内のパッド上に接続部を形成する。そして、形成した接続部上にBGA,CSP等のボール電極を接合する。接続部の形成は、半田印刷により行う。
即ち、図4(A)に示すように、まず始めに、ソルダーレジスト91下から露出したパッド92の径に合わせたマスク93をビルドアップ基板200の上方にセットする。次に、マスク93の上面にクリーム状の半田(はんだ)を供給し、スキージ(図示せず)をマスク93の上面で移動させる。これにより、マスク93の貫通した開口部を通してパッド92上に半田が塗布される。その後、マスク93をソルダーレジスト91上から取り除いて、半田の印刷工程を終了する。このような印刷工程によって、図4(B)に示すように、凹状バイアホール内のパッド92上に半田からなる接続部99を完成させる。
特開平10−270856号公報 特開2001−230531号公報
ところで、従来の半田印刷方法では、凹状バイアホール内にクリーム状の半田が十分に入り込まず、空気が残ってしまう(即ち、半田を充填した後の凹状バイアホール内でボイドBが発生してしまう)ことがあった。凹状バイアホール内でボイドBが発生してしまうと、パッド92と接続部99との間で接合強度が十分に保持されないおそれがある。さらに、接続部99に高熱が加えられると、ボイドBが膨張して接続部99が断線してしまうおそれもある。
そこで、本発明は、このような解決すべき課題に着目してなされたものであって、バイアホール内でのボイドの発生を低減できるようにした半田印刷方法及び、半導体装置の製造方法の提供を目的とする。
〔発明1〕 上記目的を達成するために、発明1の半田印刷方法は、基板表面から内層に至るバイアホール内と当該バイアホールの開口面の周辺とを含むパッド領域に第1および第2の半田を印刷する方法であって、前記開口面の周辺の少なくとも一部をマスクで覆った状態で前記パッド領域に前記第1の半田を塗布して、前記バイアホール内に前記半田を埋め込む第1工程と、前記第1工程の後で、前記開口面の周辺のうちの少なくとも前記マスクで覆われていた部分に前記半田を塗布する第2工程と、を含み、
前記第1の半田が第1の半田粒子を含み、前記第2の半田が前記第1の半田粒子の粒径よりも大きい粒径を有する第2の半田粒子を有する、ことを特徴とするものである。
このような構成であれば、バイアホール内に半田を埋め込む際に、その開口面の周辺の少なくとも一部は半田の付着が防止されるので、バイアホール内から外への空気の逃げ道が確保される。従って、バイアホール内にクリーム状の半田を隙間無く埋め込むことが容易であり、ボイドの発生を低減することができる。
〔発明2〕 発明2の半田印刷方法は、発明1の半田印刷方法において、前記マスクは、前記バイアホールの開口面の周辺全体を覆った状態で前記バイアホールと重なり合う位置だけに貫通穴を有する、ことを特徴とするものである。
このような構成であれば、バイアホールの開口面の周辺全体が空気の逃げ道となるので、バイアホール内でのボイドの発生をさらに低減することができる。
〔発明3〕 発明3の半田印刷方法は、発明2の半田印刷方法において、前記貫通穴の径は、前記バイアホールの開口面の径と一致していることを特徴とするものである。
このような構成であれば、バイアホール内へ半田を効率良く供給することができる。
〔発明4〕 発明4の半田印刷方法は、発明1から発明3の何れか一の半田印刷方法において、前記マスクを第1マスクとしたとき、前記第2工程では、前記パッド領域以外の前記基板表面を第2マスクで覆った状態で、前記バイアホールの開口面の周辺に前記第2の半田を塗布することを特徴とするものである。
このような構成であれば、パッド領域以外の基板表面への半田の付着を防止することができる。
〔発明5〕 発明5の半田印刷方法は、発明4の半田印刷方法において、前記第2マスクは、前記パッド領域以外の前記基板表面を覆った状態で、前記パッド領域と重なり合う位置に貫通した開口部を有し、前記開口部の径は、前記パッド領域の径と一致していることを特徴とするものである。
このような構成であれば、パッド領域全体に半田を印刷することができる。
〔発明6〕 発明6の半導体装置の製造方法は、発明1から発明5の何れか一の半田印刷方法によって前記パッド領域に前記第2の半田を印刷した後で、前記第2の半田が印刷された前記パッド領域に半導体素子の電極部を接合することを特徴とするものである。
このような構成であれば、バイアホール内でのボイドの発生を低減することができる。従って、パッド領域と半田との接合強度を十分に保持することができ、パッド領域と半導体素子の電極部との間で電気的接続の信頼性を高めることができる。
本発明は、凹状バイアホール(コンフォーマルバイア)内とその開口面の周辺とを含むパッド領域にクリーム状の半田を印刷する半田印刷方法及び、当該半田印刷方法を応用した半導体装置の製造方法に適用して極めて好適である。
また、本発明は、配線層と、バイアホールを有する絶縁性の基材と、バッドと、第1の半田粒子と第2の半田粒子とを有する接続部と、を含み、前記パッドが前記バイアホールの内壁面と、前記バイアホールの底面と、および前記バイアホールの開口面の周辺とに位置し、前記バイアホールの底面が前記配線層の表面であり、前記第1の半田粒子が前記バイアホール内に位置し、前記第2の半田粒子が前記バイアホールの開口面の周辺に位置し、前記第2の半田粒子が前記第1の半田粒子の粒径よりも大きい粒径を有する、ことを特徴とする基板であってもよい。
以下、本発明の実施の形態を図面に基づいて説明する。
図1(A)〜図2(C)は、本発明の実施形態に係る半田の印刷方法を示す工程図である。図1(A)に示すように、半田が印刷されるビルドアップ基板100は、例えば、絶縁性の基板1と、この基板1上に設けられた配線層(以下、「内層」という。)3と、内層3を基板1との間で挟むようにして基板1上に設けられた絶縁性の基材5と、この基材5に設けられた凹状バイアホール(以下、単に「バイアホール」という。)Hと、このバイアホールH内と、その開口面の周辺とを含む領域に設けられたパッド11と、このパッド11の周辺部と、パッド11以外の基材5表面とを覆うソルダーレジスト21とを含んだ構成となっている。
基板1は、レーザで穴あけした基材を複数枚重ね合わせて形成したものである。基板1及び基材5は、例えばアラミド不繊布基材で構成されている。また、図1(A)に示すように、バイアホールHの底面は内層3の表面となっており、この底面である内層3の表面及びバイアホールHの内壁面はパッド11で覆われている。つまり、パッド11は、その直下にある内層3に落とされ、この内層3によって水平方向へ引き出されている。このようなビルドアップ基板のパッド11上にBGA等のボール電極を接合する場合には、予めパッド11上に半田を印刷して接続部を形成する。
即ち、まず始めに、図1(B)に示すように、ソルダーレジスト21上に半田印刷用の第1のマスクM1を配置し、その貫通穴をバイアホールHに重ねあわせる。このマスクM1の配置によって、バイアホールH以外のパッド11上及びソルダーレジスト21上は覆われ、半田の付着が防止される。図1(B)に示すように、このマスクM1の貫通穴h1の径は、バイアホールHの開口面の径とほぼ同じであり、貫通穴h1を通った半田は、その大部分が開口面の周辺に付着することなくそのままバイアホールH内へ入るようになっている。
次に、マスクM1上にスキージ等(図示せず)を配置し、クリーム状の半田をマスクM1上に供給すると共に、スキージをマスクM1上で移動させる。ここで、クリーム状の半田とは、例えば、半田粒子とフラックスと溶剤とが混ざってクリーム状になったものである。このマスクM1を用いた半田印刷工程(以下、単に「第1印刷工程」という。)では、クリーム状の半田をバイアホールH内にできるだけ隙間無く埋め込むことを目的に、半田粒子の粒径が小さいタイプのものを選んで使用する。例えば、この第1印刷工程では、クリーム状の半田として、半田粒子の粒径(粒の直径)が15〜25[μm]程度のタイプのものを使用する。
図1(B)において、マスクM1上に供給されたクリーム状の半田は、スキージの移動によって、貫通穴h1を通ってマスクM1下に供給され、図1(C)に示すように、バイアホール内に埋め込まれる。ここで、バイアホールの開口面の周辺はその上方がマスクM1で覆われており、それゆえ、この部分には半田は多く付着しない。つまり、バイアホールの開口面の周辺に、バイアホール内から外への空気の逃げ道が確保されている。従って、バイアホール内の空気をその外へ効率良く逃がしつつ、バイアホール内に半田S1を埋め込むことができる。バイアホール内に半田S1を充填した後で、図1(D)に示すように、ソルダーレジスト21上からマスクを取り去る。
次に、図2(A)に示すように、ソルダーレジスト21上に半田印刷用の第2のマスクM2を配置し、その貫通穴(即ち、貫通した開口部)h2をソルダーレジスト21下から露出したパッド11に重ねあわせる。このようなマスクM2の配置によって、ソルダーレジスト21上は覆われ、半田の付着が防止される。図2(A)に示すように、このマスクM2の貫通穴h2の径は、ソルダーレジスト21下から露出したパッド11の径とほぼ同じであり、貫通穴h2を通った半田はそのままパッド11上に供給されるようになっている。
次に、マスクM2上にスキージ等(図示せず)を配置し、クリーム状の半田をマスクM2上に供給すると共に、スキージをマスクM2上で移動させる。このマスクM2を用いた半田印刷工程(以下、単に「第2印刷工程」という。)では、マスクM1を用いた第1印刷工程と比べて、半田粒子の粒径が多少大きいものを使用する。例えば、この第2印刷工程では、クリーム状の半田として、半田粒子の粒径(粒の直径)が25〜40[μm]程度のタイプのものを使用する。
スキージの移動によって、マスクM2上に供給されたクリーム状の半田は、貫通穴h2を通ってマスクM2下に供給される。そして、図2(B)に示すように、ソルダーレジスト21下から露出したパッド11上に、半田S2が厚く塗布され、半田S1及び半田S2とからなる接続部30が完成する。その後、図2(C)に示すように、ソルダーレジスト21上からマスクM2を取り去ることで、半田印刷工程を終了する。
半田印刷工程を終了した後は、図3に示すように、接続部30上に半導体素子(例えば、BGA等)のボール電極70を重ねあわせ、加熱して、ボール電極70と接続部70とを溶融させる。これにより、パッド11とボール電極70とを接合する。
このように、本発明の実施形態に係る半田印刷方法によれば、バイアホールH内にクリーム状の半田S1を埋め込む際に、その開口面の周辺全てにおいて半田S1の付着が防止されるので、バイアホールH内から外への空気の逃げ道が確保される。従って、バイアホールH内にクリーム状の半田S1を隙間無く埋め込むことが容易であり、ボイドの発生を低減することができる。
これにより、パッド11と接続部30との接合強度を十分に保持することができ、パッド11とボール電極70との間で電気的接続の信頼性を高めることができる。また、ボイドの発生を低減することができるので、ボイドの膨張による接続部30の破裂を防止することができる。
この実施形態では、ビルドアップ基板100が発明1〜6の「基板」に対応し、内層3が発明1〜6の「内層」に対応している。また、ソルダーレジスト21下から露出したパッド11が発明1〜6の「パッド領域」に対応している。さらに、マスクM1が発明1〜6の「(第1)マスク」に対応し、マスクM2が発明4〜6の「第2マスク」に対応している。また、貫通穴h1が発明2〜6の「貫通穴」に対応し、貫通穴h2が発明5,6の「貫通した開口部」に対応している。さらに、ボール電極70が発明6の「半導体素子の電極部」に対応している。
なお、この実施形態では、第1印刷工程で使用するクリーム状の半田として、半田粒子の粒径が小さいタイプのものを選択する場合について説明した。しかしながら、第1印刷工程で使用する半田は粒径が小さいタイプのものに限定する必要はない。第1印刷工程で使用する半田は、粒径が小さなタイプのものが望ましい、ということである。
例えば、第1印刷工程で使用する半田として、半田粒子の粒径が多少大きめのタイプのものを選択しても良い。この場合でも、バイアホールHの開口面の周辺には空気の逃げ道が確保されているので、バイアホールH内にクリーム状の半田を隙間無く埋め込むことが可能である。
実施形態に係る半田の印刷方法を示す図(その1)。 実施形態に係る半田の印刷方法を示す図(その2)。 半導体装置の製造方法を示す図。 従来例を示す図。
符号の説明
1 基板、3 内層、5 基材、11 パッド、21 ソルダーレジスト、30 接続部、100 ビルドアップ基板、H バイアホール、h,h1,h2 貫通穴、M1,M2 マスク、S1,S2 半田

Claims (7)

  1. 基板表面から内層に至るバイアホール内と当該バイアホールの開口面の周辺とを含むパッド領域に第1および第2の半田を印刷する方法であって、
    前記開口面の周辺の少なくとも一部をマスクで覆った状態で前記パッド領域に前記第1の半田を塗布して、前記バイアホール内に前記第1の半田を埋め込む第1工程と、
    前記第1工程の後で、前記開口面の周辺のうちの少なくとも前記マスクで覆われていた部分に前記第2の半田を塗布する第2工程と、を含み、
    前記第1の半田が第1の半田粒子を含み、前記第2の半田が前記第1の半田粒子の粒径よりも大きい粒径を有する第2の半田粒子を有する、ことを特徴とする半田印刷方法。
  2. 前記マスクは、前記バイアホールの開口面の周辺全体を覆った状態で前記バイアホールと重なり合う位置だけに貫通穴を有する、ことを特徴とする請求項1に記載の半田印刷方法。
  3. 前記貫通穴の径は、前記バイアホールの開口面の径と一致していることを特徴とする請求項2に記載の半田印刷方法。
  4. 前記マスクを第1マスクとしたとき、
    前記第2工程では、前記パッド領域以外の前記基板表面を第2マスクで覆った状態で、前記バイアホールの開口面の周辺に前記第2の半田を塗布することを特徴とする請求項1から請求項3の何れか一項に記載の半田印刷方法。
  5. 前記第2マスクは、前記パッド領域以外の前記基板表面を覆った状態で、前記パッド領域と重なり合う位置に貫通した開口部を有し、
    前記開口部の径は、前記パッド領域の径と一致していることを特徴とする請求項4に記載の半田印刷方法。
  6. 請求項1から請求項5の何れか一項に記載の半田印刷方法によって前記パッド領域に前記第2の半田を印刷した後で、前記第2の半田が印刷された前記パッド領域に半導体素子の電極部を接合することを特徴とする半導体装置の製造方法。
  7. 配線層と、
    バイアホールを有する絶縁性の基材と、
    パッドと、
    第1の半田粒子と第2の半田粒子とを有する接続部と、を含み、
    前記パッドが前記バイアホールの内壁面と、前記バイアホールの底面と、および前記バイアホールの開口面の周辺とに位置し、前記バイアホールの底面が前記配線層の表面であり、前記第1の半田粒子が前記バイアホール内に位置し、前記第2の半田粒子が前記バイアホールの開口面の周辺に位置し、前記第2の半田粒子が前記第1の半田粒子の粒径よりも大きい粒径を有する、ことを特徴とする基板。
JP2005150588A 2005-05-24 2005-05-24 半田印刷方法、半導体装置の製造方法及び基板 Expired - Fee Related JP4661359B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005150588A JP4661359B2 (ja) 2005-05-24 2005-05-24 半田印刷方法、半導体装置の製造方法及び基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005150588A JP4661359B2 (ja) 2005-05-24 2005-05-24 半田印刷方法、半導体装置の製造方法及び基板

Publications (2)

Publication Number Publication Date
JP2006332159A JP2006332159A (ja) 2006-12-07
JP4661359B2 true JP4661359B2 (ja) 2011-03-30

Family

ID=37553567

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005150588A Expired - Fee Related JP4661359B2 (ja) 2005-05-24 2005-05-24 半田印刷方法、半導体装置の製造方法及び基板

Country Status (1)

Country Link
JP (1) JP4661359B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102109046B1 (ko) * 2012-12-17 2020-05-12 엘지이노텍 주식회사 인쇄회로 기판 및 그 제조 방법
KR20210065347A (ko) 2019-11-27 2021-06-04 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183498A (ja) * 1998-12-17 2000-06-30 Sumitomo Metal Electronics Devices Inc 半田バンプ形成方法
JP2003332723A (ja) * 2002-05-14 2003-11-21 Toshiba Corp プリント配線板の製造装置とその製造方法及び電子機器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183498A (ja) * 1998-12-17 2000-06-30 Sumitomo Metal Electronics Devices Inc 半田バンプ形成方法
JP2003332723A (ja) * 2002-05-14 2003-11-21 Toshiba Corp プリント配線板の製造装置とその製造方法及び電子機器

Also Published As

Publication number Publication date
JP2006332159A (ja) 2006-12-07

Similar Documents

Publication Publication Date Title
JP5018826B2 (ja) 電子デバイスおよびその製造方法
JP4842864B2 (ja) 電子装置及びその製造方法
US20100006331A1 (en) Printed Circuit Board With Embedded Semiconductor Component and Method for Fabricating the Same
JP2001308220A (ja) 半導体パッケージ及びその製造方法
JP3277997B2 (ja) ボールグリッドアレイパッケージとその製造方法
JP2006165252A (ja) チップ内蔵基板の製造方法
JP2012079876A (ja) 電子装置の製造方法及び電子装置
JP2009129951A (ja) 導電性バンプの形成方法
JP2007059767A (ja) アンダーフィル材を用いて電子部品を搭載した基板及びその製造方法
US20090211798A1 (en) Pga type wiring board and method of manufacturing the same
JP5106197B2 (ja) 半導体装置およびその製造方法
JP4661359B2 (ja) 半田印刷方法、半導体装置の製造方法及び基板
JP5228479B2 (ja) 電子装置の製造方法
JP2005340448A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
WO2007080863A1 (ja) 半導体装置、該半導体装置を実装するプリント配線基板、及びそれらの接続構造
JP2005340450A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
KR100771674B1 (ko) 인쇄회로기판 및 그 제조방법
JP2009212160A (ja) 配線基板およびその製造方法
JP3350454B2 (ja) 半導体集積回路装置およびその製造方法並びに製造装置
JP5311656B2 (ja) 配線基板
JP4333249B2 (ja) Icパッケージ及びその製造方法、回路基板
JP2001358445A (ja) 電子部品の実装構造
JP2001156441A (ja) Csp・bgaのリペア工法
JP2000164774A (ja) 半導体装置及びその製造方法
JP2002261116A (ja) 半導体装置およびその製造方法ならびに半導体製造装置

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070404

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080501

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100617

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100622

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100715

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101207

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101220

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140114

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees