JP4644989B2 - セラミック回路基板の製造方法 - Google Patents
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Description
【０００１】
本発明は、半導体素子等と接続して電子回路を構成するセラミック回路基板の製造方法に関するものである。
【０００２】
【従来の技術】
一般にマイクロ波からミリ波帯に及ぶ高周波用のセラミック回路基板は、焼結したセラミック基板の表面に蒸着等により金属薄膜を形成し、該金属薄膜をフォトリソグラフィー技術により所望の導体パターンにエッチングすることにより作製する。
この方法では、セラミック基板と導体パターンを構成する金属薄膜との密着力を高めるため、セラミック基板の表面に、チタン又はクロム等を下地金属として形成し、その上に前記金属薄膜を形成する。従って、下地金属についても蒸着して、フォトリソグラフィー技術によりエッチングを行う必要があり、製造工程が複雑になると共に製造コストが高くなった。
【０００３】
図２は特開平１１−２２４９８４号等で提案されている製造方法により製造されたセラミック回路基板の断面図である。図２において１２はガラスセラミックシートを示す。このガラスセラミックシート１２の必要箇所にビアホール１３，１３…を打ち抜き、該ビアホール１３，１３…にスクリーン印刷方法により銀等の金属ペーストを埋め込む。該金属ペーストを埋め込んだガラスセラミックシート１２の表裏面に、パターン化された金属薄膜である導体パターン１４を熱圧着により形成する。
【０００４】
次に前記導体パターン１４を形成したガラスセラミックシート１２の表裏面に、ガラスセラミックの焼成温度では焼結しないアルミナシートを圧着して積層体を形成し、該積層体を両面からアルミナ９６％基板で挟み、該アルミナ９６％基板により前記積層体に荷重を加えながら焼成処理を行う。
上述のようにガラスセラミックシート１２の表裏面に導体パターン１４を形成することにより作製されたセラミック回路基板１１は、必要箇所にワイヤーボンディング等で半導体素子（図示せず）と接続することにより電子回路を構成する。
【０００５】
【発明が解決しようとする課題】
上述の方法では、焼成処理を行う前にガラスセラミックシート１２に導体パターン１４を構成する金属薄膜を形成するため、ガラスセラミックシート１２と金属薄膜との密着力が高く、前記金属薄膜の形成前に下地金属を形成する必要はない。
しかし、熱圧着によりガラスセラミックシート１２の表裏面に導体パターン１４を形成するため、導体パターン１４がガラスセラミックシート１２の内部に埋没する。その結果、ガラスセラミックシート１２の厚みは、導体パターン１４のある部分とない部分とで厳密には異なることとなる。
【０００６】
セラミック回路基板１１の表層導体パターン１４としては、マイクロストリップライン及びコプレーナラインが一般的であり、データベース及び実験式から容易に設計することが可能である。しかし、これは平坦な基板上に形成される有限の厚みを有する導体パターンの設計方法であるため、上述の製造方法のようにガラスセラミックシート１２に埋没して形成される導体パターン１４の設計には用いることはできない。このため上述のセラミック回路基板１１では、電気特性の設計が難しいという欠点があった。
一方、導体パターン１４が埋没することによりガラスセラミックシート１２は変形し、その状態で両面から荷重を加えながら焼成処理を行うため、変形が焼成後も残ることになり、セラミック回路基板の寸法精度が低下するという問題があった。
【０００７】
本発明は斯かる事情に鑑みてなされたものであり、高周波特性に優れた金属薄膜を用いたセラミック回路基板において、導体パターンを構成する金属薄膜を、ガラスセラミックからなる基板の焼成時に一体的に形成し、前記導体パターンを構成する金属薄膜を埋没させず該基板の表面から突出させて形成することにより、マイクロストリップライン及びコプレーナラインの設計データベース及び実験式を用いて容易に設計することができ、かつ高い寸法精度を得ることのできるセラミック回路基板を提供することを目的とする。
【０００８】
本発明の他の目的は、低抵抗の金属により作製した金属薄膜を用いることにより、低抵抗の導体パターンを形成することができ、マイクロ波からミリ波帯に及ぶ高周波で動作する電子回路の構成にも適したセラミック回路基板を提供することにある。
【０００９】
本発明の更に他の目的は、圧延により作製した金属箔を用いることにより、緻密な導体パターンを形成することができ、マイクロ波からミリ波帯に及ぶ高周波で動作する電子回路の構成にも適したセラミック回路基板を提供することにある。
【００１０】
本発明の更に他の目的は、ガラスセラミックの焼成温度では焼結しないセラミックからなるシートの表面に金属薄膜を埋め込み、該シートの金属薄膜を埋め込んだ表面を、ガラスセラミックシートに圧着して積層体を形成し、該積層体に焼成処理を行うことにより、前記金属薄膜が、前記ガラスセラミックシートに埋没せず、寸法精度の高いセラミック回路基板の製造方法を提供することにある。
【００１１】
本発明の更に他の目的は、前記積層体に荷重を加えながら焼成処理を行うことにより、回路基板内部において空洞の生成を防止するセラミック回路基板の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
第１発明に係るセラミック回路基板は、ガラスセラミックからなる基板の片面又は両面に金属薄膜による導体パターンを備えたセラミック回路基板において、前記金属薄膜による導体パターンが、前記基板の焼成時に一体的に形成されたものであり、前記基板の表面から突出していることを特徴とする。
【００１３】
第１発明による場合は、導体パターンを構成する金属薄膜を、ガラスセラミックからなる基板の焼成時に一体的に形成し、前記基板に埋没させず、該基板の表面から突出させて形成することにより、導体パターンをマイクロストリップライン及びコプレーナラインとして容易に設計することができる。また前記導体パターンを構成する金属薄膜の埋没による基板の変形が生じず、寸法精度の高いセラミック回路基板を実現することができる。
【００１４】
第２発明に係るセラミック回路基板は、第１発明に係るセラミック回路基板において、前記金属薄膜が、金，銀，銅又はニッケルのいずれかを主成分とすることを特徴とする。
【００１５】
第２発明による場合は、低抵抗の金属を用いることにより、伝送効率が良い導体パターンを形成することができ、マイクロ波からミリ波帯に及ぶ高周波で動作する電子回路の構成に適したセラミック回路基板を実現することができる。
【００１６】
第３発明に係るセラミック回路基板は、第１又は第２発明に係るセラミック回路基板において、前記金属薄膜が、圧延により作製された金属箔であることを特徴とする。
【００１７】
第３発明による場合は、圧延により作製した金属薄膜を用いることにより、蒸着又はスパッタリングで形成する場合に比べ安価で、空洞がなく緻密な導体パターンを形成することができ、伝送効率が良く、マイクロ波からミリ波帯に及ぶ高周波で動作する電子回路の構成に適したセラミック回路基板を実現することができる。
【００１８】
第４発明に係るセラミック回路基板の製造方法は、ガラスセラミックからなるシートを形成する第１工程と、前記シートの焼成温度では焼結しないセラミックからなるシートの表面に金属薄膜を埋め込む第２工程と、第１工程で形成されたシートの片面又は両面に、第２工程で金属薄膜を埋め込まれたシートの前記表面を圧着して積層体を形成し、該積層体に焼成処理を行う第３工程とを備えることを特徴とする。
【００１９】
第４発明による場合は、導体パターンは、焼成処理時にガラスセラミックの焼成温度では焼結しないセラミックからなるシートに埋没し、ガラスセラミックシートには埋没しない。従って、焼成処理後に焼結しなかったセラミックを取り除くと、前記導体パターンを構成する金属薄膜が、前記ガラスセラミックシートの表面から突出して形成されるため、前記ガラスセラミックシートは変形しない。これにより、導体パターンの設計が容易になるとともに、寸法精度の高いセラミック回路基板を実現することができる。
【００２０】
第５発明に係るセラミック回路基板の製造方法は、第４発明に係るセラミック回路基板の製造方法において、第３工程の焼成処理は、前記積層体に、両面から荷重を加えながら行うことを特徴とする。
【００２１】
第５発明による場合は、積層体の両面から荷重を加えることにより、焼成処理時のガラスセラミック、特にビアホール周辺に生成しやすい空洞の生成を防止することができ、信頼性の高いセラミック回路基板を得ることができる。
【００２２】
【発明の実施の形態】
以下本発明をその実施の形態を示す図面に基づいて詳述する。図１は本発明に係るセラミック回路基板の製造過程の説明図である。図１において２はガラスセラミックシートを示し、このガラスセラミックシート２は、以下のように作製される。
ＣａＯ−ＳｉＯ2 −Ａｌ2 Ｏ3 −Ｂ2 Ｏ3 系ガラス粉末６０ｗｔ％とＡｌ2 Ｏ3 粉末４０ｗｔ％との混合粉末に、キシレン、トルエン及び１−ブタノールからなる有機溶剤、アジピン酸・ジ・２・エチルヘキシルからなる可塑剤及びポリビニルブチラールからなる有機バインダを加え、ボールミルで混合しスラリーを作製する。得られたスラリーを真空中で脱泡処理した後、ドクターブレード法を用い有機フィルム上に厚さが５００μｍのシートを形成し、４０〜６０℃で十分乾燥させる。その後、適当な大きさに切り分けガラスセラミックシート２とする。
上述のように作製したガラスセラミックシート２の必要箇所にビアホール３を打ち抜き、該ビアホール３に、銀粉末とテルピネオールからなる溶剤とセルロース系の有機バインダとからなる導体ペーストを、スクリーン印刷法により埋め込む。
【００２３】
図中５はアルミナシートを示し、このアルミナシート５は、ガラスセラミックの焼成温度では焼結しないセラミックであるアルミナ粉末と、ポリビニルブチラールからなる有機バインダと、アジピン酸・ジ・２・エチルヘキシルからなる可塑剤と、トルエン、キシレン及び１−ブタノールを混合した混合液とを混合したスラリーを、ドクターブレード法で有機フィルム上に厚さが３００μｍでシート成形することにより作製される。
アルミナシート５は１００μｍより薄い場合は、焼成処理中にガラスセラミックを拘束する効果が薄れ、１０００μｍより厚い場合、脱バインダ性が悪化するため、適当な厚みを選択する必要がある。
【００２４】
次に圧延により１５μｍ程度の厚みに作製された銀箔を粘着性を有する有機フィルム（図示せず）に貼り付け、フォトリソグラフィー技術を用いて前記銀箔をエッチングし、所望の導体パターン４に形成する。前記有機フィルムの導体パターン４が貼付してある表面と前記アルミナシート５の表面とを、６０℃で１７ｋｇｆ／ｃｍ2 の条件で熱圧着することにより、前記導体パターン４をアルミナシート５に埋め込み、その後有機フィルムを剥離する。
尚、導体パターン４をアルミナシート５に埋め込む際に、導体パターン４が変形しないように、アルミナシート５は十分な変形能を有することが望ましい。アルミナシート５は、ガラスセラミックシート２の焼成処理後に取り除かれるものであるため変形しても差し支えない。また有機バインダ及び可塑剤の種類及び量を調整すること等により、アルミナシート５の変形能を調整することができる。
【００２５】
図１（ａ）に示すように、上述のように作製した２枚のアルミナシート５，５の夫々導体パターン４が埋め込まれた面（導体パターン４が貼付された有機フィルムを熱圧着した面）を、ガラスセラミックシート２の表裏面の夫々に向き合うように配置し、所定位置で正確に重ね合わせ、８０℃で８０ｋｇｆ／ｃｍ2 の条件で荷重を加えることにより、図１（ｂ）に示すような積層体６を形成する。
積層体６を両面から多孔質のアルミナ９２％基板（図示せず）により挟み、７ｋｇｆ／ｃｍ2 の荷重を加えながら９００℃で２時間焼成処理を行い、焼成処理後に、焼結しなかったアルミナを除去する。
【００２６】
上述のように焼成処理中に積層体６に荷重が加えられた場合でも、アルミナシート５が十分な変形能を有しているため、導体パターン４は、ガラスセラミックシート２には埋没せず、アルミナシート５に埋没する。従って、焼結しなかったアルミナを除去すると、図１（ｃ）に示すように、導体パターン４を構成する銀箔が、ガラスセラミックシート２の表裏面から突出して形成される。
上述のようにガラスセラミックシート２の表裏面に導体パターン４を形成することにより作製されたセラミック回路基板１は、必要箇所にワイヤーボンディング等で半導体素子と接続することにより電子回路を構成する。
【００２７】
本実施の形態では、ガラスセラミックの焼成温度で焼結しないセラミックとしてアルミナを用いているが、これに限定されるものではない。また、圧延により作製した銀箔により導体パターンを形成しているが、金，銅又はニッケルを用いても同様の効果が得られ、メッキ等により形成した金属薄膜により導体パターンを形成するようにしてもよい。
また、セラミック回路基板１は単層構造としているが、セラミック回路基板１を複数枚積層することにより多層構造としてもよい。この場合、内層に形成される導体パターンとしては、金属薄膜による導体パターンの他、金属粉末、バインダ及びビヒクルからなる導体ペーストを用いて形成されたものでもよい。
【００２８】
従来技術及び本発明に係る製造方法により試験用のセラミック回路基板を作製し、夫々のセラミック回路基板の厚み及び特性インピーダンスの測定を行った。セラミック回路基板は夫々、厚みが５００μｍのガラスセラミックシートに、１５μｍの厚みを有する銀箔により導体パターンを形成することにより作製した。
【００２９】
【表１】
【００３０】
表１は、作製されたセラミック回路基板において、導体パターンが埋没していない部分での基板の厚み、導体パターンが埋没している部分での基板の厚み、基板の平面方向における寸法のばらつき及び特性インピーダンスの測定結果をまとめた表である。表中のサンプル１は本発明に係る製造方法により製造されたセラミック回路基板であり、サンプル２は従来技術に係る製造方法により製造されたセラミック回路基板である。
基板の厚みは、断面をＳＥＭ（Scanning Electron Microscope）観察により測長し、基板の平面方向における寸法のばらつきは、ビアホール間の２０箇所を光学顕微鏡で測長し、そのばらつきから求め、特性インピーダンスは形成した導体パターン中のコプレーナ線路の特性インピーダンスをネットワークアナライザにより測定した。尚、夫々のセラミック回路基板は、コプレーナ線路の特性インピーダンスが５０Ωとなるように設計してある。
【００３１】
本発明に係るセラミック回路基板であるサンプル１は、導体パターンの有無にかかわらず基板の厚みが略一定であり、導体パターンが基板表面から突出して形成されていることが分かる。また、従来技術に係るセラミック回路基板であるサンプル２に比べ、基板の平面方向における寸法のばらつきが少なく、インピーダンスの値も略所定の設計通りとなっている。
【００３２】
次に、上述と同様に作製された２５０μｍの厚みを有するガラスセラミックシートを５枚積層して積層体を形成し、導体パターンが埋め込まれたアルミナシートを配置し、該積層体に荷重を加えながら焼成処理を行った多層基板と、同様に積層体を形成し、荷重を加えずに焼成処理を行った多層基板とを比較する。
荷重を加えながら焼成処理を行った多層基板及び荷重を加えずに焼成処理を行った多層基板は共に、厚みが７５０μｍ程度、厚みのばらつきが±０．０６％程度であった。しかし、ビアホールの近傍に形成された空洞の状態に差が現れた。
【００３３】
【表２】
【００３４】
表２は、作製された多層基板において、近傍に空洞が形成されたビアホールの数及び近傍に空洞が形成されなかったビアホールの数の測定結果をまとめた表である。表中のサンプル３は積層体に荷重を加えながら焼成処理を行った多層基板であり、サンプル４は積層体に荷重を加えずに焼成処理を行った多層基板である。また夫々の多層基板において５０個のビアホールについて測定した。
【００３５】
荷重を加えながら焼成処理を行った多層基板であるサンプル３は、ビアホールの近傍に空洞が形成されず、荷重を加えずに焼成処理を行った多層基板であるサンプル４は、近傍に空洞が形成されたビアホールが４個測定された。
従って、特に多層構造のような厚みの厚い回路基板の焼成処理は、積層体に荷重を加えながら行うことが望ましい。
【００３６】
【発明の効果】
第１発明による場合は、導体パターンを構成する金属薄膜を、ガラスセラミックからなる基板の焼成時に一体的に形成し、前記基板に埋没させず、該基板の表面から突出させて形成することにより、導体パターンをマイクロストリップライン又はコプレーナラインとして容易に設計することができる。また前記導体パターンを構成する金属薄膜の埋没による基板の変形が生じず、寸法精度の高いセラミック回路基板を実現することができる。
【００３７】
第２発明による場合は、低抵抗の金属を用いることにより、伝送効率が良い導体パターンを形成することができ、マイクロ波からミリ波帯に及ぶ高周波で動作する電子回路の構成に適したセラミック回路基板を実現することができる。
【００３８】
第３発明による場合は、圧延により作製した金属薄膜を用いることにより、蒸着又はスパッタリングで形成する場合に比べ安価で、空洞がなく緻密な導体パターンを形成することができ、伝送効率が良く、マイクロ波からミリ波帯に及ぶ高周波で動作する電子回路の構成に適したセラミック回路基板を実現することができる。
【００３９】
第４発明による場合は、導体パターンは、焼成処理時にガラスセラミックの焼成温度では焼結しないセラミックからなるシートに埋没し、ガラスセラミックシートには埋没しない。従って、焼成処理後に焼結しなかったセラミックを取り除くと、前記導体パターンを構成する金属薄膜が、前記ガラスセラミックシートの表面から突出して形成されるため、前記ガラスセラミックシートは変形しない。これにより、導体パターンの設計が容易となるとともに、寸法精度の高いセラミック回路基板を実現することができる。
【００４０】
第５発明による場合は、積層体の両面から荷重を加えることにより、焼成処理時のガラスセラミック、特にビアホール周辺に生成しやすい空洞の生成を防止することができ、信頼性の高いセラミック回路基板を実現することができる。
【図面の簡単な説明】
【図１】本発明に係るセラミック回路基板の製造過程の説明図である。
【図２】従来のセラミック回路基板の断面図である。
【符号の説明】
１ セラミック回路基板
２ ガラスセラミックシート
３ ビアホール
４ 導体パターン
５ アルミナシート
６ 積層体
本発明は、半導体素子等と接続して電子回路を構成するセラミック回路基板の製造方法に関するものである。
【０００２】
【従来の技術】
一般にマイクロ波からミリ波帯に及ぶ高周波用のセラミック回路基板は、焼結したセラミック基板の表面に蒸着等により金属薄膜を形成し、該金属薄膜をフォトリソグラフィー技術により所望の導体パターンにエッチングすることにより作製する。
この方法では、セラミック基板と導体パターンを構成する金属薄膜との密着力を高めるため、セラミック基板の表面に、チタン又はクロム等を下地金属として形成し、その上に前記金属薄膜を形成する。従って、下地金属についても蒸着して、フォトリソグラフィー技術によりエッチングを行う必要があり、製造工程が複雑になると共に製造コストが高くなった。
【０００３】
図２は特開平１１−２２４９８４号等で提案されている製造方法により製造されたセラミック回路基板の断面図である。図２において１２はガラスセラミックシートを示す。このガラスセラミックシート１２の必要箇所にビアホール１３，１３…を打ち抜き、該ビアホール１３，１３…にスクリーン印刷方法により銀等の金属ペーストを埋め込む。該金属ペーストを埋め込んだガラスセラミックシート１２の表裏面に、パターン化された金属薄膜である導体パターン１４を熱圧着により形成する。
【０００４】
次に前記導体パターン１４を形成したガラスセラミックシート１２の表裏面に、ガラスセラミックの焼成温度では焼結しないアルミナシートを圧着して積層体を形成し、該積層体を両面からアルミナ９６％基板で挟み、該アルミナ９６％基板により前記積層体に荷重を加えながら焼成処理を行う。
上述のようにガラスセラミックシート１２の表裏面に導体パターン１４を形成することにより作製されたセラミック回路基板１１は、必要箇所にワイヤーボンディング等で半導体素子（図示せず）と接続することにより電子回路を構成する。
【０００５】
【発明が解決しようとする課題】
上述の方法では、焼成処理を行う前にガラスセラミックシート１２に導体パターン１４を構成する金属薄膜を形成するため、ガラスセラミックシート１２と金属薄膜との密着力が高く、前記金属薄膜の形成前に下地金属を形成する必要はない。
しかし、熱圧着によりガラスセラミックシート１２の表裏面に導体パターン１４を形成するため、導体パターン１４がガラスセラミックシート１２の内部に埋没する。その結果、ガラスセラミックシート１２の厚みは、導体パターン１４のある部分とない部分とで厳密には異なることとなる。
【０００６】
セラミック回路基板１１の表層導体パターン１４としては、マイクロストリップライン及びコプレーナラインが一般的であり、データベース及び実験式から容易に設計することが可能である。しかし、これは平坦な基板上に形成される有限の厚みを有する導体パターンの設計方法であるため、上述の製造方法のようにガラスセラミックシート１２に埋没して形成される導体パターン１４の設計には用いることはできない。このため上述のセラミック回路基板１１では、電気特性の設計が難しいという欠点があった。
一方、導体パターン１４が埋没することによりガラスセラミックシート１２は変形し、その状態で両面から荷重を加えながら焼成処理を行うため、変形が焼成後も残ることになり、セラミック回路基板の寸法精度が低下するという問題があった。
【０００７】
本発明は斯かる事情に鑑みてなされたものであり、高周波特性に優れた金属薄膜を用いたセラミック回路基板において、導体パターンを構成する金属薄膜を、ガラスセラミックからなる基板の焼成時に一体的に形成し、前記導体パターンを構成する金属薄膜を埋没させず該基板の表面から突出させて形成することにより、マイクロストリップライン及びコプレーナラインの設計データベース及び実験式を用いて容易に設計することができ、かつ高い寸法精度を得ることのできるセラミック回路基板を提供することを目的とする。
【０００８】
本発明の他の目的は、低抵抗の金属により作製した金属薄膜を用いることにより、低抵抗の導体パターンを形成することができ、マイクロ波からミリ波帯に及ぶ高周波で動作する電子回路の構成にも適したセラミック回路基板を提供することにある。
【０００９】
本発明の更に他の目的は、圧延により作製した金属箔を用いることにより、緻密な導体パターンを形成することができ、マイクロ波からミリ波帯に及ぶ高周波で動作する電子回路の構成にも適したセラミック回路基板を提供することにある。
【００１０】
本発明の更に他の目的は、ガラスセラミックの焼成温度では焼結しないセラミックからなるシートの表面に金属薄膜を埋め込み、該シートの金属薄膜を埋め込んだ表面を、ガラスセラミックシートに圧着して積層体を形成し、該積層体に焼成処理を行うことにより、前記金属薄膜が、前記ガラスセラミックシートに埋没せず、寸法精度の高いセラミック回路基板の製造方法を提供することにある。
【００１１】
本発明の更に他の目的は、前記積層体に荷重を加えながら焼成処理を行うことにより、回路基板内部において空洞の生成を防止するセラミック回路基板の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
第１発明に係るセラミック回路基板は、ガラスセラミックからなる基板の片面又は両面に金属薄膜による導体パターンを備えたセラミック回路基板において、前記金属薄膜による導体パターンが、前記基板の焼成時に一体的に形成されたものであり、前記基板の表面から突出していることを特徴とする。
【００１３】
第１発明による場合は、導体パターンを構成する金属薄膜を、ガラスセラミックからなる基板の焼成時に一体的に形成し、前記基板に埋没させず、該基板の表面から突出させて形成することにより、導体パターンをマイクロストリップライン及びコプレーナラインとして容易に設計することができる。また前記導体パターンを構成する金属薄膜の埋没による基板の変形が生じず、寸法精度の高いセラミック回路基板を実現することができる。
【００１４】
第２発明に係るセラミック回路基板は、第１発明に係るセラミック回路基板において、前記金属薄膜が、金，銀，銅又はニッケルのいずれかを主成分とすることを特徴とする。
【００１５】
第２発明による場合は、低抵抗の金属を用いることにより、伝送効率が良い導体パターンを形成することができ、マイクロ波からミリ波帯に及ぶ高周波で動作する電子回路の構成に適したセラミック回路基板を実現することができる。
【００１６】
第３発明に係るセラミック回路基板は、第１又は第２発明に係るセラミック回路基板において、前記金属薄膜が、圧延により作製された金属箔であることを特徴とする。
【００１７】
第３発明による場合は、圧延により作製した金属薄膜を用いることにより、蒸着又はスパッタリングで形成する場合に比べ安価で、空洞がなく緻密な導体パターンを形成することができ、伝送効率が良く、マイクロ波からミリ波帯に及ぶ高周波で動作する電子回路の構成に適したセラミック回路基板を実現することができる。
【００１８】
第４発明に係るセラミック回路基板の製造方法は、ガラスセラミックからなるシートを形成する第１工程と、前記シートの焼成温度では焼結しないセラミックからなるシートの表面に金属薄膜を埋め込む第２工程と、第１工程で形成されたシートの片面又は両面に、第２工程で金属薄膜を埋め込まれたシートの前記表面を圧着して積層体を形成し、該積層体に焼成処理を行う第３工程とを備えることを特徴とする。
【００１９】
第４発明による場合は、導体パターンは、焼成処理時にガラスセラミックの焼成温度では焼結しないセラミックからなるシートに埋没し、ガラスセラミックシートには埋没しない。従って、焼成処理後に焼結しなかったセラミックを取り除くと、前記導体パターンを構成する金属薄膜が、前記ガラスセラミックシートの表面から突出して形成されるため、前記ガラスセラミックシートは変形しない。これにより、導体パターンの設計が容易になるとともに、寸法精度の高いセラミック回路基板を実現することができる。
【００２０】
第５発明に係るセラミック回路基板の製造方法は、第４発明に係るセラミック回路基板の製造方法において、第３工程の焼成処理は、前記積層体に、両面から荷重を加えながら行うことを特徴とする。
【００２１】
第５発明による場合は、積層体の両面から荷重を加えることにより、焼成処理時のガラスセラミック、特にビアホール周辺に生成しやすい空洞の生成を防止することができ、信頼性の高いセラミック回路基板を得ることができる。
【００２２】
【発明の実施の形態】
以下本発明をその実施の形態を示す図面に基づいて詳述する。図１は本発明に係るセラミック回路基板の製造過程の説明図である。図１において２はガラスセラミックシートを示し、このガラスセラミックシート２は、以下のように作製される。
ＣａＯ−ＳｉＯ2 −Ａｌ2 Ｏ3 −Ｂ2 Ｏ3 系ガラス粉末６０ｗｔ％とＡｌ2 Ｏ3 粉末４０ｗｔ％との混合粉末に、キシレン、トルエン及び１−ブタノールからなる有機溶剤、アジピン酸・ジ・２・エチルヘキシルからなる可塑剤及びポリビニルブチラールからなる有機バインダを加え、ボールミルで混合しスラリーを作製する。得られたスラリーを真空中で脱泡処理した後、ドクターブレード法を用い有機フィルム上に厚さが５００μｍのシートを形成し、４０〜６０℃で十分乾燥させる。その後、適当な大きさに切り分けガラスセラミックシート２とする。
上述のように作製したガラスセラミックシート２の必要箇所にビアホール３を打ち抜き、該ビアホール３に、銀粉末とテルピネオールからなる溶剤とセルロース系の有機バインダとからなる導体ペーストを、スクリーン印刷法により埋め込む。
【００２３】
図中５はアルミナシートを示し、このアルミナシート５は、ガラスセラミックの焼成温度では焼結しないセラミックであるアルミナ粉末と、ポリビニルブチラールからなる有機バインダと、アジピン酸・ジ・２・エチルヘキシルからなる可塑剤と、トルエン、キシレン及び１−ブタノールを混合した混合液とを混合したスラリーを、ドクターブレード法で有機フィルム上に厚さが３００μｍでシート成形することにより作製される。
アルミナシート５は１００μｍより薄い場合は、焼成処理中にガラスセラミックを拘束する効果が薄れ、１０００μｍより厚い場合、脱バインダ性が悪化するため、適当な厚みを選択する必要がある。
【００２４】
次に圧延により１５μｍ程度の厚みに作製された銀箔を粘着性を有する有機フィルム（図示せず）に貼り付け、フォトリソグラフィー技術を用いて前記銀箔をエッチングし、所望の導体パターン４に形成する。前記有機フィルムの導体パターン４が貼付してある表面と前記アルミナシート５の表面とを、６０℃で１７ｋｇｆ／ｃｍ2 の条件で熱圧着することにより、前記導体パターン４をアルミナシート５に埋め込み、その後有機フィルムを剥離する。
尚、導体パターン４をアルミナシート５に埋め込む際に、導体パターン４が変形しないように、アルミナシート５は十分な変形能を有することが望ましい。アルミナシート５は、ガラスセラミックシート２の焼成処理後に取り除かれるものであるため変形しても差し支えない。また有機バインダ及び可塑剤の種類及び量を調整すること等により、アルミナシート５の変形能を調整することができる。
【００２５】
図１（ａ）に示すように、上述のように作製した２枚のアルミナシート５，５の夫々導体パターン４が埋め込まれた面（導体パターン４が貼付された有機フィルムを熱圧着した面）を、ガラスセラミックシート２の表裏面の夫々に向き合うように配置し、所定位置で正確に重ね合わせ、８０℃で８０ｋｇｆ／ｃｍ2 の条件で荷重を加えることにより、図１（ｂ）に示すような積層体６を形成する。
積層体６を両面から多孔質のアルミナ９２％基板（図示せず）により挟み、７ｋｇｆ／ｃｍ2 の荷重を加えながら９００℃で２時間焼成処理を行い、焼成処理後に、焼結しなかったアルミナを除去する。
【００２６】
上述のように焼成処理中に積層体６に荷重が加えられた場合でも、アルミナシート５が十分な変形能を有しているため、導体パターン４は、ガラスセラミックシート２には埋没せず、アルミナシート５に埋没する。従って、焼結しなかったアルミナを除去すると、図１（ｃ）に示すように、導体パターン４を構成する銀箔が、ガラスセラミックシート２の表裏面から突出して形成される。
上述のようにガラスセラミックシート２の表裏面に導体パターン４を形成することにより作製されたセラミック回路基板１は、必要箇所にワイヤーボンディング等で半導体素子と接続することにより電子回路を構成する。
【００２７】
本実施の形態では、ガラスセラミックの焼成温度で焼結しないセラミックとしてアルミナを用いているが、これに限定されるものではない。また、圧延により作製した銀箔により導体パターンを形成しているが、金，銅又はニッケルを用いても同様の効果が得られ、メッキ等により形成した金属薄膜により導体パターンを形成するようにしてもよい。
また、セラミック回路基板１は単層構造としているが、セラミック回路基板１を複数枚積層することにより多層構造としてもよい。この場合、内層に形成される導体パターンとしては、金属薄膜による導体パターンの他、金属粉末、バインダ及びビヒクルからなる導体ペーストを用いて形成されたものでもよい。
【００２８】
従来技術及び本発明に係る製造方法により試験用のセラミック回路基板を作製し、夫々のセラミック回路基板の厚み及び特性インピーダンスの測定を行った。セラミック回路基板は夫々、厚みが５００μｍのガラスセラミックシートに、１５μｍの厚みを有する銀箔により導体パターンを形成することにより作製した。
【００２９】
【表１】
表１は、作製されたセラミック回路基板において、導体パターンが埋没していない部分での基板の厚み、導体パターンが埋没している部分での基板の厚み、基板の平面方向における寸法のばらつき及び特性インピーダンスの測定結果をまとめた表である。表中のサンプル１は本発明に係る製造方法により製造されたセラミック回路基板であり、サンプル２は従来技術に係る製造方法により製造されたセラミック回路基板である。
基板の厚みは、断面をＳＥＭ（Scanning Electron Microscope）観察により測長し、基板の平面方向における寸法のばらつきは、ビアホール間の２０箇所を光学顕微鏡で測長し、そのばらつきから求め、特性インピーダンスは形成した導体パターン中のコプレーナ線路の特性インピーダンスをネットワークアナライザにより測定した。尚、夫々のセラミック回路基板は、コプレーナ線路の特性インピーダンスが５０Ωとなるように設計してある。
【００３１】
本発明に係るセラミック回路基板であるサンプル１は、導体パターンの有無にかかわらず基板の厚みが略一定であり、導体パターンが基板表面から突出して形成されていることが分かる。また、従来技術に係るセラミック回路基板であるサンプル２に比べ、基板の平面方向における寸法のばらつきが少なく、インピーダンスの値も略所定の設計通りとなっている。
【００３２】
次に、上述と同様に作製された２５０μｍの厚みを有するガラスセラミックシートを５枚積層して積層体を形成し、導体パターンが埋め込まれたアルミナシートを配置し、該積層体に荷重を加えながら焼成処理を行った多層基板と、同様に積層体を形成し、荷重を加えずに焼成処理を行った多層基板とを比較する。
荷重を加えながら焼成処理を行った多層基板及び荷重を加えずに焼成処理を行った多層基板は共に、厚みが７５０μｍ程度、厚みのばらつきが±０．０６％程度であった。しかし、ビアホールの近傍に形成された空洞の状態に差が現れた。
【００３３】
【表２】
表２は、作製された多層基板において、近傍に空洞が形成されたビアホールの数及び近傍に空洞が形成されなかったビアホールの数の測定結果をまとめた表である。表中のサンプル３は積層体に荷重を加えながら焼成処理を行った多層基板であり、サンプル４は積層体に荷重を加えずに焼成処理を行った多層基板である。また夫々の多層基板において５０個のビアホールについて測定した。
【００３５】
荷重を加えながら焼成処理を行った多層基板であるサンプル３は、ビアホールの近傍に空洞が形成されず、荷重を加えずに焼成処理を行った多層基板であるサンプル４は、近傍に空洞が形成されたビアホールが４個測定された。
従って、特に多層構造のような厚みの厚い回路基板の焼成処理は、積層体に荷重を加えながら行うことが望ましい。
【００３６】
【発明の効果】
第１発明による場合は、導体パターンを構成する金属薄膜を、ガラスセラミックからなる基板の焼成時に一体的に形成し、前記基板に埋没させず、該基板の表面から突出させて形成することにより、導体パターンをマイクロストリップライン又はコプレーナラインとして容易に設計することができる。また前記導体パターンを構成する金属薄膜の埋没による基板の変形が生じず、寸法精度の高いセラミック回路基板を実現することができる。
【００３７】
第２発明による場合は、低抵抗の金属を用いることにより、伝送効率が良い導体パターンを形成することができ、マイクロ波からミリ波帯に及ぶ高周波で動作する電子回路の構成に適したセラミック回路基板を実現することができる。
【００３８】
第３発明による場合は、圧延により作製した金属薄膜を用いることにより、蒸着又はスパッタリングで形成する場合に比べ安価で、空洞がなく緻密な導体パターンを形成することができ、伝送効率が良く、マイクロ波からミリ波帯に及ぶ高周波で動作する電子回路の構成に適したセラミック回路基板を実現することができる。
【００３９】
第４発明による場合は、導体パターンは、焼成処理時にガラスセラミックの焼成温度では焼結しないセラミックからなるシートに埋没し、ガラスセラミックシートには埋没しない。従って、焼成処理後に焼結しなかったセラミックを取り除くと、前記導体パターンを構成する金属薄膜が、前記ガラスセラミックシートの表面から突出して形成されるため、前記ガラスセラミックシートは変形しない。これにより、導体パターンの設計が容易となるとともに、寸法精度の高いセラミック回路基板を実現することができる。
【００４０】
第５発明による場合は、積層体の両面から荷重を加えることにより、焼成処理時のガラスセラミック、特にビアホール周辺に生成しやすい空洞の生成を防止することができ、信頼性の高いセラミック回路基板を実現することができる。
【図面の簡単な説明】
【図１】本発明に係るセラミック回路基板の製造過程の説明図である。
【図２】従来のセラミック回路基板の断面図である。
【符号の説明】
１ セラミック回路基板
２ ガラスセラミックシート
３ ビアホール
４ 導体パターン
５ アルミナシート
６ 積層体
Claims (2)
- ガラスセラミックからなるシートを形成する第１工程と、
前記シートの焼成温度では焼結しないセラミックからなるシートの表面に金属薄膜を埋め込む第２工程と、
第１工程で形成されたシートの片面又は両面に、第２工程で金属薄膜を埋め込まれたシートの前記表面を圧着して積層体を形成し、該積層体に焼成処理を行う第３工程と
を備えることを特徴とするセラミック回路基板の製造方法。 - 第３工程の焼成処理は、前記積層体に、両面から荷重を加えながら行うことを特徴とする請求項１に記載のセラミック回路基板の製造方法。
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Citations (7)
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|---|---|---|---|---|
| JPH0923060A (ja) * | 1995-07-07 | 1997-01-21 | Asahi Chem Ind Co Ltd | 新規メタライズ基板 |
| JPH11121889A (ja) * | 1997-10-16 | 1999-04-30 | Denki Kagaku Kogyo Kk | 回路基板 |
| JP2000216545A (ja) * | 1999-01-27 | 2000-08-04 | Matsushita Electric Ind Co Ltd | セラミック多層配線基板の製造方法 |
| JP2001015878A (ja) * | 1999-06-30 | 2001-01-19 | Kyocera Corp | 高周波用配線基板およびその製造方法 |
| JP2001102756A (ja) * | 1999-09-28 | 2001-04-13 | Kyocera Corp | 多層配線基板及びその製造方法 |
| JP2001111220A (ja) * | 1999-10-05 | 2001-04-20 | Murata Mfg Co Ltd | 多層セラミック基板およびその製造方法 |
| JP2001185824A (ja) * | 1999-12-24 | 2001-07-06 | Kyocera Corp | セラミック配線基板及びその製造方法 |
-
2001
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0923060A (ja) * | 1995-07-07 | 1997-01-21 | Asahi Chem Ind Co Ltd | 新規メタライズ基板 |
| JPH11121889A (ja) * | 1997-10-16 | 1999-04-30 | Denki Kagaku Kogyo Kk | 回路基板 |
| JP2000216545A (ja) * | 1999-01-27 | 2000-08-04 | Matsushita Electric Ind Co Ltd | セラミック多層配線基板の製造方法 |
| JP2001015878A (ja) * | 1999-06-30 | 2001-01-19 | Kyocera Corp | 高周波用配線基板およびその製造方法 |
| JP2001102756A (ja) * | 1999-09-28 | 2001-04-13 | Kyocera Corp | 多層配線基板及びその製造方法 |
| JP2001111220A (ja) * | 1999-10-05 | 2001-04-20 | Murata Mfg Co Ltd | 多層セラミック基板およびその製造方法 |
| JP2001185824A (ja) * | 1999-12-24 | 2001-07-06 | Kyocera Corp | セラミック配線基板及びその製造方法 |
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