JP4631810B2 - 半導体モジュールの電極構造 - Google Patents

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Description

この発明は、半導体モジュールの電極構造に係り、特に電力用半導体モジュールにおける２つの入力電極と出力電極の配置の改良に関する。
一般に、インバータ等においては、上アーム側のスイッチング素子と下アーム側のスイッチング素子を直列接続した電力用半導体モジュールが用いられる。この半導体モジュールは、上アーム側素子と下アーム側素子の直列接続の両端に接続された正側入力電極および負側入力電極と、上アーム側素子と下アーム側素子との接続点に接続された出力電極を有している。正側入力電極と負側入力電極に負荷用電源が接続され、上アーム側素子と下アーム側素子を交互にスイッチングすることにより出力電極から負荷に出力電流が供給される。
このような電力用半導体モジュールでは、各素子に大電流が流れるため、素子周辺の配線インダクタンスに応じて各素子のスイッチング時に大きなサージ電圧が発生し、このサージ電圧により各素子が破損したり、各素子をスイッチング制御するためのコントローラの損傷、寿命の低下等の問題を引き起こすおそれがあった。
そこで、例えば、特許文献１には、内部電極を構成する正側入力電極と負側入力電極と出力電極をそれぞれ板状に形成し、互いに近接して配置することによりモジュール内のインダクタンスを低減させた半導体モジュールが開示されている。
特開２００４−２１４４５２号公報
しかしながら、特許文献１の半導体モジュールでは、出力電極の一端に形成された出力端子が正側入力電極の入力端子および負側入力電極の入力端子から大きく離れてモジュールの反対側に引き出されているため、半導体モジュールのレイアウト配置がしにくくなるという問題がある。
この発明はこのような問題点を解消するためになされたもので、サージ電圧の発生を抑制しながらもレイアウト配置のしやすい半導体モジュールの電極構造を提供することを目的とする。
この発明に係る半導体モジュールの電極構造は、上アーム側素子と下アーム側素子が直列接続された半導体モジュールの電極構造において、上アーム側素子と下アーム側素子との接続点に接続されると共に、ほぼ二等辺三角形の形状を有しこの二等辺三角形の中線により第１および第２の半部に区画された中心部、並びに、この二等辺三角形の底辺部分が２つに分岐されて互いに平行に延出された矩形状の第１および第２の延出部を有し、且つ、出力端子を有する出力電極板と、前記直列接続の一端に接続されると共に、前記出力電極板の前記第１の延出部から前記中心部の第１の半部にかけて前記出力電極板の下側に近接してほぼ平行に重なるように配置され、且つ、前記出力電極板の前記中心部の第１の半部の斜辺付近に位置する第１の入力端子を有する第１の入力電極板と、前記直列接続の他端に接続されると共に、前記出力電極板の前記第２の延出部から前記中心部の第２の半部にかけて前記出力電極板の上側に近接してほぼ平行に重なるように配置され、且つ、前記出力電極板の前記中心部の第２の半部の斜辺付近に位置する第２の入力端子を有する第２の入力電極板とを備え、出力端子と第１の入力端子と第２の入力端子とが互いに近接して出力端子を頂点とするほぼ二等辺三角形状に配置されたものである。
好ましくは、第１の延出部の下側に配置された第１の入力電極板の端部と第１の延出部との間に上アーム側素子が接続され、第２の延出部とこの第２の延出部の上側に配置された第２の入力電極板の端部との間に下アーム側素子が接続される。
この発明によれば、第１の入力電極板と第２の入力電極板が出力電極板に近接してほぼ平行に重なるように配置され、出力端子と第１の入力端子と第２の入力端子とが互いに近接して出力端子を頂点とするほぼ二等辺三角形状に配置されているので、サージ電圧の発生が抑制されると共にレイアウト配置がしやすくなる。
以下、この発明の実施の形態を添付図面に基づいて説明する。
図１及び図２にこの発明の実施の形態に係る半導体モジュールの電極構造を示す。上アーム側素子１を構成する６個のＭＯＳＦＥＴからなるスイッチング素子２が回路基板３上に配列され、それぞれのスイッチング素子２の裏面電極（図示せず）が回路基板３の表面の導電パターン４上にハンダ付けされている。同様に、下アーム側素子５を構成する６個のＭＯＳＦＥＴからなるスイッチング素子６が回路基板７上に配列され、それぞれのスイッチング素子６の裏面電極（図示せず）が回路基板７の表面の導電パターン８上にハンダ付けされている。上アーム側素子１の回路基板３と下アーム側素子５の回路基板７は、互いに並んで配置されている。
これら回路基板３および７の双方に近接するように出力電極板９が配置されている。この出力電極板９は、ほぼ二等辺三角形Ｔ１の形状を有すると共に二等辺三角形Ｔ１の中線Ｃ１により右半部（第１の半部）と左半部（第２の半部）とに区画された中心部９ａと、この二等辺三角形の底辺部分が２つに分岐されて互いに平行に延出された矩形状の右側延出部（第１の延出部）９ｂおよび左側延出部（第２の延出部）９ｃと、二等辺三角形の頂点付近に形成された出力端子９ｔとを有している。
出力電極板９の右側延出部９ｂから中心部９ａの二等辺三角形Ｔ１の右半部にかけて出力電極板９の下側で出力電極板９に近接してほぼ平行に重なるように正側入力電極板１０が配置されている。この正側入力電極板１０は、出力電極板９の右側延出部９ｂとほぼ同一の形状および大きさを有する一端部１０ａを有すると共に出力電極板９の中心部９ａの右半部へ延び、二等辺三角形Ｔ１の右側の斜辺の外側を回って出力電極板９の上側に折り返された正側入力端子１０ｔを有している。
また、出力電極板９の左側延出部９ｃから中心部９ａの二等辺三角形Ｔ１の左半部にかけて出力電極板９の上側で出力電極板９に近接してほぼ平行に重なるように負側入力電極板１１が配置されている。この負側入力電極板１１は、出力電極板９の左側延出部９ｃとほぼ同一の形状および大きさを有する一端部１１ａを有すると共に出力電極板９の中心部９ａの左半部へ延び、二等辺三角形Ｔ１の左側の斜辺の上部付近にまで延びた負側入力端子１１ｔを有している。
そして、正側入力電極板１０の一端部１０ａが上アーム側素子１の回路基板３の導電パターン４に接合され、出力電極板９の左側延出部９ｃが下アーム側素子５の回路基板７の導電パターン８に接合されている。
上アーム側素子１を構成する６個のスイッチング素子２のそれぞれの表面電極１２がワイヤ１３により出力電極板９の右側延出部９ｂに接続され、下アーム側素子５を構成する６個のスイッチング素子６のそれぞれの表面電極１４がワイヤ１５により負側入力電極板１１の一端部１１ａに接続されている。
図１に示されるように、出力電極板９の出力端子９ｔと正側入力電極板１０の正側入力端子１０ｔと負側入力電極板１１の負側入力端子１１ｔは、互いに近接し、出力端子９ｔを頂点とする二等辺三角形Ｔ２を描くように配置されている。なお、この二等辺三角形Ｔ２の中線Ｃ２は、出力電極板９の中心部９ａにより形成される二等辺三角形Ｔ１の中線Ｃ１と同一直線上に位置している。
図３に示されるように、出力電極板９の右側延出部９ｂは左側延出部９ｃよりも所定高さΔＨだけ高く配置されており、右側延出部９ｂの下側に配置された正側入力電極板１０の一端部１０ａは左側延出部９ｃと同じ高さに位置し、左側延出部９ｃの上側に配置された負側入力電極板１１の一端部１１ａは右側延出部９ｂと同じ高さに位置している。
正側入力電極板１０および負側入力電極板１１がそれぞれ出力電極板９の下側および上側で出力電極板９に近接してほぼ平行に重なるように配置されている様子が図３に示されている。
このような構成により、図４に示されるように、上アーム側素子１と下アーム側素子５が直列接続された半導体モジュール２１が形成される。なお、上アーム側素子１を構成する６個のスイッチング素子２のそれぞれの裏面電極がドレイン電極、表面電極１２がソース電極として、同様に、下アーム側素子５を構成する６個のスイッチング素子６のそれぞれの裏面電極がドレイン電極、表面電極１４がソース電極としてそれぞれ接続されている。そして、半導体モジュール２１の使用時には、正側入力端子１０ｔと負側入力端子１１ｔの間にバッテリ等の電源２２が接続され、出力端子９ｔにモータ等の負荷２３が接続される。さらに、上アーム側素子１を構成する６個のスイッチング素子２のそれぞれの表面に形成されたゲート電極１６と下アーム側素子５を構成する６個のスイッチング素子６のそれぞれの表面に形成されたゲート電極１７にコントローラ２４が接続される。
コントローラ２４から上アーム側素子１を構成する６個のスイッチング素子２のゲート電極１６に上アーム側制御信号が出力されると共に下アーム側素子５を構成する６個のスイッチング素子６のゲート電極１７に下アーム側制御信号が出力され、これにより上アーム側素子１と下アーム側素子５が交互にオン／オフ制御され、出力電極９ｔから負荷２３にパルス状の駆動電流が供給される。
上アーム側素子１のオン時には、電源２２から供給される電流が正側入力端子１０ｔから正側入力電極板１０内を通り、正側入力電極板１０の一端部１０ａおよび回路基板３の導電パターン４を介して各スイッチング素子２の裏面電極に入り、さらに各スイッチング素子２内を通って表面電極１２からワイヤ１３、出力電極板９の右側延出部９ｂ、出力電極板９内を介し、出力電極９ｔへと流れる。このとき、正側入力電極板１０が出力電極板９の下側で出力電極板９に近接してほぼ平行に重なるように配置されると共に出力端子９ｔと正側入力端子１０ｔが互いに近接しているため、正側入力電極板１０を流れる電流と出力電極板９を流れる電流は互いに平行で反対方向を向くこととなる。
同様に、下アーム側素子５のオン時には、電流が、出力電極９ｔから出力電極板９内を通り、出力電極板９の左側延出部９ｃおよび回路基板７の導電パターン８を介して各スイッチング素子６の裏面電極に入り、さらに各スイッチング素子６内を通って表面電極１４からワイヤ１５、負側入力電極板１１の一端部１１ａおよび負側入力電極板１１内を介して負側入力端子１１ｔへと流れる。このとき、負側入力電極板１１が出力電極板９の上側で出力電極板９に近接してほぼ平行に重なるように配置されると共に出力端子９ｔと負側入力端子１１ｔが互いに近接しているため、負側入力電極板１１を流れる電流と出力電極板９を流れる電流は互いに平行で反対方向を向くこととなる。
また、出力端子９ｔと正側入力端子１０ｔと負側入力端子１１ｔが互いに近接して出力端子９ｔを頂点とする二等辺三角形Ｔ２を描くように配置されているので、上アーム側素子１のオン時に出力電極板９内を流れる電流と下アーム側素子５のオン時に出力電極板９内を流れる電流は共に二等辺三角形Ｔ２の中線Ｃ２の方向に沿った大きな電流成分を有している。
したがって、上アーム側素子１と下アーム側素子５のスイッチング時に、正側入力端子１０ｔから出力端子９ｔへ至る電流経路のインダクタンスが低減され、同様に負側入力端子１１ｔから出力端子９ｔへ至る電流経路のインダクタンスが低減され、さらに出力電極板９内を流れる電流経路のインダクタンスが低減され、サージ電圧の発生を十分に抑制することができる。その結果、上アーム側素子１および下アーム側素子５の破損、上アーム側素子１および下アーム側素子５をスイッチング制御するためのコントローラ２４の損傷を防止することができると共に、電力の損失が低減され、負荷２３の駆動回路としての出力向上、寿命の長期化を図ることが可能となる。
また、出力端子９ｔと正側入力端子１０ｔと負側入力端子１１ｔが互いに近接しているため、半導体モジュール２１のレイアウト配置がしやすくなる。
なお、上記の実施の形態では、上アーム側素子１が６個のスイッチング素子２から構成されると共に下アーム側素子５が６個のスイッチング素子６から構成されていたが、スイッチング素子２および６の個数は半導体モジュール２１の定格に合わせて適宜選択すればよい。また、スイッチング素子２および６としてＭＯＳＦＥＴを用いたが、これに限るものではなく、例えばＩＧＢＴを用いることもできる。
実施の形態に係る半導体モジュールの電極構造を示す平面図である。 実施の形態に係る半導体モジュールの電極構造を示す斜視図である。 実施の形態に係る半導体モジュールの電極構造を示す側面図である。 実施の形態に係る半導体モジュールの電極構造を用いた負荷駆動回路の構成を示す回路図である。
符号の説明
１ 上アーム側素子、２，６ スイッチング素子、３，７ 回路基板、４，８ 導電パターン、５ 下アーム側素子、９ 出力電極板、９ａ 中心部、９ｂ 右側延出部、９ｃ 左側延出部、９ｔ 出力端子、１０ 正側入力電極板、１０ａ，１１ａ 一端部、１０ｔ 正側入力端子、１１ 負側入力電極板、１１ｔ 負側入力端子、１２，１４ 表面電極、１３，１５ ワイヤ、１６，１７ ゲート電極、２１ 半導体モジュール、２２ 電源、２３ 負荷、２４ コントローラ、Ｔ１，Ｔ２ 二等辺三角形、Ｃ１，Ｃ２ 中線。

Claims (2)

  1. 上アーム側素子と下アーム側素子が直列接続された半導体モジュールの電極構造において、
    前記上アーム側素子と前記下アーム側素子との接続点に接続されると共に、ほぼ二等辺三角形の形状を有しこの二等辺三角形の中線により第１および第２の半部に区画された中心部、並びに、この二等辺三角形の底辺部分が２つに分岐されて互いに平行に延出された矩形状の第１および第２の延出部を有し、且つ、出力端子を有する出力電極板と、
    前記直列接続の一端に接続されると共に、前記出力電極板の前記第１の延出部から前記中心部の第１の半部にかけて前記出力電極板の下側に近接してほぼ平行に重なるように配置され、且つ、前記出力電極板の前記中心部の第１の半部の斜辺付近に位置する第１の入力端子を有する第１の入力電極板と、
    前記直列接続の他端に接続されると共に、前記出力電極板の前記第２の延出部から前記中心部の第２の半部にかけて前記出力電極板の上側に近接してほぼ平行に重なるように配置され、且つ、前記出力電極板の前記中心部の第２の半部の斜辺付近に位置する第２の入力端子を有する第２の入力電極板と
    を備え、
    前記出力端子と前記第１の入力端子と前記第２の入力端子とが互いに近接して前記出力端子を頂点とするほぼ二等辺三角形状に配置されたことを特徴とする、半導体モジュールの電極構造。
  2. 前記第１の延出部の下側に配置された前記第１の入力電極板の端部と前記第１の延出部との間に前記上アーム側素子が接続され、前記第２の延出部と前記第２の延出部の上側に配置された前記第２の入力電極板の端部との間に前記下アーム側素子が接続される、請求項１に記載の半導体モジュールの電極構造。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6065771B2 (ja) 2013-07-03 2017-01-25 株式会社デンソー 半導体装置
JP6380244B2 (ja) * 2015-06-15 2018-08-29 三菱電機株式会社 半導体装置、電力変換装置
CN113380738B (zh) * 2021-05-07 2024-05-07 西安交通大学 一种直接集成相变散热的碳化硅功率模块封装结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08340082A (ja) * 1995-06-09 1996-12-24 Origin Electric Co Ltd 電力用半導体装置
JP2003133515A (ja) * 2001-10-29 2003-05-09 Mitsubishi Electric Corp 電力用半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08340082A (ja) * 1995-06-09 1996-12-24 Origin Electric Co Ltd 電力用半導体装置
JP2003133515A (ja) * 2001-10-29 2003-05-09 Mitsubishi Electric Corp 電力用半導体装置

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