JP4597815B2

JP4597815B2 - 電圧制御装置

Info

Publication number: JP4597815B2
Application number: JP2005245571A
Authority: JP
Inventors: 義雄鈴木; 博明合澤; 正興関根; 晃治笹嶋; 宏之鯉渕; 博貴片山
Original assignee: Honda Motor Co Ltd; Origin Electric Co Ltd
Current assignee: Honda Motor Co Ltd; Origin Electric Co Ltd
Priority date: 2005-08-26
Filing date: 2005-08-26
Publication date: 2010-12-15
Anticipated expiration: 2025-08-26
Also published as: JP2007060853A

Description

本発明は、主として、自動車の操舵装置や太陽光発電装置に適用する電圧制御装置に関する。

近年、自動車の操舵装置において、低燃費及びステアリング系統の簡略化のために、電圧制御装置を採用している。

電圧制御装置に用いられるアシスト用モータは高出力のため、車載用電源のバッテリー電圧を昇圧回路によりモータ駆動電圧まで昇圧して使用される。アシスト用モータは、操舵用ハンドルの操舵軸の回転を補助し操舵角が得られるようモータ駆動電圧をスイッチングさせて回転駆動制御している。

この操舵装置において、操舵用ハンドルの操作によってはアシスト用モータに大きな逆回転負荷が発生し、逆起電力が発生する。昇圧回路の構成で昇圧方向のみの制御とした場合、逆起電力発生による電流は、昇圧回路の出力平滑コンデンサに蓄積され、アシスト用モータの駆動用スイッチング素子及び昇圧回路の出力コンデンサと昇圧整流ダイオード（並列にＦＥＴ接続）に過電圧を印加させるという不具合を生じさせる。

このため、逆起電力発生時に昇圧回路の出力コンデンサから入力側のバッテリー間に別回路（抵抗とスイッチング素子）を設けてエネルギをバッテリーに帰還させ、アシスト用モータの駆動用スイッチング素子及び昇圧回路の出力コンデンサと昇圧整流ダイオード（並列にＦＥＴ接続）に過電圧が印加される不具合を防止している（例えば、特許文献１を参照。）。

しかし、別回路及びその制御回路が余分である。また、別回路の抵抗とスイッチング素子のため、逆起電力の大きさにより逆電圧値発生に差が生じる。さらに、これらの制御では、制御が複雑で理想的な帰還方法ではない。

また、別回路を設けないで降圧用のＦＥＴを通してエネルギをバッテリーに帰還させる方法もある（例えば、特許文献２から５を参照。）。これらの方法によれば、特許文献１に記載の方法での不具合を防止することができると考えられる。
特開２００４−２８２９６３号公報特開２００３−３２４９８９号公報特開２００３−１５３５８４号公報特開２００３−２００８４５号公報特開２００４−６４８５８号公報

しかし、特許文献２から５に記載された方法では、昇圧回路からの出力電圧のみを検出するため、負荷による逆起電力発生時に即時に対応して電圧制御することは不可能である。そこで、本発明では、昇圧モードから降圧モード、或いは降圧モードから昇圧モードに連続してスムースに双方向の電圧制御が可能な電圧制御装置を提供することを目的とする。

本願第一発明に係る電圧制御装置は、入力端子と共通端子との間の入力電圧を昇圧して出力端子と前記共通端子との間から出力し、前記出力端子と前記共通端子との間の出力電圧を降圧して前記入力端子と前記共通端子との間に回生する昇降圧回路と、前記昇降圧回路の前記出力端子と前記共通端子との間の電圧を制御する昇降圧制御回路と、を有する電圧制御装置であって、前記昇降圧回路は、前記共通端子を一端とし導通／遮断を切り換える第１スイッチ素子と、前記第１スイッチ素子の他端と前記出力端子との間に接続され導通／遮断を切り換える第２スイッチ素子と、前記第１スイッチ素子の前記他端と前記入力端子との間に接続されたインダクタと、前記第１スイッチ素子に並列でアノードが前記共通端子の側にカソードが前記インダクタの側にそれぞれ接続されたフライホイールダイオードと、前記第２スイッチ素子に並列でアノードが前記インダクタの側にカソードが前記出力端子の側にそれぞれ接続された整流ダイオードと、前記出力端子と前記共通端子との間に接続された出力平滑コンデンサと、を含み、前記昇降圧制御回路は、前記出力端子の電圧を検出する電圧検出手段と、前記インダクタの電流を検出する電流検出手段と、前記電圧検出手段の検出する電圧の単一の基準電圧からの差に応じた誤差増幅信号を出力する誤差信号出力回路を含み、前記誤差信号出力回路は、電源端子が正の電位＋Ｖと負の電位−Ｖに接続され、前記インダクタに流れる電流が前記入力端子側から前記出力端子側に向かって正となる昇圧動作においては、正の前記誤差増幅信号を出力し、前記インダクタに流れる電流が前記入力端子側から前記出力端子側に向かって負となる降圧動作においては、負の前記誤差増幅信号を出力し、前記昇降圧制御回路は、前記第１スイッチ素子を周期的に導通させ、それぞれ同一極性の前記電流検出手段の検出する電流の電流値に応じた電圧信号と前記誤差増幅信号とを比較して、前記電圧信号が前記誤差増幅信号以上になったときに前記第１スイッチ素子を遮断し、前記第２スイッチ素子を相補的に前記第１スイッチ素子とは位相反転して制御することで、前記入力電圧を昇圧して前記出力端子に出力し、かつ、前記出力端子と前記共通端子との間の電圧が所定値を超えたときには、前記出力端子の電圧を降圧して前記入力端子に回生させることを特徴とする。

本願第一発明では、出力端子の電圧を検出する以外に、インダクタに流れる電流を検出し、第１スイッチ素子を制御して、第２スイッチ素子を相補的に動作させており、昇圧モードと降圧モードのときで制御方法を変えることがないため、昇圧モードから降圧モード、降圧モードから昇圧モードへ連続してスムースに双方向制御ができる。そのため、昇圧モードにおいて、特に無負荷近辺の動作においても時比率を極端に小さくする必要がなく、安定した動作で出力電圧を設定値に制御できる。また、逆起電力発生時にも、出力電圧をスムースに安定化できるため、過電圧の印加がなくメイン部品の破損及び寿命低下を効果的に防止できる。また、電流検出手段の検出する電流の電流値に応じた電圧信号と誤差増幅信号とを比較し、電圧信号が誤差増幅信号以上となったらスイッチ素子の導通を切り換えるため、両モードにおいて電流制御が可能となる。そして、インダクタに流れる電流を直流磁場の変化により検出すると、電力消費を抑制できる。さらに、相補的とすることにより、ダイオードが導通するモードにおいてスイッチ素子により導通することとなるため、ダイオードによる損失を低減し効率を向上させることができる。さらに、電流基準を設定しておくことで、昇圧モードと降圧モードの両モードにおいて、負荷回路への出力電圧が急変しても、電流制御が可能となる。

また、本願第二発明に係る電圧制御装置は、Ｎ個の入力端子及びＮ個の出力端子をそれぞれ共通にして接続されるＮ（ただし、Ｎは２以上の整数とする。）個の請求項１に記載の昇降圧回路と、前記昇降圧回路の前記出力端子と共通端子との間の電圧を制御する昇降圧制御回路と、を有する電圧制御装置であって、前記昇降圧制御回路は、前記出力端子の電圧を検出する電圧検出手段と、前記インダクタの電流を検出する電流検出手段と、前記電圧検出手段の検出する電圧の単一の基準電圧からの差に応じた誤差増幅信号を出力する誤差信号出力回路を含み、前記誤差信号出力回路は、電源端子が正の電位＋Ｖと負の電位−Ｖに接続され、前記インダクタに流れる電流が前記入力端子側から前記出力端子側に向かって正となる昇圧動作においては、正の前記誤差増幅信号を出力し、前記インダクタに流れる電流が前記入力端子側から前記出力端子側に向かって負となる降圧動作においては、負の前記誤差増幅信号を出力し、前記昇降圧制御回路は、Ｎ個の前記昇降圧回路のそれぞれについて前記第１スイッチ素子を周期的に導通させ、それぞれ同一極性の前記電流検出手段の検出する電流の電流値に応じた電圧信号と前記誤差増幅信号とを比較して、前記電圧信号が前記誤差増幅信号以上になったときに前記第１スイッチ素子を遮断し、前記第２スイッチ素子を相補的に前記第１スイッチ素子とは位相反転して制御することで、前記入力電圧を昇圧して前記出力端子に出力し、かつ、前記出力端子と前記共通端子との間の電圧が所定値を超えたときには、前記出力端子の電圧を降圧して前記入力端子に回生させると共に、Ｎ個の前記第１スイッチ素子を導通状態とする位相をそれぞれ２π／Ｎずつずらすことを特徴とする。

本願第二発明では、出力端子の電圧を検出する以外に、インダクタに流れる電流を検出し、第１スイッチ素子を制御して、第２スイッチ素子を相補的に動作させており、昇圧モードと降圧モードのときで制御方法を変えることがないため、昇圧モードから降圧モード、降圧モードから昇圧モードへ連続してスムースに双方向制御ができる。そのため、昇圧モードにおいて、特に無負荷近辺の動作においても時比率を極端に小さくする必要がなく、安定した動作で出力電圧を設定値に制御できる。また、逆起電力発生時にも、出力電圧をスムースに安定化できるため、過電圧の印加がなくメイン部品の破損及び寿命低下を効果的に防止できる。また、電流検出手段の検出する電流の電流値に応じた電圧信号と誤差増幅信号とを比較し、電圧信号が誤差増幅信号以上となったらスイッチ素子の導通を切り換えるため、両モードにおいて電流制御が可能となる。そして、インダクタに流れる電流を直流磁場の変化により検出すると、電力消費を抑制できる。さらに、相補的とすることにより、ダイオードが導通するモードにおいてスイッチ素子により導通することとなるため、ダイオードによる損失を低減し効率を向上させることができる。さらに、電流基準を設定しておくことで、昇圧モードと降圧モードの両モードにおいて、負荷回路への出力電圧が急変しても、電流制御が可能となる。

さらに、上記の効果に加え、本願第二発明では、多相化するため、負荷の均等分担をできる。また、昇降圧制御回路がそれぞれの昇降圧回路のインダクタに流れる電流を検出しているので、合成された出力電圧を安定に制御することができる。また、位相をずらすため、出力側の動作周波数が倍になり、出力平滑コンデンサのリプル電流が低減し、小型化・信頼性が向上する。また、多相化によりスイッチングピーク電流が減少し、ノイズが低減する。さらに、パターンの銅損、メインのスイッチング損失の減少を期待でき、効率が向上する。

上記第二発明に係る電圧制御装置において、前記Ｎを２とすることが望ましい。

多相化による効果を得ると共に、２相化した場合には、インダクタに流れる電流を検出することで、２相のバランスが保たれる。

また、上記第一及び第二発明に係る電圧制御装置において、前記第１スイッチ素子及び前記第２スイッチ素子がともに導通しないデッドタイムが設けられることが望ましい。

このように、デッドタイムが設けられることで、第１スイッチ素子及び第２スイッチ素子の同時導通を防止することができる。

本発明では、昇圧モードから降圧モード、或いは降圧モードから昇圧モードに連続してスムースに双方向の電圧制御が可能である。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、本発明は、以下に示す実施形態に限定されるものではない。なお、本明細書及び図面において番号が同じ構成要素は、相互に同一のものを示すものとする。さらに、同一の構成要素が複数ある場合には、同一の番号のあとにハイフンを付加して区別することとする。

（第１実施形態）
図１に、本実施形態に係る電圧制御装置の概略構成図を示す。

本実施形態に係る電圧制御装置２は、入力端子２０と共通端子２２との間の入力電圧を昇圧して出力端子２１と共通端子２２との間から出力し、出力端子２１と共通端子２２との間の電圧を降圧して入力端子２０と共通端子２２との間に回生する昇降圧回路５０と、昇降圧回路５０の出力端子２１と共通端子２２との間の電圧を制御する昇降圧制御回路３０と、を有する。

本実施形態に係る昇降圧回路５０は、電源回路４０と負荷回路４１との間に接続される。そして、電源回路４０での設定電圧が負荷回路４１への出力電圧よりも低いときは、電源回路４０からの出力電圧を昇圧し、一方、負荷回路４１への出力電圧が電源回路４０での設定電圧より高くなったときは、負荷回路４１で発生した逆起電力により電圧を降圧する。このようにして、共通端子２２と出力端子２１との間の電圧を電源回路４０での設定電圧に保持する。

昇降圧回路５０は、例えば、車載ハンドルの回転をアシストする電動パワーステアリング装置に搭載される昇降圧回路として適用できる。この場合、電源回路４０としては車載バッテリーが想定され、負荷回路４１としてはアシスト用モータドライバが想定される。アシスト用モータドライバによって駆動されるモータは、車載ハンドルのアシスト時（力行モード）において昇降圧回路５０にアシスト用モータドライバを介して負荷として作用する。一方、車載ハンドルの回生時（回生モード）には昇降圧回路５０にアシスト用モータドライバを介して電源として作用する。そのため、力行モードで昇降圧回路５０は、電源回路４０からの出力電圧（共通端子２２−入力端子２０間の電圧）を昇圧して負荷回路４１に向けて出力し、回生モードで昇降圧回路５０は、負荷回路４１からの出力電圧（共通端子２２−出力端子２１間の電圧）を降圧して電源回路４０に向けて回生することとなる。以下、電源回路４０からの出力電圧を昇圧する場合を「昇圧モード」、負荷回路４１からの出力電圧を降圧する場合を「降圧モード」ということとする。

昇降圧回路５０は、共通端子２２を一端とし導通／遮断を切り換える第１スイッチ素子１０と、第１スイッチ素子１０の他端と出力端子２１との間に接続され導通／遮断を切り換える第２スイッチ素子１１と、第１スイッチ素子１０の他端と入力端子２０との間に接続されたインダクタ１２と、第１スイッチ素子１０に並列でアノードが共通端子２２の側にカソードがインダクタ１２の側にそれぞれ接続されたフライホイールダイオード１５と、第２スイッチ素子１１に並列でアノードがインダクタ１２の側にカソードが出力端子２１の側にそれぞれ接続された整流ダイオード１６と、出力端子２１と共通端子２２との間に接続された出力平滑コンデンサ１７と、を含んでいる。

第１スイッチ素子１０及び第２スイッチ素子１１は、外部制御により導通／遮断を切り換えることができるものであればいずれのものであってもよい。本実施形態では、電界効果トランジスタ（ＦＥＴ）を適用した。第１スイッチ素子１０は、ソースを共通端子２２にドレインを電源ラインにそれぞれ接続し、ゲートに、後述するスイッチ駆動回路３１からの制御信号を入力することにより導通／遮断を切り換える構成とした。また、第２スイッチ素子１１については、ソースを第１スイッチ素子１０のドレインにドレインを出力端子２１にそれぞれ接続し、ゲートに、スイッチ駆動回路３１からの制御信号を入力することにより導通／遮断を切り換える構成とした。また、第１スイッチ素子１０及び第２スイッチ素子１１としてＦＥＴを適用すれば、フライホイールダイオード１５及び整流ダイオード１６とを別途備える代わりに、ＦＥＴの寄生ダイオードを利用することができる。

上記構成により、昇降圧回路５０では、昇圧モードのときに第１スイッチ素子１０を導通状態にしてインダクタ１２にエネルギを蓄積し、遮断状態にしてエネルギを開放させて昇圧する。一方、降圧モードのときに第１スイッチ素子１０を遮断状態にして相補的に第２スイッチ素子１１を導通状態にしてインダクタ１２にエネルギを蓄積し、第１スイッチ素子１０を導通状態にして相補的に第２スイッチ素子１１を遮断状態にしてエネルギを開放させて降圧する。ここで、昇圧モードの場合、第２スイッチ素子１１は、遮断の状態で整流ダイオード１６を通じてインダクタ１２からの開放エネルギを出力に伝達してもよいが、第１スイッチ素子１０を遮断状態にすると共に相補的に第２スイッチ素子１１を導通状態にすると、インダクタ１２からの開放エネルギによる整流ダイオード１６の損失を低減させることができる。一方、降圧モードの場合、第１スイッチ素子１０が遮断状態で、相補的に第２スイッチ素子１１が導通状態となり、フライホイールダイオード１５の整流作用が確保される。また、降圧モードの場合、インダクタ１２に蓄積された回生電流によるエネルギは、フライホイールダイオード１５を通じて、電源回路４０に回生してもよいが、第１スイッチ素子１０を導通状態にすると、インダクタ１２からの開放エネルギによるフライホイールダイオード１５の損失を防止することができる。

第１及び第２スイッチ素子１０、１１の上記の動作を確保するため、第１スイッチ素子１０及び第２スイッチ素子１１を相補的に切り換えることが望ましい。相補的に切り換えることで、上述した整流ダイオード１６及びフライホイールダイオード１５による損失を低減できる効果に加え、後述するように昇圧モードと降圧モードにおいて１つの制御信号で第１及び第２スイッチ素子１０、１１を制御することが可能となるため、昇圧と降圧との切り換えをスムースにすることができる。

昇降圧制御回路３０は、出力端子２１の電圧を検出する電圧検出手段としての電圧センサ１４と、インダクタ１２の電流を検出する電流検出手段としての電流センサ１３と、電圧センサ１４の検出する電圧の基準電圧からの差に応じた誤差増幅信号を出力する誤差信号出力回路を含み、電流センサ１３の検出する電流の電流値に応じた電圧信号及び誤差信号出力回路からの誤差増幅信号に基づいて第１スイッチ素子１０の動作を制御し、相補的に第２スイッチ素子１１を制御する。本実施形態では、第１及び第２スイッチ素子１０、１１に制御信号を出力するスイッチ駆動回路３１を設け、スイッチ素子であるＦＥＴの駆動電流を増幅することとしたが、後述するように、スイッチ駆動回路３１を設けないで、昇降圧制御回路３０からの信号により直接スイッチ素子を駆動してもよい。

電圧センサ１４は、抵抗１４１、１４２により出力端子２１の電圧を分圧して検出する。

電流センサ１３は、インダクタ１２に流れる電流の向き及び大きさを検出して電流値に応じた電圧信号として出力する。例えば、インダクタ１２に流れる電流が入力端子２０側から出力端子２１側に向かって正のときは、電流値に応じた正の電圧信号を出力し、インダクタ１２に流れる電流が入力端子２０側から出力端子２１側に向かって負のときは、電流値に応じた負の電圧信号を出力することとする。また、電流センサ１３は、インダクタ１２の電流を検出することができればいずれのものであってもよいが、インダクタ１２に流れる電流による直流磁場の変化から電流を検出すると、電力消費を抑制できるため望ましい。また、本実施形態では電流センサ１３をインダクタ１２と入力端子２０との間に配置することとしたが、電流センサ１３は、当然にインダクタ１２と第１スイッチ素子１０のドレインとの間に配置することとしても、インダクタ１２に流れる電流を検出することが可能である。ここで、重要なことは、昇圧モードと降圧モードの両モードに対応させて、両極性の電流を検出する点にある。

ここで、昇降圧制御回路３０の構成について説明する。昇降圧制御回路３０は、主に、ＡＶＲ（ＡｕｔｏｍａｔｉｃＶｏｌｔａｇｅＲｅｇｕｌａｔｏｒ）回路とラッチ回路とから構成される。なお、電流センサ１３は、前述の通り、昇降圧制御回路３０に含まれる。

図２に、本実施形態に係る昇降圧制御回路の概略構成図を示す。

ＡＶＲ回路８０は、抵抗１４１、１４２により検出した出力端子２１の電圧を基準電圧５９と比較して基準電圧５９からの差に応じて増幅する誤差増幅器５１を有する誤差信号出力回路９０と、誤差信号出力回路９０からの誤差増幅信号と電流センサ１３からの電圧信号とを比較するコンパレータ５２と、を有する。

誤差信号出力回路９０の誤差増幅器５１は、昇圧モードと降圧モードの両モードに対応するために、正の電位＋Ｖと負の電位−Ｖに接続されており、出力端子２１の電圧が基準電圧５９より高い場合は、正の誤差増幅信号を出力し、低い場合は負の誤差増幅信号を出力する。そして、コンパレータ５２は、それぞれ同一極性の、増幅信号出力回路９０からの誤差増幅信号と電流センサ１３からの電圧信号を比較して電圧信号が誤差増幅信号以上となったときに、インバータバッファ５３を介して第１スイッチ素子１０を遮断状態とする遮断信号を出力する。このように、電流基準を設定しておくことで、昇圧モードと降圧モードの両モードにおいて、負荷回路への出力電圧が急変しても、電流制御が可能となる。

また、ラッチ回路８１は、基準発振信号を出力する発振器５４と、発振器５４からの基準発振信号を所定のＤｅａｄＴｉｍｅだけ遅延させる第１遅延部５５と、第１遅延部５５から出力される基準発振信号をラッチして第１スイッチ素子１０を導通状態とする制御信号を出力する第１ラッチ部５７と、発振器５４から出力される基準発振信号をラッチして第２スイッチ素子１１を遮断状態とする制御信号を出力する第２ラッチ部５８と、を有する。また、ラッチ回路８１は、ＡＶＲ回路８０からの第１スイッチ素子１０の遮断信号を所定のＤｅａｄＴｉｍｅだけ遅延させる第２遅延部５６を有する。

また、第１ラッチ部５７は、ＡＶＲ回路８０からの第１スイッチ素子１０の遮断信号の入力により図１に示す第１スイッチ素子１０を遮断状態とする。また、第２ラッチ部５８は、ＡＶＲ回路８０からの第１スイッチ素子１０の遮断信号の入力により図１に示す第２スイッチ素子１１を導通状態とする制御信号を出力する。これにより、常に第１スイッチ素子１０を制御して（第２スイッチ素子１１の導通時間）＝（基準発振信号の１周期時間）−（第１スイッチ素子１０の導通時間）の関係で第２スイッチ素子１１についても制御する。本実施形態では、第１ラッチ部５７及び第２ラッチ部５８の後段に、スイッチ駆動回路３１を設け、スイッチ素子であるＦＥＴの駆動電流を増幅しているが、スイッチ駆動回路３１を設けないで、第１ラッチ部５７及び第２ラッチ部５８により、直接スイッチ素子を駆動してもよい。

ここで、ＡＶＲ回路８０及びラッチ回路８１の動作を図２、図３及び図４を参照して説明する。

図３は、ＡＶＲ回路及びラッチ回路の動作手順を示したフローを示している。また、図４は、ＡＶＲ回路及びラッチ回路から出力される各信号のタイミングチャートの１例を示している。

図４において、（ｂ）及び（ｄ）は電流センサから検出されたインダクタの電流に比例した電圧信号、（ａ）及び（ｃ）は誤差信号出力回路から出力される誤差増幅信号、（ｅ）は第１スイッチ素子の遮断信号、（ｆ）は発振器からの基準発振信号、（ｈ）は第１スイッチ素子の駆動信号、（ｊ）は第２スイッチ素子の駆動信号をそれぞれ示している。なお、（ａ）から（ｊ）では便宜上昇圧モード及び降圧モードの各モードでの信号を同一軸上で表示するが、実際は、昇降圧制御回路では、いずれか１のモードのみの信号が使用される。また、第１スイッチ素子及び第２スイッチ素子の同時導通を防止するために、所定のＤｅａｄＴｉｍｅ（０．５μｓｅｃ程度）を設けており、（ｇ）は基準発振信号の立ち上がり時から設けた第１スイッチ素子のＤｅａｄＴｉｍｅ信号、（ｉ）は第１スイッチ素子の遮断信号の立ち上がり時から設けた第２スイッチ素子のＤｅａｄＴｉｍｅ信号である。

図２に示す発振器５４から出力される基準信号（図４（ｆ））の立ち上がり（時刻ｔ１（ｔ５））を基準として、予め第１遅延部５５から第１スイッチ素子のＤｅａｄＴｉｍｅ信号（時刻ｔ１〜ｔ２）を第１ラッチ部５７に向けて出力する（ステップＳ１：図３、図４（ｇ））。時刻ｔ２で第１スイッチ素子の導通信号を出力する（ステップＳ２：図３、図４（ｈ））。抵抗１４１、１４２により、出力端子２１の電圧Ｖｏを分圧して検出し、誤差信号出力回路９０により基準電圧５９との差を増幅した誤差増幅信号Ｖａに変換する（ステップＳ３：図３、図４（ａ）、（ｃ））。ここで、誤差増幅信号Ｖａは、昇圧モードの場合、正となり（図４（ａ））、降圧モードの場合、負となる（図４（ｃ））。電流センサ１３でインダクタ１２の電流を検出して電流信号としての電圧信号Ｖｂに変換する（ステップＳ４：図３、図４（ｂ）、（ｄ））。ここで、昇圧モードの場合で、インダクタ１２の電流が入力端子２０側から出力端子２１側に向かって流れる場合、電圧信号Ｖｂは、正となり（図４（ｂ））、降圧モードの場合で、インダクタ１２の電流が出力端子２１側から入力端子２０側に向かって流れる場合、電圧信号Ｖｂは、負となる（図４（ｄ））。昇降圧回路５０は昇圧モードの場合、第１スイッチ素子１０の導通状態でインダクタ１２は、エネルギを蓄積する。そして、ＡＶＲ回路８０は、誤差増幅信号Ｖａと電圧信号Ｖｂとをコンパレータ５２で比較（ステップＳ５：図３）して、電圧信号Ｖｂが誤差増幅信号Ｖａ（図４（ａ））以上となったときに第１スイッチ素子１０を遮断状態にする制御信号（図４（ｅ））をインバータバッファ５３を介してラッチ回路８１に向けて出力する（ステップＳ６：図３、図４（ｅ）：遮断信号）。

ラッチ回路８１では、遮断信号を第１ラッチ部５７で取得して第１スイッチ素子１０を遮断させる制御信号を出力する（図４（ｈ））。これにより、インダクタ１２は蓄積したエネルギを開放することとなる。また、遮断信号を第２遅延部５６で取得して所定のＤｅａｄＴｉｍｅだけ遅延させて第２ラッチ部５８に向けて出力する（ステップＳ６：図３、図４（ｉ））。そして、第２ラッチ部５８では、第２遅延部５６から取得した遮断信号により第２スイッチ素子１１を導通させる制御信号を出力する（ステップＳ７：図３、図４（ｊ））。また、第２スイッチ素子１１を発振器５４の発振周波数で遮断させるため、第２ラッチ部５８で発振器５４からの基準発振信号を取得して第２スイッチ素子１１を遮断させる制御信号を出力する（ステップＳ８：図３、図４（ｊ））。

一方、インダクタ１２の電流が入力端子２０側から出力端子２１側に向かって負（図４（ｄ））を検出した場合においても、電流センサ１３から取得した電圧信号が誤差増幅信号（図４（ｃ））以上となったときに、第１スイッチ素子１０を遮断状態にして、相補的に第２スイッチ素子１１を導通状態にする制御信号（図４（ｊ））をスイッチ駆動回路３１から出力させる。この場合、昇降圧回路５０は降圧モードであるため、第２スイッチ素子１１の導通状態でインダクタ１２は、エネルギを蓄積することとなる。また、第１スイッチ素子１０を導通状態にして、相補的に第２スイッチ素子１１を周期的に遮断状態にする制御信号（図４（ｊ））をスイッチ駆動回路３１から出力させる。これにより、インダクタ１２は蓄積したエネルギを開放することとなる。

以上説明したように、本実施形態の電圧制御装置２では、出力端子２１の電圧を検出する以外に、インダクタ１２に流れる電流を検出するため、第１スイッチ素子１０のみＰＷＭ制御すればよく、昇圧モードから降圧モード、降圧モードから昇圧モードへ連続してスムースに双方向制御ができる。そのため、昇圧モードにおいて、特に無負荷近辺の動作においても時比率を極端に小さくする必要がなく、安定した動作で出力電圧を設定値に制御できる。また、負荷回路４１での逆起電力発生時にも、出力電圧をスムースに安定化できるため、過電圧の印加がなくメイン部品の破損及び寿命低下を効果的に防止できる。また、電流センサ１３からの電圧信号と誤差増幅信号とを比較し、電圧信号が誤差増幅信号以上になったらスイッチ素子の導通を切り換えるため、両モードにおいて電流制御が可能となる。

（第２実施形態）
図５に、本実施形態に係る電圧制御装置の概略構成図を示す。

本実施形態に係る電圧制御装置３は、入力端子２０及び出力端子２１をそれぞれ共通に接続したＮ個の昇降圧回路５０−１から５０−Ｎと、昇降圧回路５０−１から５０−Ｎの出力端子２１と共通端子２２との間の電圧を制御する昇降圧制御回路３２と、を有する。Ｎ個の昇降圧回路５０−１から５０−Ｎは、それぞれ第１実施形態で説明した昇降圧回路の構成と同様であるため、説明は省略する。

昇降圧制御回路３２は、Ｎ個の昇降圧回路５０−１から５０−Ｎのそれぞれについて第１実施形態で説明した制御方法により第１スイッチ素子及び第２スイッチ素子（不図示）を導通／遮断させる。そして、本実施形態では、昇降圧制御回路３２は、さらにＮ個の第１スイッチ素子を導通状態とする位相をそれぞれ２π／Ｎずつずらすように第１スイッチ素子を駆動させ、Ｎ個の第２スイッチ素子を相補的に第１スイッチ素子とは位相反転して制御する。すなわち、図２に示す発振器５４の基準発振信号の位相をそれぞれ２π／ＮずつずらしたＮ個の基準発振信号により、Ｎ個の昇降圧回路５０−１から５０−Ｎの第１スイッチ素子及び第２スイッチ素子を動作させる。

本実施形態では、多相とするため、負荷の均等分担をできる。また、昇降圧制御回路３２がそれぞれの昇降圧回路５０−１から５０−Ｎのインダクタ（不図示）に流れる電流を検出しているので、合成された出力電圧を安定に制御することができる。また、位相をずらすため、出力側の動作周波数が倍になり、出力平滑コンデンサのリプル電流が低減し、小型化・信頼性が向上する。また、多相化によりスイッチングピーク電流が減少し、ノイズが低減する。さらに、パターンの銅損、メインのスイッチング損失の減少を期待でき、効率が向上する。

なお、本実施形態では、Ｎ個の昇降圧回路５０−１から５０−Ｎのそれぞれの構成及びその動作は、第１実施形態で説明した昇降圧回路５０及びその動作と変わるところがないため、第１実施形態で説明した構成上の効果は総て当然に具備する。

（第３実施形態）
図６に、本実施形態に係る電圧制御装置の概略構成図を示す。

本実施形態に係る電圧制御装置４は、第２実施形態で説明した電圧制御装置３の昇降圧回路の数を２つにして２相化した形態である。本実施形態では、昇降圧回路５０−１、５０−２のそれぞれの構成及びその動作は、第１実施形態で説明した昇降圧回路５０と同様である。また、昇降圧回路５０−１、５０−２で２相であるため、昇降圧制御回路３３は、さらに２個の第１スイッチ素子１０−１、１０−２を導通状態とする位相をそれぞれπずつずらすように第１スイッチ素子１０−１、１０−２を駆動させ、２個の第２スイッチ素子１１−１、１１−２を相補的に第１スイッチ素子１０−１、１０−２とは位相反転して制御する。

このように、２相化した場合には、インダクタ１２−１、１２−２に流れる電流をそれぞれ検出することで、２相のバランスが保たれる。

なお、本実施形態では、昇降圧回路５０−１、５０−２のそれぞれの構成及びその動作は、第１実施形態で説明した昇降圧回路５０及びその動作と変わるところがないため、第１実施形態で説明した構成上の効果は総て当然に具備する。また、２相であるため、効果の大きさに違いがあるものの、第２実施形態で説明した多相の場合の効果についても当然に具備する。つまり、２相とするため、負荷の均等分担をできる。また、位相をずらすため、出力側の動作周波数が倍になり、出力平滑コンデンサのリプル電流が低減し、小型化・信頼性が向上する。また、２相化によりスイッチングピーク電流が減少し、ノイズが低減する。さらに、パターンの銅損、メインのスイッチング損失の減少を期待でき、効率が向上する。

ここで、昇降圧制御回路３３の具体的な構成について説明する。本実施形態に係る昇降圧制御回路３３では、図２で説明したＡＶＲ回路８０の誤差信号出力回路９０についてそのまま適用できる。そして、図２に示すＡＶＲ回路８０の誤差信号出力回路９０から先のコンパレータ５２及びラッチ回路８１に相当する部分について以下に説明する位相振分け回路を適用する。

図７に、本実施形態に係る位相振分け回路の概略構成図を示す。また、図８に、図７に示す位相振分け回路の各点（ａ、ｂ、ｃ、・・・、ｑ）における電圧信号のタイミングチャートの１例を示す。

位相振分け回路８２は、電流センサ１３−１からの電圧信号Ｖｂ１及び図２に示す誤差信号出力回路９０からの誤差増幅信号Ｖａを比較し、電圧信号Ｖｂ１が誤差増幅信号Ｖａ以上となったら第１スイッチ素子を遮断状態とする遮断信号を出力するコンパレータ６１と、電流センサ１３−２からの電圧信号Ｖｂ２及び図２に示す誤差信号出力回路９０からの誤差増幅信号Ｖａを比較し、電圧信号Ｖｂ２が誤差増幅信号Ｖａ以上となったら第１スイッチ素子を遮断状態とする遮断信号を出力するコンパレータ６０と、基準発振信号（ｄ）を基準としてそれぞれ位相をπずらした信号ｅ及び信号ｆを出力する制御部６２と、論理回路（ＯＲ回路６３及びＡＮＤ回路６５、６９、７０）と、インバータバッファ７１、７２と、ＤｅａｄＴｉｍｅ信号を設けるマルチバイブレータ６４、６７、６８と、ＡＮＤ回路６５から出力される信号ｉを分周して位相を振り分ける位相振分け部６６と、を有している。

昇降圧制御回路３３の一部として図７に示す構成とする位相振分け回路８２を適用することにより、図８に示すように、図６に示す並列接続した２つの昇降圧回路５０−１及び５０−２のそれぞれの第１スイッチ素子１０−１、１０−２を駆動する信号であり、互いに位相がπずれた第１スイッチ素子駆動信号ｊと第１スイッチ素子駆動信号ｋとを得ることができる。また、図６に示す並列接続した２つの昇降圧回路５０−１及び５０−２のそれぞれの第２スイッチ素子１１−１、１１−２を駆動する信号であり、第１スイッチ素子駆動信号ｊに相補する第２スイッチ素子駆動信号ｐ及び第１スイッチ素子駆動信号ｋに相補する第２スイッチ素子駆動信号ｑを得ることができる。

本発明の電圧制御装置は、電動パワーステアリング装置や太陽光発電装置における電圧制御装置に適用することができる。

１実施形態に係る電圧制御装置の概略構成図である。１実施形態に係る昇降圧制御回路の概略構成図である。ＡＶＲ回路及びラッチ回路の動作手順を示したフローの１例を示した図である。ＡＶＲ回路及びラッチ回路から出力される各信号のタイミングチャートの１例を示した図である。１実施形態に係る電圧制御装置の概略構成図である。１実施形態に係る電圧制御装置の概略構成図である。１実施形態に係る位相振分け回路の概略構成図である。図７に示す位相振分け回路の各点（ａ、ｂ、ｃ、・・・、ｑ）における電圧信号のタイミングチャートの１例を示した図である。

符号の説明

２：電圧制御装置
３：電圧制御装置
４：電圧制御装置
１０：第１スイッチ素子
１０−１、１０−２：第１スイッチ素子
１１：第２スイッチ素子
１１−１、１１−２：第２スイッチ素子
１２：インダクタ
１２−１、１２−２：インダクタ
１３：電流センサ
１３−１、１３−２：電流センサ
１３−１から１３−Ｎ：電流センサ
１４：電圧センサ
１５：フライホイールダイオード
１５−１、１５−２：フライホイールダイオード
１６：整流ダイオード
１６−１、１６−２：整流ダイオード
１７：出力平滑コンデンサ
１７−１、１７−２：出力平滑コンデンサ
２０：入力端子
２１：出力端子
２２：共通端子
３０：昇降圧制御回路
３１：スイッチ駆動回路
３１−１、３１−２：スイッチ駆動回路
３２：昇降圧制御回路
３３：昇降圧制御回路
３１−１から３１−Ｎ：スイッチ駆動回路
４０：電源回路
４１：負荷回路
５０：昇降圧回路
５０−１、５０−２：昇降圧回路
５０−１から５０−Ｎ：昇降圧回路
５１：誤差増幅器
５２：コンパレータ
５３：インバータバッファ
５４：発振器
５５：第１遅延部
５６：第２遅延部
５７：第１ラッチ部
５８：第２ラッチ部
５９：基準電圧
６０：コンパレータ
６１：コンパレータ
６２：制御部
６３：ＯＲ回路
６４：マルチバイブレータ
６５：ＡＮＤ回路
６６：位相振分け部
６７：マルチバイブレータ
６８：マルチバイブレータ
６９：ＡＮＤ回路
７０：ＡＮＤ回路
７１：インバータバッファ
７２：インバータバッファ
８０：ＡＶＲ回路
８１：ラッチ回路
８２：位相振分け回路
９０：誤差信号出力回路
１４１：抵抗
１４２：抵抗

Claims

入力端子と共通端子との間の入力電圧を昇圧して出力端子と前記共通端子との間から出力し、前記出力端子と前記共通端子との間の出力電圧を降圧して前記入力端子と前記共通端子との間に回生する昇降圧回路と、前記昇降圧回路の前記出力端子と前記共通端子との間の電圧を制御する昇降圧制御回路と、を有する電圧制御装置であって、
前記昇降圧回路は、
前記共通端子を一端とし導通／遮断を切り換える第１スイッチ素子と、
前記第１スイッチ素子の他端と前記出力端子との間に接続され導通／遮断を切り換える第２スイッチ素子と、
前記第１スイッチ素子の前記他端と前記入力端子との間に接続されたインダクタと、
前記第１スイッチ素子に並列でアノードが前記共通端子の側にカソードが前記インダクタの側にそれぞれ接続されたフライホイールダイオードと、
前記第２スイッチ素子に並列でアノードが前記インダクタの側にカソードが前記出力端子の側にそれぞれ接続された整流ダイオードと、
前記出力端子と前記共通端子との間に接続された出力平滑コンデンサと、
を含み、
前記昇降圧制御回路は、
前記出力端子の電圧を検出する電圧検出手段と、
前記インダクタの電流を検出する電流検出手段と、
前記電圧検出手段の検出する電圧の単一の基準電圧からの差に応じた誤差増幅信号を出力する誤差信号出力回路を含み、
前記誤差信号出力回路は、電源端子が正の電位＋Ｖと負の電位−Ｖに接続され、前記インダクタに流れる電流が前記入力端子側から前記出力端子側に向かって正となる昇圧動作においては、正の前記誤差増幅信号を出力し、前記インダクタに流れる電流が前記入力端子側から前記出力端子側に向かって負となる降圧動作においては、負の前記誤差増幅信号を出力し、
前記昇降圧制御回路は、前記第１スイッチ素子を周期的に導通させ、それぞれ同一極性の前記電流検出手段の検出する電流の電流値に応じた電圧信号と前記誤差増幅信号とを比較して、前記電圧信号が前記誤差増幅信号以上になったときに前記第１スイッチ素子を遮断し、前記第２スイッチ素子を相補的に前記第１スイッチ素子とは位相反転して制御することで、前記入力電圧を昇圧して前記出力端子に出力し、かつ、前記出力端子と前記共通端子との間の電圧が所定値を超えたときには、前記出力端子の電圧を降圧して前記入力端子に回生させることを特徴とする電圧制御装置。
Ｎ個の入力端子及びＮ個の出力端子をそれぞれ共通にして接続されるＮ（ただし、Ｎは２以上の整数とする。）個の請求項１に記載の昇降圧回路と、前記昇降圧回路の前記出力端子と共通端子との間の電圧を制御する昇降圧制御回路と、を有する電圧制御装置であって、
前記昇降圧制御回路は、
前記出力端子の電圧を検出する電圧検出手段と、
前記インダクタの電流を検出する電流検出手段と、
前記電圧検出手段の検出する電圧の単一の基準電圧からの差に応じた誤差増幅信号を出力する誤差信号出力回路を含み、
前記誤差信号出力回路は、電源端子が正の電位＋Ｖと負の電位−Ｖに接続され、前記インダクタに流れる電流が前記入力端子側から前記出力端子側に向かって正となる昇圧動作においては、正の前記誤差増幅信号を出力し、前記インダクタに流れる電流が前記入力端子側から前記出力端子側に向かって負となる降圧動作においては、負の前記誤差増幅信号を出力し、
前記昇降圧制御回路は、Ｎ個の前記昇降圧回路のそれぞれについて前記第１スイッチ素子を周期的に導通させ、それぞれ同一極性の前記電流検出手段の検出する電流の電流値に応じた電圧信号と前記誤差増幅信号とを比較して、前記電圧信号が前記誤差増幅信号以上になったときに前記第１スイッチ素子を遮断し、前記第２スイッチ素子を相補的に前記第１スイッチ素子とは位相反転して制御することで、前記入力電圧を昇圧して前記出力端子に出力し、かつ、前記出力端子と前記共通端子との間の電圧が所定値を超えたときには、前記出力端子の電圧を降圧して前記入力端子に回生させると共に、Ｎ個の前記第１スイッチ素子を導通状態とする位相をそれぞれ２π／Ｎずつずらすことを特徴とする電圧制御装置。
前記Ｎを２としたことを特徴とする請求項２に記載の電圧制御装置。
前記第１スイッチ素子及び前記第２スイッチ素子がともに導通しないデッドタイムが設けられることを特徴とする請求項１から３のいずれかに記載の電圧制御装置。