JP4592177B2 - Package substrate - Google Patents
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Description
【0001】
【発明の属する技術分野】
ICチップなどの電子部品を載置するパッケージ基板に関し、特にコンデンサを内蔵するパッケージ基板に関するのもである。
【0002】
【従来の技術】
現在、パッケージ基板では、電源からICチップの電源/アースまでのループインダクタンスを低減するため、チップコンデンサを表面実装することがある。即ち、伝送損出となるループインダクタンスは、図15(A)に示すICチップ270の電源端子272Pからパッケージ基板300内の電源線を介して電源までの配線長、及び、電源からパッケージ基板300内のアース線を介してICチップ270のアース端子272Eまでの配線長に比例する。このため、図15(B)に示すように、パッケージ基板300にチップコンデンサ298を表面実装し、電源からICチップの電源/アースまでの間にチップコンデンサ298を介在させることで、ループインダクタンスを決定するループ長を図中で実線で示すように、チップコンデンサ298間の配線長を短縮する。
【0003】
【発明が解決しようとする課題】
しかしながら、ループインダクタンスのリアクタンス分XLは、次式に示すように周波数に依存する。
XL=2πfL f:周波数 L:インダクタンス
このため、ICチップの高周波数化に伴い、図15(B)を参照して上述したようにチップコンデンサを実装することによっては、ループインダクタンスのリアクタンス分XLを低減することができなくなってきた。
【0004】
係る課題に対応するため、コンデンサを内蔵するセラミック板上に樹脂絶縁層及び配線層を積層することを本発明者は案出した。係る構成のパッケージ基板においては、ICチップの直下にコンデンサを配設することで、ループ長を短縮できる。しかしながら、低い誘電率の樹脂と、コンデンサを形成する高い誘電率の誘電体層とを貫いて信号線を配設することになるため、インピーダンス不連続による信号の反射、及び、高誘電体通過時において信号伝搬の遅延を発生することが予想された。
【0005】
本発明は上述した課題を解決するためなされたものであり、その目的とするところは、大容量のコンデンサをICチップの近傍に配置できるパッケージ基板を提供することにある。
【0008】
【課題を解決するための手段】
上述した課題を解決するため、請求項1は、コア基板の両面に樹脂絶縁層と導体回路とを積層してなるビルドアップ層を形成したパッケージ基板であって、
ICチップ搭載部の下方であって、前記コア基板内に板状コンデンサを備え、 前記コア基板の両面のビルドアップ層を、前記コア基板に形成されたスルーホールを介して接続したこと技術的特徴とする。
【0009】
請求項1では、コア基板の両面のビルドアップ層(配線)を、コア基板に形成されたスルーホールを介して接続し、コンデンサを信号線が通過しないため、高誘電体によるインピーダンス不連続による反射、及び、高誘電体通過による伝搬遅延が発生しない。また、コア基板内に板状コンデンサを収容するため、パッケージ基板に反りが発生し難くなる。
【0010】
請求項2は、コア基板の両面に樹脂絶縁層と導体回路とを積層してなるビルドアップ層を形成したパッケージ基板であって、
ICチップ搭載部の下方であって、前記コア基板内に板状コンデンサを備え、 前記コア基板の両面のビルドアップ層を、前記コア基板内の前記板状コンデンサの電極を介して接続したこと技術的特徴とする。
【0011】
請求項2では、コア基板の両面のビルドアップ層(配線)を、コア基板内の板状コンデンサの電極を介して接続するため、短い距離でICチップとコンデンサ、コンデンサと外部接続基板、ICチップと外部接続基板とを接続することができる。
【0014】
請求項3は、コア基板の両面に樹脂絶縁層と導体回路とを積層してなるビルドアップ層を形成したパッケージ基板であって、
ICチップ搭載部の下方であって、前記コア基板下面に板状コンデンサを備え、
前記コア基板に形成されたスルーホールとパッケージ基板の外部基板接続端子とを、コア基板の下面に形成されたビルドアップ層に形成されたビアを介して接続したことを技術的特徴とする。
【0015】
請求項3では、コア基板に形成されたスルーホールとパッケージ基板の外部基板接続端子とを、コア基板の下面に形成されたビルドアップ層に形成されたビアを介して接続し、コンデンサを信号線が通過しないため、高誘電体によるインピーダンス不連続による反射、及び、高誘電体通過による伝搬遅延が発生しない。また、コア基板下面に板状コンデンサを配設するため、コア基板に反りが発生し難くなる。
【0016】
請求項4では、板状コンデンサがセラミック板からなるため、高誘電率の誘電体層を同時焼成により容易に形成することができる。
【0017】
請求項5では、ICチップの真下に板状コンデンサの金属基板を配設するため、ICチップからマザーボード側への電磁波干渉をシールドすることができる。
【0018】
請求項6では、ICチップ直下に電源コンデンサを配置するため、ICチップと電源コンデンサとの距離が短くなり、大電力を瞬時的にICチップ側へ供給することが可能になる。
【0019】
請求項7では、誘電体層が、誘電率の高い酸化チタン塩あるいはペロブスカイト系材料で形成されているため、コンデンサを大容量に形成できる。また、誘電体層を焼成して形成することで、層自体を薄くすることができる。前述の誘電体層で用い得るチタン酸塩とは、チタン酸バリウム、チタン酸鉛系、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸ビスマス、チタン酸マグネシウムからなるチタン酸と金属との化合物を意味し、ペロブスカイト系材料とは、少なくともMgxNbyOzである化合物全般を意味する。その中でもチタン酸バリウムを用いることが特によい。誘電率を1000以上にし易く、金属層と誘電体層との密着が優れているからである。
【0020】
請求項8のパッケージ基板では、内蔵の板状コンデンサの表層(最外層の誘電体層)は、主に銅によって形成されている。これによって、層間樹脂絶縁層のバイアホールも主に銅からなる金属によって形成されていることから、異種金属による膨張率差などに起因する剥離を防止することができ、信頼性が向上する。
【0021】
請求項9のパッケージ基板では、内蔵の板状コンデンサの表層(最外層の誘電体層)には、粗化層が形成されている。これによって、層間樹脂絶縁層及び層間樹脂絶縁層に形成されるバイアホールとの密着性が向上し、剥離や断線といった電気接続に起因する障害を防止できる。
粗化層は、電解めっき膜、酸化還元処理、エッチングによる粗化処理で形成することができる。粗化層は、平均粗度0.5〜5μmの間で形成することが望ましい。0.5μm未満では、密着性の向上が望めない。他方、5μmを越えると、バイアホールを形成する際に、底面に樹脂残りを引き起こし、信頼性の低下が懸念されるからである。
【0022】
【発明の実施の形態】
以下、本発明の実施形態について図を参照して説明する。
[第1実施形態]
先ず、本発明の第1実施形態に係るパッケージ基板の構成について図6、図7を参照して説明する。図6は、パッケージ基板10の断面を示し、図7は、図6に示すパッケージ基板10にICチップ70を搭載し、ドータボード80側へ取り付けた状態を示している。
【0023】
図6に示すようにパッケージ基板10は、板状コンデンサ30と、板状コンデンサ30を収容するコア基板20と、ビルドアップ層90A、90Bを構成する層間樹脂絶縁層40、140、240とからなる。層間樹脂絶縁層40には、バイアホール46及び導体回路48が形成され、層間樹脂誘電体層140には、バイアホール146及び導体回路148が形成されている。層間樹脂絶縁層240には、バイアホール246及び導体回路248が形成されている。
【0024】
図7に示すように上側のビルドアップ層90Aのバイアホール246には、ICチップ70のパッド72S、72P1,72P2へ接続するためのバンプ66が形成されている。一方、下側のビルドアップ層90Bの導体回路248には、ドータボード80のパッド82S、82P1、82P2へ接続するためのバンプ66が配設されている。コア基板20にはスルーホール26が形成されている。
【0025】
板状コンデンサ30は、金属基板12の表面に誘電体層14及び導電体層16が配設されてなる。即ち、金属基板12の表面に誘電体層14を、更に誘電体層14の表面に導電体層16を配設することで電源用コンデンサが形成されている。
【0026】
図7中に示すドータボード80の信号用のパッド82Sは、バンプ66−導体回路248−バイアホール246−導体回路148−バイアホール146−導体回路48−バイアホール46−スルーホール26−バイアホール46−導体回路48−バイアホール146−導体回路148−バイアホール246−導体回路248−バイアホール246を介して、ICチップ70の信号用のパッド72Sへ接続されている。更に図示しないが、パッド82Sは、スルーホール26−バイアホール46−導体回路48−バイアホール146−導体回路148−バイアホール246を介して、ICチップ70の信号用のパッド72Sへ接続されている。
【0027】
ドータボード80の電源用のパッド82P1は、バンプ66−導体回路248−バイアホール246−導体回路148−バイアホール146−導体回路48−バイアホール46−電源端子17を介して板状コンデンサ30の電極を構成する金属基板12へ接続されている。同様に、ドータボード80の他方の電源用のパッド82P2は、バンプ66−導体回路248−バイアホール246−導体回路148−バイアホール146−導体回路48−バイアホール46を介して板状コンデンサ30の他方の電極を構成する導電体層16へ接続されている。
【0028】
一方、ICチップの電源用のパッド72P1は、バンプ66−バイアホール246−導体回路148−バイアホール146−導体回路48−バイアホール46−電源端子17を介して、板状コンデンサ30の電極を構成する金属基板12へ接続されている。ICチップの電源用の他方のパッド72P2は、バンプ66−バイアホール246−導体回路148−バイアホール146−導体回路48−バイアホール46を介して、上述した電源用コンデンサの他方の電極を構成する導電体層16へ接続されている。即ち、ドータボード80から供給された電力は、ICチップ直下の板状コンデンサ30を介してICチップ側へ供給される。
【0029】
本実施形態のパッケージ基板10では、ICチップ70の直下に板状コンデンサ30を配置するため、ICチップとコンデンサとの距離が短くなり、大電力を瞬時的にICチップ側へ供給することが可能になる。即ち、ループインダクタンスを決定するループ長さを短縮することができる。
【0030】
本実施形態では、コア基板20の両面のビルドアップ層90A、90Bの配線(バイアホール46、導体回路48、バイアホール146、導体回路148、バイアホール246、導体回路248)を、コア基板20内の板状コンデンサ30の電極(導電体層)16を介して接続するため、短い距離でICチップ70とコンデンサ30、コンデンサ30とドータボード(外部接続基板)80、ICチップ70とドータボード80とを接続することができる。
【0031】
また、本実施形態のパッケージ基板では、誘電体層14が、無機材料として、誘電率の高い酸化チタンバリウムから構成されており、誘電体層の厚みを薄くすることで、コンデンサを大容量に形成できる。更に、金属単体である金属基板12上に無機材料を焼結するため、焼結物は1種類であり、雰囲気制御、焼結制御が容易であり、誘電率の安定した誘電体層を形成することができる。ここで、誘電体層としては、誘電率の高い酸化チタン塩あるいはペロブスカイト系材料を用いることで、コンデンサを大容量に形成できる。また、誘電体層を焼成して形成すれば、層自体を薄くすることができる。前述の誘電体層で用い得るチタン酸塩とは、チタン酸バリウム、チタン酸鉛系、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸ビスマス、チタン酸マグネシウムからなるチタン酸と金属との化合物を意味して、ペロブスカイト系材料とは、少なくともMgxNbyOzである化合物全般を意味する。
【0032】
更に、板状コンデンサ30を収容するコア基板20側にドータボード80への接続用のスルーホール26を設け、板状コンデンサ30の誘電体層14を信号線が通過しないため、高誘電体によるインピーダンス不連続による反射、及び、高誘電体通過による伝搬遅延が発生しない。
【0033】
また、ICチップ70の真下に金属基板12を配設するため、ICチップからマザーボード側への電磁波干渉をシールドすることができる。また、熱伝導性、耐熱性の高い金属基板12側を用いるため、ICチップを効率的に冷却できる。更に、金属基板12を用いるため、薄く形成しても十分な基板剛性が得られ、パッケージ基板に反りを発生させない。
【0034】
また更に、平坦な金属基板12上に層間樹脂絶縁層40、140、240を形成するため、膜厚を高精度に制御でき、導体回路48,148,248の特性インピーダンス制御が容易となり、高速伝搬に適した設計が可能となる。
【0035】
ひき続き、図6を参照して上述したパッケージ基板の製造方法について、図1〜図5を参照して説明する。
厚さ200〜1000μmの銅、アルミニウム等からなる金属基板12を出発材料とする(図1(A))。酸化チタンバリウムを周知の方法でグリーンシート14αにし、金属基板12に貼り付け、当該グリーンシート14αに開口14aをパンチング、又は、レーザにより穿設する(図1(B))。引き続き、プレーン層となるAgペースト16αをグリーンシート14α上に印刷し、開口14aに電極端子となるAgペースト17αを印刷する(図1(C))。ここでは、Agを用いているが、Cuペーストを使用することもできる。
【0036】
これら積層体を熱圧着した後、空気中において950℃で30分間焼成し、金属基板12、誘電体層14、導電体層16から成る板状コンデンサ30を形成する(図1(D))。本実施形態では、誘電体層14を焼成により形成するため、酸化チタンバリウム等の無機高誘電率材料を用いることができ、大容量のコンデンサを形成することが可能となる。
【0037】
一方、コア基板20を用意する(図2(A))。このコア基板20としては、エポキシ樹脂を含浸させたプリプレグを積層してなる積層板を用いることができる。エポキシ以外でも、BT、フェノール樹脂あるいはガラスクロスなどの強化材を含有しているもの等、一般的にプリント配線板で使用されるものを用い得る。次に、パンチングで通孔20aを打ち抜き、ドリルでスルーホール用の300〜500μmの通孔22を穿設する(図2(B))。その後、無電解めっき及び電解めっきを行い、該コア基板20の表面に金属膜24を形成する(図2(C))。そして、金属膜24をパターンエッチングしてスルーホール26を形成する(図2(D))。最後に、スルーホール26内に、銅ペースト28を充填する(図2(E))。コアとなる基板は、樹脂であり、融点が300℃以下であるため、350℃以上の温度を加えると、溶解、軟化もしくは、炭化してしまう。
【0038】
引き続き、上記図2を参照して上述した工程で完成したコア基板20の通孔20aに、図1を参照して上述した工程で完成した板状コンデンサ30を嵌入する(図3(A))。そして、導電体層16及びコア基板20の上に、絶縁樹脂40αを塗布する(図3(B))。絶縁樹脂としては、エポキシ、BT、ポリイミド、オレフィン等の熱硬化性樹脂、又は、熱硬化性樹脂と熱可塑性樹脂との混合物を用いることができる。また、樹脂を塗布する代わりに、樹脂フィルムを貼り付けることもできる。
【0039】
絶縁樹脂40αを加熱して硬化させ層間樹脂絶縁層40とした後、CO2レーザ、YAGレーザ、エキシマレーザ又はUVレーザにより、層間樹脂絶縁層40に、スルーホール26又は導電体層16へ至る開口径20〜250μmの非貫通孔40aを形成する(図3(C))。その後、デスミヤ処理を施す。
【0040】
コア基板20にパラジウム触媒を付与し、無電解めっき液へ浸漬して、層間樹脂絶縁層40の表面に均一に厚さ0.2〜5μmの無電解めっき膜42を析出させる(図4(A))。ここでは、無電解めっきを用いているが、スパッタにより銅、ニッケル等の金属膜を形成することも可能である。スパッタはコスト的には不利であるが、樹脂との密着性を改善できる利点がある。また、層間樹脂絶縁層に粗化層を設けてから、めっき膜を形成してもよい。
【0041】
引き続き、無電解めっき膜42の表面に感光性ドライフィルムを張り付け、マスクを載置して、露光・現像処理し、厚さ25μmのめっきレジストレジスト43を形成する(図4(B))。そして、無電解めっき液に浸漬し、無電解めっき膜42を介して電流を流してレジスト43の非形成部に電解めっき44を形成する(図4(C))。
【0042】
そして、レジスト43及びマスク45を5%KOH で剥離除去した後、硫酸と過酸化水素混合液でエッチングし、めっきレジスト下の無電解めっき膜42を溶解除去し、無電解めっき42及び電解銅めっき44からなる厚さ18μm(10〜30μm)の導体回路48及びバイアホール46を得る(図5(A))。
【0043】
更に、クロム酸、過マンガン酸などに1分間浸漬して、導体回路48間の層間樹脂絶縁層40の表面を1μmエッチング処理し、表面のパラジウム触媒を除去する。更に、第2銅錯体と有機酸とを含有するエッチング液により、導体回路48及びバイアホール46の表面に粗化面(図示せず)を形成し、さらにその表面にSn置換を行ってもよい。
【0044】
上述した図3(B)〜図5(A)の処理を繰り返し、層間樹脂誘電体層140、バイアホール146、導体回路148、及び、層間樹脂絶縁層240、バイアホール246を形成する(図5(B))。
【0045】
上述したパッケージ基板にはんだバンプを形成する。基板の両面に、ソルダーレジスト組成物を30μmの厚さで塗布し、乾燥処理を行った後、円パターン(マスクパターン)が描画された厚さ5mmのフォトマスクフィルム(図示せず)を密着させて載置し、紫外線で露光し、現像処理する。そしてさらに、加熱処理し、はんだパッド部分(バイアホールとそのランド部分を含む)の開口60aを有するソルダーレジスト層(厚み20μm)60を形成する(図5(C))。
【0046】
そして、ソルダーレジスト層60の開口部60aに、半田ペーストを充填する(図示せず)。その後、開口部60aに充填された半田を 200℃でリフローすることにより、半田バンプ(半田体)66を形成する(図6参照)。なお、耐食性を向上させるため、開口部60aにNi、Au、Ag、Pdなどの金属層をめっき、スパッタにより形成することも可能である。
【0047】
次に、該パッケージ基板へのICチップの載置及び、ドータボードへの取り付けについて、図7を参照して説明する。完成したパッケージ基板10の半田バンプ66にICチップ70の半田パッド72S、72P1、72P2が対応するように、ICチップ70を載置し、リフローを行うことで、ICチップ70の取り付けを行う。同様に、パッケージ基板10の半田バンプ66にドータボード80のパッド82S、82P1、82P2をリフローすることで、ドータボード80へパッケージ基板10を取り付ける。
【0048】
引き続き、本発明の第1実施形態の改変例に係るパッケージ基板について、図8及び図9を参照して説明する。改変例のパッケージ基板10は、上述した第1実施形態とほぼ同様である。但し、この改変例のパッケージ基板では、導電性ピン84が配設され、該導電性ピン84を介してドータボードとの接続を取るように形成されている。
【0049】
また、上述した第1実施形態では、板状コンデンサ30が単板の金属板から構成されていたが、改変例では、板状コンデンサ130は、セラミック板118を3枚積層することで構成されている。図9に板状コンデンサ130の断面を拡大して示す。各セラミック板118の表面には、コンデンサの電極となる導電体層112が配設され、該導電体層112の表面には第1実施形態と同様の構成の誘電体層114が配設され、該誘電体層114の表面には、コンデンサの他方の電極となる誘電体層116が更に形成されている。板状コンデンサ130は、セラミック板118となるセラミックグリーンシートを3層積層した状態で、同時焼成により製造される。
【0050】
改変例では、板状コンデンサ130がセラミック板118からなるため、高誘電率の誘電体層114を同時焼成により容易に形成することができる。
【0051】
[第2実施形態]
引き続き、本発明の第2実施形態に係るパッケージ基板の構成について図10を参照して説明する。
上述した第1実施形態においては、板状コンデンサ30がコア基板20の中央に形成された通孔20a内に収容された。これに対して、第2実施形態では、コア基板20の上側に板状コンデンサ30が配設されている。
【0052】
ここで、ICチップ70の電源用のパッド72P1は、バンプ66及び電源端子17を介して、板状コンデンサ30の電極を構成する金属基板12へ接続されている。ICチップの電源用の他方のパッド72P2は、バンプ66を介して板状コンデンサ30の他方の電極を構成する導電体層16に接続されている。
【0053】
一方、ドータボード80の電源用のパッド82P1は、バンプ66−ビルドアップ層90Bの層間樹脂絶縁層240、140、40の導体回路248、148、48及びバイアホール246、146、46−スルーホール26−電源端子17を介して、板状コンデンサ30の電極を構成する金属基板12へ接続されている。同様に、ドータボード80の他方の電源用のパッド82P2は、バンプ66−ビルドアップ層90Bの層間樹脂絶縁層240、140、40の導体回路248、148、48及びバイアホール246、146、46−スルーホール26を介して板状コンデンサ30の他方の電極を構成する導電体層16へ接続されている。
【0054】
他方、ICチップ72の信号用パッド72Sは、バンプ66−ビルドアップ層90Aの層間樹脂絶縁層240、140、40の導体回路248、148、48及びバイアホール246、146、46−スルーホール26−ビルドアップ層90Bの層間樹脂絶縁層240、140、40の導体回路248、148、48及びバイアホール246、146、46−バンプ66を介して、ドータボード80の信号用パッド82Sへ接続されている。
【0055】
この第2実施形態においては、ICチップ70の信号用パッド72Sとコア基板20に形成されたスルーホール26とを、コア基板20の上面に形成されたビルドアップ層90Aに形成されたビア246、146、46を介して接続し、板状コンデンサ30を信号線が通過しないため、高誘電体によるインピーダンス不連続による反射、及び、高誘電体通過による伝搬遅延が発生しない。また、コア基板20上面に板状コンデンサ30を配設するため、コア基板に反りが発生し難い。
【0056】
第2実施形態のパッケージ基板110では、ICチップ70の直下に板状コンデンサ30を配置するため、ICチップとコンデンサとの距離が短くなり、大電力を瞬時的にICチップ側へ供給することが可能になる。即ち、ループインダクタンスを決定するループ長さを最短にすることができる。
【0057】
次に、本発明の第2実施形態の改変例に係るパッケージ基板について、図11を参照して説明する。改変例のパッケージ基板110は、上述した第2実施形態とほぼ同様である。但し、この改変例のパッケージ基板では、導電性ピン84が配設され、該導電性ピン84を介してドータボードとの接続を取るように形成されている。
【0058】
また、上述した第2実施形態では、板状コンデンサ30が単板の金属板から構成されていたが、改変例では、板状コンデンサ130は、セラミック板118を3枚積層することで構成されている(図9参照)。
【0059】
[第3実施形態]
引き続き、本発明の第3実施形態に係るパッケージ基板の構成について図12を参照して説明する。
上述した第1実施形態においては、板状コンデンサ30がコア基板20の中央に形成された通孔20a内に収容された。これに対して、第3実施形態では、コア基板20の下側に板状コンデンサ30が配設されている。
【0060】
ここで、ICチップ70の電源用のパッド72P1は、バンプ66−ビルドアップ層90Bの層間樹脂絶縁層240、140、40の導体回路248、148、48及びバイアホール246、146、46−スルーホール26−電源端子17を介して、板状コンデンサ30の電極を構成する金属基板12へ接続されている。同様に、ICチップの電源用の他方のパッド72P2は、バンプ66−ビルドアップ層90Bの層間樹脂絶縁層240、140、40の導体回路248、148、48及びバイアホール246、146、46−スルーホール26を介して板状コンデンサ30の他方の電極を構成する導電体層16に接続されている。
【0061】
一方、ドータボード80の電源用のパッド82P1は、バンプ66−電源端子17を介して、板状コンデンサ30の電極を構成する金属基板12へ接続されている。同様に、ドータボード80の電源用のパッド82P2は、バンプ66を介して板状コンデンサ30の他方の電極を構成する導電体層16へ接続されている。
【0062】
他方、ICチップ72の信号用パッド72Sは、バンプ66−ビルドアップ層90Aの層間樹脂絶縁層240、140、40の導体回路248、148、48及びバイアホール246、146、46−スルーホール26−ビルドアップ層90Bの層間樹脂絶縁層240、140、40の導体回路248、148、48及びバイアホール246、146、46−バンプ66を介して、ドータボード80の信号用パッド82Sへ接続されている。
【0063】
この第3実施形態においては、コア基板20に形成されたスルーホール26とドータボード接続用バンプ66とを、コア基板20の下面に形成されたビルドアップ層90Bに形成されたビア246、146、46を介して接続し、板状コンデンサ30を信号線が通過しないため、高誘電体によるインピーダンス不連続による反射、及び、高誘電体通過による伝搬遅延が発生しない。また、コア基板20下面に板状コンデンサ30を配設するため、コア基板に反りが発生し難くなる。
【0064】
第3実施形態のパッケージ基板110では、ICチップ70の直下に板状コンデンサ30を配置するため、ICチップとコンデンサとの距離が短くなり、大電力を瞬時的にICチップ側へ供給することが可能になる。即ち、ループインダクタンスを決定するループ長さを短縮することができる。
【0065】
次に、本発明の第3実施形態の改変例に係るパッケージ基板について、図13を参照して説明する。改変例のパッケージ基板110は、上述した第3実施形態とほぼ同様である。但し、この改変例のパッケージ基板では、導電性ピン84が配設され、該導電性ピン84を介してドータボードとの接続を取るように形成されている。
【0066】
また、上述した第3実施形態では、板状コンデンサ30が単板の金属板から構成されていたが、改変例では、板状コンデンサ130は、セラミック板118を3枚積層することで構成されている(図9参照)。なお、第1、第2、第3実施形態の改変例では、複数枚のセラミック板から成る板状コンデンサ130を示したが、単板式に構成することも、あるいは、導電体層と誘電体層とを積層した状態(ラミネート状態)で折り畳み、コンデンサを構成することも可能である。
【0067】
[第4実施形態]
図14(A)に第4実施形態に係るパッケージ基板に内蔵される板状コンデンサを示す。第4実施形態では、板状コンデンサ30は、金属基板12の表面に誘電体層14及び導電体層16が配設されてなる。誘電体層16は、銀又は銅ペーストを焼成して成り、この誘電体層16の表面に、無電解銅めっき膜18bと電解銅めっき膜18bとが形成されている。
【0068】
第4実施形態では、板状コンデンサ30の表層(最外層の誘電体層16)には、銅めっき膜18a、18bが配設されている。これによって、層間樹脂絶縁層のバイアホールも主に銅からなる金属によって形成されていることから、異種金属による膨張率差などに起因する剥離を防止することができ、信頼性が向上する。
【0069】
[第5実施形態]
図14(B)に第5実施形態に係るパッケージ基板に内蔵される板状コンデンサを示す。第5実施形態では、板状コンデンサ30は、金属基板12の表面に誘電体層14及び導電体層16が配設されてなる。誘電体層16の表面には、Cu−Ni−Pの合金からなる無電解めっき膜により平均粗度3μmの粗化層21が形成されている。粗化層は、無電解めっき膜の代わりに、第二銅錯体と有機塩酸からなるエッチング液により、また、NaOH(10g/l)、NaClO2 (40g/l)、Na3 PO4 (6g/l)を含む水溶液を黒化浴(酸化浴)とする黒化処理、および、NaOH(10g/l)、NaBH4 (6g/l)を含む水溶液を還元浴とする還元処理を行い形成することもできる。
【0070】
第5実施形態のパッケージ基板では、内蔵の板状コンデンサの表層(最外層の誘電体層)に粗化層21が形成されている。これによって、層間樹脂絶縁層及び層間樹脂絶縁層に形成されるバイアホールとの密着性が向上し、剥離や断線といった電気接続に起因する障害を防止できる。
【0071】
【発明の効果】
本発明の構成により、ICチップへ大電力を供給することができ、ループインダクタンスを低減でき、かつ、コンデンサを内蔵することから、反りや基板の収縮などに起因する剥離が防止できる。また、コンデンサと層間樹脂絶縁層のバイアホールとが接続されているため、電気的接続性、信頼性が向上する。
更に、コンデンサの表層に銅を形成することで、銅から成るバイアホールとの接続信頼性が向上する。
一方、コンデンサの表層に、粗化層を形成することで、層間樹脂絶縁層及びバイアホールとの接続信頼性がより向上する。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係るパッケージ基板の製造工程図である。
【図2】本発明の第1実施形態に係るパッケージ基板の製造工程図である。
【図3】本発明の第1実施形態に係るパッケージ基板の製造工程図である。
【図4】本発明の第1実施形態に係るパッケージ基板の製造工程図である。
【図5】本発明の第1実施形態に係るパッケージ基板の製造工程図である。
【図6】第1実施形態に係るパッケージ基板の断面図である。
【図7】第1実施形態に係るパッケージ基板の断面図である。
【図8】第1実施形態の改変例に係るパッケージ基板の断面図である。
【図9】図8に示すパッケージ基板の板状コンデンサの断面図である。
【図10】本発明の第2実施形態に係るパッケージ基板の断面図である。
【図11】本発明の第2実施形態の改変例に係るパッケージ基板の断面図である。
【図12】本発明の第3実施形態に係るパッケージ基板の断面図である。
【図13】本発明の第3実施形態の改変例に係るパッケージ基板の断面図である。
【図14】図14(A)は、本発明の第4実施形態の板状コンデンサの断面図であり、図14(B)は、第5実施形態の板状コンデンサの断面図である。
【図15】図15(A)及び図15(B)は、従来技術に係るパッケージ基板のループインダクタンスの説明図である。
【符号の説明】
12 金属基板
14 誘電体層
16 導電体層(電極)
20 コア基板
20a 通孔
30 板状コンデンサ
40 層間樹脂絶縁層
40a 非貫通孔
42 無電解めっき膜
44 電解めっき
46 バイアホール
48 導体回路
60 ソルダーレジスト
66 半田バンプ
70 ICチップ
80 ドータボード
84 導電性ピン
140 層間樹脂絶縁層
146 バイアホール[0001]
BACKGROUND OF THE INVENTION
The present invention also relates to a package substrate on which an electronic component such as an IC chip is placed, and particularly to a package substrate in which a capacitor is built.
[0002]
[Prior art]
Currently, in a package substrate, a chip capacitor is sometimes surface-mounted in order to reduce loop inductance from a power source to a power source / ground of an IC chip. That is, the loop inductance that causes transmission loss is the wiring length from the power supply terminal 272P of the
[0003]
[Problems to be solved by the invention]
However, the reactance component XL of the loop inductance depends on the frequency as shown in the following equation.
XL = 2πfL f: frequency L: inductance
For this reason, as the frequency of the IC chip increases, it becomes impossible to reduce the reactance XL of the loop inductance by mounting the chip capacitor as described above with reference to FIG. 15B.
[0004]
In order to cope with such a problem, the present inventor has devised that a resin insulating layer and a wiring layer are laminated on a ceramic plate incorporating a capacitor. In the package substrate having such a configuration, the loop length can be shortened by disposing a capacitor immediately below the IC chip. However, since the signal line is arranged through the low dielectric constant resin and the high dielectric constant dielectric layer that forms the capacitor, the signal is reflected due to impedance discontinuity and when passing through the high dielectric It was expected to cause a delay in signal propagation.
[0005]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a package substrate in which a large-capacity capacitor can be disposed in the vicinity of an IC chip.
[0008]
[Means for Solving the Problems]
In order to solve the problems described above, claim 1A package substrate having a build-up layer formed by laminating a resin insulating layer and a conductor circuit on both surfaces of a core substrate,
Technical features of being provided below the IC chip mounting portion, including plate capacitors in the core substrate, and connecting the build-up layers on both sides of the core substrate through through holes formed in the core substrate And
[0009]
Claim1Then, the build-up layers (wiring) on both sides of the core substrate are connected through the through holes formed in the core substrate, and the signal line does not pass through the capacitor. Propagation delay due to passing through the high dielectric does not occur. Further, since the plate capacitor is accommodated in the core substrate, it is difficult for the package substrate to be warped.
[0010]
Claim2Is a package substrate in which a build-up layer formed by laminating a resin insulating layer and a conductor circuit on both surfaces of a core substrate,
Technology in which a plate capacitor is provided in the core substrate below the IC chip mounting portion, and build-up layers on both sides of the core substrate are connected via electrodes of the plate capacitor in the core substrate. Characteristic.
[0011]
Claim2Then, since the build-up layers (wirings) on both sides of the core substrate are connected via the electrode of the plate capacitor in the core substrate, the IC chip and the capacitor, the capacitor and the external connection substrate, and the IC chip and the external connection are connected at a short distance. A substrate can be connected.
[0014]
Claim3Is a package substrate in which a build-up layer formed by laminating a resin insulating layer and a conductor circuit on both surfaces of a core substrate,
Below the IC chip mounting portion, provided with a plate capacitor on the lower surface of the core substrate,
The technical feature is that the through hole formed in the core substrate and the external substrate connection terminal of the package substrate are connected via vias formed in a buildup layer formed on the lower surface of the core substrate.
[0015]
Claim3Then, the through hole formed in the core substrate and the external substrate connection terminal of the package substrate are connected via the via formed in the buildup layer formed on the lower surface of the core substrate, and the signal line does not pass through the capacitor. Therefore, reflection due to impedance discontinuity due to the high dielectric material and propagation delay due to passage through the high dielectric material do not occur. Further, since the plate-like capacitor is disposed on the lower surface of the core substrate, it is difficult for the core substrate to be warped.
[0016]
Claim4Then, since the plate capacitor is made of a ceramic plate, a dielectric layer having a high dielectric constant can be easily formed by simultaneous firing.
[0017]
Claim5Then, since the metal substrate of the plate capacitor is disposed directly under the IC chip, electromagnetic wave interference from the IC chip to the mother board can be shielded.
[0018]
Claim6Then, since the power supply capacitor is arranged directly under the IC chip, the distance between the IC chip and the power supply capacitor is shortened, and it is possible to instantaneously supply large power to the IC chip side.
[0019]
Claim7Then, the dielectric layer is made of titanium oxide salt orTheSince it is formed of a skite-based material, a capacitor can be formed with a large capacity. In addition, by forming the dielectric layer by firing, the layer itself can be thinned. The titanate that can be used in the above-mentioned dielectric layer means a compound of titanate and metal composed of barium titanate, lead titanate, strontium titanate, calcium titanate, bismuth titanate, and magnesium titanate. PeroTheThe term “skite-based material” means all compounds that are at least MgxNbyOz. Among these, it is particularly preferable to use barium titanate. This is because the dielectric constant is easily set to 1000 or more, and the adhesion between the metal layer and the dielectric layer is excellent.
[0020]
Claim8In the package substrate, the surface layer (the outermost dielectric layer) of the built-in plate capacitor is mainly formed of copper. As a result, the via hole in the interlayer resin insulation layer is also formed mainly from a metal made of copper, so that peeling due to a difference in expansion coefficient due to a different metal can be prevented and reliability is improved.
[0021]
Claim9In the package substrate, a roughened layer is formed on the surface layer (outermost dielectric layer) of the built-in plate capacitor. This improves the adhesion between the interlayer resin insulation layer and the via hole formed in the interlayer resin insulation layer, and can prevent failures caused by electrical connection such as peeling or disconnection.
The roughening layer can be formed by electrolytic plating film, oxidation-reduction treatment, or roughening treatment by etching. The roughened layer is desirably formed with an average roughness of 0.5 to 5 μm. If it is less than 0.5 μm, improvement in adhesion cannot be expected. On the other hand, if the thickness exceeds 5 μm, a resin residue is caused on the bottom surface when forming the via hole, and there is a concern that reliability may be lowered.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[First embodiment]
First, the configuration of the package substrate according to the first embodiment of the present invention will be described with reference to FIGS. FIG. 6 shows a cross section of the
[0023]
As shown in FIG. 6, the
[0024]
As shown in FIG. 7, bumps 66 for connecting to
[0025]
The
[0026]
The
[0027]
The pad 82P1 for power supply of the
[0028]
On the other hand, the power supply pad 72P1 of the IC chip constitutes the electrode of the
[0029]
In the
[0030]
In the present embodiment, the wiring (via
[0031]
In the package substrate of this embodiment, the
[0032]
Further, a through
[0033]
Further, since the
[0034]
Furthermore, since the interlayer resin insulation layers 40, 140, and 240 are formed on the
[0035]
Next, a method for manufacturing the package substrate described above with reference to FIG. 6 will be described with reference to FIGS.
A
[0036]
After these laminated bodies are thermocompression bonded, they are baked in air at 950 ° C. for 30 minutes to form a
[0037]
On the other hand, the
[0038]
Subsequently, the
[0039]
After the insulating resin 40α is heated and cured to form the interlayer
[0040]
A palladium catalyst is applied to the
[0041]
Subsequently, a photosensitive dry film is attached to the surface of the
[0042]
Then, after the resist 43 and the mask 45 are peeled and removed with 5% KOH, etching is performed with a mixed solution of sulfuric acid and hydrogen peroxide to dissolve and remove the
[0043]
Furthermore, it is immersed in chromic acid, permanganic acid, etc. for 1 minute, and the surface of the interlayer
[0044]
3B to 5A are repeated to form interlayer
[0045]
Solder bumps are formed on the package substrate described above. A solder resist composition is applied to both sides of the substrate to a thickness of 30 μm, dried, and then a 5 mm thick photomask film (not shown) on which a circular pattern (mask pattern) is drawn is adhered. And exposed to ultraviolet light for development. Further, heat treatment is performed to form a solder resist layer (
[0046]
Then, a solder paste is filled in the opening 60a of the solder resist layer 60 (not shown). Thereafter, the solder filled in the opening 60a is reflowed at 200 ° C. to form solder bumps (solder bodies) 66 (see FIG. 6). In order to improve the corrosion resistance, a metal layer such as Ni, Au, Ag, or Pd can be formed on the opening 60a by plating or sputtering.
[0047]
Next, placement of the IC chip on the package substrate and attachment to the daughter board will be described with reference to FIG. The
[0048]
Subsequently, a package substrate according to a modification of the first embodiment of the present invention will be described with reference to FIGS. The modified
[0049]
In the first embodiment described above, the
[0050]
In the modified example, since the
[0051]
[Second Embodiment]
The configuration of the package substrate according to the second embodiment of the present invention will be described with reference to FIG.
In the first embodiment described above, the
[0052]
Here, the power supply pad 72P1 of the
[0053]
On the other hand, the power supply pad 82P1 of the
[0054]
On the other hand, the
[0055]
In the second embodiment, the
[0056]
In the
[0057]
Next, a package substrate according to a modification of the second embodiment of the present invention will be described with reference to FIG. The modified
[0058]
In the second embodiment described above, the
[0059]
[Third embodiment]
Next, the configuration of the package substrate according to the third embodiment of the present invention will be described with reference to FIG.
In the first embodiment described above, the
[0060]
Here, the power supply pads 72P1 of the
[0061]
On the other hand, the power supply pad 82 </ b> P <b> 1 of the
[0062]
On the other hand, the
[0063]
In the third embodiment, the through
[0064]
In the
[0065]
Next, a package substrate according to a modification of the third embodiment of the present invention will be described with reference to FIG. The modified
[0066]
In the third embodiment described above, the
[0067]
[Fourth embodiment]
FIG. 14A shows a plate capacitor built in the package substrate according to the fourth embodiment. In the fourth embodiment, the plate-
[0068]
In the fourth embodiment,
[0069]
[Fifth Embodiment]
FIG. 14B shows a plate capacitor built in the package substrate according to the fifth embodiment. In the fifth embodiment, the
[0070]
In the package substrate of the fifth embodiment, the roughened
[0071]
【The invention's effect】
According to the configuration of the present invention, large power can be supplied to the IC chip, the loop inductance can be reduced, and the capacitor is built in, so that peeling due to warpage or contraction of the substrate can be prevented. Further, since the capacitor and the via hole in the interlayer resin insulation layer are connected, the electrical connectivity and reliability are improved.
Furthermore, by forming copper on the surface layer of the capacitor, the connection reliability with via holes made of copper is improved.
On the other hand, by forming a roughened layer on the surface layer of the capacitor, the connection reliability with the interlayer resin insulating layer and the via hole is further improved.
[Brief description of the drawings]
FIG. 1 is a manufacturing process diagram of a package substrate according to a first embodiment of the present invention.
FIG. 2 is a manufacturing process diagram of the package substrate according to the first embodiment of the present invention.
FIG. 3 is a manufacturing process diagram of the package substrate according to the first embodiment of the present invention.
FIG. 4 is a manufacturing process diagram of the package substrate according to the first embodiment of the present invention.
FIG. 5 is a manufacturing process diagram of the package substrate according to the first embodiment of the present invention.
FIG. 6 is a cross-sectional view of the package substrate according to the first embodiment.
FIG. 7 is a cross-sectional view of the package substrate according to the first embodiment.
FIG. 8 is a cross-sectional view of a package substrate according to a modification of the first embodiment.
9 is a cross-sectional view of a plate capacitor of the package substrate shown in FIG.
FIG. 10 is a cross-sectional view of a package substrate according to a second embodiment of the present invention.
FIG. 11 is a cross-sectional view of a package substrate according to a modification of the second embodiment of the present invention.
FIG. 12 is a cross-sectional view of a package substrate according to a third embodiment of the present invention.
FIG. 13 is a cross-sectional view of a package substrate according to a modification of the third embodiment of the present invention.
14A is a cross-sectional view of a plate capacitor according to a fourth embodiment of the present invention, and FIG. 14B is a cross-sectional view of a plate capacitor according to a fifth embodiment.
FIGS. 15A and 15B are explanatory diagrams of loop inductance of a package substrate according to the related art.
[Explanation of symbols]
12 Metal substrate
14 Dielectric layer
16 Conductor layer (electrode)
20 Core substrate
20a through hole
30 plate capacitor
40 Interlayer resin insulation layer
40a Non-through hole
42 Electroless plating film
44 Electroplating
46 Bahia Hall
48 conductor circuit
60 Solder resist
66 Solder bump
70 IC chip
80 daughter board
84 Conductive pin
140 Interlayer resin insulation layer
146 Bahia Hall
Claims (9)
ICチップ搭載部の下方であって、前記コア基板内に板状コンデンサを備え、 前記コア基板の両面のビルドアップ層を、前記コア基板に形成されたスルーホールを介して接続したことを特徴とするパッケージ基板。A package substrate having a build-up layer formed by laminating a resin insulating layer and a conductor circuit on both surfaces of a core substrate,
It is below the IC chip mounting portion, and includes a plate capacitor in the core substrate, and the build-up layers on both surfaces of the core substrate are connected through through holes formed in the core substrate. Package substrate.
ICチップ搭載部の下方であって、前記コア基板内に板状コンデンサを備え、 前記コア基板の両面のビルドアップ層を、前記コア基板内の前記板状コンデンサの電極を介して接続したことを特徴とするパッケージ基板。A package substrate having a build-up layer formed by laminating a resin insulating layer and a conductor circuit on both surfaces of a core substrate,
It is below the IC chip mounting part, the plate capacitor is provided in the core substrate, and the build-up layers on both surfaces of the core substrate are connected via the electrodes of the plate capacitor in the core substrate. A package substrate.
ICチップ搭載部の下方であって、前記コア基板下面に板状コンデンサを備え、
前記コア基板に形成されたスルーホールとパッケージ基板の外部基板接続端子とを、コア基板の下面に形成されたビルドアップ層に形成されたビアを介して接続したことを特徴とするパッケージ基板。A package substrate having a build-up layer formed by laminating a resin insulating layer and a conductor circuit on both surfaces of a core substrate,
Below the IC chip mounting portion, comprising a plate capacitor on the lower surface of the core substrate,
A package substrate, wherein a through hole formed in the core substrate and an external substrate connection terminal of the package substrate are connected through a via formed in a buildup layer formed on a lower surface of the core substrate.
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