JP2005123547A - Interposer and multilayer printed wiring board - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an interposer that can prevent the disconnection of a wiring pattern on an IC chip mounted on a package substrate. <P>SOLUTION: The stress caused by the difference between the coefficients of thermal expansion of a multilayer printed wiring board 10 having a large coefficient of thermal expansion and the IC chip 110 having a small coefficient of thermal expansion can be absorbed by interposing the interposer 70 between the package substrate 10 and IC chip 110. Particularly, the stress is absorbed in the interposer 70 by using an insulating substrate having a Young's modulus of 3-40 GPa as the insulating substrate 80 constituting the interposer 70. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

この発明は、インターポーザ及び多層プリント配線板に係り、特に、樹脂からなるパッケージ基板とセラミックからなるICチップとの間に介在するインターポーザ、及び、ICチップを接続するためのインターポーザ層を備える多層プリント配線板に関するものである。 This invention relates to an interposer and a multilayer printed wiring board, in particular, interposer interposed between the IC chip consisting of a package substrate and a ceramic made of resin, and a multilayer printed wiring comprising an interposer layer for connecting the IC chip the present invention relates to a plate.

ファインピッチのICチップをドータボード等の外部基板と接続するためにパッケージ基板が用いられている。 And the package substrate is used to connect the IC chip of a fine pitch and an external substrate daughterboard like. パッケージ基板の材料としては、セラミック又は樹脂が用いられている。 As the material of the package substrate, ceramic or resin. ここで、セラミックパッケージ基板は、焼成してなるメタライズ配線を用いるため、抵抗値が高くなり、更に、セラミックの誘電率は高く、高周波、高性能のICを搭載することが難しい。 Here, a ceramic package substrate, since the use of metallized wiring formed by baking, the resistance value is high, further, dielectric constant of the ceramic is high, high-frequency, that are difficult to mount a high performance of the IC. 一方、樹脂製パッケージ基板は、めっきによる銅配線を用い得るため、配線抵抗を下げることができ、樹脂の誘電率は低く、高周波、高性能のICを搭載することが相対的に容易である。 On the other hand, the resin package substrate, since that can be used copper wire by plating, it is possible to reduce the wiring resistance, the dielectric constant of the resin is low, a high frequency, it is relatively easy to mount the high performance of the IC.
ここで、パッケージ基板とICチップとの間にインターポーザを介在させる技術としては、特許文献1〜特許文献4がある。 Here, as a technique of interposing an interposer between the package substrate and the IC chip, there are Patent Documents 1 to 4.

特開2001-102479号公報 JP 2001-102479 JP 特開2002-373962号公報 JP 2002-373962 JP 特開2002-261204号公報 JP 2002-261204 JP 特開2000-332168号公報 JP 2000-332168 JP

しかしながら、樹脂製パッケージ基板は、セラミック製のICチップとの熱膨張率が大きく異なり、ヒートサイクルを繰り返すと、熱膨張率の違いから、樹脂製パッケージ基板とセラミック製ICチップの両者の間に介在する半田バンプ、配線パターンに亀裂、断線が生じることがあった。 However, the resin package substrate, significantly different coefficient of thermal expansion of the ceramic IC chip, repeated heat cycles, the difference in thermal expansion coefficient, interposed between both the resin package substrate and a ceramic IC chip solder bumps, cracks in the wiring pattern, there is the disconnection occurs.

特に現在、ICの性能を更に向上させ得るよう、ICチップ上の配線パターンの誘電率を下げることが求められている。 Especially now that may further improve the performance of the IC, it is required to reduce the dielectric constant of the wiring patterns on the IC chip. このため、パターン中を気泡を含ませるようにスパッタ等を用いて配線を形成することが行われている。 For this reason, it is practiced to form a wiring by a sputtering or the like so as to include bubbles in the pattern. 空気は誘電率が最も低く、係る気泡を含む配線パターンは誘電率を下げることができるものの、脆く、ICチップをパッケージ基板に搭載する際、又は、上述したヒートサイクルが加わった際に、ICチップの配線パターンに断線が生じることがあった。 Although the air has a dielectric constant lowest wiring pattern including a bubble of can lower the dielectric constant, brittleness, when mounting the IC chip on a package substrate, or, when the above-mentioned heat cycle is applied, the IC chip was sometimes disconnection occurs in the wiring pattern.

本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、パッケージ基板に搭載したICチップで配線パターンの断線を防ぐことができるインターポーザ、及び、インターポーザ層を備える多層プリント配線板を提供することにある。 The present invention has been made to solve the above problems, it is an object of the interposer which can prevent disconnection of the wiring pattern in an IC chip mounted on the package substrate, and includes an interposer layer It is to provide a multilayer printed wiring board.

発明者らは、上記目的の実現に向け鋭意研究した結果、樹脂からなるパッケージ基板とセラミックからなるICチップとを、電気的に接続するインターポーザを介在させるとの着想を持った。 Inventors have made intensive studies for the realization of the object, and an IC chip consisting of a package substrate and a ceramic made of a resin, an interposer for electrically connecting with the idea of ​​interposing.

上記インターポーザを構成する絶縁性基材のヤング率としては、ICチップを構成するセラミックより低く、パッケージ基板を構成する樹脂と同等のヤング率のものを用いることが好ましい。 The Young's modulus of the insulating base material constituting the interposer, lower than ceramic constituting the IC chip, it is preferable to use a resin the same Young's modulus which constitutes the package substrate. 具体的には、インターポーザを構成する絶縁性基材のヤング率は3〜40GPaであることが望ましく、更に好適には、5〜35GPaであることが望ましい。 Specifically, it is desirable Young's modulus of the insulating base material constituting the interposer is 3~40GPa, more preferably, it is desirable that the 5~35GPa. 本発明者が半導体装置の基板実装時における熱応力の解析を行なったところ、インターポーザのヤング率が、40GPaを超えると、インターポーザを構成する材料が脆くなるため、インターポーザ本体にクラックが入り、インターポーザ内の配線が断線することが分った。 The present inventors have conducted an analysis of the thermal stress at the time of substrate mounting the semiconductor device, the Young's modulus of the interposer is more than 40 GPa, since the material constituting the interposer becomes brittle, cracked in the interposer body, the interposer of wiring was found to be broken. また、逆に、インターポーザのヤング率が3GPa未満になると、IC等の電子部品のヤング率とインターポーザのヤング率の差が大きくなるので、応力に対する変形量が、IC等の電子部品<<絶縁性基材(インターポーザ)≒パッケージ基板の関係になる。 Conversely, when the Young's modulus of the interposer is less than 3 GPa, the difference in Young's modulus and the interposer Young's modulus of the electronic components such as IC increases, the amount of deformation against stress, electronic parts << insulating, such as an IC underlying material (interposer) ≒ package substrate relationships. そのため、応力が、IC等の電子部品とインターポーザ間の一箇所に集中して、IC等の電子部品、または、IC等の電子部品とインターポーザ間の接合部が破壊されることが分った。 Therefore, stress, concentrated in one place between the electronic component and the interposer such as an IC, electronic parts such as IC, or joints between the electronic components and the interposer such as an IC has been found to be destroyed. 従って、IC等の電子部品とパッケージ間にインターポーザを挿入する効果(発生する応力が、IC等の電子部品とインターポーザ間、および、インターポーザとパッケージ間の両者に分散する効果)が喪失してしまう。 Therefore, the effect of inserting the interposer between the electronic component and the package, such as IC (generated stress, between electronic components and the interposer such IC, and The, the effect of distributed both between the interposer and the package) will be lost.

インターポーザを構成する絶縁性基材は、そのヤング率が、3〜40GPaの範囲内の材料であれば、特に限定することはないが、例えば、オレフィン樹脂、エポキシ樹脂、ポリイミド樹脂、フェノール樹脂、BT樹脂等の熱硬化性樹脂をガラスクロス等の心材に含浸させた基板やさらにガラスフィラー、アルミナ、ジルコニア等の無機フィラーを分散させた基板、オレフィン樹脂、エポキシ樹脂、ポリイミド樹脂、フェノール樹脂、BT樹脂等の熱硬化性樹脂に、ガラスフィラー、アルミナ、ジルコニア等の無機フィラーを分散させた基板が挙げられる。 Insulating base material constituting the interposer, the Young's modulus, as long as the material in the range of 3~40GPa, although not particularly limited, for example, olefin resins, epoxy resins, polyimide resins, phenol resins, BT thermosetting resin substrate and further glass filler is impregnated with core material such as glass cloth such as a resin, alumina, a substrate obtained by dispersing inorganic fillers such as zirconia, olefin resins, epoxy resins, polyimide resins, phenol resins, BT resins the thermosetting resin and the like, glass filler, alumina, a substrate obtained by dispersing inorganic fillers such as zirconia and the like.

インターポーザを構成する絶縁性基材の厚みは、以下の関係が好ましい。 The thickness of the insulating base material constituting the interposer, the following relationship is preferred.
パッケージ基板厚み×0.05≦インターポーザを構成する絶縁性基材の厚み≦パッケージ基板厚み×1.5、さらには、パッケージ基板厚み×0.1≦インターポーザを構成する絶縁性基材の厚み≦パッケージ基板厚み×1.0が好適である。 The thickness ≦ package substrate thickness × 1.5 of the insulating base material constituting the package substrate thickness × 0.05 ≦ interposer, further, the thickness ≦ package insulating base material constituting the package substrate thickness × 0.1 ≦ interposer substrate thickness × 1.0 are preferred.

インターポーザを構成する絶縁性基材の厚みが、パッケージ基板厚み×0.05未満だと、インターポーザ基板の厚みが薄いので、その取扱いが難しくなる。 The thickness of the insulating base material constituting the interposer, If it is less than the package substrate thickness × 0.05, the thickness of the interposer substrate is thin, its handling is difficult. また、剛性がなくなるので、基板の寸法収縮が大きくなる。 Further, since the rigidity is eliminated, dimensional shrinkage of the substrate is increased. そうなると、インターポーザの貫通孔とICの外部電極との位置精度が悪くなり、インターポーザとIC間で、未接続が発生するからである。 Sonaruto, positional accuracy of the through hole and the IC external electrodes of the interposer becomes poor, between the interposer and IC, because unconnected occurs. 逆に、パッケージ基板厚み×1.5を超えると、半導体装置全体が厚くなるので、薄型化の要求に応えられない。 Conversely, when it exceeds a package substrate thickness × 1.5, the entire semiconductor device is increased, not meet the requirements of thin. 他の理由としては、基板が厚くなると小径の貫通孔を形成することが難しいので、ファイン化に不向きとなる。 Another reason, since it is difficult to form a small-diameter through-hole when the substrate is thick, becomes unsuitable for finer.

インターポーザの大きさは、以下の関係が好ましい。 The size of the interposer, the following relationship is preferred.
インターポーザに搭載する電子部品の投影面積≦インターポーザを構成する絶縁性基材の面積≦パッケージ基板の投影面積×1、さらには、電子部品の投影面積×1.2≦インターポーザを構成する絶縁性基材の面積≦パッケージ基板の投影面積×0.8が好適である。 Area ≦ package substrate projected area × 1 of insulating base material constituting the projection area ≦ interposer electronic components mounted on the interposer, further, the insulating substrate constituting the projection area × 1.2 ≦ interposer electronic component area ≦ package substrate projected area × 0.8 in are preferred.

インターポーザを構成する絶縁性基材の面積が、電子部品の投影面積未満だと、電子部品をインターポーザ上に電子部品を搭載できないからである。 Area of ​​the insulating base material constituting the interposer, If it is less than the projected area of ​​the electronic component is an electronic component can not be mounted on the electronic component on the interposer. インターポーザを構成する絶縁性基材の面積が、電子部品の投影面積×1.2以上になると、インターポーザと電子部品との間に、段差ができるので、その間に封止剤を充填することが可能となる。 Area of ​​the insulating base material constituting the interposer, at a projected area × 1.2 or more electronic components, between the interposer and the electronic component, since it is a step, can be filled with sealant therebetween to become. 封止剤も応力を緩和することができるので、さらに、熱衝撃に対する接合部及び電子部品の寿命が延びる。 It is possible to sealant also relieve stress, further, the junction and the lifetime of the electronic components to thermal shock extends. インターポーザを構成する絶縁性基材の面積が、パッケージ基板の投影面積×0.8以下だと、インターポーザとパッケージ本体の間にも段差ができるので、その間にも、封止剤を充填することができる。 Area of ​​the insulating base material constituting the interposer, the it below projected area × 0.8 of the package substrate, since it is a step between the interposer and the package body, in the meantime, is filled with a sealant it can. 両者の間にモールド樹脂を充填することで、半導体装置全体として、熱衝撃に対する信頼性が向上する。 By filling the molding resin between them, the whole semiconductor device, thereby improving the reliability against thermal shock. そして、インターポーザの大きさが、パッケージ基板の投影面積を越えると、基板全体が大きくなるので、小型化の要求に応えられない Then, the size of the interposer, exceeds the projected area of ​​the package substrate, the entire substrate is increased, not meet the demand for miniaturization

上記インターポーザを構成する絶縁性基材は、絶縁性基材のヤング率が、3〜40GPaであって、表裏を電気的に接続する貫通孔を有しており、その貫通孔の配置は、格子状または、千鳥状であって、貫通孔間のピッチは、60〜250μm以下である。 Insulating base material constituting the interposer, the Young's modulus of the insulating base, a 3~40GPa, has a through hole for electrically connecting the front and back, the arrangement of the through holes, a lattice Jo or a staggered pitch between the through holes is less 60~250Myuemu.

貫通孔は、導電性物質で充填してもよいし、貫通孔をめっき等で覆い、その未充填部に絶縁材あるいは、導電性物質を充填した構造でもよい。 Through-holes may be filled with a conductive material, covering the through-holes by plating or the like, an insulating material or vice unfilled portion, a conductive material may be the structured packing. 貫通孔に充填する導電性物質は、特に限定することはないが、導電性ペーストよりは、例えば、銅、金、銀、ニッケル等の単一の金属もしくは、二種以上からなる金属で充填されていることが好ましい。 Conductive material filled in the through hole, but is not particularly limited, from the conductive paste, for example, copper, gold, silver, single metal or such as nickel, is filled with a metal composed of two or more it is preferred that. それは、導電性ペーストと比較して、抵抗が低いため、ICへの電源の供給がスムーズになったり、発熱量が低くなったりするからである。 It is compared with the conductive paste, the resistance is low, because the supply of power to the IC is or becomes smooth, the heat generation amount may become lower. 他の理由としては、貫通孔内が金属で完全に充填されているため、金属の塑性変形により、応力を吸収できるからである。 Other reasons for the through hole is completely filled with metal, by plastic deformation of the metal, it is because it absorbs stress.

インターポーザを構成する絶縁性基材の貫通孔の配置が、格子状または、千鳥状であり、貫通孔間のピッチが、250μm以下であると、隣合う貫通孔間の距離が小さくなるので、インダクタンスが減少し、ICへの電源の供給がスムーズになるからである。 Arrangement of the through-hole of the insulating base material constituting the interposer, lattice or a staggered pitch between the through holes and is 250μm or less, the distance between adjacent holes is small, inductance There was decreased, because the supply of power to the IC becomes smooth. 貫通孔間のピッチが、250μm以下であると良い他の理由は、貫通孔のピッチを狭ピッチ化しようとすると貫通孔の径が小さくなるからである。 Pitch between the through holes, other reasons good and is 250μm or less is because the diameter of the through hole to try to pitch the pitch of the through holes becomes smaller. 貫通孔の径が、小さくなると、貫通孔に充填されている導電性物質の径が、小さくなる。 The diameter of the through hole, the smaller the diameter of the conductive material is filled in the through hole is smaller. すると、導電性物質は、発生した応力により変形しやすくなるので、導電性物質にても、応力緩和が可能となる。 Then, the electrically conductive material, so easily deformed by the generated stress, even a conductive material, it is possible to stress relaxation. その径としては、30〜150μm以下が好ましい。 As the diameter is preferably not more than 30 to 150 [mu] m. 30μmを下まわると、貫通孔内に導電性物質を充填するのが困難となるからである。 When it falls below 30 [mu] m, because it becomes difficult to fill the conductive material into the through-hole.

インターポーザを構成する絶縁性基材の貫通孔の断面形状としては、少なくとも1端面の開口径が、貫通孔中心の穴径以上であることが好ましい。 The cross-sectional shape of the through hole of the insulating base material constituting the interposer, the opening diameter of at least one end face is preferably a on the hole diameter or the through-hole center. さらには、1端面の開口径/貫通孔中心の穴径の関係が、1.02〜5.0が好ましい。 Furthermore, the relationship between the hole diameter of the opening diameter / through-hole centers of the end faces is preferably 1.02 to 5.0. 1未満であると、貫通孔内に導電性物質を未充填なく、充填するのが難しい。 If it is less than 1, unfilled without a conductive material in the through hole, it is difficult to fill. 1以上となると、貫通孔端面の開口径が、その他の貫通孔部分と同等以上となるので、導電性物質の充填が容易に行なわれる。 Becomes 1 or more, the opening diameter of the through hole end face, since the other of the through-hole portion equal to or greater than, the filling of the conductive material is easily performed. その結果、熱衝撃時、クラックの起点となるボイドは無くなる。 As a result, during the thermal shock, it voids the starting point of cracks is eliminated. そして、1.02以上となると、ボイドが全くなくなる。 And, when it comes to equal to or greater than 1.02, voids are completely eliminated. その結果、導体全体の導通抵抗が低くなるし、ボイド近辺でのジュール熱が発生しなくなるので、ICへの電源の供給が、スムーズになり、5GHzを越える高周波領域での誤動作がなくなる。 As a result, to the conduction resistance of the entire conductor is low and the Joule heat in the vicinity of the void is not generated, the supply of power to the IC is, becomes smooth, malfunction in the high frequency range exceeding 5GHz is eliminated. また、貫通孔の形状が、テーパー状となっているため、発生した応力は、貫通孔の形状に沿って、接合部に到達する事となる。 The shape of the through-holes, since a tapered shape, so that the stress generated along the shape of the through hole, and it reaches the junction. そのため、応力が、直線的に、接合部に到達せず、分散する効果もある。 Therefore, stress, linearly, without reaching the junction, there is also distributed effectively. この点からも、インターポーザの少なくとも1端面の開口径が、貫通孔の中心部の穴径より、大きい方が、有利である。 In this respect, the opening diameter of at least one end face of the interposer, than diameter of the central portion of the through hole, the larger is advantageous. さらには、両端面の開口径が、中心部の開口径より大きい方が良い。 Furthermore, the opening diameter of the both end faces, better greater than the opening diameter of the central portion. 逆に、5を越えると、ランド径が大きくなるか、中心部の開口径が小さくなる。 Conversely, if it exceeds 5, or the land diameter increases, the opening diameter of the central portion is reduced. 前者の場合は、ファイン化に向かなくなり、後者の場合は、開口径のアスペクト比が大きくなるので、導電性材料の充填が難しくなり、ボイドが発生する。 In the former case, no longer suited to finer, in the latter case, since the aspect ratio of the opening diameter increases, the filling of the conductive material is difficult, voids are generated. 貫通孔の中心部の穴径より、1端面の方が開口径を大きくするのは、例えば、真っ直ぐ開口するときより、レーザのショット数を少なくすればよい。 Than the hole diameter of the central portion of the through hole, towards the first end surface is to increase the opening diameter, for example, than when straight opening may be less number of shots of the laser. また、貫通孔の中心部より、両端面の開口径を大きくするには、両面から、例えば、レーザやブラスト等で開口することで可能となる。 Further, the center portion of the through hole, in order to increase the opening diameter of the two end faces from both sides, for example, becomes possible by opening a laser or blasting.

[実施例] [Example]
1. 1. 樹脂製パッケージ基板 樹脂製パッケージ基板10の構成について、実施例1に係る樹脂パッケージ基板10の断面図を示す図1を参照して説明する。 The structure of the resin package substrate resin package substrate 10 will be described with reference to FIG. 1 showing a sectional view of a resin package substrate 10 according to the first embodiment. 樹脂製パッケージ基板は10では、多層コア基板30を用いている。 In resin package substrate 10, a multilayer core substrate 30. 多層コア基板30の表面側に導体回路34、導体層34P、裏面に導体回路34、導体層34Eが形成されている。 Conductor circuits 34 on the surface side of the multilayer core substrate 30, conductive layer 34P, the conductor circuits 34 on the rear surface, the conductor layer 34E is formed. 上側の導体層34Pは、電源用のプレーン層として形成され、下側の導体層34Eは、グランド用のプレーン層として形成されている。 The upper conductor layer 34P is formed as a plain layer for power source, the conductor layer 34E of the lower side is formed as a plain layer for grounding. 更に、多層コア基板30の内部の上面側に内層の導体層16E、下面側に導体層16Pが形成されている。 Furthermore, the internal lining on the upper surface of the conductor layer 16E of the multilayer core substrate 30, the conductor layers 16P on the lower surface side are formed. 上側の導体層16Eはグランド用のプレーン層として形成され、下側の導体層16Pは電源用のプレーン層として形成されている。 The upper conductor layer 16E is formed as a plain layer for grounding conductor layer 16P on the lower side is formed as a plain layer for power source. 電源用のプレーン層34Pとプレーン層16Pとは、電源用スルーホール36Pやバイアホール44、54により接続される。 The plain layer 34P and the plane layer 16P for power supply, is connected to a power supply through holes 36P and via holes 44 and 54. グランド用のプレーン層34Eとプレーン層16Pとは、グランド用スルーホール36Eやバイアホール44,54により接続される。 The plain layer 34E and the plane layer 16P for grounding are connected by grounding through hole 36E and via holes 44 and 54. 多層コア基板30の上下での信号の接続は、信号用スルーホール36S、バイアホール44,54により行われる。 Connection of the signal at the upper and lower multilayer core substrate 30, the signal via 36S, is performed by via holes 44 and 54. プレーン層は、片側だけの単層であっても、2層以上に配置したものでもよい。 Plane layer may be a single layer of only one side may be one arranged in two or more layers. 2層〜4層で形成されることが望ましい。 It is preferably formed by two four layers. 4層以上では電気的な特性の向上が確認されていないことからそれ以上多層にしてもその効果は4層と同等程度である。 Is 4 or more layers electrical properties that effect be the more multilayer since improved has not been confirmed in is almost equal to the 4-layer. 特に、2層で形成されることが、多層コア基板の剛性整合という点において基板の伸び率が揃えられるので反りが出にくいからである。 In particular, be formed by two layers, it is hardly out warp because elongation of the substrate in terms of the rigidity matching of the multilayer core substrate are aligned. 多層コア基板30の中央には、電気的に隔絶された金属板12が収容されている(該金属板12は、インバー、42合金等の低熱膨張係数金属からなり、心材としての役目を果たしており、スルーホールやバイアホールなどどの電気な接続がされていない。主として、基板の熱膨張係数を下げたり、反りに対する剛性を向上させているのである。その配置は、基板全体に配しても良いし、搭載するIC周辺下に枠状に配しても良い。)。 In the center of the multilayer core substrate 30, electrically isolated metal plate 12 is housed (the metal plate 12, invar, made from a low thermal expansion coefficient metal such as 42 alloy, it plays a role as the core are not what electrical connection, such as through holes or via holes. largely lowering the thermal expansion coefficient of the substrate is the thereby improving the rigidity against warping. the arrangement may be disposed on the entire substrate and, it may be arranged in the shape of a frame under the IC peripheral to be mounted.). 該金属板12に、絶縁樹脂層14を介して上面側に内層の導体層16E、下面側に導体層16Pが、更に、絶縁樹脂層18を介して上面側に導体回路34、導体層34Pが、下面に導体回路34、導体層34Eが形成されている。 To the metal plate 12, the conductor layer 16E of the inner layer to the top surface side via the insulating resin layer 14, conductor layers 16P on the lower surface side, further, the conductor circuits 34 on the upper surface side through the insulating resin layer 18, conductor layers 34P , conductor circuits 34, conductor layers 34E is formed on the lower surface.

多層コア基板30の表面の導体層34P、34Eの上には、バイアホール44及び導体回路42の形成された層間樹脂絶縁層40と、バイアホール54及び導体回路52の形成された層間樹脂絶縁層50とが配設されている。 Conductor layer 34P on the surface of the multilayer core substrate 30, on the 34E is an interlayer resin insulating layer 40 formed of the via hole 44 and conductor circuits 42, interlayer resin insulating layers formed in the via hole 54 and conductor circuits 52 50 and is disposed. 該バイアホール54及び導体回路52の上層にはソルダーレジスト層60が形成されており、該ソルダーレジスト層60の開口部62を介して、上面側のバイアホール54及び導体回路52に信号用バンプ64S、電源用バンプ64P、グランド用バンプ64Eが形成されている。 The upper layer of the via holes 54 and conductor circuits 52 are solder resist layer 60 is formed, through the opening 62 of the solder resist layer 60, the bump signal on via holes 54 and conductor circuits 52 on the upper surface side 64S , power bumps 64P, the grounding bump 64E are formed. 同様に、下面側のバイアホール54及び導体回路52に信号用外部端子66S、電源用外部端子66P、グランド用外部端子66Eが形成されている。 Similarly, the lower surface of the via hole 54 and conductor circuits 52 to signal external terminals 66S, the power supply external terminal 66P, the external terminal 66E is ground is formed.

スルーホール36E、36P、36Sは、コア基板30に形成した通孔の導体層を形成させ、その空隙内に絶縁樹脂17を充填させて成る。 Through hole 36E, 36P, 36S may form a conductive layer of hole formed in the core substrate 30, made by filling an insulating resin 17 in the gap. それ以外にも、導電性ペーストもしくはめっきなどにより、スルーホール内を完全に埋めても良い。 Besides that, by a conductive paste or plating, it may be filled completely with the through-hole.

ここで、コア基板30表層の導体層34P、34Eは、厚さ5〜25μmに形成され、内層の導体層16P、16Eは、厚さ5〜250μmに形成され、層間樹脂絶縁層40上の導体回路42及び層間樹脂絶縁層50上の導体回路52は5〜25μmに形成されている。 Here, the core substrate 30 surface of the conductive layer 34P, 34E are formed to a thickness of 5 to 25 [mu] m, inner layer conductor layers 16P, 16E are formed to a thickness of 5 to 250 microns, the conductor on the interlayer resin insulating layer 40 conductor circuits 52 on the circuit 42 and the interlayer resin insulating layer 50 is formed in 5 to 25 [mu] m.

本実施例に用いた樹脂製パッケージ基板は、コア基板30の表層の電源層(導体層)34P、導体層34、内層の電源層(導体層)16P、導体層16Eおよび金属板12を厚くした。 Resin package substrate used in the present embodiment, the power supply layer of the surface layer of the core substrate 30 (conductive layer) 34P, the conductive layer 34, inner layer of the power supply layer (conductor layer) was thickened 16P, the conductor layer 16E and the metal plate 12 . これにより、コア基板の強度が増す。 Thus, the strength of the core substrate increases. 従って、コア基板自体を薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。 Therefore, even if thin core substrate itself, warpage and generated stress becomes possible to relax the substrate itself.

また、導体層34P、34E、導体層16P、16Eを厚くすることにより、導体自体の体積を増やすことができる。 The conductor layer 34P, 34E, the conductive layers 16P, by increasing the 16E, it is possible to increase the volume of the conductor itself. その体積を増やすことにより、導体での抵抗を低減することができる。 By increasing its volume, it is possible to reduce the resistance of a conductor.

図2は、樹脂製パッケージ基板10にインターポーザ70を取り付けた状態を示す断面図であり、図3は、インターポーザ70にICチップ110を取り付け、樹脂製パッケージ基板10をドータボード120に取り付けた状態を示す断面図である。 Figure 2 is a sectional view showing a state where the resin package substrate 10 was attached to the interposer 70, Figure 3, mounting the IC chip 110 on the interposer 70, showing a state where the resin package substrate 10 mounted on the daughterboard 120 it is a cross-sectional view. インターポーザ70は、絶縁性基材80の貫通孔81に導電性物質84を充填してなるバイアホール72の上面にランド74を下面に電源用ランド76P、信号用ランド76S、グランド用ランド76Eを配置することで構成されている。 Interposer 70 is disposed the insulating substrate 80 through holes 81 in the conductive material 84 land power supply land 74 on the lower surface to the upper surface of the via hole 72 formed by filling the 76P, the signal land 76S, the ground land 76E It is constructed by. 樹脂製パッケージ基板10とインターポーザ70との間には樹脂製のアンダーフィル68が充填されている。 Underfill 68 made of resin is filled between the resin package substrate 10 and the interposer 70. インターポーザ70の上面側のランド74には半田114を介して、ICチップ110のランド112が接続されている。 The upper surface of the land 74 of the interposer 70 via the solder 114, the lands 112 of the IC chip 110 is connected. インターポーザ70とICチップ110との間には樹脂製のアンダーフィル69が充填されている。 Between the interposer 70 and the IC chip 110 underfill 69 made of resin is filled.

樹脂製パッケージ基板10の上面側の信号用バンプ64S、電源用バンプ64P、グランド用バンプ64Eには、インターポーザ70の信号用ランド76S、電源用ランド76P、グランド用ランド76Eへ接続される。 The upper surface side of the signal bumps 64S of the resin package substrate 10, the power supply bumps 64P, the grounding bump 64E, the signal land 76S of the interposer 70, the power supply land 76P, is connected to the ground land 76E. 一方、樹脂製パッケージ基板10の下側の信号用外部端子66S、電源用外部端子66P、グランド用外部端子66Eには、ドータボード120の信号用ランド122S、電源用ランド122P、グランド用ランド122Eへ接続されている。 On the other hand, the lower signal external terminals 66S of the resin package substrate 10, a power supply external terminal 66P, the grounding external terminal 66E, the connection signal lands 122S of the daughter board 120, the power supply land 122P, the ground land 122E It is. この場合における外部端子とは、PGA、BGA,半田バンプ等を指している。 The external terminal in this case, refers PGA, BGA, solder bump or the like.

実施例1の樹脂製パッケージ基板10では、導体層34P、16Pを電源層として用いることで、ICチップ110への電源の供給能力が向上させることができる。 In resin package substrate 10 of Example 1, by using the conductor layers 34P, a 16P as a power supply layer, it is possible to supply capacity of the power supply to the IC chip 110 improves. そのため、該パッケージ基板10上にICチップ110を実装したときに、ICチップ110〜基板10〜ドータボード120側電源までのループインダクタンスを低減することができる。 Therefore, when mounting the IC chip 110 on the package substrate 10, it is possible to reduce the loop inductance to IC chip 110 to the substrate 10 to the daughter board 120 side power. そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のICチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。 Therefore, since the power supply shortage in an initial operation is reduced, the power shortage is difficult to occur, even if an IC chip mounted in the high frequency region by Therefore, not to cause malfunction or error at the initial startup. 更に、導体層34E、16Eをグランド層として用いることで、ICチップの信号、電力供給にノイズが重畳しなくなり、誤動作やエラーを防ぐことができる。 Further, by using the conductor layers 34E, the 16E as a ground layer, IC chip signals no longer noise power is superimposed, it is possible to prevent malfunction or error. 更に図示しないコンデンサを実装することにより、コンデンサ内の蓄積されている電源を補助的に用いることができるので、電源不足を起しにくくなる。 Furthermore, by implementing a capacitor (not shown), it is possible to use the power accumulated in the capacitor supplementarily, hardly cause power shortage.

図4に図3中のICチップ110、インターポーザ70、樹脂製パッケージ基板10の平面図を示す。 Figure 3 in the IC chip 110 in FIG. 4, the interposer 70 shows a plan view of a resin package substrate 10. 樹脂製パッケージ基板の外形サイズは40mm×40mmで、厚みは1.0mmである。 External size of the resin package substrate is 40 mm × 40 mm, a thickness of 1.0 mm. インターポーザを構成する絶縁性基材70の外形サイズは32mm×32mmで、厚みは0.1mmである。 External size of the insulating substrate 70 constituting the interposer at 32 mm × 32 mm, thickness is 0.1 mm. ICチップ110の外形サイズは20mm×20mmである。 External size of the IC chip 110 is 20 mm × 20 mm.

図5(A)にインターポーザ70の平面図を示す。 Figure 5 (A) shows a plan view of the interposer 70. インターポーザのランド74(貫通孔81)は、格子状に配置され、ピッチP1は、180μmに設定されている。 Interposer lands 74 (through hole 81) are arranged in a grid pattern, the pitch P1 is set to 180 [mu] m. 図5(B)は、別例に係るインターポーザの平面図を示す。 Figure 5 (B) shows a plan view of an interposer according to another embodiment. インターポーザのランド74(貫通孔81)は、千鳥状に配置され、ピッチP2は、100μmに設定されている。 Interposer lands 74 (through hole 81) are arranged in a zigzag manner, the pitch P2 is set to 100 [mu] m.

実施例1では、ICチップ110とパッケージ基板10を接合するのにインターポーザ70を介在しているため、応力がICチップ110とインターポーザ70間の接合部(半田114)とインターポーザ110とパッケージ基板10間の接合部(信号用バンプ64S、電源用バンプ64P、グランド用バンプ64E)の2箇所に分散する。 In Example 1, since the intervening interposer 70 to join the IC chip 110 and the package substrate 10, between the interposer 110 and the package substrate 10 junction (the solder 114) between stress IC chip 110 and the interposer 70 junction (signal bumps 64S, power bumps 64P, the grounding bump 64E) distributed in two places. このため、ヤング率=3GPaのインターポーザ70を介在することで、インターポーザが変形することで、応力を吸収し、接合部に集中する応力を低減させることが可能となり、破断等の不具合を防止することが出来る。 Therefore, by interposing an interposer 70 Young's modulus = 3 GPa, interposer by deformation, to absorb stress, stress concentrated it is possible to reduce the junction, to prevent problems such as breaking It can be.

2. 2. インターポーザの作成実施例1のインターポーザの製造工程について図6を参照して説明する。 Interposer manufacturing process for the interposer creating first embodiment will be described with reference to FIG.
[実施例1] ヤング率=3GPa、外形サイズ=32mm×32mm、厚み=100μm [Example 1] Young's modulus = 3 GPa, the outer size = 32 mm × 32 mm, thickness = 100 [mu] m
ビスフェノールA型エポキシ樹脂100重量部とイミダゾール型硬化剤5重量部とガラスフィラー50重量部を混合し、その混合物を、PET上に、カーテンコーターを用いて塗布した。 Mixing bisphenol A type epoxy resin 100 parts by weight of an imidazole type curing agent 5 parts by weight and the glass filler 50 parts by weight, the mixture onto PET, and applied using a curtain coater. 塗布後、80℃で乾燥させて、Bステージのガラスフィラー入りエポキシ樹脂フィルム80とした。 After coating, and dried at 80 ° C., and a glass filler-containing epoxy resin film 80 of the B-stage. そして、銅箔78と積層して加熱プレスすることにより得られる片面銅張積層板80Aを出発材料として用いる(図6(A))。 Then, using a single-sided copper-clad laminate 80A obtained by heat-pressing by laminating the copper foil 78 as the starting material (FIG. 6 (A)). この絶縁性基材80の厚さは100μm、銅箔78の厚さは9μmである。 The thickness of the insulating substrate 80 is 100 [mu] m, the thickness of the copper foil 78 is 9 .mu.m. この絶縁性基板を、DMA法にてヤング率を測定したところ、3GPaであった。 The insulating substrate was measured for a Young's modulus at DMA method was 3 GPa. なお、ヤング率の測定には50μm厚の絶縁性基材を用いた。 Incidentally, with 50μm thickness of the insulating base for the measurement of Young's modulus.

(2)ついで、絶縁材80側から、表1の条件にて炭酸ガスレーザ照射を行って、絶縁性基材80を貫通して銅箔78に至るバイアホール形成用開口81を形成し、さらにその開口81内を紫外線レーザ照射によってデスミア処理した(図6(B))。 (2) Then, an insulating material 80 side by performing the carbon dioxide laser irradiation in Table 1 conditions, to form a via hole formation opening 81 leading to the copper foil 78 through the insulating substrate 80, further that the inside of the opening 81 and desmearing by ultraviolet laser irradiation (Fig. 6 (B)). この実施例においては、バイアホール形成用の開口81の形成には、三菱電機製の高ピーク短パルス発振型炭酸ガスレーザ加工機を使用し、厚100μmのガラスフィラー入り樹脂基材に、マスクイメージ法で絶縁材側からレーザビーム照射して100穴/秒のスピードで、100μmのバイアホール形成用の開口を形成した。 In this embodiment, the formation of the opening 81 for via hole formation, using Mitsubishi high peak short pulse oscillation type carbon dioxide gas laser processing machine, the glass filler-containing resin substrate having a thickness 100 [mu] m, the mask image method in a speed of the laser beam irradiation to 100 holes / sec from the insulating material side, to form an opening for via hole formation of 100 [mu] m. その配置は、ICの外部電極に1:1で対応した格子状で、180μmピッチに形成した。 The arrangement is, the external electrode of the IC 1: a lattice shape corresponding with 1 to form a 180μm pitch. バイアホール形成後、デスミア処理を行なった。 After the via hole formation was carried out desmear treatment. デスミア処理用のYAG第3高調波を用いた紫外線レーザ照射装置は、三菱電機社製のGT605LDXを使用し、そのデスミア処理のためのレーザ照射条件は、発信周波数が5KHz、パルスエネルギーが0.8mJ、ショット数が10であった。 Desmear ultraviolet laser irradiation apparatus using a YAG third harmonic for treatment, using GT605LDX Mitsubishi Electric Corporation, the laser irradiation conditions for the desmear treatment, the oscillation frequency is 5 KHz, the pulse energy 0.8mJ , the number of shots was 10.

(3)デスミア処理を終えた基板に対して、銅箔78をPETフィルム85で保護してから、銅箔78をめっきリードとして、以下のめっき液と条件にて、電解銅めっき処理を施して、開口81の上部にわずかの隙間を残して、その開口81内に電解銅めっき84を充填してバイアホール72を形成する(図6(C))。 (3) to the substrate having been subjected to the desmear treatment, the copper foil 78 from the protected with a PET film 85, as a plating lead copper foil 78, in the following plating solution and conditions, and subjected to an electrolytic copper plating treatment , leaving a small gap at the top of the opening 81, forming a via hole 72 is filled with a electrolytic copper plating 84 in the opening 81 (FIG. 6 (C)).
〔電解めっき液〕 [Electrolytic plating solution]
硫酸 2.24 mol/l硫酸銅 0.26 mol/l添加剤 19.5 ml/l(アトテックジャパン社製、カパラシドGL) Sulfate 2.24 mol / l Copper sulfate 0.26 mol / l additive 19.5 ml / l (Atotech Japan Co., Cupracid GL)
〔電解めっき条件〕 [Electrolytic plating conditions]
電流密度 6.5 A/dm2時間50 分温度 22±2 ℃ Current density 6.5 A / dm @ 2 hours and 50 minutes temperature 22 ± 2 ° C.

(4)さらに、銅めっき上84に、塩化ニッケル30g/l、次亜リン酸ナトリウム10g/l、クエン酸ナトリウム10g/lからなるpH=5の無電解ニッケルめっき液に20分間浸漬して、5μmのニッケルめっき層86を形成した。 (4) In addition, the copper plating on the 84, nickel chloride 30 g / l, sodium hypophosphite 10 g / l, by dipping for 20 minutes in an electroless nickel plating solution of pH = 5 consisting of sodium citrate 10 g / l, to form a nickel plating layer 86 of 5 [mu] m. さらに、その基板を、シアン化金カリウム2g/l、塩化アンモニウム75g/lクエン酸ナトリウム50g/l、次亜リン酸ナトリウム10g/lからなる無電解金めっき液に93℃の条件で23秒間浸漬して、ニッケルめっき層上に厚さ0.03μmの金めっき層87を形成した。 Furthermore, the substrate, potassium gold cyanide 2 g / l, 23 seconds ammonium 75 g / l sodium citrate 50 g / l chloride, in an electroless gold plating solution consisting of sodium hypophosphite 10 g / l of 93 ° C. Conditions immersion There was formed a gold plating layer 87 having a thickness of 0.03μm on the nickel plating layer. 金めっき87を施した後、以下のめっき液と条件で、金めっき層87上に、すずめっき88を30μm析出させ、ランド74を形成した(図6(D))。 After plated with gold 87, the following plating solution and conditions, on the gold plating layer 87, the tin plating 88 is 30μm deposited to form a land 74 (Fig. 6 (D)).
〔電解めっき液〕 [Electrolytic plating solution]
硫酸 105ml/l Sulfuric acid 105ml / l
硫酸すず 30g/l Tin sulfate 30g / l
添加剤 40 ml/l Additives 40 ml / l
〔電解めっき条件〕 [Electrolytic plating conditions]
電流密度 6.5 A/dm2 A current density of 6.5 A / dm2
時間 80 分温度 22±2 ℃ Time 80 minutes Temperature 22 ± 2 ° C.

(5)その後、銅箔上のPETフィルム85を剥離し、ドライフィルムを貼り付け、露光現像後、基板片面の銅箔78をアルカリエッチング液にてエッチング処理を施して、ランド76P、76S、76Eを形成した(図6(E))。 (5) Then, the PET film was peeled off 85 on the copper foil, paste dry film, after exposure and development, by etching the copper foil 78 of the substrate one surface with an alkali etching solution, lands 76P, 76S, 76E were formed (FIG. 6 (E)).
(6)最後に、32mm×32mmに外形加工を行い、インターポーザとした。 (6) Finally, we perform trimmed to 32 mm × 32 mm, and an interposer.

[実施例2] ヤング率=5GPa、外形サイズ=32mm×32mm、厚み=100μm Example 2 Young's modulus = 5 GPa, the outer size = 32 mm × 32 mm, thickness = 100 [mu] m
実施例2〜実施例10のインターポーザの製造方法は、図6を参照した実施例1と同様であるため、図示を省略する。 Since the manufacturing method of the interposer in Example 2 to Example 10, the same as in Example 1 with reference to FIG. 6, not shown.
ビスフェノールA型エポキシ樹脂100重量部とイミダゾール型硬化剤5重量部とガラスフィラー80重量部を混合し、その混合物を、PET上に、カーテンコーターを用いて塗布した。 Mixing bisphenol A type epoxy resin 100 parts by weight of an imidazole type curing agent 5 parts by weight 80 parts by weight glass filler, the mixture onto PET, and applied using a curtain coater. 塗布後、80℃で乾燥させて、Bステージのガラスフィラー入りエポキシ樹脂フィルムとした。 After coating, and dried at 80 ° C., and the glass filler-containing epoxy resin film of B stage. この絶縁性基板を、DMA法にてヤング率を測定したところ、5GPaであった。 The insulating substrate was measured for a Young's modulus at DMA method was 5 GPa. なお、ヤング率の測定には50μm厚の絶縁性基材を用いた。 Incidentally, with 50μm thickness of the insulating base for the measurement of Young's modulus. そして、銅箔を積層して加熱プレスすることにより得られる片面銅張積層板を出発材料として用いる。 Then, using a single-sided copper clad laminate obtained by heat-pressing by laminating copper foil as the starting material. この絶縁性基材80の厚さは100μm、銅箔78の厚さは9μmである(図6(A))。 The thickness of the insulating substrate 80 is 100 [mu] m, the thickness of the copper foil 78 is 9 .mu.m (FIG. 6 (A)).

(2)ついで、絶縁材側から、表2の条件にて炭酸ガスレーザ照射を行って、絶縁性基材80を貫通して銅箔78に至るバイアホール形成用開口81を形成し、さらにその開口81内を紫外線レーザ照射によってデスミア処理した(図6(B))。 (2) Then, an insulating material side, by performing the carbon dioxide laser irradiation in Table 2 conditions, to form a via hole formation opening 81 leading to the copper foil 78 through the insulating substrate 80, further the opening the 81 were desmear treatment by ultraviolet laser irradiation (Fig. 6 (B)). この実施例2においては、バイアホール形成用の開口の形成には、三菱電機製の高ピーク短パルス発振型炭酸ガスレーザ加工機を使用し、厚み100μmのガラスフィラー入り樹脂基材に、マスクイメージ法で絶縁材側からレーザビーム照射して100穴/秒のスピードで、100μmのバイアホール形成用の開口81を形成した。 In this second embodiment, the formation of openings for via holes formed, using Mitsubishi high peak short pulse oscillation type carbon dioxide gas laser processing machine, the glass filler-containing resin substrate having a thickness of 100 [mu] m, the mask image method in a speed of the laser beam irradiation to 100 holes / sec from an insulating material side to form an opening 81 for via hole formation 100 [mu] m. その配置は、ICの外部電極に1:1で対応した格子状で、180μmピッチに形成した。 The arrangement is, the external electrode of the IC 1: a lattice shape corresponding with 1 to form a 180μm pitch. バイアホール形成後、デスミア処理を行なった。 After the via hole formation was carried out desmear treatment. デスミア処理用のYAG第3高調波を用いた紫外線レーザ照射装置は、三菱電機社製のGT605LDXを使用し、そのデスミア処理のためのレーザ照射条件は、発信周波数が5KHz、パルスエネルギーが0.8mJ、ショット数が10であった。 Desmear ultraviolet laser irradiation apparatus using a YAG third harmonic for treatment, using GT605LDX Mitsubishi Electric Corporation, the laser irradiation conditions for the desmear treatment, the oscillation frequency is 5 KHz, the pulse energy 0.8mJ , the number of shots was 10.

(3)デスミア処理を終えた基板に対して、銅箔をPETフィルムで保護してから、銅箔78をめっきリードとする電解銅めっき処理(実施例1と同条件)を施して、開口81の上部にわずかの隙間を残して、その開口81内に電解銅めっき84を充填してバイアホール72を形成する(図6(C))。 (3) to the substrate having been subjected to the desmear treatment, the copper foil from the protected with a PET film, subjected electrolytic copper plating treatment to the copper foil 78 and plating leads (Example 1 under the same conditions), an opening 81 leaving the small gap at the top, forming a via hole 72 is filled with a electrolytic copper plating 84 in the opening 81 (FIG. 6 (C)).

(4)さらに、銅めっき84上に、ニッケル86、金めっき87を施した後、すずめっき(実施例1と同条件)88を30μm析出させ、ランド74を形成した(図6(D))。 (4) Further, on the copper plating 84, nickel 86, after performing gold plating 87, tin plating (Example 1 under the same conditions) 88 was 30μm deposited to form a land 74 (FIG. 6 (D)) .

(5)その後、銅箔上のPETフィルムを剥離し、銅箔78にドライフィルムを貼り付け、露光現像後、アルカリエッチング液にてエッチング処理を施して、ランド76P、76S、76Eを形成した。 (5) Then, the PET film was peeled off on the copper foil, paste dry film copper foil 78, after exposure and development, by etching using an alkaline etching solution, lands 76P, 76S, to form 76E.
(6)最後に、32mm×32mmに外形加工を行い、インターポーザとした。 (6) Finally, we perform trimmed to 32 mm × 32 mm, and an interposer.

[実施例3] ヤング率=35GPa、外形サイズ=32mm×32mm、厚み=100μm [Example 3] Young's modulus = 35 GPa, the outer size = 32 mm × 32 mm, thickness = 100 [mu] m
(1)日立化成工業社製のプリプレグ(MCL−E−67F、ガラスフィラー量:60wt%)と12μm銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板を出発材料として用いる。 (1) manufactured by Hitachi Chemical Co., Ltd. prepreg (MCL-E-67F, the glass filler content: 60 wt%) using a single-sided copper-clad laminate obtained by a 12μm copper foil hot-pressed laminated as starting materials . この絶縁性基材80の厚さは100μm、銅箔78の厚さは12μmである(図6(A))。 The thickness of the insulating substrate 80 is 100 [mu] m, the thickness of the copper foil 78 is 12 [mu] m (FIG. 6 (A)). 絶縁性基材のヤング率は、3点曲げ法にて測定したところ、35GPaであった。 Young's modulus of the insulating substrate, was measured by 3-point bending method was 35 GPa. なお、ヤング率測定には、1mm厚の絶縁性基材を用いた。 Incidentally, the Young's modulus measurement was used 1mm thickness of the insulating base.

(2)ついで、絶縁材側から、表3の条件にて、炭酸ガスレーザ照射を行って、絶縁性基材80を貫通して銅箔78に至るバイアホール形成用開口81を形成し、さらにその開口81内を紫外線レーザ照射によってデスミア処理した(図6(C))。 (2) Then, an insulating material side, in Table 3 conditions by performing a carbon dioxide laser irradiation, to form a via hole formation opening 81 leading to the copper foil 78 through the insulating substrate 80, further that the inside of the opening 81 and desmearing by ultraviolet laser irradiation (Fig. 6 (C)). この実施例3においては、バイアホール形成用の開口の形成には、三菱電機製の高ピーク短パルス発振型炭酸ガスレーザ加工機を使用し、基材厚100μmのガラス布エポキシ樹脂基材に、マスクイメージ法で絶縁材側からレーザビーム照射して100穴/秒のスピードで、100μmのバイアホール形成用の開口を形成した。 In this third embodiment, the formation of openings for via holes formed, using Mitsubishi high peak short pulse oscillation type carbon dioxide gas laser processing machine, the glass fabric epoxy resin base material whose substrate thickness 100 [mu] m, the mask at a speed of the laser beam irradiation to 100 holes / sec from an insulating material side image method to form an opening for via hole formation of 100 [mu] m. その配置は、ICの外部電極に1:1で対応した格子状で、180μmピッチに形成した。 The arrangement is, the external electrode of the IC 1: a lattice shape corresponding with 1 to form a 180μm pitch. バイアホール形成後、デスミア処理を行なった。 After the via hole formation was carried out desmear treatment. デスミア処理用のYAG第3高調波を用いた紫外線レーザ照射装置は、三菱電機社製のGT605LDXを使用し、そのデスミア処理のためのレーザ照射条件は、発信周波数が5KHz、パルスエネルギーが0.8mJ、ショット数が10であった。 Desmear ultraviolet laser irradiation apparatus using a YAG third harmonic for treatment, using GT605LDX Mitsubishi Electric Corporation, the laser irradiation conditions for the desmear treatment, the oscillation frequency is 5 KHz, the pulse energy 0.8mJ , the number of shots was 10.

(3)デスミア処理を終えた基板に対して、銅箔をPETフィルムで保護してから、銅箔78をめっきリードとして、以下のめっき液と条件にて、電解銅めっき処理を施して、開口81の上部にわずかの隙間を残して、その開口81内に電解銅めっき84を充填してバイアホール72を形成する(図6(C))。 The substrate having been subjected to (3) desmear treatment, the copper foil from the protected with a PET film, as a plating lead copper foil 78, in the following plating solution and conditions, and subjected to an electrolytic copper plating process, an opening leaving a small gap at the top of 81, to form a via hole 72 is filled with a electrolytic copper plating 84 in the opening 81 (FIG. 6 (C)).
〔電解めっき液〕 [Electrolytic plating solution]
硫酸 2.24 mol/l硫酸銅 0.26 mol/l添加剤 19.5 ml/l(アトテックジャパン社製、カパラシドGL) Sulfate 2.24 mol / l Copper sulfate 0.26 mol / l additive 19.5 ml / l (Atotech Japan Co., Cupracid GL)
〔電解めっき条件〕 [Electrolytic plating conditions]
電流密度 6.5 A/dm2時間 50 分温度 22±2 ℃ Current density 6.5 A / dm @ 2 hours and 50 minutes temperature 22 ± 2 ° C.

(4)さらに、銅めっき84上に、ニッケル86、金めっき87を施した後、以下のめっき液と条件ですずめっき88を30μm析出させた。 (4) Further, on the copper plating 84, nickel 86, after performing gold plating 87, the tin plating 88 was 30μm deposited in the following plating solution and conditions.
〔電解めっき液〕 [Electrolytic plating solution]
硫酸 105ml/l Sulfuric acid 105ml / l
硫酸すず 30g/l Tin sulfate 30g / l
添加剤 40 ml/l Additives 40 ml / l
〔電解めっき条件〕 [Electrolytic plating conditions]
電流密度 5 A/dm2 A current density of 5 A / dm2
時間 45 分温度 22±2 ℃ Time 45 minutes Temperature 22 ± 2 ℃

(5)その後、銅箔上のPETフィルムを剥離し、銅箔78にドライフィルムを貼り付け、露光現像後、アルカリエッチング液にてエッチング処理を施して、ランド76P、76S、76Eを形成した(図6(E))。 (5) Then, the PET film was peeled off on the copper foil, paste dry film copper foil 78, after exposure and development, by etching using an alkaline etching solution, lands 76P, 76S, to form 76E ( Figure 6 (E)).
(6)最後に、32mm×32mmに外形加工を行い、インターポーザとした。 (6) Finally, we perform trimmed to 32 mm × 32 mm, and an interposer.

[実施例4] ヤング率=40GPa、外形サイズ=32mm×32mm、厚み=100μm [Example 4] Young's modulus = 40 GPa, the outer size = 32 mm × 32 mm, thickness = 100 [mu] m
(1)実施例3のプリプレグ中のガラスフィラー量を88wt%に変更した以外は、実施例3と同方法にて出発材料を作成した。 (1) except for changing the glass filler content in the prepreg of Example 3 to 88 wt%, it was prepared starting material as in Example 3 in like manner. この絶縁性基材80の厚さは100μm、銅箔78の厚さは12μmである(図6(A))。 The thickness of the insulating substrate 80 is 100 [mu] m, the thickness of the copper foil 78 is 12 [mu] m (FIG. 6 (A)). 絶縁性基材のヤング率は、3点曲げ法にて測定したところ、40GPaであった。 Young's modulus of the insulating substrate, was measured by 3-point bending method was 40 GPa. なお、ヤング率測定には、1mm厚の絶縁性基材を用いた。 Incidentally, the Young's modulus measurement was used 1mm thickness of the insulating base.

(2)ついで、絶縁材側から、表4の条件にて炭酸ガスレーザ照射を行って、絶縁性基材80を貫通して銅箔78に至るバイアホール形成用開口81を形成し、さらにその開口81内を紫外線レーザ照射によってデスミア処理した(図6(B))。 (2) Then, an insulating material side, by performing the carbon dioxide laser irradiation under the conditions shown in Table 4, forming a via hole formation opening 81 leading to the copper foil 78 through the insulating substrate 80, further the opening the 81 were desmear treatment by ultraviolet laser irradiation (Fig. 6 (B)). この実施例4においては、バイアホール形成用の開口の形成には、三菱電機製の高ピーク短パルス発振型炭酸ガスレーザ加工機を使用し、基材厚100μmのガラス布エポキシ樹脂基材に、マスクイメージ法で絶縁材側からレーザビーム照射して100穴/秒のスピードで、100μmのバイアホール形成用の開口を形成した。 In this fourth embodiment, the formation of openings for via holes formed, using Mitsubishi high peak short pulse oscillation type carbon dioxide gas laser processing machine, the glass fabric epoxy resin base material whose substrate thickness 100 [mu] m, the mask at a speed of the laser beam irradiation to 100 holes / sec from an insulating material side image method to form an opening for via hole formation of 100 [mu] m. その配置は、ICの外部電極に1:1で対応した格子状で、180μmピッチに形成した。 The arrangement is, the external electrode of the IC 1: a lattice shape corresponding with 1 to form a 180μm pitch. バイアホール形成後、デスミア処理を行なった。 After the via hole formation was carried out desmear treatment. デスミア処理用のYAG第3高調波を用いた紫外線レーザ照射装置は、三菱電機社製のGT605LDXを使用し、そのデスミア処理のためのレーザ照射条件は、発信周波数が5KHz、パルスエネルギーが0.8mJ、ショット数が10であった。 Desmear ultraviolet laser irradiation apparatus using a YAG third harmonic for treatment, using GT605LDX Mitsubishi Electric Corporation, the laser irradiation conditions for the desmear treatment, the oscillation frequency is 5 KHz, the pulse energy 0.8mJ , the number of shots was 10.

(3)デスミア処理を終えた基板に対して、銅箔をPETフィルムで保護してから、銅箔78をめっきリードとする電解銅めっき処理(実施例1と同条件)を施して、開口81の上部にわずかの隙間を残して、その開口81内に電解銅めっき84を充填してバイアホール72を形成する(図6(C))。 (3) to the substrate having been subjected to the desmear treatment, the copper foil from the protected with a PET film, subjected electrolytic copper plating treatment to the copper foil 78 and plating leads (Example 1 under the same conditions), an opening 81 leaving the small gap at the top, forming a via hole 72 is filled with a electrolytic copper plating 84 in the opening 81 (FIG. 6 (C)).

(4)さらに、銅めっき84上に、ニッケル86、金めっき87を施した後、はんだめっき(実施例1と同条件)88を30μm析出させた(図6(D))。 (4) Further, on the copper plating 84, it was subjected to nickel 86, gold plating 87 and the solder plating (Example 1 under the same conditions) 88 to 30μm deposited (FIG. 6 (D)).

(5)その後、銅箔上のPETフィルムを剥離し、銅箔78にドライフィルムを貼り付け、露光現像後、アルカリエッチング液にてエッチング処理を施して、ランド76P、76S、76Eを形成した(図6(E))。 (5) Then, the PET film was peeled off on the copper foil, paste dry film copper foil 78, after exposure and development, by etching using an alkaline etching solution, lands 76P, 76S, to form 76E ( Figure 6 (E)).
(6)最後に、32mm×32mmに外形加工を行い、インターポーザとした。 (6) Finally, we perform trimmed to 32 mm × 32 mm, and an interposer.

[実施例5] インターポーザサイズ:24mm×24mm [Example 5] interposer Size: 24 mm × 24 mm
実施例5のインターポーザは、実施例3において、外形加工サイズを24mm×24mmに変更した以外は、実施例3と同じである。 The interposer of Example 5, in Example 3, except for changing the outer shape size 24 mm × 24 mm, the same as in Example 3.

[実施例6] インターポーザサイズ:20mm×20mm [Example 6] interposer size: 20mm × 20mm
実施例6のインターポーザは、実施例3において、外形加工サイズを20mm×20mmに変更した以外は、実施例3と同じである。 The interposer of Example 6, in Example 3, except for changing the outer shape size 20 mm × 20 mm, the same as in Example 3.

[実施例7] インターポーザサイズ:40mm×40mm Example 7 interposer Size: 40 mm × 40 mm
実施例7のインターポーザは、実施例3において、外形加工サイズを40mm×40mmに変更した以外は、実施例3と同じである。 The interposer of Example 7, in Example 3, except for changing the outer shape size 40 mm × 40 mm, the same as in Example 3.

[実施例8] インターポーザ基板厚み:50μm Example 8 interposer substrate thickness: 50 [mu] m
実施例8のインターポーザは、実施例3において、出発材料である絶縁性基材の厚みを50μmとした。 The interposer of Example 8, in Example 3, the thickness of the starting material insulating base material was changed to 50 [mu] m. それに伴い、貫通孔を形成するレーザ条件を下表の条件に変更した。 Along with that, changing the laser condition for forming a through hole in the table below conditions. また、貫通孔に導電剤を充填するめっき時間は、基板厚みに合わせて変更した。 The plating time of filling the conductive agent in the through-hole was varied to suit the substrate thickness. それ以外は、実施例3と同じである。 Otherwise, the same as in Example 3.

[実施例9] インターポーザ基板厚み:1000μm Example 9 interposer substrate Thickness: 1000 .mu.m
実施例9のインターポーザは、実施例3において、出発材料である絶縁性基材の厚みを1000μmとした。 The interposer of Example 9 in Example 3, the thickness of the starting material insulating base material was changed to 1000 .mu.m. それに伴い、貫通孔を形成するレーザ条件を下表の条件に変更した。 Along with that, changing the laser condition for forming a through hole in the table below conditions. また、貫通孔に導電剤を充填するめっき時間は、基板厚みに合わせて変更した。 The plating time of filling the conductive agent in the through-hole was varied to suit the substrate thickness. それ以外は、実施例3と同じである。 Otherwise, the same as in Example 3.

[実施例10] インターポーザ基板厚み:1500μm Example 10 interposer substrate Thickness: 1500 .mu.m
実施例10のインターポーザは、実施例3において、出発材料である絶縁性基材の厚みを1500μmとした。 The interposer of Example 10, in Example 3, the thickness of the starting material insulating base material was changed to 1500 .mu.m. それに伴い、貫通孔を形成するレーザ条件を下表の条件に変更した。 Along with that, changing the laser condition for forming a through hole in the table below conditions. また、貫通孔に導電剤を充填するめっき時間は、基板厚みに合わせて変更した。 The plating time of filling the conductive agent in the through-hole was varied to suit the substrate thickness. それ以外は、実施例3と同じである。 Otherwise, the same as in Example 3.

[実施例11] 貫通孔の端面の開口径/中心の開口径=1.02 [Example 11] aperture diameter of aperture diameter / center of the end face of the through-hole = 1.02
実施例11のインターポーザの製造方法について図7及び図8を参照して説明する。 Referring to FIGS a method for manufacturing the interposer of Example 11.
(1)実施例3で使用した日立化成工業社製のプリプレグ(MCL−E−67F、ガラスフィラー量:60wt%)と3μm銅箔とを積層して加熱プレスすることにより得られる両面銅張積層板を出発材料として用いる。 (1) manufactured by Hitachi Chemical Co., Ltd. prepreg used in Example 3 (MCL-E-67F, the glass filler content: 60 wt%) and double-sided copper-clad laminate obtained by a 3μm copper foil is heat-pressed and laminated using a plate as a starting material. (図7(A))。 (Fig. 7 (A)). この絶縁性基材80の厚さは100μm、銅箔78の厚さは3μmである。 The thickness of the insulating substrate 80 is 100 [mu] m, the thickness of the copper foil 78 is 3 [mu] m. 絶縁性基材のヤング率は、3点曲げ法にて測定したところ、35GPaであった。 Young's modulus of the insulating substrate, was measured by 3-point bending method was 35 GPa. なお、ヤング率測定には、1mm厚の絶縁性基材を用いた。 Incidentally, the Young's modulus measurement was used 1mm thickness of the insulating base.

(2)ついで、一面側から、表8の条件にて、炭酸ガスレーザ照射を行って、絶縁性基材80のほぼ中央まで開口81aを形成し(図7(B))、その後、他面側から、表9の条件にて、炭酸ガスレーザ照射を行って、貫通孔81とした(図7(C))。 (2) Next, from one side, under the conditions of Table 8, by performing a carbon dioxide laser irradiation, to about the center of the insulating substrate 80 to form an opening 81a (FIG. 7 (B)), then, the other side from at conditions shown in Table 9, by performing a carbon dioxide laser irradiation, and the through-hole 81 (FIG. 7 (C)). さらにその開口81内を両面側から紫外線レーザ照射によってデスミア処理した。 The opening 81 was desmear treatment by ultraviolet laser irradiation from both sides further. デスミア処理後、貫通孔の基板両端面部と中心部の開口径をキーエンス社製デジタルマイクロスコープ(VH−Z250)で測定した。 After desmearing treatment was measured opening diameter of the substrate at both ends face the central portion of the through hole at Keyence digital microscope (VH-Z250). 両端部の開口径が、102μm、中心部の開口径が100μmであった。 Opening diameter of both end portions, 102 .mu.m, the opening diameter of the center portion was 100 [mu] m.

(3)デスミア処理を終えた基板に対して、パラジウム触媒を付与することにより、貫通孔の壁面に触媒核を付着させた。 (3) to the substrate having been subjected to the desmear treatment, by applying palladium catalyst, thus, catalyst nuclei were attached to the wall surface of the through-hole. すなわち、上記基板を塩化パラジウム(PbCl2 )と塩化第一スズ(SnCl2 )とを含む触媒液中に浸漬し、パラジウム金属を析出させることにより触媒を付与した。 That is, the substrate was immersed in a catalyst solution containing stannous chloride and palladium chloride (PbCl2) (SnCl2), it was applied to the catalyst by precipitating the palladium metal. 次に、以下の組成の無電解銅めっき水溶液中に、基板を浸漬し、基材80の表面および、貫通孔81の壁面に厚さ0.6〜3.0μmの無電解銅めっき膜83を形成した(図7(D))。 Next, in an electroless copper plating solution having the following composition, the substrate was immersed, the surface and the base member 80, an electroless copper plating film 83 having a thickness of 0.6~3.0μm on the wall surface of the through hole 81 the formed (FIG. 7 (D)).
〔無電解めっき水溶液〕 [Electroless plating solution]
200 mol/l硫酸銅 0.800 mol/lEDTA 0.030 mol/lHCHO 0.050 mol/lNaOH 0.100 mol/lα、α′−ビピリジル 100 mg/lポリエチレングリコール(PEG) 0.10 g/l 200 mol / l copper sulfate 0.800 mol / lEDTA 0.030 mol / lHCHO 0.050 mol / lNaOH 0.100 mol / lα, α'- bipyridyl 100 mg / l polyethylene glycol (PEG) 0.10 g / l
〔無電解めっき条件〕 [Electroless plating conditions]
34℃の液温度で40分 40 minutes at a liquid temperature of 34 ° C.

(4)次に、無電解銅めっき膜上に、貫通孔内に優先的に析出するめっき液とめっき条件を用いて、貫通孔81内の充填と基材80の表面に、電解銅めっき膜84を形成した(図8(A))。 (4) Next, on the electroless copper-plated film, using the plating solution and plating conditions that preferentially deposited in the through hole, the filling and the surface of the substrate 80 in the through-hole 81, the electroless copper plating film 84 was formed (FIG. 8 (a)).
〔電解めっき液〕 [Electrolytic plating solution]
硫酸 150g/l Sulfuric acid 150g / l
硫酸銅 160g/l Copper sulfate 160g / l
添加剤 19.5 ml/l Additives 19.5 ml / l
〔電解めっき条件〕 [Electrolytic plating conditions]
電流密度 6.5A/dm2 A current density of 6.5A / dm2
時間 54分温度 22±2 ℃ Time 54 minutes temperature 22 ± 2 ℃

(5)その後、一面を、基材80の表面が露出するまで研磨を行なった(図8(B))。 (5) Then, one surface, the surface of the substrate 80 was polished to expose (FIG. 8 (B)).

(6)そして、研磨を行なわなかった面をPETフィルム85で保護し、銅めっき84上に、ニッケル86、金めっき87を施した(実施例1と同条件)後、他面の電気銅めっきをリードとして、はんだめっき(実施例1と同条件)88を30μm析出させ、ランド74を形成した(図8(C))。 (6) Then, the surface was not performed polished protected with a PET film 85, on the copper plating 84, nickel 86, after subjected to gold plating 87 (Example 1 under the same conditions), the other surface of the electrolytic copper plating as the lead and the solder plating (example 1 under the same conditions) 88 to 30μm deposited to form a land 74 (FIG. 8 (C)).

(7)その後、PETフィルム85を剥離し、電気銅上に、ドライフィルムを貼り付け、露光現像後、銅箔と無電解めっき層および電気銅めっき層すべてをアルカリエッチング液にてエッチング処理を施して、ランド76P、76S、76Eを形成した(図8(D))。 (7) Then, the PET film was peeled off 85, on copper, paste dry film, after exposure and development, an etching process all copper foil and the electroless plating layer and electroplating copper layer with an alkaline etching solution applied Te, land 76P, 76S, to form 76E (FIG. 8 (D)).
(8)最後に、32mm×32mmに外形加工を行い、インターポーザとした。 (8) Finally, we perform trimmed to 32 mm × 32 mm, and an interposer.

[実施例12] 貫通孔の端面の開口径/中心の開口径=5 Aperture diameter of aperture diameter / center of the end face of the Example 12 holes = 5
実施例12の製造方法について図9を参照して説明する。 Referring to FIG. 9 will be described a manufacturing method of Example 12.
(1)インターポーザに貫通孔を形成するレーザ条件を下表に変更した以外は、実施例11と同じである。 (1) except that the laser condition for forming a through hole in the interposer was changed in the following table are the same as in Example 11.

(2)デスミア処理後の両端部の開口径d1、d3は105μm、中心部の開口径d2が21μmであった(図9(A))。 (2) opening diameter d1, d3 of the ends after desmear treatment is 105 .mu.m, the opening diameter d2 of the central portion was 21 [mu] m (FIG. 9 (A)). その後、実施例11と同様にインターポーザを製造する(図9(B))。 Thereafter, similarly to produce the interposer to Example 11 (FIG. 9 (B)).

[実施例13] Example 13
実施例13のインターポーザは、実施例12と同様である。 The interposer of Example 13, the same as in Example 12. 但し、実施例12では、バイアホールをめっき充填により製造した。 However, in Example 12, was prepared by plating fills the via hole. これに対して、実施例13では、基板80の貫通孔81に半田等の低融点金属のペーストを充填することによりバイアホールを製造した。 In contrast, in Example 13, was prepared via holes by filling the low melting point metal paste such as solder in the through hole 81 of the substrate 80. 実施例13では、バイアホールが、実施例1〜12と比較して柔らかく、応力吸収能力が高い。 In Example 13, via holes, soft as compared with Examples 1-12, high stress absorption capacity.

[比較例1] ヤング率=2GPa、外形サイズ=32mm×32mm、厚み=100μm [Comparative Example 1] Young's modulus = 2 GPa, the outer size = 32 mm × 32 mm, thickness = 100 [mu] m
比較例1は実施例1と同様な製造方法であるため、図6を参照して説明する。 For Comparative Example 1 are the same manufacturing method as in Example 1, it will be described with reference to FIG.
(1)ビスフェノールA型エポキシ樹脂100重量部とイミダゾール型硬化剤5重量部とガラスフィラー35重量部を混合し、その混合物を、PET上に、カーテンコーターを用いて塗布した。 (1) mixing 100 parts by weight of bisphenol A type epoxy resin and an imidazole type curing agent 5 parts by weight and the glass filler 35 parts by weight, the mixture onto PET, and applied using a curtain coater. 塗布後、80℃で乾燥させて、Bステージのガラスフィラー入りエポキシ樹脂フィルムとした。 After coating, and dried at 80 ° C., and the glass filler-containing epoxy resin film of B stage. そして、銅箔を積層して加熱プレスすることにより得られる片面銅張積層板を出発材料として用いる。 Then, using a single-sided copper clad laminate obtained by heat-pressing by laminating copper foil as the starting material. この絶縁性基材80の厚さは100μm、銅箔78の厚さは9μmである(図6(A))。 The thickness of the insulating substrate 80 is 100 [mu] m, the thickness of the copper foil 78 is 9 .mu.m (FIG. 6 (A)). この絶縁性基材をDMA法にてヤング率を測定したところ、2GPaであった。 The measured Young's modulus of the insulating substrate by DMA method, was 2 GPa. なお、ヤング率測定には、50μm厚の絶縁性基材を用いた。 Incidentally, the Young's modulus measurement was used 50μm thickness of the insulating base.

(2)ついで、絶縁材側から、下表の条件にて炭酸ガスレーザ照射を行って、絶縁性基材80を貫通して銅箔78に至るバイアホール形成用開口81を形成し、さらにその開口81内を紫外線レーザ照射によってデスミア処理した(図6(B))。 (2) Then, an insulating material side, by performing the carbon dioxide laser irradiation shown in the table below conditions, to form a via hole formation opening 81 leading to the copper foil 78 through the insulating substrate 80, further the opening the 81 were desmear treatment by ultraviolet laser irradiation (Fig. 6 (B)). この比較例においては、バイアホール形成用の開口の形成には、三菱電機製の高ピーク短パルス発振型炭酸ガスレーザ加工機を使用し、厚み100μmのガラスフィラー入り樹脂基材に、マスクイメージ法で絶縁材側からレーザビーム照射して100穴/秒のスピードで、100μmのバイアホール形成用の開口を形成した。 In this comparative example, the formation of openings for via holes formed, using Mitsubishi high peak short pulse oscillation type carbon dioxide gas laser processing machine, the glass filler-containing resin substrate having a thickness of 100 [mu] m, the mask image method at a speed of the laser beam irradiation to 100 holes / sec from the insulating material side, to form an opening for via hole formation of 100 [mu] m. その配置は、ICの外部電極に1:1で対応した格子状で、180μmピッチに形成した。 The arrangement is, the external electrode of the IC 1: a lattice shape corresponding with 1 to form a 180μm pitch. バイアホール形成後、デスミア処理を行なった。 After the via hole formation was carried out desmear treatment. デスミア処理用のYAG第3高調波を用いた紫外線レーザ照射装置は、三菱電機社製のGT605LDXを使用し、そのデスミア処理のためのレーザ照射条件は、発信周波数が5KHz、パルスエネルギーが0.8mJ、ショット数が10であった。 Desmear ultraviolet laser irradiation apparatus using a YAG third harmonic for treatment, using GT605LDX Mitsubishi Electric Corporation, the laser irradiation conditions for the desmear treatment, the oscillation frequency is 5 KHz, the pulse energy 0.8mJ , the number of shots was 10.

(3)デスミア処理を終えた基板に対して、銅箔をPETフィルム85で保護してから、銅箔78をめっきリードとする電解銅めっき処理(実施例1と同条件)を施して、開口81の上部にわずかの隙間を残して、その開口81内に電解銅めっき84を充填してバイアホール72を形成する(図6(C))。 (3) to the substrate having been subjected to the desmear treatment, the copper foil from the protected with a PET film 85 is subjected electrolytic copper plating treatment to the copper foil 78 and plating leads (Example 1 under the same conditions), the opening leaving a small gap at the top of 81, to form a via hole 72 is filled with a electrolytic copper plating 84 in the opening 81 (FIG. 6 (C)).

(4)さらに、銅めっき84上に、ニッケル86、金めっき87を施した(実施例1と同条件)後、はんだめっき88を30μm析出させた(実施例1と同条件)(図6(D))。 (4) Further, on the copper plating 84, nickel 86, after subjected to gold plating 87 (Example 1 under the same conditions), and the solder plating 88 is 30μm deposited (Example 1 under the same conditions) (Fig. 6 ( D)).

(5)その後、銅箔上のPETフィルム85を剥離し、銅箔78にドライフィルムを貼り付け、露光現像後、アルカリエッチング液にてエッチング処理を施して、ランド76P、76S、76Eを形成した(図6(E))。 (5) Then, the PET film was peeled off 85 on the copper foil, paste dry film copper foil 78, after exposure and development, by etching using an alkaline etching solution to form lands 76P, 76S, and 76E (Fig. 6 (E)).
(6)最後に、32mm×32mmに外形加工を行い、インターポーザとした。 (6) Finally, we perform trimmed to 32 mm × 32 mm, and an interposer.

[比較例2] ヤング率=45GPa、外形サイズ=32mm×32mm、厚み=100μm [Comparative Example 2] Young's modulus = 45 GPa, the outer size = 32 mm × 32 mm, thickness = 100 [mu] m

(1)実施例3のプリプレグ中のガラスフィラー量を135wt%に変更した以外は、実施例4と同方法にて出発材料を作成した。 (1) except for changing the glass filler content in the prepreg of Example 3 to 135wt%, creating the starting material in Example 4 in like manner. この絶縁性基材80の厚さは100μm、銅箔78の厚さは12μmである(図6(A))。 The thickness of the insulating substrate 80 is 100 [mu] m, the thickness of the copper foil 78 is 12 [mu] m (FIG. 6 (A)). 絶縁性基材のヤング率は、3点曲げ法にて測定したところ、45GPaであった。 Young's modulus of the insulating substrate, was measured by 3-point bending method was 45 GPa. なお、ヤング率測定には、1mm厚の絶縁性基材を用いた。 Incidentally, the Young's modulus measurement was used 1mm thickness of the insulating base.

(2)ついで、絶縁材側から、下表の条件にて炭酸ガスレーザ照射を行って、絶縁性基材80を貫通して銅箔78に至るバイアホール形成用開口81を形成し、さらにその開口81内を紫外線レーザ照射によってデスミア処理した(図6(B))。 (2) Then, an insulating material side, by performing the carbon dioxide laser irradiation shown in the table below conditions, to form a via hole formation opening 81 leading to the copper foil 78 through the insulating substrate 80, further the opening the 81 were desmear treatment by ultraviolet laser irradiation (Fig. 6 (B)). この比較例においては、バイアホール形成用の開口の形成には、三菱電機製の高ピーク短パルス発振型炭酸ガスレーザ加工機を使用し、基材厚100μmのガラス布エポキシ樹脂基材に、マスクイメージ法で絶縁材側からレーザビーム照射して100穴/秒のスピードで、100μmのバイアホール形成用の開口を形成した。 In this comparative example, the formation of openings for via holes formed, using Mitsubishi high peak short pulse oscillation type carbon dioxide gas laser processing machine, the glass fabric epoxy resin base material whose substrate thickness 100 [mu] m, the mask image an insulating material side at a speed of the laser beam irradiation to 100 holes / sec in the law, to form an opening for via hole formation of 100 [mu] m. その配置は、ICの外部電極に1:1で対応した格子状で、180μmピッチに形成した。 The arrangement is, the external electrode of the IC 1: a lattice shape corresponding with 1 to form a 180μm pitch. バイアホール形成後、デスミア処理を行なった。 After the via hole formation was carried out desmear treatment. デスミア処理用のYAG第3高調波を用いた紫外線レーザ照射装置は、三菱電機社製のGT605LDXを使用し、そのデスミア処理のためのレーザ照射条件は、発信周波数が5KHz、パルスエネルギーが0.8mJ、ショット数が10であった。 Desmear ultraviolet laser irradiation apparatus using a YAG third harmonic for treatment, using GT605LDX Mitsubishi Electric Corporation, the laser irradiation conditions for the desmear treatment, the oscillation frequency is 5 KHz, the pulse energy 0.8mJ , the number of shots was 10.

(3)デスミア処理を終えた基板80に対して、銅箔をPETフィルムで保護してから、銅箔78をめっきリードとする電解銅めっき処理(実施例1と同条件)を施して、開口81の上部にわずかの隙間を残して、その開口81内に電解銅めっき84を充填してバイアホール72を形成する(図8(C))。 (3) to the desmearing substrate 80 having been subjected to the copper foil from the protected with a PET film, subjected electrolytic copper plating treatment to the copper foil 78 and plating leads (Example 1 under the same conditions), the opening leaving a small gap at the top of 81, to form a via hole 72 is filled with a electrolytic copper plating 84 in the opening 81 (FIG. 8 (C)).

(4)さらに、銅めっき84上に、ニッケル86、金めっき87を施した(実施例1と同条件)後、はんだめっき88を30μm析出させた(実施例1と同条件)(図6(C))。 (4) Further, on the copper plating 84, nickel 86, after subjected to gold plating 87 (Example 1 under the same conditions), and the solder plating 88 is 30μm deposited (Example 1 under the same conditions) (Fig. 6 ( C)).

(5)その後、銅箔78上のPETフィルム85を剥離し、銅箔78にドライフィルムを貼り付け、露光現像後、アルカリエッチング液にてエッチング処理を施して、ランド76P、76S、76Eを形成した(図6(E))。 (5) Thereafter, forming the PET film was peeled off 85 on the copper foil 78, paste dry film copper foil 78, after exposure and development, by etching using an alkaline etching solution, lands 76P, 76S, and 76E and (Fig. 6 (E)).
(6)最後に、32mm×32mmに外形加工を行い、インターポーザとした。 (6) Finally, we perform trimmed to 32 mm × 32 mm, and an interposer.

[比較例3] インターポーザサイズ:15mm×15mm [Comparative Example 3] interposer Size: 15 mm × 15 mm
比較例3のインターポーザは、実施例3において、外形加工サイズを15mm×15mmにした以外は、実施例3と同じである。 The interposer of Comparative Example 3, in Example 3, except that the trimmed size 15 mm × 15 mm, the same as in Example 3.
[比較例4]インターポーザサイズ:45mm×45mm [Comparative Example 4] Interposer Size: 45 mm × 45 mm
比較例4のインターポーザは、実施例3において、外形加工サイズを45mm×45mmにした以外は、実施例3と同じである。 The interposer of Comparative Example 4, in Example 3, except that the trimmed size 45 mm × 45 mm, the same as in Example 3.

[比較例5] インターポーザ基板厚み:40μm [Comparative Example 5] Interposer substrate thickness: 40 [mu] m
比較例5のインターポーザは、実施例3において、出発材料である絶縁性基材の厚みを40μmとした。 The interposer of Comparative Example 5, in Example 3, the thickness of the starting material insulating base material was changed to 40 [mu] m. それに伴い、貫通孔を形成するレーザ条件を下表の条件に変更した。 Along with that, changing the laser condition for forming a through hole in the table below conditions. また、貫通孔に導電剤を充填するめっき時間は、基板厚みに合わせて変更した。 The plating time of filling the conductive agent in the through-hole was varied to suit the substrate thickness. それ以外は、実施例3と同じである。 Otherwise, the same as in Example 3.

[比較例6] インターポーザ基板厚み:1600μm [Comparative Example 6] Interposer substrate thickness: 1600 .mu.m
比較例6のインターポーザは、実施例3において、出発材料である絶縁性基材の厚みを1600μmとした。 The interposer of Comparative Example 6, in Example 3, the thickness of the starting material insulating base material was changed to 1600 .mu.m. それに伴い、貫通孔を形成するレーザ条件を下表の条件に変更した。 Along with that, changing the laser condition for forming a through hole in the table below conditions. また、貫通孔に導電剤を充填するめっき時間は、基板厚みに合わせて変更した。 The plating time of filling the conductive agent in the through-hole was varied to suit the substrate thickness. それ以外は、実施例3と同じである。 Otherwise, the same as in Example 3.

[比較例7] 貫通孔の端面の開口径/中心の開口径=5.5 [Comparative Example 7] aperture diameter of aperture diameter / center of the end face of the through-hole = 5.5
比較例7は、実施例11において、インターポーザに貫通孔を形成するレーザ条件を下表に変更した以外は、実施例11と同じである。 Comparative Example 7, in Example 11, except for changing the laser condition for forming a through hole in the interposer in the table below are the same as in Example 11.

(2)デスミア処理後、貫通孔の基板両端面部と中心部の開口径をキーエンス社製デジタルマイクロスコープ(VH−Z250)で測定した。 (2) After the desmear treatment was measured opening diameter of the substrate at both ends face the central portion of the through hole at Keyence digital microscope (VH-Z250). 両端部の開口径が、105μm、中心部の開口径が19μmであった。 Opening diameter of both end portions, 105 .mu.m, the opening diameter of the center portion was 19 .mu.m.

3. 3. 半導体装置の作製 図1に示すパッケージ基板10へのインターポーザ及びICチップの取り付けについて図2及び図3を参照して説明する。 For the interposer and the mounting of the IC chip to a package substrate 10 shown in producing Figure 1 of the semiconductor device with reference to FIGS. 2 and 3 will be described.
(1)図7(D)に示すインターポーザ70を、図1に示すパッケージ基板10に位置合わせして搭載した後、リフローを行って、接続した。 The interposer 70 illustrated in (1) FIG. 7 (D), the after mounting in alignment on the package substrate 10 shown in FIG. 1, by performing reflow was connected.

(2)インターポーザ70と樹脂製パッケージ基板10間に市販の封止剤(アンダーフィル)68を充填した後、80度で15分、続いて、150度で2時間硬化した(図2)。 (2) After commercial sealing agent (underfill) 68 was filled between the interposer 70 and the resin package substrate 10, 15 minutes at 80 °, followed by curing for 2 hours at 150 degrees (Figure 2).

(3)次に、20mm×20mmのICチップ110を、インターポーザ70に位置合わせして搭載した後、リフローを行って、実装した。 (3) Next, the IC chip 110 of 20 mm × 20 mm, after mounting in alignment on the interposer 70, by performing a reflow implemented.
最後に、インターポーザ70とICチップ110間に封止剤(アンダーフィル)69を充填して、80度で15分、続いて、150度で2時間硬化した(図3)。 Finally, by filling a sealant (under-fill) 69 between the interposer 70 and the IC chip 110, 15 minutes at 80 °, followed by curing for 2 hours at 150 ° (Figure 3).

4. 4. ヒートサイクル試験 3で作製した半導体装置を、ヒートサイクル試験(―55℃*5分⇔120℃*5分)に投入し、500、1000、1500、2000時間後の接続抵抗を測定した。 The semiconductor device manufactured in the heat cycle test 3, was placed in a heat cycle test (-55 ° C. * 5 minutes ⇔120 ℃ * 5 min), was measured connection resistance after 500,1000,1500,2000 hours. この結果を図10中の図表に示す。 The results in the table of in Fig. 規格は、1000サイクル後、抵抗のシフト量が±10%以内である。 Standard, after 1000 cycles, the shift amount of the resistance is within 10% ±. インターポーザを構成する絶縁性基材のヤング率は3〜40GPaであることが望ましく、更に好適には、5〜25GPaであることが望ましい。 It is desirable Young's modulus of the insulating base material constituting the interposer is 3~40GPa, more preferably, it is desirable that the 5~25GPa. 本発明者が半導体装置の基板実装時における熱応力の解析を行なったところ、インターポーザのヤング率が、40GPaを超えると、インターポーザを構成する材料が脆くなるため、インターポーザ本体にクラックが入り、インターポーザ内の配線が断線することが分った。 The present inventors have conducted an analysis of the thermal stress at the time of substrate mounting the semiconductor device, the Young's modulus of the interposer is more than 40 GPa, since the material constituting the interposer becomes brittle, cracked in the interposer body, the interposer of wiring was found to be broken. また、逆に、インターポーザのヤング率が3GPa未満になると、IC等の電子部品のヤング率とインターポーザのヤング率の差が大きくなるので、応力に対する変形量が、IC等の電子部品<<インターポーザ≒パッケージ基板の関係になるため、応力が、IC等の電子部品とインターポーザ間の一箇所に集中して、IC等の電子部品、または、IC等の電子部品とインターポーザ間の接合部が破壊されることが分った。 Conversely, when the Young's modulus of the interposer is less than 3 GPa, the difference in Young's modulus and the interposer Young's modulus of the electronic components such as IC increases, the amount of deformation against stress, electronic components << interposer, such as an IC ≒ to become the package substrate relationships, stress, concentrated in one place between the electronic component and the interposer such as an IC, electronic parts such as IC, or joints between the electronic components and the interposer such as an IC is destroyed it was found. 従って、IC等の電子部品とパッケージ間にインターポーザを挿入した効果が喪失してしまう。 Therefore, the effect of inserting the interposer resulting in loss between the electronic components and packages, such as IC.

5. 5. 封止剤中のボイド確認 ヒートサイクル試験後、実施例2、5、6、7の半導体装置を、IC側から封止剤の約1/2の厚さのところまで、平面研磨して封止剤中のボイドの発生率を測定した。 After voids confirm heat cycle test in the sealant, the semiconductor device of Example 2,5,6,7, the IC-side up to the about half of the thickness of the sealant, sealing and surface grinding the incidence of voids in the agent was measured.

この結果より、インターポーザの大きさにより、封止剤の充填性が変化し、それが、接続信頼性に影響していることがわかる。 From this result, the size of the interposer, the filling of the sealant is changed, it is, it can be seen that the influence on the connection reliability. 即ち、インターポーザに搭載する電子部品の投影面積≦インターポーザを構成する絶縁性基材の面積≦パッケージ基板の投影面積×1、さらには、電子部品の投影面積×1.2≦インターポーザを構成する絶縁性基材の面積≦パッケージ基板の投影面積×0.8が好適である。 That is, the projected area × 1 area ≦ package substrate of the insulating base in the projection area ≦ interposer electronic components mounted on the interposer, further insulating constituting the projection area × 1.2 ≦ interposer electronic component projected area × 0.8 area ≦ package substrate of the substrate is preferred.

6. 6. 導電性物質中のボイド確認 実施例2、11、12と比較例7のインターポーザを構成する絶縁性基材の貫通孔部を断面研磨して、ボイドの発生率を測定した。 Void check Example 2,11,12 conductive material in the through hole portion of the insulating base material constituting the interposer of Comparative Example 7 was cross polished to measure the incidence of voids.

この結果より、貫通孔の断面形状は、導電物質の充填性に影響していることがわかる。 From this result, the cross-sectional shape of the through hole, it can be seen that the effect on the filling of the conductive material. このように、インターポーザの貫通孔の断面形状としては、少なくとも1端面の開口径が、貫通孔中心の穴径以上であることが好ましい。 Thus, the cross-sectional shape of the through hole of the interposer, the opening diameter of at least one end face is preferably a on the hole diameter or the through-hole center. さらには、1端面の開口径/貫通孔中心の穴径の関係が、1.02〜5.0が好ましい。 Furthermore, the relationship between the hole diameter of the opening diameter / through-hole centers of the end faces is preferably 1.02 to 5.0. 1未満であると、貫通孔内に導電性物質を未充填なく、充填するのが難しい。 If it is less than 1, unfilled without a conductive material in the through hole, it is difficult to fill. 1以上となると、貫通孔端面の開口径が、その他の貫通孔部分より大きくなるので、導電性物質の充填が容易に行なわれる。 Becomes 1 or more, the opening diameter of the through hole end face, becomes larger than the other through hole portion, the filling of the conductive material is easily performed. その結果、熱衝撃時、クラックの起点となるボイドは無くなる。 As a result, during the thermal shock, it voids the starting point of cracks is eliminated.

7. 7. クラックの進行方向の確認比較例5,7の半導体パッケージを断面研磨して、接合部分のクラックの方向を確認した。 The traveling direction of the semiconductor package check Comparative Examples 5 and 7 of cracks and cross polished to confirm the direction of the crack of the joint portion.

この断面観察より、比較例7は、導電性物質内のボイドを起点として、クラックが発生し、それが貫通孔内壁に沿って接合部に到達していることが分った。 From this cross-section observation, Comparative Example 7, starting from the voids in the conductive material, cracks occur, it was found to have reached the junction along the inner wall of the through hole. このことから、応力は、貫通孔の内壁に沿って接合部に伝わることが実証された。 Therefore, stress is being transmitted to the junction along the inner wall of the through hole has been demonstrated. つまり、貫通孔の断面形状がテーパーになっていることは、応力が、真っ直ぐ接合部に伝わらないので、応力緩和に有効である。 In other words, the sectional shape of the through hole is in the taper, stress, since not transmitted straight joint, is effective in stress relaxation.

本発明の実施例1に係る樹脂製パッケージ基板の断面図である。 It is a cross-sectional view of a resin package substrate according to the first embodiment of the present invention. 図1に示す樹脂製パッケージ基板にインターポーザを取り付けた状態の断面図である。 It is a cross-sectional view of a state of attaching the interposer to the resin package substrate shown in FIG. 図2に示す樹脂製パッケージ基板にICチップを搭載し、ドータボードに取り付けた状態の断面図である。 The IC chip is mounted on the resin package substrate shown in FIG. 2 is a cross-sectional view of a state attached to the daughter board. 図3に示すICチップ、インターポーザ、樹脂製パッケージ基板の平面図である。 IC chip shown in FIG. 3, an interposer, a plan view of a resin package substrate. 図5(A)は実施例1のインターポーザの平面図であり、図5(B)は実施例1の別例に係るインターポーザの平面図である。 5 (A) is a plan view of the interposer embodiment 1, FIG. 5 (B) is a plan view of an interposer according to another example of the first embodiment. 実施例1に係るインターポーザの製造工程図である。 It is a manufacturing process view of the interposer according to the first embodiment. 実施例11に係るインターポーザの製造工程図である。 It is a manufacturing process view of the interposer according to Example 11. 実施例11に係るインターポーザの製造工程図である。 It is a manufacturing process view of the interposer according to Example 11. 実施例12に係るインターポーザの製造工程図である。 It is a manufacturing process view of the interposer according to Example 12. ヒートサイクル試験の結果を示す図表である。 Is a table showing the results of the heat cycle test.

符号の説明 DESCRIPTION OF SYMBOLS

10 樹脂製パッケージ基板 30 多層コア基板 64E グランド用バンプ 64P 電源用バンプ 64S 信号用バンプ 68、69 アンダーフィル 70 インターポーザ 72 バイアホール 74 ランド 76E グランド用ランド 76P 電源用ランド 76S 信号用ランド 80 基材 81 貫通孔 110 ICチップ 120 ドータボード 10 resin package substrate 30 multilayer core substrate 64E ground bumps 64P for power supply bump 64S signal bumps 68 and 69 under-fill 70 interposer 72 via hole 74 lands 76E ground land 76P for power supply land 76S signal lands 80 substrate 81 through hole 110 IC chip 120 daughterboard

Claims (9)

  1. 樹脂からなるパッケージ基板とセラミックからなるICチップとの間に介在するインターポーザであって、 A interposer interposed between the IC chip consisting of a package substrate and a ceramic made of a resin,
    該インターポーザは、絶縁性基材の貫通孔に導電性物質を充填してなり、 The interposer is constituted by filling a conductive material into the through hole of the insulating substrate,
    前記絶縁性基材のヤング率は、3〜40GPaであることを特徴とするインターポーザ。 Young's modulus of the insulating substrate, an interposer, which is a 3~40GPa.
  2. 前記絶縁性基材の厚みは、パッケージ基板厚み×0.05以上であって、パッケージ基板厚み×1.5以下であることを特徴とする請求項1のインターポーザ。 The thickness of the insulating substrate, the interposer of claim 1, characterized in that there is a package substrate thickness × 0.05 or more, the package substrate thickness × 1.5 or less.
  3. 前記絶縁性基材の大きさは、インターポーザに搭載する電子部品の投影面積以上であって、パッケージ基板の投影面積以下であることを特徴とする請求項1又は請求項2のインターポーザ。 The size of the insulating substrate, an electronic component comprising at projected area above, the interposer according to claim 1 or claim 2, characterized in that less than the projected area of ​​the package substrate to be mounted on the interposer.
  4. 絶縁性基材の貫通孔の配置は、格子状または、千鳥状であって、貫通孔間のピッチは、60〜250μm以下であることを特徴とする請求項1又は請求項2又は請求項3のインターポーザ。 Arrangement of the through-hole of the insulating substrate, lattice or, a staggered pitch between the through holes, according to claim 1 or claim 2 or claim 3, characterized in that less 60~250μm interposer.
  5. 前記パッケージ基板は多層プリント配線板であることを特徴とする請求項1〜4のいずれかのインターポーザ。 Any of the interposer of claims 1 to 4 wherein the package substrate, which is a multilayer printed circuit board.
  6. 前記導電性材料は、金属めっきからなることを特徴とする請求項1〜5のいずれかのインターポーザ。 The conductive material is any of the interposer of the preceding claims, characterized in that it consists of metal plating.
  7. 前記導電性材料は、低融点金属のペーストからなることを特徴とする請求項1〜5のいずれかのインターポーザ。 The conductive material is any of the interposer of the preceding claims, characterized in that it consists of a low melting point metal paste.
  8. 絶縁性基材の貫通孔の断面形状は、少なくとも1端面の開口径が、貫通孔中心の穴径以上であることを特徴とする請求項1〜7のいずれかのインターポーザ。 The cross-sectional shape of the through hole of the insulating substrate, the opening diameter of at least one end face, any of the interposer of claims 1 to 7, characterized in that the on the hole diameter or the through-hole center.
  9. 請求項1〜8のいずれか1のインターポーザを備える多層プリント配線板。 Multilayer printed wiring board comprising any one of the interposer of claims 1 to 8.

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