JP4798840B2

JP4798840B2 - Package substrate

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Publication number: JP4798840B2
Application number: JP2000364383A
Authority: JP
Inventors: 元雄浅井; 東冬王; 靖稲垣
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 1999-12-01
Filing date: 2000-11-30
Publication date: 2011-10-19
Anticipated expiration: 2020-11-30
Also published as: JP2001223315A

Description

【０００１】
【発明の属する技術分野】
ＩＣチップなどの電子部品を載置するパッケージ基板に関するのもである。
【０００２】
【従来の技術】
現在、パッケージ基板では、電源からＩＣチップの電源／アースまでのループインダクタンスを低減するため、チップコンデンサを表面実装することがある。
【０００３】
【発明が解決しようとする課題】
しかしながら、ループインダクタンスのリアクタンス分ＸLは、周波数に依存する。このため、ＩＣチップの高周波数化に伴い、チップコンデンサを実装することによっては、ループインダクタンスのリアクタンス分ＸLを低減することができなくなってきた。
【０００４】
一方、パッケージ基板は、ＩＣチップに発生する熱を効率的に発散できるように、極力薄く構成されている。このため、ＩＣチップでの熱によって反り易くなり、パッケージ基板内部での断線、或いは、パッケージ基板とＩＣチップとの間及びパッケージ基板と外部基板と間の接続部で断線が生じることがあった。
【０００５】
本発明は上述した課題を解決するためなされたものであり、その目的とするところは、大容量のコンデンサをＩＣチップの近傍に配置でき、反りの生じないパッケージ基板を提供することにある。
【０００６】
【課題を解決するための手段】
上述した課題を解決するため、請求項１は、コア基板表面に樹脂絶縁層と導体回路とを積層してなり、上面にＩＣチップを搭載し、下面に外部基板に接続する接続用端子を備えるパッケージ基板であって、
該パッケージ基板の表面に板状コンデンサを備え、
該板状コンデンサをパッケージ基板のＩＣチップ側に配設すると共に、前記板状コンデンサとＩＣチップとをパッケージ基板の最外層に形成された導体回路により接続したことを技術的特徴とする。
【０００７】
請求項１では、パッケージ基板の表面に板状コンデンサを配置するため、ＩＣチップと大容量のコンデンサとの距離が短くなり、ループインダクタンスを低減することができる。また、板状コンデンサを配設するため、パッケージ基板に反りが発生し難くなる。
【０００８】
通常、ＩＣチップのグランド、グランドは、チップの中央部に配設されるが、それをＩＣチップの端部に設けた場合には、コンデンサを内蔵させなくとも、ＩＣチップと同一面上に、コンデンサを配置するだけで、ループインダクタンスを低減することができ、電力供給不足を改善できる。
また、コンデンサを内蔵するよりも容易であるし、コンデンサの取り替えも可能である。
また、板状コンデンサとＩＣチップとをパッケージ基板の最外層に形成された導体回路により接続するため、ＩＣチップと板状コンデンサとの距離が短くなり、ループインダクタンスを低減できる。
【０００９】
請求項２では、コア基板表面の板状コンデンサの表面には、樹脂膜が形成されているため、コア基板と板状コンデンサとの間の接続信頼性を高めることができる。
【００１０】
請求項３では、板状コンデンサは、パッケージ基板の表面に樹脂膜を介在させて配置されているため、コア基板内での配線の信頼性を高めることができる。
【００１１】
請求項４では、板状コンデンサの中央に通孔を設けてあるため、ＩＣチップとの干渉を避けてパッケージ基板のＩＣチップ側に取り付けることができる。
【００１４】
請求項５では、板状コンデンサをパッケージ基板の外部基板側に配設し、板状コンデンサと外部基板とを直接接続するため、外部基板と板状コンデンサとの距離が短くなり、ループインダクタンスを低減することができる。
【００１５】
請求項６では、板状コンデンサがセラミック板からなるため、高誘電率の誘電体層を同時焼成により容易に形成することができる。
【００１６】
請求項７では、ＩＣチップの下に板状コンデンサの金属基板を配設するため、ＩＣチップからマザーボード側への電磁波干渉をシールドすることができる。
【００１７】
請求項８では、ＩＣチップ下に電源コンデンサを配置するため、ＩＣチップと電源コンデンサとの距離が短くなり、大電力を瞬時的にＩＣチップ側へ供給することが可能になる。
【００１８】
請求項９では、誘電体層が、誘電率の高い酸化チタン塩あるいはペロブスカイト系材料で形成されているため、コンデンサを大容量に形成できる。また、誘電体層を焼成して形成することで、層自体を薄くすることができる。前述の誘電体層で用い得るチタン酸塩とは、チタン酸バリウム、チタン酸鉛系、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸ビスマス、チタン酸マグネシウムからなるチタン酸と金属との化合物を意味し、ペロブスカイト系材料とは、少なくともＭｇｘＮｂｙＯzである化合物全般を意味する。その中でもチタン酸バリウムを用いることが特によい。誘電率を１０００以上にし易く、金属層と誘電体層との密着が優れているからである。
【００１９】
請求項１０のパッケージ基板では、内蔵の板状コンデンサの表層（最外層の誘電体層）は、主に銅によって形成されている。これによって、層間樹脂絶縁層のバイアホールも主に銅からなる金属によって形成されていることから、異種金属による膨張率差などに起因する剥離を防止することができ、信頼性が向上する。
【００２０】
内蔵の板状コンデンサの表層（最外層の誘電体層）に粗化層を形成してもよい。これによって、層間樹脂絶縁層及び層間樹脂絶縁層に形成されるバイアホールとの密着性が向上し、剥離や断線といった電気接続に起因する障害を防止できる。
粗化層は、電解めっき膜、酸化還元処理、エッチングによる粗化処理で形成することができる。粗化層は、平均粗度０．５〜５μｍの間で形成することが望ましい。０．５μｍ未満では、密着性の向上が望めない。他方、５μｍを越えると、バイアホールを形成する際に、底面に樹脂残りを引き起こし、信頼性の低下が懸念されるからである。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態について図を参照して説明する。
[第１実施形態]
先ず、本発明の第１実施形態に係るパッケージ基板の構成について図６、図７、図８（Ａ）を参照して説明する。図６は、パッケージ基板１０の断面を示し、図７は、図６に示すパッケージ基板１０にＩＣチップ７０を搭載し、ドータボード８０側へ取り付けた状態を示し、図８（Ａ）は、図７に示すパッケージ基板の平面図である。
【００２２】
図６に示すようにパッケージ基板１０は、コア基板２０と、該コア基板２０の両面に配設されたビルドアップ層９０Ａ、９０Ｂから成る。該ビルドアップ層９０Ａ、９０Ｂは、層間樹脂絶縁層４０、１４０とからなる。層間樹脂絶縁層４０には、バイアホール４６及び導体回路４８が形成され、層間樹脂誘電体層１４０には、バイアホール１４６及び導体回路１４８が形成されている。図８（Ａ）に示すように該パッケージ基板１０のＩＣチップ側表面には、通孔３０ａの形成された板状コンデンサ３０が取り付けられている。該通孔３０ａ内にＩＣチップ７０が収容されている。
【００２３】
図７に示すように上側のビルドアップ層９０Ａのバイアホール１４６には、ＩＣチップ７０のパッド７２Ｓ、７２Ｐ１，７２Ｐ２へ接続するためのバンプ６６が形成されている。一方、下側のビルドアップ層９０Ｂのバイアホール１４８には、ドータボード８０のパッド８２Ｓ、８２Ｐ１、８２Ｐ２へ接続するためのバンプ６６が配設されている。コア基板２０にはスルーホール２６が形成されている。
【００２４】
通孔３０ａの形成された板状コンデンサ３０は、図１（Ｅ）に示すようにセラミック板１２の表面に第１電極層１３、誘電体層１４及び第２電極層１６が配設されてなる。即ち、セラミック板１２の表面に第１電極層１３を、該第１電極層１３の上に誘電体層１４を、更に誘電体層１４の表面に第２電極層１６を配設することで電源用コンデンサが形成されている。
【００２５】
図７中に示すドータボード８０の信号用のパッド８２Ｓは、バンプ６６−バイアホール１４６−導体回路４８−バイアホール４６−スルーホール２６−バイアホール４６−バイアホール１４６−バンプ６６を介して、ＩＣチップ７０の信号用のパッド７２Ｓへ接続されている。
【００２６】
ドータボード８０の電源用のパッド８２Ｐ１は、バンプ６６−バイアホール１４６−導体回路４８−バイアホール４６−スルーホール２６−バイアホール４６−導体回路４８−バイアホール１４６−電源端子１７を介して板状コンデンサ３０の第１電極層１３へ接続されている。同様に、ドータボード８０の他方の電源用のパッド８２Ｐ２は、バンプ６６−バイアホール１４６−導体回路４８−バイアホール４６−スルーホール２６−バイアホール４６−導体回路４８−バイアホール１４６−導体回路１４８を介して板状コンデンサ３０の第２電極層１６へ接続されている。
【００２７】
一方、ＩＣチップの電源用のパッド７２Ｐ１は、バンプ６６−バイアホール１４６−導体回路１４８−電源端子１７を介して、板状コンデンサ３０の第１導体層１３へ接続されている。ＩＣチップの電源用の他方のパッド７２Ｐ２は、バンプ６６−バイアホール１４６−導体回路１４８−を介して、上述した電源用コンデンサの第２電極層１６へ接続されている。即ち、ドータボード８０から供給された電力は、ＩＣチップ近傍の板状コンデンサ３０を介してＩＣチップ側へ供給される。
【００２８】
第１実施形態では、パッケージ基板１０の表面に板状コンデンサ３０を配置するため、ＩＣチップとコンデンサとの距離が短くなり、大電力を瞬時的にＩＣチップ側へ供給することが可能になる。即ち、ループインダクタンスを決定するループ長さを短縮することができる。本実施形態では、板状コンデンサ３０とＩＣチップ７０とをパッケージ基板の最外層１４０に形成された導体回路１４８により接続するため、ＩＣチップ７０と板状コンデンサ３０との配線長を短くできる。
【００２９】
第１実施形態では、コア基板２０表面の板状コンデンサ３０の表面には、薄膜層（ソルダーレジスト層）６０が形成されているため、コア基板２０と板状コンデンサ３０との間の接続信頼性を高めることができる。
【００３０】
また、本実施形態のパッケージ基板では、誘電体層１４が、無機材料として、誘電率の高い酸化チタンバリウムから構成されており、誘電体層の厚みを薄くすることで、コンデンサを大容量に形成できる。更に、金属単体であるセラミック板１２上に無機材料を焼結するため、焼結物は１種類であり、雰囲気制御、焼結制御が容易であり、誘電率の安定した誘電体層を形成することができる。ここで、誘電体層としては、誘電率の高い酸化チタン塩あるいはペロブスカイト系材料を用いることで、コンデンサを大容量に形成できる。また、誘電体層を焼成して形成するので、層自体を薄くできる。前述の誘電体層で用い得るチタン酸塩とは、チタン酸バリウム、チタン酸鉛系、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸ビスマス、チタン酸マグネシウムからなるチタン酸と金属との化合物を意味して、ペロブスカイト系材料とは、少なくともＭｇｘＮｂｙＯzである化合物全般を意味する。即ち、第１実施形態では、板状コンデンサ３０がセラミック板１２からなるため、高誘電率の誘電体層１４を同時焼成により容易に形成することができる。
【００３１】
また、熱伝導性、耐熱性の高いセラミック板１２側を用いるため、ＩＣチップを効率的に冷却できる。更に、セラミック板１２を用いるため、薄く形成しても十分な基板剛性が得られ、パッケージ基板に反りを発生させない。
【００３２】
ひき続き、図６を参照して上述したパッケージ基板の製造方法について、図１〜図５を参照して説明する。
ここでは、先ず、板状コンデンサ３０の製造工程について図１を参照して説明する。厚さ２００〜１０００μｍのセラミックグリーンシート１２αを出発材料とし、先ず、パンチングにより通孔１２ａを打ち抜く（図１（Ａ））。セラミックグリーンシート１２αの上に、第１電極層となるＡｇペースト１３αを印刷し、該Ａｇペースト１３αの上に酸化チタンバリウムを周知の方法でグリーンシート１４αにして貼り付け、当該グリーンシート１４αに開口１４ａをパンチング、又は、レーザにより穿設する（図１（Ｂ））。引き続き、第２電極層となるＡｇペースト１６αをグリーンシート１４α上に印刷し、開口１４ａに電極端子となるＡgペースト１７αを印刷する（図１（Ｃ））。ここでは、Ａｇを用いているが、Ｃｕペーストを使用することもできる。
【００３３】
これら積層体を熱圧着した後、空気中において９５０℃で３０分間焼成し、セラミック板１２、第１電極層１３、誘電体層１４及び第２電極層１６から成る板状コンデンサ３０を形成する（図１（Ｄ））。最後に、外周にコート用の樹脂膜１９を塗布する（図１（Ｅ））。本実施形態では、誘電体層１４を焼成により形成するため、酸化チタンバリウム等の無機高誘電率材料を用いることができ、大容量のコンデンサを形成することが可能となる。
【００３４】
引き続き、パッケージ基板の製造方法について、図２〜図６を参照して説明する。先ず、コア基板２０を用意する（図２（Ａ））。このコア基板２０としては、エポキシ樹脂を含浸させたプリプレグを積層してなる積層板を用いることができる。エポキシ以外でも、ＢＴ、フェノール樹脂あるいはガラスクロスなどの強化材を含有しているもの等、一般的にプリント配線板で使用されるものを用い得る。次に、ドリルでスルーホール用の３００〜５００μｍの通孔２２を穿設する（図２（Ｂ））。その後、無電解めっき及び電解めっきを行い、該コア基板２０の表面に金属膜２４を形成する（図２（Ｃ））。そして、金属膜２４をパターンエッチングしてスルーホール２６を形成する（図２（Ｄ））。スルーホール２６内に、銅ペースト２８を充填する（図３（Ａ））。コアとなる基板は、樹脂であり、融点が３００℃以下であるため、３５０℃以上の温度を加えると、溶解、軟化もしくは、炭化してしまう。
【００３５】
引き続き、コア基板２０の上に、絶縁樹脂４０αを塗布する（図３（Ｂ））。絶縁樹脂としては、エポキシ、ＢＴ、ポリイミド、オレフィン等の熱硬化性樹脂、又は、熱硬化性樹脂と熱可塑性樹脂との混合物を用いることができる。また、樹脂を塗布する代わりに、樹脂フィルムを貼り付けることもできる。
【００３６】
絶縁樹脂４０αを加熱して硬化させ層間樹脂絶縁層４０とした後、ＣＯ2レーザ、ＹＡＧレーザ、エキシマレーザ又はＵＶレーザにより、層間樹脂絶縁層４０に、スルーホール２６へ至る開口径５０〜２５０μｍの非貫通孔４０ａを形成する（図３（Ｃ））。その後、デスミヤ処理を施す。
【００３７】
コア基板２０のパラジウム触媒を付与し、無電解めっき液へ浸漬して、層間樹脂絶縁層４０の表面に均一に厚さ０．２〜５μｍの無電解めっき膜４２を析出させる（図４（Ａ））。ここでは、無電解めっきを用いているが、スパッタにより銅、ニッケル等の金属膜を形成することも可能である。スパッタはコスト的には不利であるが、樹脂との密着性を改善できる利点がある。また、層間樹脂絶縁層に粗化層を施して、めっき膜を形成してもよい。
【００３８】
引き続き、無電解めっき膜４２の表面に感光性ドライフィルムを張り付け、マスクを載置して、露光・現像処理し、厚さ25μｍのめっきレジストレジスト４３を形成する（図４（Ｂ））。そして、無電解めっき液に浸漬し、無電解めっき膜４２を介して電流を流してレジスト４３の非形成部に電解めっき４４を形成する（図４（Ｃ））。
【００３９】
そして、レジスト４３及びマスク４５を５％KOH で剥離除去した後、硫酸と過酸化水素混合液でエッチングし、めっきレジスト下の無電解めっき膜４２を溶解除去し、無電解めっき４２及び電解銅めっき４４からなる厚さ１８μｍ（１０〜３０μｍ）の導体回路４８及びバイアホール４６を得る（図５（Ａ））。
【００４０】
更に、クロム酸もしくなは過マンガン酸などに１分間浸漬して、導体回路４８間の層間樹脂絶縁層４０の表面を１μｍエッチング処理し、表面のパラジウム触媒を除去する。更に、第２銅錯体と有機酸とを含有するエッチング液により、導体回路４８及びバイアホール４６の表面に粗化面（図示せず）を形成し、さらにその表面にSn置換を行う。
【００４１】
上述した図３（Ｂ）〜図５（Ａ）の処理を繰り返し、層間樹脂誘電体層１４０、バイアホール１４６、導体回路１４８を形成する（図５（Ｂ））。
【００４２】
次に、図１（Ｅ）を参照して上述した板状コンデンサ３０を、該電極端子１７及び第２電極層１６がパッケージ基板の所定の導体回路１４８と接続するように載置する（図５（Ｃ））。そして、加熱して、板状コンデンサ３０の外周の樹脂膜１９を硬化させてパッケージ基板に取り付ける。
【００４３】
上述したパッケージ基板にはんだバンプを形成する。基板の両面に、ソルダーレジスト組成物を30μｍの厚さで塗布し、乾燥処理を行った後、円パターン（マスクパターン）が描画された厚さ５mmのフォトマスクフィルム（図示せず）を密着させて載置し、紫外線で露光し、現像処理する。そしてさらに、加熱処理し、はんだパッド部分（バイアホールとそのランド部分を含む）の開口６０ａを有するソルダーレジスト層（厚み20μｍ）６０を形成する（図６）。
【００４４】
そして、ソルダーレジスト層６０の開口部６０ａに、半田ペーストを充填する（図示せず）。その後、開口部６０ａに充填された半田を 200℃でリフローすることにより、半田バンプ（半田体）６６を形成する（図６参照）。なお、耐食性を向上させるため、開口部６０ａにＮｉ、Ａｕ、Ａｇ、Ｐｄなどの金属層をめっき、スパッタにより形成することも可能である。
【００４５】
次に、該パッケージ基板へのＩＣチップの載置及び、ドータボードへの取り付けについて、図７を参照して説明する。完成したパッケージ基板１０の半田バンプ６６にＩＣチップ７０の半田パッド７２Ｓ、７２Ｐ１、７２Ｐ２が対応するように、ＩＣチップ７０を載置し、リフローを行うことで、ＩＣチップ７０の取り付けを行う。同様に、パッケージ基板１０の半田バンプ６６にドータボード８０のパッド８２Ｓ、８２Ｐ１、８２Ｐ２をリフローすることで、ドータボード８０へパッケージ基板１０を取り付ける。
【００４６】
引き続き、本発明の第１実施形態の改変例に係るパッケージ基板について、図８（Ｂ）及び図９を参照して説明する。改変例のパッケージ基板１０は、上述した第１実施形態とほぼ同様である。但し、この改変例のパッケージ基板では、導電性ピン８４が配設され、該導電性ピン８４を介してドータボードとの接続を取るように形成されている。
【００４７】
また、上述した第１実施形態では、図８（Ａ）を参照して上述したように、板状コンデンサ３０の中央にＩＣチップ収容用の通孔３０ａが形成されていた。これに対して、改変例では、図８（Ｂ）に示すように１対の板状コンデンサ１３０Ａ、１３０Ｂがパッケージ基板１０の表面に配設されている。また、第１実施形態では、板状コンデンサ３０が単板のセラミック板１２から構成されていたが、改変例では、板状コンデンサ１３０Ａ、１３０Ｂは、セラミック板１１２を３枚積層することで構成されている。各セラミック板１１２の表面には、コンデンサの第１電極層１１３が配設され、該電極層１１３の表面には第１実施形態と同様の構成の誘電体層１１４が配設され、該誘電体層１１４の表面には、コンデンサの第２電極層１１６が更に形成されている。板状コンデンサ１３０は、セラミック板１１２となるセラミックグリーンシートを３層積層した状態で、同時焼成により製造される。
【００４８】
改変例では、板状コンデンサ３０とパッケージ基板の導体回路１４８及びフィルドビア１４７とが、バンプ６６を介して接続されている。ここで、改変例では、スルーホール２６の直上にフィルドビア４７，１４７が配設されている。このため、ドータボード８０と板状コンデンサ３０との配線長が短くなり、ループインダクタンスを低減できる。
【００４９】
改変例では、板状コンデンサ３０は、コア基板２０表面の表面に薄膜層（ソルダーレジスト層）６０を介在させて配置されているため、コア基板２０内での配線の信頼性を高めることができる。
【００５０】
[第２実施形態]
引き続き、本発明の第２実施形態に係るパッケージ基板の構成について図１０を参照して説明する。
上述した第１実施形態においては、板状コンデンサ３０がパッケージ基板１０の上面に配設された。これに対して、第２実施形態では、パッケージ基板１１０の下面側に板状コンデンサ３０が配設されている。
【００５１】
ここで、ドータボード８０の信号用のパッド８２Ｓは、バンプ６６−バイアホール１４６−導体回路４８−バイアホール４６−スルーホール２６−バイアホール４６−導体回路４８−バイアホール１４６−バンプ６６を介して、ＩＣチップ７０の信号用のパッド７２Ｓへ接続されている。
【００５２】
一方、ＩＣチップ７０の電源用のパッド７２Ｐ１は、バンプ６６−バイアホール１４６−導体回路４８−バイアホール４６−スルーホール２６−バイアホール４６−導体回路４８−バイアホール１４６−導体回路１４８及び電源端子１７を介して、板状コンデンサ３０の第１電極層１３へ接続されている。ＩＣチップの電源用の他方のパッド７２Ｐ２は、同様にして板状コンデンサ３０の他方の電極を構成する第２電極層１６に接続されている。
【００５３】
一方、ドータボード８０の電源用のパッド８２Ｐ１は、バンプ６６−バイアホール１４８−導体回路１４８−電源端子１７を介して、板状コンデンサ３０の第１へ接続されている。ドータボード８０の他方の電源用のパッド８２Ｐ２は、バンプ６６−バイアホール１４８−導体回路１４８を介して板状コンデンサ３０の第２電極層１６へ接続されている。
【００５４】
第２実施形態では、パッケージ基板１１０の表面に板状コンデンサ３０を配置するため、ＩＣチップとコンデンサとの距離が短くなり、大電力を瞬時的にＩＣチップ側へ供給することが可能になる。即ち、ループインダクタンスを決定するループ長さを最短にすることができる。また、パッケージ基板の下面に板状コンデンサ３０を配設するため、コア基板に反りが発生し難い。
【００５５】
次に、本発明の第２実施形態の第１改変例に係るパッケージ基板について、図１１を参照して説明する。改変例のパッケージ基板１１０は、上述した第２実施形態とほぼ同様である。但し、この改変例のパッケージ基板では、導電性ピン８４が配設され、該導電性ピン８４を介してドータボードとの接続を取るように形成されている。この第１改変例では、板状コンデンサ１３０Ａ、１３０Ｂをパッケージ基板のドータボード８０側に配設し、板状コンデンサ１３０Ａ、１３０Ｂとドータボード８０とを導電性ピン８４を介して直接接続するため、ドータボードと板状コンデンサ１３０Ａ、１３０Ｂとの距離が短くなり、ループインダクタンスを低減することができる。
【００５６】
また、この第１改変例では、ドータボード側の層間樹脂絶縁層１４０には、図１１のＺ−Ｚ断面を示す図１２中に表すように、プレーン層１４７が形成されている。図１２中のＸ−Ｘ縦断面が、図１１の切断端面に相当する。そして、プレーン層１４７が板状コンデンサ１３０Ａ、１３０Ｂに接続され、プレーン層１４７をコンデンサの一部にすることで、容量を増大させている。
【００５７】
次に、第２実施形態の第２改変例に係るパッケージ基板について、図１３を参照して説明する。上述した第１改変例では、２枚の板状コンデンサ１３０Ａ、１３０Ｂをパッケージ基板の端部側に配設した。これに対して、第２改変例では、パッケージ基板の中央部に板状コンデンサ２３０を配設してある。
【００５８】
また、上述した第１改変例では、板状コンデンサがセラミック板１２から構成されていた。これに対して、第２改変例では、板状コンデンサ２３０が、アルミニウム、銅等からなり第１電極層を構成する金属板２１８を用いる。該金属板２１８の外周に、誘電体層２１４及び導電体からなる第２電極層２１６を配設しコンデンサを構成している。
【００５９】
第２改変例のパッケージ基板では、ＩＣチップ７０の下方に金属基板２１８を配設するため、ＩＣチップからマザーボード側への電磁波干渉をシールドすることができる。また、熱伝導性、耐熱性の高い金属基板２１８側を用いるため、ＩＣチップを効率的に冷却できる。更に、金属基板２１８を用いるため、薄く形成しても十分な基板剛性が得られ、パッケージ基板に反りを発生させない。
【００６０】
[第３実施形態]
引き続き、本発明の第３実施形態に係るパッケージ基板の構成について図１４を参照して説明する。
上述した第１実施形態においては、板状コンデンサ３０がパッケージ基板の上面に配設され、第２実施形態では下面に配設された。これに対して、第３実施形態では、パッケージ基板２１０の上下面に板状コンデンサ３０が配設されている。
【００６１】
この第３実施形態の構成では、板状コンデンサ３０を２枚用いるため、容量を大きくでき、また、板状コンデンサ３０でパッケージ基板２１０を挟む構成を取るため、パッケージ基板に反りを発生させることがない。
【００６２】
[第４実施形態]
図１５に第４実施形態に係るパッケージ基板に内蔵される板状コンデンサを示す。第４実施形態では、板状コンデンサ３０は、金属基板１２の表面に誘電体層１４及び導電体層１６が配設されてなる。誘電体層１６は、銀又は銅ペーストを焼成して成り、この誘電体層１６の表面に、無電解銅めっき膜１８ｂと電解銅めっき膜１８ｂとが形成されている。
【００６３】
第４実施形態では、板状コンデンサ３０の表層（最外層の誘電体層１６）には、銅めっき膜１８ａ、１８ｂが配設されている。これによって、層間樹脂絶縁層のバイアホールも主に銅からなる金属によって形成されていることから、異種金属による膨張率差などに起因する剥離を防止することができ、信頼性が向上する。
【００６４】
なお、上述した実施形態では、セラミック板又は金属板から成る板状コンデンサを示したが、電極層と誘電体層とを積層した状態（ラミネート状態）で折り畳み、板状のコンデンサを構成することも可能である。
【００６５】
【発明の効果】
本発明の構成により、ＩＣチップへ大電力を供給することができ、ループインダクタンスを低減でき、かつ、コンデンサを内蔵することから、反りや基板の収縮などに起因する剥離が防止できる。また、コンデンサと層間樹脂絶縁層のバイアホールとが接続されているため、電気的接続性、信頼性が向上する。
更に、コンデンサの表層に銅を形成することで、銅から成るバイアホールとの接続信頼性が向上する。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るパッケージ基板の製造工程図である。
【図２】本発明の第１実施形態に係るパッケージ基板の製造工程図である。
【図３】本発明の第１実施形態に係るパッケージ基板の製造工程図である。
【図４】本発明の第１実施形態に係るパッケージ基板の製造工程図である。
【図５】本発明の第１実施形態に係るパッケージ基板の製造工程図である。
【図６】第１実施形態に係るパッケージ基板の断面図である。
【図７】第１実施形態に係るパッケージ基板の断面図である。
【図８】図８（Ａ）は、第１実施形態のパッケージ基板の平面図であり、図８（Ｂ）は、改変例に係るパッケージ基板の平面図である。
【図９】第１実施形態の改変例に係るパッケージ基板の断面図である。
【図１０】本発明の第２実施形態に係るパッケージ基板の断面図である。
【図１１】本発明の第２実施形態の第１改変例に係るパッケージ基板の断面図である。
【図１２】図１１のＺ−Ｚ断面図である。
【図１３】本発明の第２実施形態の第２改変例に係るパッケージ基板の断面図である。
【図１４】本発明の第３実施形態に係るパッケージ基板の断面図である。
【図１５】本発明の第４実施形態に係るパッケージ基板に内蔵されるコンデンサの断面図である。
【符号の説明】
１２セラミック板
１３第１電極層（導電体層）
１４誘電体層
１６第２電極層（導電体層）
２０コア基板
３０板状コンデンサ
３０ａ通孔
４０層間樹脂絶縁層
４０ａ非貫通孔
４２無電解めっき膜
４４電解めっき
４６バイアホール
４８導体回路
６０ソルダーレジスト
６６半田バンプ
７０ＩＣチップ
８０ドータボード
８４導電性ピン
１４０層間樹脂絶縁層
１４６バイアホール
２３０板状コンデンサ
２１８金属板[0001]
BACKGROUND OF THE INVENTION
The present invention also relates to a package substrate on which an electronic component such as an IC chip is placed.
[0002]
[Prior art]
Currently, in a package substrate, a chip capacitor is sometimes surface-mounted in order to reduce loop inductance from a power source to a power source / ground of an IC chip.
[0003]
[Problems to be solved by the invention]
However, the reactance component XL of the loop inductance depends on the frequency. For this reason, it has become impossible to reduce the reactance XL of the loop inductance by mounting a chip capacitor as the frequency of the IC chip increases.
[0004]
On the other hand, the package substrate is configured to be as thin as possible so that heat generated in the IC chip can be efficiently dissipated. For this reason, it is likely to warp due to heat in the IC chip, and disconnection inside the package substrate or disconnection between the package substrate and the IC chip and between the package substrate and the external substrate may occur.
[0005]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a package substrate in which a large-capacity capacitor can be disposed in the vicinity of an IC chip and no warpage occurs.
[0006]
[Means for Solving the Problems]
In order to solve the above-described problems, claim 1 is formed by laminating a resin insulating layer and a conductor circuit on the surface of the core substrate, and has a connection terminal for mounting an IC chip on the upper surface and connecting to the external substrate on the lower surface. A package substrate,
A plate capacitor is provided on the surface of the package substrate ,
The plate-like capacitor is disposed on the IC chip side of the package substrate, and the plate-like capacitor and the IC chip are connected by a conductor circuit formed on the outermost layer of the package substrate .
[0007]
According to the first aspect, since the plate capacitor is disposed on the surface of the package substrate, the distance between the IC chip and the large-capacity capacitor is shortened, and the loop inductance can be reduced. Further, since the plate capacitor is provided, the package substrate is hardly warped.
[0008]
Normally, the ground of the IC chip is arranged at the center of the chip, but when it is provided at the end of the IC chip, it is not necessary to incorporate a capacitor on the same surface as the IC chip. By simply disposing a capacitor, the loop inductance can be reduced and the shortage of power supply can be improved.
In addition, it is easier than incorporating a capacitor, and the capacitor can be replaced.
Further, since the plate capacitor and the IC chip are connected by the conductor circuit formed on the outermost layer of the package substrate, the distance between the IC chip and the plate capacitor is shortened, and the loop inductance can be reduced.
[0009]
According to the second aspect, since the resin film is formed on the surface of the plate capacitor on the surface of the core substrate, the connection reliability between the core substrate and the plate capacitor can be improved.
[0010]
According to the third aspect of the present invention, since the plate capacitor is disposed with the resin film interposed on the surface of the package substrate , the reliability of the wiring in the core substrate can be improved.
[0011]
According to the fourth aspect of the present invention, since the through hole is provided in the center of the plate capacitor, it can be attached to the IC chip side of the package substrate while avoiding interference with the IC chip.
[0014]
According to the fifth aspect , since the plate capacitor is disposed on the external substrate side of the package substrate and the plate capacitor and the external substrate are directly connected, the distance between the external substrate and the plate capacitor is shortened, and the loop inductance is reduced. can do.
[0015]
According to the sixth aspect of the present invention , since the plate capacitor is made of a ceramic plate, a high dielectric constant dielectric layer can be easily formed by simultaneous firing.
[0016]
According to the seventh aspect , since the metal substrate of the plate capacitor is disposed under the IC chip, it is possible to shield the electromagnetic wave interference from the IC chip to the motherboard side.
[0017]
According to the eighth aspect , since the power supply capacitor is disposed under the IC chip, the distance between the IC chip and the power supply capacitor is shortened, and it is possible to instantaneously supply large power to the IC chip side.
[0018]
According to the ninth aspect of the present invention , since the dielectric layer is formed of a titanium oxide salt having a high dielectric constant or a perovskite material, the capacitor can be formed with a large capacity. In addition, by forming the dielectric layer by firing, the layer itself can be thinned. The titanate that can be used in the above-mentioned dielectric layer means a compound of titanate and metal composed of barium titanate, lead titanate, strontium titanate, calcium titanate, bismuth titanate, and magnesium titanate. Perovskite-based materials mean all compounds that are at least MgxNbyOz. Among these, it is particularly preferable to use barium titanate. This is because the dielectric constant is easily set to 1000 or more, and the adhesion between the metal layer and the dielectric layer is excellent.
[0019]
In the package substrate according to the tenth aspect , the surface layer (the outermost dielectric layer) of the built-in plate capacitor is mainly formed of copper. As a result, the via hole in the interlayer resin insulation layer is also formed mainly from a metal made of copper, so that peeling due to a difference in expansion coefficient due to a different metal can be prevented and reliability is improved.
[0020]
A roughened layer may be formed on the surface layer (outermost dielectric layer) of the built-in plate capacitor. This improves the adhesion between the interlayer resin insulation layer and the via hole formed in the interlayer resin insulation layer, and can prevent failures caused by electrical connection such as peeling or disconnection.
The roughening layer can be formed by electrolytic plating film, oxidation-reduction treatment, or roughening treatment by etching. The roughened layer is desirably formed with an average roughness of 0.5 to 5 μm. If it is less than 0.5 μm, improvement in adhesion cannot be expected. On the other hand, if the thickness exceeds 5 μm, a resin residue is caused on the bottom surface when forming the via hole, and there is a concern that reliability may be lowered.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[First embodiment]
First, the configuration of the package substrate according to the first embodiment of the present invention will be described with reference to FIGS. 6, 7, and 8A. 6 shows a cross section of the package substrate 10, FIG. 7 shows a state in which the IC chip 70 is mounted on the package substrate 10 shown in FIG. 6, and is attached to the daughter board 80, and FIG. It is a top view of the package substrate shown in FIG.
[0022]
As shown in FIG. 6, the package substrate 10 includes a core substrate 20 and buildup layers 90 </ b> A and 90 </ b> B disposed on both surfaces of the core substrate 20. The build-up layers 90A and 90B are composed of interlayer resin insulation layers 40 and 140. A via hole 46 and a conductor circuit 48 are formed in the interlayer resin insulation layer 40, and a via hole 146 and a conductor circuit 148 are formed in the interlayer resin dielectric layer 140. As shown in FIG. 8A, a plate capacitor 30 having a through hole 30a is attached to the surface of the package substrate 10 on the IC chip side. An IC chip 70 is accommodated in the through hole 30a.
[0023]
As shown in FIG. 7, bumps 66 for connection to pads 72S, 72P1, 72P2 of the IC chip 70 are formed in the via holes 146 of the upper buildup layer 90A. On the other hand, bumps 66 for connection to pads 82S, 82P1, and 82P2 of the daughter board 80 are disposed in the via holes 148 of the lower buildup layer 90B. A through hole 26 is formed in the core substrate 20.
[0024]
As shown in FIG. 1E, the plate-like capacitor 30 in which the through holes 30a are formed has the first electrode layer 13, the dielectric layer 14, and the second electrode layer 16 disposed on the surface of the ceramic plate 12. . That is, the first electrode layer 13 is disposed on the surface of the ceramic plate 12, the dielectric layer 14 is disposed on the first electrode layer 13, and the second electrode layer 16 is disposed on the surface of the dielectric layer 14. Capacitors are formed.
[0025]
The signal pad 82S of the daughter board 80 shown in FIG. 7 is connected to the IC chip via the bump 66-via hole 146-conductor circuit 48-via hole 46-through hole 26-via hole 46-via hole 146-bump 66. 70 is connected to a signal pad 72S.
[0026]
The power supply pad 82P1 of the daughter board 80 is connected to the plate capacitor via the bump 66-via hole 146-conductor circuit 48-via hole 46-through hole 26-via hole 46-conductor circuit 48-via hole 146-power supply terminal 17. It is connected to 30 first electrode layers 13. Similarly, the other power supply pad 82P2 of the daughter board 80 has bump 66-via hole 146-conductor circuit 48-via hole 46-through hole 26-via hole 46-conductor circuit 48-via hole 146-conductor circuit 148. And is connected to the second electrode layer 16 of the plate capacitor 30.
[0027]
On the other hand, the power supply pad 72P1 of the IC chip is connected to the first conductor layer 13 of the plate capacitor 30 via the bump 66-via hole 146-conductor circuit 148-power supply terminal 17. The other pad 72P2 for power supply of the IC chip is connected to the second electrode layer 16 of the power supply capacitor described above via the bump 66-via hole 146-conductor circuit 148-. That is, the power supplied from the daughter board 80 is supplied to the IC chip side through the plate capacitor 30 in the vicinity of the IC chip.
[0028]
In the first embodiment, since the plate capacitor 30 is arranged on the surface of the package substrate 10, the distance between the IC chip and the capacitor is shortened, and a large amount of power can be instantaneously supplied to the IC chip side. That is, the loop length that determines the loop inductance can be shortened. In this embodiment, since the plate capacitor 30 and the IC chip 70 are connected by the conductor circuit 148 formed on the outermost layer 140 of the package substrate, the wiring length between the IC chip 70 and the plate capacitor 30 can be shortened.
[0029]
In the first embodiment, since the thin film layer (solder resist layer) 60 is formed on the surface of the plate-like capacitor 30 on the surface of the core substrate 20, the connection reliability between the core substrate 20 and the plate-like capacitor 30 is improved. Can be increased.
[0030]
In the package substrate of this embodiment, the dielectric layer 14 is made of titanium barium oxide having a high dielectric constant as an inorganic material, and the capacitor is formed with a large capacity by reducing the thickness of the dielectric layer. it can. Furthermore, since the inorganic material is sintered on the ceramic plate 12 which is a single metal, there is only one kind of sintered material, and the atmosphere control and the sintering control are easy, and a dielectric layer having a stable dielectric constant is formed. be able to. Here, as the dielectric layer, by using a high dielectric constant oxide titanium salt or Perot Bed Sukaito based material, capable of forming a capacitor in a mass. Further, since the dielectric layer is formed by firing, the layer itself can be thinned. The titanate that can be used in the above-mentioned dielectric layer means a compound of titanate and metal composed of barium titanate, lead titanate, strontium titanate, calcium titanate, bismuth titanate, and magnesium titanate. Te, and the Pero Bed Sukaito material means a compound in general at least MgxNbyOz. That is, in the first embodiment, since the plate capacitor 30 is made of the ceramic plate 12, the dielectric layer 14 having a high dielectric constant can be easily formed by simultaneous firing.
[0031]
Further, since the ceramic plate 12 side having high thermal conductivity and heat resistance is used, the IC chip can be efficiently cooled. Further, since the ceramic plate 12 is used, sufficient substrate rigidity can be obtained even if the ceramic plate 12 is formed thin, and the package substrate is not warped.
[0032]
Next, a method for manufacturing the package substrate described above with reference to FIG. 6 will be described with reference to FIGS.
Here, first, the manufacturing process of the plate capacitor 30 will be described with reference to FIG. A ceramic green sheet 12α having a thickness of 200 to 1000 μm is used as a starting material, and first, the through holes 12a are punched by punching (FIG. 1A). An Ag paste 13α serving as a first electrode layer is printed on the ceramic green sheet 12α, and titanium barium oxide is pasted on the Ag paste 13α as a green sheet 14α by a well-known method, and an opening is formed in the green sheet 14α. 14a is punched or drilled by laser (FIG. 1B). Subsequently, the Ag paste 16α serving as the second electrode layer is printed on the green sheet 14α, and the Ag paste 17α serving as the electrode terminal is printed in the opening 14a (FIG. 1C). Here, Ag is used, but Cu paste can also be used.
[0033]
After these laminated bodies are thermocompression-bonded, they are baked in air at 950 ° C. for 30 minutes to form a plate capacitor 30 composed of the ceramic plate 12, the first electrode layer 13, the dielectric layer 14, and the second electrode layer 16 ( FIG. 1D). Finally, a coating resin film 19 is applied to the outer periphery (FIG. 1E). In the present embodiment, since the dielectric layer 14 is formed by firing, an inorganic high dielectric constant material such as titanium barium oxide can be used, and a large-capacity capacitor can be formed.
[0034]
Next, a method for manufacturing the package substrate will be described with reference to FIGS. First, the core substrate 20 is prepared (FIG. 2A). As the core substrate 20, a laminated plate formed by laminating prepregs impregnated with an epoxy resin can be used. In addition to epoxies, those generally used in printed wiring boards such as those containing reinforcing materials such as BT, phenolic resin or glass cloth can be used. Next, a 300 to 500 μm through hole 22 for a through hole is drilled with a drill (FIG. 2B). Thereafter, electroless plating and electrolytic plating are performed to form a metal film 24 on the surface of the core substrate 20 (FIG. 2C). Then, the metal film 24 is pattern-etched to form a through hole 26 (FIG. 2D). A copper paste 28 is filled into the through hole 26 (FIG. 3A). The substrate serving as the core is a resin and has a melting point of 300 ° C. or lower. Therefore, when a temperature of 350 ° C. or higher is applied, it is dissolved, softened, or carbonized.
[0035]
Subsequently, an insulating resin 40α is applied on the core substrate 20 (FIG. 3B). As the insulating resin, a thermosetting resin such as epoxy, BT, polyimide, or olefin, or a mixture of a thermosetting resin and a thermoplastic resin can be used. Moreover, a resin film can also be stuck instead of apply | coating resin.
[0036]
After the insulating resin 40α is heated and cured to form the interlayer resin insulating layer 40, a non-diameter having an opening diameter of 50 to 250 μm reaching the through hole 26 is formed in the interlayer resin insulating layer 40 by a CO 2 laser, YAG laser, excimer laser or UV laser. The through hole 40a is formed (FIG. 3C). Thereafter, desmear processing is performed.
[0037]
A palladium catalyst for the core substrate 20 is applied and immersed in an electroless plating solution to deposit an electroless plating film 42 having a thickness of 0.2 to 5 μm uniformly on the surface of the interlayer resin insulating layer 40 (FIG. 4A). )). Here, electroless plating is used, but a metal film such as copper or nickel can be formed by sputtering. Sputtering is disadvantageous in terms of cost, but has an advantage of improving adhesion with the resin. Further, a roughened layer may be applied to the interlayer resin insulating layer to form a plating film.
[0038]
Subsequently, a photosensitive dry film is attached to the surface of the electroless plating film 42, a mask is placed, and exposure and development are performed to form a plating resist resist 43 having a thickness of 25 μm (FIG. 4B). Then, it is immersed in an electroless plating solution, and a current is passed through the electroless plating film 42 to form the electrolytic plating 44 on the non-formed portion of the resist 43 (FIG. 4C).
[0039]
Then, after the resist 43 and the mask 45 are peeled and removed with 5% KOH, etching is performed with a mixed solution of sulfuric acid and hydrogen peroxide to dissolve and remove the electroless plating film 42 under the plating resist, and the electroless plating 42 and the electrolytic copper plating. A conductor circuit 48 and a via hole 46 having a thickness of 18 μm (10 to 30 μm) made of 44 are obtained (FIG. 5A).
[0040]
Further, it is immersed in chromic acid or permanganic acid for 1 minute, and the surface of the interlayer resin insulation layer 40 between the conductor circuits 48 is etched by 1 μm to remove the palladium catalyst on the surface. Further, a roughened surface (not shown) is formed on the surfaces of the conductor circuit 48 and the via hole 46 by an etching solution containing a cupric complex and an organic acid, and Sn substitution is performed on the surface.
[0041]
3B to 5A are repeated to form the interlayer resin dielectric layer 140, the via hole 146, and the conductor circuit 148 (FIG. 5B).
[0042]
Next, the plate capacitor 30 described above with reference to FIG. 1E is placed so that the electrode terminal 17 and the second electrode layer 16 are connected to a predetermined conductor circuit 148 of the package substrate (FIG. 5). (C)). Then, the resin film 19 on the outer periphery of the plate capacitor 30 is cured by heating and attached to the package substrate.
[0043]
Solder bumps are formed on the package substrate described above. A solder resist composition is applied to both sides of the substrate to a thickness of 30 μm, dried, and then a 5 mm thick photomask film (not shown) on which a circular pattern (mask pattern) is drawn is adhered. And exposed to ultraviolet light for development. Further, heat treatment is performed to form a solder resist layer (thickness 20 μm) 60 having openings 60a in solder pad portions (including via holes and land portions thereof) (FIG. 6).
[0044]
Then, a solder paste is filled in the opening 60a of the solder resist layer 60 (not shown). Thereafter, the solder filled in the opening 60a is reflowed at 200 ° C. to form solder bumps (solder bodies) 66 (see FIG. 6). In order to improve the corrosion resistance, a metal layer such as Ni, Au, Ag, or Pd can be formed on the opening 60a by plating or sputtering.
[0045]
Next, placement of the IC chip on the package substrate and attachment to the daughter board will be described with reference to FIG. The IC chip 70 is mounted by placing the IC chip 70 so that the solder pads 72S, 72P1, and 72P2 of the IC chip 70 correspond to the solder bumps 66 of the completed package substrate 10 and performing reflow. Similarly, the package substrate 10 is attached to the daughter board 80 by reflowing the pads 82S, 82P1, and 82P2 of the daughter board 80 to the solder bumps 66 of the package substrate 10.
[0046]
Subsequently, a package substrate according to a modification of the first embodiment of the present invention will be described with reference to FIGS. 8B and 9. The modified package substrate 10 is substantially the same as that of the first embodiment described above. However, in the package substrate of this modified example, the conductive pins 84 are disposed and formed so as to be connected to the daughter board via the conductive pins 84.
[0047]
In the first embodiment described above, as described above with reference to FIG. 8A, the through hole 30 a for accommodating the IC chip is formed in the center of the plate capacitor 30. On the other hand, in the modified example, a pair of plate capacitors 130A and 130B are arranged on the surface of the package substrate 10 as shown in FIG. In the first embodiment, the plate capacitor 30 is composed of a single ceramic plate 12, but in a modified example, the plate capacitors 130A and 130B are configured by laminating three ceramic plates 112. ing. A first electrode layer 113 of a capacitor is disposed on the surface of each ceramic plate 112, and a dielectric layer 114 having the same configuration as that of the first embodiment is disposed on the surface of the electrode layer 113. A capacitor second electrode layer 116 is further formed on the surface of the layer 114. The plate capacitor 130 is manufactured by simultaneous firing in a state where three layers of ceramic green sheets to be the ceramic plate 112 are laminated.
[0048]
In the modified example, the plate capacitor 30, the conductor circuit 148 of the package substrate, and the filled via 147 are connected via the bumps 66. Here, in the modified example, filled vias 47 and 147 are disposed immediately above the through hole 26. For this reason, the wiring length between the daughter board 80 and the plate capacitor 30 is shortened, and the loop inductance can be reduced.
[0049]
In the modified example, since the plate capacitor 30 is disposed on the surface of the core substrate 20 with the thin film layer (solder resist layer) 60 interposed, the reliability of the wiring in the core substrate 20 can be improved. .
[0050]
[Second Embodiment]
The configuration of the package substrate according to the second embodiment of the present invention will be described with reference to FIG.
In the first embodiment described above, the plate capacitor 30 is disposed on the upper surface of the package substrate 10. On the other hand, in the second embodiment, the plate capacitor 30 is disposed on the lower surface side of the package substrate 110.
[0051]
Here, the signal pad 82S of the daughter board 80 passes through the bump 66-via hole 146-conductor circuit 48-via hole 46-through hole 26-via hole 46-conductor circuit 48-via hole 146-bump 66. It is connected to the signal pad 72S of the IC chip 70.
[0052]
On the other hand, the power supply pad 72P1 of the IC chip 70 includes a bump 66-via hole 146-conductor circuit 48-via hole 46-through hole 26-via hole 46-conductor circuit 48-via hole 146-conductor circuit 148 and a power supply terminal. 17 is connected to the first electrode layer 13 of the plate capacitor 30. Similarly, the other pad 72P2 for power supply of the IC chip is connected to the second electrode layer 16 constituting the other electrode of the plate capacitor 30.
[0053]
On the other hand, the power supply pad 82P1 of the daughter board 80 is connected to the first of the plate capacitor 30 via the bump 66-via hole 148-conductor circuit 148-power supply terminal 17. The other power supply pad 82 </ b> P <b> 2 of the daughter board 80 is connected to the second electrode layer 16 of the plate capacitor 30 via the bump 66, the via hole 148, and the conductor circuit 148.
[0054]
In the second embodiment, since the plate capacitor 30 is disposed on the surface of the package substrate 110, the distance between the IC chip and the capacitor is shortened, and a large amount of power can be instantaneously supplied to the IC chip side. That is, the loop length that determines the loop inductance can be minimized. Further, since the plate capacitor 30 is disposed on the lower surface of the package substrate, the core substrate is unlikely to warp.
[0055]
Next, a package substrate according to a first modification of the second embodiment of the present invention will be described with reference to FIG. The modified package substrate 110 is substantially the same as that of the second embodiment described above. However, in the package substrate of this modified example, the conductive pins 84 are disposed and formed so as to be connected to the daughter board via the conductive pins 84. In the first modified example, the plate capacitors 130A and 130B are disposed on the daughter board 80 side of the package substrate, and the plate capacitors 130A and 130B and the daughter board 80 are directly connected via the conductive pins 84. The distance from the plate capacitors 130A and 130B is shortened, and the loop inductance can be reduced.
[0056]
Further, in this first modification, a plane layer 147 is formed in the interlayer resin insulation layer 140 on the daughter board side, as shown in FIG. 12 showing the ZZ cross section of FIG. The XX longitudinal section in FIG. 12 corresponds to the cut end face of FIG. The plane layer 147 is connected to the plate capacitors 130A and 130B, and the capacitance is increased by making the plane layer 147 part of the capacitor.
[0057]
Next, a package substrate according to a second modification of the second embodiment will be described with reference to FIG. In the first modified example described above, the two plate capacitors 130A and 130B are disposed on the end side of the package substrate. On the other hand, in the second modified example, a plate capacitor 230 is disposed at the center of the package substrate.
[0058]
Further, in the first modified example described above, the plate capacitor is composed of the ceramic plate 12. On the other hand, in the second modified example, the plate capacitor 230 uses a metal plate 218 made of aluminum, copper or the like and constituting the first electrode layer. On the outer periphery of the metal plate 218, a dielectric layer 214 and a second electrode layer 216 made of a conductor are disposed to constitute a capacitor.
[0059]
In the package substrate of the second modified example, the metal substrate 218 is disposed below the IC chip 70, so that electromagnetic wave interference from the IC chip to the motherboard side can be shielded. Further, since the metal substrate 218 side having high thermal conductivity and heat resistance is used, the IC chip can be efficiently cooled. Further, since the metal substrate 218 is used, sufficient substrate rigidity can be obtained even if the metal substrate 218 is formed thin, and the package substrate is not warped.
[0060]
[Third embodiment]
Next, the configuration of the package substrate according to the third embodiment of the present invention will be described with reference to FIG.
In the first embodiment described above, the plate capacitor 30 is disposed on the upper surface of the package substrate, and in the second embodiment, it is disposed on the lower surface. On the other hand, in the third embodiment, the plate capacitors 30 are disposed on the upper and lower surfaces of the package substrate 210.
[0061]
In the configuration of the third embodiment, since two plate capacitors 30 are used, the capacity can be increased, and since the package substrate 210 is sandwiched between the plate capacitors 30, the package substrate can be warped. Absent.
[0062]
[Fourth embodiment]
FIG. 15 shows a plate capacitor built in the package substrate according to the fourth embodiment. In the fourth embodiment, the plate-like capacitor 30 is formed by disposing the dielectric layer 14 and the conductor layer 16 on the surface of the metal substrate 12. The dielectric layer 16 is formed by firing silver or copper paste, and an electroless copper plating film 18 b and an electrolytic copper plating film 18 b are formed on the surface of the dielectric layer 16.
[0063]
In the fourth embodiment, copper plating films 18 a and 18 b are disposed on the surface layer (outermost dielectric layer 16) of the plate capacitor 30. As a result, the via hole in the interlayer resin insulation layer is also formed mainly from a metal made of copper, so that peeling due to a difference in expansion coefficient due to a different metal can be prevented and reliability is improved.
[0064]
In the above-described embodiment, a plate capacitor made of a ceramic plate or a metal plate is shown. However, the electrode layer and the dielectric layer may be folded (laminated) to form a plate capacitor. Is possible.
[0065]
【The invention's effect】
According to the configuration of the present invention, large power can be supplied to the IC chip, the loop inductance can be reduced, and the capacitor is built in, so that peeling due to warpage or contraction of the substrate can be prevented. Further, since the capacitor and the via hole in the interlayer resin insulation layer are connected, the electrical connectivity and reliability are improved.
Furthermore, by forming copper on the surface layer of the capacitor, the connection reliability with via holes made of copper is improved.
[Brief description of the drawings]
FIG. 1 is a manufacturing process diagram of a package substrate according to a first embodiment of the present invention.
FIG. 2 is a manufacturing process diagram of the package substrate according to the first embodiment of the present invention.
FIG. 3 is a manufacturing process diagram of the package substrate according to the first embodiment of the present invention.
FIG. 4 is a manufacturing process diagram of the package substrate according to the first embodiment of the present invention.
FIG. 5 is a manufacturing process diagram of the package substrate according to the first embodiment of the present invention.
FIG. 6 is a cross-sectional view of the package substrate according to the first embodiment.
FIG. 7 is a cross-sectional view of the package substrate according to the first embodiment.
FIG. 8A is a plan view of the package substrate of the first embodiment, and FIG. 8B is a plan view of the package substrate according to the modification.
FIG. 9 is a cross-sectional view of a package substrate according to a modification of the first embodiment.
FIG. 10 is a cross-sectional view of a package substrate according to a second embodiment of the present invention.
FIG. 11 is a cross-sectional view of a package substrate according to a first modification of the second embodiment of the present invention.
12 is a ZZ cross-sectional view of FIG.
FIG. 13 is a cross-sectional view of a package substrate according to a second modification of the second embodiment of the present invention.
FIG. 14 is a cross-sectional view of a package substrate according to a third embodiment of the present invention.
FIG. 15 is a cross-sectional view of a capacitor built in a package substrate according to a fourth embodiment of the present invention.
[Explanation of symbols]
12 Ceramic plate 13 First electrode layer (conductor layer)
14 Dielectric layer 16 Second electrode layer (conductor layer)
20 Core substrate 30 Plate capacitor 30a Through hole 40 Interlayer resin insulation layer 40a Non-through hole 42 Electroless plating film 44 Electroplating 46 Via hole 48 Conductor circuit 60 Solder resist 66 Solder bump 70 IC chip 80 Daughter board 84 Conductive pin 140 Interlayer Resin insulation layer 146 Via hole 230 Plate capacitor 218 Metal plate

Claims

A package substrate comprising a resin insulating layer and a conductor circuit laminated on the core substrate surface, an IC chip mounted on the upper surface, and a connection terminal connected to an external substrate on the lower surface,
A plate capacitor is provided on the surface of the package substrate ,
A package substrate, wherein the plate capacitor is disposed on the IC chip side of the package substrate, and the plate capacitor and the IC chip are connected by a conductor circuit formed on the outermost layer of the package substrate.

2. The package substrate according to claim 1, wherein a resin film for coating is formed on a surface of the plate capacitor.

2. The package substrate according to claim 1, wherein the plate capacitor is disposed on the surface of the package substrate with the resin film interposed therebetween.

2. The package substrate according to claim 1, wherein a through hole is provided in a center of the plate capacitor at a portion where an IC chip is arranged.

While disposing the plate capacitor on the external substrate side of the package substrate,
5. The package substrate according to claim 1, wherein the plate capacitor and an external substrate are directly connected.

The plate capacitor, the package substrate according to any one of claims 1 to 5 comprising an electrode layer and a dielectric layer provided on the ceramic plate.

The plate capacitor, the package substrate according to any one of claims 1 to 6 formed by providing an electrode layer and a dielectric layer on a metal plate.

The package substrate according to claim 1, wherein the plate capacitor is a power supply capacitor.

The dielectric layer is, the package substrate according to claim 7 or 8, characterized by being formed by a titanium oxide salt or perovskite material.

Package substrate according to claim 1-9, characterized in that copper is formed on the surface of the plate-shaped capacitor.