JP3691995B2 - Semiconductor package, manufacturing method thereof, and semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子を搭載するのに供されるパッケージ（以下「半導体パッケージ」と称する）及びその製造方法並びに半導体装置に関し、より詳細には、半導体パッケージ内に容量素子等の受動素子を薄膜法等により形成する際にその成膜を安定して行うのに有用な技術に関する。
【０００２】
【従来の技術】
近年、半導体素子（チップ）の高集積化の要求に伴い、これを搭載する半導体パッケージについても配線の微細化及び高密度化が要求され、さらに小型化及び軽量化が要求されている。そこで、近年実用化が進んできたのが、ビルドアップ法を用いた多層配線基板である。かかる多層配線基板を用いた半導体パッケージでは、集積度等が進展した半導体素子でも搭載することが可能である。
【０００３】
しかしその反面、かかる多層配線基板では配線パターンが高密度に（つまり互いに近接して）形成されているため、配線間でクロストークノイズが生じたり、また電源ライン等の電位が変動したりするなどの問題が生じる。特に、高速のスイッチング動作が要求される高周波用の半導体素子を搭載するパッケージでは、周波数の上昇に伴いクロストークノイズが発生し易くなり、また半導体素子が高速にオン／オフすることでスイッチングノイズが発生し、これによって電源ライン等の電位が変動し易くなる。
【０００４】
そこで、このようなノイズや電源電位の変動等を抑制するために、従来より、チップ・キャパシタ等の容量素子を半導体素子の近傍に配設して信号ラインや電源ライン等を「デカップリング」することが行われている。このとき、その容量素子と半導体素子との間が距離的に離れていると、両者間を接続する配線のインダクタンスが大きくなるため、容量素子によるデカップリング効果を十分に発揮できないという問題が生じる。従って、インダクタンスを出来るだけ小さくするために、容量素子は半導体素子に出来るだけ近くに配置することが望ましい。
【０００５】
また、容量素子としてチップ・キャパシタをパッケージ上に搭載すると、パッケージ全体が大型化し、また重くなるおそれもある。これは、最近の半導体パッケージの小型化及び軽量化の要求に応えることを困難にするものである。
そこで、本発明者は、このような不都合に対処するための技術を以前に提案した（特願平１１−２４２０７１号）。ここに記載された技術では、従来のようにチップ・キャパシタを多層配線基板（パッケージ）上に設ける代わりに、同等の容量素子を多層配線基板の内部に、しかも多層配線基板の半導体素子搭載面の樹脂層の直下の領域に形成している。この構造により、チップ・キャパシタを付設した従来の多層配線基板に比べて、容量素子と半導体素子の間の配線距離を短くすることができ、また、容量素子が配線基板に内装されているのでパッケージ全体として小型化及び軽量化を図ることができる。
【０００６】
【発明が解決しようとする課題】
上述したように、本発明者が提案した先行技術は、容量素子と半導体素子の近接により十分なデカップリング効果を奏し、また容量素子の内装によりパッケージの小型化及び軽量化に寄与するという利点を有しているが、その反面、不利な点も有している。
【０００７】
すなわち、この先行技術では配線基板の内部に容量素子を形成しており、この容量素子の誘電体層を含めて絶縁層を構成する材料として耐熱性に劣る有機樹脂を用いているため、成膜が可能な範囲内でプロセス温度を出来るだけ低くする必要がある。この先行技術では、プロセス温度を２００℃以下としている。
一般的に、薄膜法（例えばスパッタリング、ＣＶＤ等）や厚膜法（例えばスクリーン印刷による樹脂ペースト又は導電材ペーストの塗布）により、容量素子の誘電体層や電極層等を配線基板内又は表面に直接形成する場合、その成膜を安定して行うためには、概ね２００℃以上の高温のプロセスを必要とする。
【０００８】
しかしながら、このような高温のプロセスを上述した先行技術に記載されるような配線基板（樹脂配線板）に適応することは、当該基板に用いられる有機樹脂の耐熱性の点から極めて困難である。
以上、受動素子として容量素子を形成した場合の課題について説明したが、同様の課題は、容量素子以外の他の受動素子を形成した場合にも起こり得る。例えば抵抗素子の場合、容量素子と同様に、パッケージ上での配設位置によっては本来の機能（この場合、抵抗体としての効果）を十分に発揮できない場合がある。また、その抵抗素子の抵抗体層として耐熱性に劣る有機樹脂を用いた場合、上記と同様、成膜を安定に行うための高温のプロセスを適応できない。
【０００９】
本発明は、上述した従来技術における課題に鑑み創作されたもので、容量素子等の受動素子を薄膜法等により形成する際にその成膜を安定に行うための高温のプロセスを適応可能とし、併せて小型化及び軽量化も図ることができる半導体パッケージ及びその製造方法並びに半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上述した従来技術の課題を解決するため、本発明では、半導体パッケージの分野において一般に用いられている技術を有効に利用している。
すなわち、集積回路の高密度化による回路動作時の発熱量の増大は信頼性の低下につながるため、耐熱性に劣る樹脂配線板を用いた半導体パッケージでは、高伝熱性を有する金属板等を放熱板（ヒートスプレッダ又はヒートシンク）としてパッケージの表面又はその一部に接合し、パッケージ内部で生じる熱を有効に放散させている。
【００１１】
また、パッケージの小型化や薄型化の動向に伴い、その配線板も薄くなり強度的に弱くなるため、これを補強するための金属板等を補強板（スティフナ）としてパッケージの表面又はその一部に取り付けることも行われている。
本発明は、このように半導体パッケージの分野では通常に用いられている放熱板や補強板等を積極的に活用して従来の課題を解決するものである。
【００１２】
従って、本発明の一形態によれば、半導体素子を搭載するための半導体パッケージであって、前記半導体素子が搭載される部分に対応した箇所に、該半導体素子の搭載により占有される面積よりも大きな面積の開口部を有すると共に、耐熱性を有する枠状の板材の一方の面に受動素子が形成された構造体と、前記受動素子を搭載するための第１の電気的接続手段及び前記半導体素子を搭載するための第２の電気的接続手段を同一面側に有する樹脂配線板とを備え、前記構造体の一方の面側と前記樹脂配線板とが前記第１の電気的接続手段を介して接合されていることを特徴とする半導体パッケージが提供される。
【００１３】
また、本発明の他の形態によれば、半導体素子を搭載するための半導体パッケージの製造方法であって、耐熱性を有する板材の一方の面に、薄膜法又は厚膜法により、少なくとも電極層を有する受動素子を形成する第１の工程と、前記受動素子を搭載するための第１の接続端子と前記半導体素子を搭載するための第２の接続端子を同一面側に有する樹脂配線板を作製する第２の工程と、前記板材の上に前記受動素子が形成された構造体と前記樹脂配線板とを、前記受動素子の電極層が前記第１の接続端子に対応するようにして接合する第３の工程とを含むことを特徴とする半導体パッケージの製造方法が提供される。
【００１４】
本発明に係る半導体パッケージ及びその製造方法によれば、容量素子等の受動素子を、従来のように耐熱性に劣る樹脂配線板の表面又は内部に設けるのではなく、放熱板や補強板として用いることができる耐熱性を有する板材の上に形成している。従って、受動素子として例えば容量素子を形成する場合、この容量素子の誘電体層や電極層の形成に際してその成膜温度を高くしても、耐熱性を有する板材に熱的な影響が及ぼされることはなく、また、容量素子を形成する工程とは別工程で作製される耐熱性に劣る樹脂配線板にも何ら熱的な影響が及ぼされることはない。
【００１５】
つまり、容量素子等の受動素子を薄膜法や厚膜法により形成する際に比較的高温（２００℃以上）のプロセスを適応することができ、これによって成膜を安定に且つ緻密に行うことが可能となる。
また、薄膜法等により受動素子をパッケージ内の放熱板／補強板として用いられる板材の上に形成しているので、パッケージ全体として小型化及び軽量化を図ることができる。
【００１６】
さらに、本発明の他の形態によれば、上述した半導体パッケージに第２の電気的接続手段又は第２の接続端子を介して半導体素子が搭載されていることを特徴とする半導体装置が提供される。
【００１７】
【発明の実施の形態】
図１は本発明の一実施形態に係る半導体パッケージの断面的な構成を示したものである。
図１において、１は半導体パッケージ、２は半導体パッケージ１に搭載される半導体素子（チップ）を示す。半導体パッケージ１は、基本的に、耐熱性を有する板材の上に受動素子（本実施形態では容量素子）が形成された構造体１０と、受動素子及び半導体チップ２を搭載するための接続端子（電気的接続手段）及び本パッケージ１をマザーボード等の他のプリント配線基板に搭載するための接続端子（電気的接続手段）が接合される各端子形成部分を有する樹脂配線板（多層配線基板）２０とによって構成されている。
【００１８】
構造体１０において、１１は枠状に加工された補強板（スティフナ）として供される金属板、１２は金属板１１上に形成された容量素子を示し、この容量素子１２は、一方の電極を構成するグランド用の配線パターンを含む導体層１３と、所要の誘電率を有する誘電体層１４と、他方の電極を構成する電源用の配線パターンを含む導体層１５とによって構成されている。容量素子１２は、従来技術の課題に関連して説明したように、配線間のクロストークノイズや電源電位の変動等を抑制するために設けられる。
【００１９】
一方、樹脂配線板（多層配線基板）２０において、２１は配線基板のベースとなるコア基板、２２はコア基板２１の両面にパターニングにより形成された配線パターン等を含む導体層、２３はコア基板２１に形成されたスルーホールに充填された樹脂（絶縁体）、２４は配線基板の２層目のビルドアップ層を構成する樹脂層（絶縁層）、２５は樹脂層２４に形成されたビアホール、２６はビアホール２５の内壁を含めて樹脂層２４の上にパターニングにより形成された配線パターン等を含む導体層、２７は配線基板の３層目のビルドアップ層を構成する樹脂層（絶縁層）、２８は樹脂層２７に形成されたビアホール、２９はビアホール２８の内壁を含めて樹脂層２７の上にパターニングにより形成されたパッド等を含む導体層、３０は導体層２９のパッドの部分を除いて樹脂層２７及び導体層２９を覆うように形成された保護膜としてのソルダレジスト層、３１，３２及び３３はそれぞれ接続端子として用いられるはんだバンプを示す。
【００２０】
上側の導体層２９から露出するパッドは、容量素子１２及び半導体チップ２を搭載する際にそれぞれはんだバンプ３１及び３２が接合される端子形成部分として用いられ、一方、下側の導体層２９から露出するパッドは、本パッケージ１をマザーボード等に実装する際に同様にはんだバンプ３３が接合される端子形成部分として用いられる。
【００２１】
また、３４は絶縁性の接着剤を示し、後述するように容量素子１２が形成された金属板（補強板）１１と樹脂配線板２０との機械的な接合強度を高めるためのものである。
なお、導体層１３，１５，２２，２６，２９の材料としてはＣｕが用いられ、誘電体層１４の材料としては、例えばペロブスカイト型構造のセラミックが好適に用いられる。具体例としては、ＢａＴｉＯ3 、ＰＺＴ、ＳｒＴｉＯ3 等を挙げることができる。また、絶縁体２３及び絶縁層２４，２７を構成する樹脂としては、例えば熱硬化型のポリイミド樹脂、エポキシ樹脂、ポリフェニレンエーテル（ＰＰＥ）樹脂等が用いられる。
【００２２】
本実施形態に係る半導体パッケージ１は、後述の製造プロセスに関連して説明するように、薄膜法や厚膜法により容量素子１２をパッケージ１内に形成する際に、その容量素子１２を、耐熱性に劣る樹脂配線板２０側に設けるのではなく、耐熱性を有する金属板（補強板）１１側に設けたことを特徴としている。
以下、本実施形態の半導体パッケージ１について、その製造工程を順に示す図２〜図４を参照しながら説明する。
【００２３】
本実施形態に係る製造方法は、基本的には、金属板（補強板）１１上に容量素子１２を形成して構造体１０を作製する工程（図２（ａ）〜図２（ｄ））と、容量素子１２を半導体チップ２と共に搭載するための樹脂配線板（多層配線基板）２０を作製する工程（図３（ａ）〜図３（ｃ））と、この樹脂配線板２０に構造体１０を接合して半導体パッケージ１を完成する工程（図４）の３つからなっている。
【００２４】
最初の工程では（図２（ａ）参照）、半導体パッケージ１の大きさに対応した補強板として供される金属板１１、例えば銅（Ｃｕ）板を用意し、図示のように枠状に加工する。すなわち、後の段階で半導体チップ２を搭載した時に該半導体チップが占有する部分に対応した箇所を開口しておく（開口部Ｑ）。
金属板１１の材料としては、Ｃｕ以外に、アルミニウム（Ａｌ）、Ｃｕ合金、Ａｌ合金、ステンレス（ＳＵＳ）鋼、クラッド金属等を用いることができる。また、金属板１１に代えて、アルミナ等のセラミックを用いることも可能である。但し、後述するように補強／放熱効果をより高められるという点で、セラミックよりも金属板の方が好適である。
【００２５】
次の工程では（図２（ｂ）参照）、金属板１１の上に、この金属板１１を給電層としてＣｕの電解めっきによりＣｕ薄膜を形成し、更にＣｕ薄膜をエッチングによりパターニングし、容量素子１２の一方の電極を構成するグランド用の配線パターンを含むＣｕの導体層１３を形成する。導体層１３の配線パターンの一部である電極は、後述するようにはんだバンプ３１を介して多層配線基板２０上の対応するパッド（端子形成部分）に接続される。
【００２６】
次の工程では（図２（ｃ）参照）、導体層１３の上に、スパッタリングにより例えば２０以上の高誘電率を有する誘電体薄膜を形成し、更に誘電体薄膜をエッチングによりパターニングして誘電体層１４を形成する。この誘電体薄膜（誘電体層１４）の材料としては、ＢａＴｉＯ3 、ＰＺＴ、ＳｒＴｉＯ3 等が好適に用いられる。
【００２７】
このとき、基板である金属板（例えばＣｕ板）１１は５００℃以上にも十分に耐え得るので、緻密で且つ安定した成膜が可能な高温（２００℃以上）での処理を行うことができる。
次の工程では（図２（ｄ）参照）、誘電体層１４の上に、スパッタリングによりＣｕ薄膜を形成し、更にＣｕ薄膜をエッチングによりパターニングし、容量素子１２の他方の電極を構成する電源用の配線パターンを含むＣｕの導体層１５を形成する。同様に、導体層１５の配線パターンの一部である電極は、後述するようにはんだバンプ３１を介して多層配線基板２０上の対応するパッド（端子形成部分）に接続される。
【００２８】
このようにして、金属板１１上に容量素子１２が形成された構造体１０が得られる。
次の工程では（図３（ａ）参照）、先ず配線基板のベースとなるコア基板２１として、例えばガラス布基材銅張積層板（ガラス布を基材とし、エポキシ樹脂、ＢＴ樹脂、ＰＰＥ樹脂等を含浸させ、銅箔と積層し接着した板）を用意し、レーザ又はドリル加工による穴明け処理によりコア基板２１の所要箇所にスルーホールを形成する。なお、レーザとしてはＹＡＧレーザ、ＣＯ2 レーザ等が用いられる。
【００２９】
次に、スルーホール内も含めてコア基板２１の両面にＣｕの無電解めっきによりＣｕ薄膜を形成し、次いでＣｕ薄膜からの給電によるＣｕの電解めっきによりＣｕ層を形成する。更に、このＣｕ層をエッチングによりパターニングし、１層目の配線パターン等を含むＣｕの導体層２２を形成する。この後、スルーホール内に樹脂２３を充填する。
【００３０】
次の工程では（図３（ｂ）参照）、周知のビルドアップ法により、絶縁層の形成、絶縁層におけるビア・ホールの形成、及び、ビア・ホールの内部を含めた導体層（パターン化された配線、パッド等）の形成を順次繰り返して各ビルドアップ層を積層する。
具体的には、導体層２２及び樹脂２３を含めてコア基板２１の両面に樹脂フィルムを積層して樹脂層（絶縁層）２４を形成し、次いで、レーザによる穴明け処理により樹脂層２４にビアホール２５を形成する。
【００３１】
次に、ビアホール２５の内壁を含めて樹脂層２４の上にＣｕの無電解めっきによりＣｕ薄膜を形成し、次いで、Ｃｕ薄膜からの給電によるＣｕの電解めっきによりＣｕ層を形成する。更に、このＣｕ層をエッチングによりパターニングし、２層目の配線パターン等を含むＣｕの導体層２６を形成する。この２層目の導体層２６は、ビアホール２５の内壁に形成されたＣｕ層を介して１層目の導体層２２に接続される。
【００３２】
以降同様にして、３層目の樹脂層（絶縁層）２７，ビアホール２８及びＣｕの導体層２９を形成する。
次の工程では（図３（ｃ）参照）、３層目の導体層２９のパッドの部分（端子形成部分）を除いて樹脂層２７及び導体層２９を覆うようにソルダレジスト層３０を形成する。具体的な方法としては、例えば、樹脂層２７及び導体層２９の全面に感光性のソルダレジスト層を形成し、更にパッドの形状に従うように露光及び現像（ソルダレジスト層のパターニング）を行い、当該パッドの領域に対応する部分のソルダレジスト層に開口部を形成する。これによって、当該パッドが露出し、他の部分がソルダレジスト層３０によって覆われたことになる。
【００３３】
この後、ソルダレジスト層３０から露出した導体層２９の各パッド上に、容量素子搭載用、半導体チップ搭載用及びマザーボードへの実装用の接続端子として用いられるはんだバンプ３１，３２及び３３をリフローにより接着する。
このようにして、搭載用／実装用の各接続端子が表面に形成された樹脂配線板２０が得られる。
【００３４】
最後の工程では（図４参照）、図２（ａ）〜図２（ｄ）の工程で作製した構造体１０（容量素子１２が形成された金属板１１）を、図３（ａ）〜図３（ｃ）の工程で作製した樹脂配線板２０に接合する。
これは、電気的な接合と機械的な接合の両面で行う。先ず、破線の矢印で示すように、容量素子１２の各電極（導体層１３，１５の各配線パターンの一部）を樹脂配線板２０上のはんだバンプ３１に接触させて、リフローにより接着することで電気的な接続を確保する。その一方で、機械的な接合強度を保つために、絶縁性の接着剤３４（図１参照）を用いて金属板１１（構造体１０）全体を樹脂配線板２０に接合する。
【００３５】
以上の工程により、本実施形態の半導体パッケージ１を得ることができる。
本実施形態の半導体パッケージ１に半導体チップ２を搭載する際には、両者間の接続は、図１に示すように樹脂配線板２０上の対応するはんだバンプ３２に半導体チップ２の電極（図示せず）を接触させ、リフローにより接着することで行われる。同様に、本実施形態の半導体パッケージ１をマザーボード等に搭載する際にも、はんだバンプ３３を介して行う。すなわち、半導体パッケージ１の下側の面に形成されたソルダレジスト層３０から露出したはんだバンプ３３をマザーボード上の対応する電極パッド上にリフローにより接着することで、両者間の接続が行われる。
【００３６】
以上説明したように、本実施形態に係る半導体パッケージ１及びその製造方法によれば、容量素子１２をパッケージ１内に形成する際に、耐熱性に劣る樹脂配線板２０側に設けるのではなく、耐熱性を有する金属板（補強板）１１の上に形成している。従って、容量素子１２の誘電体層１４や電極層１３，１５の形成に際してその成膜温度を高くしても、金属板（補強板）１１に熱的な影響が及ぼされることはなく、また、容量素子１２を形成する工程とは別工程で作製される樹脂配線板２０にも何ら熱的な影響が及ぼされることはない。
【００３７】
つまり、容量素子１２を形成する際に比較的高温（２００℃以上）のプロセスを適応することができ、その結果、緻密で且つ安定した膜形成を行うことが可能となる。
なお、容量素子１２の形成は、薄膜法又は厚膜法により行われる。薄膜法としては、例えばスパッタリング、ＣＶＤ等が用いられる。一方、厚膜法としては、樹脂ペースト（例えば樹脂ペースト中にＢａＴｉＯ3 等のセラミック粉末を含有させたもの）や導電材ペースト（例えば樹脂ペースト中にＣｕやＡｇの粉末を含有させたもの）が用いられる。具体的には、樹脂ペーストや導電材ペーストを塗布し、これらペーストを硬化させることで、容量素子１２の誘電体層１４や電極層１３，１５が形成される。
【００３８】
また、容量素子１２は半導体パッケージ１内の金属板（補強板）１１の上に形成されている（つまりパッケージ１に内装されている）ので、パッケージ１全体として小型化及び軽量化を図ることができる。
さらに、半導体パッケージ１の補強板として設けた金属板１１は、熱伝導性が高いので、放熱板としての役割も担うことができる。
【００３９】
本実施形態では、この金属板１１を枠状に形成して（図２（ａ）参照）半導体チップ２の周囲を取り囲むように構成した場合について説明したが、金属板１１の形態はこれに限定されないことはもちろんである。例えば、枠状の形態に代えて、半導体チップ２を覆い隠すような矩形状の形態としてもよい。その一例は図５に示される。
【００４０】
図５の例示では、半導体チップ２が収容される位置に対応する部分にキャビティを有するように金属板４０を加工し、この金属板４０に補強効果と放熱効果を持たせている。なお、図示のように一体的に金属板４０を加工する代わりに、図１の実施形態に示す枠状の金属板１１の上に、半導体チップ搭載面側を覆うようにして更に矩形状の金属板を設けてもよい。
【００４１】
図５に示す実施形態では、半導体パッケージ１ａの半導体チップ搭載面側を覆うように補強用／放熱用の金属板４０が設けられる構造であるため、図１に示す実施形態の場合とは異なり、半導体チップ２を樹脂配線板２０に実装した後、構造体１０ａ（容量素子１２が形成された金属板４０）と樹脂配線板２０の接合が行われる。その意味で、図５の実施形態は、半導体チップ２が容量素子１２と共に搭載された状態のパッケージ、すなわち「半導体装置」を示している。なお、構造体１０ａを樹脂配線板２０に接合する際には、図示のように絶縁性の接着剤４１を用いて金属板４０と半導体チップ２の間も接合する。
【００４２】
本実施形態によれば、図１に示す実施形態との対比から明らかなように、金属板４０のサイズ及びその表面積が相対的に大きくなっているので、補強効果と共に放熱効果をより一層高めることが可能となる。
また、上述した各実施形態のパッケージ（図１，図５参照）では、樹脂配線板２０に容量素子１２及び半導体チップ２を電気的に接続するための手段としてはんだバンプ３１，３２を用いた場合について説明したが、かかる電気的接続手段の形態はこれに限定されないことはもちろんである。例えば、金（Ａｕ）バンプや異方性導電膜（ＡＣＦ）等を用いてもよい。
【００４３】
これは、マザーボード搭載側にも同様に適用され得る。すなわち、各実施形態のパッケージ１，１ａをマザーボードに電気的に接続するための手段として、はんだバンプ３３に代えて、ＡｕバンプやＡＣＦ等を用いることも可能である。
また、上述した各実施形態では、補強用／放熱用の金属板１１，４０に受動素子として容量素子１２を形成した場合について説明したが、受動素子の形態はこれに限定されないことはもちろんである。例えば、抵抗素子を形成してもよく、この場合には、誘電体層１４に代えて、所要の抵抗率を有する抵抗体層が適宜形成される。
【００４４】
なお、電気的に絶縁する必要のある複数の容量素子や抵抗素子を形成する場合には、図２（ｂ）の工程の前に、金属板１１の表面に酸化膜等の絶縁膜を形成しておく必要がある。
また、上述した各実施形態では、補強用／放熱用の金属板１１，４０の上に容量素子１２の一方の電極を構成する導体層１３を形成しているが、この導体層１３を形成せずに、金属板１１に導体層１３の役割を兼用させてもよい。
【００４５】
さらに、上述した各実施形態では、当該パッケージ１，１ａをマザーボード等に搭載するための接続端子としてはんだバンプ３３を用いた場合について説明したが、接続端子の形態はこれに限定されず、例えばピンの形態とすることも可能である。
かかるピンを半導体パッケージの接続端子として用いる場合、ピンの接合は以下のように行われる。例えば図３（ｃ）の工程を参照すると、樹脂配線板２０の下側の面においてパッドの領域に対応する部分のソルダレジスト層３０に開口部を形成した後、この開口部において露出したパッド上に適量のはんだペーストを載せ、その上に、例えば径大の頭部を有するＴ字状のピンの頭部を配置し、更にリフローによりはんだペーストを固め、ピンを接合する。この後、半導体パッケージをマザーボードに搭載する際にも、同様にして、マザーボード上の対応する電極パッド上に適量のはんだペーストを載せ、その上にＴ字状のピンの脚部を当ててリフローによりはんだペーストを固める。
【００４６】
なお、上述した各実施形態では半導体チップ２の接続端子としてのはんだバンプ３２が露出している状態の構成が図示されているが、かかるはんだバンプの周囲の部分に、当該技術分野では通常に用いられているアンダーフィル材を適宜充填してもよいことはもちろんである。
【００４７】
【発明の効果】
以上説明したように本発明によれば、容量素子等の受動素子を薄膜法等により形成するに際してその成膜を安定に行うための高温のプロセスを適応することができ、これによって緻密で且つ安定した膜形成を行うことが可能となる。
また、受動素子は半導体パッケージに内装されているので、小型化及び軽量化を図ることもできる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体パッケージの構成を示す断面図である。
【図２】図１の半導体パッケージの製造工程を示す断面図（一部は斜視図）である。
【図３】図２の製造工程に続く製造工程を示す断面図である。
【図４】図３の製造工程に続く製造工程を示す断面図である。
【図５】本発明の他の実施形態に係る半導体パッケージの構成を示す断面図である。
【符号の説明】
１，１ａ…半導体パッケージ
２…半導体素子（チップ）
１０，１０ａ…構造体（容量素子が形成された金属板）
１１，４０…金属板（補強板／放熱板）
１２…容量素子
１３，１５…導体層（電極、配線パターン）
１４…誘電体層
２０…樹脂配線板（多層配線基板）
２１…コア基板
２２，２６，２９…導体層（配線パターン、パッド）
２３…スルーホールに充填された樹脂（絶縁体）
２４，２７…樹脂層（絶縁層）
２５，２８…ビアホール
３０…ソルダレジスト層（保護膜）
３１，３２，３３…はんだバンプ（接続端子／電気的接続手段）
３４，４１…絶縁性の接着剤[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a package (hereinafter referred to as “semiconductor package”) used for mounting a semiconductor element, a method for manufacturing the same, and a semiconductor device. More specifically, a passive element such as a capacitor element is formed in a thin film in a semiconductor package. The present invention relates to a technique useful for stably performing film formation when forming by a method or the like.
[0002]
[Prior art]
In recent years, along with a demand for higher integration of semiconductor elements (chips), a semiconductor package on which a semiconductor element (chip) is mounted is required to have finer and higher density wiring, and further to be reduced in size and weight. Therefore, in recent years, a multilayer wiring board using a build-up method has been put into practical use. In a semiconductor package using such a multilayer wiring board, it is possible to mount even a semiconductor element whose degree of integration has progressed.
[0003]
However, on the other hand, since the wiring pattern is formed with high density (that is, close to each other) in such a multilayer wiring board, crosstalk noise occurs between the wirings, and the potential of the power supply line etc. fluctuates. Problem arises. In particular, in packages equipped with high-frequency semiconductor elements that require high-speed switching operation, crosstalk noise is likely to occur as the frequency increases. Semiconductor element Is switched on and off at a high speed to generate switching noise, which makes the potential of the power supply line and the like easily fluctuate.
[0004]
Therefore, in order to suppress such noise and fluctuations in the power supply potential, a capacitor element such as a chip capacitor is conventionally provided in the vicinity of the semiconductor element to “decouple” the signal line, the power supply line, and the like. Things have been done. At this time, if the capacitive element and the semiconductor element are separated from each other in terms of distance, the inductance of the wiring that connects the two becomes large, which causes a problem that the decoupling effect by the capacitive element cannot be sufficiently exhibited. Therefore, in order to make the inductance as small as possible, it is desirable to dispose the capacitive element as close as possible to the semiconductor element.
[0005]
Also, if a chip capacitor is mounted on the package as a capacitive element, the entire package may become large and heavy. This makes it difficult to meet the recent demands for smaller and lighter semiconductor packages.
Therefore, the present inventor has previously proposed a technique for dealing with such inconvenience (Japanese Patent Application No. 11-242071). In the technique described here, instead of providing a chip capacitor on a multilayer wiring board (package) as in the prior art, an equivalent capacitive element is provided inside the multilayer wiring board, and on the semiconductor element mounting surface of the multilayer wiring board. It is formed in a region immediately below the resin layer. With this structure, the wiring distance between the capacitive element and the semiconductor element can be shortened as compared with a conventional multilayer wiring board with a chip capacitor, and the capacitive element is built in the wiring board. As a whole, the size and weight can be reduced.
[0006]
[Problems to be solved by the invention]
As described above, the prior art proposed by the present inventor has the advantages of providing a sufficient decoupling effect due to the proximity of the capacitive element and the semiconductor element, and contributing to the reduction in size and weight of the package due to the interior of the capacitive element. On the other hand, it has disadvantages.
[0007]
That is, in this prior art, a capacitive element is formed inside the wiring board, and an organic resin having poor heat resistance is used as a material constituting the insulating layer including the dielectric layer of this capacitive element, so that the film is formed. However, it is necessary to lower the process temperature as much as possible. In this prior art, the process temperature is set to 200 ° C. or less.
Generally, a dielectric layer or an electrode layer of a capacitor element is formed on the surface of a wiring board or on the surface by a thin film method (for example, sputtering, CVD, etc.) or a thick film method (for example, application of resin paste or conductive material paste by screen printing). In the case of direct formation, a high-temperature process of approximately 200 ° C. or higher is required for stable film formation.
[0008]
However, it is extremely difficult to apply such a high-temperature process to a wiring board (resin wiring board) described in the above-described prior art from the viewpoint of the heat resistance of the organic resin used for the board.
As described above, the problem in the case where the capacitive element is formed as the passive element has been described. However, the same problem may occur when a passive element other than the capacitive element is formed. For example, in the case of a resistance element, the original function (in this case, the effect as a resistor) may not be sufficiently exhibited depending on the arrangement position on the package, similarly to the capacitor element. In addition, when an organic resin having inferior heat resistance is used as the resistor layer of the resistance element, a high-temperature process for stably forming a film cannot be applied as described above.
[0009]
The present invention was created in view of the above-described problems in the prior art, and can be adapted to a high-temperature process for stably forming a film when a passive element such as a capacitive element is formed by a thin film method or the like. It is another object of the present invention to provide a semiconductor package, a manufacturing method thereof, and a semiconductor device that can be reduced in size and weight.
[0010]
[Means for Solving the Problems]
In order to solve the above-described problems of the prior art, the present invention effectively uses a technique generally used in the field of semiconductor packages.
In other words, an increase in the amount of heat generated during circuit operation due to the increase in the density of integrated circuits leads to a decrease in reliability. Therefore, in a semiconductor package using a resin wiring board having poor heat resistance, a metal plate having high heat conductivity is radiated. A plate (heat spreader or heat sink) is bonded to the surface of the package or a part of the package to effectively dissipate heat generated inside the package.
[0011]
In addition, with the trend of downsizing and thinning of packages, the wiring board becomes thinner and weaker in strength. Therefore, a metal plate or the like for reinforcing the wiring board is used as a reinforcing plate (stiffener) or a part of the surface of the package. It has also been attached to.
In this way, the present invention solves the conventional problems by actively utilizing a heat radiating plate, a reinforcing plate and the like that are normally used in the field of semiconductor packages.
[0012]
Therefore, according to one aspect of the present invention, there is provided a semiconductor package for mounting a semiconductor element, the area corresponding to the portion on which the semiconductor element is mounted being larger than the area occupied by mounting the semiconductor element. A structure in which a passive element is formed on one surface of a heat-resistant frame-shaped plate member having an opening having a large area, a first electrical connection means for mounting the passive element, and the semiconductor A resin wiring board having second electrical connection means for mounting elements on the same surface side, and the one surface side of the structure and the resin wiring board serve as the first electrical connection means. There is provided a semiconductor package characterized in that the semiconductor packages are joined together.
[0013]
According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor package for mounting a semiconductor element, wherein at least an electrode layer is formed on one surface of a heat-resistant plate by a thin film method or a thick film method. And a resin wiring board having a first connection terminal for mounting the passive element and a second connection terminal for mounting the semiconductor element on the same surface side. The second step to be manufactured, and the structure in which the passive element is formed on the plate and the resin wiring board are joined so that the electrode layer of the passive element corresponds to the first connection terminal. And a third step of manufacturing the semiconductor package.
[0014]
According to the semiconductor package and the manufacturing method thereof according to the present invention, passive elements such as capacitive elements are not provided on the surface or inside of a resin wiring board having poor heat resistance as in the prior art, but are used as a heat sink or a reinforcing plate. It is formed on a plate having heat resistance. Therefore, when a capacitive element is formed as a passive element, for example, even if the film forming temperature is increased when forming the dielectric layer or electrode layer of the capacitive element, the heat-resistant plate material is thermally affected. In addition, there is no thermal influence on the resin wiring board having poor heat resistance, which is produced in a process separate from the process of forming the capacitor element.
[0015]
That is, when forming a passive element such as a capacitive element by a thin film method or a thick film method, a process at a relatively high temperature (200 ° C. or more) can be applied, and thereby film formation can be performed stably and precisely. It becomes possible.
Further, since the passive element is formed on a plate material used as a heat sink / reinforcing plate in the package by a thin film method or the like, the entire package can be reduced in size and weight.
[0016]
Furthermore, according to another aspect of the present invention, there is provided a semiconductor device characterized in that a semiconductor element is mounted on the above-described semiconductor package via a second electrical connection means or a second connection terminal. The
[0017]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a cross-sectional configuration of a semiconductor package according to an embodiment of the present invention.
In FIG. 1, reference numeral 1 denotes a semiconductor package, and 2 denotes a semiconductor element (chip) mounted on the semiconductor package 1. The semiconductor package 1 basically includes a structure 10 in which a passive element (capacitance element in this embodiment) is formed on a heat-resistant plate material, and a connection terminal (for mounting the passive element and the semiconductor chip 2). Resin wiring board (multilayer wiring board) 20 having respective terminal forming portions to which connecting terminals (electrical connection means) for mounting the package 1 on another printed wiring board such as a mother board are joined. And is composed of.
[0018]
In the structure 10, 11 is a metal plate provided as a reinforcing plate (stiffener) processed into a frame shape, 12 indicates a capacitor element formed on the metal plate 11, and this capacitor element 12 has one electrode. The conductor layer 13 includes a ground wiring pattern, a dielectric layer 14 having a required dielectric constant, and a conductor layer 15 including a power supply wiring pattern that forms the other electrode. The capacitive element 12 is provided to suppress crosstalk noise between wirings, fluctuations in the power supply potential, and the like, as described in relation to the problems of the prior art.
[0019]
On the other hand, in a resin wiring board (multilayer wiring board) 20, 21 is a core board serving as a base of the wiring board, 22 is a conductor layer including wiring patterns formed by patterning on both surfaces of the core board 21, and 23 is a core board 21. Resin (insulator) filled in through-holes formed in, 24 is a resin layer (insulating layer) constituting the second build-up layer of the wiring board, 25 is a via hole formed in the resin layer 24, 26 Is a conductor layer including a wiring pattern formed by patterning on the resin layer 24 including the inner wall of the via hole 25, 27 is a resin layer (insulating layer) constituting a third buildup layer of the wiring board, 28 Is a via hole formed in the resin layer 27, 29 is a conductor layer including pads formed by patterning on the resin layer 27 including the inner wall of the via hole 28, and 30 is a conductor layer. Solder resist layer as a protective film formed so as to cover the resin layer 27 and the conductor layer 29 except for portions of the pads 9, 31, 32 and 33 show the solder bumps to be used as respective connection terminals.
[0020]
The pad exposed from the upper conductor layer 29 is used as a terminal forming portion to which the solder bumps 31 and 32 are bonded when mounting the capacitive element 12 and the semiconductor chip 2, respectively, while being exposed from the lower conductor layer 29. The pads to be used are used as terminal forming portions to which the solder bumps 33 are similarly joined when the package 1 is mounted on a mother board or the like.
[0021]
Reference numeral 34 denotes an insulating adhesive for increasing the mechanical bonding strength between the metal plate (reinforcing plate) 11 on which the capacitor element 12 is formed and the resin wiring board 20 as will be described later.
In addition, Cu is used as the material of the conductor layers 13, 15, 22, 26, and 29, and as the material of the dielectric layer 14, for example, a ceramic having a perovskite structure is preferably used. As a specific example, BaTiO Three , PZT, SrTiO Three Etc. Moreover, as resin which comprises the insulator 23 and the insulating layers 24 and 27, a thermosetting polyimide resin, an epoxy resin, a polyphenylene ether (PPE) resin etc. are used, for example.
[0022]
In the semiconductor package 1 according to the present embodiment, when the capacitive element 12 is formed in the package 1 by a thin film method or a thick film method, the capacitive element 12 is heat resistant as will be described in connection with a manufacturing process described later. It is not provided on the resin wiring board 20 side that is inferior in performance but is provided on the metal plate (reinforcing plate) 11 side having heat resistance.
Hereinafter, the semiconductor package 1 of the present embodiment will be described with reference to FIGS.
[0023]
The manufacturing method according to the present embodiment basically includes a step of forming the capacitor 10 by forming the capacitive element 12 on the metal plate (reinforcing plate) 11 (FIGS. 2A to 2D). And a step of producing a resin wiring board (multilayer wiring board) 20 for mounting the capacitive element 12 together with the semiconductor chip 2 (FIGS. 3A to 3C), and a structure on the resin wiring board 20 10 is joined to complete the semiconductor package 1 (FIG. 4).
[0024]
In the first step (see FIG. 2A), a metal plate 11 serving as a reinforcing plate corresponding to the size of the semiconductor package 1, for example, a copper (Cu) plate is prepared and processed into a frame shape as shown in the figure. To do. That is, a portion corresponding to a portion occupied by the semiconductor chip 2 when the semiconductor chip 2 is mounted at a later stage is opened (opening portion Q).
As a material of the metal plate 11, aluminum (Al), Cu alloy, Al alloy, stainless steel (SUS) steel, a clad metal, etc. can be used besides Cu. Further, instead of the metal plate 11, ceramic such as alumina can be used. However, a metal plate is more preferable than ceramic in that the reinforcement / heat radiation effect can be further enhanced as will be described later.
[0025]
In the next step (see FIG. 2B), a Cu thin film is formed on the metal plate 11 by electrolytic plating of Cu using the metal plate 11 as a power feeding layer, and the Cu thin film is patterned by etching. A Cu conductor layer 13 including a ground wiring pattern constituting one of the 12 electrodes is formed. The electrodes which are a part of the wiring pattern of the conductor layer 13 are connected to corresponding pads (terminal forming portions) on the multilayer wiring board 20 via solder bumps 31 as will be described later.
[0026]
In the next step (see FIG. 2C), a dielectric thin film having a high dielectric constant of, for example, 20 or more is formed on the conductor layer 13 by sputtering, and the dielectric thin film is further patterned by etching. Layer 14 is formed. As a material of the dielectric thin film (dielectric layer 14), BaTiO Three , PZT, SrTiO Three Etc. are preferably used.
[0027]
At this time, since the metal plate (for example, Cu plate) 11 as the substrate can sufficiently withstand 500 ° C. or higher, it is possible to perform processing at a high temperature (200 ° C. or higher) at which dense and stable film formation is possible. .
In the next step (see FIG. 2D), a Cu thin film is formed on the dielectric layer 14 by sputtering, and the Cu thin film is patterned by etching to form the other electrode of the capacitive element 12. A Cu conductor layer 15 including the wiring pattern is formed. Similarly, an electrode which is a part of the wiring pattern of the conductor layer 15 is connected to a corresponding pad (terminal forming portion) on the multilayer wiring board 20 via a solder bump 31 as will be described later.
[0028]
Thus, the structure 10 in which the capacitive element 12 is formed on the metal plate 11 is obtained.
In the next step (see FIG. 3A), first, as a core substrate 21 serving as a base of a wiring board, for example, a glass cloth base material copper-clad laminate (glass cloth is used as a base material, epoxy resin, BT resin, PPE resin) Etc., a plate laminated with copper foil and bonded) is prepared, and a through hole is formed in a required portion of the core substrate 21 by a drilling process by laser or drilling. As the laser, YAG laser, CO 2 A laser or the like is used.
[0029]
Next, a Cu thin film is formed on both surfaces of the core substrate 21 including the inside of the through hole by electroless plating of Cu, and then a Cu layer is formed by electrolytic plating of Cu by feeding from the Cu thin film. Further, this Cu layer is patterned by etching to form a Cu conductor layer 22 including a first wiring pattern and the like. Thereafter, the resin 23 is filled into the through hole.
[0030]
In the next step (see FIG. 3B), the insulating layer is formed, the via hole is formed in the insulating layer, and the conductor layer including the inside of the via hole is patterned by a known build-up method. The build-up layers are stacked by sequentially repeating the formation of the wiring, pads, etc.).
Specifically, the resin layer (insulating layer) 24 is formed by laminating a resin film on both surfaces of the core substrate 21 including the conductor layer 22 and the resin 23, and then via holes are formed in the resin layer 24 by a drilling process using a laser. 25 is formed.
[0031]
Next, a Cu thin film is formed on the resin layer 24 including the inner wall of the via hole 25 by electroless plating of Cu, and then a Cu layer is formed by electrolytic plating of Cu by feeding from the Cu thin film. Further, this Cu layer is patterned by etching to form a Cu conductor layer 26 including a second wiring pattern and the like. The second conductor layer 26 is connected to the first conductor layer 22 through a Cu layer formed on the inner wall of the via hole 25.
[0032]
Thereafter, similarly, a third resin layer (insulating layer) 27, a via hole 28, and a Cu conductor layer 29 are formed.
In the next step (see FIG. 3C), the solder resist layer 30 is formed so as to cover the resin layer 27 and the conductor layer 29 except for the pad portion (terminal formation portion) of the third conductor layer 29. . As a specific method, for example, a photosensitive solder resist layer is formed on the entire surface of the resin layer 27 and the conductor layer 29, and further, exposure and development (patterning of the solder resist layer) are performed in accordance with the shape of the pad. An opening is formed in a portion of the solder resist layer corresponding to the pad region. As a result, the pad is exposed and the other part is covered with the solder resist layer 30.
[0033]
Thereafter, solder bumps 31, 32 and 33 used as connection terminals for mounting a capacitor element, for mounting a semiconductor chip and for mounting on a motherboard are reflowed on each pad of the conductor layer 29 exposed from the solder resist layer 30 by reflow. Glue.
In this way, the resin wiring board 20 having the mounting / mounting connection terminals formed on the surface is obtained.
[0034]
In the last step (see FIG. 4), the structure 10 (metal plate 11 on which the capacitor element 12 is formed) produced in the steps of FIGS. It joins to the resin wiring board 20 produced at the process of 3 (c).
This is done by both electrical and mechanical bonding. First, as shown by broken arrows, each electrode of the capacitive element 12 (a part of each wiring pattern of the conductor layers 13 and 15) is brought into contact with the solder bump 31 on the resin wiring board 20 and bonded by reflow. Ensure electrical connection with. On the other hand, in order to maintain mechanical bonding strength, the entire metal plate 11 (structure 10) is bonded to the resin wiring board 20 by using an insulating adhesive 34 (see FIG. 1).
[0035]
The semiconductor package 1 of this embodiment can be obtained through the above steps.
When the semiconductor chip 2 is mounted on the semiconductor package 1 of the present embodiment, the connection between the two is connected to the corresponding solder bumps 32 on the resin wiring board 20 as shown in FIG. 2) is contacted and adhered by reflow. Similarly, when mounting the semiconductor package 1 of the present embodiment on a mother board or the like, it is performed via the solder bumps 33. That is, the solder bumps 33 exposed from the solder resist layer 30 formed on the lower surface of the semiconductor package 1 are bonded to the corresponding electrode pads on the mother board by reflowing, thereby connecting the two.
[0036]
As described above, according to the semiconductor package 1 and the manufacturing method thereof according to the present embodiment, when the capacitive element 12 is formed in the package 1, it is not provided on the resin wiring board 20 side having poor heat resistance. It is formed on a metal plate (reinforcing plate) 11 having heat resistance. Therefore, even if the film formation temperature is increased when forming the dielectric layer 14 and the electrode layers 13 and 15 of the capacitive element 12, the metal plate (reinforcing plate) 11 is not thermally affected. There is no thermal influence on the resin wiring board 20 manufactured in a process different from the process of forming the capacitor element 12.
[0037]
That is, a process at a relatively high temperature (200 ° C. or higher) can be applied when forming the capacitive element 12, and as a result, a dense and stable film can be formed.
Note that the capacitor 12 is formed by a thin film method or a thick film method. As the thin film method, for example, sputtering, CVD or the like is used. On the other hand, as a thick film method, resin paste (for example, BaTiO in resin paste) Three Or a conductive material paste (for example, a resin paste containing Cu or Ag powder). Specifically, the dielectric layer 14 and the electrode layers 13 and 15 of the capacitive element 12 are formed by applying a resin paste or a conductive material paste and curing the paste.
[0038]
Further, since the capacitive element 12 is formed on the metal plate (reinforcing plate) 11 in the semiconductor package 1 (that is, is housed in the package 1), the entire package 1 can be reduced in size and weight. it can.
Furthermore, since the metal plate 11 provided as the reinforcing plate of the semiconductor package 1 has high thermal conductivity, it can also serve as a heat radiating plate.
[0039]
In the present embodiment, a case has been described in which the metal plate 11 is formed in a frame shape (see FIG. 2A) so as to surround the periphery of the semiconductor chip 2, but the form of the metal plate 11 is limited to this. Of course not. For example, instead of the frame shape, a rectangular shape that covers the semiconductor chip 2 may be used. An example is shown in FIG.
[0040]
In the illustration of FIG. 5, the metal plate 40 is processed so as to have a cavity at a portion corresponding to the position where the semiconductor chip 2 is accommodated, and the metal plate 40 has a reinforcing effect and a heat dissipation effect. Instead of integrally processing the metal plate 40 as shown in the figure, a rectangular metal plate is further formed on the frame-like metal plate 11 shown in the embodiment of FIG. 1 so as to cover the semiconductor chip mounting surface side. A plate may be provided.
[0041]
In the embodiment shown in FIG. 5, the reinforcing / heat dissipating metal plate 40 is provided so as to cover the semiconductor chip mounting surface side of the semiconductor package 1 a. Therefore, unlike the embodiment shown in FIG. After mounting the semiconductor chip 2 on the resin wiring board 20, the structure 10 a (the metal plate 40 on which the capacitor element 12 is formed) and the resin wiring board 20 are joined. In that sense, the embodiment of FIG. 5 shows a package in which the semiconductor chip 2 is mounted together with the capacitive element 12, that is, a “semiconductor device”. In addition, when joining the structure 10a to the resin wiring board 20, the metal plate 40 and the semiconductor chip 2 are also joined using the insulating adhesive 41 as shown in the figure.
[0042]
According to the present embodiment, as apparent from the comparison with the embodiment shown in FIG. 1, the size and the surface area of the metal plate 40 are relatively large, so that the heat dissipation effect can be further enhanced together with the reinforcing effect. Is possible.
In the package of each embodiment described above (see FIGS. 1 and 5), the solder bumps 31 and 32 are used as means for electrically connecting the capacitor element 12 and the semiconductor chip 2 to the resin wiring board 20. However, the form of the electrical connection means is not limited to this. For example, a gold (Au) bump or an anisotropic conductive film (ACF) may be used.
[0043]
This can be similarly applied to the motherboard mounting side. That is, instead of the solder bumps 33, Au bumps, ACFs, or the like can be used as means for electrically connecting the packages 1 and 1a of the embodiments to the motherboard.
In each of the above-described embodiments, the case where the capacitive element 12 is formed as the passive element on the reinforcing / heat-dissipating metal plates 11 and 40 has been described. However, the form of the passive element is not limited to this. . For example, a resistance element may be formed. In this case, a resistor layer having a required resistivity is appropriately formed instead of the dielectric layer 14.
[0044]
When forming a plurality of capacitive elements and resistance elements that need to be electrically insulated, an insulating film such as an oxide film is formed on the surface of the metal plate 11 before the step of FIG. It is necessary to keep.
In each of the above-described embodiments, the conductor layer 13 constituting one electrode of the capacitive element 12 is formed on the reinforcing / heat-dissipating metal plates 11 and 40. However, the conductor layer 13 is not formed. Instead, the metal plate 11 may also serve as the conductor layer 13.
[0045]
Further, in each of the above-described embodiments, the case where the solder bump 33 is used as a connection terminal for mounting the package 1 or 1a on a mother board or the like has been described. However, the form of the connection terminal is not limited to this, for example, a pin It is also possible to adopt the form.
When such pins are used as connection terminals of a semiconductor package, the pins are joined as follows. For example, referring to the step of FIG. 3C, after an opening is formed in a portion of the solder resist layer 30 corresponding to the pad area on the lower surface of the resin wiring board 20, the pad exposed on the opening is formed. An appropriate amount of solder paste is placed on the substrate, and a T-shaped pin head having a large-diameter head, for example, is disposed thereon, and the solder paste is further solidified by reflow to join the pins. After that, when mounting the semiconductor package on the motherboard, similarly, an appropriate amount of solder paste is placed on the corresponding electrode pad on the motherboard, and a leg portion of the T-shaped pin is applied thereon to perform reflow. Harden the solder paste.
[0046]
In each of the above-described embodiments, the configuration in which the solder bumps 32 as the connection terminals of the semiconductor chip 2 are exposed is illustrated. However, the configuration around the solder bumps is usually used in the technical field. Needless to say, the underfill material may be appropriately filled.
[0047]
【The invention's effect】
As described above, according to the present invention, when a passive element such as a capacitive element is formed by a thin film method or the like, it is possible to apply a high-temperature process for stably forming the film, thereby enabling a precise and stable process. It is possible to perform film formation.
Moreover, since the passive element is built in the semiconductor package, it can be reduced in size and weight.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a configuration of a semiconductor package according to an embodiment of the present invention.
2 is a cross-sectional view (partially perspective view) showing a manufacturing process of the semiconductor package of FIG. 1; FIG.
3 is a cross-sectional view showing a manufacturing step that follows the manufacturing step of FIG. 2. FIG.
4 is a cross-sectional view showing a manufacturing step that follows the manufacturing step of FIG. 3. FIG.
FIG. 5 is a cross-sectional view showing a configuration of a semiconductor package according to another embodiment of the present invention.
[Explanation of symbols]
1, 1a ... Semiconductor package
2 ... Semiconductor element (chip)
10, 10a ... structure (metal plate on which a capacitor element is formed)
11, 40 ... Metal plate (Reinforcement plate / Heat dissipation plate)
12 ... Capacitance element
13, 15 ... Conductor layer (electrode, wiring pattern)
14 ... Dielectric layer
20 ... Resin wiring board (multilayer wiring board)
21 ... Core substrate
22, 26, 29 ... conductor layer (wiring pattern, pad)
23. Resin filled in through hole (insulator)
24, 27 ... Resin layer (insulating layer)
25, 28 ... via hole
30 ... Solder resist layer (protective film)
31, 32, 33 ... Solder bump (connection terminal / electrical connection means)
34, 41 ... Insulating adhesive

Claims (12)

半導体素子を搭載するための半導体パッケージであって、
前記半導体素子が搭載される部分に対応した箇所に、該半導体素子の搭載により占有される面積よりも大きな面積の開口部を有すると共に、耐熱性を有する枠状の板材の一方の面に受動素子が形成された構造体と、
前記受動素子を搭載するための第１の電気的接続手段及び前記半導体素子を搭載するための第２の電気的接続手段を同一面側に有する樹脂配線板とを備え、
前記構造体の一方の面側と前記樹脂配線板とが前記第１の電気的接続手段を介して接合されていることを特徴とする半導体パッケージ。A semiconductor package for mounting a semiconductor element,
A passive element is provided on one surface of a heat-resistant frame-shaped plate member having an opening having a larger area than the area occupied by the mounting of the semiconductor element at a position corresponding to the part on which the semiconductor element is mounted. A structure formed with,
A resin wiring board having a first electrical connection means for mounting the passive element and a second electrical connection means for mounting the semiconductor element on the same surface side;
One surface side of the said structure and the said resin wiring board are joined via the said 1st electrical connection means, The semiconductor package characterized by the above-mentioned. 前記耐熱性を有する枠状の板材が、金属板により形成されていることを特徴とする請求項１に記載の半導体パッケージ。  The semiconductor package according to claim 1, wherein the heat-resistant frame-shaped plate material is formed of a metal plate. 前記構造体と前記樹脂配線板とが、更に絶縁性の接着剤により接合されていることを特徴とする請求項１に記載の半導体パッケージ。  The semiconductor package according to claim 1, wherein the structure and the resin wiring board are further bonded by an insulating adhesive. 前記第１及び第２の電気的接続手段が、はんだバンプ、金バンプ又は異方性導電膜であることを特徴とする請求項１に記載の半導体パッケージ。  2. The semiconductor package according to claim 1, wherein the first and second electrical connection means are solder bumps, gold bumps, or anisotropic conductive films. 半導体素子を搭載するための半導体パッケージの製造方法であって、 耐熱性を有する板材の一方の面に、薄膜法又は厚膜法により、少なくとも電極層を有する受動素子を形成する第１の工程と、
前記受動素子を搭載するための第１の接続端子と前記半導体素子を搭載するための第２の接続端子を同一面側に有する樹脂配線板を作製する第２の工程と、
前記板材の上に前記受動素子が形成された構造体と前記樹脂配線板とを、前記受動素子の電極層が前記第１の接続端子に対応するようにして接合する第３の工程とを含むことを特徴とする半導体パッケージの製造方法。A method for manufacturing a semiconductor package for mounting a semiconductor element, comprising: forming a passive element having at least an electrode layer on one surface of a heat-resistant plate material by a thin film method or a thick film method; ,
A second step of producing a resin wiring board having a first connection terminal for mounting the passive element and a second connection terminal for mounting the semiconductor element on the same surface side;
And a third step of joining the structure in which the passive element is formed on the plate and the resin wiring board so that the electrode layer of the passive element corresponds to the first connection terminal. A method of manufacturing a semiconductor package. 前記第１の工程において前記受動素子を２００℃以上の温度で形成することを特徴とする請求項５に記載の半導体パッケージの製造方法。  6. The method of manufacturing a semiconductor package according to claim 5, wherein the passive element is formed at a temperature of 200 [deg.] C. or higher in the first step. 前記第１の工程において、前記耐熱性を有する板材として、前記半導体素子が搭載される部分に対応した箇所に、該半導体素子の搭載により占有される面積よりも大きな面積の開口部を有するように枠状に加工された金属板を用いることを特徴とする請求項５に記載の半導体パッケージの製造方法。  In the first step, as the heat-resistant plate material, an opening having an area larger than an area occupied by mounting of the semiconductor element is provided at a position corresponding to a part on which the semiconductor element is mounted. 6. The method of manufacturing a semiconductor package according to claim 5, wherein a metal plate processed into a frame shape is used. 前記第３の工程において、更に絶縁性の接着剤を用いて前記構造体と前記樹脂配線板とを接合することを特徴とする請求項５に記載の半導体パッケージの製造方法。  6. The method of manufacturing a semiconductor package according to claim 5, wherein, in the third step, the structure and the resin wiring board are further bonded using an insulating adhesive. 前記第１及び第２の接続端子として、はんだバンプ又は金バンプを形成することを特徴とする請求項５に記載の半導体パッケージの製造方法。  6. The method of manufacturing a semiconductor package according to claim 5, wherein solder bumps or gold bumps are formed as the first and second connection terminals. 請求項９に記載の接続端子に代えて、異方性導電膜を用いて前記第１及び第２の接続端子を形成することを特徴とする請求項５に記載の半導体パッケージの製造方法。  The method for manufacturing a semiconductor package according to claim 5, wherein the first and second connection terminals are formed using anisotropic conductive films instead of the connection terminals according to claim 9. 請求項１から４のいずれか一項に記載の半導体パッケージに前記第２の電気的接続手段を介して半導体素子が搭載されていることを特徴とする半導体装置。  A semiconductor device, wherein a semiconductor element is mounted on the semiconductor package according to claim 1 through the second electrical connection means. 請求項５から１０のいずれか一項に記載の半導体パッケージの製造方法によって製造された半導体パッケージに前記第２の接続端子を介して半導体素子が搭載されていることを特徴とする半導体装置。  11. A semiconductor device, wherein a semiconductor element is mounted on the semiconductor package manufactured by the method for manufacturing a semiconductor package according to claim 5, via the second connection terminal.
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