JP3894091B2 - IC chip built-in multilayer substrate and manufacturing method thereof - Google Patents

IC chip built-in multilayer substrate and manufacturing method thereof Download PDF

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  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Description

【０００１】
【発明の属する技術分野】
この発明は、ＩＣチップ内蔵多層基板およびその製造方法に関する。詳しくは、ＬＳＩチップ等のＩＣチップを多層基板に内蔵させると共に、該ＩＣチップの裏面と所定の基板のグランド配線との間に導電性の接続手段を設ける構成とすることによって、基板の薄型化、小型化ができると共に、ＩＣチップ部分にシールド効果を持たせ、ＩＣチップから発生するノイズを除去でき、かつ配線パターンを通じて効率良く放熱することができるようにしたＩＣチップ内蔵多層基板およびその製造方法に係るものである。
【０００２】
【従来の技術】
従来、基板に電子部品を表面実装した場合、近接回路間のノイズ対策に関しては、金属の筐体（シールドケース）をＩＣチップに覆い被せるようにしてシールドしていた（例えば、特許文献１参照）。また、ＩＣチップが発生した熱を排除するために、ＩＣチップの裏面に放熱板などを装着する（例えば、特許文献２参照）。
【０００３】
図９は、シールドケースが装着される実装基板１０Ａの構成を示す図である。図９に示すように、実装基板１０Ａは、ＩＣチップ１と、配線基板２と、シールドケース３と、実装部品４とから構成されている。ＩＣチップ１は、接着樹脂５により配線基板２に装着されている。配線基板２は、絶縁樹脂板６と、配線７と、各層の配線を接続するための金属突起物８とからなる。シールドケース３は金属材料からなり、配線基板２に装着されている。このシールドケース３によりＩＣチップ部分にシールド効果を持たせ、ＩＣチップから発生するノイズが除去される。
【０００４】
また、図１０は、ＩＣチップの上に放熱板が装着される実装基板１０Ｂの構成を示す図である。図１０に示すように、実装基板１０Ｂは、ＩＣチップ１と、配線基板２と、放熱板３Ａと、実装部品４とから構成されている。ＩＣチップ１は、接着樹脂５により配線基板２に装着されている。配線基板２は、絶縁樹脂板６と、配線７と、各層の配線を接続するための金属突起物８とからなる。放熱板３Ａは、金属材、例えばアルミニウムからなり、ＩＣチップ１の裏面に接着することにより配置されている。この放熱板３ＡによりＩＣチップ１から発生した熱が空気中に放出される。
【０００５】
【特許文献１】
特開平１０−３３５８６９号公報
【特許文献２】
特開平１０−２０９３４５号公報
【０００６】
【発明が解決しようとする課題】
上述したように、シールドケース３、放熱板３Ａを配置する実装基板１０Ａ、１０Ｂの場合、例えば、図９に示すように、ＩＣチップ１を覆うようにシールドケース３を配置する場合、配線基板２の実装面積が少なくなるため、基板の実装面積が有効に使用できないという問題がある。また例えば、図１０に示すように、ＩＣチップ１の上に放熱板３Ａを配置する場合、配線基板２における実装後のトータル厚さが大きくなり、基板の薄型化が困難という欠点がある。
【０００７】
また、現代電子機器の小型化に伴い、半導体産業において半導体装置の小型化、薄型化、高密度化が進みつつある。近年、携帯電話機や、携帯用のパーソナルコンピュータなどの携帯端末装置に、ベアチップ状態の半導体集積回路装置（以下単に「ＩＣチップ」という）を実装したＩＣチップ実装基板が使用されるようになってきた。この種の実装基板には個々のＩＣチップがモールド成形されることなく、複数のＩＣチップ、抵抗ならびにコンデンサなどの電子部品が混在して平面的に実装されている。この場合、ＩＣチップの裏面にグランドを必要とするものに対して、ＩＣチップの裏面にグランド配線を設置するため、上述したように放熱板などを配置することが困難である。
【０００８】
そこで、この発明は、基板の薄型化、小型化ができると共に、ＩＣチップ部分にシールド効果を持たせ、ＩＣチップから発生するノイズを除去でき、かつ配線パターンを通じて効率良く放熱することができるようにしたＩＣチップ内蔵多層基板等を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係るＩＣチップ内蔵多層基板は、ＩＣチップ内蔵多層基板において、ＩＣチップを実装する第１の基板と、ＩＣチップを挿入する開孔が設けられ、第１の基板と積層する第２の基板と、第１の基板に実装されたＩＣチップを覆うように第２の基板と積層する第３の基板と、第３の基板と対向するＩＣチップの裏面と、第３の基板と対向する第２の基板の表面に形成されたグランド配線とを接続する接地手段とを備え、接地手段は、ＩＣチップの裏面から、第２の基板の開孔周辺で、グランド配線との間にペースト状またはシート状の導電性材料を配置してなることを特徴とする。
【００１０】
また、この発明に係るＩＣチップ内蔵多層基板は、ＩＣチップ内蔵多層基板において、ＩＣチップを実装する第１の基板と、ＩＣチップを挿入する開孔が設けられ、第１の基板と積層する第２の基板と、第１の基板に実装されたＩＣチップを覆うように第２の基板と積層する第３の基板と、第３の基板と対向するＩＣチップの裏面と、第２の基板と対向する第１の基板の表面に形成されたグランド配線とを接続する接地手段とを備え、接地手段は、ＩＣチップの裏面から、ＩＣチップを覆ってグランド配線との間に金属箔を配置してなることを特徴とする。
更に、この発明に係るＩＣチップ内蔵多層基板は、ＩＣチップ内蔵多層基板において、ＩＣチップを実装する第１の基板と、ＩＣチップを挿入する開孔が設けられ、第１の基板と積層する第２の基板と、第１の基板に実装されたＩＣチップを覆うように第２の基板と積層する第３の基板と、第３の基板と対向するＩＣチップの裏面と、第３の基板の２層の配線基板の間に形成されたグランド配線とを接続する接地手段とを備え、接地手段は、グランド配線から、ＩＣチップの裏面まで第３の基板を貫通する金属突起物であることを特徴とする。
【００１１】
この発明に係るＩＣチップ内蔵多層基板の製造方法は、ＩＣチップを実装する第１の基板と、ＩＣチップを挿入する開孔が設けられた第２の基板と、ＩＣチップを覆うように配置する第３の基板とを備えるＩＣチップ内蔵多層基板の製造方法であって、ＩＣチップを第１の基板に実装する第１の工程と、第１の工程でＩＣチップが実装された第１の基板の上に、ＩＣチップが開孔中にくるように第２の基板を配置する第２の工程と、ＩＣチップの裏面から、第２の基板の開孔周辺で、第２の基板の表面に形成されたグランド配線との間にペースト状またはシート状の導電性材料を配置して、ＩＣチップの裏面と第２の基板のグランド配線とを接続する第３の工程と、ＩＣチップを覆うように第２の基板の上に第３の基板を配置する第４の工程とを備えるものである。
【００１２】
また、この発明に係るＩＣチップ内蔵多層基板の製造方法は、ＩＣチップを実装する第１の基板と、ＩＣチップを挿入する開孔が設けられた第２の基板と、ＩＣチップを覆うように配置する第３の基板とを備えるＩＣチップ内蔵多層基板の製造方法であって、ＩＣチップを第１の基板に実装する第１の工程と、第１の工程でＩＣチップが実装された第１の基板の上に、ＩＣチップが開孔中にくるように第２の基板を配置する第２の工程と、ＩＣチップの裏面から、第１の基板の表面に形成されたグランド配線との間に、ＩＣチップを覆って金属箔を配置して、ＩＣチップの裏面と第１の基板のグランド配線とを接続する第３の工程と、ＩＣチップを覆うように第２の基板の上に第３の基板を配置する第４の工程とを備えるものである。
更に、この発明に係るＩＣチップ内蔵多層基板の製造方法は、ＩＣチップを実装する第１の基板と、ＩＣチップを挿入する開孔が設けられた第２の基板と、ＩＣチップを覆うように配置する第３の基板とを備えるＩＣチップ内蔵多層基板の製造方法であって、ＩＣチップを第１の基板に実装する第１の工程と、第１の工程でＩＣチップが実装された第１の基板の上に、ＩＣチップが開孔中にくるように第２の基板を配置する第２の工程と、ＩＣチップの裏面と、第３の基板の２層の配線基板の間に形成されたグランド配線と接続され、第３の基板を貫通した金属突起物とを接触するように第３の基板を配置する第３の工程とを備えるものである。
【００１３】
この発明においては、ＬＳＩチップ等のＩＣチップを実装する第１の基板と、ＩＣチップを挿入する開孔が設けられた第２の基板と、ＩＣチップを覆うように配置する第３の基板とを備えるＩＣチップ内蔵多層基板において、ＩＣチップを多層基板に内蔵させると共に、該ＩＣチップの裏面と所定の基板のグランド配線との間に導電性の接続手段を設けることにより、基板の薄型化、小型化ができると共に、ＩＣチップ部分にシールド効果を持たせ、ＩＣチップから発生するノイズを除去でき、かつ配線パターンを通じて効率良く放熱することが可能になる。
【００１４】
また、ベアチップ（ベア半導体チップ）のようなＩＣチップがＩＣチップの裏面にグランドを必要とする場合、グランド接続ができると共に、シールド効果と放熱効果が得られる。
【００１５】
【発明の実施の形態】
以下、図１〜図３を参照しながら、この発明の第１の実施の形態について説明する。
【００１６】
図１は、この発明の第１の実施の形態としてのＩＣチップ内蔵多層基板１００の構成を示している。この図１はＩＣチップ内蔵多層基板１００の断面構造を示している。
図１に示すように、ＩＣチップ内蔵多層基板１００は、ＩＣチップ１１と、第１の基板１２と、第２の基板１３と、第３の基板１４と、接地手段としてのペースト１５とから構成されている。
【００１７】
ＩＣチップ１１は、例えば、ベアチップ（ベア半導体チップ）である。このＩＣチップ１１は接着樹脂１６により第１の基板１２に装着されている。接着樹脂１６には、例えばエポキシ樹脂が用いられる。
【００１８】
第１、第２、第３の基板１２，１３，１４は、それぞれ絶縁樹脂板１７と、配線１８と、各層の配線を接続するための金属突起物１９とからなる。即ち、第１、第２、第３の基板１２，１３，１４は、パターンが形成された基板である。図２は、第１、第２、第３の基板の構成を示す図である。
【００１９】
図２（ａ）は第３の基板１４の構成例を示す図である。図２（ａ）に示すように、第３の基板１４は２層の配線基板からなる。２層の配線基板の間および上表面に配線パターンが形成されている。図２（ｂ）は第２の基板１３の構成例を示す図である。図２（ｂ）に示すように、第２の基板１３は、ＩＣチップ１１を挿入する開孔（窓枠）Ｗが設けられている。また、第２の基板１３の上表面に配線パターンが形成されている。図２（ｃ）は第１の基板１２の構成例を示す図である。この第１の基板１２は上下の表面に配線パターンが形成されている。また、上表面にＩＣチップ１１を配置するための電極端子である導体バンプＰが設けられている。
【００２０】
ペースト１５は、ＩＣチップ１１の裏面と第２の基板のグランド配線とを接続するものである。このペースト１５は、銀ペーストなどを印刷、もしくはディスペンスして硬化させたものである。また、ペースト１５の代わりにシート状の導電材料を貼り付けて硬化させたものを用いてもよい。
【００２１】
また、ペースト１５の材料として、放熱効果を必要とするときは、熱伝導性の良いものを選び、シールド効果やグランドとしての効果を必要とするときは、導電性の高いものを選ぶことが可能とされる。
【００２２】
次に、図１に示すＩＣチップ内蔵多層基板１００の製造工程について、図３の工程図を参照して説明する。
まず、予め第１、第２及び第３の基板１２〜１４を形成して置く。そして、図３の工程図を示すように、ＩＣチップ１１を第１の基板１２に配置し、次に、ＩＣチップ１１を挿入する開孔Ｗを有する第２の基板１３を積層し、次に、ＩＣチップ１１の裏面と第２の基板１３の開孔Ｗ周辺にペースト１５を印刷、もしくはディスペンスして硬化させ、最後に、第２の基板１３の上に、第３の基板１４を積層する。
【００２３】
図３（ａ）は、ＩＣチップ内蔵多層基板１００製造プロセス中のＩＣチップ実装工程で、ＩＣチップ１１が実装された状態を示している。この工程では、予め形成された第１の基板１２にＩＣチップ１１を実装する。この場合、接着樹脂１６を用いて、ＩＣチップ１１を第１の基板１２の導体バンプＰ上に固着させる。
【００２４】
図３（ｂ）は、第２の基板１３を配置する工程で、第２の基板が積層された後の状態を示している。この工程では、予め形成された第２の基板１３を、ＩＣチップ１１が実装された第１の基板１２に積層する。この場合、ＩＣチップ１１が第２の基板１３の開孔Ｗに挿入するように、第２の基板１３を上から第１の基板１２上に積層する。
【００２５】
図３（ｃ）は、ペースト１５を配置する工程で、ペースト１５が配置された状態を示している。この工程では、第１と第２の基板１２，１３が積層された後、例えば、ＩＣチップ１１の裏面と第２の基板１３の開孔Ｗ周辺にペースト１５を印刷して硬化させる。この場合、ＩＣチップ１１の裏面と第２の基板１３の上表面のグランド配線Ｇ２とを電気的に接続するように、ペースト１５がグランド配線Ｇ２まで印刷される。
【００２６】
図３（ｄ）は、第３の基板１４を配置する工程で、第３の基板１４が配置された状態（完成状態）を示している。この工程では、ペースト１５が配置された第１と第２の基板からなるユニットの上に第３の基板１４を積層し、ＩＣチップ１１を覆うように配置する。第３の基板１４が配置された後、図１に示すＩＣチップ内蔵多層基板１００が得られる。
【００２７】
以上説明したように、第１の実施の形態においては、ＩＣチップ１１を実装する第１の基板１２と、ＩＣチップ１１を挿入する開孔Ｗが設けられた第２の基板１３と、ＩＣチップ１１を覆うように配置する第３の基板１４とを備えるＩＣチップ内蔵多層基板において、ＩＣチップ１１を多層基板に内蔵させると共に、このＩＣチップ１１の裏面と第２の基板１３のグランド配線との間に導電性のペースト１５が設けられる。
【００２８】
これにより、従来のようにシールドケースを用いることがなく、基板の実装面積を有効に利用し、製品の小型化ができると共に、ＩＣチップ１１の部分にシールド効果を持たせ、ＩＣチップ１１から発生するノイズを除去できる。
【００２９】
また、従来のように放熱板を用いた自然放熱（空気による）ではなく、製品の薄型化ができると共に、配線パターンを通じて効率良く放熱することができる。また、ＩＣチップ（ベアチップ）１１の裏面にグランド配線が必要な場合でもフリップチップ実装することが可能になる。
【００３０】
次に、図４および図５を参照しながら、この発明の第２の実施の形態について説明する。
図４は、この発明の第２の実施の形態としてのＩＣチップ内蔵多層基板２００の構成を示している。この図４はＩＣチップ内蔵多層基板２００の断面構造を示している。また、この図４において、図１と対応する部分には、同一符号を付し、その詳細説明は省略する。
【００３１】
図４に示すように、ＩＣチップ内蔵多層基板２００は、ＩＣチップ１１と、第１の基板１２と、第２の基板１３と、第３の基板１４と、接地手段としての金属箔２５とから構成されている。
【００３２】
ＩＣチップ内蔵多層基板２００の第１，第２及び第３の基板１２，１３，１４はＩＣチップ内蔵多層基板１００の各層基板とそれぞれ同様の構成を有する（図２参照）。
【００３３】
金属箔２５は、ＩＣチップ１１の裏面と第１の基板１２のグランド配線とを接続するものである。この金属箔２５は、熱伝導性、導電性の良いもの、例えば銅箔とされる。銅箔とＩＣチップ１１の裏面とは銀ペーストなど導電性ペースト使用し固着させる。また、金属箔２５は、第１の基板１２の表面まで貼り付けられ、第１の基板１２のグランド配線Ｇ１と接続するように配置されている。
【００３４】
また、金属箔２５の材料として、放熱効果を必要とするときは、熱伝導性の良いものを選び、シールド効果やグランドとしての効果を必要とするときは、導電性の高いものを選ぶことが可能とされる。
【００３５】
次に、図４に示すＩＣチップ内蔵多層基板２００の製造工程について、図５の工程図を参照して説明する。
まず、予め第１、第２及び第３の基板を形成して置く。そして、図５の工程図を示すように、ＩＣチップ１１を第１の基板１２に配置し、次に、ＩＣチップ１１を覆うように金属箔２５を配置し、次に、ＩＣチップ１１を挿入する開孔Ｗを有する第２の基板１３を積層し、最後に、第２の基板１３の上に、第３の基板１４を積層する。
【００３６】
図５（ａ）は、ＩＣチップ内蔵多層基板２００製造プロセス中のＩＣチップ実装工程で、ＩＣチップ１１が実装された状態を示している。この工程では、予め形成された第１の基板１２にＩＣチップ１１を実装する。この場合、接着樹脂１６を用いて、ＩＣチップ１１を第１の基板１２の導体バンプＰ上に固着させる。
【００３７】
図５（ｂ）は、金属箔２５を配置する工程で、金属箔２５が配置された状態を示している。この工程では、ＩＣチップ１１が実装された後、ＩＣチップ１１を覆うように金属箔２５を配置する。この場合、ＩＣチップ１１の裏面と金属箔２５との間に導電性ペースト、例えば銀ペーストを塗布し密着させ、また、第１の基板１２の上表面のグランド配線Ｇ１とを電気的に接続するように、金属箔２５をグランド配線Ｇ１まで配置する。
【００３８】
図５（ｃ）は、第２の基板１３を配置する工程で、第２の基板が積層された後の状態を示している。この工程では、予め形成された第２の基板１３を、ＩＣチップ１１が配置された第１の基板１２に積層する。この場合、ＩＣチップ１１が第２の基板１３の開孔Ｗに挿入するように、第２の基板１３を上から第１の基板１２上に積層する。
【００３９】
図５（ｄ）は、第３の基板１４を配置する工程で、第３の基板１４が配置された状態（完成状態）を示している。この工程では、金属箔２５が配置された後の第１と第２の基板１２，１３からなるユニットの上に第３の基板１４を積層し、ＩＣチップ１１覆うように配置する。第３の基板１４が配置された後、図４に示すＩＣチップ内蔵多層基板２００が得られる。
【００４０】
以上説明したように、第２の実施の形態においては、ＩＣチップ１１を実装する第１の基板１２と、ＩＣチップ１１を挿入する開孔Ｗが設けられた第２の基板１３と、ＩＣチップ１１を覆うように配置する第３の基板１４とを備えるＩＣチップ内蔵多層基板において、ＩＣチップ１１を多層基板に内蔵させると共に、このＩＣチップ１１の裏面と第１の基板１２のグランド配線Ｇ１との間に金属箔２５が設けられる。
【００４１】
これにより、従来のようにシールドケースを用いることがなく、基板の実装面積を有効に利用し、製品の小型化ができると共に、ＩＣチップ１１の部分にシールド効果を持たせ、ＩＣチップ１１から発生するノイズを除去できる。
【００４２】
また、従来のように放熱板を用いた自然放熱（空気による）ではなく、製品の薄型化ができると共に、配線パターンを通じて効率良く放熱することができる。
また、ＩＣチップ（ベアチップ）１１の裏面にグランド配線が必要な場合でもフリップチップ実装することが可能になる。
また、上述した第２の実施の形態のＩＣチップ内蔵多層基板２００は、金属箔２５が第１の基板１２の表面まで配置されるため、より良いシールド効果が得られる。
【００４３】
以下、図６〜図８を参照しながら、この発明の第３の実施の形態について説明する。
図６は、この発明の第３の実施の形態としてのＩＣチップ内蔵多層基板３００の構成を示している。この図６はＩＣチップ内蔵多層基板３００の断面構造を示している。また、この図６において、図１と対応する部分には、同一符号を付している。
【００４４】
図６に示すように、ＩＣチップ内蔵多層基板３００は、ＩＣチップ１１と、第１の基板１２と、第２の基板１３と、第３の基板１４とから構成されている。
ＩＣチップ１１は、例えば、ベアチップ（ベア半導体チップ）である。このＩＣチップ１１は接着樹脂１６により第１の基板１２に装着されている。接着樹脂１６には、例えばエポキシ樹脂が用いられる。
【００４５】
第１、第２、第３の基板１２，１３，１４は、それぞれ絶縁樹脂板１７と、配線１８と、各層の配線１８を接続するための金属突起物１９とからなる。即ち、第１、第２、第３の基板１２，１３，１４は、パターンが形成された基板である。図２は、第１、第２、第３の基板の構成を示す図である。
【００４６】
図７（ａ）は第３の基板１４の構成例を示す図である。図７（ａ）に示すように、第３の基板１４は２層の配線基板からなる。２層の配線基板の間と、上表面に配線パターンが形成されている。また、接地手段としての金属突起物３５が２本設けられている。この金属突起物３５は、第３の基板１４のグランド配線Ｇ３とが接続され、基板積層されたときＩＣチップ１１の裏面と接触できるように設計されている。
【００４７】
図７（ｂ）は第２の基板１３の構成例を示す図である。図７（ｂ）に示すように、第２の基板１３は、ＩＣチップ１１を挿入する開孔（窓枠）Ｗが設けられている。また、上表面に配線パターンが形成されている。
【００４８】
図７（ｃ）は第１の基板１２の構成例を示す図である。この第１の基板１２は上下の表面に配線パターンが形成されている。また、上表面にＩＣチップ１１を配置するための電極端子である導体バンプＰが設けられている。
【００４９】
次に、図６に示すＩＣチップ内蔵多層基板３００の製造工程について、図８の工程図を参照して説明する。
まず、予め第１、第２及び第３の基板を形成して置く。そして、図８の工程図を示すように、ＩＣチップ１１を第１の基板１２に配置し、次に、ＩＣチップ１１を挿入する開孔Ｗを有する第２の基板１３を積層し、最後に、第２の基板１３の上に、第３の基板１３を積層する。
【００５０】
図８（ａ）は、ＩＣチップ内蔵多層基板３００製造プロセス中のＩＣチップ実装工程で、ＩＣチップ１１が実装された状態を示している。この工程では、予め形成された第１の基板１２にＩＣチップ１１を実装する。この場合、接着樹脂１６を用いて、ＩＣチップ１１を第１の基板１２の導体バンプＰ上に固着させる。
【００５１】
図８（ｂ）は、第２の基板１３を配置する工程で、第２の基板が積層された後の状態を示している。この工程では、予め形成された第２の基板１３を、ＩＣチップ１１が実装された第１の基板１２に積層する。この場合、ＩＣチップ１１が第２の基板１３の開孔Ｗに挿入するように、第２の基板１３を上から第１の基板１２上に積層する。
【００５２】
図８（ｃ）は、第３の基板１４を配置する工程で、第３の基板１４が配置される状態を示している。この工程では、ＩＣチップ１１が配置された第１と、第２の基板とからなるユニットの上に第３の基板１４を積層する。この場合、金属突起物３５がＩＣチップ１１の裏面と接触されるように第３の基板１４を配置する。第３の基板１４が配置された後、図７に示すＩＣチップ内蔵多層基板３００が得られる。
【００５３】
なお、第３の基板１４のグランド配線Ｇ３は、所定の広さを有するもの、例えばＩＣチップ１１の裏面より大きい面積を有するものとされても良い。この場合、グランド配線Ｇ３によるシールド効果が得られる。
【００５４】
以上説明したように、第３の実施の形態においては、ＩＣチップ１１を実装する第１の基板１２と、ＩＣチップ１１を挿入する開孔Ｗが設けられた第２の基板１３と、ＩＣチップ１１を覆うように配置する第３の基板１４とを備えるＩＣチップ内蔵多層基板において、ＩＣチップ１１を多層基板に内蔵させると共に、このＩＣチップ１１の裏面と第３の基板１４のグランド配線との間に金属突起物３５が設けられる。
【００５５】
これにより、従来のようにシールドケースを用いることがなく、基板の実装面積を有効に利用し、製品の小型化ができると共に、ＩＣチップ１１の部分にシールド効果を持たせ、ＩＣチップ１１から発生するノイズを除去できる。
【００５６】
また、従来のように放熱板を用いた自然放熱（空気による）ではなく、製品の薄型化ができると共に、配線パターンを通じて効率良く放熱することができる。また、ＩＣチップ（ベアチップ）１１の裏面にグランド配線が必要な場合でもフリップチップ実装することが可能になる。
【００５７】
また、接地手段としての金属突起物３５が第３の基板１４に設けられている、即ち、第３の基板１４の作成時に金属突起物３５が形成されるため、ＩＣチップの接地が簡単に実現でき、ＩＣチップ内蔵多層基板３００の製造工数を削減することができる。
【００５８】
なお、上述実施の形態においては、ＩＣチップ１１はベアチップである場合について説明したが、これに限定されるものではない。他のタイプの半導体チップにもこの発明を適用できる。
【００５９】
また、上述実施の形態においては、ＩＣチップ１１がフリップチップ接続である場合について説明したが、これに限定されるものではない。例えば、ビームリード接続の場合にもこの発明を適用できる。
【００６０】
【発明の効果】
この発明によれば、ＬＳＩチップ等のＩＣチップを多層基板に内蔵させると共に、該ＩＣチップの裏面と所定の基板のグランド配線との間に導電性の接続手段を設けるものであり、基板の薄型化、小型化ができると共に、ＩＣチップの部分にシールド効果を持たせ、ＩＣチップから発生するノイズを除去でき、かつ配線パターンを通じて効率良く放熱することができる。
【図面の簡単な説明】
【図１】第１の実施の形態のＩＣチップ内蔵多層基板１００の構成を示す図である。
【図２】ＩＣチップ内蔵多層基板１００の各層基板の構成を示す図である。
【図３】第１の実施の形態のＩＣチップ内蔵多層基板１００の製造工程を示す図である。
【図４】第２の実施の形態のＩＣチップ内蔵多層基板２００の構成を示す図である。
【図５】第２の実施の形態のＩＣチップ内蔵多層基板２００の製造工程を示す図である。
【図６】第３の実施の形態のＩＣチップ内蔵多層基板３００の構成を示す図である。
【図７】ＩＣチップ内蔵多層基板３００の各層基板の構成を示す図である。
【図８】第３の実施の形態のＩＣチップ内蔵多層基板３００の製造工程を示す図である。
【図９】シールドケースが装着される実装基板の構成例を示す図である。
【図１０】放熱板が装着される実装基板の構成例を示す図である。
【符号の説明】
１１・・・ＩＣチップ、１２・・・第１の基板、１３・・・第２の基板、１４・・・第３の基板、１５・・・ペースト、１６・・・接着樹脂、１７・・・絶縁樹脂板、１８・・・配線、１９，３５・・・金属突起物、２５・・・金属箔、１００，２００，３００・・・ＩＣチップ内蔵多層基板、Ｇ１，Ｇ２，Ｇ３・・・グランド配線、Ｗ・・・開孔、Ｐ・・・バンプ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an IC chip built-in multilayer substrate and a method for manufacturing the same. Specifically, an IC chip such as an LSI chip is built in a multilayer substrate, and a conductive connecting means is provided between the back surface of the IC chip and a ground wiring of a predetermined substrate, thereby reducing the thickness of the substrate. IC chip built-in multilayer substrate that can be miniaturized, has a shielding effect on the IC chip portion, can remove noise generated from the IC chip, and can efficiently dissipate heat through the wiring pattern, and a method of manufacturing the same It is related to.
[0002]
[Prior art]
Conventionally, when electronic components are surface-mounted on a substrate, with respect to measures against noise between adjacent circuits, a metal casing (shield case) is covered with an IC chip and shielded (see, for example, Patent Document 1). . Further, in order to eliminate the heat generated by the IC chip, a heat sink or the like is attached to the back surface of the IC chip (see, for example, Patent Document 2).
[0003]
FIG. 9 is a diagram illustrating a configuration of a mounting substrate 10A to which a shield case is attached. As shown in FIG. 9, the mounting substrate 10 </ b> A includes an IC chip 1, a wiring substrate 2, a shield case 3, and a mounting component 4. The IC chip 1 is mounted on the wiring board 2 with an adhesive resin 5. The wiring board 2 includes an insulating resin plate 6, wirings 7, and metal protrusions 8 for connecting the wirings of each layer. The shield case 3 is made of a metal material and is attached to the wiring board 2. The shield case 3 provides a shield effect to the IC chip portion, and noise generated from the IC chip is removed.
[0004]
FIG. 10 is a diagram showing a configuration of a mounting substrate 10B on which a heat sink is mounted on the IC chip. As shown in FIG. 10, the mounting substrate 10 </ b> B includes an IC chip 1, a wiring substrate 2, a heat sink 3 </ b> A, and a mounting component 4. The IC chip 1 is mounted on the wiring board 2 with an adhesive resin 5. The wiring board 2 includes an insulating resin plate 6, wirings 7, and metal protrusions 8 for connecting the wirings of each layer. The heat radiating plate 3 </ b> A is made of a metal material, for example, aluminum, and is disposed by adhering to the back surface of the IC chip 1. The heat generated from the IC chip 1 is released into the air by the heat radiating plate 3A.
[0005]
[Patent Document 1]
Japanese Patent Laid-Open No. 10-335869
[Patent Document 2]
JP-A-10-209345
[0006]
[Problems to be solved by the invention]
As described above, in the case of the mounting boards 10A and 10B on which the shield case 3 and the heat sink 3A are arranged, for example, as shown in FIG. 9, when the shield case 3 is arranged so as to cover the IC chip 1, the wiring board 2 Therefore, there is a problem that the mounting area of the board cannot be used effectively. Further, for example, as shown in FIG. 10, when the heat sink 3A is arranged on the IC chip 1, the total thickness after mounting on the wiring board 2 becomes large, and there is a drawback that it is difficult to make the board thin.
[0007]
In addition, with the downsizing of modern electronic devices, semiconductor devices are becoming smaller, thinner and higher density in the semiconductor industry. In recent years, an IC chip mounting substrate in which a bare chip semiconductor integrated circuit device (hereinafter simply referred to as an “IC chip”) is mounted on a mobile terminal device such as a mobile phone or a portable personal computer has come to be used. . On this type of mounting substrate, individual IC chips are not molded, and a plurality of IC chips, resistors, and electronic components such as capacitors are mixedly mounted in a plane. In this case, it is difficult to dispose a heat sink or the like as described above because the ground wiring is provided on the back surface of the IC chip, while the ground is required on the back surface of the IC chip.
[0008]
Therefore, the present invention can reduce the thickness and size of the substrate, provide a shield effect to the IC chip portion, remove noise generated from the IC chip, and efficiently dissipate heat through the wiring pattern. An object of the present invention is to provide a multilayer substrate with a built-in IC chip.
[0009]
[Means for Solving the Problems]
  An IC chip built-in multilayer substrate according to the present invention includes a first substrate on which the IC chip is mounted and an opening into which the IC chip is inserted, and the second substrate laminated on the first substrate. A substrate, a third substrate laminated with the second substrate so as to cover the IC chip mounted on the first substrate,Opposing to the third substrateWith the back of the IC chipFormed on the surface of the second substrate facing the third substrateA grounding means for connecting the ground wiring;The grounding means is characterized in that a paste-like or sheet-like conductive material is arranged between the back surface of the IC chip and the ground wiring around the opening of the second substrate.
[0010]
  The IC chip built-in multilayer substrate according to the present invention includes a first substrate on which the IC chip is mounted and an opening into which the IC chip is inserted, and is laminated on the first substrate. A second substrate, a third substrate stacked on the second substrate so as to cover the IC chip mounted on the first substrate, a back surface of the IC chip facing the third substrate, a second substrate, And a grounding means for connecting the ground wiring formed on the surface of the first substrate facing each other. The grounding means covers the IC chip from the back surface of the IC chip and arranges a metal foil between the ground wiring and the ground wiring. It is characterized by.
  Furthermore, the IC chip built-in multilayer substrate according to the present invention includes a first substrate on which the IC chip is mounted and an opening into which the IC chip is inserted, and is laminated on the first substrate. The second substrate, a third substrate laminated with the second substrate so as to cover the IC chip mounted on the first substrate, a back surface of the IC chip facing the third substrate, and a third substrate A grounding means for connecting the ground wiring formed between the two layers of the wiring board, and the grounding means is a metal protrusion penetrating the third substrate from the ground wiring to the back surface of the IC chip. Features.
[0011]
  The method of manufacturing a multilayer substrate with a built-in IC chip according to the present invention is arranged so as to cover the first substrate on which the IC chip is mounted, the second substrate in which the opening for inserting the IC chip is provided, and the IC chip. A method for manufacturing an IC chip built-in multilayer substrate comprising a third substrate, the first step of mounting the IC chip on the first substrate, and the first substrate on which the IC chip is mounted in the first step A second step of disposing a second substrate such that the IC chip is in the opening;A paste-like or sheet-like conductive material is disposed between the back surface of the IC chip and the ground wiring formed on the surface of the second substrate around the opening of the second substrate,With the back of the IC chipSecondA third step of connecting the ground wiring of the second substrate and a fourth step of disposing the third substrate on the second substrate so as to cover the IC chip.
[0012]
  Also, the manufacturing method of the IC chip built-in multilayer substrate according to the present invention covers the first chip on which the IC chip is mounted, the second substrate on which the opening for inserting the IC chip is provided, and the IC chip. A method for manufacturing an IC chip built-in multilayer substrate including a third substrate to be arranged, the first step of mounting the IC chip on the first substrate, and the first step of mounting the IC chip in the first step A second step of disposing a second substrate on the substrate so that the IC chip is in the opening;Between the back surface of the IC chip and the ground wiring formed on the surface of the first substrate, a metal foil is disposed to cover the IC chip and connect the back surface of the IC chip and the ground wiring of the first substrate. And a fourth step of disposing the third substrate on the second substrate so as to cover the IC chip.
  Furthermore, the manufacturing method of the IC chip built-in multilayer substrate according to the present invention covers the first chip on which the IC chip is mounted, the second substrate on which the opening for inserting the IC chip is provided, and the IC chip. A method for manufacturing an IC chip built-in multilayer substrate including a third substrate to be arranged, the first step of mounting the IC chip on the first substrate, and the first step of mounting the IC chip in the first step A second step of placing the second substrate on the substrate of the IC chip so that the IC chip is in the opening, and the back surface of the IC chip and the wiring substrate of the second layer of the third substrate. And a third step of disposing the third substrate so as to contact the metal protrusion that is connected to the ground wiring and penetrates the third substrate.
[0013]
In the present invention, a first substrate on which an IC chip such as an LSI chip is mounted, a second substrate provided with an opening for inserting the IC chip, and a third substrate disposed so as to cover the IC chip, In the multilayer substrate with a built-in IC chip, the thickness of the substrate is reduced by incorporating the IC chip into the multilayer substrate and providing a conductive connection means between the back surface of the IC chip and the ground wiring of the predetermined substrate. In addition to being able to reduce the size, the IC chip portion has a shielding effect, noise generated from the IC chip can be removed, and heat can be efficiently radiated through the wiring pattern.
[0014]
Further, when an IC chip such as a bare chip (bare semiconductor chip) requires a ground on the back surface of the IC chip, a ground connection can be made and a shielding effect and a heat dissipation effect can be obtained.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS.
[0016]
FIG. 1 shows a configuration of a multilayer substrate 100 with a built-in IC chip as a first embodiment of the present invention. FIG. 1 shows a cross-sectional structure of a multilayer substrate 100 with a built-in IC chip.
As shown in FIG. 1, the IC chip built-in multilayer substrate 100 includes an IC chip 11, a first substrate 12, a second substrate 13, a third substrate 14, and a paste 15 as a grounding means. Has been.
[0017]
The IC chip 11 is, for example, a bare chip (bare semiconductor chip). The IC chip 11 is mounted on the first substrate 12 with an adhesive resin 16. For example, an epoxy resin is used as the adhesive resin 16.
[0018]
The first, second, and third substrates 12, 13, and 14 are each composed of an insulating resin plate 17, a wiring 18, and a metal protrusion 19 for connecting the wiring of each layer. That is, the first, second, and third substrates 12, 13, and 14 are substrates on which patterns are formed. FIG. 2 is a diagram showing the configuration of the first, second, and third substrates.
[0019]
FIG. 2A is a diagram illustrating a configuration example of the third substrate 14. As shown in FIG. 2A, the third substrate 14 includes a two-layer wiring substrate. A wiring pattern is formed between the two layers of wiring boards and on the upper surface. FIG. 2B is a diagram illustrating a configuration example of the second substrate 13. As shown in FIG. 2B, the second substrate 13 is provided with an opening (window frame) W into which the IC chip 11 is inserted. A wiring pattern is formed on the upper surface of the second substrate 13. FIG. 2C is a diagram illustrating a configuration example of the first substrate 12. The first substrate 12 has wiring patterns formed on upper and lower surfaces. Conductive bumps P, which are electrode terminals for placing the IC chip 11 on the upper surface, are provided.
[0020]
The paste 15 connects the back surface of the IC chip 11 and the ground wiring of the second substrate. This paste 15 is obtained by printing or dispensing a silver paste or the like and curing it. Further, instead of the paste 15, a sheet-like conductive material attached and cured may be used.
[0021]
In addition, as the material of the paste 15, a material having good thermal conductivity can be selected when a heat dissipation effect is required, and a material having high conductivity can be selected when a shielding effect or an effect as a ground is required. It is said.
[0022]
Next, the manufacturing process of the IC chip built-in multilayer substrate 100 shown in FIG. 1 will be described with reference to the process diagram of FIG.
First, the first, second and third substrates 12 to 14 are formed and placed in advance. Then, as shown in the process diagram of FIG. 3, the IC chip 11 is arranged on the first substrate 12, and then the second substrate 13 having the opening W into which the IC chip 11 is inserted is laminated, and then The paste 15 is printed or dispensed on the back surface of the IC chip 11 and the periphery of the opening W of the second substrate 13, and cured by dispensing, and finally the third substrate 14 is laminated on the second substrate 13. .
[0023]
FIG. 3A shows a state where the IC chip 11 is mounted in the IC chip mounting step during the manufacturing process of the IC chip built-in multilayer substrate 100. In this step, the IC chip 11 is mounted on the first substrate 12 formed in advance. In this case, the IC chip 11 is fixed on the conductor bump P of the first substrate 12 using the adhesive resin 16.
[0024]
FIG. 3B shows a state after the second substrate is laminated in the step of arranging the second substrate 13. In this step, the previously formed second substrate 13 is laminated on the first substrate 12 on which the IC chip 11 is mounted. In this case, the second substrate 13 is laminated on the first substrate 12 from above so that the IC chip 11 is inserted into the opening W of the second substrate 13.
[0025]
FIG. 3C shows a state in which the paste 15 is arranged in the step of arranging the paste 15. In this step, after the first and second substrates 12 and 13 are laminated, for example, the paste 15 is printed and cured on the back surface of the IC chip 11 and the periphery of the opening W of the second substrate 13. In this case, the paste 15 is printed up to the ground wiring G2 so as to electrically connect the back surface of the IC chip 11 and the ground wiring G2 on the upper surface of the second substrate 13.
[0026]
  FIG. 3D shows a state where the third substrate 14 is disposed (completed state) in the step of disposing the third substrate 14. In this step, the third substrate 14 is laminated on the unit composed of the first and second substrates on which the paste 15 is disposed, and the IC chip 11TheArrange to cover. After the third substrate 14 is disposed, the IC chip built-in multilayer substrate 100 shown in FIG. 1 is obtained.
[0027]
As described above, in the first embodiment, the first substrate 12 on which the IC chip 11 is mounted, the second substrate 13 in which the opening W for inserting the IC chip 11 is provided, and the IC chip In the multilayer substrate with a built-in IC chip including a third substrate 14 arranged so as to cover 11, the IC chip 11 is built in the multilayer substrate, and the back surface of the IC chip 11 and the ground wiring of the second substrate 13 A conductive paste 15 is provided therebetween.
[0028]
This eliminates the need for a shield case as in the prior art, makes it possible to effectively use the mounting area of the substrate, reduce the size of the product, and provide a shield effect to the portion of the IC chip 11, which is generated from the IC chip 11. Noise can be removed.
[0029]
In addition, it is possible to reduce the thickness of the product and efficiently dissipate heat through the wiring pattern, instead of natural heat dissipation (by air) using a heat dissipation plate as in the prior art. Further, even when ground wiring is required on the back surface of the IC chip (bare chip) 11, flip chip mounting can be performed.
[0030]
Next, a second embodiment of the present invention will be described with reference to FIGS.
FIG. 4 shows the configuration of an IC chip built-in multilayer substrate 200 as a second embodiment of the present invention. FIG. 4 shows a cross-sectional structure of a multilayer substrate 200 with a built-in IC chip. Further, in FIG. 4, the same reference numerals are given to the portions corresponding to those in FIG. 1, and the detailed description thereof will be omitted.
[0031]
As shown in FIG. 4, the IC chip built-in multilayer substrate 200 includes an IC chip 11, a first substrate 12, a second substrate 13, a third substrate 14, and a metal foil 25 as a grounding means. It is configured.
[0032]
The first, second, and third substrates 12, 13, and 14 of the IC chip built-in multilayer substrate 200 have the same configuration as each layer substrate of the IC chip built-in multilayer substrate 100 (see FIG. 2).
[0033]
The metal foil 25 connects the back surface of the IC chip 11 and the ground wiring of the first substrate 12. The metal foil 25 is made of a material having good thermal conductivity and conductivity, such as a copper foil. The copper foil and the back surface of the IC chip 11 are fixed using a conductive paste such as a silver paste. Further, the metal foil 25 is attached to the surface of the first substrate 12 and is disposed so as to be connected to the ground wiring G1 of the first substrate 12.
[0034]
Further, as the material of the metal foil 25, when a heat dissipation effect is required, a material having good thermal conductivity is selected, and when a shielding effect or a ground effect is required, a material having high conductivity is selected. It is possible.
[0035]
Next, the manufacturing process of the IC chip built-in multilayer substrate 200 shown in FIG. 4 will be described with reference to the process diagram of FIG.
First, the first, second and third substrates are formed and placed in advance. Then, as shown in the process diagram of FIG. 5, the IC chip 11 is arranged on the first substrate 12, and then the metal foil 25 is arranged so as to cover the IC chip 11, and then the IC chip 11 is inserted. The second substrate 13 having the opening W to be stacked is stacked, and finally, the third substrate 14 is stacked on the second substrate 13.
[0036]
FIG. 5A shows a state in which the IC chip 11 is mounted in the IC chip mounting step during the manufacturing process of the IC chip built-in multilayer substrate 200. In this step, the IC chip 11 is mounted on the first substrate 12 formed in advance. In this case, the IC chip 11 is fixed on the conductor bump P of the first substrate 12 using the adhesive resin 16.
[0037]
FIG. 5B shows a state in which the metal foil 25 is arranged in the step of arranging the metal foil 25. In this step, after the IC chip 11 is mounted, the metal foil 25 is disposed so as to cover the IC chip 11. In this case, a conductive paste, for example, a silver paste is applied and adhered between the back surface of the IC chip 11 and the metal foil 25, and is electrically connected to the ground wiring G1 on the upper surface of the first substrate 12. In this manner, the metal foil 25 is disposed up to the ground wiring G1.
[0038]
FIG. 5C shows a state after the second substrate is laminated in the step of arranging the second substrate 13. In this step, the previously formed second substrate 13 is laminated on the first substrate 12 on which the IC chip 11 is arranged. In this case, the second substrate 13 is laminated on the first substrate 12 from above so that the IC chip 11 is inserted into the opening W of the second substrate 13.
[0039]
FIG. 5D shows a state in which the third substrate 14 is disposed (completed state) in the step of disposing the third substrate 14. In this step, the third substrate 14 is laminated on the unit composed of the first and second substrates 12 and 13 after the metal foil 25 is disposed, and is disposed so as to cover the IC chip 11. After the third substrate 14 is disposed, the IC chip built-in multilayer substrate 200 shown in FIG. 4 is obtained.
[0040]
As described above, in the second embodiment, the first substrate 12 on which the IC chip 11 is mounted, the second substrate 13 in which the opening W for inserting the IC chip 11 is provided, and the IC chip The IC chip 11 is incorporated in the multilayer substrate, and the back surface of the IC chip 11 and the ground wiring G1 of the first substrate 12 are provided. A metal foil 25 is provided between the two.
[0041]
This eliminates the need for a shield case as in the prior art, makes it possible to effectively use the mounting area of the substrate, reduce the size of the product, and provide a shield effect to the portion of the IC chip 11, which is generated from the IC chip 11. Noise can be removed.
[0042]
In addition, it is possible to reduce the thickness of the product and efficiently dissipate heat through the wiring pattern, instead of natural heat dissipation (by air) using a heat dissipation plate as in the prior art.
Further, even when ground wiring is required on the back surface of the IC chip (bare chip) 11, flip chip mounting can be performed.
In addition, since the metal foil 25 is disposed up to the surface of the first substrate 12, the IC chip built-in multilayer substrate 200 of the second embodiment described above can obtain a better shielding effect.
[0043]
Hereinafter, a third embodiment of the present invention will be described with reference to FIGS.
FIG. 6 shows the structure of a multilayer substrate 300 with a built-in IC chip as a third embodiment of the present invention. FIG. 6 shows a cross-sectional structure of a multilayer substrate 300 with a built-in IC chip. In FIG. 6, the same reference numerals are given to the portions corresponding to those in FIG.
[0044]
As shown in FIG. 6, the IC chip built-in multilayer substrate 300 includes an IC chip 11, a first substrate 12, a second substrate 13, and a third substrate 14.
The IC chip 11 is, for example, a bare chip (bare semiconductor chip). The IC chip 11 is mounted on the first substrate 12 with an adhesive resin 16. For example, an epoxy resin is used as the adhesive resin 16.
[0045]
The first, second, and third substrates 12, 13, and 14 are each composed of an insulating resin plate 17, a wiring 18, and a metal protrusion 19 for connecting the wiring 18 of each layer. That is, the first, second, and third substrates 12, 13, and 14 are substrates on which patterns are formed. FIG. 2 is a diagram showing the configuration of the first, second, and third substrates.
[0046]
FIG. 7A is a diagram illustrating a configuration example of the third substrate 14. As shown in FIG. 7A, the third substrate 14 includes a two-layer wiring substrate. A wiring pattern is formed between the two layers of wiring boards and on the upper surface. Further, two metal projections 35 are provided as a grounding means. The metal protrusion 35 is designed to be in contact with the back surface of the IC chip 11 when connected to the ground wiring G3 of the third substrate 14 and laminated.
[0047]
FIG. 7B is a diagram illustrating a configuration example of the second substrate 13. As shown in FIG. 7B, the second substrate 13 is provided with an opening (window frame) W into which the IC chip 11 is inserted. A wiring pattern is formed on the upper surface.
[0048]
FIG. 7C is a diagram illustrating a configuration example of the first substrate 12. The first substrate 12 has wiring patterns formed on upper and lower surfaces. Conductive bumps P, which are electrode terminals for placing the IC chip 11 on the upper surface, are provided.
[0049]
Next, the manufacturing process of the IC chip built-in multilayer substrate 300 shown in FIG. 6 will be described with reference to the process diagram of FIG.
First, the first, second and third substrates are formed and placed in advance. Then, as shown in the process diagram of FIG. 8, the IC chip 11 is arranged on the first substrate 12, and then the second substrate 13 having the opening W into which the IC chip 11 is inserted is laminated. The third substrate 13 is stacked on the second substrate 13.
[0050]
FIG. 8A shows a state in which the IC chip 11 is mounted in the IC chip mounting step during the manufacturing process of the IC chip built-in multilayer substrate 300. In this step, the IC chip 11 is mounted on the first substrate 12 formed in advance. In this case, the IC chip 11 is fixed on the conductor bump P of the first substrate 12 using the adhesive resin 16.
[0051]
FIG. 8B shows a state after the second substrate is laminated in the step of arranging the second substrate 13. In this step, the previously formed second substrate 13 is laminated on the first substrate 12 on which the IC chip 11 is mounted. In this case, the second substrate 13 is laminated on the first substrate 12 from above so that the IC chip 11 is inserted into the opening W of the second substrate 13.
[0052]
FIG. 8C shows a state in which the third substrate 14 is arranged in the step of arranging the third substrate 14. In this step, the third substrate 14 is laminated on the unit composed of the first and second substrates on which the IC chip 11 is arranged. In this case, the third substrate 14 is disposed so that the metal protrusion 35 is in contact with the back surface of the IC chip 11. After the third substrate 14 is disposed, the IC chip built-in multilayer substrate 300 shown in FIG. 7 is obtained.
[0053]
Note that the ground wiring G3 of the third substrate 14 may have a predetermined area, for example, a larger area than the back surface of the IC chip 11. In this case, the shielding effect by the ground wiring G3 is obtained.
[0054]
As described above, in the third embodiment, the first substrate 12 on which the IC chip 11 is mounted, the second substrate 13 in which the opening W for inserting the IC chip 11 is provided, and the IC chip In the IC chip built-in multilayer substrate including the third substrate 14 disposed so as to cover the substrate 11, the IC chip 11 is incorporated in the multilayer substrate, and the back surface of the IC chip 11 and the ground wiring of the third substrate 14 are A metal protrusion 35 is provided between them.
[0055]
This eliminates the need for a shield case as in the prior art, makes it possible to effectively use the mounting area of the substrate, reduce the size of the product, and provide a shield effect to the portion of the IC chip 11, which is generated from the IC chip 11. Noise can be removed.
[0056]
In addition, it is possible to reduce the thickness of the product and efficiently dissipate heat through the wiring pattern, instead of natural heat dissipation (by air) using a heat dissipation plate as in the prior art. Further, even when ground wiring is required on the back surface of the IC chip (bare chip) 11, flip chip mounting can be performed.
[0057]
In addition, since the metal protrusion 35 is provided on the third substrate 14 as a grounding means, that is, the metal protrusion 35 is formed when the third substrate 14 is formed, the grounding of the IC chip can be easily realized. In addition, the number of manufacturing steps for the IC chip built-in multilayer substrate 300 can be reduced.
[0058]
In the above-described embodiment, the case where the IC chip 11 is a bare chip has been described. However, the present invention is not limited to this. The present invention can be applied to other types of semiconductor chips.
[0059]
In the above embodiment, the case where the IC chip 11 is flip-chip connected has been described. However, the present invention is not limited to this. For example, the present invention can be applied to a beam lead connection.
[0060]
【The invention's effect】
According to the present invention, an IC chip such as an LSI chip is built in a multilayer substrate, and a conductive connection means is provided between the back surface of the IC chip and the ground wiring of the predetermined substrate. The IC chip portion can have a shielding effect, noise generated from the IC chip can be removed, and heat can be efficiently radiated through the wiring pattern.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a multilayer substrate with a built-in IC chip according to a first embodiment.
FIG. 2 is a diagram showing a configuration of each layer substrate of the IC chip built-in multilayer substrate 100;
FIG. 3 is a diagram illustrating a manufacturing process of the IC chip built-in multilayer substrate 100 according to the first embodiment;
FIG. 4 is a diagram illustrating a configuration of a multilayer substrate 200 with a built-in IC chip according to a second embodiment.
FIG. 5 is a diagram showing a manufacturing process of the IC chip built-in multilayer substrate 200 of the second embodiment.
FIG. 6 is a diagram illustrating a configuration of a multilayer substrate 300 with a built-in IC chip according to a third embodiment.
7 is a diagram showing a configuration of each layer substrate of a multilayer substrate 300 with a built-in IC chip. FIG.
FIG. 8 is a diagram illustrating a manufacturing process of the IC chip built-in multilayer substrate 300 according to the third embodiment.
FIG. 9 is a diagram illustrating a configuration example of a mounting substrate on which a shield case is mounted.
FIG. 10 is a diagram illustrating a configuration example of a mounting board on which a heat sink is mounted.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 11 ... IC chip, 12 ... 1st board | substrate, 13 ... 2nd board | substrate, 14 ... 3rd board | substrate, 15 ... Paste, 16 ... Adhesive resin, 17 ... Insulating resin plate, 18 ... wiring, 19, 35 ... metal protrusion, 25 ... metal foil, 100, 200,300 ... multi-layer substrate with built-in IC chip, G1, G2, G3 ... Ground wiring, W ... opening, P ... bump

Claims (6)

ＩＣチップ内蔵多層基板において、
上記ＩＣチップを実装する第１の基板と、
上記ＩＣチップを挿入する開孔が設けられ、上記第１の基板と積層する第２の基板と、
上記第１の基板に実装された上記ＩＣチップを覆うように上記第２の基板と積層する第３の基板と、
上記第３の基板と対向する上記ＩＣチップの裏面と、上記第３の基板と対向する上記第２の基板の表面に形成されたグランド配線とを接続する接地手段とを備え、
上記接地手段は、上記ＩＣチップの裏面から、上記第２の基板の上記開孔周辺で、上記グランド配線との間にペースト状またはシート状の導電性材料を配置してなる
ことを特徴とするＩＣチップ内蔵多層基板。In a multilayer substrate with a built-in IC chip,
A first substrate on which the IC chip is mounted;
A second substrate provided with an opening for inserting the IC chip, and laminated with the first substrate;
A third substrate laminated with the second substrate so as to cover the IC chip mounted on the first substrate;
A grounding means for connecting a back surface of the IC chip facing the third substrate and a ground wiring formed on a surface of the second substrate facing the third substrate ;
The grounding means is formed by disposing a paste-like or sheet-like conductive material between the back surface of the IC chip and the ground wiring around the opening of the second substrate. IC chip built-in multilayer substrate. ＩＣチップ内蔵多層基板において、In a multilayer substrate with a built-in IC chip,
上記ＩＣチップを実装する第１の基板と、A first substrate on which the IC chip is mounted;
上記ＩＣチップを挿入する開孔が設けられ、上記第１の基板と積層する第２の基板と、A second substrate provided with an opening for inserting the IC chip, and laminated with the first substrate;
上記第１の基板に実装された上記ＩＣチップを覆うように上記第２の基板と積層する第３の基板と、A third substrate laminated with the second substrate so as to cover the IC chip mounted on the first substrate;
上記第３の基板と対向する上記ＩＣチップの裏面と、上記第２の基板と対向する上記第１の基板の表面に形成されたグランド配線とを接続する接地手段とを備え、A grounding means for connecting a back surface of the IC chip facing the third substrate and a ground wiring formed on the surface of the first substrate facing the second substrate;
上記接地手段は、上記ＩＣチップの裏面から、上記ＩＣチップを覆って上記グランド配線との間に金属箔を配置してなるThe grounding means has a metal foil disposed between the back surface of the IC chip and the ground wiring so as to cover the IC chip.
ことを特徴とするＩＣチップ内蔵多層基板。A multilayer substrate with a built-in IC chip. ＩＣチップ内蔵多層基板において、In a multilayer substrate with a built-in IC chip,
上記ＩＣチップを実装する第１の基板と、A first substrate on which the IC chip is mounted;
上記ＩＣチップを挿入する開孔が設けられ、上記第１の基板と積層する第２の基板と、A second substrate provided with an opening for inserting the IC chip, and laminated with the first substrate;
上記第１の基板に実装された上記ＩＣチップを覆うように上記第２の基板と積層する第３の基板と、A third substrate laminated with the second substrate so as to cover the IC chip mounted on the first substrate;
上記第３の基板と対向する上記ＩＣチップの裏面と、上記第３の基板の２層の配線基板の間に形成されたグランド配線とを接続する接地手段とを備え、A grounding means for connecting a back surface of the IC chip facing the third substrate and a ground wiring formed between two wiring substrates of the third substrate;
上記接地手段は、上記グランド配線から、上記ＩＣチップの裏面まで上記第３の基板を貫通する金属突起物であるThe grounding means is a metal protrusion that penetrates the third substrate from the ground wiring to the back surface of the IC chip.
ことを特徴とするＩＣチップ内蔵多層基板。A multilayer substrate with a built-in IC chip. ＩＣチップを実装する第１の基板と、ＩＣチップを挿入する開孔が設けられた第２の基板と、ＩＣチップを覆うように配置する第３の基板とを備えるＩＣチップ内蔵多層基板の製造方法であって、Manufacture of a multilayer substrate with a built-in IC chip comprising a first substrate on which an IC chip is mounted, a second substrate provided with an opening for inserting the IC chip, and a third substrate arranged so as to cover the IC chip A method,
上記ＩＣチップを第１の基板に実装する第１の工程と、A first step of mounting the IC chip on a first substrate;
上記第１の工程で上記ＩＣチップが実装された第１の基板の上に、上記ＩＣチップが開孔中にくるように上記第２の基板を配置する第２の工程と、A second step of disposing the second substrate on the first substrate on which the IC chip is mounted in the first step so that the IC chip is in an opening;
上記ＩＣチップの裏面から、上記第２の基板の上記開孔周辺で、上記第２の基板の表面に形成されたグランド配線との間にペースト状またはシート状の導電性材料を配置して、上記ＩＣチップの裏面と上記第２の基板の上記グランド配線とを接続する第３の工程と、A paste-like or sheet-like conductive material is arranged between the back surface of the IC chip and the ground wiring formed on the surface of the second substrate around the opening of the second substrate, A third step of connecting the back surface of the IC chip and the ground wiring of the second substrate;
上記ＩＣチップを覆うように上記第２の基板の上に第３の基板を配置する第４の工程とA fourth step of disposing a third substrate on the second substrate so as to cover the IC chip;
を備えることを特徴とするＩＣチップ内蔵多層基板の製造方法。A method for producing a multilayer substrate with a built-in IC chip, comprising: ＩＣチップを実装する第１の基板と、ＩＣチップを挿入する開孔が設けられた第２の基板と、ＩＣチップを覆うように配置する第３の基板とを備えるＩＣチップ内蔵多層基板の製造方法であって、Manufacture of IC chip built-in multilayer substrate including first substrate on which IC chip is mounted, second substrate provided with opening for inserting IC chip, and third substrate arranged to cover IC chip A method,
上記ＩＣチップを第１の基板に実装する第１の工程と、A first step of mounting the IC chip on a first substrate;
上記第１の工程で上記ＩＣチップが実装された第１の基板の上に、上記ＩＣチップが開孔中にくるように上記第２の基板を配置する第２の工程と、A second step of disposing the second substrate on the first substrate on which the IC chip is mounted in the first step so that the IC chip is in an opening;
上記ＩＣチップの裏面から、上記第１の基板の表面に形成されたグランド配線との間に、上記ＩＣチップを覆って金属箔を配置して、上記ＩＣチップの裏面と上記第１の基板のBetween the back surface of the IC chip and the ground wiring formed on the surface of the first substrate, a metal foil is disposed so as to cover the IC chip, and the back surface of the IC chip and the first substrate are arranged. 上記グランド配線とを接続する第３の工程と、A third step of connecting the ground wiring;
上記ＩＣチップを覆うように上記第２の基板の上に第３の基板を配置する第４の工程とA fourth step of disposing a third substrate on the second substrate so as to cover the IC chip;
を備えることを特徴とするＩＣチップ内蔵多層基板の製造方法。A method for producing a multilayer substrate with a built-in IC chip, comprising: ＩＣチップを実装する第１の基板と、ＩＣチップを挿入する開孔が設けられた第２の基板と、ＩＣチップを覆うように配置する第３の基板とを備えるＩＣチップ内蔵多層基板の製造方法であって、Manufacture of IC chip built-in multilayer substrate including first substrate on which IC chip is mounted, second substrate provided with opening for inserting IC chip, and third substrate arranged to cover IC chip A method,
上記ＩＣチップを第１の基板に実装する第１の工程と、A first step of mounting the IC chip on a first substrate;
上記第１の工程で上記ＩＣチップが実装された第１の基板の上に、上記ＩＣチップが開孔中にくるように上記第２の基板を配置する第２の工程と、A second step of disposing the second substrate on the first substrate on which the IC chip is mounted in the first step so that the IC chip is in an opening;
上記ＩＣチップの裏面と、上記第３の基板の２層の配線基板の間に形成されたグランド配線と接続され、上記第３の基板を貫通した金属突起物とを接触するように上記第３の基板を配置する第３の工程とThe third wiring is connected to the ground wiring formed between the back surface of the IC chip and the two-layer wiring substrate of the third substrate, and contacts the metal protrusion penetrating the third substrate. A third step of arranging the substrate of
を備えることを特徴とするＩＣチップ内蔵多層基板の製造方法。A method for producing a multilayer substrate with a built-in IC chip, comprising:
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100699240B1 (en) * 2005-06-28 2007-03-27 삼성전기주식회사 Chip embedded PCB and method of the same
JP2007156672A (en) * 2005-12-02 2007-06-21 Akita Denshi Systems:Kk Reader/writer module
KR100836651B1 (en) * 2007-01-16 2008-06-10 삼성전기주식회사 Chip embedded pcb and manufacturing method thereof
JP2008182024A (en) * 2007-01-24 2008-08-07 Dainippon Printing Co Ltd Wiring board including electronic component and method for removing electromagnetic noise of the same
CN101843181B (en) 2007-11-01 2014-05-28 大日本印刷株式会社 Part built-in wiring board, and manufacturing method for the part built-in wiring board
JP5397012B2 (en) * 2009-05-19 2014-01-22 大日本印刷株式会社 Component built-in wiring board, method of manufacturing component built-in wiring board
JP5601447B2 (en) * 2010-01-14 2014-10-08 東芝ディーエムエス株式会社 Printed wiring board with built-in semiconductor chip
JP2012119574A (en) * 2010-12-02 2012-06-21 J Devices:Kk Semiconductor device and manufacturing method of the same
JP6007566B2 (en) * 2012-04-19 2016-10-12 大日本印刷株式会社 Component built-in wiring board and heat dissipation method of component built-in wiring board
JP6107941B2 (en) * 2013-04-30 2017-04-05 株式会社村田製作所 Composite board
JP2015154544A (en) * 2014-02-13 2015-08-24 アイシン・エィ・ダブリュ株式会社 Controller for power converter
CN206835472U (en) 2014-09-03 2018-01-02 株式会社村田制作所 Built-in substrate
JP6648626B2 (en) * 2016-04-27 2020-02-14 オムロン株式会社 Electronic device and method of manufacturing the same
WO2018066324A1 (en) * 2016-10-07 2018-04-12 株式会社村田製作所 Multilayer substrate
JP6610497B2 (en) 2016-10-14 2019-11-27 オムロン株式会社 Electronic device and manufacturing method thereof
US10548249B2 (en) * 2017-09-27 2020-01-28 Intel Corporation Shielding in electronic assemblies
WO2019102601A1 (en) * 2017-11-27 2019-05-31 三菱電機株式会社 Semiconductor device
EP3809805A1 (en) * 2019-10-14 2021-04-21 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier and method of manufacturing the same
JP6828795B2 (en) * 2019-12-05 2021-02-10 オムロン株式会社 Electronic devices and their manufacturing methods

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