JPH11298104A - Circuit board for mounting semiconductor - Google Patents
Circuit board for mounting semiconductorInfo
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- JPH11298104A JPH11298104A JP10526698A JP10526698A JPH11298104A JP H11298104 A JPH11298104 A JP H11298104A JP 10526698 A JP10526698 A JP 10526698A JP 10526698 A JP10526698 A JP 10526698A JP H11298104 A JPH11298104 A JP H11298104A
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- Insulated Metal Substrates For Printed Circuits (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、アルミニウムを主
成分とする金属基板により構成した半導体搭載用回路基
板に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit board for mounting a semiconductor on a metal substrate containing aluminum as a main component.
【０００２】[0002]
【従来の技術】近年の半導体素子の高性能化・小型化に
伴い、半導体素子を搭載する基板の配線密度の高密度化
が重要な技術的課題となっている。現在、実用化されて
いる高密度実装基板の一例としてビルドアップ多層基板
がある。このビルドアップ多層基板は、コア基板となる
ガラスエポキシ基板の両面又は片面にエポキシ系の感光
性絶縁樹脂層を形成し、この感光性絶縁樹脂層にフォト
リソグラフィ法でビアホールを形成し、その上から、銅
メッキで内層導体パターンやビア導体を形成し、以後、
同様の工程を順次繰り返して多層化するものである。現
在の製造技術では、線間／線幅＝５０／５０〜１００／
１００μｍ、ビア径＝５０〜１００μｍ程度の配線設計
基準で４〜８層のビルドアップ多層基板が製造されてい
る。2. Description of the Related Art With the recent increase in performance and miniaturization of semiconductor elements, increasing the wiring density of a substrate on which semiconductor elements are mounted has become an important technical problem. At present, there is a build-up multilayer board as an example of a high-density mounting board that has been put into practical use. This build-up multilayer board forms an epoxy-based photosensitive insulating resin layer on both sides or one side of a glass epoxy board that becomes a core board, forms a via hole in this photosensitive insulating resin layer by photolithography, and , Copper plating to form inner layer conductor patterns and via conductors.
A similar process is sequentially repeated to form a multilayer. In the current manufacturing technology, line / line width = 50 / 50-100 /
Build-up multilayer substrates of 4 to 8 layers are manufactured based on a wiring design standard of about 100 μm and a via diameter of about 50 to 100 μm.
【０００３】[0003]
【発明が解決しようとする課題】最近のＭＰＵ等の半導
体素子の飛躍的な高周波化や多機能化に伴って、この半
導体素子を搭載するビルドアップ多層基板は、ノイズ防
護用のグランド線の本数やＩ／Ｏ数が急激に増加して、
信号線数が急激に増加する傾向がある。現状のビルドア
ップ多層基板では、このような信号線数の増加に対して
積層数を増加することで対応するようにしているが、積
層数を増加すると、ノイズ低減のために層間にグランド
層（Ｃｕメッキベタ層）を形成する必要がある。その結
果、積層数が益々増加して製造が益々難しくなり、製造
コストの上昇、歩留まり低下といった問題が生じてい
る。With the recent dramatic increase in the frequency and multifunctionality of semiconductor devices such as MPUs, the number of ground lines for noise protection has increased in the build-up multilayer board on which the semiconductor devices are mounted. And the number of I / Os has increased rapidly,
The number of signal lines tends to increase rapidly. In the current build-up multilayer substrate, such an increase in the number of signal lines is dealt with by increasing the number of layers, but when the number of layers is increased, a ground layer ( It is necessary to form a Cu plated solid layer. As a result, the number of laminations increases and manufacturing becomes more difficult, causing problems such as an increase in manufacturing cost and a decrease in yield.
【０００４】この問題を解決するため、配線パターンの
微細化（配線密度の高密度化）により積層数を低減する
ことが検討されている。現状のビルドアップ多層基板の
配線設計基準は、線間／線幅＝５０／５０〜１００／１
００μｍであるが、これを１５／１５〜２０／２０μｍ
程度に微細配線化できれば、積層数の低減も十分に可能
である。[0004] In order to solve this problem, it has been studied to reduce the number of stacked layers by making wiring patterns finer (higher wiring density). The current wiring design standard for build-up multilayer boards is line / line width = 50 / 50-100 / 1
00 / μm, which is 15/15 to 20/20 μm
If the wiring can be reduced to such an extent, the number of stacked layers can be sufficiently reduced.
【０００５】しかしながら、コア基板としてガラスエポ
キシ基板を用いた現状のビルドアップ多層基板では、次
の理由により微細配線化が困難である。However, in the current build-up multilayer board using a glass epoxy board as the core board, it is difficult to make fine wiring for the following reasons.
【０００６】（１）コア基板として用いられるガラスエ
ポキシ基板は、基板面の平坦性が低いため、Ｓｉウエハ
ーのような高精度なパターン露光が困難である。(1) Since a glass epoxy substrate used as a core substrate has low flatness on the substrate surface, it is difficult to perform high-precision pattern exposure such as a Si wafer.
【０００７】（２）ビルドアップ多層基板の製造時に、
絶縁層のキュアやメッキ配線の密着性確保のための熱処
理を行うため、この熱処理によってガラスエポキシ基板
の硬化収縮が進行する。ガラスエポキシ基板は、ガラス
クロスとエポキシ樹脂とから構成された複合材料である
が、その分布は不均一であるため、熱処理による硬化収
縮も不均一に現れる。このため、微細パターンの露光工
程で、フォトマスクを基板面に位置合せする際に、基板
の硬化収縮のばらつき分の位置ずれが生じてしまい、フ
ォトマスクの位置決め精度をあまり高くすることはでき
ない。微細配線化するほど、フォトマスクの位置決め精
度が要求されるため、基板の硬化収縮のばらつきによっ
ても微細配線化が制限される。(2) When manufacturing a build-up multilayer substrate,
Since the heat treatment for curing the insulating layer and ensuring the adhesion of the plated wiring is performed, the heat treatment promotes the curing shrinkage of the glass epoxy substrate. The glass epoxy substrate is a composite material composed of a glass cloth and an epoxy resin. However, since the distribution is non-uniform, the curing shrinkage due to the heat treatment also appears non-uniformly. For this reason, when aligning the photomask with the substrate surface in the fine pattern exposure process, a positional shift corresponding to the variation in curing shrinkage of the substrate occurs, and the positioning accuracy of the photomask cannot be made too high. The finer the wiring, the more precise the positioning of the photomask is required. Therefore, the fine wiring is also restricted by the variation in the curing shrinkage of the substrate.
【０００８】以上の理由から、現状のビルドアップ多層
基板では、半導体の高周波化、多機能化に伴う信号線数
の増加に対して積層数を増加することで対応せざるをえ
ず、製造コストの上昇、歩留まり低下といった問題が生
じている。For the above reasons, the current build-up multi-layer substrate has to cope with the increase in the number of signal lines due to the increase in the frequency of the semiconductor and the increase in the number of functions by increasing the number of layers, resulting in a low manufacturing cost. Problems such as an increase in yield and a decrease in yield.
【０００９】本発明はこのような事情を考慮してなされ
たものであり、従ってその目的は、微細配線化による高
密度配線が可能な半導体搭載用回路基板を安価に提供す
ることにある。The present invention has been made in view of such circumstances, and an object thereof is to provide an inexpensive circuit board for mounting a semiconductor on which high-density wiring can be realized by fine wiring.
【００１０】[0010]
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１の半導体搭載用回路基板によれ
ば、アルミニウムを主成分とする金属基板の片面又は両
面を酸化処理して絶縁性の酸化被膜を形成し、この酸化
被膜の一部を除去して、該酸化被膜上に導体パターンを
形成し、該酸化被膜の除去部分に形成した前記導体パタ
ーンのグランド部を前記金属基板に導通させることで、
金属基板をグランド層として用いるようにしたものであ
る。金属基板は、高精度パターン露光に耐え得る平坦性
を有すると共に、熱処理しても、寸法変化しないため、
微細パターンの形成が可能となる。また、アルミニウム
を主成分とする金属基板は、その表面に酸化被膜（アル
マイト被膜）を形成することで、絶縁性、耐酸・耐アル
カリ性に優れた良質の絶縁層が得られる。更に、金属基
板自体をグランド層として使用するので、従来のビルド
アップ多層基板のグランド層（Ｃｕメッキベタ層）と比
較して、抵抗値の小さい良質のグランド層が得られる。According to a first aspect of the present invention, there is provided a circuit board for mounting a semiconductor, wherein one or both sides of a metal substrate mainly composed of aluminum are oxidized. An insulating oxide film is formed, a part of the oxide film is removed, a conductor pattern is formed on the oxide film, and a ground portion of the conductor pattern formed on the removed portion of the oxide film is connected to the metal substrate. By conducting to
A metal substrate is used as a ground layer. Since the metal substrate has flatness that can withstand high-precision pattern exposure and does not change dimensions even when heat-treated,
A fine pattern can be formed. In addition, by forming an oxide film (alumite film) on the surface of a metal substrate containing aluminum as a main component, a high-quality insulating layer having excellent insulating properties, acid resistance, and alkali resistance can be obtained. Further, since the metal substrate itself is used as the ground layer, a high quality ground layer having a smaller resistance value can be obtained as compared with the ground layer (Cu plated solid layer) of the conventional build-up multilayer substrate.
【００１１】この場合、請求項２のように、金属基板を
Ａｌ−Ｓｉ系、Ａｌ−Ｍｇ系、Ａｌ−Ｓｉ−Ｍｇ系のい
ずれかのアルミニウム合金により形成すると良い。これ
らのアルミニウム合金は、ドリル加工性が良い。従っ
て、請求項３のように、金属基板にスルーホールを形成
する場合には、上記アルミニウム合金で金属基板を形成
することで、微細なスルーホールの加工が容易になる。In this case, it is preferable that the metal substrate is formed of any one of Al-Si, Al-Mg, and Al-Si-Mg aluminum alloys. These aluminum alloys have good drill workability. Therefore, when a through-hole is formed in a metal substrate as described in claim 3, forming the metal substrate with the aluminum alloy facilitates processing of a fine through-hole.
【００１２】また、請求項４のように、金属基板上に、
酸化被膜を誘電体層とするコンデンサを形成しても良
い。アルマイト系の酸化被膜は、薄い膜厚で高い絶縁信
頼性（高誘電率）が得られるため、この酸化被膜を用い
てコンデンサを形成することで、大容量のコンデンサを
形成できる。Further, according to a fourth aspect of the present invention, on the metal substrate,
A capacitor having an oxide film as a dielectric layer may be formed. Since the alumite-based oxide film has a small thickness and high insulation reliability (high dielectric constant), a large-capacity capacitor can be formed by forming a capacitor using this oxide film.
【００１３】また、請求項５のように、この金属基板を
コア基板として用いてビルドアップ多層基板を形成して
も良い。金属コア基板は、従来のガラスエポキシのコア
基板と異なり、平坦性に優れ、熱処理による寸法変化が
生じないため、半導体の高周波化、多機能化に伴う信号
線数の増加に対して微細配線化による高密度配線で対応
することが可能となり、積層数を少なくできる。Further, a build-up multilayer substrate may be formed by using this metal substrate as a core substrate. Unlike conventional glass epoxy core substrates, metal core substrates have excellent flatness and do not undergo dimensional changes due to heat treatment. And the number of stacked layers can be reduced.
【００１４】[0014]
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。まず、図１に基づいて半導体搭載
用回路基板１１の構造を説明する。半導体搭載用回路基
板１１は、金属基板１２を用いて形成されている。金属
基板１２は、アルミニウム又はアルミニウム合金、例え
ばＡｌ−Ｓｉ系、Ａｌ−Ｍｇ系、Ａｌ−Ｓｉ−Ｍｇ系合
金のいずれかにより形成されている。この金属基板１２
の所定位置には、スルーホール１３がドリル加工により
形成されている。この金属基板１２の上下両面及びスル
ーホール１３の内周面には、アルマイト処理等の酸化処
理により膜厚１〜１０μｍの絶縁性の酸化被膜１４（ア
ルマイト被膜）が形成され、その上からフォトリソグラ
フィ法を使ってのメッキやエッチング、或は、スパッタ
リング等のドライプロセスによって信号線１５、パッド
１６，１７，３０、コンデンサ電極１８、スルーホール
導体１９等の導体パターンが形成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to the drawings. First, the structure of the circuit board 11 for mounting a semiconductor will be described with reference to FIG. The circuit board 11 for mounting a semiconductor is formed using a metal substrate 12. The metal substrate 12 is formed of aluminum or an aluminum alloy, for example, any one of an Al-Si system, an Al-Mg system, and an Al-Si-Mg system alloy. This metal substrate 12
A through hole 13 is formed at a predetermined position by drilling. An insulating oxide film 14 (alumite film) having a film thickness of 1 to 10 μm is formed on both the upper and lower surfaces of the metal substrate 12 and the inner peripheral surface of the through hole 13 by an oxidation process such as an alumite process. Conductive patterns such as the signal line 15, the pads 16, 17, 30, the capacitor electrode 18, and the through-hole conductor 19 are formed by a dry process such as plating or etching using a method or sputtering.
【００１５】酸化被膜１４のうちのグランドパッド１７
（グランド部）を形成する部分がエッチングにより除去
され、その除去部分に形成したグランドパッド１７を金
属基板１２に導通させることで、金属基板１２をグラン
ド層として使用する。また、酸化被膜１４のうちのコン
デンサ電極１８が形成された部分１４ａは、内蔵コンデ
ンサ２０の誘電体層として使用する。つまり、内蔵コン
デンサ２０は、コンデンサ電極１８と金属基板１２（グ
ランド層）との間に誘電体層としての酸化被膜１４ａを
挟んだ構造となっている。Ground pad 17 of oxide film 14
The portion forming the (ground portion) is removed by etching, and the ground pad 17 formed in the removed portion is conducted to the metal substrate 12, so that the metal substrate 12 is used as a ground layer. The portion 14 a of the oxide film 14 where the capacitor electrode 18 is formed is used as a dielectric layer of the built-in capacitor 20. That is, the built-in capacitor 20 has a structure in which the oxide film 14a as a dielectric layer is interposed between the capacitor electrode 18 and the metal substrate 12 (ground layer).
【００１６】金属基板１２の下面に形成されたパッド３
０には、ＢＧＡ（Ball Grid Array)の半田ボール２１が
形成され、各半田ボール２１がスルーホール導体１９を
通して金属基板１２上面の信号線１５に電気的に接続さ
れている。金属基板１２の上下両面は、パッド１６，１
７，３０を除いてソルダーレジストパターン２２で覆わ
れている。Pad 3 formed on the lower surface of metal substrate 12
At 0, solder balls 21 of BGA (Ball Grid Array) are formed, and each solder ball 21 is electrically connected to the signal line 15 on the upper surface of the metal substrate 12 through the through-hole conductor 19. The upper and lower surfaces of the metal substrate 12 are pads 16, 1
Except for 7 and 30, it is covered with the solder resist pattern 22.
【００１７】以上のように構成された半導体搭載用回路
基板１１上には、半導体チップ２３が搭載され、この半
導体チップ２３下面に形成されたバンプ２４がパッド１
６，１７にリフロー半田付けされている。この半導体搭
載用回路基板１１は、マザーボード２５に搭載され、半
導体搭載用回路基板１１下面の半田ボール２１がマザー
ボード２５のパッド２６にリフロー半田付けされてい
る。A semiconductor chip 23 is mounted on the semiconductor mounting circuit board 11 configured as described above, and a bump 24 formed on the lower surface of the semiconductor chip 23 is
6, 17 are reflow soldered. The circuit board 11 for mounting a semiconductor is mounted on a motherboard 25, and the solder balls 21 on the lower surface of the circuit board 11 for mounting a semiconductor are reflow-soldered to pads 26 of the motherboard 25.
【００１８】次に、半導体搭載用回路基板１１の製造プ
ロセスを図２に基づいて説明する。まず、アルミニウム
系の金属基板１２にドリル加工によりスルーホール１３
を形成する。この際、アルミニウムは延性に富むので、
微細なスルーホール１３を形成するには、金属基板１２
として、Ａｌ−Ｓｉ系、Ａｌ−Ｍｇ系、Ａｌ−Ｓｉ−Ｍ
ｇ系のいずれかのアルミニウム合金を用いれば、ドリル
加工性が改善される。Next, a manufacturing process of the semiconductor mounting circuit board 11 will be described with reference to FIG. First, a through-hole 13 is formed by drilling an aluminum-based metal substrate 12.
To form At this time, since aluminum is rich in ductility,
To form the fine through-holes 13, the metal substrate 12
Al-Si-based, Al-Mg-based, Al-Si-M
The use of any of the g-based aluminum alloys improves the drill workability.
【００１９】次に、金属基板１２の上下両面をアルマイ
ト処理して、金属基板１２の上下両面とスルーホール１
３の内周面に膜厚１〜１０μｍの酸化被膜１４を形成す
る。アルマイト処理の手順は、金属基板１２をシュウ
酸、硫酸、クロム酸等の酸化剤溶液中に浸漬して陽極酸
化してアルマイト被膜を形成した後、このアルマイト被
膜を高圧水蒸気中で処理することで、アルマイト被膜の
微細孔を封止して、絶縁性、耐酸・耐アルカリ性に優れ
た緻密な酸化被膜１４を形成する。この酸化被膜１４の
組成は、γＡｌ2 Ｏ3 ・Ｈ2 Ｏである。Next, the upper and lower surfaces of the metal substrate 12 are subjected to alumite treatment so that the upper and lower surfaces of the metal substrate 12 and the through holes 1 are formed.
An oxide film 14 having a film thickness of 1 to 10 μm is formed on the inner peripheral surface of No. 3. The procedure of the alumite treatment is that the metal substrate 12 is immersed in an oxidizing agent solution such as oxalic acid, sulfuric acid, chromic acid, etc., anodized to form an alumite film, and then the alumite film is treated in high-pressure steam. Then, the fine pores of the alumite film are sealed to form a dense oxide film 14 having excellent insulating properties, acid resistance and alkali resistance. The composition of the oxide film 14 is γAl 2 O 3 · H 2 O .
【００２０】アルマイト処理後、酸化被膜１４の表面
に、フォトリソグラフィ法を使ってのメッキやエッチン
グ、或は、スパッタリング等のドライプロセスによって
信号線１５、チップ搭載用のパッド１６，１７，３０、
コンデンサ電極１８、スルーホール導体１９等の導体パ
ターンを形成する。以下、フォトリソグラフィ法による
導体パターンの形成方法を説明する。After the alumite treatment, the surface of the oxide film 14 is plated or etched using a photolithography method, or a dry process such as sputtering or the like is applied to the signal line 15 and the pads 16, 17, 30 for chip mounting.
Conductor patterns such as the capacitor electrode 18 and the through-hole conductor 19 are formed. Hereinafter, a method of forming a conductor pattern by photolithography will be described.
【００２１】フォトリソグラフィ法では、まず、酸化被
膜１４の表面全体に無電解Ｃｕメッキにより膜厚約１μ
ｍの無電解Ｃｕメッキ被膜２７を形成する。この後、無
電解Ｃｕメッキ被膜２７の表面に次のようにしてメッキ
レジストパターン２８を形成する。まず、無電解Ｃｕメ
ッキ被膜２７の表面全体に感光性レジストをスピンコー
ター等で塗布する。尚、感光性レジストの塗布に代え
て、ドライフィルム（感光性フィルム）を無電解Ｃｕメ
ッキ被膜２７の表面にラミネートしても良い。この後、
感光性レジストを露光現像処理して、感光性レジストの
うちの上記導体パターンを形成する部分を除去して、メ
ッキレジストパターン２８を形成する。In the photolithography method, first, the entire surface of the oxide film 14 is formed by electroless Cu plating to a thickness of about 1 μm.
An electroless Cu plating film 27 of m is formed. Thereafter, a plating resist pattern 28 is formed on the surface of the electroless Cu plating film 27 as follows. First, a photosensitive resist is applied to the entire surface of the electroless Cu plating film 27 using a spin coater or the like. Note that a dry film (photosensitive film) may be laminated on the surface of the electroless Cu plating film 27 instead of applying the photosensitive resist. After this,
The photosensitive resist is exposed and developed to remove a portion of the photosensitive resist on which the conductor pattern is to be formed, thereby forming a plating resist pattern.
【００２２】この後、無電解Ｃｕメッキ被膜２７のうち
のメッキレジストパターン２８から露出する部分に電解
Ｃｕメッキにより電解Ｃｕメッキパターン２９を形成す
る。この電解Ｃｕメッキパターン２９は、上記導体パタ
ーンの表面層を構成する。この電解Ｃｕメッキパターン
２９の膜厚の適正値は、形成する配線パターンの線幅に
より異なるが、例えば線幅１〜１０μｍの微細配線パタ
ーンを形成するには、電解Ｃｕメッキパターン２９の膜
厚を２〜５μｍ程度とすることが好ましい。Thereafter, an electrolytic Cu plating pattern 29 is formed on the portion of the electroless Cu plating film 27 exposed from the plating resist pattern 28 by electrolytic Cu plating. The electrolytic Cu plating pattern 29 forms a surface layer of the conductor pattern. The appropriate value of the film thickness of the electrolytic Cu plating pattern 29 depends on the line width of the wiring pattern to be formed. For example, in order to form a fine wiring pattern having a line width of 1 to 10 μm, the film thickness of the electrolytic Cu plating pattern 29 must be The thickness is preferably about 2 to 5 μm.
【００２３】電解Ｃｕメッキ後、メッキレジストパター
ン２８を剥離液を使って剥離除去した後、電解Ｃｕメッ
キパターン２９をエッチングレジスト（マスク）として
用いて、無電解Ｃｕメッキ被膜２７の不要部分をエッチ
ングにより取り除く。これにより、信号線１５、パッド
１６，１７，３０、コンデンサ電極１８、スルーホール
導体１９等の導体パターンが形成される。After the electrolytic Cu plating, the plating resist pattern 28 is stripped and removed using a stripping solution, and the unnecessary portion of the electroless Cu plating film 27 is etched by using the electrolytic Cu plating pattern 29 as an etching resist (mask). remove. As a result, conductor patterns such as the signal line 15, the pads 16, 17, 30, the capacitor electrode 18, and the through-hole conductor 19 are formed.
【００２４】この後、金属基板１２の上下両面に、ソル
ダーレジストパターン２２を上記メッキレジストパター
ン２８と同じ方法で形成した後、金属基板１２下面のパ
ッド３０に半田ペーストをスクリーン印刷し、これをリ
フローさせて半田ボール２１を形成する。After that, a solder resist pattern 22 is formed on both upper and lower surfaces of the metal substrate 12 by the same method as the plating resist pattern 28, and a solder paste is screen-printed on the pad 30 on the lower surface of the metal substrate 12 and reflowed. Thus, the solder balls 21 are formed.
【００２５】以上説明した製造プロセスにより図１の構
造の半導体搭載用回路基板１１の製造が完了する。この
半導体搭載用回路基板１１の基材となる金属基板１２
は、高精度パターン露光に耐え得る平坦性を有すると共
に、熱処理しても寸法変化しないため、フォトリソグラ
フィ法で導体パターンを形成しても、線幅１〜１０μｍ
の微細配線パターンを精度良く形成することが可能とな
る。しかも、耐熱性に優れるため（アルミニウムの融
点：６６０℃）、半導体ドライプロセスで微細配線パタ
ーンを精度良く形成することが可能となる。このため、
本実施形態の半導体搭載用回路基板１１を用いれば、Ｍ
ＰＵパッケージ等の配線パターンを、多層化しなくても
１層で形成することが可能となり、低コスト化できると
共に、歩留まりを向上することができる。With the above-described manufacturing process, the manufacture of the circuit board 11 for mounting a semiconductor having the structure shown in FIG. 1 is completed. A metal substrate 12 serving as a base material of the circuit board 11 for mounting a semiconductor.
Has a flatness that can withstand high-precision pattern exposure, and does not change dimensions even when subjected to heat treatment.
It is possible to form the fine wiring pattern with high precision. Moreover, since it has excellent heat resistance (melting point of aluminum: 660 ° C.), it is possible to form a fine wiring pattern with high accuracy by a semiconductor dry process. For this reason,
If the semiconductor mounting circuit board 11 of the present embodiment is used, M
The wiring pattern of the PU package or the like can be formed in one layer without multilayering, so that the cost can be reduced and the yield can be improved.
【００２６】しかも、本実施形態では、金属基板１２表
面の酸化被膜１４のうちのグランドパッド１７を形成す
る部分をエッチングにより除去して、その除去部分に形
成したグランドパッド１７を金属基板１２に導通させる
ことで、金属基板１２自体をグランド層として使用する
ようにしたので、従来のビルドアップ多層基板のグラン
ド層（Ｃｕメッキベタ層）と比較して、抵抗値の小さい
良質のグランド層が得られ、電気的特性を向上できると
共に、新たにＣｕメッキベタ層を形成する必要がなく、
その分、積層数低減、製造工数削減にもなる。In this embodiment, the portion of the oxide film 14 on the surface of the metal substrate 12 where the ground pad 17 is to be formed is removed by etching, and the ground pad 17 formed in the removed portion is connected to the metal substrate 12. By doing so, the metal substrate 12 itself is used as a ground layer, so that a good-quality ground layer having a smaller resistance value can be obtained as compared with the ground layer (Cu-plated solid layer) of the conventional build-up multilayer substrate. The electrical characteristics can be improved, and there is no need to form a new Cu-plated solid layer,
The number of laminations and the number of manufacturing steps are reduced accordingly.
【００２７】更に、金属基板１２として、ドリル加工性
の良い、Ａｌ−Ｓｉ系、Ａｌ−Ｍｇ系、Ａｌ−Ｓｉ−Ｍ
ｇ系のいずれかのアルミニウム合金を使用しているの
で、微細なスルーホール加工も容易であり、この面から
も生産性向上、微細配線化に貢献することができる。Further, as the metal substrate 12, Al-Si-based, Al-Mg-based, Al-Si-M
Since any g-based aluminum alloy is used, fine through-hole processing is easy, and from this aspect, it is also possible to contribute to improvement in productivity and fine wiring.
【００２８】また、本実施形態では、アルマイト系の酸
化被膜１４が１〜１０μｍの薄い膜厚で高い絶縁信頼性
（高誘電率）が得られる点に着目し、この酸化被膜１４
を誘電体層とする内蔵コンデンサ２０を形成したので、
高誘電率で且つ電極間距離の短い大容量の内蔵コンデン
サ２０を形成できる。これにより、例えば１ｃｍ2 当り
１〜１０ｐＦの内蔵コンデンサ２０を形成することがで
き、デカップリング用のチップコンデンサが不要とな
り、この面からも半導体搭載用回路基板１１の構造を簡
素化できる。Also, in this embodiment, attention is paid to the fact that a high insulation reliability (high dielectric constant) can be obtained when the alumite-based oxide film 14 is as thin as 1 to 10 μm.
Was formed as a dielectric layer, so that
A large-capacity built-in capacitor 20 having a high dielectric constant and a short distance between electrodes can be formed. Thereby, for example, the built-in capacitor 20 of 1 to 10 pF per 1 cm 2 can be formed, and a chip capacitor for decoupling becomes unnecessary, and the structure of the circuit board 11 for mounting a semiconductor can be simplified from this aspect as well.
【００２９】本実施形態では、半導体搭載用回路基板１
１を金属基板１２のみの１層構造としたが、この金属基
板１２をコア基板として用いて次のようにしてビルドア
ップ多層基板を形成しても良い。In the present embodiment, the semiconductor mounting circuit board 1
Although 1 has a single-layer structure of only the metal substrate 12, a build-up multilayer substrate may be formed as follows using the metal substrate 12 as a core substrate.
【００３０】まず、金属基板１２の上面又は両面の導体
パターン上に、エポキシ系の感光性樹脂をスピンコータ
ー等で塗布し、これをプリベークして感光性絶縁層を形
成した後、この感光性絶縁層に層間接続用のビアホール
を露光現像処理により形成する。この後、感光性絶縁層
の表面をソフトエッチングにより粗化した後、この感光
性絶縁層の表面全体に無電解Ｃｕメッキを施す。この
後、無電解Ｃｕメッキ被膜の表面にドライフィルムをラ
ミネートし（或は感光性レジストの塗布でも良い）、こ
れを露光現像処理して、ドライフィルムのうちのビア・
導体パターン形成部を除去する。First, an epoxy-based photosensitive resin is applied on the conductor pattern on the upper surface or both surfaces of the metal substrate 12 by a spin coater or the like, and is prebaked to form a photosensitive insulating layer. Via holes for interlayer connection are formed in the layer by exposure and development processing. Thereafter, the surface of the photosensitive insulating layer is roughened by soft etching, and then the entire surface of the photosensitive insulating layer is subjected to electroless Cu plating. Thereafter, a dry film is laminated on the surface of the electroless Cu plating film (or a photosensitive resist may be applied), and this is exposed and developed to form a via hole in the dry film.
The conductor pattern forming part is removed.
【００３１】この後、感光性絶縁層のうちのドライフィ
ルムから露出する部分に、電解Ｃｕメッキを施して、ビ
ア導体と内層導体パターンに対応する部分に電解Ｃｕメ
ッキパターンを形成する。この後、ドライフィルムを剥
離した後、電解Ｃｕメッキパターンをエッチングレジス
ト（マスク）として用いて、無電解Ｃｕメッキ被膜の不
要部分をエッチングにより取り除く。これにより、感光
性絶縁層のビアホールにビア導体を形成し、このビア導
体を金属基板１２の導体パターンに導通させると共に、
感光性絶縁層の上面に内層導体パターンを形成する。Thereafter, electrolytic Cu plating is applied to a portion of the photosensitive insulating layer exposed from the dry film, and an electrolytic Cu plating pattern is formed at a portion corresponding to the via conductor and the inner layer conductor pattern. Thereafter, after the dry film is peeled off, unnecessary portions of the electroless Cu plating film are removed by etching using the electrolytic Cu plating pattern as an etching resist (mask). Thereby, a via conductor is formed in the via hole of the photosensitive insulating layer, and the via conductor is electrically connected to the conductor pattern of the metal substrate 12.
An inner conductor pattern is formed on the upper surface of the photosensitive insulating layer.
【００３２】以上の工程で、１層目の感光性絶縁層の形
成、ビアホールの形成及びビア導体・内層導体パターン
の形成を終了し、以後、これらの工程を必要な積層数に
なるまで順次繰り返して、金属基板１２をコア基板とす
るビルドアップ多層基板を形成する。In the above steps, the formation of the first photosensitive insulating layer, the formation of the via hole and the formation of the via conductor / inner layer conductor pattern are completed. Thereafter, these steps are sequentially repeated until the required number of layers is obtained. Then, a build-up multilayer substrate using the metal substrate 12 as a core substrate is formed.
【００３３】このようにして製造したビルドアップ多層
基板のコア基板として使用する金属基板１２は、従来の
ガラスエポキシのコア基板と異なり、平坦性に優れ、熱
処理による寸法変化が生じないため、半導体の高周波
化、多機能化に伴う信号線数の増加に対して微細配線化
による高密度配線で対応することが可能となり、積層数
を少なくできて、製造コストを低減できると共に、歩留
まりを向上できる。Unlike the conventional glass epoxy core substrate, the metal substrate 12 used as the core substrate of the build-up multilayer substrate manufactured in this manner is excellent in flatness and does not undergo dimensional change due to heat treatment. It is possible to cope with the increase in the number of signal lines due to the increase in frequency and the number of functions by high-density wiring by miniaturization, the number of layers can be reduced, the manufacturing cost can be reduced, and the yield can be improved.
【００３４】尚、図１の構成例では、グランドパッド１
７を金属基板１２に導通させるようにしたが、酸化被膜
１４上に形成したグランド線の一部を金属基板１２に導
通させるようにしても良い。In the configuration example of FIG. 1, the ground pad 1
Although the conductive layer 7 is connected to the metal substrate 12, a part of the ground line formed on the oxide film 14 may be connected to the metal substrate 12.
【００３５】[0035]
【発明の効果】以上の説明から明らかなように、本発明
の請求項１の半導体搭載用回路基板によれば、アルミニ
ウムを主成分とする金属基板を用い、その酸化被膜を絶
縁層として用いると共に、金属基板をグランド層として
用いるようにしたので、半導体の高周波化、多機能化に
伴う信号線数の増加に対して微細配線化による高密度配
線で対応することが可能となると共に、抵抗値の小さい
良質のグランド層を形成することができ、低コスト化、
歩留まり向上、電気特性向上の要求を満たすことができ
る。As is apparent from the above description, according to the circuit board for mounting a semiconductor according to the first aspect of the present invention, a metal substrate containing aluminum as a main component is used, and an oxide film is used as an insulating layer. In addition, since the metal substrate is used as the ground layer, it is possible to respond to the increase in the number of signal lines due to the increase in the frequency of the semiconductor and the increase in the number of functions with high-density wiring by miniaturization, and the resistance value A high quality ground layer with small size can be formed,
It is possible to satisfy the demand for improvement in yield and electrical characteristics.
【００３６】また、請求項２では、金属基板をドリル加
工性の良い、Ａｌ−Ｓｉ系、Ａｌ−Ｍｇ系、Ａｌ−Ｓｉ
−Ｍｇ系のアルミニウム合金により形成したので、スル
ーホールの加工性を向上できる。According to the second aspect of the present invention, the metal substrate is made of Al—Si, Al—Mg, Al—Si
-The workability of the through hole can be improved because it is formed of a Mg-based aluminum alloy.
【００３７】また、請求項３では、金属基板にスルーホ
ールを形成したので、金属基板の表裏両面を導体パター
ン面として利用することができ、より高密度な配線形成
が可能となる。According to the third aspect of the present invention, since the through holes are formed in the metal substrate, both the front and back surfaces of the metal substrate can be used as the conductor pattern surfaces, and higher-density wiring can be formed.
【００３８】また、請求項４では、金属基板の酸化被膜
を誘電体層とするコンデンサを形成したので、金属基板
に大容量のコンデンサを内蔵させることができ、デカッ
プリング用のチップコンデンサが不要となる。According to the fourth aspect of the present invention, since a capacitor having a dielectric layer made of an oxide film of a metal substrate is formed, a large-capacity capacitor can be built in the metal substrate, and a chip capacitor for decoupling is not required. Become.
【００３９】また、請求項５では、金属基板をコア基板
として用いてビルドアップ多層基板を形成したので、微
細配線化によって積層数を少なくすることができ、ビル
ドアップ多層基板の低コスト化、歩留まり向上、電気特
性向上の要求を満たすことができる。Further, since the build-up multilayer substrate is formed by using the metal substrate as the core substrate, the number of laminations can be reduced by fine wiring, and the cost and yield of the build-up multilayer substrate can be reduced. It can satisfy the demands for improvement and electrical characteristics.
【図１】本発明の一実施形態における半導体搭載用回路
基板の実装形態を示す部分拡大縦断面図FIG. 1 is a partially enlarged longitudinal sectional view showing a mounting form of a circuit board for mounting a semiconductor according to an embodiment of the present invention.
【図２】半導体搭載用回路基板の製造プロセスを説明す
る工程図FIG. 2 is a process diagram illustrating a manufacturing process of a circuit board for mounting a semiconductor.
１１…半導体搭載用回路基板、１２…金属基板、１３…
スルーホール、１４…酸化被膜、１４ａ…誘電体層（酸
化被膜）、１５…信号線、１７…グランドパッド（グラ
ンド部）、１８…コンデンサ電極、１９…スルーホール
導体、２０…内蔵コンデンサ、２２…ソルダーレジスト
パターン、２３…半導体チップ、２４…バンプ、２５…
マザーボード、２６…パッド、２７…無電解Ｃｕメッキ
被膜、２８…メッキレジストパターン、２９…電解Ｃｕ
メッキパターン。11: Circuit board for mounting semiconductors, 12: Metal substrate, 13:
Through-hole, 14 ... oxide film, 14a ... dielectric layer (oxide film), 15 ... signal line, 17 ... ground pad (ground portion), 18 ... capacitor electrode, 19 ... through-hole conductor, 20 ... built-in capacitor, 22 ... Solder resist pattern, 23 ... Semiconductor chip, 24 ... Bump, 25 ...
Motherboard, 26 pad, 27 electroless Cu plating film, 28 plating resist pattern, 29 electrolytic Cu
Plating pattern.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ // Ｈ０５Ｋ 3/46 Ｈ０５Ｋ 3/46 Ｌ Ｈ０１Ｌ 23/12 Ｓ ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification symbol FI // H05K 3/46 H05K 3/46 L H01L 23/12 S
Claims (5)
片面又は両面を酸化処理して絶縁性の酸化被膜を形成
し、この酸化被膜上に導体パターンを形成した半導体搭
載用回路基板において、 前記酸化被膜の一部を除去して、その除去部分に形成し
た前記導体パターンのグランド部を前記金属基板に導通
させることで、該金属基板をグランド層として用いるこ
とを特徴とする半導体搭載用回路基板。1. A circuit board for mounting a semiconductor, comprising: a metal substrate containing aluminum as a main component, one or both surfaces of which are oxidized to form an insulating oxide film, and a conductor pattern formed on the oxide film. A circuit board for mounting a semiconductor, wherein a part of a film is removed and a ground part of the conductor pattern formed in the removed part is conducted to the metal substrate, so that the metal substrate is used as a ground layer.
Ｍｇ系、Ａｌ−Ｓｉ−Ｍｇ系のいずれかのアルミニウム
合金により形成されていることを特徴とする請求項１に
記載の半導体搭載用回路基板。2. The method according to claim 1, wherein the metal substrate is an Al—Si based,
2. The circuit board for mounting a semiconductor according to claim 1, wherein the circuit board is formed of any one of a Mg-based alloy and an Al-Si-Mg-based aluminum alloy.
的に接続するスルーホールが形成されていることを特徴
とする請求項１又は２に記載の半導体搭載用回路基板。3. The circuit board for mounting a semiconductor according to claim 1, wherein the metal substrate is formed with a through hole for electrically connecting both front and back surfaces thereof.
電体層とするコンデンサが形成されていることを特徴と
する請求項１乃至３のいずれかに記載の半導体搭載用回
路基板。4. The circuit board according to claim 1, wherein a capacitor having the oxide film as a dielectric layer is formed on the metal substrate.
の上から１層又は複数層の絶縁層が形成され、各絶縁層
には導体パターンと層間接続用のビアホールが形成され
ていることを特徴とする請求項１乃至４のいずれかに記
載の半導体搭載用回路基板。5. The semiconductor device according to claim 1, wherein one or more insulating layers are formed from above the conductive pattern on the metal substrate, and a via hole for connecting the conductive pattern to the interlayer is formed in each insulating layer. The circuit board for mounting a semiconductor according to any one of claims 1 to 4, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10526698A JPH11298104A (en) | 1998-04-16 | 1998-04-16 | Circuit board for mounting semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10526698A JPH11298104A (en) | 1998-04-16 | 1998-04-16 | Circuit board for mounting semiconductor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11298104A true JPH11298104A (en) | 1999-10-29 |
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ID=14402867
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| Application Number | Title | Priority Date | Filing Date |
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| JP10526698A Pending JPH11298104A (en) | 1998-04-16 | 1998-04-16 | Circuit board for mounting semiconductor |
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| Country | Link |
|---|---|
| JP (1) | JPH11298104A (en) |
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