KR100908986B1 - Coreless Package Substrate and Manufacturing Method - Google Patents

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Abstract

본 발명은 캐리어의 동박에 드라이 필름의 패턴에 따라 노출된 동박을 해프 에칭하여 균일한 트렌치 형태를 형성하고, 솔더 도금 또는 솔더 페이스트 프린팅으로 상기 트렌치 내부에 솔더를 형성하고, 적층 빌드업 후 캐리어의 구리 성분을 식각하여 솔더를 노출시키고 IR 리플로우를 진행하여 솔더 형태를 형성하는 것을 특징으로 한다. According to the present invention, the copper foil of the carrier is half-etched to form a uniform trench by etching the exposed copper foil according to the pattern of the dry film, and solder is formed inside the trench by solder plating or solder paste printing, and after the laminate build-up, The copper component is etched to expose the solder and IR reflow is performed to form a solder shape.

본 발명은 종래 기술과 달리 고비용의 스퍼링 공정 및 박리 공정이 필요 없으며, 솔더 온 패드 사이에 댐이 존재하므로 플립 칩 접합 시에 전기적 단락의 위험성이 전혀 없는 장점이 있다. 더욱이, 본 발명은 소프트 골드 도금과 같은 고가의 패드 피니시 처리 시 필요 없으므로 제조 원가를 낮추면서도 추가의 설비 투자를 하지 아니하고도 120 ㎛ 피치급의 패키지 기판을 제작할 수 있는 장점이 있다. Unlike the prior art, the present invention does not require an expensive sputtering process and a peeling process, and since a dam exists between solder on pads, there is no risk of an electrical short circuit during flip chip bonding. In addition, the present invention has the advantage of being able to manufacture a package substrate of 120 ㎛ pitch without lowering the manufacturing cost and additional equipment investment because it is not necessary for expensive pad finish processing such as soft gold plating.

초박형 기판, 패키지 기판, 코어리스, 플립 칩, 솔더, SIP, SOP. Ultra-thin substrates, package substrates, coreless, flip chip, solder, SIP, SOP.

Description

코어리스 패키지 기판 및 제조 방법 {CORELESS PACKAGE SUBSTRATE AND MANUFACTURING METHOD THEREOF}Coreless Package Substrate and Manufacturing Method {CORELESS PACKAGE SUBSTRATE AND MANUFACTURING METHOD THEREOF}

본 발명은 반도체 칩을 플립 칩(flip chip) 방식으로 실장하기 위한 패키지 기판 제조 공법에 관한 것으로, 특히 초박형 패키지 기판 실현을 위하여 코어 기판(core substrate)을 제거하는 코어리스(coreless) 패키지 기판 제조 공법에 관한 것이다. 더욱 상세하게는, 본 발명은 150 ㎛ 피치 급 이하의 코어리스 패키지 기판의 솔더 온 패드(SoP; Solder on Pad; 이하 "솔더 온 패드"라 칭하기로 한다)를 제작하는 방법에 관한 것이다.The present invention relates to a package substrate manufacturing method for mounting a semiconductor chip in a flip chip method, and in particular, a coreless package substrate manufacturing method for removing a core substrate to realize an ultra-thin package substrate. It is about. More specifically, the present invention relates to a method of manufacturing a solder on pad (SoP; referred to as "solder on pad") of the coreless package substrate of 150 ㎛ pitch or less.

전자 제품을 구성하는 인쇄회로 기판의 크기가 소형화 되어감에 따라, 반도체 칩을 웨이퍼 레벨 또는 칩 레벨에서 패키지 기판에 직접 실장하는 기술이 당업계에서 사용되고 있다. 반도체 칩("반도체 다이"라고 칭하기도 함)을 패키지 기판에 탑재하기 위해서는, 반도체 다이의 리드를 솔더를 통해 직접 플립 칩 방식으로 기판의 패드에 접속하게 된다. 반도체 패키지 기판의 크기를 더욱 작고 소형화하기 위해서는 반도체 다이의 리드선 간격이 더욱 좁아지게 되며, 미세화된 반도체 칩의 리드선을 플립 칩하기 위해서는 솔더 온 패드(SoP) 사이의 피치 간격도 점점 좁아져야 한다. As printed circuit boards constituting electronic products have become smaller in size, a technique of directly mounting a semiconductor chip on a package substrate at a wafer level or a chip level is used in the art. In order to mount a semiconductor chip (also referred to as a "semiconductor die") on a package substrate, the lead of the semiconductor die is directly connected to the pad of the substrate by a flip chip method through solder. In order to reduce the size and size of the semiconductor package substrate, the lead gap of the semiconductor die is further narrowed, and the pitch gap between the solder on pads (SoP) must be gradually narrowed in order to flip chips of the micronized semiconductor chip.

도1a 내지 도1g는 종래 기술에 따라 기판에 솔더를 형성하는 과정을 나타낸 도면이다. 도1a를 참조하면, 절연층 수지와 동박 회로를 다층 적층하여 형성한 기판(100)이 도시되어 있으며, 관통홀(10) 및 비아홀(20)이 도시되어 있다. 이어서, 기판의 일 표면에 메탈 스퍼터링(도1b)을 진행하여 스퍼터 메탈층(25)을 형성하고, 드라이 필름(30)을 도포하고 노광 현상 공정을 진행하여 드라이 필름을 패턴 형성한다(도1c). 이어서, 도금 공정을 진행하여 범프 솔더 도금(40)을 노출된 동박 위에 형성한다(도1d).1A to 1G illustrate a process of forming solder on a substrate according to the prior art. Referring to FIG. 1A, a substrate 100 formed by multilayering an insulating layer resin and a copper foil circuit is illustrated, and a through hole 10 and a via hole 20 are illustrated. Subsequently, metal sputtering (FIG. 1B) is performed on one surface of the substrate to form a sputter metal layer 25, the dry film 30 is applied, and an exposure developing process is performed to form a dry film (FIG. 1C). . Subsequently, the plating process is performed to form bump solder plating 40 on the exposed copper foil (FIG. 1D).

그리고 나면, 드라이 필름(30)을 박리하고(도1e) 스퍼터 메탈층(25)을 제거한다(도1f). 그리고 나면, 범프 도금 위에 리플로우 프로세스를 통해 도1g에서와 같이 솔더(40')를 동그랗게 볼 형태로 가공한다.Then, the dry film 30 is peeled off (FIG. 1E) and the sputter metal layer 25 is removed (FIG. 1F). Then, the solder 40 'is formed into a round ball shape as shown in FIG. 1G through a reflow process on the bump plating.

그런데, 도1a 내지 도1g에 도시한 종래 기술의 경우, 도전층 형성을 위해서 고비용의 메탈 스퍼터링 프로세스(도1b)가 필요한 단점이 있고, 솔더(110)와 솔더(110) 사이에 댐이 없으므로 플립칩 접합 시에 솔더 온 패드가 서로 전기적으로 단락될 위험이 상존하고 있으며, 도1f의 솔더 도금 과정에서 도금의 편차 관리가 용이하지 않은 기술적 한계가 있다. 또한, 종래 기술은 솔더 리플로우(reflow) 과정에서 편차 관리를 하는데 어려움이 있다. 또한, 종래 기술의 경우 미세 피치의 경우에는 마스크와 드라이 필름의 분해능 한계로 인하여 솔더 페이스트 인쇄 방식이 불가능하다.However, the prior art shown in FIGS. 1A to 1G has a disadvantage in that an expensive metal sputtering process (FIG. 1B) is required to form a conductive layer, and since there is no dam between the solder 110 and the solder 110, the flip is flipped. There is a risk that the solder-on pads are electrically shorted to each other during chip bonding, and there is a technical limitation that the deviation of plating is not easily managed in the solder plating process of FIG. 1F. In addition, the prior art has a difficulty in managing the deviation during the solder reflow (reflow) process. In addition, in the case of the prior art, in the case of fine pitch, the solder paste printing method is not possible due to the resolution limitation of the mask and the dry film.

따라서, 본 발명의 제1 목적은 메탈 스퍼터링 공정과 같은 고가의 도전층 형성 공정을 필요로 하지 않는 초박형 패키지 기판을 제작하는 공법을 제공하는 데 있다. Accordingly, a first object of the present invention is to provide a method of manufacturing an ultra-thin package substrate that does not require an expensive conductive layer forming step such as a metal sputtering step.

본 발명의 제2 목적은 상기 제1 목적에 부가하여, 솔더 도금의 공차를 거의 제로화 할 수 있으며 드라이 필름이 박리가 되지 않는 문제를 원천 차단하는 새로운 공법의 초박형 패키지 기판을 제공하는 데 있다. A second object of the present invention is to provide an ultra-thin package substrate of a novel method for blocking the problem that the tolerance of solder plating can be made almost zero in addition to the first object, and the dry film is not peeled off.

본 발명의 제3 목적은 상기 제1 및 제2 목적에 부가하여, 솔더 온 패드(SoP) 사이의 전기적 단락의 발생을 최소화하면서 피치 간격을 미세화할 수 있는 초박형 패키지 기판 제조 공법을 제공하는 데 있다.It is a third object of the present invention to provide an ultra-thin package substrate manufacturing method capable of miniaturizing a pitch interval while minimizing the occurrence of an electrical short between the solder on pads (SoP) in addition to the first and second objects. .

본 발명의 제4 목적은 상기 제1, 제2 및 제3 목적에 부가하여, 종래 기술에서와 같이 솔더 온 패드를 위하여 고가의 패드 피니시 처리 프로세스가 필요하지 않는 초박형 패키지 기판 제조 공법을 제공하는 데 있다.A fourth object of the present invention is to provide an ultra-thin package substrate manufacturing method in addition to the above first, second and third objects, which does not require an expensive pad finish processing process for solder on pads as in the prior art. have.

상기 목적을 달성하기 위하여, 본 발명은 캐리어의 동박에 드라이 필름의 패턴에 따라 노출된 동박을 해프 에칭하여 균일한 트렌치(trench) 형태를 형성하고, 솔더 도금 또는 솔더 페이스트 프린팅(solder paste printing)으로 상기 트렌치 내부에 솔더를 형성하고, 적층 빌드업 후 캐리어의 Cu 성분을 식각하여 솔더를 노출시키고 IR 리플로우를 진행하여 솔더 형태를 형성하는 것을 특징으로 한다. In order to achieve the above object, the present invention is a half-etched copper foil exposed in accordance with the pattern of the dry film on the copper foil of the carrier to form a uniform trench (trench) form, by solder plating or solder paste printing (solder paste printing) The solder is formed in the trench, and after stacking up, the Cu component of the carrier is etched to expose the solder and IR reflow is performed to form a solder shape.

본 발명은 종래 기술과 달리 고비용의 스퍼링 공정 및 박리 공정이 필요 없으며, 솔더 온 패드 사이에 댐이 존재하므로 플립 칩 접합 시에 전기적 단락의 위험성이 전혀 없는 장점이 있다. 더욱이, 본 발명은 소프트 골드 도금과 같은 고가의 패드 피니시 처리 시 필요 없으므로 제조 원가를 낮추면서도 추가의 설비 투자를 하지 아니하고도 120 ㎛ 피치급의 패키지 기판을 제작할 수 있는 장점이 있다. Unlike the prior art, the present invention does not require an expensive sputtering process and a peeling process, and since a dam exists between solder on pads, there is no risk of an electrical short circuit during flip chip bonding. In addition, the present invention has the advantage of being able to manufacture a package substrate of 120 ㎛ pitch without lowering the manufacturing cost and additional equipment investment because it is not necessary for expensive pad finish processing such as soft gold plating.

본 발명은 반도체 다이를 플립칩 방식으로 실장하기 위한 패키지 기판을 제조하는 방법에 있어서, (a) 동박이 양면에 피복된 절연층으로 구성된 CCL의 양면 동박에 접착제를 도포하여 접착층을 형성하고, 그 위에 동박("제2 동박"이라 칭함)을 적층하여 캐리어(carrier)를 제작하는 단계; (b) 상기 제2 동박 표면에 드라이 필름을 도포하고 패드를 형성할 위치를 정의하는 패턴을 드라이 필름에 식각 형성하는 단계; (c) 상기 드라이 필름 패턴에 따라 노출된 제2 동박의 표면을 해프 에칭하여 제2 동박의 이면까지 식각되지 않도록 하여 상기 제2 동박의 표면에 트렌치를 형성하는 단계; (d) 상기 제2 동박에 형성된 트렌치에 솔더 도금 또는 솔더 페이스트를 진행하여 상기 트렌치를 솔더로 충진한 후, 상기 드라이 필름을 박리하고 표면을 연마하여 평탄화하는 단계; (e) 상기 기판의 표면에 드라이 필름을 도포하고, 상기 트렌치에 충진된 솔더 표면만이 개구되도록 상기 드라이 필름을 식각 패턴 형성하고 전해 동도금을 수행하여 상기 솔더 표면에만 동박이 형성되도록 하여 동박 패드 베이스 판을 형성하는 단계; (f) 드라이 필름을 박리 제거하고 상기 솔더와 그 위에 동박 패드 베이스 판이 형성된 기판의 표면에 절연층을 적층하고, 상기 동박 패드 베이스 판 위에 접속 홀이 형성되도록 상기 절연층을 선택 식각하고, 동도금을 수행하여 접속홀을 동도금으로 충진하고 회로 패턴을 식각 형성하여 상층의 동박과 하층의 동박을 선택적으로 상기 접속 홀을 통해 연결하는 과정을 일 회 또는 다수 회 반복하고, 상기 동박 패드 베이스 판과 정렬되어 상기 접속홀로 연결된 최상층의 동박 패드에 Ni/Au 도금을 수행하고 표면에 솔더 레지스트를 도포하는 단계; 및 (g) 상기 캐리어의 접착층을 필 오프(peel off)하여 캐리어를 기판으로부터 박리하여 상하 두 개의 적층 구조로 분리하고, 박리된 적층 구조를 알칼리 에칭함으로써 동박을 식각 제거하여 상기 솔더를 노출하고 IR 리플로우를 진행하여 솔더를 완성하는 단계를 포함하는 패키지 기판 제조 방법을 제공한다. The present invention relates to a method for manufacturing a package substrate for mounting a semiconductor die in a flip chip method, comprising: (a) applying an adhesive to a double-sided copper foil of CCL composed of an insulating layer coated on both sides thereof to form an adhesive layer; Stacking a copper foil (called a “second copper foil”) thereon to produce a carrier; (b) applying a dry film on the surface of the second copper foil and etching a pattern on the dry film defining a position to form a pad; (c) forming a trench on the surface of the second copper foil by half etching the surface of the second copper foil exposed according to the dry film pattern so as not to be etched to the rear surface of the second copper foil; (d) performing solder plating or solder paste on the trench formed in the second copper foil to fill the trench with solder, and then peeling the dry film and polishing the surface to planarize it; (e) coating a dry film on the surface of the substrate, forming an etching pattern of the dry film so that only the solder surface filled in the trench is opened, and performing electrolytic copper plating so that copper foil is formed only on the solder surface. Forming a plate; (f) peeling off the dry film, laminating an insulating layer on the surface of the solder and the substrate on which the copper foil pad base plate is formed, and selectively etching the insulating layer to form a connection hole on the copper pad base plate, and copper plating Filling the connection hole with copper plating and etching the circuit pattern to selectively connect the upper layer copper foil and the lower layer copper foil through the connection hole one or more times, and the copper foil pad base plate is aligned. Performing Ni / Au plating on the uppermost copper foil pad connected to the connection hole and applying a solder resist to the surface; And (g) peeling off the adhesive layer of the carrier to separate the carrier from the substrate to separate the upper and lower laminated structures, and etching the copper foil by etching the peeled laminated structure to expose the solder to expose the IR. The present invention provides a method for manufacturing a package substrate including a step of reflowing and completing solder.

이하에서는, 첨부 도면 도2a 내지 도2k를 참조하여 본 발명에 따라 플립 칩 실장을 위한 솔더 온 패드 제조 방법을 상세히 설명한다. Hereinafter, a method of manufacturing a solder on pad for flip chip mounting according to the present invention will be described in detail with reference to FIGS. 2A to 2K.

도2a 내지 도2k는 본 발명의 양호한 실시예에 따른 초박형 패키지 기판 제조 공법을 나타낸 도면이다. 도2a를 참조하면, 절연층(210)의 상하 양쪽 표면에 동박(211, 212)이 피복된 레이어(copper cladded layer; 통상 당업계에서는 "CCL"이라 칭하고 있다)에 제2 동박(220)을 접착층(221)을 사이에 두고 서로 적층한다. 본 발명의 양호한 실시예로서, 접착층(221)은 도전성 접착제를 사용할 수 있다. 2A to 2K are views illustrating a method of manufacturing an ultra-thin package substrate according to a preferred embodiment of the present invention. Referring to FIG. 2A, a second copper foil 220 is placed on a copper claded layer (commonly referred to as “CCL” in the art) coated with copper foils 211 and 212 on upper and lower surfaces of the insulating layer 210. The adhesive layer 221 is interposed therebetween. As a preferred embodiment of the present invention, the adhesive layer 221 may use a conductive adhesive.

도2b를 참조하면, 캐리어(250) 표면에 드라이 필름(260)을 도포하고 패드(pad)가 위치할 곳이 노출되도록 드라이 필름(260)을 패턴 형성한다. 이어서, 도2c를 참조하면, 드라이 필름(260) 패턴에 의해 노출된 제2 동박(220) 표면을 해프 에칭함으로써 약 15 ㎛ 정도 깊이를 갖도록 트렌치(trench; 215) 형태로 식각을 한다.Referring to FIG. 2B, the dry film 260 is coated on the surface of the carrier 250, and the dry film 260 is patterned to expose a place where a pad is located. Subsequently, referring to FIG. 2C, etching is performed in the form of a trench 215 to have a depth of about 15 μm by half etching the surface of the second copper foil 220 exposed by the dry film 260 pattern.

도2d를 참조하면, 솔더 도금(solder plating)을 진행하거나 또는 솔더 페이스트(solder paste)를 인쇄(print)함으로써, 트렌치(215)를 솔더(265)로 채운다. 이어서, 드라이 필름(260)을 박리 제거하고 기판 표면을 연마(grinding)함으로써 도2e와 같은 단면을 형성한다. Referring to FIG. 2D, the trench 215 is filled with the solder 265 by performing solder plating or printing a solder paste. Then, the dry film 260 is peeled off and the substrate surface is ground to form a cross section as shown in FIG. 2E.

이어서, 기판의 표면에 드라이 필름(266)을 도포하고 트렌치(215) 내부에 형성된 솔더(265)의 표면이 노출되도록 드라이 필름(266)을 패턴 식각한다. 그리고 나면, 도2g에 도시한 바와 같이 동도금을 수행하여 솔더(265) 위에 동박 패드 베이스 판(267)을 형성한다. 이어서, 드라이 필름(266)을 박리 제거하면 도2h의 도면이 된다.Subsequently, the dry film 266 is coated on the surface of the substrate, and the dry film 266 is pattern-etched to expose the surface of the solder 265 formed in the trench 215. Then, copper plating is performed to form a copper foil pad base plate 267 on the solder 265 as shown in FIG. 2G. Subsequently, when the dry film 266 is peeled off, it becomes the figure of FIG. 2H.

이어서, 적층 빌드업 공법을 이용해서 솔더 온 패드를 완성하게 되는데, 솔더(265) 위에 형성된 동박 패드 베이스 판(267) 위에, 절연층을 적층하고 비아 홀을 가공해서 동도금 공정으로 비아 홀을 충진하고 동박 회로를 패턴 형성하는 과정을 수 차례 반복함으로써 도2i에 도시한 바와 같이 다층 형태를 지닌 층간 접속 홀(307)을 통해 동박 패드 베이스 판(267)로부터 연결된 패드(298)를 형성하게 된다. Subsequently, the solder-on pad is completed by using a laminate build-up method. An insulating layer is laminated on the copper pad base plate 267 formed on the solder 265, the via holes are processed, and the via holes are filled in the copper plating process. By repeatedly patterning the copper foil circuit, the pads 298 connected from the copper foil pad base plate 267 are formed through the interlayer connection holes 307 having a multilayer form as shown in FIG. 2I.

본 발명의 양호한 실시예로서, 동박 패드(298) 표면에는 Ni/Au 도금(303) 처리를 할 수 있으며, 통상적으로 하듯이 솔더 레지스트(299)를 표면에 프린트하고 있다. 솔더 레지스트(299)는 감광성 솔더 레지스트(PSR)을 사용할 수 있다. 여기서, 층간 접속홀(307)을 형성하고 절연층을 적층한 후에 동도금을 진행하여 층간 접속홀을 충진하고 다시 빌드업을 반복하는 공정은 당업계에서 사용하고 있는 공지 기술이므로 이에 대한 상세한 설명은 생략한다.As a preferred embodiment of the present invention, the surface of the copper foil pad 298 can be subjected to Ni / Au plating 303, and the solder resist 299 is printed on the surface as usual. The solder resist 299 may use a photosensitive solder resist PSR. Here, the process of filling the interlayer connection hole by repeating copper plating after forming the interlayer connection hole 307 and laminating the insulating layer and repeating the buildup is a well-known technique used in the art, and thus a detailed description thereof is omitted. do.

이어서, 도2j의 상하로 적층되어 형성되어 있는 기판 구조로부터 캐리어를 분리 제거함으로써 코어리스 기판으로 만들기 위하여, 지금까지 적층 구조를 캐리어(250)에 부착하고 있던 접착제(221)를 필 오프(peel off) 함으로써, 캐리어(250) 상하로 형성된 적층 구조를 캐리어(250)로부터 박리하면, 도2j와 같은 적층 구조 두 개를 얻게 된다. 이어서, 알칼리 에칭을 진행하면 도2j와 같이 솔더(265)를 덮고 있던 동박(220)이 박리되어 사라지고, 결국 솔더(265)가 노출되고 접속홀(307)로 서로 연결된 패드(298)이 완성된다. 마지막으로, 도2k에서와 같이 IR 리플로우 공정을 진행하면 솔더(265)는 표면 장력으로 인하여 동그랗게 모양이 변형되어 솔더 온 패드가 완성되게 된다. Next, in order to make a coreless substrate by separating and removing a carrier from the board | substrate structure laminated | stacked up and down of FIG. 2J, peeling off the adhesive agent 221 which attached the laminated structure to the carrier 250 so far is carried out. By peeling the laminate structure formed above and below the carrier 250 from the carrier 250, two laminate structures as shown in FIG. 2J are obtained. Subsequently, when the alkali etching is performed, the copper foil 220 covering the solder 265 is peeled off and disappeared as shown in FIG. 2J. Finally, the solder 265 is exposed and the pad 298 connected to each other through the connection hole 307 is completed. . Lastly, as shown in FIG. 2K, when the IR reflow process is performed, the solder 265 is deformed in a circular shape due to surface tension, thereby completing the solder-on pad.

전술한 내용은 후술할 발명의 특허 청구 범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다. The foregoing has somewhat broadly improved the features and technical advantages of the present invention to better understand the claims that follow. It should be appreciated by those skilled in the art that the conception and specific embodiments of the invention disclosed may be readily used as a basis for designing or modifying other structures for carrying out similar purposes to the invention.

또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사 람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다. In addition, the inventive concepts and embodiments disclosed herein may be used by those skilled in the art as a basis for modifying or designing other structures for carrying out the same purposes of the present invention. In addition, such modifications or altered equivalent structures by those skilled in the art may be variously evolved, substituted and changed without departing from the spirit or scope of the invention described in the claims.

이상과 같이, 본 발명에 솔더 온 패드 형성 기술은 솔더 사이에 댐이 형성되어 있으므로 플립칩 접합 시에 전기적 단락의 위험성이 제거된다. 따라서, 솔더 온 패드 피치 간격을 미세화할 수 있으며, 패드에 대한 피니시(finish) 처리가 필요 없어지므로 제조 원가가 감소하는 효과가 있다. 본 발명은 저렴한 비용 및 추가의 PCB 설비 투자 없이도 120 ㎛ 피치까지의 SoP(solder on Pad)형성이 가능하도록 한다.As described above, in the solder-on-pad forming technique of the present invention, since dams are formed between the solders, the risk of an electrical short during flip chip bonding is eliminated. Therefore, the solder-on pad pitch interval can be made fine, and the finish process for the pad is not required, thereby reducing the manufacturing cost. The present invention enables the formation of a solder on pad (SoP) up to 120 μm pitch without the cost and investment of additional PCB equipment.

도1a 내지 도1g는 종래 기술에 따라 기판에 솔더를 형성하는 과정을 나타낸 도면.1A to 1G illustrate a process of forming solder on a substrate according to the prior art.

도2a 내지 도2k는 본 발명의 양호한 실시예에 따른 초박형 패키지 기판 제조 공법을 나타낸 도면.2A-2K illustrate an ultra-thin package substrate manufacturing method according to a preferred embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10: 관통홀           10: through hole

20: 비아홀           20: Via Hole

25: 스퍼터 메탈층           25: sputter metal layer

30, 260, 266: 드라이 필름 30, 260, 266: dry film

40: 솔더 도금           40: solder plating

40': 솔더 볼          40 ': solder ball

100: 기판          100: substrate

110, 265: 솔더     110, 265: solder

198: 동박 패드          198: copper foil pad

210: 절연층          210: insulation layer

211, 212: 동박     211, 212: copper foil

215: 트렌치(trench)          215: trench

221: 접착층          221: adhesive layer

250: 캐리어           250: carrier

267: 동박 패드 베이스 판          267: copper foil pad base plate

307: 층간 접속 홀          307: interlayer connection hole

299: 솔더 레지스트          299: solder resist

303: Ni/Au 도금          303: Ni / Au Plating

Claims (2)

반도체 다이를 실장하기 위한 패키지 기판을 제조하는 방법에 있어서, In the method of manufacturing a package substrate for mounting a semiconductor die, (a) 동박이 양면에 피복된 절연층으로 구성된 CCL의 양면 동박에 접착제를 도포하여 접착층을 형성하고, 그 위에 동박("제2 동박"이라 칭함)을 적층하여 캐리어(carrier)를 제작하는 단계;(a) applying an adhesive to a double-sided copper foil of the CCL consisting of an insulating layer coated on both sides of the copper foil to form an adhesive layer, and laminated on the copper foil (referred to as "second copper foil") to produce a carrier (carrier) ; (b) 상기 제2 동박 표면에 드라이 필름을 도포하고 패드를 형성할 위치를 정의하는 패턴을 드라이 필름에 식각 형성하는 단계; (b) applying a dry film on the surface of the second copper foil and etching a pattern on the dry film defining a position to form a pad; (c) 상기 드라이 필름 패턴에 따라 노출된 제2 동박의 표면을 해프 에칭하여 제2 동박의 이면까지 식각 되지 않도록 하여 상기 제2 동박의 표면에 트렌치를 형성하는 단계; (c) forming a trench on the surface of the second copper foil by half etching the surface of the second copper foil exposed according to the dry film pattern so as not to be etched to the rear surface of the second copper foil; (d) 상기 제2 동박에 형성된 트렌치에 솔더 도금 또는 솔더 페이스트를 진행하여 상기 트렌치를 솔더로 충진한 후, 상기 드라이 필름을 박리하고 표면을 연마하여 평탄화하는 단계;(d) performing solder plating or solder paste on the trench formed in the second copper foil to fill the trench with solder, and then peeling the dry film and polishing the surface to planarize it; (e) 상기 기판의 표면에 드라이 필름을 도포하고, 상기 트렌치에 충진된 솔더 표면만이 개구되도록 상기 드라이 필름을 식각 패턴 형성하고 전해 동도금을 수행하여 상기 솔더 표면에만 동박이 형성되도록 하여 동박 패드 베이스 판을 형성하는 단계;(e) coating a dry film on the surface of the substrate, forming an etching pattern of the dry film so that only the solder surface filled in the trench is opened, and performing electrolytic copper plating so that copper foil is formed only on the solder surface. Forming a plate; (f) 드라이 필름을 박리 제거하고 상기 솔더와 그 위에 동박 패드 베이스 판이 형성된 기판의 표면에 절연층을 적층하고, 상기 동박 패드 베이스 판 위에 접속 홀이 형성되도록 상기 절연층을 선택 식각하고, 동도금을 수행하여 접속홀을 동도금으로 충진하고 회로 패턴을 식각 형성하여 상층의 동박과 하층의 동박을 선택적으로 상기 접속 홀을 통해 연결하는 과정을 일 회 또는 다수 회 반복하고, 상기 동박 패드 베이스 판과 정렬되어 상기 접속홀로 연결된 최상층의 동박 패드에 Ni/Au 도금을 수행하고 표면에 솔더 레지스트를 도포하는 단계; 및(f) peeling off the dry film, laminating an insulating layer on the surface of the solder and the substrate on which the copper foil pad base plate is formed, and selectively etching the insulating layer to form a connection hole on the copper pad base plate, and copper plating Filling the connection hole with copper plating and etching the circuit pattern to selectively connect the upper layer copper foil and the lower layer copper foil through the connection hole one or more times, and the copper foil pad base plate is aligned. Performing Ni / Au plating on the uppermost copper foil pad connected to the connection hole and applying a solder resist to the surface; And (g) 상기 캐리어의 접착층을 필 오프(peel off)하여 캐리어를 기판으로부터 박리하여 상하 두 개의 적층 구조로 분리하고, 박리된 적층 구조를 알칼리 에칭함으로써 동박을 식각 제거하여 상기 솔더를 노출하고 IR 리플로우를 진행하여 솔더를 완성하는 단계(g) Peel off the adhesive layer of the carrier to separate the carrier from the substrate to separate the upper and lower laminated structure, and the copper foil is etched away by alkali etching the peeled laminated structure to expose the solder and IR ripple Step to complete the solder by going low 를 포함하는 패키지 기판 제조 방법. Package substrate manufacturing method comprising a. 제1항의 방법에 따라 제조한 코어리스 패키지 기판.A coreless package substrate prepared according to the method of claim 1.
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