JP4022405B2 - Circuit board for mounting semiconductor chips - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor chip-mounting circuit board which has good connection reliability and can be densely composed, its manufacturing method and a semiconductor module which can be densely and thinly composed. <P>SOLUTION: The semiconductor chip-mounting board 2 consists of first conductive bumps 12 which are formed on one side of a dielectric resin base material 5 for mounting a semiconductor chip 3, a wiring pattern 15 extending from the first conductive bumps 12 toward the circumference of the dielectric resin base material 5, filled via holes 9 penetrated from the other side of the dielectric resin base material 5 to the wiring pattern 15, and second conductive bumps 13 or conductive pads 19 which are positioned just above the filled via holes 9 and are electrically connected. The semiconductor module 1 is formed through a process in which the board 2 for mounting the semiconductor chip 3 on the first conductive bumps 12, and an interlayer member 20 having an opening 27 for containing the semiconductor chip 3 and conductive posts 26 connected to the second conductive bumps 13 of the mounting board 2 are alternately laminated through an adhesive, an input/output wiring substrate 30 is located on the outermost layer, and the laminated body is heat-pressed to be incorporated. <P>COPYRIGHT: (C)2003,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、硬質の絶縁性樹脂基材に設けた配線パターン上にＩＣチップ等の半導体チップを実装するのに好適な実装用基板とその実装基板の製造方法ならびに半導体チップ実装基板と層間部材とを交互に積層してなる半導体モジュールに関する。
【０００２】
近年、ＩＣチップの高密度実装化に対応するために、ＩＣチップを積層した半導体モジュールを製造する技術が開発されている。例えば、特開平９−２１９４９０号公報、特開平１０−１３５２６７号公報、及び特開平１０−１６３４１４号公報には、そのような積層パッ
ケージが開示されている。
【０００３】
このような従来の技術では、ＴＳＯＰ（Thin Small Outline Package）、ＴＣＰ（Tape Carrier Package）、ＢＧＡ（Ball Grid Array）等のＩＣパッケージを一層毎に組み立てた後に、複数のＩＣパッケージを積層する。このとき、各層間は、予め各パッケージに設けられた外部接続用の端子を介して接続される。このように従来技術では、多くの製造工程を経なければならないことから、加工コストが増加していた。
【０００４】
ところで、図１６および図１７には、上記のような従来技術により製造された積層パッケージを示した。図１６に示すものは、樹脂でモールドされたパッケージを積層したものである。また、図１７は、図１６のパッケージを搭載したモジュール基板の側面図および平面図である。このＩＣパッケージ１００Ａ、１００Ｂには、ＩＣ実装部１０６と、その上面に実装されたＩＣチップ１０２と、ＩＣチップ１０２と外部部品とを接続するリード１０１と、ＩＣチップ１０２とリード１０１とを樹脂内部で接続するボンディングワイヤ１０３とが設けられている。また、ＩＣチップ１０２を含む所定の領域は、樹脂体１０４により被覆されている。
このような構造のＩＣパッケージ１００Ａの上側には、他のＩＣパッケージ１００Ｂが積層された状態とされて、基板１０５に実装されている。
【０００５】
【発明が解決しようとする課題】
上記のＩＣパッケージ１００Ａ、１００Ｂを厚さ方向に積み重ねて、基板１０５に実装しようとすると、樹脂体１０４の厚みのために総モジュール厚が厚くなってしまうという問題がある。また、ＩＣパッケージ１００Ａ、１００Ｂを横方向に基板１０５に実装する場合には、総モジュールが大きくなるという問題がある。さらに、上下のパッケージ１００Ａ、１００Ｂは、それぞれのリード１０１によって基板１０５に接続されているので、パッケージ１００Ａ、１００Ｂの積層時に位置ずれが生じると、リード１０１間が短絡してしまう可能性があった。
【０００６】
今後は、例えばＩＣカードや携帯電話等の電子機器の小型化に伴い、ＩＣパッケージに対しても、更なる高密度化と薄型化が要求されると考えられているが、従来技術では、そのような高密度・薄型化を図ることは困難である。
【０００７】
本発明は、従来技術が抱える上記問題点に鑑みてなされたものであり、その主たる目的は、半導体チップとの電気的接続を確実に行うことができるとともに、半導体チップから引き出された配線をさらに積層化することができるような半導体チップ実装用の回路基板を提供することにある。
本発明の他の目的は、接続信頼性に優れた半導体チップ実装用の回路基板の製造方法を提案することにある。
本発明のさらに他の目的は、半導体チップが実装された回路基板と層間部材とを交互に積層し、加熱プレスすることによって得られる、高密度・薄型化が可能な接続信頼性に優れた半導体モジュールを提供することにある。
【０００８】
【課題を解決するための手段】
本発明者らは、上掲の目的を実現するために鋭意研究した結果、半導体チップを樹脂体でモールドするような従来技術の構成に代えて、半導体チップを予め実装した硬質の絶縁性樹脂基材からなる回路基板と、半導体チップを収容可能な開口部を有する層間部材とを接着剤層を介して交互に積層し、その積層体を加熱プレスすることによって、半導体チップを層間部材の開口部内に埋設し、層間部材に形成させた導体ポストを介して半導体チップ間の電気的接続を確実に行うように構成すれば、半導体チップ間の距離の短縮化を図り、配線抵抗やインダクタンスに起因する不具合を低減することができ、その結果、高速で遅延なく電気信号を伝達することができ、配線基板の高密度化、高機能化および薄型化を図ることができることを知見し、以下の内容を要旨構成とする本発明に想到した。
【０００９】
本発明の半導体チップ実装用の回路基板は、硬質の絶縁性樹脂基材の一面側には、その中央部において半導体チップを実装する第１の導電性バンプが形成され、その第１の導電性バンプから硬質の絶縁性樹脂基材の周辺部に向けて配線パターンが延設され、前記硬質の絶縁性樹脂基材の他面側には、前記配線パターンに達する開口が設けられ、その開口底部寄りに充填された電解銅めっきと、開口端寄りに充填された銅よりも融点が低い金属の電解めっきとの２層から形成されてなるバイアホールが設けられるとともに、そのバイアホールの真上に位置し、かつ、Ｓｎ、Ｐｂ、Ａｇ、Ａｕ、Ｃｕ、Ｚｎ、Ｉｎ、Ｂｉ、半田またはスズ合金から選ばれる少なくとも1種の金属から形成される第２の導電性バンプがバイアホールに電気的に接続されてなることを特徴とする半導体チップ実装用回路基板である。
【００１０】
上記構成によれば、硬質の絶縁性樹脂基材からなる回路基板の一面に形成された配線パターン上に第１の導電性バンプを介して半導体チップを直接実装させることができるとともに、回路基板の他面に設けた第２の導電性バンプまたは導体パッドを介して、この半導体チップ実装用回路基板とともに積層されて半導体モジュールを構成する層間部材に電気的に接続させることができるので、配線基板の高密度化を図ることが可能となり、さらに半導体チップ間の距離の短縮化を図り、配線抵抗やインダクタンスに起因する不具合を低減することができ、電気信号を遅延なく高速で伝達することができるのである。
【００１１】
上記半導体チップ実装用回路基板において、硬質の絶縁性樹脂基材の周辺部に向けて延設された配線パターンの一部は、導体パッドの形態に形成されていることが望ましい。この半導体チップ実装用回路基板とともに積層されて半導体モジュールを構成する層間部材の導体ポストとの接触による位置ずれ誤差を吸収して接続信頼性を高めることができるからである。
【００１２】
また、上記半導体チップ実装用基板の他面側にも配線パターンが形成され、バイアホールに接続された導体パッドに電気的に接続されていることが望ましい。より高密度な配線化に対応できるからである。
【００１３】
さらに、上記半導体チップ実装用基板のバイアホールは、銅よりも融点が低い金属を少なくとも含んで形成されることが望ましく、特に、開口底部寄りに充填された電解銅めっきと、開口端寄りに充填された銅よりも融点が低い金属の電解めっきとの２層から形成されることがより望ましい。
【００１４】
上記第２の導電性バンプまたは導体パッドに電気的に接続された配線パターンを硬質の絶縁性樹脂基材の両面に形成する際に、バイアホールを形成した後に、硬質の絶縁性樹脂基材の他面に貼付する銅箔との接着性を高めるためである。
【００１５】
上記第１および第２の導電性バンプは、Ｓｎ、Ｐｂ、Ａｇ、Ａｕ、Ｃｕ、Ｚｎ、Ｉｎ、Ｂｉ、半田またはスズ合金から選ばれる少なくとも1種の金属で形成されることが望ましく、また、それらの金属を電解めっきまたは無電解めっきによって形成することがより望ましい。
【００３１】
【発明の実施の形態】
本発明にかかる半導体チップ実装用回路基板の特徴は、ICチップ等の半導体チップを導電性バンプによって実装した状態で、半導体チップを収納可能な開口を有する層間部材と共に積層・プレスされて、半導体チップ間の信号伝達を速やかに行うことができる高密度・薄型化が可能で、接続信頼性に優れた半導体モジュールの製造に好適に用いられる点にある。
【００３２】
すなわち、本発明にかかる半導体チップ実装用回路基板は、硬質の絶縁性樹脂基板の一方の表面の中央部に半導体チップを実装する領域を有し、その実装領域を取り囲んで多数の実装用の導電性バンプ（以下、「第１の導電性バンプ」という）が形成されるとともに、それらの第１の導電性バンプに電気的接続され、かつ実装領域から基板周辺部に向かって配線パターンが延設されている。一方、硬質の絶縁性基板の他方の表面から配線パターンに達する開口が設けられ、その開口底部寄りに充填された電解銅めっきと、開口端寄りに充填された銅よりも融点が低い金属の電解めっきとの２層からなる充填バイアホールが形成されると共に、そのバイアホールの真上には、層間部材に電気的に接続されるＳｎ、Ｐｂ、Ａｇ、Ａｕ、Ｃｕ、Ｚｎ、Ｉｎ、Ｂｉ、半田またはスズ合金から選ばれる少なくとも1種の金属から形成される接続用の導電性バンプ（以下、「第２の導電性バンプ」という）が形成されている。
【００３３】
このような半導体チップを実装した回路基板は、半導体チップを収納可能な開口を有する層間部材と交互に積層されて多層化されると共に、必要に応じてマザーボードとの接続端子となる半田ボールやTピンを設けた他の回路基板（I/O配線板等）と共に更に積層されて、高密度化、高機能化、薄型化を図ることができる半導体モジュールが形成される。
【００３４】
そのような多層化に際しては、例えば、その表層側には、演算機能を主として有する半導体チップを実装した回路基板を配置させ、内層側には、メモリー機能を主として有する半導体チップを実装した回路基板を配置させ、それらの半導体チップ実装回路基板間には、絶縁性樹脂基材のほぼ中央部に半導体チップを収容可能な開口部を有するとともに、半導体チップ実装用回路基板のバイアホール位置に対応して、絶縁性樹脂基材を貫通して設けた貫通孔内に充填された導電性ペーストを、絶縁性樹脂基材の両方の表面から外側に突出させて形成した導体ポストを有してなる層間部材を配置させた状態で、それらの回路基板を積層し加熱プレスすることによって行われる。
【００３５】
そのようにして得られた半導体モジュールにおいて、回路基板の第１の導電性バンプを介して実装された半導体チップは、隣接する層間部材の開口内に収納埋設され、基板外周部に向かって延設された配線パターン、バイアホールおよび第２の導電性バンプを介して層間部材の第１および第2の導電性バンプに接続され、さらに隣接する他の回路基板の半導体チップに接続されているので、半導体チップ間の距離が短縮され、配線抵抗やインダクタンスに起因する不具合が低減されるので、その結果、電気信号の伝達を高速で遅延なく行うことができる。
【００３６】
本発明の半導体チップ実装用の回路基板に使用する絶縁性樹脂基材は、有機系絶縁性基材であれば使用でき、具体的には、アラミド不織布−エポキシ樹脂基材、ガラス布エポキシ樹脂基材、アラミド不織布−ポリイミド基材、ビスマレイミドトリアジン樹脂基材、ＦＲ−４、ＦＲ−５から選ばれるリジッド（硬質）の積層基材から選ばれる１種であることが望ましい。
【００３７】
特に、硬質の絶縁性樹脂基材（以下、単に「絶縁性樹脂基材」という）は、従来のような半硬化状態のプリプレグではなく、完全に硬化した樹脂材料から形成されるので、このような材料を用いることによって、絶縁性基材上へ銅箔を加熱プレスによって圧着させる際に、プレス圧による絶縁性基材の最終的な厚みの変動がなくなるので、ビアホールの位置ずれを最小限度に抑えて、ビアランド径を小さくできる。したがって配線ピッチを小さくして配線密度を向上させることができる。また、基材の厚みを実質的に一定に保つことができるので、後述する充填ビアホール形成用の開口をレーザ加工によって形成する場合には、そのレーザ照射条件の設定が容易となる。
【００３８】
上記絶縁性樹脂基材の一方の表面には、適切な樹脂接着剤を介して銅箔が貼り付けられ、後述するエッチング処理によって配線パターンが形成される。
このような絶縁性基材上への銅箔の貼付に代えて、絶縁性基材上に予め銅箔が貼付られた片面銅張積層板を用いることもでき、その銅箔は密着性改善のためにマット処理されていることが好ましい。片面銅張積層板を使用することが最も好ましい実施の形態である。
【００３９】
上記片面銅張積層板は、エポキシ樹脂基材、フェノール樹脂、ビスマレイミド−トリアジン樹脂などの熱硬化性樹脂をガラスクロスに含浸させてＢステージとしたプリプレグと銅箔を積層して加熱加圧プレスすることにより得られる基板である。この片面銅張積層板は、リジッドな基板であり、扱いやすくコスト的にも最も有利である。また、絶縁性樹脂基材の表面に、金属を蒸着した後、電解めっきを用いて、金属層を形成することもできる。
【００４０】
上記絶縁性樹脂基材の厚さは、１０〜２００μｍ、好ましくは１５〜１００μｍであり、２０〜８０μｍが最適である。これらの範囲より薄くなると強度が低下して取扱が難しくなり、逆に厚すぎると微細な開口の形成およびその開口内への導電性物質の充填が難しくなり、積層形成された半導体モジュールの薄型化が図れなくなるからである。
【００４１】
一方、配線パターンを形成する銅箔の厚さは、５〜３６μｍ、好ましくは８〜３０μｍであり、１２〜２５μｍがより好適である。その理由は、後述するようにバイアホール形成用の開口をレーザ加工によって設ける際に、薄すぎると貫通してしまうからであり、逆に厚すぎるとエッチングにより、ファインパターンを形成し難いからである。
【００４２】
上記バイアホール形成用の開口（開口）は、絶縁性樹脂基材の銅箔貼付面と反対側の表面に、光透過性樹脂フィルムを粘着させ、その樹脂フィルム上からレーザ照射を行って形成される。
【００４３】
上記レーザ照射によって開口が設けられた樹脂フィルムは、絶縁性基材の表面から銅箔に達する開口内に導電性ペーストを充填してバイアホールを形成する際には印刷用マスクとして機能し、またその開口内に導電性物質を充填した後、バイアホール表面の直上に導電性バンプを形成する際には、そのバンプの突出高さを調整する機能を果たすものであり、所定の工程を経た後に、接着剤層から剥離されるような粘着剤層を有するものが望ましい。
【００４４】
上記樹脂フィルムは、たとえば、粘着剤層の厚みが１〜２０μｍであり、フィルム自体の厚みが１０〜５０μｍであるポリエチレンテレフタレート樹脂フィルム（以下、「ＰＥＴフィルム」と言う）から形成されるのが好ましい。
その理由は、ＰＥＴフィルムの厚さに依存して、導電性バンプの絶縁性基材表面からの突出量が決まるので、１０μｍ未満の厚さでは突出量が小さすぎて接続不良になりやすく、逆に５０μｍを超えた厚さでは、溶融した導電性バンプが接続界面において拡がりすぎるので、ファインパターンの形成ができないからである。
【００４５】
上記レーザ加工機としては、炭酸ガスレーザ加工機や、ＵＶレーザ加工機、エキシマレーザ加工機等を使用できる。特に、炭酸ガスレーザ加工機は、加工速度が速く、安価に加工できるため工業的に用いるには最も適しており、本発明に最も望ましいレーザ加工機である。
【００４６】
このような炭酸ガスレーザによって、上記範囲の厚さを有する絶縁性樹脂基材に形成される開口の口径は、５０〜２００μｍの範囲であることが望ましく、その際のレーザ照射条件は、パルスエネルギーが０．５〜１００ｍＪ、パルス幅が１〜１００μｓ、パルス間隔が０．５ｍｓ以上、ショット数が３〜５０であることが望ましい。
上記開口径に制限を設けた理由は、５０μｍ未満では開口内に導電性ペーストを充填し難くなると共に、接続信頼性が低くなるからであり、２００μｍを超えると、高密度化が困難になるからである。
【００４７】
上記開口内に導電性物質を充填してバイアホールを形成する前に、開口内壁面に残留する樹脂残滓を取り除くためのデスミア処理、例えば、酸や過マンガン酸、クロム酸などの酸化剤などに浸漬する化学的除去方法、あるいは、プラズマ放電やコロナ放電などを用いた物理的除去方法によって処理することが接続信頼性確保の点から望ましい。
【００４８】
特に、絶縁性基材上に接着剤層や保護フィルムが貼付けられた状態で行う場合には、たとえば、プラズマ放電やコロナ放電等を用いたドライデスミア処理によることが望ましい。ドライデスミア処理のうち、プラズマクリーニング装置を使用したプラズマクリーニングがとくに好ましい。
この実施態様では、バイアホール形成用の開口をレーザ加工で形成したが、ドリル加工、パンチング加工等の機械的方法で穴開けすることも可能である。
【００４９】
上記デスミア処理を行った開口内に導電性物質を充填してバイアホールを形成する方法には、めっき処理によるめっき充填方法や導電性ペーストの充填による方法がある。特に、めっき充填による場合には、絶縁性基材上の銅箔にめっきが析出しないように、予め保護フィルムを貼付してめっき液との接触を阻止する措置を取り、その上で開口内にめっきを充填してバイアホールとする。
【００５０】
上記めっき充填は、電解めっき処理または無電解めっき処理のいずれによっても行うことができるが、電解めっき処理が望ましい。
【００５１】
電解めっきとしては、例えば、Ｓｎ、Ｐｂ、Ａｇ、Ａｕ、Ｃｕ、Ｚｎ、Ｉｎ、Ｂｉ、半田またはスズ合金から選ばれる少なくとも1種の金属を使用でき、特に、電解銅めっきが好ましい。
この電解めっきの充填は、単一の金属でも良いが、開口内にまず電解銅めっきを充填して開口端近くまで充填した後、開口内の残りの空間に銅よりも低融点の金属からなる、例えば、電解スズめっきを充填することもできる。
このようにバイアホール開口端近くに、銅よりも融点の低い金属めっきを充填することによって、絶縁性樹脂基材の他方の表面に銅箔を圧着して、基板両面に配線パターンを形成する場合、銅箔との接着性を高めることができる。
【００５２】
電解めっき処理により充填する場合は、絶縁性基材に形成された銅箔をめっきリードとして電解めっきを行う。この銅箔（金属層）は、絶縁性基材の一方の表面の全域に亘って形成されているため、電流密度が均一となり、開口を電解めっきにて均一な高さで充填することができる。
ここで、電解めっき処理の前に、開口内の金属層の表面を酸などで活性化処理しておくとよい。
【００５３】
また、電解めっき処理の後、絶縁性樹脂基板の表面から外側に盛り上がった電解めっき（金属）をベルトサンダーやバフ研磨等により研磨除去して、平坦化したり、絶縁性樹脂基板の表面よりも若干高くなるように残しておくこともできる。
特に、絶縁性樹脂基板の表面から外側に盛り上がった電解めっき（金属）を、プレスにより押し広げて平坦化すると、バイアホール形成用開口よりも面積が広い導体パッド（ランド）に形成される。このような実施形態は、後述する層間部材の導電性バンプとの接続信頼性を高める点で有利である。
【００５４】
また、めっき処理による導電性物質充填の代わりに、導電性ペーストを充填する方法、あるいは電解めっき処理又は無電解めっき処理によって開口の一部を充填し、残存部分に導電ペーストを充填して行うこともできる。
上記導電性ペーストとしては、銀、銅、金、ニッケル、各種はんだから選ばれる1種または2種以上の金属粒子からなる導電性ペーストを使用できる。
【００５５】
また、上記金属粒子としては、金属粒子の表面に異種金属をコーティングしたものも使用できる。具体的には銅粒子の表面に金または銀のような貴金属を被覆した金属粒子を使用することができる。
なお、導電性ペーストとしては、金属粒子に、エポキシ樹脂などの熱硬化性樹脂や、ポリフェニレンスルフィド（ＰＰＳ）樹脂を加えた有機系導電性ペーストが望ましい。
なお、レーザ加工によって形成されたバイアホール形成用開口は、その孔径が５０〜２００μｍの微細孔であり、導電ペーストを充填する場合には、気泡が残り易いので、電解めっきによる充填が実用的である。
【００５６】
上記バイアホールの露出表面上に形成される導電性バンプは、層間部材との電気的接続を確保するバンプであり（以下、「第２の導電性バンプ」という）、めっき処理または導電性ペーストを印刷することによって形成されるが、レーザ照射によって保護フィルムに形成された開口内に、めっき処理によって、保護フィルムの厚さに関連する高さを有するめっきを充填することによって形成されることが望ましい。
【００５７】
上記めっき充填は、電解めっき処理または無電解めっき処理のいずれによっても行うことができるが、電解めっき処理が望ましい。
電解めっきとしては、例えば、Ｓｎ、Ｐｂ、Ａｇ、Ａｕ、Ｃｕ、Ｚｎ、Ｉｎ、Ｂｉ、半田またはスズ合金から選ばれる少なくとも1種の金属を使用でき、電解すずめっきが最も好ましい。
【００５８】
上記第２の導電性バンプの高さとしては、３〜６０μｍの範囲が望ましい。その理由は、３μｍ未満では、バンプの変形により、バンプの高さのばらつきを許容することができず、また、６０μｍを越えると抵抗値が高くなる上、バンプを形成した際に横方向に拡がってショートの原因となるからである。
【００５９】
また、第２の導電性バンプは、めっき処理の代わりに、レーザ照射によって保護フィルムに形成された開口内に、導電性ペーストを充填することによって形成することもできる。
この場合には、電解めっきの高さのばらつきは、充填される導電性ペースト量を調整することにより是正され、多数の導電性バンプの高さをそろえることができる。
この導電性ペーストからなるバンプは、半硬化状態であることが望ましい。導電性ペーストは、半硬化状態でも硬く、熱プレス時に軟化した有機接着剤層を貫通させることができるからである。また、熱プレス時に変形して接触面積が増大し、導通抵抗を低くすることができるだけでなく、バンプの高さのばらつきを是正することができるからである。
【００６０】
この他に、例えば、導電性ペーストを、所定位置に開口の設けられたメタルマスクを用いてスクリーン印刷する方法、低融点金属であるはんだペーストを印刷する方法の他、はんだめっきを行う方法、あるいははんだ溶融液に浸漬する方法によって導電性バンプを形成することができる。
上記低融点金属としては、Ｐｂ−Ｓｎ系はんだ、Ａｇ−Ｓｎ系はんだ、インジウムはんだ等を使用することができる。
【００６１】
一方、絶縁性樹脂基材の銅箔貼付面（金属層）に形成される、ICチップ等の半導体チップを実装するための導電性バンプ（以下、「第１の導電性バンプ」という）は、Ｓｎ、Ｐｂ、Ａｇ、Ａｕ、Ｃｕ、Ｚｎ、Ｉｎ、Ｂｉ、半田またはスズ合金から選ばれる少なくとも1種の金属から形成される。この第１の導電性バンプの形成は、めっき処理や、導電性ペーストの印刷によって行うことができるが、めっき処理によることが好ましい。
【００６２】
特に、絶縁性樹脂基材の銅箔貼付面に、まず感光性ドライフィルムを貼付するか、あるいは液状感光性レジストを塗布した後、マスク露光、現像処理によって半導体チップとの電気的接続を行うバンプを形成するための開口部を有するめっきレジスト層を形成し、その開口部内にめっき処理によってバンプを形成させることが最も好ましい実施形態である。
【００６３】
上記めっきによるバンプ形成は、電解めっき処理または無電解めっき処理のいずれによっても行うことができるが、電解めっき処理が望ましい。
電解めっきとしては、例えば、Ｓｎ、Ｐｂ、Ａｇ、Ａｕ、Ｃｕ、Ｚｎ、Ｉｎ、Ｂｉ、半田またはスズ合金から選ばれる少なくとも1種の金属を使用することができるが、電解すずめっきが最も好ましい実施形態である。
【００６４】
上記第１の導電性バンプの形状としては、円柱、楕円柱、直方体、または立方体を採用することができ、その高さとしては、１〜３０μｍの範囲が望ましい。その理由は、１μｍ未満では、導電性バンプを均一に形成することができないからであり、また、３０μｍを越えるとマイグレーションやウイスカーの発生が増加するからである。特に、５μｍの高さとすることが最も好ましい。
【００６５】
上記第1の導電性バンプを円柱形または楕円柱とした場合には、その口径は、５０〜２００μｍの範囲であることが望ましく、８０μｍであることが最も好ましい。
上記第１の導電性バンプを形成した後、ＮａＯＨやＫＯＨ等のアルカリ、硫酸、硝酸、酢酸等の酸、アルコール等の溶剤等を用いてめっきレジスト層を完全に除去する。
【００６６】
上記絶縁性樹脂基材の銅箔貼付面に形成される配線パターンは、銅箔面に感光性ドライフィルムを貼付するか、液状感光性レジストを塗布した後、所定の配線パターンを有するマスクを載置し、露光・現像処理することによってめっきレジスト層を形成した後、エッチングレジスト非形成部分の銅箔をエッチング処理することによって形成される。
【００６７】
上記配線パターンは、基板のほぼ中央部に実装される半導体チップの端子に対応して形成された多数の導体パッド（ランド）と、そこから基板の外周部に向かって延設された微細な線幅のアウターリードと、そのアウターリードの終端近くにバイアホール位置に対応して形成された多数の導体パッド（ランド）とを有しており、前者のパッド上には半導体チップ実装用の第１の導電性バンプが形成され、後者のパッドには、後述するように、積層される層間部材の導電性バンプが接続されるようになっている。
【００６８】
上記配線パターンは、その厚みが５〜３０μｍであることが望ましく、１２μｍであることが好ましい。また、線幅と線間距離との比（Ｌ／Ｄ）は、５０μｍ／５０μｍ〜１００μｍ／１００μｍであることが望ましい。さらに、配線パターン上に形成されるランドは、その口径が１５０〜５００μｍであることが望ましく、特に、３５０μｍであることが好ましい。
【００６９】
上記パターン形成のためのエッチングは、硫酸−過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種により行われる。
上記配線パターン表面には、必要に応じて、粗化層を形成することもでき、半導体実装用回路基板と層間部材とを接着する接着剤層との密着性を改善し、剥離（デラミネーション）の発生を防止することができる。
【００７０】
上記粗化処理は、例えばソフトエッチング処理や、黒化（酸化）−還元処理、銅−ニッケル−リンからなる針状合金めっき（荏原ユージライト製 商品名インタープレート）の形成、メック社製の商品名「メック エッチボンド」なるエッチング液による表面粗化が望ましい。
【００７１】
また、必要に応じて、粗化層が形成された配線パターン上にさらに金属層を被覆してもよい。形成される金属としては、チタン、アルミニウム、亜鉛、鉄、インジウム、タリウム、コバルト、ニッケル、スズ、鉛、ビスマスの中から選ばれるいずれかの金属で被覆してもよい。
【００７２】
上記被覆金属層の厚みは、０．０１〜３μｍの範囲が望ましい。その理由は、０．０１μｍ未満では、粗化層を完全に被覆できないことがあり、３μｍを越えると、形成した粗化層の凹部に被覆金属が充填されてしまい、粗化層を相殺してしまうことがあるからである。特に望ましい範囲は、０．０３〜１μｍの間である。その一例として、ホウフッ化スズとチオ尿素からなるスズ置換液を用いて、粗化層を被覆してもよい。
【００７３】
上記絶縁性樹脂基材の銅箔貼付面と反対側の面には、必要に応じて、接着剤層を形成してもよいが、基板表面に樹脂を塗布し、乾燥させて、未硬化状態としたものであることが望ましい。
【００７４】
上記接着剤層は、有機系接着剤から形成することが望ましく、その有機系接着剤としては、エポキシ樹脂、ポリイミド樹脂、熱硬化型ポリフェニレンエーテル（ＰＰＥ：Ｐｏｌｙｐｈｅｎｙｌｅｎ ｅｔｈｅｒ）、エポキシ樹脂と熱可塑性樹脂との複合樹脂、エポキシ樹脂とシリコーン樹脂との複合樹脂、ＢＴレジンから選ばれる少なくとも１種の樹脂であることが望ましい。
ここで、有機系接着剤の溶剤としては、ＮＭＰ、ＤＭＦ、アセトン、エタノールを用いることができる。
【００７５】
上記有機系接着剤である未硬化樹脂の塗布方法は、カーテンコータ、スピンコータ、ロールコータ、スプレーコータ、スクリーン印刷などを使用できる。
また、樹脂の塗布後、減圧・脱泡を行って、粗化層と樹脂との界面の気泡を完全に除去することも可能である。なお、接着剤層の形成は、接着剤シートをラミネートすることによって行うこともできる。
【００７６】
上記接着剤層の厚さは、５〜５０μｍが望ましい。接着剤層は、取扱が容易になるため、予備硬化（プレキュア）しておくことが好ましい。
【００７７】
上記回路基板に実装される半導体チップは、第１の導電性バンプを介して配線パターン上に表面実装される。バンプとチップとの接続方法としては、半導体チップと回路基板との位置合わせをした状態でリフローする方法や、予めバンプを加熱、溶解させておいた状態でチップと回路基板とを接合させる方法などがある。
【００７８】
その際に加える温度は、６０〜２２０℃の範囲が望ましい。６０℃未満では導電性金属が溶融しないし、２２０℃を越えると、バンプをなす導電性金属が隣り合うバンプとの間で短絡を引き起こしたりするからである。
特に、導電性金属にスズを用いた実施形態では、８０〜２００℃の範囲の温度がより好ましい。その温度内であれば、バンプの形状保持性が保たれつつも、溶解して接続を行えるからである。
【００７９】
なお、上記第１の導電性バンプは、第２の導電性バンプと同様に電解すずめっきで形成することが最も好ましいが、第１の導電性バンプを第２の導電性バンプよりも低い融点の金属で形成する、たとえば、第１の導電性バンプを融点が１８５℃であるＳｎ／Ｐｂから形成し、第２の導電性バンプを融点が２３５℃であるＳｎから形成することもでき、この場合は、半導体チップを実装する際に、第１の導電性バンプだけを溶融させ、第２の導電性バンプの形状は保持されるという点で有利である。
【００８０】
上記半導体チップと層間部材との間の隙間には、必要に応じて、封止樹脂が充填され、半導体チップと層間部材の熱膨張率のミスマッチを防止することができる。このような封止樹脂としては、熱硬化性樹脂や、熱可塑性樹脂、紫外硬化樹脂、感光性樹脂等を用いることができる。
【００８１】
具体的には、エポキシ樹脂、シリコン樹脂、ポリイミド樹脂、フェノール樹脂、フッ素樹脂等を含んだ液状の樹脂や、それらの樹脂をシート状に形成した非導電性樹脂フィルム（例えば、ＮＣＦ）等を用いることができる。
【００８２】
上記半導体チップが実装された回路基板とともに積層される層間部材は、絶縁性樹脂基材のほぼ中央部に半導体チップを収容可能な開口部を有するとともに、半導体チップ実装用回路基板のバイアホール位置に対応して、絶縁性樹脂基材を貫通して設けた貫通孔内に充填された導電性ペーストを、絶縁性樹脂基材の両方の表面から外側に突出させて形成した導体ポストを有してなる。
【００８３】
すなわち、層間部材は、半導体チップよりわずかにサイズが大きい開口を、そのほぼ中央部に有し、積層時に半導体チップがその開口内に収納されるように構成されるとともに、絶縁性樹脂基材を貫通する貫通孔に充填された導電性ペーストを、絶縁性樹脂基材の表面から外側に突出形成させてなる導体ポストを有し、それぞれ半導体チップ実装用回路基板の導体パッドまたは第２の導電性バンプに電気的接続されるように構成される。
【００８４】
上記層間部材に使用する絶縁性樹脂基材は、上記半導体チップ実装用基板と同様な有機系絶縁性基材であれば使用でき、硬質の絶縁性樹脂基材だけでなく、半硬化状態のプリプレグも使用することができる。
【００８５】
上記絶縁性樹脂基材は、半導体チップ実装用回路基板の上面から、実装された半導体チップの上面までの高さよりもやや厚く、その形状は、半導体チップ実装用回路基板と同一に形成される。
上記絶縁性樹脂基材の厚さは、１０〜５００μｍ、好ましくは５０〜２００μｍであり、さらに１００〜１５０μｍが最適である。これらの範囲より薄くなると強度が低下して取扱が難しくなり、逆に厚すぎると微細な貫通孔の形成およびその貫通孔内への導電性ペーストの充填が難しくなるからである。
【００８６】
上記層間部材に形成される貫通孔は、バイアホール形成用開口と同様に、絶縁性樹脂基材の両面に、光透過性樹脂フィルムを粘着させ、その樹脂フィルム上からレーザ照射を行って形成される。
【００８７】
上記レーザ照射によって開口が設けられた樹脂フィルムは、貫通孔内に導電性ペーストを充填して絶縁性樹脂基材の表面から突出させて導体ポストを形成する際に、その突出高さを調整する機能を果たすものであり、所定の工程を経た後に、接着剤層から剥離されるような粘着剤層を有するものが望ましい。
【００８８】
上記樹脂フィルムは、たとえば、粘着剤層の厚みが１〜２０μｍであり、フィルム自体の厚みが１０〜５０μｍであるＰＥＴフィルムから形成されるのが好ましい。
その理由は、導体ポストの絶縁性基材表面からの突出量が、このＰＥＴフィルムの厚さに依存して決まるためであり、１０μｍ未満の厚さでは突出量が小さすぎて接続不良になりやすく、逆に５０μｍを超えた厚さでは、溶融した導体ポストが接続界面において拡がりすぎるので、ファインパターンの形成ができないからである。
【００８９】
上記レーザ加工機としては、炭酸ガスレーザが最も適しており、上記範囲の厚さを有する絶縁性樹脂基材に形成される貫通孔の口径は、５０〜２５０μｍ（バイアホールは50〜200μｍである）の範囲であることが望ましく、その際のレーザ照射条件は、パルスエネルギーが０．５〜１００ｍＪ、パルス幅が１〜１００μｓ、パルス間隔が０．５ｍｓ以上、ショット数が３〜５０であることが望ましい。
【００９０】
上記貫通孔の口径に制限を設けた理由は、５０μｍ未満では開口内に導電性ペーストを充填し難くなると共に、接続信頼性が低くなるからであり、２５０μｍを超えると、高密度化が困難になるからである。
【００９１】
上記貫通孔は、その形状が上下の開口の口径が等しい円柱形である場合であり、そのような貫通孔に導電性ペーストが充填されて導体ポストが形成される。絶縁性樹脂基材の表面から上側と下側にそれぞれ突出した導体ポストの口径は同一となる。
【００９２】
さらに、貫通孔の形状を、上下の開口の口径が異なるように形成することもできる。たとえば、断面がテーパ形状を有する円錐台形状の貫通孔や、小径の円柱と大径の円柱とが同軸に接合された形状に形成される。
【００９３】
そのような貫通孔に導電性ペーストを充填形成した導体ポストは、その上側と下側に突出する部分の口径比は、１：２〜１：３であること好ましく、１：２〜１：２．５であることがより好ましい。
その理由は、上記比率の範囲内では、導電性ペーストに空隙がないように充填させることが可能であり、半導体実装回路基板との積層時に、プレスによる接触個所の位置ずれを抑制して接続信頼性を高めることができるためである。
【００９４】
上記層間部材が未硬化状態のプリプレグから形成される場合には、上記貫通孔内に導電性ペーストを充填して導体ポストを形成する前に、デスミア処理をする必要がない場合もあるが、層間部材がガラス布基材エポキシ樹脂のような硬質の樹脂基材から形成される場合には、例えば、酸や過マンガン酸、クロム酸などの酸化剤などに浸漬する化学的除去方法、あるいは、プラズマ放電やコロナ放電などを用いた物理的除去方法によってデスミア処理することが接続信頼性確保の点から望ましい。
特に、硬質の絶縁性樹脂基材上に接着剤層や保護フィルムが貼付けられた状態で行う場合には、たとえば、プラズマ放電やコロナ放電等を用いたドライデスミア処理によることが望ましい。ドライデスミア処理のうち、プラズマクリーニング装置を使用したプラズマクリーニングがとくに好ましい。
この実施態様では、貫通孔をレーザ加工で形成したが、ドリル加工、パンチング加工等の機械的方法で穴開けすることも可能である。
【００９５】
上記レーザ加工によって形成され、必要に応じてデスミア処理を行った貫通孔内への導電性ペーストの充填は、絶縁性樹脂基材の両面に貼付された保護フィルム上から、例えばスクリーン印刷によって行われる。
【００９６】
上記導電性ペーストとしては、銀、銅、金、ニッケル、各種はんだから選ばれる1種または2種以上の金属粒子からなる導電性ペーストを使用できる。
【００９７】
また、上記金属粒子としては、金属粒子の表面に異種金属をコーティングしたものも使用できる。具体的には銅粒子の表面に金または銀のような貴金属を被覆した金属粒子を使用することができる。
なお、導電性ペーストとしては、金属粒子に、エポキシ樹脂などの熱硬化性樹脂や、ポリフェニレンスルフィド（ＰＰＳ）樹脂を加えた有機系導電性ペーストが望ましい。
【００９８】
上記層間部材に設けた導体ポストの高さ、すなわち、絶縁性基材表面からの突出量は、前記ＰＥＴフィルムの厚さに依存して決まり、１０〜５０μｍの範囲が望ましい。
その理由は、１０μｍ未満の厚さでは突出量が小さすぎて接続不良になりやすく、逆に５０μｍを超えた厚さでは、溶融した導体ポストが接続界面において拡がりすぎるので、ファインパターンの形成ができないからである。
【００９９】
なお、上記導電性ペーストから形成される導体ポストは、半硬化状態であることが望ましい。導電性ペーストは、半硬化状態でも硬く、熱プレス時に軟化した有機接着剤層を貫通させることができるからである。また、熱プレス時に変形して接触面積が増大し、導通抵抗を低くすることができるだけでなく、バンプの高さのばらつきを是正することができるからである。
【０１００】
上記半導体チップ実装回路基板と層間部材とを交互に積層し、その後、最外層にI/O配線基板等の他の回路基板を積層し、それらを一括プレスすることによって半導体モジュールが形成される。
その際、半導体チップ実装回路基板と層間部材との積層形態としては、種々の形態が可能であるが、たとえば、最上層には、バイアホールが形成されていない半導体チップ実装回路基板を、その半導体チップ実装面を下方に向けて配置し、その下方には層間部材を配置する。層間部材は、その中央開口部内に実装回路基板に実装した半導体チップを収容する。そして、その下方には、更に実装回路基板と層間部材とが同様に重ね合わせられ、最下層にはI/O配線基板が配置される。
【０１０１】
このように最下層に配置されるI/O配線基板としては、絶縁性樹脂基材の両面に配線パターンが形成されるとともに、絶縁性樹脂基材を貫通する貫通孔内に充填されためっきまたは導電性ペーストからなるバイアホールによって、絶縁性樹脂基材の両面に形成された配線パターンが電気的に接続されてなる両面回路基板が採用され、層間部材の導電性バンプの位置に対応する配線パターンの一部は、導体パッドの形態に形成されている。
【０１０２】
上記実装回路基板、層間部材およひI/O配線基板の重ね合わせは、各基板に予め設けた位置決め用孔をＣＣＤカメラ等で光学的に検出し、その位置合わせを行いながら進める。
【０１０３】
このような積層体は、５０〜２５０℃の温度で加熱されながら、０．５〜５ＭＰａの圧力でプレスされて、すべての回路基板が、１度のプレス成形により一体化される。加熱温度の範囲としては、１６０〜２００℃が好ましい。
【０１０４】
そして、最下層のI/O配線基板のバイアホールランド上には、たとえば、ニッケル−金層を形成し、その金−ニッケル層上に半田ボールまたはＴピンを接合して、外部基板、たとえばマザーボードへの接続端子とすることができる。
【０１０５】
以下、本発明にかかる半導体チップ実装用回路基板および半導体モジュールを具体化した種々の実施形態について、添付図面を参照にして説明する。
各実施形態における半導体モジュール１は、半導体チップ３を実装した半導体チップ実装用回路基板２と層間部材２０とを交互に重ね合わせ、最下層にI/O配線基板３０を重ねて一括して加熱プレスすることにより一体化された構造となっている。
【０１０６】
（１） 本発明にかかる半導体チップ実装用回路板２を製造するに当たって、絶縁性樹脂基材５の片面に銅箔６が貼付けられたものを出発材料として用いる。
この絶縁性樹脂基材５は、たとえば、ガラス布エポキシ樹脂基材、ガラス布ビスマレイミドトリアジン樹脂基材、ガラス布ポリフェニレンエーテル樹脂基材、アラミド不織布−エポキシ樹脂基材、アラミド不織布−ポリイミド樹脂基材から選ばれるリジッド（硬質）な積層基材が使用され得るが、ガラス布エポキシ樹脂基材が最も好ましい。
【０１０７】
上記絶縁性樹脂基材５の厚さは、１０〜２００μｍであり、２０〜８０μｍであることが最も好ましく、また銅箔６の厚さは、５〜２５μｍであることが最も好ましい。
【０１０８】
上記絶縁性基材５および銅箔６としては、特に、エポキシ樹脂をガラスクロスに含浸させてＢステージとしたプリプレグと銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板４を用いることが好ましい。
その理由は、銅箔６が後述するようにエッチングされた後の取扱中に、配線パターンやビアホールの位置がずれることがなく、位置精度に優れるからである。
【０１０９】
（２） このような絶縁性基材５の銅箔６が貼付された表面と反対側の表面に、保護フィルム７を貼付する（図１(a)参照）。
この保護フィルム７は、後述する導電性バンプの高さ調整用に使用され、たとえば、表面に粘着層を設けたポリエチレンテレフタレート（ＰＥＴ）フィルムが使用され得る。
【０１１０】
前記ＰＥＴフィルム７は、粘着剤層の厚みが１〜２０μｍ、フィルム自体の厚みが１０〜５０μｍであるようなものが使用される。
【０１１１】
（３） 絶縁性樹脂基材５上に貼付けられたＰＥＴフィルム７の上方からレーザ照射を行って、ＰＥＴフィルム７を貫通して、絶縁性樹脂基材５の表面から銅箔６に達する開口８を形成する（図１(b)参照）。
【０１１２】
このレーザ加工は、パルス発振型炭酸ガスレーザ加工装置によって行われ、そのレーザ照射条件は、パルスエネルギーが０．５〜１００ｍＪ、パルス幅が１〜１００μｓ、パルス間隔が０．５ｍｓ以上、ショット数が３〜５０の範囲内であることが望ましい。
このような加工条件のもとで形成され得る開口８の口径は、５０〜２００μｍであることが望ましい。
【０１１３】
（４） 前記（３）の工程で形成された開口８の内壁面に残留する樹脂残滓を取り除くために、デスミア処理を行う。このデスミア処理としては、プラズマ放電、コロナ放電等を用いたドライデスミア処理が、接続信頼性の確保の点から望ましい。
【０１１４】
（５） 次に、絶縁性樹脂基材５の銅箔６が貼付された表面に、保護フィルム７を貼付けた後、電解銅めっき処理を施して、デスミア処理された開口８内に、電解銅めっき膜を充填してバイアホール９を形成する（図１(c)参照）。
【０１１５】
（６） その後、電解すずめっき処理を施して、レーザ照射によってPETフィルム７に形成された開口内に、電解すずめっき膜を充填し、バイアホール９の真上に位置して、他の回路基板との接続用の第２の導電性バンプ１３を形成する。
【０１１６】
（７） 次いで、絶縁性樹脂基材５の導箔６上に貼付けられたPETフィルム７を剥離させた後、絶縁性樹脂基材５の銅箔６貼付面と反対側の表面に貼付したPETフィルム７上に更にPETフィルム７を貼付し、絶縁性樹脂基材５の銅箔６貼付面に感光性ドライフィルムを貼付し、マスク露光、現像処理によって半導体チップとの電気的接続を行うバンプを形成するための開口部１１を有するめっきレジスト層１０を形成する（図１(ｄ)参照）。
【０１１７】
（８） 上記めっきレジスト層１０に形成した開口部１１内に、電解すずめっき処理によって、電解すずめっき膜を充填して、銅箔６上に半導体チップ実装用の第１の導電性バンプ１２を形成する（図１(e)参照）。その後、めっきレジスト層１０を形成するドライフィルムを剥離させる（図２(f)参照）。
【０１１８】
（９） 次に、銅箔６の不要な部分をエッチング処理によって除去して、配線パターン（配線パターン）１５を形成する。この処理工程においては、先ず、半導体チップ実装用の第１の導電性バンプ１２および銅箔６を覆って、例えば、電着法によってフォトレジスト層１４を形成した（図２(g)参照）後、所定の回路パターンに沿って露光、現像処理する。その後、フォトレジスト層１４によって保護されていない銅箔６部分をエッチング処理することによって、所定の配線パターンを有する配線パターン１５を形成した（図２(h)参照）後、フォトレジスト層１４を除去する。
上記エッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液が望ましい。
【０１１９】
上記配線パターン１５の一部は、後述する層間部材２０の導電性バンプ２６と接続するための導体パッドまたは接続用ランド１５ａに形成され、その内径はバイアホール口径とほぼ同様であるが、その外径は、５０〜２５０μｍの範囲に形成されることが好ましい。
【０１２０】
（１０） 次に、必要に応じて、前記（９）の工程で形成した配線パターン１５の表面を粗化処理して粗化層（図示を省略する）を形成し、その後、絶縁性樹脂基材の銅箔貼付面と反対側の表面からPETフィルム７を剥離させて、半導体チップ実装用回路基板２の製造が完了する（（図２(i)参照）。
この粗化処理は、多層化する際に、接着剤層との密着性を改善し、剥離（デラミネーション）を防止するためである。
【０１２１】
粗化処理方法としては、例えば、ソフトエッチング処理や、黒化（酸化）−還元処理、銅−ニッケルーリンからなる針状合金めっき（荏原ユージライト製：商品名インタープレート）の形成、メック社製の商品名「メックエッチボンド」なるエッチング液による表面粗化がある。
【０１２２】
この実施形態においては、上記粗化層の形成は、エッチング液を用いて形成されるのが好ましく、たとえば、配線パターンの表面を第二銅錯体と有機酸の混合水溶液からエッチング液を用いてエッチング処理することによって形成することができる。かかるエッチング液は、スプレーやバブリングなどの酸素共存条件下で、銅配線パターンを溶解させることができ、反応は、次のように進行するものと推定される。
【０１２３】

Figure 0004022405
式中、Ａは錯化剤（キレート剤として作用）、ｎは配位数を示す。
【０１２４】
この式に示されるように、発生した第一銅錯体は、酸の作用で溶解し、酸素と結合して第二銅錯体となって、再び銅の酸化に寄与する。本発明で用いられる第二銅錯体は、アゾール類の第二銅錯体がよい。この有機酸−第二銅錯体からなるエッチング液は、アゾール類の第二銅錯体および有機酸（必要に応じてハロゲンイオン）を、水に溶解して調製することができる。
【０１２５】
このようなエッチング液は、たとえば、イミダゾール銅(ＩＩ)錯体 １０重量部、グリコール酸 ７重量部、塩化カリウム ５重量部を混合した水溶液から形成される。
【０１２６】
本発明にかかる半導体チップ実装用の回路基板２は、上記（１）〜（１０）の工程にしたがって製造されるが、半導体チップ３は、図２(j)に示すように、回路基板２の中央部において、接着剤１６により固着され、半導体チップ３の出力端子（図示せず）が第１の導電性バンプ１２に埋め込まれることにより、配線パターン１５に電気的に接続される。
すなわち、半導体チップ３を第１の導電性バンプ１２上に実装するには、回路基板２と半導体チップ３との間に、シート状の封止用樹脂を介在させ、例えば、加熱雰囲気下で半導体チップ３の出力端子を第１の導電性バンプ１２に接合させることによって、端子−バンプ間の電気的接続がなされるとともに、半導体チップ３と回路基板２との隙間が樹脂封止されて、半導体チップ３の表面実装が行われ、半導体チップが実装された回路基板が製造される。
【０１２７】
次に、このような半導体チップ実装回路基板に積層される層間部材２０の製造方法について、図３を参照にして説明する。
【０１２８】
（１） 層間部材２０の出発材料としては、半導体チップ実装用回路基板２と同様に、硬質の絶縁性樹脂基材２１を板状に形成したものを用いる。
この絶縁性樹脂基材２１の厚さは、後述する開口部２７内に半導体チップ３を収容する必要性から、半導体チップ実装用回路基板２の上面から半導体チップ３の上面までの高さよりもやや厚く、例えば１３０μｍとし、また、絶縁性樹脂基材２１の上面および下面の面積は、積層の際に対向配置されるプリント基板２の面積とほぼ等しくされている。
【０１２９】
（２） 次いで、上記絶縁性樹脂基材２１の両面に接着層２２を形成し、さらにその上面にＰＥＴフィルム２３を貼付して保護する（図３(b)参照）。その後、PETフィルム２３の上から、半導体チップ実装用回路基板２２の接続用ランド１５aおよび第２の導電性バンプ１３に対応する位置に、例えばパルス発振型炭酸ガスレーザ加工装置によってレーザ照射を行うことにより、絶縁性樹脂基材２１の厚さ方向に貫通する貫通孔２４を形成する（図３(c)参照）。
【０１３０】
（３） 上記貫通孔２４内に、導電性ペースト２５を充填する（図３(d)参照）。この導電性ペーストの充填は、例えばスクリーン印刷によってそれぞれ表側と裏側とから行われる。その後、PETフィルム２３を剥離すると、導電性ペースト２５は、PETフィルム２３の厚さ分だけ、接着層２２の表面および裏面からそれぞれ突出した導体ポスト２６が形成される（図３(e)参照）。
【０１３１】
（４） そして最後に、絶縁性樹脂基材２１の中央部分に、例えばレーザ照射によって、半導体チップ３を収容可能なサイズの開口部２７を形成させて、層間部材２０の製造が完了する（図３(f)参照）。
【０１３２】
上記のように製造された半導体チップ実装回路基板２と層間部材２０とを交互に重ね合わせる（図５(a)参照）。このとき、最上層には、バイアホールが形成されていない半導体チップ実装回路基板２が、半導体チップ３を実装した面を下方に向けて配置され、その下方には層間部材２０が配置され、さらにその下方にはバイアホールが形成された半導体チップ実装回路基板２および層間部材２０が配置され、最下層にはI/O配線基板３０が配置される。
上記最上層の半導体チップ実装用基板２に対面する層間部材２０は、その開口部２７内に半導体チップ実装用回路基板２に実装・固定された導体チップ３を収容し、また、その導体ポスト２６の上側の突出端が、半導体チップ実装用回路基板２の接続用ランド１５aに対面し、導体ポスト２６の下側の突出端が、その下方において隣接する半導体チップ実装用回路基板２の導電性バンプ１３に対面するように重ね合わせられる。そして、さらに下方には、層間部材２０が、その導体ポスト２６の上側の突出端が、上方において隣接する半導体チップ実装用回路基板２の接続用ランド１５aに対面し、導体ポスト２６の下側の突出端が、その下方に位置する最下層のI／Ｏ配線基板３０の導体パッド３１に対面するように重ね合わせられる。
なお、Ｉ／Ｏ配線基板３０は、絶縁性樹脂基板３３の所定の位置にバイアホール３４が形成され、その上下に所定の配線回路（図示せず）および導体パッド３１が形成されたものである。
【０１３３】
次いで、 記のような位置関係で重ね合わせられた半導体チップ実装用基板２、層間部材２０およびI/O配線基板３０を、一括して真空加熱プレスすることによって、層間部材２０の接着剤層２２が硬化して、半導体チップ実装用回路基板２およびＩ／Ｏ配線基板３０と接着され、半導体モジュール１が形成される（図５(b)参照）。
このとき、最上層の半導体チップ実装用基板２の配線パターン５は、隣接する層間部材２０に形成された導体ポスト２６を介して、下方の半導体チップ実装用回路基板２の配線パターンに電気的接続され、さらに下方の層間部材２０に形成された導体ポスト２６を介して、Ｉ／Ｏ配線基板３０の配線パターンに電気的接続される。
また、 Ｉ／Ｏ配線基板３０の下面側のランド３１には、外部基板との接続用の半田ボール３２が形成される。
【０１３４】
以上のように実施形態によれば、層間部材２０に導体ポスト２６を形成する際には、まず絶縁性樹脂基板２１の両面に接着剤層２２を形成させ、この接着剤層２２の表面に保護フィルム２３を貼りつけておく。その後、所定の位置にレーザ加工によって貫通孔２４を形成させ、この貫通孔２４に導電性ペースト２５を充填した後に、保護フィルム２３を剥離する。このため、導体ポスト２６は、保護フィルム２３の厚さ分だけ接着剤層２２の表面から突出するように形成され、これにより、層間部材２０を半導体チップ実装用基板２およびＩ／Ｏ配線基板３０とともに積層する際に、半導体チップ実装用回路基板２の導体パッド１５aと層間部材２０の導体ポスト２６との間の接触、およびＩ／Ｏ配線基板３０の導体パッド３１と層間部材２０の導体ポスト２６との間の接触が、それぞれ接着剤層２２の存在によって阻害されることがないので、導体パッド−導体ポスト間の接続信頼性を高めることができる。
【０１３５】
上述した実施形態では、２枚の半導体チップ実装回路基板２と２枚の層間部材２０とを積層し、さらにI/O配線基板３０を積層して５層に多層化したが、これに限らず、実装する半導体チップのサイズや数量、絶縁性樹脂基材の種類、厚さ等に応じて、６層以上に多層化した半導体モジュールを製造することができることは勿論のことである。
さらに、本発明による半導体モジュールは、上記積層状態に限定されるものではなく、本発明による半導体チップ実装用基板２と層間部材２０とを少なくとも積層し、それに加えて、他の形態のI/O配線基板を組み合わせてもよい。
以下、本発明による半導体モジュールの具体的な実施例について説明する。
【０１３６】
【実施例】
（実施例１）
（１）エポキシ樹脂をガラスクロスに含浸させてＢステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板４を、半導体チップ実装用回路基板２の出発材料として用いる。絶縁性樹脂基材５の厚さは７５μｍ、銅箔１２の厚さは、１２μｍとした（図１(a)参照）。
【０１３７】
（２）このような絶縁性基材５の銅箔６が貼付けられた表面と反対側の表面に、厚さ２２μｍのＰＥＴフィルム７を貼付ける。上記ＰＥＴフィルム７は、厚みが１０μｍの粘着剤層と、厚みが１２μｍのＰＥＴフィルムベースとからなる。
【０１３８】
（３）次いで、ＰＥＴフィルム７の上方から、以下のようなレーザ加工条件でパルス発振型炭酸ガスレーザを照射して、ビアホール形成用の開口８を形成した後、その開口８の開口内壁に残留する樹脂を取り除くために、プラズマクリーニング処理を施した（図１(b)参照）。
【０１３９】
〔レーザ加工条件〕
パルスエネルギー ０．５〜１００ｍＪ
パルス幅 １〜１００μｓ
パルス間隔 ０．５ｍｓ以上
ショット数 ３〜５０
【０１４０】
（４）次いで、絶縁性樹脂基材５の銅箔６が貼付けられた表面に、エッチング保護フィルムとしてのPETフィルム７を貼付けた後、下記組成の電解めっき水溶液で下記めっき条件にて電解銅めっき処理を施して、開口８の内部に電解銅めっきを充填して、口径１５０μｍ、バイアホール間距離５００μｍのバイアホール９を形成した。
【０１４１】
〔電解めっき水溶液〕
Figure 0004022405
〔電解めっき条件〕
電流密度 ２ Ａ／ｄｍ２
時間 ３０ 分
温度 ２５ ℃
【０１４２】
（５）次に、下記組成の電解めっき水溶液を用いて、下記めっき条件にて電解すずめっき処理を施して、PETフィルム７に形成された開口内に、電解すずめっき膜を充填し、バイアホール８上に、直径１５０μｍ、高さ５μｍ、バンプ間距離５００μｍの第２の導電性バンプ１３を形成した（図１(c)参照）。
【０１４３】
〔電解めっき水溶液〕
硫酸 １０５ ｍｌ／ｌ
硫酸すず（SnSO4） ３０ ｇ／ｌ
添加剤 ４０ ml／ｌ
〔電解めっき条件〕
電流密度 ２ Ａ／ｄｍ２
時間 ２０ 分
温度 ２５ ℃
【０１４４】
（６） 絶縁性樹脂基材５の導箔６貼付面に貼付されているPETフィルム７を剥離させた後、絶縁性樹脂基材５の銅箔６貼付面と反対側の表面にさらにPETフィルム７を貼付する。そして、絶縁性樹脂基材５の銅箔６貼付面には、開口１１を有するめっきレジスト層１０を形成した後（図１(d)参照）、下記組成の電解めっき水溶液で下記めっき条件にて電解すずめっき処理を施して、開口１１内に電解すずめっき膜を充填し、銅箔６上に、直径（バンプ径）が８０μｍ、高さが２０μｍ、バンプ間距離（ピッチ）が１４０μｍの第１の導電性バンプ１２を形成した（図１(e)参照）。
【０１４５】
〔電解めっき水溶液〕
硫酸 １０５ ｍｌ／ｌ
硫酸すず（SnSO4） ３０ ｇ／ｌ
添加剤 ４０ ml／ｌ
〔電解めっき条件〕
電流密度 ４ Ａ／ｄｍ２
時間 ５０ 分
温度 ２５ ℃
【０１４６】
（７）次いで、めっきレジスト層１０を除去した後（図２(a)参照）、銅箔６の不要な部分をエッチング処理によって除去して、所定の配線パターンを有する配線パターン１５を形成する。
この処理工程においては、先ず、絶縁性樹脂基材５の銅箔６貼付面を覆って、例えば、電着法によってフォトレジスト層１４を形成した（図２(g)参照）後、所定の回路パターンに沿って露光、現像処理する（図２(h)参照）。
その後、フォトレジスト層１４によって保護されていない銅箔６部分をエッチング処理することによって、所定の配線パターンを有する配線パターン１５を形成した後、フォトレジスト層１４を除去する。
上記エッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液が望ましい。
【０１４７】
（８）次いで、配線パターン１５の表面をエッチング液で粗化して粗化層（図示せず）を形成し、その後、銅箔貼付面と反対側の表面からPETフィルム７を剥離させて、半導体チップ実装用回路基板２を製造した（図２(i)参照）。
【０１４８】
（９）前記（８）で得た半導体チップ実装用基板２と半導体チップ３との間に、シート状の封止用樹脂を介在させた状態で、ポッティングにより、第１の導電性バンプ１２に対して半導体チップ３を表面実装して、半導体チップ実装回路基板を作製した（図２(j)参照）。
【０１４９】
（１０）次に、厚さが１３０μｍのガラス布基材エポキシ樹脂を板状に形成してなる絶縁性樹脂基材２１の両面に、厚さ１５μｍの接着剤層２２を形成し、さらにその接着剤層２２の上に、厚さ２３μmの保護フィルム２３を貼付し、以下のようなレーザ加工条件でパルス発振型炭酸ガスレーザを照射して、口径が１００μｍである円柱形の貫通孔２４を形成した（図３(a)〜(c)参照）。
【０１５０】
〔レーザ加工条件〕
パルスエネルギー ０．５〜１００ｍＪ
パルス幅 １〜１００μｓ
パルス間隔 ０．５ｍｓ以上
ショット数 ３〜５０
【０１５１】
（１１） 次に、上記（１０）にて形成した貫通孔２４内に残留する樹脂をクリーニングするために、プラズマ放電によるデスミア処理を施した後、メタルマスクを用いたスクリーン印刷によって、主としてＣｕ粒子からなる導電性ペースト２５を貫通孔２４に充填した（図３(d)参照）。
その後、保護フィルム２３を剥離させると、その保護フィルム２３の厚さ分だけ接着剤層２２の表面から突出する導体ポスト２６が、絶縁性樹脂基材２１の上面および下面に形成される（図３(e)参照）。
【０１５２】
（１２） 最後に、絶縁性樹脂基材のほぼ中央部に、半導体チップ３を収容可能な開口部２７を同じくレーザ照射によって形成して、層間部材２０を作製した（図３(f)参照）。
【０１５３】
（１３） 次に、２枚の半導体チップ実装回路基板２を、２枚の層間部材２０と交互に積層し、さらに下層の層間部材２０の外側に、予め作製されたI/O配線基板３０を積層して（図５(a)参照）、温度１８０℃で加熱するとともに、圧力２ＭＰａでプレスして、すべての回路基板を１度のプレス成形により一体化した。
【０１５４】
（１４）前記（１３）で得た積層体の最下層にあるI/O配線基板３０の導体パッド３１上に、ニッケル−金層（図示を省略する）を形成し、さらに、そのニッケル−金層上には、マザーボードの端子に接続する半田ボール３２を形成して、ＢＧＡ構造を有する半導体モジュール１を作製した（図４(b)参照）。
【０１５５】
（実施例２）
（１） 実施例１の（１）〜（９）と同様の処理を行って、半導体実装用回路基板２を作製した（図１〜図２参照）。
（２）次に、ガラス布基材にエポキシ樹脂を含浸させ、加熱半硬化状態として板状に形成してなる、厚さ１５０μmのプリプレグを層間部材２０の絶縁性樹脂基材２１として用意した（図５(a)参照）。
上記プリプレグからなる絶縁性樹脂基材２１の両面に、厚さが２３μmの保護フィルム２３を貼付し（図５(b)参照）、以下のようなレーザ加工条件で、パルス発振型炭酸ガスレーザを絶縁性樹脂基材２１の下方から照射して、下面側の口径が２５０μｍ、上面側の口径が１００μｍである円錐台形の貫通孔２４を形成した（図５(c)参照）。
【０１５６】
〔レーザ加工条件〕
パルスエネルギー ０．５〜１００ｍＪ
パルス幅 １〜１００μｓ
パルス間隔 ０．５ｍｓ以上
ショット数 ３〜５０
【０１５７】
（３） 上記（２）にて形成した貫通孔２４に、保護膜２３上にメタルマスクを載置したスクリーン印刷によって、主としてＣｕ粒子からなる導電性ペースト２５を充填した（図５(d)参照）。その後、保護フィルム２３を剥離させると、その保護フィルム２３の厚さ分だけ接着剤層２２の表面から突出する導体ポスト２６（突出部２６ａ、２６ｂ）が、絶縁性樹脂基材２１の上面および下面に形成される（図５(e)参照）。これらの導体ポスト２６の突出部２６ａおよび２６ｂの直径は、上記円錐台形の貫通孔２４の口径に対応しており、上部の突出部２６ａが下部の突出部２６ｂよりも小さく形成されている。
【０１５８】
（４）最後に、絶縁性樹脂基材のほぼ中央部に、半導体チップ３を収容可能な開口部２７を、同じくレーザ照射によって形成して、層間部材２０を作製した（図５(f)参照）。
【０１５９】
（５） その後、実施例１の（１３）〜（１４）と同様の処理を行って、ＢＧＡ構造を有する半導体モジュール１を作製した（図６(a)〜(b)参照）。
上記実施例２によれば、層間部材２０に形成される貫通孔２４は、上面側の開口よりも下面側の開口の内径が大きいテーパ状に形成されるため、導体ポスト２６の下面側の突出部２６ｂの口径が、上面側の突出部２６ａの口径よりも大きく形成される。
【０１６０】
したがって、導体ポスト２６のより小さな口径を有する突出部２６ａが、上方の半導体チップ実装用基板２の導体パッド１５ａに接続され、より大きな口径を有する突出部２６ｂが、下方の半導体チップ実装用基板２の第２の導電性バンプ１３に接続されるように、層間部材２０が積層配置されて加熱プレスされる。これにより、積層の際に、プレスにより位置ずれが生じた場合でも、その位置ずれ誤差を吸収することができ、半導体チップ実装用基板２と層間部材２０との間の良好な接続性を確保することができる。
【０１６１】
（実施例３）
（１） 実施例１の（１）〜（９）と同様の処理を行って、半導体実装用回路基板２を作製した。
（２）次に、層間部材２０の出発材料として、板状のガラス布基材エポキシ樹脂により形成される絶縁性樹脂基材２１を用いた（図７(a)参照）。
まず、厚さが１３０μｍの絶縁性樹脂基材２１の両面に、厚さ１５μｍの接着剤層２２を形成し、さらにその接着剤層２２の上に、厚さが２３μmの保護フィルム２３を貼付し（図７(b)参照）、以下のようなレーザ加工条件で、パルス発振型炭酸ガスレーザを絶縁性樹脂基材２１の下方から照射して、段付円筒形の貫通孔２４を形成した。
この貫通孔２４は、下面側においては、口径が２５０μｍの円柱形状の凹部５５からなり、上面側においては、凹部５５の底面から絶縁性樹脂基材２１の厚さ方向に同軸貫通する、口径が１００μｍの円柱形状の貫通孔５６からなり、全体として段付形状をなしている（図７(c)参照）。
【０１６２】
〔凹部５５のレーザ加工条件〕
パルスエネルギー ５〜１５ｍＪ
パルス幅 １〜５０μｓ
パルス間隔 ２ｍｓ以上
ショット数 １〜２
〔貫通孔５６のレーザ加工条件〕
パルスエネルギー ０．５〜５ｍＪ
パルス幅 １〜２０μｓ
パルス間隔 ２ｍｓ以上
ショット数 ３〜１０
【０１６３】
（３） 次に、上記（２）にて形成した段付円筒形状の貫通孔２４内に残留する樹脂をクリーニングするために、プラズマ放電によるデスミア処理を施した後、絶縁性樹脂基材２１の下面の保護膜２３上からスクリーン印刷によって、主としてＡｇ粒子からなる導電性ペースト２５を充填し、さらに絶縁性樹脂基材２１の上面の保護膜２３上からスクリーン印刷によって、同様に導電性ペースト２５を充填した（図７(d)参照）。
その後、各保護フィルム２３を剥離させると、その保護フィルム２３の厚さ分だけ接着剤層２２の表面から突出する導体ポスト２６（突出端部２６ａ、２６ｂ）が、絶縁性樹脂基材２１の上面および下面に形成される（図７(e)参照）。
上記導体ポスト２６の突出部分２６ａおよび２６ｂの直径は、上記円錐台形の貫通孔２４の口径に対応しており、上部の突出部分２６ａが下部の突出部分２６ｂよりも小さく形成されている。
【０１６４】
（４）最後に、絶縁性樹脂基材２１のほぼ中央部に、半導体チップ３を収容可能な開口部２７を、同じくレーザ照射によって形成して、層間部材２０を作製した（図７(f)参照）。
【０１６５】
（５） その後、実施例１の（１３）〜（１４）と同様の処理を行って、ＢＧＡ構造を有する半導体モジュール１を作製した（図８(a)〜(b)参照）。
上記実施例３によれば、層間部材２０に形成される貫通孔２４は、上面側の開口５６よりも下面側の開口５５の内径が大きい段付円柱形状に形成されるため、導体ポスト２６の下面側の突出部分２６ｂの口径が、上面側の突出部分２６ａの口径よりも大きく形成される。
【０１６６】
したがって、実施例２と同様に、導体ポスト２６のより小さな口径を有する突出部分２６ａが、半導体チップ実装用基板２の導体パッド１５ａに接続され、より大きな口径を突出部分２６ｂが、半導体チップ実装用基板２の第２の導電性バンプ１３に接続されるように、層間部材２０が積層配置されて加熱プレスされる。これにより、積層の際に、プレスにより位置ずれが生じた場合でも、その位置ずれ誤差を吸収することができ、半導体チップ実装用基板２と層間部材２０との間の良好な接続性を確保することができる。
【０１６７】
（実施例４）
（１）エポキシ樹脂をガラスクロスに含浸させてＢステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板４を、半導体チップ実装用回路基板２の出発材料として用いる。絶縁性樹脂基材５の厚さは４０μｍ、銅箔１２の厚さは、１２μｍとした。
【０１６８】
（２）このような絶縁性基材５の銅箔６が貼付けられた表面と反対側の表面に、厚さ２２μｍのＰＥＴフィルム７を貼付ける。
上記ＰＥＴフィルム７は、厚みが１０μｍの粘着剤層と、厚みが１２μｍのＰＥＴフィルムベースとからなる。
【０１６９】
（３）次いで、ＰＥＴフィルム７の上方から、以下のようなレーザ加工条件でパルス発振型炭酸ガスレーザを照射して、ビアホール形成用の開口８を形成した後、その開口８の開口内壁に残留する樹脂を取り除くために、プラズマクリーニング処理を施した（図９(a)参照）。
【０１７０】
〔レーザ加工条件〕
パルスエネルギー ０．５〜１００ｍＪ
パルス幅 １〜１００μｓ
パルス間隔 ０．５ｍｓ以上
ショット数 ３〜５０
【０１７１】
（４）次いで、絶縁性樹脂基材５の銅箔６が貼付けられた表面に、エッチング保護フィルムとしてのPETフィルム７を貼付けた後、下記組成の電解めっき水溶液で下記めっき条件にて電解半田めっき処理を施して、開口８の内部に電解半田めっきを充填して、口径１５０μｍ、バイアホール間距離５００μｍのバイアホール９を形成した（図９(b)参照）。
【０１７２】
（電解半田めっき液）
Ｓｎ（ＢＦ４）２ ２５ｇ／ｌ
Ｐｂ（ＢＦ４）２ １２ｇ／ｌ
添加剤 ５ｍｌ／ｌ
（電解半田めっき条件）
温度 ２０℃
電流密度 ０．４Ａ／ｄｍ２
【０１７３】
（５） 絶縁性樹脂基材５の銅箔６貼付面と反対側の樹脂面に貼付されているPETフィルム７を剥離させた後、絶縁性樹脂基材５の樹脂面全体に、フェノール樹脂もしくはエポキシ樹脂からなる接着剤層１１を形成し、その後、絶縁性樹脂基材５の銅箔６貼付面に貼付されているPETフィルム７を剥離させた（図９(c）参照）。
【０１７４】
（６） 次いで、接着剤層１１上に厚さ１２μｍの銅箔１３を圧着させて、基板両面に銅箔１３を具備するとともにこれらの銅箔１３がビアホール９内のメッキ導体により電気的に導通された両面銅張積層板１６とする（図９(d)参照）。
【０１７５】
（７） 次に、絶縁性樹脂基材５の上面側の銅箔６上に感光性ドライフィルムを貼付し、マスク露光、現像処理によって半導体チップとの電気的接続を行うバンプを形成するための開口部１１を有するめっきレジスト層１０を形成する（図９(e)参照）。
【０１７６】
（８） 上記絶縁性樹脂基材５の下面側の銅箔６上に保護フィルム７を貼付した状態で、めっきレジスト層１０に形成した開口部１１内に、以下の電解めっき条件にて、電解すずめっき処理を施して、電解すずめっき膜を充填する。その後、めっきレジスト層１０を除去するとともに、保護フィルム７を剥離させと、銅箔６上に半導体チップ実装用の第１の導電性バンプ１２が突出形成される（図１０(f)参照）。
【０１７７】
〔電解めっき水溶液〕
硫酸 １０５ ｍｌ／ｌ
硫酸すず（SnSO4） ３０ ｇ／ｌ
添加剤 ４０ ml／ｌ
〔電解めっき条件〕
電流密度 ２ Ａ／ｄｍ２
時間 ２０ 分
温度 ２５ ℃
【０１７８】
（９） 次いで、銅箔６の不要な部分をエッチング処理によって除去して、所定の配線パターンを有する配線パターン１５を両面に形成する。
この処理工程においては、先ず、積層板１６の両面を覆って、例えば、電着法によってフォトレジスト層１４を形成した（図１０(g)参照）後、所定の回路パターンに沿って露光、現像処理する（図１０(h)参照）。その後、フォトレジスト層１４によって保護されていない銅箔６部分をエッチング処理することによって、両面に所定の配線パターンを有する配線パターン１５を形成した後、フォトレジスト層１４を除去する（図１０(i)参照）。
上記エッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液が望ましい。
【０１７９】
上記配線パターン１５の一部は、後述する層間部材２０の導体ポスト２６と接続するための導体パッドまたは接続用ランド１５ａに形成され、その内径はバイアホール口径とほぼ同様であるが、その外径は、５０〜２５０μｍの範囲に形成されることが好ましい。
【０１８０】
（１０） 次に、必要に応じて、前記（９）の工程で形成した配線パターン１５の表面を粗化処理して粗化層（図示を省略する）を形成して、両面に配線パターン１５を有する半導体チップ実装用回路基板４０の製造が完了する。
【０１８１】
（１１） 上記（１０）で得た両面回路基板４０の第１の導電性バンプ１２と半導体チップ３との間に、シート状の封止用樹脂を介在させた状態で、ポッティングにより、第１の導電性バンプ１２に対して半導体チップ３を表面実装した。
【０１８２】
（１２） 次いで、ガラス布基材にエポキシ樹脂を含浸させ、加熱半硬化状態として板状に形成してなる厚さ１３０μｍのプリプレグを絶縁性樹脂基材２１として用いて層間部材２０を形成し、デスミア処理を施さなかった以外は、実施例１の（１０）〜（１４）と同様の処理を行って、ＢＧＡ構造を有する半導体モジュール１を作製した（図１１(a)〜(b)参照）。
【０１８３】
（実施例５）
開口８の内部に電解銅めっきを充填し、その充填深さが絶縁性樹脂基材５の表面と面一になる程度にした後、さらに電解半田めっき処理を施して、電解銅めっきの表面を覆う程度に電解半田めっきで被覆してバイアホール９を形成し、層間部材２０として、板状のガラス布基材エポキシ樹脂により形成される絶縁性樹脂基材２１を用いたこと以外は、実施例４と同様の処理を行って、ＢＧＡ構造を有する半導体モジュール１を作製した。
【０１８４】
上記実施例４および５によれば、半導体チップ実装用基板は、その一方の表面に半導体チップ３を実装する第１の導電性バンプ１２を含んだ配線パターンを形成し、他方の表面にも配線パターンを形成した構成であるため、積層型の半導体モジュールの大型化を回避することができ、薄型で高密度の半導体モジュールが得られる。
【０１８５】
また、上記配線パターンを絶縁性樹脂基材の両面に形成する際に、バイアホール形成用開口に充填する導電性物質を銅より低融点の金属としたことによって、その金属を覆って絶縁性樹脂基材表面に貼り付ける銅箔との接着性が高めることができる。
【０１８６】
（実施例６）
（１）エポキシ樹脂をガラスクロスに含浸させてＢステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板４を、半導体チップ実装用回路基板２の出発材料として用いる。絶縁性樹脂基材５の厚さは４０μｍ、銅箔１２の厚さは、１２μｍとした（図１２(a)参照）。
【０１８７】
（２）次いで、絶縁性樹脂基材５の樹脂面の上方から、以下のようなレーザ加工条件でパルス発振型炭酸ガスレーザを照射して、ビアホール形成用の開口８を形成した後、その開口８の開口内壁に残留する樹脂を取り除くために、プラズマクリーニング処理を施した（図１２(b)参照）。
【０１８８】
〔レーザ加工条件〕
パルスエネルギー ０．５〜１００ｍＪ
パルス幅 １〜１００μｓ
パルス間隔 ０．５ｍｓ以上
ショット数 ３〜５０
【０１８９】
（３）次いで、銅箔６が貼付けられた表面に、エッチング保護フィルムとして厚さ２２μｍのＰＥＴフィルム７を貼付けた後、下記組成の電解めっき水溶液で下記めっき条件にて電解銅めっき処理を施して、開口８の内部に電解銅めっきを充填して、口径１５０μｍ、バイアホール間距離５００μｍのバイアホール９を形成した。
この電解銅めっきは、絶縁性樹脂基材５の表面からわずかに突出する程度に充填されている（図１２(c)参照）。
【０１９０】
〔電解めっき水溶液〕
Figure 0004022405
〔電解めっき条件〕
電流密度 ２ Ａ／ｄｍ２
時間 ３５ 分
温度 ２５ ℃
【０１９１】
（４）次に、絶縁性樹脂基材５の面上に突出した電解銅めっきの部分を、０．２〜０．４ＭＰａの圧力でプレスすることにより、バイアホール９の直下に平坦な接続用ランド１９を形成する（図１２(d)参照）。
【０１９２】
（５） その後、絶縁性樹脂基材５の導箔６側に貼付されているPETフィルム７を剥離させた後、絶縁性樹脂基材５の銅箔６貼付面と反対側の表面にさらにPETフィルム７を貼付する（図１２(e)参照）。そして、絶縁性樹脂基材５の銅箔６貼付面には、開口１１を有するめっきレジスト層１０を形成した後、下記組成の電解めっき水溶液で下記めっき条件にて電解すずめっき処理を施して、開口１１内に電解すずめっき膜を充填し、銅箔６上に、直径（バンプ径）が８０μｍ、高さが２０μｍ、バンプ間距離（ピッチ）が１４０μｍの第１の導電性バンプ１２を形成した（図１３(f)参照）。
【０１９３】
〔電解めっき水溶液〕
硫酸 １０５ ｍｌ／ｌ
硫酸すず（SnSO4） ３０ ｇ／ｌ
添加剤 ４０ ml／ｌ
〔電解めっき条件〕
電流密度 ４ Ａ／ｄｍ２
時間 ５０ 分
温度 ２５ ℃
【０１９４】
（７） 次いで、めっきレジスト層１０を除去した後、銅箔６の不要な部分をエッチング処理によって除去して、所定の配線パターンを有する配線パターン１５を形成する。
この処理工程においては、先ず、絶縁性樹脂基材５の銅箔６貼付面を覆って、例えば、電着法によってフォトレジスト層１４を形成し（図１３(g)参照）、その後、所定の回路パターンに沿って露光、現像処理する（図１３(h)参照）。ついで、フォトレジスト層１４によって保護されていない銅箔６部分をエッチング処理することによって、所定の配線パターンを有する配線パターン１５を形成した後、フォトレジスト層１４を除去する（図１３(i)参照）。
上記エッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液が望ましい。
【０１９５】
（８）次いで、配線パターン１５の表面をエッチング液で粗化して粗化層（図示せず）を形成し、その後、銅箔貼付面と反対側の表面からPETフィルム７を剥離させて、半導体チップ実装用回路基板２を製造した。
【０１９６】
（９）前記（８）で得た回路基板２と半導体チップ３との間に、シート状の封止用樹脂を介在させた状態で、ポッティングにより、第１の導電性バンプ１２に対して半導体チップ３を表面実装して、半導体チップ実装回路基板を作製した。
【０１９７】
（１０）次に、ガラス布基材にエポキシ樹脂を含浸させ、加熱半硬化状態として板状に形成してなる厚さ１３０μｍのプリプレグを絶縁性樹脂基材２１として用いて層間部材２０を形成し、デスミア処理を施さなかった以外は、実施例１の（１０）〜（１４）と同様の処理を行って、ＢＧＡ構造を有する半導体モジュール１を作製した（図１４(a)〜(b)参照）。
【０１９８】
（実施例７）
（１）エポキシ樹脂をガラスクロスに含浸させてＢステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板４を、半導体チップ実装用回路基板２の出発材料として用いる。絶縁性樹脂基材５の厚さは４０μｍ、銅箔１２の厚さは、１２μｍとした。
【０１９９】
（２）次いで、絶縁性樹脂基材５の樹脂面にPETフィルム７を貼付し（図１５(a)参照）、そのPETフィルム７の上方から、以下のようなレーザ加工条件でパルス発振型炭酸ガスレーザを照射して、ビアホール形成用の開口８を形成した後、その開口８の開口内壁に残留する樹脂を取り除くために、プラズマクリーニング処理を施した（図１５(b)参照）。
【０２００】
〔レーザ加工条件〕
パルスエネルギー ０．５〜１００ｍＪ
パルス幅 １〜１００μｓ
パルス間隔 ０．５ｍｓ以上
ショット数 ３〜５０
【０２０１】
（３）次いで、銅箔６が貼付けられた表面に、エッチング保護フィルムとして厚さ２２μｍのＰＥＴフィルム７を貼付けた後、下記組成の電解めっき水溶液で下記めっき条件にて電解銅めっき処理を施して、開口８の内部に電解銅めっきを充填して、口径１５０μｍ、バイアホール間距離５００μｍのバイアホール９を形成するとともに、レーザ照射によって、樹脂面に貼付したPETフィルム７に形成された開口内にも電解銅めっきを充填した（図１５(c)参照）。
【０２０２】
〔電解めっき水溶液〕
Figure 0004022405
〔電解めっき条件〕
電流密度 ２ Ａ／ｄｍ２
時間 ３５ 分
温度 ２５ ℃
【０２０３】
（４） その後、PETフィルム７を剥離させて、絶縁性樹脂基材５の樹脂面上に突出した電解銅めっきの部分を、０．２〜０．４ＭＰａの圧力でプレスすることにより、バイアホール９の直下に平坦な導体パッドまたは接続用ランド１９を形成した（図１５(d)参照）。
【０２０４】
（５） 次いで、実施例７の上記（５）〜（９）と同様の処理を行って、半導体チップ実装用回路基板２を製造し、その第１の導電性バンプ１２に対して半導体チップ３を表面実装して、半導体チップ実装回路基板を作製した（図１２(e)〜図１３(j)参照）。
【０２０５】
（６） その後、層間部材２０として、板状のガラス布基材エポキシ樹脂により形成される絶縁性樹脂基材２１を用いたこと以外は、実施例７の（１０）と同様の処理を行って、ＢＧＡ構造を有する半導体モジュール１を作製した（図１４(a)〜(b)参照）。
【０２０６】
上記実施例６および７によれば、半導体チップ実装用基板２には比較的接続面積の大きい導体パッド、すなわち接続用ランド１５ａおよび１９が形成され、これらの比較的面積を広く形成できる導体パッドに対して、隣接する層間部材２０に形成された導体ポスト２６が接続されるとともに、Ｉ／Ｏ配線基板３０の導体パッド３１に対して、層間部材２０に形成された比較的接続面積の小さい導体ポスト２６が接続されるので、積層された複数の半導体チップ実装用基板２の配線パターンとＩ／Ｏ配線基板３０の配線パターン間が確実に電気的接続される。したがって、電気的な接続不良を大幅に減少させ、接続信頼性の高い半導体モジュールを製造することができる。
【０２０７】
上記実施例１〜７によって製造された半導体モジュールについて、目視検査と導通検査を行って、物理的および電気的接続性を調べた。
その結果、各層間の電気的接続性および密着性という点では問題がなく、ヒートサイクル条件下においても、１０００サイクルまで半導体チップおよび導体接続部分での剥離やクラックなどは確認されず、抵抗値の上昇も確認されなかった。
【０２０８】
【発明の効果】
以上説明したように、本発明によれば、実装用回路基板の導電性バンプ上に半導体チップを確実に実装した状態で、その半導体チップを収納する開口部を有する層間部材とともに多層化できるので、半導体チップ間の距離の短縮化と電気的接続性の向上を図り、配線抵抗やインダクタンスに起因する不具合を低減することができ、高速で遅延なく電気信号を伝達することができる。また、高密度化、高機能化および薄型化が可能な接続信頼性に優れた半導体モジュールを提供することができる。
【図面の簡単な説明】
【図１】 (a)〜(e)は、本発明の実施例１にかかる半導体チップ実装用回路基板の製造工程の一部を示す図である。
【図２】（ｆ）〜（j）は、同じく実施例１にかかる半導体チップ実装回路基板の製造工程の一部を示す図である。
【図３】 (a)〜(f)は、実施例１における半導体チップ実装回路基板とともに積層される層間部材の製造工程の一部を示す図である。
【図４】 (a)は、実施例１にかかる半導体チップ実装回路基板と層間部材とI/O配線回路とを積層した状態を示す斜視図、(b)は、(a)に示す積層体を加熱プレスして製造した半導体モジュールを示す断面図である。
【図５】 (a)〜(f)は、本発明の実施例２において用いられる層間部材の製造工程の一部を示す図である。
【図６】 (a)は、実施例２にかかる半導体チップ実装回路基板と層間部材とI/O配線回路とを積層した状態を示す斜視図、(b)は、(a)に示す積層体を加熱プレスして製造した半導体モジュールを示す断面図である。
【図７】 (a)〜(f)は、本発明の実施例３において用いられる層間部材の製造工程の一部を示す図である。
【図８】 (a)は、実施例３にかかる半導体チップ実装回路基板と層間部材とI/O配線回路とを積層した状態を示す斜視図、(b)は、(a)に示す積層体を加熱プレスして製造した半導体モジュールを示す断面図である。
【図９】 (a)〜(e)は、本発明の実施例４にかかる半導体チップ実装用回路基板の製造工程の一部を示す図である。
【図１０】 (f)〜(j)は、同じく実施例４にかかる半導体チップ実装用回路基板の製造工程の一部を示す図である。
【図１１】 (a)は、実施例４にかかる半導体チップ実装回路基板と層間部材とI/O配線回路とを積層した状態を示す斜視図、(b)は、(a)に示す積層体を加熱プレスして製造した半導体モジュールを示す断面図である。
【図１２】 (a)〜(e)は、本発明の実施例６にかかる半導体チップ実装用回路基板の製造工程の一部を示す図である。
【図１３】 (f)〜(j)は、実施例６にかかる半導体チップ実装用回路基板の製造工程の一部を示す図である。
【図１４】 (a)は、実施例６にかかる半導体チップ実装回路基板と層間部材とI/O配線回路とを積層した状態を示す斜視図、(b)は、(a)に示す積層体を加熱プレスして製造した半導体モジュールを示す断面図である。
【図１５】 (a)〜(d)は、本発明の実施例７にかかる半導体チップ実装用回路基板の製造工程の一部を示す図である。
【図１６】従来技術によるICパッケージの概略的な側断面図である。
【図１７】 (a)は、従来技術によるICパッケージを実装する基板の概略的な側面図、(b)は、同じく概略的な平面図である。
【符号の説明】
１ 半導体モジュール
２ 半導体チップ実装用基板
３ 半導体チップ
５ 絶縁性樹脂基材
６ 銅箔
７ PETフィルム
８ バイアホール形成用開口
９ バイアホール
１０ めっきレジスト層
１２ 半導体チップ実装用バンプ（第１の導電性バンプ）
１３ 接続用バンプ（第２の導電性バンプ）
１４ フォトレジスト層
１５ 配線パターン
１５ａ 導体パッド（ランド）
１６ 封止樹脂
１９ 導体パッド
２０ 層間部材
２２ 接着剤層
２６ 導体ポスト
２７ 開口部
３０ I/O配線基板
３１ 導体パッド
３２ 半田ボール[0001]
BACKGROUND OF THE INVENTION
  The present inventionHardA mounting substrate suitable for mounting a semiconductor chip such as an IC chip on a wiring pattern provided on an insulating resin substrate, a method for manufacturing the mounting substrate, and a semiconductor chip mounting substrate and an interlayer member are alternately laminated. It relates to a semiconductor module.
[0002]
In recent years, a technique for manufacturing a semiconductor module in which IC chips are stacked has been developed in order to cope with high-density mounting of IC chips. For example, JP-A-9-219490, JP-A-10-135267, and JP-A-10-163414 disclose such laminated packages.
A cage is disclosed.
[0003]
In such a conventional technique, IC packages such as TSOP (Thin Small Outline Package), TCP (Tape Carrier Package), and BGA (Ball Grid Array) are assembled for each layer, and then a plurality of IC packages are stacked. At this time, the respective layers are connected via external connection terminals provided in advance in each package. Thus, in the prior art, since many manufacturing steps have to be performed, the processing cost has increased.
[0004]
  By the way, FIG.FIG.Shows a stacked package manufactured by the conventional technique as described above. The one shown in FIG. 16 is a laminate of packages molded with resin. Also,FIG.FIG. 17 is a side view and a plan view of a module substrate on which the package of FIG. 16 is mounted. The IC packages 100A and 100B include an IC mounting portion 106, an IC chip 102 mounted on the upper surface thereof, a lead 101 connecting the IC chip 102 and an external component, and the IC chip 102 and the lead 101 inside the resin. And a bonding wire 103 to be connected with each other. A predetermined region including the IC chip 102 is covered with a resin body 104.
  Another IC package 100B is stacked on the upper side of the IC package 100A having such a structure and mounted on the substrate 105.
[0005]
[Problems to be solved by the invention]
If the IC packages 100A and 100B are stacked in the thickness direction and mounted on the substrate 105, the total module thickness increases due to the thickness of the resin body 104. Further, when the IC packages 100A and 100B are mounted on the substrate 105 in the horizontal direction, there is a problem that the total module becomes large. Furthermore, since the upper and lower packages 100A and 100B are connected to the substrate 105 by the respective leads 101, there is a possibility that the leads 101 are short-circuited if a positional shift occurs when the packages 100A and 100B are stacked. .
[0006]
In the future, it is considered that with the miniaturization of electronic devices such as IC cards and mobile phones, further increase in density and thickness will be required for IC packages. It is difficult to achieve such high density and thinning.
[0007]
The present invention has been made in view of the above-described problems of the prior art, and the main object of the present invention is to ensure electrical connection with the semiconductor chip and to further provide wiring drawn from the semiconductor chip. An object of the present invention is to provide a circuit board for mounting semiconductor chips that can be stacked.
Another object of the present invention is to propose a method of manufacturing a circuit board for mounting a semiconductor chip having excellent connection reliability.
Still another object of the present invention is to provide a semiconductor with excellent connection reliability, which is obtained by alternately laminating a circuit board on which a semiconductor chip is mounted and an interlayer member, and performing heat pressing. To provide a module.
[0008]
[Means for Solving the Problems]
  As a result of diligent research to achieve the above object, the present inventors have mounted a semiconductor chip in advance in place of the configuration of the prior art in which the semiconductor chip is molded with a resin body.Made of hard insulating resin base materialBy alternately laminating circuit boards and interlayer members having openings capable of accommodating semiconductor chips via adhesive layers, and heating and pressing the laminate, the semiconductor chips are embedded in the openings of the interlayer members. If it is configured to ensure electrical connection between the semiconductor chips via the conductor posts formed on the interlayer member, the distance between the semiconductor chips can be shortened and defects caused by wiring resistance and inductance can be reduced. As a result, it has been found that electrical signals can be transmitted at high speed without delay, and that the wiring board can be increased in density, functionality, and thickness. The present invention has been conceived.
[0009]
  The circuit board for mounting a semiconductor chip of the present invention has a hard insulating resin base on one surface side.Its central partA first conductive bump for mounting a semiconductor chip is formed, and a wiring pattern is extended from the first conductive bump toward the periphery of the hard insulating resin base material. Opening reaching the wiring pattern on the other side of the substrateAnd is formed from two layers of electrolytic copper plating filled near the bottom of the opening and electrolytic plating of metal having a melting point lower than that of the copper filled near the opening end.A via hole is provided, and is formed immediately above the via hole, and is formed of at least one metal selected from Sn, Pb, Ag, Au, Cu, Zn, In, Bi, solder, or a tin alloy. A circuit board for mounting a semiconductor chip, wherein the second conductive bump is electrically connected to the via hole.
[0010]
  The above configurationThe semiconductor chip can be directly mounted on the wiring pattern formed on one surface of the circuit board made of a hard insulating resin base material via the first conductive bump, and the other surface of the circuit board. The second conductive bumps or conductor pads provided on the semiconductor substrate can be stacked together with the semiconductor chip mounting circuit board and electrically connected to an interlayer member constituting the semiconductor module. In addition, the distance between the semiconductor chips can be shortened, defects caused by wiring resistance and inductance can be reduced, and electrical signals can be transmitted at high speed without delay.
[0011]
  the aboveIn the circuit board for mounting a semiconductor chip, it is desirable that a part of the wiring pattern extending toward the periphery of the hard insulating resin base material is formed in the form of a conductor pad. Interlayer member which is laminated together with this circuit board for mounting semiconductor chips to constitute a semiconductor moduleAbsorbing misalignment error due to contact with conductor postConnection reliabilityBecause it can be increasedIt is.
[0012]
Further, it is desirable that a wiring pattern is formed on the other surface side of the semiconductor chip mounting substrate and is electrically connected to a conductor pad connected to the via hole. This is because it can cope with higher density wiring.
[0013]
Furthermore, the via hole of the semiconductor chip mounting substrate is preferably formed to include at least a metal having a melting point lower than that of copper, and in particular, electrolytic copper plating filled near the bottom of the opening and filling near the opening end. More preferably, it is formed from two layers with electrolytic plating of a metal having a melting point lower than that of the deposited copper.
[0014]
  A wiring pattern electrically connected to the second conductive bump or conductor padHardAfter forming the via hole when forming on both sides of the insulating resin substrate,HardIt is for improving adhesiveness with the copper foil affixed on the other surface of an insulating resin base material.
[0015]
  The first and second conductive bumps are preferably formed of at least one metal selected from Sn, Pb, Ag, Au, Cu, Zn, In, Bi, solder, or a tin alloy, It is more desirable to form these metals by electrolytic plating or electroless plating.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
A feature of a circuit board for mounting a semiconductor chip according to the present invention is that the semiconductor chip is laminated and pressed together with an interlayer member having an opening capable of accommodating the semiconductor chip in a state where the semiconductor chip such as an IC chip is mounted by a conductive bump. In the point that it can be used in the manufacture of a semiconductor module with high connection density and high reliability and high connection reliability.
[0032]
  That is, the circuit board for mounting a semiconductor chip according to the present invention has one surface of a hard insulating resin substrate.Central part ofAnd a plurality of conductive bumps for mounting (hereinafter referred to as “first conductive bumps”) are formed so as to surround the mounting region, and the first conductive The wiring pattern is extended from the mounting area toward the periphery of the substrate. On the other hand, an opening reaching the wiring pattern from the other surface of the hard insulating substrate is provided.It consists of two layers: electrolytic copper plating filled near the bottom of the opening and electrolytic plating of metal having a lower melting point than copper filled near the opening edge.A filled via hole is formed, and immediately above the via hole is selected from Sn, Pb, Ag, Au, Cu, Zn, In, Bi, solder, or a tin alloy electrically connected to the interlayer member A conductive bump for connection (hereinafter referred to as “second conductive bump”) formed of at least one kind of metal is formed.
[0033]
A circuit board on which such a semiconductor chip is mounted is multilayered by alternately laminating interlayer members having openings that can accommodate the semiconductor chip, and solder balls and T that serve as connection terminals to the motherboard as necessary. A semiconductor module that can be further laminated with another circuit board (I / O wiring board or the like) provided with pins to achieve high density, high functionality, and thinning is formed.
[0034]
In such multilayering, for example, a circuit board on which a semiconductor chip mainly having an arithmetic function is mounted is disposed on the surface layer side, and a circuit board on which a semiconductor chip mainly having a memory function is mounted on the inner layer side. Between these semiconductor chip mounting circuit boards, there is an opening that can accommodate the semiconductor chip in the substantially central part of the insulating resin base material, and corresponds to the via hole position of the circuit board for mounting the semiconductor chip. An interlayer member having a conductive post formed by projecting a conductive paste filled in a through hole provided through an insulating resin base material outward from both surfaces of the insulating resin base material In such a state, the circuit boards are stacked and heated and pressed.
[0035]
In the semiconductor module thus obtained, the semiconductor chip mounted via the first conductive bumps of the circuit board is housed and embedded in the opening of the adjacent interlayer member and extends toward the outer periphery of the board. Since it is connected to the first and second conductive bumps of the interlayer member via the formed wiring pattern, via hole and second conductive bump, and further connected to the semiconductor chip of another adjacent circuit board, Since the distance between the semiconductor chips is shortened and defects due to wiring resistance and inductance are reduced, electrical signals can be transmitted at high speed without delay.
[0036]
  The insulating resin base material used for the circuit board for mounting the semiconductor chip of the present invention can be used as long as it is an organic insulating base material, specifically, an aramid nonwoven fabric-epoxy resin base material, a glass cloth epoxy resin base. It is desirable that the material is an aramid nonwoven fabric-polyimide substrate, a bismaleimide triazine resin substrate, a rigid (hard) laminated substrate selected from FR-4 and FR-5.
[0037]
  Especially hard insulating resin base material(Hereinafter simply referred to as “insulating resin base material”)Is not a semi-cured prepreg as in the prior art, but is formed from a completely cured resin material. By using such a material, when a copper foil is pressed onto an insulating substrate by a hot press, In addition, since the final thickness variation of the insulating substrate due to the press pressure is eliminated, the via land diameter can be reduced by minimizing the positional deviation of the via holes. Therefore, the wiring pitch can be reduced and the wiring density can be improved. In addition, since the thickness of the base material can be kept substantially constant, when an opening for forming a filled via hole, which will be described later, is formed by laser processing, it is easy to set the laser irradiation conditions.
[0038]
A copper foil is attached to one surface of the insulating resin base material via an appropriate resin adhesive, and a wiring pattern is formed by an etching process described later.
Instead of sticking the copper foil on such an insulating substrate, a single-sided copper clad laminate in which the copper foil is previously stuck on the insulating substrate can also be used, and the copper foil improves adhesion. Therefore, it is preferable that the mat treatment is performed. The most preferred embodiment is to use a single-sided copper clad laminate.
[0039]
The above-mentioned single-sided copper-clad laminate is made by laminating a prepreg made of B-stage by impregnating a glass cloth with a thermosetting resin such as an epoxy resin base material, phenol resin, bismaleimide-triazine resin, etc., and heating and pressing. It is a board | substrate obtained by doing. This single-sided copper-clad laminate is a rigid substrate, is easy to handle, and is most advantageous in terms of cost. Moreover, after depositing a metal on the surface of the insulating resin base material, a metal layer can be formed by electrolytic plating.
[0040]
The insulating resin base material has a thickness of 10 to 200 μm, preferably 15 to 100 μm, and optimally 20 to 80 μm. If it is thinner than these ranges, the strength will be reduced and handling will be difficult. Conversely, if it is too thick, it will be difficult to form fine openings and to fill the openings with conductive materials, making the stacked semiconductor modules thinner. Because it becomes impossible to plan.
[0041]
On the other hand, the thickness of the copper foil forming the wiring pattern is 5 to 36 μm, preferably 8 to 30 μm, and more preferably 12 to 25 μm. The reason is that, as will be described later, when a via hole forming opening is provided by laser processing, if it is too thin, it will penetrate, and conversely if it is too thick, it is difficult to form a fine pattern by etching. .
[0042]
The via hole forming opening (opening) is formed by adhering a light-transmitting resin film to the surface of the insulating resin substrate opposite to the copper foil sticking surface and irradiating the resin film with laser. The
[0043]
The resin film provided with openings by the laser irradiation functions as a printing mask when a conductive paste is filled in the openings reaching the copper foil from the surface of the insulating base material to form via holes, and When a conductive bump is formed directly on the via hole surface after filling the opening with a conductive substance, it functions to adjust the protruding height of the bump. After a predetermined process, It is desirable to have a pressure-sensitive adhesive layer that can be peeled off from the adhesive layer.
[0044]
The resin film is preferably formed of, for example, a polyethylene terephthalate resin film (hereinafter referred to as “PET film”) having a pressure-sensitive adhesive layer thickness of 1 to 20 μm and a film thickness of 10 to 50 μm. .
The reason is that depending on the thickness of the PET film, the protruding amount of the conductive bumps from the surface of the insulating base material is determined. Therefore, if the thickness is less than 10 μm, the protruding amount is too small and connection failure tends to occur. This is because if the thickness exceeds 50 μm, the melted conductive bumps spread too much at the connection interface, so that a fine pattern cannot be formed.
[0045]
As the laser processing machine, a carbon dioxide laser processing machine, a UV laser processing machine, an excimer laser processing machine, or the like can be used. In particular, the carbon dioxide laser processing machine is most suitable for industrial use because it has a high processing speed and can be processed at low cost, and is the most desirable laser processing machine for the present invention.
[0046]
The aperture diameter of the opening formed in the insulating resin substrate having the thickness in the above range by such a carbon dioxide gas laser is desirably in the range of 50 to 200 μm. It is desirable that 0.5-100 mJ, the pulse width is 1-100 μs, the pulse interval is 0.5 ms or more, and the number of shots is 3-50.
The reason why the opening diameter is limited is that if it is less than 50 μm, it is difficult to fill the opening with the conductive paste and the connection reliability is lowered, and if it exceeds 200 μm, it is difficult to increase the density. It is.
[0047]
Before forming a via hole by filling the opening with a conductive material, desmear treatment for removing resin residue remaining on the inner wall surface of the opening, for example, an oxidizing agent such as acid, permanganic acid, chromic acid, etc. From the viewpoint of securing connection reliability, it is desirable to perform treatment by a chemical removal method of immersion or a physical removal method using plasma discharge or corona discharge.
[0048]
In particular, when it is performed in a state where an adhesive layer or a protective film is stuck on an insulating substrate, for example, dry desmear treatment using plasma discharge or corona discharge is desirable. Among dry desmear treatments, plasma cleaning using a plasma cleaning device is particularly preferable.
In this embodiment, the opening for forming the via hole is formed by laser processing, but it is also possible to make a hole by a mechanical method such as drilling or punching.
[0049]
As a method for forming a via hole by filling a conductive material in the opening subjected to the desmear treatment, there are a plating filling method by plating treatment and a method by filling conductive paste. In particular, in the case of plating filling, in order to prevent plating from depositing on the copper foil on the insulating substrate, a measure is taken in advance to prevent contact with the plating solution by applying a protective film, and then in the opening. Fill the plating to make a via hole.
[0050]
The plating filling can be performed by either electrolytic plating treatment or electroless plating treatment, but electrolytic plating treatment is desirable.
[0051]
As the electrolytic plating, for example, at least one metal selected from Sn, Pb, Ag, Au, Cu, Zn, In, Bi, solder, or a tin alloy can be used, and electrolytic copper plating is particularly preferable.
This electrolytic plating may be filled with a single metal, but after filling the opening with electrolytic copper plating and close to the end of the opening, the remaining space in the opening is made of a metal having a lower melting point than copper. For example, electrolytic tin plating can be filled.
When filling a metal plating with a melting point lower than that of copper near the opening end of the via hole in this manner, a copper foil is pressure-bonded to the other surface of the insulating resin base material to form a wiring pattern on both surfaces of the substrate Adhesiveness with copper foil can be improved.
[0052]
When filling by electrolytic plating, electrolytic plating is performed using the copper foil formed on the insulating substrate as a plating lead. Since this copper foil (metal layer) is formed over the entire area of one surface of the insulating substrate, the current density becomes uniform, and the opening can be filled at a uniform height by electrolytic plating. .
Here, before the electrolytic plating process, the surface of the metal layer in the opening may be activated with an acid or the like.
[0053]
In addition, after electrolytic plating, the electrolytic plating (metal) that swells outward from the surface of the insulating resin substrate is polished and removed by belt sander or buffing, etc., and is flattened or slightly larger than the surface of the insulating resin substrate. It can also be left high.
In particular, when the electroplating (metal) bulging outward from the surface of the insulating resin substrate is spread and flattened by pressing, a conductive pad (land) having a larger area than the via hole forming opening is formed. Such an embodiment is advantageous in that the connection reliability with a conductive bump of an interlayer member described later is improved.
[0054]
Also, instead of filling the conductive material by plating, fill the opening part with a method of filling with conductive paste, or electrolytic plating or electroless plating, and fill the remaining part with conductive paste. You can also.
As the conductive paste, a conductive paste made of one or more metal particles selected from silver, copper, gold, nickel, and various solders can be used.
[0055]
In addition, as the metal particle, a metal particle whose surface is coated with a different metal can be used. Specifically, metal particles having copper particles coated with a noble metal such as gold or silver can be used.
The conductive paste is preferably an organic conductive paste obtained by adding a thermosetting resin such as an epoxy resin or a polyphenylene sulfide (PPS) resin to metal particles.
In addition, the via hole forming opening formed by laser processing is a fine hole having a hole diameter of 50 to 200 μm, and when the conductive paste is filled, bubbles are likely to remain, so filling by electrolytic plating is practical. is there.
[0056]
The conductive bump formed on the exposed surface of the via hole is a bump that secures electrical connection with the interlayer member (hereinafter referred to as “second conductive bump”), and plating treatment or conductive paste is used. Although formed by printing, it is desirable that the opening formed in the protective film by laser irradiation is formed by filling a plating having a height related to the thickness of the protective film by plating. .
[0057]
The plating filling can be performed by either electrolytic plating treatment or electroless plating treatment, but electrolytic plating treatment is desirable.
As the electrolytic plating, for example, at least one metal selected from Sn, Pb, Ag, Au, Cu, Zn, In, Bi, solder, or a tin alloy can be used, and electrolytic tin plating is most preferable.
[0058]
The height of the second conductive bump is preferably in the range of 3 to 60 μm. The reason for this is that if the thickness is less than 3 μm, variation in bump height cannot be allowed due to the deformation of the bump, and if it exceeds 60 μm, the resistance value increases, and the bump expands in the lateral direction when the bump is formed. This causes a short circuit.
[0059]
In addition, the second conductive bump can be formed by filling a conductive paste into an opening formed in the protective film by laser irradiation instead of the plating treatment.
In this case, variations in the height of the electrolytic plating can be corrected by adjusting the amount of the conductive paste to be filled, and the heights of a large number of conductive bumps can be made uniform.
It is desirable that the bump made of this conductive paste is in a semi-cured state. This is because the conductive paste is hard even in a semi-cured state and can penetrate the organic adhesive layer softened during hot pressing. Moreover, it is deformed at the time of hot pressing, so that the contact area increases, the conduction resistance can be lowered, and the variation in bump height can be corrected.
[0060]
In addition to this, for example, a method of screen-printing a conductive paste using a metal mask having openings at predetermined positions, a method of printing a solder paste which is a low melting point metal, a method of performing solder plating, or Conductive bumps can be formed by a method of immersing in a solder melt.
As the low melting point metal, Pb—Sn solder, Ag—Sn solder, indium solder and the like can be used.
[0061]
On the other hand, conductive bumps (hereinafter referred to as “first conductive bumps”) for mounting a semiconductor chip such as an IC chip, formed on the copper foil bonding surface (metal layer) of the insulating resin base, It is formed from at least one metal selected from Sn, Pb, Ag, Au, Cu, Zn, In, Bi, solder, or a tin alloy. The first conductive bump can be formed by plating or conductive paste printing, but preferably by plating.
[0062]
In particular, bumps that first apply a photosensitive dry film to a copper foil application surface of an insulating resin base material, or apply a liquid photosensitive resist, and then electrically connect to a semiconductor chip by mask exposure and development processing. In the most preferred embodiment, a plating resist layer having an opening for forming a bump is formed, and a bump is formed in the opening by plating.
[0063]
The bump formation by the plating can be performed by either electrolytic plating treatment or electroless plating treatment, but electrolytic plating treatment is desirable.
As the electrolytic plating, for example, at least one metal selected from Sn, Pb, Ag, Au, Cu, Zn, In, Bi, solder, or tin alloy can be used, but electrolytic tin plating is the most preferable implementation. It is a form.
[0064]
As the shape of the first conductive bump, a cylinder, an elliptic cylinder, a rectangular parallelepiped, or a cube can be adopted, and the height is preferably in the range of 1 to 30 μm. The reason is that if the thickness is less than 1 μm, the conductive bumps cannot be formed uniformly, and if it exceeds 30 μm, the occurrence of migration and whiskers increases. In particular, the height is most preferably 5 μm.
[0065]
When the first conductive bump is a cylindrical or elliptical column, the diameter is desirably in the range of 50 to 200 μm, and most preferably 80 μm.
After forming the first conductive bump, the plating resist layer is completely removed using an alkali such as NaOH or KOH, an acid such as sulfuric acid, nitric acid or acetic acid, or a solvent such as alcohol.
[0066]
The wiring pattern formed on the copper foil bonding surface of the insulating resin substrate is mounted with a mask having a predetermined wiring pattern after a photosensitive dry film is applied to the copper foil surface or a liquid photosensitive resist is applied. After the plating resist layer is formed by placing and exposing / developing, the copper foil in the portion where the etching resist is not formed is etched.
[0067]
The wiring pattern includes a large number of conductor pads (lands) formed corresponding to the terminals of the semiconductor chip mounted on the substantially central portion of the substrate, and fine lines extending from the conductor pads to the outer peripheral portion of the substrate. An outer lead having a width and a large number of conductor pads (lands) formed corresponding to the via hole positions near the terminal end of the outer lead, and a first for mounting a semiconductor chip on the former pad. The conductive bumps of the interlayer members to be laminated are connected to the latter pad, as will be described later.
[0068]
The wiring pattern preferably has a thickness of 5 to 30 μm, and preferably 12 μm. Further, the ratio (L / D) between the line width and the distance between the lines is desirably 50 μm / 50 μm to 100 μm / 100 μm. Furthermore, the land formed on the wiring pattern preferably has a diameter of 150 to 500 μm, and more preferably 350 μm.
[0069]
The etching for forming the pattern is performed by at least one selected from an aqueous solution of sulfuric acid-hydrogen peroxide, persulfate, cupric chloride, and ferric chloride.
If necessary, a roughened layer can be formed on the surface of the wiring pattern to improve the adhesion between the circuit board for semiconductor mounting and the adhesive layer for bonding the interlayer member, and peeling (delamination) Can be prevented.
[0070]
The roughening treatment includes, for example, soft etching treatment, blackening (oxidation) -reduction treatment, formation of needle-like alloy plating made of copper-nickel-phosphorus (trade name Interplate made by Ebara Eugene), product made by MEC Surface roughening with an etchant named “MEC Etchbond” is desirable.
[0071]
Moreover, you may coat | cover a metal layer further on the wiring pattern in which the roughening layer was formed as needed. The metal to be formed may be coated with any metal selected from titanium, aluminum, zinc, iron, indium, thallium, cobalt, nickel, tin, lead, and bismuth.
[0072]
The thickness of the coating metal layer is preferably in the range of 0.01 to 3 μm. The reason is that if the thickness is less than 0.01 μm, the roughened layer may not be completely covered. If the thickness exceeds 3 μm, the concave portion of the formed roughened layer is filled with the coating metal, and the roughened layer is offset. It is because it may end up. A particularly desirable range is between 0.03 and 1 μm. As an example, the roughening layer may be coated with a tin replacement solution composed of tin borofluoride and thiourea.
[0073]
If necessary, an adhesive layer may be formed on the surface of the insulating resin substrate opposite to the copper foil sticking surface, but the resin is applied to the surface of the substrate, dried, and uncured. It is desirable that
[0074]
The adhesive layer is preferably formed from an organic adhesive. Examples of the organic adhesive include epoxy resin, polyimide resin, thermosetting polyphenylene ether (PPE), epoxy resin, and thermoplastic resin. It is desirable that the resin be at least one resin selected from a composite resin of the above, a composite resin of an epoxy resin and a silicone resin, and a BT resin.
Here, NMP, DMF, acetone, and ethanol can be used as the solvent for the organic adhesive.
[0075]
As a method for applying the uncured resin as the organic adhesive, a curtain coater, a spin coater, a roll coater, a spray coater, screen printing, or the like can be used.
It is also possible to completely remove bubbles at the interface between the roughened layer and the resin by applying pressure reduction and defoaming after applying the resin. The adhesive layer can also be formed by laminating an adhesive sheet.
[0076]
As for the thickness of the said adhesive bond layer, 5-50 micrometers is desirable. Since the adhesive layer is easy to handle, it is preferable to pre-cure the adhesive layer.
[0077]
The semiconductor chip mounted on the circuit board is surface-mounted on the wiring pattern via the first conductive bump. As a method of connecting the bump and the chip, a method of reflowing with the semiconductor chip and the circuit board aligned, a method of bonding the chip and the circuit board with the bumps heated and dissolved in advance, etc. There is.
[0078]
The temperature applied at that time is preferably in the range of 60 to 220 ° C. If the temperature is lower than 60 ° C., the conductive metal does not melt, and if it exceeds 220 ° C., the conductive metal forming the bump may cause a short circuit between adjacent bumps.
In particular, in the embodiment using tin as the conductive metal, a temperature in the range of 80 to 200 ° C. is more preferable. This is because if the temperature is within that temperature, the bump can be melted and connected while maintaining the shape retention of the bumps.
[0079]
The first conductive bump is most preferably formed by electrolytic tin plating in the same manner as the second conductive bump, but the first conductive bump has a melting point lower than that of the second conductive bump. For example, the first conductive bump may be formed of Sn / Pb having a melting point of 185 ° C., and the second conductive bump may be formed of Sn having a melting point of 235 ° C. This is advantageous in that only the first conductive bumps are melted and the shape of the second conductive bumps is maintained when the semiconductor chip is mounted.
[0080]
The gap between the semiconductor chip and the interlayer member is filled with a sealing resin as necessary, and mismatch between the thermal expansion coefficients of the semiconductor chip and the interlayer member can be prevented. As such a sealing resin, a thermosetting resin, a thermoplastic resin, an ultraviolet curable resin, a photosensitive resin, or the like can be used.
[0081]
Specifically, a liquid resin containing an epoxy resin, a silicon resin, a polyimide resin, a phenol resin, a fluorine resin, or the like, or a non-conductive resin film (for example, NCF) in which those resins are formed in a sheet shape is used. be able to.
[0082]
The interlayer member that is laminated together with the circuit board on which the semiconductor chip is mounted has an opening that can accommodate the semiconductor chip in the substantially central portion of the insulating resin base material, and is located at the via hole position of the circuit board for mounting the semiconductor chip. Correspondingly, it has a conductive post formed by projecting the conductive paste filled in the through hole provided through the insulating resin base material outward from both surfaces of the insulating resin base material. Become.
[0083]
That is, the interlayer member has an opening that is slightly larger in size than the semiconductor chip at the substantially central portion thereof, and is configured so that the semiconductor chip is accommodated in the opening when stacked, and the insulating resin base material is provided. A conductive post formed by projecting a conductive paste filled in a through-hole penetrating from the surface of the insulating resin base material to the outside, and a conductive pad or second conductive material on a circuit board for mounting a semiconductor chip, respectively. It is configured to be electrically connected to the bump.
[0084]
The insulating resin base material used for the interlayer member can be any organic insulating base material similar to the semiconductor chip mounting substrate, and is not only a hard insulating resin base material but also a semi-cured prepreg. Can also be used.
[0085]
The insulating resin base material is slightly thicker than the height from the upper surface of the semiconductor chip mounting circuit board to the upper surface of the mounted semiconductor chip, and the shape thereof is the same as that of the semiconductor chip mounting circuit board.
The thickness of the insulating resin substrate is 10 to 500 μm, preferably 50 to 200 μm, and more preferably 100 to 150 μm. This is because if the thickness is smaller than these ranges, the strength is lowered and handling becomes difficult, and if it is too thick, formation of fine through holes and filling of the conductive paste into the through holes becomes difficult.
[0086]
The through-hole formed in the interlayer member is formed by adhering a light-transmitting resin film to both surfaces of the insulating resin base material and irradiating the resin film with a laser, similarly to the opening for forming the via hole. The
[0087]
The resin film provided with openings by the laser irradiation adjusts the protruding height when a conductive post is formed by filling the through hole with a conductive paste and protruding from the surface of the insulating resin substrate. It is desirable to have a pressure-sensitive adhesive layer that fulfills the function and is peeled off from the adhesive layer after a predetermined process.
[0088]
The resin film is preferably formed from a PET film having a pressure-sensitive adhesive layer thickness of 1 to 20 μm and a film thickness of 10 to 50 μm, for example.
The reason is that the protruding amount of the conductor post from the surface of the insulating base material is determined depending on the thickness of the PET film. If the thickness is less than 10 μm, the protruding amount is too small and connection failure tends to occur. Conversely, if the thickness exceeds 50 μm, the melted conductor post spreads too much at the connection interface, so that a fine pattern cannot be formed.
[0089]
As the laser processing machine, a carbon dioxide laser is most suitable, and the diameter of the through hole formed in the insulating resin base material having the thickness in the above range is 50 to 250 μm (the via hole is 50 to 200 μm). In this case, the laser irradiation conditions are that the pulse energy is 0.5 to 100 mJ, the pulse width is 1 to 100 μs, the pulse interval is 0.5 ms or more, and the number of shots is 3 to 50. desirable.
[0090]
The reason why the diameter of the through hole is limited is that if it is less than 50 μm, it becomes difficult to fill the opening with the conductive paste and the connection reliability is lowered, and if it exceeds 250 μm, it is difficult to increase the density. Because it becomes.
[0091]
The through hole is a case where the shape of the through hole is a columnar shape having the same aperture diameter, and a conductive post is formed by filling the through hole with a conductive paste. The diameters of the conductor posts protruding upward and downward from the surface of the insulating resin base material are the same.
[0092]
Furthermore, the shape of the through hole can be formed so that the diameters of the upper and lower openings are different. For example, a truncated cone-shaped through-hole having a tapered cross section, or a small-diameter cylinder and a large-diameter cylinder are formed in a coaxial shape.
[0093]
In such a conductor post having a through hole filled with a conductive paste, the aperture ratio of the portion protruding upward and downward is preferably 1: 2 to 1: 3, preferably 1: 2 to 1: 2. .5 is more preferable.
The reason is that, within the above range, the conductive paste can be filled so that there are no gaps, and when laminating with the semiconductor mounting circuit board, the displacement of the contact point due to the press is suppressed and the connection reliability is reduced. This is because the sex can be enhanced.
[0094]
When the interlayer member is formed from an uncured prepreg, it may not be necessary to perform a desmear treatment before filling the through hole with a conductive paste to form a conductor post. When the member is formed of a hard resin base material such as a glass cloth base epoxy resin, for example, a chemical removal method in which the member is immersed in an oxidizing agent such as acid, permanganic acid or chromic acid, or plasma From the viewpoint of securing connection reliability, it is desirable to perform desmear treatment by a physical removal method using discharge or corona discharge.
In particular, when it is performed in a state where an adhesive layer or a protective film is stuck on a hard insulating resin base material, it is desirable to use dry desmear treatment using, for example, plasma discharge or corona discharge. Among dry desmear treatments, plasma cleaning using a plasma cleaning device is particularly preferable.
In this embodiment, the through hole is formed by laser processing, but it is also possible to make a hole by a mechanical method such as drilling or punching.
[0095]
Filling the through-holes formed by the above laser processing and desmeared as necessary is performed by, for example, screen printing from the protective film affixed on both surfaces of the insulating resin substrate. .
[0096]
As the conductive paste, a conductive paste made of one or more metal particles selected from silver, copper, gold, nickel, and various solders can be used.
[0097]
In addition, as the metal particle, a metal particle whose surface is coated with a different metal can be used. Specifically, metal particles having copper particles coated with a noble metal such as gold or silver can be used.
The conductive paste is preferably an organic conductive paste obtained by adding a thermosetting resin such as an epoxy resin or a polyphenylene sulfide (PPS) resin to metal particles.
[0098]
The height of the conductor post provided on the interlayer member, that is, the amount of protrusion from the surface of the insulating substrate is determined depending on the thickness of the PET film, and is preferably in the range of 10 to 50 μm.
The reason is that if the thickness is less than 10 μm, the protruding amount is too small and connection failure tends to occur. Conversely, if the thickness exceeds 50 μm, the melted conductor post spreads too much at the connection interface, so a fine pattern cannot be formed. Because.
[0099]
The conductor post formed from the conductive paste is desirably in a semi-cured state. This is because the conductive paste is hard even in a semi-cured state and can penetrate the organic adhesive layer softened during hot pressing. Moreover, it is deformed at the time of hot pressing, so that the contact area increases, the conduction resistance can be lowered, and the variation in bump height can be corrected.
[0100]
The semiconductor chip-mounted circuit board and the interlayer member are alternately laminated, and then another circuit board such as an I / O wiring board is laminated on the outermost layer, and a semiconductor module is formed by collectively pressing them.
At that time, various forms are possible as a laminated form of the semiconductor chip mounting circuit board and the interlayer member. For example, a semiconductor chip mounting circuit board in which no via hole is formed in the uppermost layer is used as the semiconductor. The chip mounting surface is disposed downward, and an interlayer member is disposed below the chip mounting surface. The interlayer member accommodates the semiconductor chip mounted on the mounting circuit board in the central opening. Below that, the mounting circuit board and the interlayer member are similarly overlapped, and the I / O wiring board is disposed in the lowermost layer.
[0101]
As the I / O wiring board arranged in the lowest layer in this way, a wiring pattern is formed on both surfaces of the insulating resin base material, and plating or filling filled in through holes penetrating the insulating resin base material A double-sided circuit board in which wiring patterns formed on both sides of the insulating resin base material are electrically connected by via holes made of conductive paste is adopted, and wiring patterns corresponding to the positions of the conductive bumps of the interlayer member Is formed in the form of a conductor pad.
[0102]
The mounting circuit board, the interlayer member, and the I / O wiring board are overlapped by optically detecting a positioning hole provided in advance in each board with a CCD camera or the like and performing the alignment.
[0103]
Such a laminate is pressed at a pressure of 0.5 to 5 MPa while being heated at a temperature of 50 to 250 ° C., and all circuit boards are integrated by one press molding. As a range of heating temperature, 160-200 degreeC is preferable.
[0104]
Then, for example, a nickel-gold layer is formed on the via hole land of the lowermost I / O wiring board, and a solder ball or T pin is joined on the gold-nickel layer, so that an external board, for example, a mother board is formed. It can be a connection terminal to.
[0105]
Hereinafter, various embodiments embodying a semiconductor chip mounting circuit board and a semiconductor module according to the present invention will be described with reference to the accompanying drawings.
In the semiconductor module 1 in each embodiment, the semiconductor chip mounting circuit board 2 on which the semiconductor chip 3 is mounted and the interlayer member 20 are alternately superposed, and the I / O wiring board 30 is superposed on the lowermost layer to perform heat press in a lump. By doing so, it has an integrated structure.
[0106]
(1) In manufacturing the circuit board 2 for mounting a semiconductor chip according to the present invention, a material in which a copper foil 6 is pasted on one side of an insulating resin substrate 5 is used as a starting material.
This insulating resin base material 5 is, for example, a glass cloth epoxy resin base material, a glass cloth bismaleimide triazine resin base material, a glass cloth polyphenylene ether resin base material, an aramid non-woven fabric-epoxy resin base material, an aramid non-woven fabric-polyimide resin base material. A rigid (hard) laminated substrate selected from the above can be used, but a glass cloth epoxy resin substrate is most preferred.
[0107]
The thickness of the insulating resin base material 5 is 10 to 200 μm, most preferably 20 to 80 μm, and the thickness of the copper foil 6 is most preferably 5 to 25 μm.
[0108]
As the insulating base material 5 and the copper foil 6, in particular, a single-sided copper-clad laminate 4 obtained by laminating a prepreg and a copper foil impregnated with a glass cloth with an epoxy resin and heat-pressing them. Is preferably used.
The reason is that the position of the wiring pattern and the via hole is not shifted during handling after the copper foil 6 is etched as will be described later, and the positional accuracy is excellent.
[0109]
(2) A protective film 7 is attached to the surface of the insulating substrate 5 opposite to the surface to which the copper foil 6 is attached (see FIG. 1 (a)).
This protective film 7 is used for adjusting the height of the conductive bumps described later. For example, a polyethylene terephthalate (PET) film having an adhesive layer on the surface can be used.
[0110]
The PET film 7 is such that the pressure-sensitive adhesive layer has a thickness of 1 to 20 μm and the film itself has a thickness of 10 to 50 μm.
[0111]
(3) Opening 8 that reaches the copper foil 6 from the surface of the insulating resin substrate 5 by performing laser irradiation from above the PET film 7 affixed on the insulating resin substrate 5, penetrating the PET film 7. (See FIG. 1B).
[0112]
This laser processing is performed by a pulse oscillation type carbon dioxide laser processing apparatus. The laser irradiation conditions are as follows: the pulse energy is 0.5 to 100 mJ, the pulse width is 1 to 100 μs, the pulse interval is 0.5 ms or more, and the number of shots is 3 It is desirable to be within the range of ˜50.
The diameter of the opening 8 that can be formed under such processing conditions is preferably 50 to 200 μm.
[0113]
(4) A desmear process is performed in order to remove the resin residue remaining on the inner wall surface of the opening 8 formed in the step (3). As this desmear treatment, dry desmear treatment using plasma discharge, corona discharge or the like is desirable from the viewpoint of securing connection reliability.
[0114]
(5) Next, after affixing the protective film 7 to the surface of the insulating resin base material 5 to which the copper foil 6 has been affixed, electrolytic copper plating treatment is performed, and the electrolytic copper plating is applied in the desmeared opening 8. A via hole 9 is formed by filling the plating film (see FIG. 1C).
[0115]
(6) After that, electrolytic tin plating treatment is performed, an electrolytic tin plating film is filled in the opening formed in the PET film 7 by laser irradiation, and the other circuit board is positioned directly above the via hole 9. A second conductive bump 13 for connection with the first electrode is formed.
[0116]
(7) Next, after peeling the PET film 7 stuck on the conductive foil 6 of the insulating resin base material 5, the PET stuck on the surface of the insulating resin base material 5 opposite to the copper foil 6 sticking surface. A PET film 7 is further affixed on the film 7, a photosensitive dry film is affixed to the copper foil 6 affixing surface of the insulating resin substrate 5, and bumps are formed for electrical connection with the semiconductor chip by mask exposure and development processing. A plating resist layer 10 having an opening 11 for forming is formed (see FIG. 1D).
[0117]
(8) The opening 11 formed in the plating resist layer 10 is filled with an electrolytic tin plating film by electrolytic tin plating, and the first conductive bumps 12 for mounting a semiconductor chip are formed on the copper foil 6. It forms (refer FIG.1 (e)). Thereafter, the dry film for forming the plating resist layer 10 is peeled off (see FIG. 2 (f)).
[0118]
(9) Next, unnecessary portions of the copper foil 6 are removed by an etching process to form a wiring pattern (wiring pattern) 15. In this processing step, first, after the first conductive bump 12 for mounting a semiconductor chip and the copper foil 6 are covered, for example, a photoresist layer 14 is formed by an electrodeposition method (see FIG. 2 (g)). Then, exposure and development are performed along a predetermined circuit pattern. Thereafter, a portion of the copper foil 6 not protected by the photoresist layer 14 is etched to form a wiring pattern 15 having a predetermined wiring pattern (see FIG. 2 (h)), and then the photoresist layer 14 is removed. To do.
The etching solution is preferably at least one aqueous solution selected from aqueous solutions of sulfuric acid monohydrogen peroxide, persulfate, cupric chloride, and ferric chloride.
[0119]
A part of the wiring pattern 15 is formed on a conductor pad or connection land 15a for connecting to a conductive bump 26 of an interlayer member 20 to be described later, and its inner diameter is substantially the same as the via hole diameter. The diameter is preferably formed in the range of 50 to 250 μm.
[0120]
(10) Next, if necessary, the surface of the wiring pattern 15 formed in the step (9) is roughened to form a roughened layer (not shown). The PET film 7 is peeled off from the surface of the material opposite to the copper foil application surface to complete the manufacture of the semiconductor chip mounting circuit board 2 (see FIG. 2 (i)).
This roughening treatment is to improve adhesion with the adhesive layer and prevent peeling (delamination) when multilayering.
[0121]
Examples of the roughening treatment method include soft etching treatment, blackening (oxidation) -reduction treatment, formation of needle-like alloy plating made of copper-nickel-phosphorus (manufactured by Sugawara Eugleite: trade name Interplate), manufactured by MEC There is surface roughening with an etchant named “MEC Etch Bond”.
[0122]
In this embodiment, the roughening layer is preferably formed using an etching solution. For example, the surface of the wiring pattern is etched using an etching solution from a mixed aqueous solution of a cupric complex and an organic acid. It can be formed by processing. Such an etchant can dissolve the copper wiring pattern under oxygen coexisting conditions such as spraying and bubbling, and the reaction is estimated to proceed as follows.
[0123]
Figure 0004022405
In the formula, A represents a complexing agent (acts as a chelating agent), and n represents a coordination number.
[0124]
As shown in this formula, the generated cuprous complex dissolves by the action of an acid, and combines with oxygen to form a cupric complex, which again contributes to the oxidation of copper. The cupric complex used in the present invention is preferably an azole cupric complex. The etching solution comprising the organic acid-cupric complex can be prepared by dissolving a cupric complex of an azole and an organic acid (halogen ions as required) in water.
[0125]
Such an etching solution is formed, for example, from an aqueous solution in which 10 parts by weight of imidazole copper (II) complex, 7 parts by weight of glycolic acid, and 5 parts by weight of potassium chloride are mixed.
[0126]
The circuit board 2 for mounting a semiconductor chip according to the present invention is manufactured in accordance with the steps (1) to (10). The semiconductor chip 3 is formed of the circuit board 2 as shown in FIG. In the central portion, it is fixed by an adhesive 16, and an output terminal (not shown) of the semiconductor chip 3 is embedded in the first conductive bump 12 to be electrically connected to the wiring pattern 15.
That is, in order to mount the semiconductor chip 3 on the first conductive bump 12, a sheet-like sealing resin is interposed between the circuit board 2 and the semiconductor chip 3, for example, in a heated atmosphere, the semiconductor By bonding the output terminals of the chip 3 to the first conductive bumps 12, electrical connection between the terminals and the bumps is made, and the gap between the semiconductor chip 3 and the circuit board 2 is sealed with a resin. The surface mounting of the chip 3 is performed, and the circuit board on which the semiconductor chip is mounted is manufactured.
[0127]
Next, a method of manufacturing the interlayer member 20 laminated on such a semiconductor chip mounting circuit board will be described with reference to FIG.
[0128]
(1) As a starting material for the interlayer member 20, as in the case of the semiconductor chip mounting circuit board 2, a hard insulating resin base material 21 formed in a plate shape is used.
The thickness of the insulating resin base material 21 is slightly higher than the height from the upper surface of the semiconductor chip mounting circuit board 2 to the upper surface of the semiconductor chip 3 because of the necessity of accommodating the semiconductor chip 3 in an opening 27 described later. It is thick, for example, 130 μm, and the area of the upper surface and the lower surface of the insulating resin base material 21 is substantially equal to the area of the printed circuit board 2 disposed so as to face each other during lamination.
[0129]
(2) Next, the adhesive layer 22 is formed on both surfaces of the insulating resin substrate 21, and a PET film 23 is attached to the upper surface for protection (see FIG. 3B). Thereafter, laser irradiation is performed from above the PET film 23 to positions corresponding to the connection lands 15a and the second conductive bumps 13 of the semiconductor chip mounting circuit board 22 by, for example, a pulse oscillation type carbon dioxide laser processing apparatus. Then, a through-hole 24 that penetrates in the thickness direction of the insulating resin base material 21 is formed (see FIG. 3C).
[0130]
(3) The conductive paste 25 is filled into the through hole 24 (see FIG. 3D). The conductive paste is filled from the front side and the back side, for example, by screen printing. After that, when the PET film 23 is peeled off, the conductive paste 25 is formed with conductor posts 26 protruding from the front and back surfaces of the adhesive layer 22 by the thickness of the PET film 23 (see FIG. 3 (e)). .
[0131]
(4) Finally, an opening 27 having a size capable of accommodating the semiconductor chip 3 is formed in the central portion of the insulating resin base material 21 by, for example, laser irradiation, and the manufacture of the interlayer member 20 is completed (FIG. 3 (f)).
[0132]
The semiconductor chip mounting circuit board 2 and the interlayer member 20 manufactured as described above are alternately overlapped (see FIG. 5A). At this time, in the uppermost layer, the semiconductor chip mounting circuit board 2 in which no via hole is formed is disposed with the surface on which the semiconductor chip 3 is mounted facing downward, and the interlayer member 20 is disposed below the semiconductor chip mounting circuit board 2. Below that, the semiconductor chip mounting circuit board 2 and the interlayer member 20 in which via holes are formed are arranged, and the I / O wiring board 30 is arranged in the lowermost layer.
The interlayer member 20 facing the uppermost semiconductor chip mounting board 2 accommodates the conductor chip 3 mounted and fixed on the semiconductor chip mounting circuit board 2 in the opening 27, and the conductor post 26. The upper projecting end of the semiconductor chip mounting circuit board 2 faces the connection land 15a, and the lower projecting end of the conductor post 26 is the conductive bump of the adjacent semiconductor chip mounting circuit board 2 below. 13 so as to face 13. Further below the interlayer member 20, the upper protruding end of the conductor post 26 faces the connection land 15 a of the adjacent semiconductor chip mounting circuit board 2, and the lower side of the conductor post 26. The protruding ends are overlaid so as to face the conductor pads 31 of the lowermost I / O wiring board 30 located below the protruding ends.
The I / O wiring board 30 has a via hole 34 formed at a predetermined position of the insulating resin substrate 33 and a predetermined wiring circuit (not shown) and conductor pads 31 formed above and below the via hole 34. .
[0133]
Next, the semiconductor chip mounting substrate 2, the interlayer member 20, and the I / O wiring substrate 30, which are superposed in the positional relationship as described above, are collectively vacuum heated and pressed, whereby the adhesive layer 22 of the interlayer member 20. Is cured and bonded to the semiconductor chip mounting circuit board 2 and the I / O wiring board 30 to form the semiconductor module 1 (see FIG. 5B).
At this time, the wiring pattern 5 of the uppermost semiconductor chip mounting substrate 2 is electrically connected to the lower wiring pattern of the semiconductor chip mounting circuit substrate 2 via the conductor posts 26 formed on the adjacent interlayer member 20. Then, it is electrically connected to the wiring pattern of the I / O wiring board 30 via the conductor posts 26 formed on the lower interlayer member 20.
A solder ball 32 for connection to an external substrate is formed on the land 31 on the lower surface side of the I / O wiring substrate 30.
[0134]
As described above, according to the embodiment, when the conductor post 26 is formed on the interlayer member 20, the adhesive layer 22 is first formed on both surfaces of the insulating resin substrate 21, and the surface of the adhesive layer 22 is protected. The film 23 is pasted. Thereafter, a through hole 24 is formed at a predetermined position by laser processing, and after filling the through hole 24 with the conductive paste 25, the protective film 23 is peeled off. For this reason, the conductor post 26 is formed so as to protrude from the surface of the adhesive layer 22 by the thickness of the protective film 23, whereby the interlayer member 20 is connected to the semiconductor chip mounting substrate 2 and the I / O wiring substrate 30. At the time of stacking together, the contact between the conductor pad 15a of the circuit board 2 for mounting the semiconductor chip and the conductor post 26 of the interlayer member 20, and the conductor pad 31 of the I / O wiring substrate 30 and the conductor post 26 of the interlayer member 20 are used. The contact reliability between the conductor pad and the conductor post can be improved because the contact between the conductor pad and the conductor post is not hindered by the presence of the adhesive layer 22.
[0135]
In the embodiment described above, the two semiconductor chip mounting circuit boards 2 and the two interlayer members 20 are laminated, and the I / O wiring board 30 is further laminated to form five layers. It goes without saying that a semiconductor module having six or more layers can be manufactured according to the size and quantity of the semiconductor chips to be mounted, the type and thickness of the insulating resin base material, and the like.
Furthermore, the semiconductor module according to the present invention is not limited to the above-described stacked state, and at least the semiconductor chip mounting substrate 2 and the interlayer member 20 according to the present invention are stacked, and in addition to that, other forms of I / O A wiring board may be combined.
Hereinafter, specific embodiments of the semiconductor module according to the present invention will be described.
[0136]
【Example】
Example 1
(1) A single-sided copper clad laminate 4 obtained by laminating a prepreg impregnated with epoxy resin into a glass cloth and forming a B-stage and a copper foil and heat-pressing the circuit board 2 for mounting a semiconductor chip Used as material. The thickness of the insulating resin substrate 5 was 75 μm, and the thickness of the copper foil 12 was 12 μm (see FIG. 1A).
[0137]
(2) A PET film 7 having a thickness of 22 μm is pasted on the surface of the insulating substrate 5 opposite to the surface on which the copper foil 6 is pasted. The PET film 7 includes a pressure-sensitive adhesive layer having a thickness of 10 μm and a PET film base having a thickness of 12 μm.
[0138]
(3) Next, a pulsed carbon dioxide laser is irradiated from above the PET film 7 under the following laser processing conditions to form an opening 8 for forming a via hole, and then remains on the inner wall of the opening 8. In order to remove the resin, a plasma cleaning process was performed (see FIG. 1B).
[0139]
[Laser processing conditions]
Pulse energy 0.5-100mJ
Pulse width 1 ~ 100μs
Pulse interval 0.5 ms or more
3-50 shots
[0140]
(4) Next, after pasting a PET film 7 as an etching protective film on the surface of the insulating resin base material 5 on which the copper foil 6 is pasted, electrolytic copper plating is carried out under the following plating conditions with an electrolytic plating aqueous solution having the following composition. The opening 8 was filled with electrolytic copper plating to form via holes 9 having a diameter of 150 μm and a distance between via holes of 500 μm.
[0141]
(Electrolytic plating aqueous solution)
Figure 0004022405
[Electrolytic plating conditions]
Current density 2 A / dm2
30 minutes
Temperature 25 ℃
[0142]
(5) Next, using an electrolytic plating aqueous solution having the following composition, an electrolytic tin plating treatment is performed under the following plating conditions, and an electrolytic tin plating film is filled in the opening formed in the PET film 7, and a via hole is formed. A second conductive bump 13 having a diameter of 150 μm, a height of 5 μm, and a distance between bumps of 500 μm was formed on 8 (see FIG. 1C).
[0143]
(Electrolytic plating aqueous solution)
Sulfuric acid 105 ml / l
Tin sulfate (SnSOFour30 g / l
Additive 40 ml / l
[Electrolytic plating conditions]
Current density 2 A / dm2
20 minutes
Temperature 25 ℃
[0144]
(6) After peeling the PET film 7 affixed to the conductive foil 6 affixing surface of the insulating resin base material 5, a PET film is further formed on the surface opposite to the copper foil 6 affixing surface of the insulating resin base material 5. 7 is affixed. And after forming the plating resist layer 10 which has the opening 11 in the copper foil 6 sticking surface of the insulating resin base material 5 (refer FIG.1 (d)), it is the following plating conditions with the electroplating aqueous solution of the following composition. An electrolytic tin plating process is performed to fill the opening 11 with an electrolytic tin plating film. On the copper foil 6, the first diameter (bump diameter) is 80 μm, the height is 20 μm, and the distance between bumps (pitch) is 140 μm. The conductive bump 12 was formed (see FIG. 1 (e)).
[0145]
(Electrolytic plating aqueous solution)
Sulfuric acid 105 ml / l
Tin sulfate (SnSOFour30 g / l
Additive 40 ml / l
[Electrolytic plating conditions]
Current density 4 A / dm2
50 minutes
Temperature 25 ℃
[0146]
(7) Next, after removing the plating resist layer 10 (see FIG. 2A), unnecessary portions of the copper foil 6 are removed by an etching process to form a wiring pattern 15 having a predetermined wiring pattern.
In this processing step, first, a photoresist layer 14 is formed by, for example, an electrodeposition method so as to cover the copper foil 6 affixing surface of the insulating resin substrate 5 (see FIG. 2 (g)), and then a predetermined circuit. Exposure and development are performed along the pattern (see FIG. 2 (h)).
Thereafter, a portion of the copper foil 6 not protected by the photoresist layer 14 is etched to form a wiring pattern 15 having a predetermined wiring pattern, and then the photoresist layer 14 is removed.
The etching solution is preferably at least one aqueous solution selected from aqueous solutions of sulfuric acid monohydrogen peroxide, persulfate, cupric chloride, and ferric chloride.
[0147]
(8) Next, the surface of the wiring pattern 15 is roughened with an etching solution to form a roughened layer (not shown), and then the PET film 7 is peeled off from the surface opposite to the copper foil sticking surface, and the semiconductor A circuit board 2 for chip mounting was manufactured (see FIG. 2 (i)).
[0148]
(9) The first conductive bump 12 is formed by potting with a sheet-like sealing resin interposed between the semiconductor chip mounting substrate 2 and the semiconductor chip 3 obtained in (8). On the other hand, the semiconductor chip 3 was surface-mounted to produce a semiconductor chip-mounted circuit board (see FIG. 2 (j)).
[0149]
(10) Next, an adhesive layer 22 having a thickness of 15 μm is formed on both surfaces of an insulating resin substrate 21 formed by forming a glass cloth base epoxy resin having a thickness of 130 μm into a plate shape, and further bonding thereof. A protective film 23 having a thickness of 23 μm was pasted on the agent layer 22 and irradiated with a pulsed carbon dioxide laser under the following laser processing conditions to form a cylindrical through-hole 24 having a diameter of 100 μm. (Refer to Drawing 3 (a)-(c)).
[0150]
[Laser processing conditions]
Pulse energy 0.5-100mJ
Pulse width 1 ~ 100μs
Pulse interval 0.5 ms or more
3-50 shots
[0151]
(11) Next, in order to clean the resin remaining in the through-holes 24 formed in (10) above, after applying a desmear treatment by plasma discharge, mainly by Cu printing by screen printing using a metal mask. The through-hole 24 was filled with the conductive paste 25 made of (see FIG. 3D).
Thereafter, when the protective film 23 is peeled off, the conductor posts 26 protruding from the surface of the adhesive layer 22 by the thickness of the protective film 23 are formed on the upper and lower surfaces of the insulating resin substrate 21 (FIG. 3). (See (e)).
[0152]
(12) Finally, an opening 27 capable of accommodating the semiconductor chip 3 was formed by laser irradiation in the substantially central portion of the insulating resin base material to produce the interlayer member 20 (see FIG. 3 (f)). .
[0153]
(13) Next, the two semiconductor chip mounting circuit boards 2 are alternately laminated with the two interlayer members 20, and the I / O wiring board 30 prepared in advance is placed outside the lower interlayer member 20. Laminated (see FIG. 5A), heated at a temperature of 180 ° C., and pressed at a pressure of 2 MPa, all circuit boards were integrated by one press molding.
[0154]
(14) A nickel-gold layer (not shown) is formed on the conductor pad 31 of the I / O wiring board 30 in the lowermost layer of the laminate obtained in (13), and the nickel-gold is further formed. On the layer, solder balls 32 connected to the terminals of the mother board were formed to produce the semiconductor module 1 having the BGA structure (see FIG. 4B).
[0155]
(Example 2)
(1) The same processing as (1) to (9) of Example 1 was performed to produce a circuit board 2 for semiconductor mounting (see FIGS. 1 to 2).
(2) Next, a glass cloth base material was impregnated with an epoxy resin, and a prepreg having a thickness of 150 μm, which was formed into a plate shape in a semi-cured state, was prepared as the insulating resin base material 21 of the interlayer member 20 ( (See FIG. 5 (a)).
A protective film 23 having a thickness of 23 μm is pasted on both surfaces of the insulating resin substrate 21 made of the prepreg (see FIG. 5B), and the pulse oscillation type carbon dioxide laser is insulated under the following laser processing conditions. Irradiated from below the conductive resin base material 21, a frustoconical through-hole 24 having a bottom diameter of 250 μm and a top diameter of 100 μm was formed (see FIG. 5C).
[0156]
[Laser processing conditions]
Pulse energy 0.5-100mJ
Pulse width 1 ~ 100μs
Pulse interval 0.5 ms or more
3-50 shots
[0157]
(3) The through-hole 24 formed in the above (2) was filled with a conductive paste 25 mainly made of Cu particles by screen printing in which a metal mask was placed on the protective film 23 (see FIG. 5 (d)). ). Thereafter, when the protective film 23 is peeled off, the conductor posts 26 (protruding portions 26a and 26b) protruding from the surface of the adhesive layer 22 by the thickness of the protective film 23 are formed on the upper and lower surfaces of the insulating resin substrate 21. (See FIG. 5E). The diameters of the projecting portions 26a and 26b of these conductor posts 26 correspond to the diameter of the frustoconical through hole 24, and the upper projecting portion 26a is formed smaller than the lower projecting portion 26b.
[0158]
(4) Finally, an opening 27 that can accommodate the semiconductor chip 3 is formed in the substantially central portion of the insulating resin base material by laser irradiation, and the interlayer member 20 is manufactured (see FIG. 5 (f)). ).
[0159]
(5) Thereafter, the same processing as (13) to (14) of Example 1 was performed to manufacture a semiconductor module 1 having a BGA structure (see FIGS. 6A to 6B).
According to the second embodiment, the through hole 24 formed in the interlayer member 20 is formed in a taper shape in which the inner diameter of the opening on the lower surface side is larger than the opening on the upper surface side. The diameter of the part 26b is formed larger than the diameter of the protrusion part 26a on the upper surface side.
[0160]
Therefore, the protrusion 26a having a smaller diameter of the conductor post 26 is connected to the conductor pad 15a of the upper semiconductor chip mounting substrate 2, and the protrusion 26b having a larger diameter is connected to the lower semiconductor chip mounting substrate 2. The interlayer member 20 is laminated and heated and pressed so as to be connected to the second conductive bump 13. As a result, even when misalignment occurs due to pressing during stacking, the misalignment error can be absorbed, and good connectivity between the semiconductor chip mounting substrate 2 and the interlayer member 20 is ensured. be able to.
[0161]
(Example 3)
(1) The same processing as in (1) to (9) of Example 1 was performed to manufacture a circuit board 2 for semiconductor mounting.
(2) Next, as a starting material for the interlayer member 20, an insulating resin substrate 21 formed of a plate-like glass cloth substrate epoxy resin was used (see FIG. 7A).
First, an adhesive layer 22 having a thickness of 15 μm is formed on both surfaces of an insulating resin substrate 21 having a thickness of 130 μm, and a protective film 23 having a thickness of 23 μm is pasted on the adhesive layer 22. (Refer to FIG. 7B.) Under the following laser processing conditions, a pulse oscillation type carbon dioxide laser was irradiated from below the insulating resin base material 21 to form a stepped cylindrical through hole 24.
The through hole 24 is formed of a cylindrical recess 55 having a diameter of 250 μm on the lower surface side, and has a diameter that coaxially penetrates from the bottom surface of the recess 55 in the thickness direction of the insulating resin base material 21 on the upper surface side. It consists of a cylindrical through-hole 56 of 100 μm, and has a stepped shape as a whole (see FIG. 7C).
[0162]
[Condition 55 laser processing conditions]
Pulse energy 5-15mJ
Pulse width 1-50μs
Pulse interval 2ms or more
Number of shots 1-2
[Laser processing conditions for through-hole 56]
Pulse energy 0.5-5mJ
Pulse width 1-20μs
Pulse interval 2ms or more
3 to 10 shots
[0163]
(3) Next, in order to clean the resin remaining in the stepped cylindrical through-hole 24 formed in (2) above, after applying a desmear process by plasma discharge, the insulating resin base material 21 The conductive paste 25 mainly composed of Ag particles is filled by screen printing from the lower surface of the protective film 23, and the conductive paste 25 is similarly applied by screen printing from the upper surface of the protective film 23 of the insulating resin substrate 21. It filled (refer FIG.7 (d)).
Thereafter, when each protective film 23 is peeled off, the conductor posts 26 (protruding end portions 26 a and 26 b) protruding from the surface of the adhesive layer 22 by the thickness of the protective film 23 are formed on the upper surface of the insulating resin base material 21. And formed on the lower surface (see FIG. 7E).
The diameters of the protruding portions 26a and 26b of the conductor post 26 correspond to the diameter of the frustoconical through hole 24, and the upper protruding portion 26a is formed smaller than the lower protruding portion 26b.
[0164]
(4) Finally, an opening 27 that can accommodate the semiconductor chip 3 is formed in the substantially central portion of the insulating resin base material 21 by laser irradiation in the same manner, to produce the interlayer member 20 (FIG. 7F). reference).
[0165]
(5) Thereafter, the same processing as (13) to (14) of Example 1 was performed to manufacture a semiconductor module 1 having a BGA structure (see FIGS. 8A to 8B).
According to the third embodiment, the through hole 24 formed in the interlayer member 20 is formed in a stepped cylindrical shape in which the inner diameter of the opening 55 on the lower surface side is larger than the opening 56 on the upper surface side. The diameter of the protruding portion 26b on the lower surface side is formed larger than the diameter of the protruding portion 26a on the upper surface side.
[0166]
Therefore, as in the second embodiment, the protruding portion 26a having a smaller diameter of the conductor post 26 is connected to the conductor pad 15a of the semiconductor chip mounting substrate 2, and the protruding portion 26b having a larger diameter is used for mounting the semiconductor chip. The interlayer member 20 is laminated and heated and pressed so as to be connected to the second conductive bumps 13 of the substrate 2. As a result, even when misalignment occurs due to pressing during stacking, the misalignment error can be absorbed, and good connectivity between the semiconductor chip mounting substrate 2 and the interlayer member 20 is ensured. be able to.
[0167]
Example 4
(1) A single-sided copper clad laminate 4 obtained by laminating a prepreg impregnated with epoxy resin into a glass cloth and forming a B-stage and a copper foil and heat-pressing the circuit board 2 for mounting a semiconductor chip Used as material. The thickness of the insulating resin substrate 5 was 40 μm, and the thickness of the copper foil 12 was 12 μm.
[0168]
(2) A PET film 7 having a thickness of 22 μm is pasted on the surface of the insulating substrate 5 opposite to the surface on which the copper foil 6 is pasted.
The PET film 7 includes a pressure-sensitive adhesive layer having a thickness of 10 μm and a PET film base having a thickness of 12 μm.
[0169]
(3) Next, a pulsed carbon dioxide laser is irradiated from above the PET film 7 under the following laser processing conditions to form an opening 8 for forming a via hole, and then remains on the inner wall of the opening 8. In order to remove the resin, a plasma cleaning process was performed (see FIG. 9A).
[0170]
[Laser processing conditions]
Pulse energy 0.5-100mJ
Pulse width 1 ~ 100μs
Pulse interval 0.5 ms or more
3-50 shots
[0171]
(4) Next, after affixing a PET film 7 as an etching protection film to the surface of the insulating resin substrate 5 to which the copper foil 6 is affixed, electrolytic solder plating is performed with an electrolytic plating aqueous solution having the following composition under the following plating conditions. The opening 8 was filled with electrolytic solder plating to form a via hole 9 having a diameter of 150 μm and a distance between via holes of 500 μm (see FIG. 9B).
[0172]
(Electrolytic solder plating solution)
Sn (BF4)2        25g / l
Pb (BF4)2        12g / l
Additive 5ml / l
(Electrolytic solder plating conditions)
Temperature 20 ° C
Current density 0.4A / dm2
[0173]
(5) After peeling off the PET film 7 affixed to the resin surface opposite to the affixing surface of the copper foil 6 of the insulating resin base material 5, phenol resin or An adhesive layer 11 made of an epoxy resin was formed, and then the PET film 7 attached to the copper foil 6 application surface of the insulating resin substrate 5 was peeled off (see FIG. 9C).
[0174]
(6) Next, a 12 μm-thick copper foil 13 is pressure-bonded on the adhesive layer 11, and the copper foil 13 is provided on both sides of the substrate, and these copper foils 13 are electrically connected by the plated conductor in the via hole 9. A double-sided copper-clad laminate 16 is obtained (see FIG. 9D).
[0175]
(7) Next, a photosensitive dry film is pasted on the copper foil 6 on the upper surface side of the insulating resin base material 5 to form bumps for electrical connection with the semiconductor chip by mask exposure and development processing. A plating resist layer 10 having an opening 11 is formed (see FIG. 9 (e)).
[0176]
(8) In a state where the protective film 7 is pasted on the copper foil 6 on the lower surface side of the insulating resin base material 5, electrolysis is performed under the following electrolytic plating conditions in the opening 11 formed in the plating resist layer 10. A tin plating process is performed to fill the electrolytic tin plating film. Thereafter, the plating resist layer 10 is removed, and the protective film 7 is peeled off, so that the first conductive bumps 12 for mounting a semiconductor chip are formed on the copper foil 6 in a protruding manner (see FIG. 10F).
[0177]
(Electrolytic plating aqueous solution)
Sulfuric acid 105 ml / l
Tin sulfate (SnSOFour30 g / l
Additive 40 ml / l
[Electrolytic plating conditions]
Current density 2 A / dm2
20 minutes
Temperature 25 ℃
[0178]
(9) Next, unnecessary portions of the copper foil 6 are removed by etching, and wiring patterns 15 having a predetermined wiring pattern are formed on both surfaces.
In this processing step, first, a photoresist layer 14 is formed by electrodeposition, for example, by covering both surfaces of the laminate 16 (see FIG. 10 (g)), and then exposed and developed along a predetermined circuit pattern. Process (see FIG. 10 (h)). Thereafter, a portion of the copper foil 6 not protected by the photoresist layer 14 is etched to form a wiring pattern 15 having a predetermined wiring pattern on both surfaces, and then the photoresist layer 14 is removed (FIG. 10 (i)). )reference).
The etching solution is preferably at least one aqueous solution selected from aqueous solutions of sulfuric acid monohydrogen peroxide, persulfate, cupric chloride, and ferric chloride.
[0179]
A part of the wiring pattern 15 is formed on a conductor pad or connection land 15a for connecting to a conductor post 26 of an interlayer member 20 described later, and its inner diameter is substantially the same as the via hole diameter. Is preferably formed in the range of 50 to 250 μm.
[0180]
(10) Next, if necessary, the surface of the wiring pattern 15 formed in the step (9) is roughened to form a roughened layer (not shown), and the wiring pattern 15 is formed on both surfaces. The manufacture of the semiconductor chip mounting circuit board 40 having the above is completed.
[0181]
(11) First potting is performed by placing a sheet-like sealing resin between the first conductive bumps 12 and the semiconductor chip 3 of the double-sided circuit board 40 obtained in (10) above. The semiconductor chip 3 was surface-mounted on the conductive bumps 12.
[0182]
(12) Next, an interlayer member 20 is formed by using a 130 μm-thick prepreg formed by impregnating a glass cloth base material with an epoxy resin and forming a plate shape as a heat semi-cured state as the insulating resin base material 21, A semiconductor module 1 having a BGA structure was manufactured by performing the same processes as (10) to (14) in Example 1 except that the desmear process was not performed (see FIGS. 11A to 11B). .
[0183]
(Example 5)
The inside of the opening 8 is filled with electrolytic copper plating, and the filling depth is made to be flush with the surface of the insulating resin base material 5. Except that the via hole 9 is formed by covering with electrolytic solder plating to the extent that it is covered, and the insulating resin substrate 21 formed of a plate-like glass cloth substrate epoxy resin is used as the interlayer member 20. The semiconductor module 1 having the BGA structure was manufactured by performing the same process as in No. 4.
[0184]
According to the fourth and fifth embodiments, the semiconductor chip mounting substrate is formed with the wiring pattern including the first conductive bumps 12 for mounting the semiconductor chip 3 on one surface thereof, and also on the other surface. Since the pattern is formed, an increase in size of the stacked semiconductor module can be avoided, and a thin and high-density semiconductor module can be obtained.
[0185]
Further, when the wiring pattern is formed on both surfaces of the insulating resin base material, the conductive material filling the via hole opening is made of a metal having a melting point lower than that of copper, so that the insulating resin is covered with the metal. Adhesiveness with the copper foil affixed on the base-material surface can be improved.
[0186]
(Example 6)
(1) A single-sided copper clad laminate 4 obtained by laminating a prepreg impregnated with epoxy resin into a glass cloth and forming a B-stage and a copper foil and heat-pressing the circuit board 2 for mounting a semiconductor chip Used as material. The thickness of the insulating resin base material 5 was 40 μm, and the thickness of the copper foil 12 was 12 μm (see FIG. 12A).
[0187]
(2) Next, a pulse oscillation type carbon dioxide gas laser is irradiated from above the resin surface of the insulating resin base material 5 under the following laser processing conditions to form an opening 8 for forming a via hole. In order to remove the resin remaining on the inner wall of the opening, a plasma cleaning process was performed (see FIG. 12B).
[0188]
[Laser processing conditions]
Pulse energy 0.5-100mJ
Pulse width 1 ~ 100μs
Pulse interval 0.5 ms or more
3-50 shots
[0189]
(3) Next, after affixing a 22 μm thick PET film 7 as an etching protective film on the surface to which the copper foil 6 was affixed, an electrolytic copper plating treatment was performed under the following plating conditions with an electrolytic plating aqueous solution having the following composition. The inside of the opening 8 was filled with electrolytic copper plating to form a via hole 9 having a diameter of 150 μm and a distance between via holes of 500 μm.
The electrolytic copper plating is filled so as to slightly protrude from the surface of the insulating resin base material 5 (see FIG. 12C).
[0190]
(Electrolytic plating aqueous solution)
Figure 0004022405
[Electrolytic plating conditions]
Current density 2 A / dm2
35 minutes
Temperature 25 ℃
[0191]
(4) Next, the portion of the electrolytic copper plating protruding on the surface of the insulating resin base material 5 is pressed at a pressure of 0.2 to 0.4 MPa, so that the flat connection is made immediately below the via hole 9. A land 19 is formed (see FIG. 12D).
[0192]
(5) Thereafter, after the PET film 7 attached to the conductive foil 6 side of the insulating resin base material 5 is peeled off, PET is further applied to the surface of the insulating resin base material 5 opposite to the copper foil 6 application surface. A film 7 is applied (see FIG. 12 (e)). And after forming the plating resist layer 10 which has the opening 11 in the copper foil 6 sticking surface of the insulating resin base material 5, the electrolytic tin plating process is performed on the following plating conditions with the electrolytic plating aqueous solution of the following composition, The opening 11 was filled with an electrolytic tin plating film, and a first conductive bump 12 having a diameter (bump diameter) of 80 μm, a height of 20 μm, and a distance (pitch) between the bumps of 140 μm was formed on the copper foil 6. (See FIG. 13 (f)).
[0193]
(Electrolytic plating aqueous solution)
Sulfuric acid 105 ml / l
Tin sulfate (SnSOFour30 g / l
Additive 40 ml / l
[Electrolytic plating conditions]
Current density 4 A / dm2
50 minutes
Temperature 25 ℃
[0194]
(7) Next, after removing the plating resist layer 10, unnecessary portions of the copper foil 6 are removed by an etching process to form a wiring pattern 15 having a predetermined wiring pattern.
In this processing step, first, a surface of the insulating resin substrate 5 to which the copper foil 6 is applied is covered, and a photoresist layer 14 is formed by, for example, an electrodeposition method (see FIG. 13 (g)). Exposure and development are performed along the circuit pattern (see FIG. 13 (h)). Next, the copper foil 6 portion not protected by the photoresist layer 14 is etched to form a wiring pattern 15 having a predetermined wiring pattern, and then the photoresist layer 14 is removed (see FIG. 13 (i)). ).
The etching solution is preferably at least one aqueous solution selected from aqueous solutions of sulfuric acid monohydrogen peroxide, persulfate, cupric chloride, and ferric chloride.
[0195]
(8) Next, the surface of the wiring pattern 15 is roughened with an etching solution to form a roughened layer (not shown), and then the PET film 7 is peeled off from the surface opposite to the copper foil sticking surface, and the semiconductor A circuit board 2 for chip mounting was manufactured.
[0196]
(9) The semiconductor with respect to the first conductive bumps 12 by potting with a sheet-like sealing resin interposed between the circuit board 2 and the semiconductor chip 3 obtained in (8). The chip 3 was surface-mounted to produce a semiconductor chip-mounted circuit board.
[0197]
(10) Next, an interlayer member 20 is formed using a 130 μm-thick prepreg formed by impregnating a glass cloth substrate with an epoxy resin and forming a plate shape as a semi-heated state as the insulating resin substrate 21. The semiconductor module 1 having the BGA structure was manufactured by performing the same processes as (10) to (14) of Example 1 except that the desmear process was not performed (see FIGS. 14A to 14B). ).
[0198]
(Example 7)
(1) A single-sided copper clad laminate 4 obtained by laminating a prepreg impregnated with epoxy resin into a glass cloth and forming a B-stage and a copper foil and heat-pressing the circuit board 2 for mounting a semiconductor chip Used as material. The thickness of the insulating resin substrate 5 was 40 μm, and the thickness of the copper foil 12 was 12 μm.
[0199]
(2) Next, a PET film 7 is attached to the resin surface of the insulating resin substrate 5 (see FIG. 15 (a)). From above the PET film 7, a pulse oscillation type carbonic acid is obtained under the following laser processing conditions. After irradiating the gas laser to form the opening 8 for forming the via hole, a plasma cleaning process was performed to remove the resin remaining on the inner wall of the opening 8 (see FIG. 15B).
[0200]
[Laser processing conditions]
Pulse energy 0.5-100mJ
Pulse width 1 ~ 100μs
Pulse interval 0.5 ms or more
3-50 shots
[0201]
(3) Next, after affixing a 22 μm thick PET film 7 as an etching protective film on the surface to which the copper foil 6 was affixed, an electrolytic copper plating treatment was performed under the following plating conditions with an electrolytic plating aqueous solution having the following composition. The inside of the opening 8 is filled with electrolytic copper plating to form a via hole 9 having a diameter of 150 μm and a distance between via holes of 500 μm, and by laser irradiation in the opening formed in the PET film 7 attached to the resin surface Was filled with electrolytic copper plating (see FIG. 15 (c)).
[0202]
(Electrolytic plating aqueous solution)
Figure 0004022405
[Electrolytic plating conditions]
Current density 2 A / dm2
35 minutes
Temperature 25 ℃
[0203]
(4) Thereafter, the PET film 7 is peeled off, and a portion of the electrolytic copper plating protruding on the resin surface of the insulating resin base material 5 is pressed at a pressure of 0.2 to 0.4 MPa. A flat conductor pad or connecting land 19 was formed immediately below 9 (see FIG. 15 (d)).
[0204]
(5) Next, the same processing as in (5) to (9) of Example 7 is performed to manufacture the circuit board 2 for mounting the semiconductor chip, and the semiconductor chip 3 with respect to the first conductive bump 12 Was mounted on the surface to produce a semiconductor chip mounted circuit board (see FIGS. 12E to 13J).
[0205]
(6) Thereafter, the same treatment as (10) of Example 7 was performed except that the insulating resin substrate 21 formed of a plate-like glass cloth substrate epoxy resin was used as the interlayer member 20. A semiconductor module 1 having a BGA structure was manufactured (see FIGS. 14A to 14B).
[0206]
According to the sixth and seventh embodiments, conductor pads having a relatively large connection area, that is, connection lands 15a and 19 are formed on the semiconductor chip mounting substrate 2, and the conductor pads can be formed with a relatively large area. On the other hand, the conductor post 26 formed on the adjacent interlayer member 20 is connected and the conductor post formed on the interlayer member 20 with a relatively small connection area with respect to the conductor pad 31 of the I / O wiring board 30. Therefore, the wiring patterns of the plurality of stacked semiconductor chip mounting substrates 2 and the wiring patterns of the I / O wiring substrate 30 are reliably electrically connected. Accordingly, it is possible to significantly reduce electrical connection failures and manufacture a semiconductor module with high connection reliability.
[0207]
About the semiconductor module manufactured by the said Examples 1-7, the visual inspection and the conduction | electrical_connection inspection were performed, and physical and electrical connectivity were investigated.
As a result, there is no problem in terms of electrical connectivity and adhesion between the respective layers, and even under heat cycle conditions, no peeling or cracking in the semiconductor chip and conductor connection portion is confirmed up to 1000 cycles, and the resistance value is An increase was not confirmed.
[0208]
【The invention's effect】
As described above, according to the present invention, since the semiconductor chip is securely mounted on the conductive bump of the circuit board for mounting, it can be multilayered together with the interlayer member having the opening for storing the semiconductor chip. It is possible to shorten the distance between the semiconductor chips and improve the electrical connectivity, reduce defects caused by wiring resistance and inductance, and transmit electric signals at high speed without delay. In addition, it is possible to provide a semiconductor module excellent in connection reliability that can be densified, highly functionalized, and thinned.
[Brief description of the drawings]
FIGS. 1A to 1E are diagrams illustrating a part of a manufacturing process of a circuit board for mounting a semiconductor chip according to a first embodiment of the present invention;
FIGS. 2F to 2J are diagrams illustrating a part of the manufacturing process of the semiconductor chip mounted circuit board according to the first embodiment.
FIGS. 3A to 3F are diagrams showing a part of a manufacturing process of an interlayer member laminated together with a semiconductor chip mounted circuit board in Example 1. FIGS.
4A is a perspective view illustrating a state in which a semiconductor chip mounting circuit board, an interlayer member, and an I / O wiring circuit according to the first embodiment are stacked, and FIG. 4B is a stacked body illustrated in FIG. It is sectional drawing which shows the semiconductor module manufactured by heat-pressing.
FIGS. 5A to 5F are diagrams showing a part of a manufacturing process of an interlayer member used in Example 2 of the present invention. FIGS.
6A is a perspective view illustrating a state in which a semiconductor chip mounting circuit board, an interlayer member, and an I / O wiring circuit according to Example 2 are stacked, and FIG. 6B is a stacked body illustrated in FIG. It is sectional drawing which shows the semiconductor module manufactured by heat-pressing.
FIGS. 7A to 7F are diagrams showing a part of a manufacturing process of an interlayer member used in Example 3 of the present invention. FIGS.
8A is a perspective view showing a state in which a semiconductor chip mounting circuit board, an interlayer member, and an I / O wiring circuit according to Example 3 are stacked, and FIG. 8B is a stacked body shown in FIG. It is sectional drawing which shows the semiconductor module manufactured by heat-pressing.
FIGS. 9A to 9E are diagrams showing a part of a manufacturing process of a circuit board for mounting a semiconductor chip according to a fourth embodiment of the present invention; FIGS.
FIGS. 10F to 10J are diagrams illustrating a part of the manufacturing process of the circuit board for mounting a semiconductor chip according to the fourth embodiment.
11A is a perspective view illustrating a state in which a semiconductor chip mounting circuit board, an interlayer member, and an I / O wiring circuit according to Example 4 are stacked, and FIG. 11B is a stacked body illustrated in FIG. It is sectional drawing which shows the semiconductor module manufactured by heat-pressing.
FIGS. 12A to 12E are diagrams showing a part of a manufacturing process of a circuit board for mounting a semiconductor chip according to a sixth embodiment of the present invention;
FIGS. 13F to 13J are diagrams illustrating a part of a manufacturing process of a circuit board for mounting a semiconductor chip according to a sixth embodiment;
14 (a) is a perspective view showing a state in which a semiconductor chip mounting circuit board, an interlayer member, and an I / O wiring circuit according to Example 6 are laminated, and FIG. 14 (b) is a laminated body shown in FIG. 14 (a). It is sectional drawing which shows the semiconductor module manufactured by heat-pressing.
FIGS. 15A to 15D are diagrams showing a part of a manufacturing process of a circuit board for mounting a semiconductor chip according to a seventh embodiment of the present invention; FIGS.
FIG. 16 is a schematic cross-sectional side view of a conventional IC package.
17A is a schematic side view of a substrate on which a conventional IC package is mounted, and FIG. 17B is a schematic plan view of the same.
[Explanation of symbols]
1 Semiconductor module
2 Semiconductor chip mounting substrate
3 Semiconductor chip
5 Insulating resin base material
6 Copper foil
7 PET film
8 Opening for via hole formation
9 Bahia Hall
10 Plating resist layer
12 Semiconductor chip mounting bump (first conductive bump)
13 Bump for connection (second conductive bump)
14 Photoresist layer
15 Wiring pattern
15a Conductor pad (land)
16 Sealing resin
19 Conductor pad
20 Interlayer members
22 Adhesive layer
26 Conductor post
27 opening
30 I / O wiring board
31 Conductor pad
32 Solder balls

Claims (3)

硬質の絶縁性樹脂基材の一面側には、その中央部において半導体チップを実装する第１の導電性バンプが形成され、その第１の導電性バンプから硬質の絶縁性樹脂基材の周辺部に向けて配線パターンが延設され、前記硬質の絶縁性樹脂基材の他面側には、前記配線パターンに達する開口が設けられ、その開口底部寄りに充填された電解銅めっきと、開口端寄りに充填された銅よりも融点が低い金属の電解めっきとの２層から形成されてなるバイアホールが設けられるとともに、そのバイアホールの真上に位置し、かつ、Ｓｎ、Ｐｂ、Ａｇ、Ａｕ、Ｃｕ、Ｚｎ、Ｉｎ、Ｂｉ、半田またはスズ合金から選ばれる少なくとも1種の金属から形成される第２の導電性バンプがバイアホールに電気的に接続されてなることを特徴とする半導体チップ実装用回路基板。On one surface side of the hard insulating resin base material, a first conductive bump for mounting a semiconductor chip is formed at the center thereof, and the peripheral portion of the hard insulating resin base material is formed from the first conductive bump. A wiring pattern is extended toward the surface, an opening reaching the wiring pattern is provided on the other surface side of the hard insulating resin substrate, and an electrolytic copper plating filled near the bottom of the opening, and an opening end A via hole formed by two layers of a metal electrolytic plating having a melting point lower than that of copper filled in the vicinity is provided, and is located immediately above the via hole, and Sn, Pb, Ag, Au Semiconductor chip mounting characterized in that second conductive bumps formed of at least one metal selected from Cu, Zn, In, Bi, solder or tin alloy are electrically connected to via holes for Circuit board. 前記硬質の絶縁性樹脂基材の周辺部に向けて延設された配線パターンの一部は、導体パッドの形態に形成されていることを特徴とする請求項１に記載の半導体チップ実装用回路基板。  2. The circuit for mounting a semiconductor chip according to claim 1, wherein a part of the wiring pattern extending toward the periphery of the hard insulating resin base material is formed in the form of a conductor pad. substrate. 前記第１の導電性バンプは、Ｓｎ、Ｐｂ、Ａｇ、Ａｕ、Ｃｕ、Ｚｎ、Ｉｎ、Ｂｉ、半田またはスズ合金から選ばれる少なくとも1種の金属から形成されることを特徴とする請求項１または２に記載の半導体チップ実装用回路基板。Said first conductive bump, Sn, Pb, Ag, Au , Cu, Zn, In, Bi, claim 1 or characterized in that it is formed from at least one metal selected from solder, tin alloy 3. A circuit board for mounting a semiconductor chip according to 2 .
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JP4433298B2 (en) 2004-12-16 2010-03-17 パナソニック株式会社 Multistage semiconductor module
JP4504798B2 (en) 2004-12-16 2010-07-14 パナソニック株式会社 Multistage semiconductor module
JP4304163B2 (en) 2005-03-09 2009-07-29 パナソニック株式会社 Imaging module and manufacturing method thereof
JP2008311243A (en) * 2005-09-28 2008-12-25 Panasonic Corp Substrate with built-in component, electronic equipment having such substrate, and method for manufacturing such substrate
JP2007250764A (en) 2006-03-15 2007-09-27 Elpida Memory Inc Semiconductor device and manufacturing method therefor
JP2006237628A (en) * 2006-04-14 2006-09-07 Sharp Corp Multilayer substrate for lamination type semiconductor package and manufacturing method thereof
KR101037229B1 (en) * 2006-04-27 2011-05-25 스미토모 베이클리트 컴퍼니 리미티드 Semiconductor device and semiconductor device manufacturing method
JP5044189B2 (en) * 2006-10-24 2012-10-10 リンテック株式会社 Composite semiconductor device manufacturing method and composite semiconductor device
JP5135828B2 (en) * 2007-02-28 2013-02-06 ソニー株式会社 Substrate and manufacturing method thereof, semiconductor package and manufacturing method thereof, and semiconductor device and manufacturing method thereof
JP6261354B2 (en) 2014-01-27 2018-01-17 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ Chip mounting structure and manufacturing method thereof
KR102167943B1 (en) * 2018-10-10 2020-10-20 엠에스웨이 주식회사 Method for forming via hole
KR102543996B1 (en) * 2019-09-20 2023-06-16 주식회사 네패스 Semiconductor package and manufacturing method thereof

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