JP4679553B2

JP4679553B2 - Semiconductor chip

Info

Publication number: JP4679553B2
Application number: JP2007190313A
Authority: JP
Inventors: 亮榎本; 英郎矢橋; 直杉山
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 2007-07-23
Filing date: 2007-07-23
Publication date: 2011-04-27
Anticipated expiration: 2019-11-16
Also published as: JP2007306027A

Description

本発明は、基板への実装が可能な導体チップに関する。 The present invention relates to a conductor chip that can be mounted on a substrate.

半導体チップをパッケージ基板に載置し、マザーボード等の外部基板に取り付けていたのに対して、現在、半導体チップの電極パッドに直接接続用バンプを形成したり、チップ上で再配線して、バンプピッチを広げてから半導体チップを外部基板に直接取り付ける実装形態が検討されている。
特開平１１−１１１８９６号公報特開平０９−３２１１８１号公報特開平０４−１１６８３０号公報特開平１０−１９９８８６号公報特開２０００−２３５９７９号公報特開平１１−２２４８９０号公報特開平０８−３０６７４３号公報特開平０９−２３２３１８号公報特開平０８−２２２６２６号公報 A semiconductor chip is mounted on a package substrate and attached to an external substrate such as a motherboard. Currently, bumps for direct connection are formed on the electrode pads of the semiconductor chip, or re-wiring is performed on the chip. A mounting form in which a semiconductor chip is directly attached to an external substrate after increasing the pitch has been studied.
JP-A-11-111896 JP 09-321181 A Japanese Patent Laid-Open No. 04-116830 JP-A-10-199886 Japanese Unexamined Patent Publication No. 2000-235799 Japanese Patent Laid-Open No. 11-224890 Japanese Patent Laid-Open No. 08-306743 Japanese Patent Application Laid-Open No. 09-232318 Japanese Patent Application Laid-Open No. 08-222626

しかしながら、かかる実装形態の半導体チップにおいては、半導体チップの電極パッドそれぞれに対して、１対１で接続用バンプを設けているため、単位面積当たりの電極パッド数が多くなるとバンプピッチを狭めなければならなかった。 However, in the semiconductor chip of such a mounting form, since the bumps for connection are provided for each of the electrode pads of the semiconductor chip, if the number of electrode pads per unit area increases, the bump pitch must be reduced. did not become.

本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、バンプの数を削減し、より広いバンプピッチで実装できる半導体チップを提供することにある。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor chip that can be mounted with a wider bump pitch by reducing the number of bumps.

請求項１の半導体チップは、上記目的を達成するため、
半導体チップの電極パッド側に形成された第１の絶縁層と、
前記第１の絶縁層に形成され前記電極パッドへ接続するビアと、
前記ビアを介して２以上の前記電極パッドに接続されたプレーン層と、
前記ビアを介して１の前記電極パッドに接続された導体回路と、を有し、
前記第１の絶縁層上にビアを備える第２の絶縁層が形成され、
前記第１の絶縁層は感光性樹脂から成り、
前記第２の絶縁層は熱硬化性樹脂から成り、
前記電極パッドは、ジンケート処理されたアルミニウム電極パッドであり、該電極パッドの上に銅めっきからなる前記ビアが、ニッケルと銅の複合めっき層を介して形成されていることを技術的特徴とする。 In order to achieve the above object, the semiconductor chip of claim 1
A first insulating layer formed on the electrode pad side of the semiconductor chip;
A via formed in the first insulating layer and connected to the electrode pad;
A plane layer connected to the two or more electrode pads via the via;
A conductor circuit connected to one of the electrode pads via the via,
A second insulating layer comprising a via is formed on the first insulating layer;
The first insulating layer is made of a photosensitive resin,
The second insulating layer Ri formed of a thermosetting resin,
The electrode pad is a zincate-treated aluminum electrode pad, and the via made of copper plating is formed on the electrode pad through a composite plating layer of nickel and copper. .

請求項１の半導体チップでは、２以上の電極パッドに接続されたプレーン層を設けるため、配線を統合することができ、外部基板へ接続するためのバンプの数を削減できる。 In the semiconductor chip according to the first aspect, since the plane layer connected to the two or more electrode pads is provided, the wiring can be integrated, and the number of bumps for connecting to the external substrate can be reduced.

請求項２の半導体チップでは、ビアの内部に弾性樹脂が充填され、該ビアが半導体チップと基板との熱膨張差により発生する応力を吸収するため、半導体チップを基板へ強固に接続することができ、半導体チップの接続信頼性を高めることができる。 The semiconductor chip according to claim 2, the elastic resin filled in the vias, to absorb the stresses to which the vias are generated by the thermal expansion difference between the semiconductor chip and the substrate, to be rigidly connected to the semiconductor chip to the substrate It is possible to improve the connection reliability of the semiconductor chip.

請求項１において、半導体チップのアルミニウム電極パッドの表面には、銅めっきを行うことは困難であるが、本発明では、アルミニウム電極パッドの表面にジンケート処理を行った後に、ニッケルと銅との複合めっき層を形成させるため、該複合めっき層の上に銅めっきでビアを形成することができる。 In claim 1 , although it is difficult to perform copper plating on the surface of the aluminum electrode pad of the semiconductor chip, in the present invention, after the zincate treatment is performed on the surface of the aluminum electrode pad, the composite of nickel and copper is formed. In order to form a plating layer, a via can be formed on the composite plating layer by copper plating.

以下、本発明の実施形態に係る半導体チップ及び半導体チップの製造方法について図を参照して説明する。
図１（Ａ）は本発明の第１実施形態に係る半導体チップの断面を示している。半導体チップ３０の下面には、パッシベーション膜３４の開口にジンケート処理されたアルミニウム電極パッド３２が形成されている。本実施形態では、パッシベーション膜３４の下面に第１絶縁層３６が配設され、該第１絶縁層３６には、該アルミニウム電極パッド３２に至るテーパ状に広がった非貫通孔３６ａが形成されている。そして、該非貫通孔３６ａの底部のアルミニウム電極パッド３２には、ニッケルめっき層３８，ニッケルと銅との複合めっき層４０を介在させて、銅めっきを充填してなるビア４２が形成されている。該ビア４２には、導体回路４４及びプレーン層４６が接続されている。 Hereinafter, a semiconductor chip and a method for manufacturing the semiconductor chip according to an embodiment of the present invention will be described with reference to the drawings.
FIG. 1A shows a cross section of a semiconductor chip according to the first embodiment of the present invention. On the lower surface of the semiconductor chip 30, an aluminum electrode pad 32 that is zincated in the opening of the passivation film 34 is formed. In the present embodiment, a first insulating layer 36 is disposed on the lower surface of the passivation film 34, and a non-through hole 36 a extending in a tapered shape reaching the aluminum electrode pad 32 is formed in the first insulating layer 36. Yes. The aluminum electrode pad 32 at the bottom of the non-through hole 36a is formed with a via 42 formed by filling a copper plating with a nickel plating layer 38 and a composite plating layer 40 of nickel and copper interposed. A conductive circuit 44 and a plane layer 46 are connected to the via 42.

該第１絶縁層３６の上には、銅めっきポスト（ビア）５０の形成された第２絶縁層４８が形成されている。銅めっきポスト５０には、半田等の低融点金属からなる突起状導体（バンプ）５６が配設されている。該半導体チップ３０は、突起状導体（バンプ）５６を介して基板９０側のパッド９２へ接続されている。 A second insulating layer 48 in which a copper plating post (via) 50 is formed is formed on the first insulating layer 36. The copper plating posts 50 are provided with protruding conductors (bumps) 56 made of a low melting point metal such as solder. The semiconductor chip 30 is connected to a pad 92 on the substrate 90 side through a protruding conductor (bump) 56.

図１（Ｂ）は、図１（Ａ）中の半導体チップのＢ−Ｂ横断、即ち、第１絶縁層３６の表面に形成された導体回路４４及びプレーン層４６の平面図を示している。該導体回路４４は、第１絶縁層３６に形成された１のビア４２と第２絶縁層４８に形成される１つの銅めっきポスト５０とを接続するために配設されている。即ち、半導体チップ３０の１つの電極パッド３２は、ビア４２、導体回路４４、銅めっきポスト５０を介してバンプ５６へ接続されている。一方、プレーン層４６は、第１絶縁層３６に形成された複数のビア４２と第２絶縁層４８に形成される銅めっきポスト５０とを接続するために配設されている。即ち、半導体チップ３０の２以上の電極パッド（ここでは、接地又は電源用の電極パッド）３２は、ビア４２、プレーン層４６、銅めっきポスト５０を介して１以上のバンプ５６へ接続されている。 FIG. 1B shows a plan view of the conductor circuit 44 and the plane layer 46 formed on the surface of the first insulating layer 36 across the BB line of the semiconductor chip in FIG. The conductor circuit 44 is disposed to connect one via 42 formed in the first insulating layer 36 and one copper plating post 50 formed in the second insulating layer 48. That is, one electrode pad 32 of the semiconductor chip 30 is connected to the bump 56 via the via 42, the conductor circuit 44, and the copper plating post 50. On the other hand, the plane layer 46 is disposed to connect the plurality of vias 42 formed in the first insulating layer 36 and the copper plating posts 50 formed in the second insulating layer 48. That is, two or more electrode pads (here, ground or power electrode pads) 32 of the semiconductor chip 30 are connected to one or more bumps 56 via the vias 42, the plane layer 46, and the copper plating posts 50. .

本実施形態では、プレーン層４６を介して配線を統合するため、配線密度を高めることができると共に、バンプ５６の数を削減することができる。 In the present embodiment, since the wiring is integrated through the plane layer 46, the wiring density can be increased and the number of bumps 56 can be reduced.

ここで、第２絶縁層４８の厚さ、及び、銅めっきポスト５０の高さは２５〜２５０μｍに形成されている。一方、銅めっきポスト５０の直径は２０μｍ〜３００μｍに形成されている。ここで、半導体チップ３０と基板９０の熱膨張率は異なり、半導体チップ３０の動作時に発生する熱により、半導体チップ３０と基板９０との間に応力が発生するが、可撓性を有する第２絶縁層４８及び弾性を有する銅めっきポスト５０によって応力を吸収できるため、電気的接続部にクラックを発生させることがなくなり、半導体チップ３０と基板９０との間に高い接続信頼性を与える。 Here, the thickness of the second insulating layer 48 and the height of the copper plating post 50 are 25 to 250 μm. On the other hand, the diameter of the copper plating post 50 is 20 μm to 300 μm. Here, the thermal expansion coefficients of the semiconductor chip 30 and the substrate 90 are different, and stress is generated between the semiconductor chip 30 and the substrate 90 due to the heat generated during the operation of the semiconductor chip 30, but the second flexible material has flexibility. Since stress can be absorbed by the insulating layer 48 and the copper plating post 50 having elasticity, cracks are not generated in the electrical connection portion, and high connection reliability is provided between the semiconductor chip 30 and the substrate 90.

なお、第２絶縁層４８の厚さは２５μｍ以上が良い。これは、２５μｍ以下では、十分に応力を吸収することができないからである。他方、厚さは２５０μｍ以下であることが望ましい。これは、２５０μｍよりも厚いと、半導体チップ３０と基板９０との接続信頼性が低下するからである。 The thickness of the second insulating layer 48 is preferably 25 μm or more. This is because the stress cannot be sufficiently absorbed at 25 μm or less. On the other hand, the thickness is desirably 250 μm or less. This is because if the thickness is larger than 250 μm, the connection reliability between the semiconductor chip 30 and the substrate 90 is lowered.

引き続き、図２〜図５を参照して本実施形態に係る半導体チップ３０の製造方法について説明する。
ここでは、図２の工程（Ａ）に示すパッシベーション膜３４の開口にアルミニウム電極パッド３２が形成された半導体チップ３０に対して、以下の工程で銅めっきポストおよびバンプを形成する。先ず、図２の工程（Ｂ）に示すように半導体チップ３０を常温で１０〜３０秒間、金属塩である酸化亜鉛と還元剤として水酸化ナトリウムを混合した液中に浸漬することで、アルミニウム電極パッド３２にジンケート処理を施す。これにより、ニッケルめっき層或いは複合めっき層の析出を容易ならしめる。 Next, a method for manufacturing the semiconductor chip 30 according to this embodiment will be described with reference to FIGS.
Here, copper plating posts and bumps are formed in the following steps on the semiconductor chip 30 in which the aluminum electrode pad 32 is formed in the opening of the passivation film 34 shown in the step (A) of FIG. First, as shown in step (B) of FIG. 2, the semiconductor chip 30 is immersed in a solution in which zinc oxide as a metal salt and sodium hydroxide as a reducing agent are mixed for 10 to 30 seconds at room temperature. A zincate process is performed on the pad 32. Thereby, precipitation of a nickel plating layer or a composite plating layer is made easy.

引き続き、図２の工程（Ｃ）に示すように、半導体チップ３０をニッケル無電解めっき液中に浸けて、アルミニウム電極パッド３２の表面にニッケルめっき層３８を析出させる。なお、このニッケルめっき層を形成する工程は省略しても後述する複合めっき層をアルミニウム電極パッド３２に直接形成することも可能である。 Subsequently, as shown in step (C) of FIG. 2, the semiconductor chip 30 is immersed in a nickel electroless plating solution to deposit a nickel plating layer 38 on the surface of the aluminum electrode pad 32. Even if the step of forming the nickel plating layer is omitted, a composite plating layer described later can be directly formed on the aluminum electrode pad 32.

そして、図２の工程（Ｄ）に示すように、該半導体チップ３０を、ニッケル−銅の複合めっき液に浸漬し、ニッケルめっき層３８の上に０．０１〜５μｍのニッケル−銅の複合めっき層４０を形成する。この複合めっき層をニッケルが１〜６０重量％、残部を主として銅とすることで、アルミニウム電極パッドに複合めっき層を形成できるようにするのに加えて、表面に銅めっきを容易に形成できるようにする。また、複合めっき層の厚さを０．０１μｍ以上にすることで、表面に銅めっきを形成することが可能になる。他方、５μｍ以下にすることで、短時間で析出することができる。 Then, as shown in step (D) of FIG. 2, the semiconductor chip 30 is immersed in a nickel-copper composite plating solution, and a nickel-copper composite plating of 0.01 to 5 μm is formed on the nickel plating layer 38. Layer 40 is formed. In addition to enabling the composite plating layer to be formed on the aluminum electrode pad by making the composite plating layer 1 to 60% by weight of nickel and the balance being mainly copper, the copper plating can be easily formed on the surface. To. Moreover, it becomes possible to form copper plating on the surface by setting the thickness of the composite plating layer to 0.01 μm or more. On the other hand, it can precipitate in a short time by setting it as 5 micrometers or less.

次に、図３の工程（Ｅ）に示すように絶縁樹脂を塗布する。
この絶縁樹脂としては、本実施形態では、レーザー加工により非貫通孔を形成するため、熱硬化性のエポキシ樹脂やポリイミド樹脂を用いる。化学的な処理により非貫通孔を形成する場合には、感光性のエポキシ樹脂やポリイミド樹脂を使用することができる。次に、図３の工程（Ｆ）に示すように乾燥処理を行った後、レーザにより第１非貫通孔３６ａを形成する。そしてさらに、加熱処理してアルミニウム電極パッド３２に至る非貫通孔３６ａを有する第１絶縁層３６を形成する。 Next, an insulating resin is applied as shown in step (E) of FIG.
In this embodiment, a thermosetting epoxy resin or polyimide resin is used as the insulating resin in order to form non-through holes by laser processing. When the non-through hole is formed by chemical treatment, a photosensitive epoxy resin or polyimide resin can be used. Next, after performing a drying process as shown in step (F) of FIG. 3, the first non-through hole 36a is formed by a laser. Further, a first insulating layer 36 having a non-through hole 36a reaching the aluminum electrode pad 32 is formed by heat treatment.

次に、図３の工程（Ｇ）に示すように、第１非貫通孔３６ａ内に銅めっきを充填してビア４２を形成すると共に、図１（Ｂ）を参照して上述したように第１絶縁層３６上に導体回路４４及びプレーン層４６を形成する。これらは、無電解めっきにより形成する。 Next, as shown in step (G) of FIG. 3, the first non-through hole 36a is filled with copper plating to form a via 42, and as described above with reference to FIG. A conductor circuit 44 and a plane layer 46 are formed on one insulating layer 36. These are formed by electroless plating.

次に、図４の工程（Ｈ）に示すように熱硬化性のエポキシ樹脂又はポリイミド樹脂を塗布してから、乾燥処理を行った後、図４の工程（Ｉ）に示すようにレーザにより導体回路４４及びプレーン層４６へ至る非貫通孔を穿設し、表面の粗化処理を行った後に、加熱することで第２の非貫通孔４８ａを有する第２絶縁層４８を形成する。 Next, after applying a thermosetting epoxy resin or polyimide resin as shown in the step (H) of FIG. 4 and performing a drying process, the conductor is formed by a laser as shown in the step (I) of FIG. A non-through hole reaching the circuit 44 and the plane layer 46 is formed, and after the surface is roughened, the second insulating layer 48 having the second non-through hole 48a is formed by heating.

次に、半導体チップ３０を前処理液に浸漬し、パラジウム触媒を付与した後、第２絶縁層４８の表面および非貫通孔４８ａ壁面に均一に無電解銅めっき膜４９を形成する。そして、ＰＥＴ（ポリエチレンテレフトレイト）フィルムを無電解めっき膜４９の上に貼り付ける。そして、レーザにより該ＰＥＴフィルムに第２の非貫通孔４８ａを開放する開口を設け、開口を備えるレジストを形成する。その後、半導体チップ３０を電解めっき液に浸漬し、無電解銅めっき膜４９を介して電流を流すことで、図４の工程（Ｊ）に示すように第２非貫通孔４８ａ内に銅を充填して銅めっきポスト５０を形成し、ＰＥＴフィルムを剥離する。この銅めっきポストを第２の非貫通孔４８ａ内に電解めっきにて銅を充填して形成するため、高さの高い銅めっきポストを廉価に構成することができる。また、電解めっきを用いるため、無電解めっきと比較して半導体チップを強アルカリの無電解めっき液に漬ける時間が短くなり、半導体チップ上の回路を破損する危険性が低下する。 Next, after immersing the semiconductor chip 30 in the pretreatment liquid and applying a palladium catalyst, the electroless copper plating film 49 is uniformly formed on the surface of the second insulating layer 48 and the wall surface of the non-through hole 48a. Then, a PET (polyethylene terephthalate) film is attached on the electroless plating film 49. Then, an opening for opening the second non-through hole 48a is provided in the PET film by a laser, and a resist including the opening is formed. Thereafter, the semiconductor chip 30 is immersed in an electrolytic plating solution, and a current is passed through the electroless copper plating film 49, thereby filling the second non-through hole 48a with copper as shown in step (J) of FIG. Then, a copper plating post 50 is formed, and the PET film is peeled off. Since this copper plating post is formed by filling copper into the second non-through hole 48a by electrolytic plating, a high-height copper plating post can be constructed at low cost. In addition, since electrolytic plating is used, the time for immersing the semiconductor chip in a strong alkaline electroless plating solution is shortened compared to electroless plating, and the risk of damaging the circuit on the semiconductor chip is reduced.

次に、図５の工程（Ｋ）に示すように、銅めっきポスト５０の上の無電解めっき膜４９をエッチングしてバンプランド５２を形成する。その後、ソルダーレジスト組成物を塗布し、金属膜５２へ至る開口を形成した後、加熱し、工程（Ｌ）に示すように開口部５４ａを有するソルダーレジスト層５４を形成する。そして、開口部５４ａに半田を印刷し、工程（Ｍ）に示すようにリフローを行うことで半田バンプ５６を形成する。なお、バンプの高さとしては、３〜６０μｍが望ましい。この理由は、３μｍ未満では、バンプの変形により、バンプの高さのばらつきを許容することができず、また、６０μｍを越えると、バンプが溶融した際に横方向に拡がってショートの原因となるからである。 Next, as shown in step (K) in FIG. 5, the bump land 52 is formed by etching the electroless plating film 49 on the copper plating post 50. Thereafter, a solder resist composition is applied to form an opening reaching the metal film 52, and then heated to form a solder resist layer 54 having an opening 54a as shown in step (L). Then, solder is printed on the opening 54a, and reflow is performed as shown in step (M) to form solder bumps 56. The bump height is preferably 3 to 60 μm. The reason for this is that if the thickness is less than 3 μm, variation in bump height cannot be allowed due to the deformation of the bumps. Because.

半導体チップ３０のバンプ４４と基板９０のパッド９２が対応するように、半導体チップ３０を載置させて、リフローすることにより、図１（Ａ）に示すように半導体チップ３０を基板９０に取り付ける。 The semiconductor chip 30 is mounted on the substrate 90 as shown in FIG. 1A by placing and reflowing the semiconductor chip 30 so that the bumps 44 of the semiconductor chip 30 correspond to the pads 92 of the substrate 90.

図６は、第１実施形態の改変例に係る半導体チップを示している。図１を参照して上述した半導体チップでは、第２絶縁層４８に形成されたビア５０は、銅めっきを充填してなる銅めっきポストであった。これに対して、改変例において、ビア５０が、第２非貫通孔４８ａの表面に形成された銅めっき膜５１と該銅めっき膜５１内に充填された弾性樹脂５３とからなる。該弾性樹脂５３は、熱硬化性のエポキシ樹脂又はポリイミド樹脂からなる。該弾性樹脂５３の表面には金属膜５２が形成されている。 FIG. 6 shows a semiconductor chip according to a modification of the first embodiment. In the semiconductor chip described above with reference to FIG. 1, the via 50 formed in the second insulating layer 48 is a copper plating post filled with copper plating. On the other hand, in the modified example, the via 50 is composed of the copper plating film 51 formed on the surface of the second non-through hole 48 a and the elastic resin 53 filled in the copper plating film 51. The elastic resin 53 is made of a thermosetting epoxy resin or polyimide resin. A metal film 52 is formed on the surface of the elastic resin 53.

改変例に係る半導体チップ３０では、ビア５０の内部に弾性樹脂５３が充填され、該ビア５０が半導体チップ３０と基板との熱膨張差により発生する応力を吸収するため、半導体チップの接続信頼性を高めることができる。なお、上述した第１実施形態では、半導体チップ３０に第１絶縁層３６及び第２絶縁層４８の２層を形成したが、３層以上の絶縁層を形成すると共に、プレーン層によってコンデンサを形成することも可能である。 In the semiconductor chip 30 according to the modified example, the via 50 is filled with the elastic resin 53, and the via 50 absorbs the stress generated by the difference in thermal expansion between the semiconductor chip 30 and the substrate. Can be increased. In the first embodiment described above, the two layers of the first insulating layer 36 and the second insulating layer 48 are formed on the semiconductor chip 30, but three or more insulating layers are formed, and a capacitor is formed by the plane layer. It is also possible to do.

引き続き、本発明の第２実施形態に係る半導体チップについて、図７〜図９を参照して説明する。上述した第１実施形態では、絶縁層を積層することで、配線を形成した。これに対して、第２実施形態では、配線を形成した基板を半導体チップに貼り付ける構成を採用している。 Subsequently, a semiconductor chip according to the second embodiment of the present invention will be described with reference to FIGS. In the first embodiment described above, the wiring is formed by stacking the insulating layers. On the other hand, in the second embodiment, a configuration in which a substrate on which wiring is formed is attached to a semiconductor chip is employed.

図７（Ａ）は本発明の第２実施形態に係る半導体チップの断面を示している。
半導体チップ３０の下面には、パッシベーション膜３４の開口にジンケート処理されたアルミニウム電極パッド３２が形成されている。本実施形態では、パッシベーション膜３４の下面に第１絶縁層３６が配設され、該第１絶縁層３６には、該アルミニウム電極パッド３２に至るテーパ状に広がった非貫通孔３６ａが形成されている。そして、該非貫通孔３６ａの底部のアルミニウム電極パッド３２には、ニッケルめっき層３８，ニッケルと銅との複合めっき層４０を介在させて、銅めっきを充填してなるビア４２及び導体回路４４が形成されている。 FIG. 7A shows a cross section of a semiconductor chip according to the second embodiment of the present invention.
On the lower surface of the semiconductor chip 30, an aluminum electrode pad 32 that is zincated in the opening of the passivation film 34 is formed. In the present embodiment, a first insulating layer 36 is disposed on the lower surface of the passivation film 34, and a non-through hole 36 a extending in a tapered shape reaching the aluminum electrode pad 32 is formed in the first insulating layer 36. Yes. The aluminum electrode pad 32 at the bottom of the non-through hole 36a is formed with a nickel plating layer 38, a composite plating layer 40 of nickel and copper, and a via 42 and a conductor circuit 44 filled with copper plating. Has been.

当該半導体チップ３０の下面には、外部接続用基板６０が貼り付けられている。該外部接続用基板６０は、バイアホール６２Ａ、６２Ｂ、６２Ｃの形成された３枚の第１基板６０Ａ、第２基板６０Ｂ、第３基板６０Ｃから成る。第１基板６０Ａのバイアホール６２Ａの上面には、突起状導体６８Ａを介して半導体チップ側の導体回路４４と接続されている。第３基板６０Ｃのバイアホール６２Ｃの下面には、外部基板への接続用の半田バンプ５６が形成されている。 An external connection substrate 60 is attached to the lower surface of the semiconductor chip 30. The external connection substrate 60 includes three first substrates 60A, second substrates 60B, and third substrates 60C in which via holes 62A, 62B, and 62C are formed. The upper surface of the via hole 62A of the first substrate 60A is connected to the conductor circuit 44 on the semiconductor chip side via a protruding conductor 68A. Solder bumps 56 for connection to an external substrate are formed on the lower surface of the via hole 62C of the third substrate 60C.

図７（Ｂ）は、図７（Ａ）中の半導体チップをＢ−Ｂ横断、即ち、第１基板６０Ａの下面に形成された導体回路６４及びプレーン層６６の平面図を示している。該導体回路６４は、第１基板６０Ａに形成された１のスルーホール６２Ａと第２基板６０Ｂに形成された１つのスルーホール６２Ｂとを接続するために配設されている。即ち、半導体チップ３０の１つの電極パッド３２は、ビア４２、導体回路４４、第１基板のスルーホール６２Ａ、導体回路６４、第２基板のスルーホール６２Ｂ、第３基板６０Ｃのスルーホール６２Ｃを介してバンプ５６へ接続されている。一方、プレーン層６６は、第１基板６０Ａに形成された複数のスルーホール６２Ａと第２基板６０Ｂに形成されたスルーホール６２Ｂとを接続するために配設されている。即ち、半導体チップ３０の２以上の電極パッド（ここでは、接地又は電源用の電極パッド）３２は、ビア４２、導体回路４４、第１基板３０Ａのスルーホール６２Ａ、プレーン層６６、第２基板３０Ｂのスルーホール６２Ｂ、第３基板６０Ｃのスルーホール６２Ｃを介して１以上のバンプ５６へ接続されている。 FIG. 7B shows a plan view of the conductor circuit 64 and the plane layer 66 formed by crossing the semiconductor chip in FIG. 7A along the line BB, that is, on the lower surface of the first substrate 60A. The conductor circuit 64 is disposed to connect one through hole 62A formed in the first substrate 60A and one through hole 62B formed in the second substrate 60B. That is, one electrode pad 32 of the semiconductor chip 30 passes through the via 42, the conductor circuit 44, the first substrate through hole 62A, the conductor circuit 64, the second substrate through hole 62B, and the third substrate 60C through hole 62C. Are connected to the bump 56. On the other hand, the plane layer 66 is disposed to connect the plurality of through holes 62A formed in the first substrate 60A and the through holes 62B formed in the second substrate 60B. That is, the two or more electrode pads (here, electrode pads for grounding or power supply) 32 of the semiconductor chip 30 are the via 42, the conductor circuit 44, the through hole 62A of the first substrate 30A, the plane layer 66, and the second substrate 30B. The through holes 62B and the through holes 62C of the third substrate 60C are connected to the one or more bumps 56.

また、第１基板３０Ａのプレーン層６６Ｃ１と、第２基板６０Ｂのプレーン層６６Ｃ２とは、第２基板６０Ｂを介して対向配置され、コンデンサを形成している。本実施形態では、接着剤７４を介して基板６０Ａ、６０Ｂ、６０Ｃを積層しているため、第１実施形態と異なり、高誘電率の材質の基板６０Ｂを用いることができる。このため、高容量のコンデンサの形成が可能になる。更に、本実施形態では、プレーン層６６を介して配線を統合するため、配線密度を高めることができると共に、バンプ５６の数を削減することができる。また、導体回路の形成された第１、第２、第３基板を用いるため、第１実施形態と比較して、基板、配線の厚み、幅等の寸法精度に優れ、電気特性を高めることができる。 Further, the plane layer 66C1 of the first substrate 30A and the plane layer 66C2 of the second substrate 60B are disposed to face each other via the second substrate 60B, thereby forming a capacitor. In the present embodiment, since the substrates 60A, 60B, and 60C are stacked via the adhesive 74, unlike the first embodiment, a substrate 60B made of a high dielectric constant material can be used. This makes it possible to form a high-capacity capacitor. Furthermore, in this embodiment, since the wiring is integrated via the plane layer 66, the wiring density can be increased and the number of bumps 56 can be reduced. In addition, since the first, second, and third substrates on which conductor circuits are formed are used, compared to the first embodiment, the dimensional accuracy such as the thickness and width of the substrate and wiring is excellent, and the electrical characteristics are improved. it can.

ここで、基板６０Ａ、６０Ｂ、６０Ｃを積層して成る外部接続用基板６０の厚さは、７５〜７５０μｍに形成されている。ここで、半導体チップ３０と基板９０（図１参照）との熱膨張率は異なり、半導体チップ３０の動作時に発生する熱により、半導体チップ３０と基板９０（図１参照）との間に応力が発生するが、樹脂から成り可撓性を有する外部接続用基板６０によって応力を吸収できるため、電気的接続部にクラックを発生させることがなくなり、半導体チップ３０と基板９０との間に高い接続信頼性を与えている。なお、第２実施形態では、第２基板６０Ｂの基材として樹脂を用いているが、この代わりに誘電率の高いセラミック板等を採用することで、コンデンサの容量を大きくすることも可能である。 Here, the thickness of the external connection substrate 60 formed by stacking the substrates 60A, 60B, and 60C is 75 to 750 μm. Here, the thermal expansion coefficients of the semiconductor chip 30 and the substrate 90 (see FIG. 1) are different, and stress is generated between the semiconductor chip 30 and the substrate 90 (see FIG. 1) due to the heat generated during the operation of the semiconductor chip 30. Although generated, the stress can be absorbed by the flexible external connection substrate 60 made of resin, so that no crack is generated in the electrical connection portion, and high connection reliability between the semiconductor chip 30 and the substrate 90 is achieved. Giving sex. In the second embodiment, resin is used as the base material of the second substrate 60B, but it is also possible to increase the capacitance of the capacitor by employing a ceramic plate having a high dielectric constant instead. .

引き続き、図８，図９を参照して第２実施形態に係る半導体チップ３０の製造方法について説明する。
ここでは、先ず、半導体チップ側への第１絶縁層３６及びビア４２の形成については、図２及び図３を参照して上述した第１実施形態と同様であるため、第１基板６０Ａの形成方法に付いて、図８を参照して説明する。
図８の工程（Ａ）に示すように、片面に金属層７２の形成された絶縁性基材７０に、接着剤層７４及びＰＥＴ（ポリエチレンテレフトレイト）フィルム７６を貼り付ける。
ここで、絶縁性基材７０としては、有機系絶縁性基材であれば使用でき、具体的には、アラミド不織布−エポキシ樹脂基材、ガラス布エポキシ樹脂基材、アラミド不織布−ポリイミド基材、ビスマレイミドトリアジン樹脂基材から選ばれるリジッド（硬質）の積層基材、あるいは、ポリフェニレンエーテル（ＰＰＥ）フィルム、ポリイミド（ＰＩ）などのフィルムからなるフレキシブル基材から選ばれる１種であることが望ましい。 Next, a method for manufacturing the semiconductor chip 30 according to the second embodiment will be described with reference to FIGS.
Here, first, the formation of the first insulating layer 36 and the via 42 on the semiconductor chip side is the same as that of the first embodiment described above with reference to FIGS. The method will be described with reference to FIG.
As shown in step (A) of FIG. 8, an adhesive layer 74 and a PET (polyethylene terephthalate) film 76 are attached to an insulating substrate 70 having a metal layer 72 formed on one side.
Here, as the insulating substrate 70, any organic insulating substrate can be used. Specifically, an aramid nonwoven fabric-epoxy resin substrate, a glass cloth epoxy resin substrate, an aramid nonwoven fabric-polyimide substrate, It is desirable to be one kind selected from a rigid laminated substrate selected from bismaleimide triazine resin substrates, or a flexible substrate made of a film such as a polyphenylene ether (PPE) film or polyimide (PI).

前記絶縁性基材７０としてはリジッドな積層基材であることが望ましく、特に片面銅張積層板が好適である。金属層７２がエッチングされた後の取扱中に配線パターンやバイアホールの位置がずれることがなく、位置精度に優れるからである。 The insulating substrate 70 is preferably a rigid laminated substrate, and a single-sided copper-clad laminate is particularly suitable. This is because the wiring patterns and via holes are not displaced during handling after the metal layer 72 is etched, and the positional accuracy is excellent.

また、絶縁性基材７０に形成された金属層７２は、銅箔を使用できる。銅箔は密着性改善のため、マット処理されていてもよい。ここでは、片面銅張積層板を使用する。片面銅張積層板は、エポキシ樹脂、フェノール樹脂、ビスマレイミド−トリアジン樹脂などの熱硬化性樹脂をガラスクロスに含浸させてＢステージとしたプリプレグと銅箔を積層して熱プレスすることにより得られる基板である。片面銅張積層板は、リジッドな基板であり、扱いやすくコスト的にも最も有利である。また、絶縁性基材７０の表面に、金属を蒸着した後、電解めっきを用い、金属層を形成することもできる。 The metal layer 72 formed on the insulating substrate 70 can use a copper foil. The copper foil may be matted for improving adhesion. Here, a single-sided copper-clad laminate is used. A single-sided copper-clad laminate can be obtained by laminating a glass cloth with a thermosetting resin such as an epoxy resin, a phenol resin, or a bismaleimide-triazine resin and laminating a prepreg made of B-stage and a copper foil, followed by hot pressing. It is a substrate. The single-sided copper-clad laminate is a rigid substrate and is easy to handle and most advantageous in terms of cost. Moreover, after depositing a metal on the surface of the insulating base material 70, a metal layer can be formed using electrolytic plating.

絶縁性基材７０の厚さは２５〜２５０μｍ、好ましくは５０〜１００μｍである。絶縁性を確保するためである。これらの範囲より薄くなると強度が低下して取扱が難しくなりとともに十分な可撓性を持たせ難くなり、逆に厚すぎると微細なバイアホールの形成および導電性材料による充填が難しくなるからである。
一方、金属層７２の厚さは、５〜３５μｍ、好ましくは８〜３０μｍであり、１２〜２５μｍが好適である。これは、後述するようにレーザ加工にて孔明けした際に、薄すぎると貫通してしまうからであり、逆に厚すぎるとエッチングが難しいからである。 The thickness of the insulating substrate 70 is 25 to 250 μm, preferably 50 to 100 μm. This is to ensure insulation. If it is thinner than these ranges, the strength will be reduced, making it difficult to handle and making it difficult to provide sufficient flexibility, and conversely, if it is too thick, it will be difficult to form fine via holes and fill with conductive materials. .
On the other hand, the thickness of the metal layer 72 is 5 to 35 μm, preferably 8 to 30 μm, and preferably 12 to 25 μm. This is because, as will be described later, when drilling is performed by laser processing, if it is too thin, it penetrates, and if it is too thick, etching is difficult.

接着剤層７４は、有機系接着剤からなることが望ましく、有機系接着剤としては、エポキシ樹脂、ポリイミド樹脂、熱硬化型ポリフェノレンエーテル（ＰＰＥ：Ｐｏｌｙｐｈｅｎｙｌｅｎｅｔｈｅｒ）、エポキシ樹脂と熱可塑性樹脂との複合樹脂、エポキシ樹脂とシリコーン樹脂との複合樹脂、ＢＴレジンから選ばれる少なくとも１種の樹脂であることが望ましい。 The adhesive layer 74 is preferably made of an organic adhesive. Examples of the organic adhesive include an epoxy resin, a polyimide resin, a thermosetting polyphenolene ether (PPE), and an epoxy resin and a thermoplastic resin. It is desirable to be at least one resin selected from a composite resin, a composite resin of an epoxy resin and a silicone resin, and a BT resin.

有機系接着剤である未硬化樹脂の塗布方法は、カーテンコータ、スピンコータ、ロールコータ、スプレーコート、スクリーン印刷などを使用できる。また、接着剤層の形成は、接着剤シートをラミネートすることによってもできる。接着剤層の厚さは、５〜５０μｍが望ましい。接着剤層は、取扱が容易になるため、予備硬化（プレキュア）しておくことが好ましい。 Curtain coaters, spin coaters, roll coaters, spray coats, screen printing, and the like can be used as a method for applying an uncured resin that is an organic adhesive. The adhesive layer can also be formed by laminating an adhesive sheet. As for the thickness of an adhesive bond layer, 5-50 micrometers is desirable. Since the adhesive layer is easy to handle, it is preferable to pre-cure the adhesive layer.

ついで、レーザ加工により、絶縁性基材７０に非貫通孔７０ａを開ける（工程（Ｂ））。レーザ加工機としては、炭酸ガスレーザ加工機、ＵＶレーザ加工機、エキシマレーザ加工機などを使用できる。また、孔径は２０〜３００μｍがよい。炭酸ガスレーザ加工機は、加工速度が速く、安価に加工できるため工業的に用いるには最も適しており、本願発明に最も望ましいレーザ加工機である。ここで、炭酸ガスレーザ加工機を用いた場合には、該孔７０ａ内であって、金属層７２の表面にわずかながら溶融した樹脂が残りやすいため、デスミア処理することが、接続信頼性を確保するため望ましい。 Next, a non-through hole 70a is opened in the insulating base material 70 by laser processing (step (B)). As the laser processing machine, a carbon dioxide laser processing machine, a UV laser processing machine, an excimer laser processing machine, or the like can be used. The pore diameter is preferably 20 to 300 μm. The carbon dioxide laser processing machine is most suitable for industrial use because it has a high processing speed and can be processed at low cost, and is the most desirable laser processing machine for the present invention. Here, when a carbon dioxide laser beam machine is used, a slightly melted resin tends to remain on the surface of the metal layer 72 in the hole 70a, so that desmear treatment ensures connection reliability. This is desirable.

引き続き、レーザ加工で開けた非貫通孔７０ａに電解めっきを充填してスルーホール６２Ａとする（工程（Ｅ））。電解めっきとしては、例えば、銅、金、ニッケル、ハンダめっきを使用できるが、特に、電解銅めっきが最適である。この場合は、バンプを同時に形成することができる。 Subsequently, electrolytic plating is filled in the non-through hole 70a opened by laser processing to form a through hole 62A (step (E)). As electrolytic plating, for example, copper, gold, nickel, and solder plating can be used, and electrolytic copper plating is particularly optimal. In this case, bumps can be formed simultaneously.

電解めっきは、絶縁性基材７０に形成された金属層７２をめっきリードとして行う。前記金属層７２は、絶縁性基材７０上の全面に形成されているため、電流密度が均一となり、非貫通孔を電解めっきにて均一な高さで充填することができる。ここで、電解めっき前に、非貫通孔７０ａ内の金属層７２の表面を酸などで活性化処理しておくとよい。めっきを行う際には、絶縁性基材７０に形成された金属層７２の表面側に電解めっきが析出しないように、金属層７２側に図示しないマスクをかけておくか、或いは、同じ絶縁性基材７０を２枚、金属層７２同士を積層密着させてめっき液に触れないようにして、電解めっきを行うことが好ましい。 Electrolytic plating is performed using the metal layer 72 formed on the insulating substrate 70 as a plating lead. Since the metal layer 72 is formed on the entire surface of the insulating substrate 70, the current density becomes uniform, and the non-through holes can be filled at a uniform height by electrolytic plating. Here, before the electroplating, the surface of the metal layer 72 in the non-through hole 70a may be activated with an acid or the like. When performing plating, a mask (not shown) is put on the metal layer 72 side so that the electrolytic plating does not deposit on the surface side of the metal layer 72 formed on the insulating substrate 70, or the same insulating property is applied. It is preferable to perform the electroplating so that two substrates 70 and the metal layers 72 are laminated and adhered so as not to touch the plating solution.

次に、さらに工程（Ｄ）において、該非貫通孔７０ａ内の残りの空間に導電性ペースト６８を充填する。第２実施形態では、電解めっきの高さのばらつきを導電ペースト６８により是正してバンプの高さをそろえることができる。なお、この場合導電性ペーストの代えて低融点金属を充填することもできる。 Next, in step (D), the remaining space in the non-through hole 70a is filled with the conductive paste 68. In the second embodiment, it is possible to make the bump height uniform by correcting the variation in the height of the electrolytic plating by the conductive paste 68. In this case, a low melting point metal can be filled instead of the conductive paste.

導電性ペーストは、銀、銅、金、ニッケル、半田から選ばれる少なくとも１種以上の金属粒子からなる導電性ペーストを使用できる。また、前記金属粒子としては、金属粒子の表面に異種金属をコーティングしたものも使用できる。具体的には銅粒子の表面に金、銀から選ばれる貴金属を被覆した金属粒子を使用することができる。 As the conductive paste, a conductive paste made of at least one metal particle selected from silver, copper, gold, nickel, and solder can be used. In addition, as the metal particles, those obtained by coating the surfaces of the metal particles with different metals can be used. Specifically, the metal particle which coat | covered the noble metal chosen from gold | metal | money and silver on the surface of a copper particle can be used.

なお、導電性ペーストとしては、金属粒子に、エポキシ樹脂、フェノール樹脂などの熱硬化性樹脂、ポリフェニレンスルフィド（ＰＰＳ）などの熱可塑性樹脂を加えた有機系導電性ペーストが望ましい。 As the conductive paste, an organic conductive paste in which a thermosetting resin such as an epoxy resin or a phenol resin or a thermoplastic resin such as polyphenylene sulfide (PPS) is added to metal particles is desirable.

電解めっきの非貫通孔の充填率（電解めっきの高さ×１００／非貫通孔の深さ）は、平均で５０％以上、１００％未満、より好ましくは、５５％〜９５％であり、６０％〜９０％が最適である。 The filling rate of non-through holes of electrolytic plating (height of electrolytic plating × 100 / depth of non-through holes) is 50% or more and less than 100% on average, more preferably 55% to 95%. % To 90% is optimal.

次に、工程（Ｅ）に示すように、金属膜７２をパターンエッチングして、導体回路６４及びプレーン層６６を形成する。 Next, as shown in step (E), the metal film 72 is pattern-etched to form the conductor circuit 64 and the plane layer 66.

工程（Ｆ）にてフィルム７６を除去して、導電性ペースト６８を接着剤層７４から露出させてバンプ６８Ａとし、第１基板６０Ａを完成する。 In step (F), the film 76 is removed, and the conductive paste 68 is exposed from the adhesive layer 74 to form bumps 68A, thereby completing the first substrate 60A.

引き続き、半導体チップ３０、第１基板６０Ａ、第２基板６０Ｂ、第３基板６０Ｃを、熱プレスを用いて加熱し加圧プレスすることにより接着する。ここでは、先ず、加圧されることで、基板６０Ａ、６０Ｂ、６０Ｃのバンプ６８Ａ、６８Ｂ、６８Ｃが、未硬化の接着剤（絶縁性樹脂）７４を周囲に押し出し、導体回路４４，プレーン層４６、導体回路６４，プレーン層６６と当接し両者の接続を取る。更に、加圧と同時に加熱されることで、接着剤層７４が硬化し、半導体チップ３０と基板６０Ａ、６０Ｂ、６０Ｃとの間で強固な接着が行われる。なお、熱プレスとしては、真空熱プレスを用いることが好適である。第１実施形態では、絶縁層３６、４８を硬化させる際に、半導体チップに反りを発生させることがあり得る。これに対して、第２実施形態では、プレーン層を設けた基板を半導体チップに接着剤で貼り付けるため、張り付けの際に、半導体チップに反りを発生させることがない。 Subsequently, the semiconductor chip 30, the first substrate 60A, the second substrate 60B, and the third substrate 60C are bonded by heating and pressing using a hot press. Here, first, by applying pressure, the bumps 68A, 68B, 68C of the substrates 60A, 60B, 60C push the uncured adhesive (insulating resin) 74 to the surroundings, and the conductor circuit 44, the plain layer 46. The conductor circuit 64 and the plane layer 66 are in contact with each other to establish a connection therebetween. Furthermore, by heating simultaneously with pressurization, the adhesive layer 74 is cured, and strong bonding is performed between the semiconductor chip 30 and the substrates 60A, 60B, and 60C. Note that a vacuum hot press is preferably used as the hot press. In the first embodiment, when the insulating layers 36 and 48 are cured, the semiconductor chip may be warped. On the other hand, in the second embodiment, since the substrate provided with the plane layer is attached to the semiconductor chip with an adhesive, the semiconductor chip is not warped at the time of attachment.

最後に、図７（Ａ）に示すように、半導体チップと反対側のスルーホール６２Ｃの表面にバンプ５６を形成する。バンプ５６は、例えば、導電性ペーストを所定位置に開口の設けられたメタルマスクを用いてスクリーン印刷する方法、低融点金属である半田ペーストを印刷する方法、半田めっきを行う方法、あるいは半田溶融液に浸漬する方法により形成することができる。低融点金属としては、Ｐｂ−Ｓｎ系半田、Ａｇ−Ｓｎ系半田、インジウム半田等を使用することができる。 Finally, as shown in FIG. 7A, a bump 56 is formed on the surface of the through hole 62C on the opposite side to the semiconductor chip. For example, the bump 56 may be formed by screen printing a conductive paste using a metal mask having an opening at a predetermined position, a method of printing a solder paste that is a low melting point metal, a method of performing solder plating, or a solder melt. It can form by the method of immersing in. As the low melting point metal, Pb—Sn solder, Ag—Sn solder, indium solder, or the like can be used.

また、上述した実施態様では、バイアホールを形成するための穴をレーザ加工を用いて形成したが、ドリル加工、パンチング加工等の機械的方法で穴開けすることも可能である。 In the above-described embodiment, the hole for forming the via hole is formed by using laser processing, but it is also possible to make a hole by a mechanical method such as drilling or punching.

上述した第２実施形態では、予め基材７０側に接着剤層７４を塗布してからスルーホール６２及び突起状導体６８Ａを形成した。これにより、突起状導体６８Ａを接着剤層７４から露出させ、電気的な接続信頼性を高めた。この代わりに、突起状導体を形成してから接着剤層７４を塗布し、当該接着剤層７４を薬液等に晒さないようにして、接着の信頼性を高めることも可能である。 In the second embodiment described above, the through hole 62 and the protruding conductor 68A are formed after the adhesive layer 74 has been applied to the substrate 70 side in advance. Thereby, the protruding conductor 68A was exposed from the adhesive layer 74, and the electrical connection reliability was improved. Instead, the adhesive layer 74 is applied after forming the protruding conductors, and the adhesive layer 74 is not exposed to a chemical solution or the like, so that the adhesion reliability can be improved.

図１（Ａ）は、本発明の第１実施形態に係る半導体チップの断面図であり、図１（Ｂ）は、図１（Ａ）のＢ−Ｂ横断面図である。FIG. 1A is a cross-sectional view of a semiconductor chip according to the first embodiment of the present invention, and FIG. 1B is a cross-sectional view taken along the line BB of FIG. 第１実施形態に係る半導体チップの製造工程図である。It is a manufacturing process figure of the semiconductor chip concerning a 1st embodiment. 第１実施形態に係る半導体チップの製造工程図である。It is a manufacturing process figure of the semiconductor chip concerning a 1st embodiment. 第１実施形態に係る半導体チップの製造工程図である。It is a manufacturing process figure of the semiconductor chip concerning a 1st embodiment. 第１実施形態に係る半導体チップの製造工程図である。It is a manufacturing process figure of the semiconductor chip concerning a 1st embodiment. 本発明の第１実施形態の改変例に係る半導体チップの断面図である。It is sectional drawing of the semiconductor chip which concerns on the modification of 1st Embodiment of this invention. 図７（Ａ）は、本発明の第２実施形態に係る半導体チップの断面図であり、図７（Ｂ）は、図７（Ａ）のＢ−Ｂ横断面図である。FIG. 7A is a cross-sectional view of a semiconductor chip according to the second embodiment of the present invention, and FIG. 7B is a cross-sectional view taken along line BB in FIG. 7A. 第２実施形態に係る半導体チップの製造工程図である。It is a manufacturing process figure of the semiconductor chip concerning a 2nd embodiment. 第２実施形態に係る半導体チップの製造工程図である。It is a manufacturing process figure of the semiconductor chip concerning a 2nd embodiment.

Explanation of symbols

３０半導体チップ
３２アルミニウム電極パッド
３４パッシベーション膜
３８ニッケルめっき層
４０複合めっき層
４２ビア
４４導体回路
４６プレーン層
５６バンプ
６０外部接続用基板
６０Ａ第１基板
６０Ｂ第２基板
６０Ｃ第３基板
６２Ａ、６２Ｂ、６２Ｃスルーホール
６８Ａ、６８Ｂ、６８Ｃ突起状導体
７４接着剤層 30 Semiconductor chip 32 Aluminum electrode pad 34 Passivation film 38 Nickel plating layer 40 Composite plating layer 42 Via 44 Conductor circuit 46 Plain layer 56 Bump 60 External connection substrate 60A First substrate 60B Second substrate 60C Third substrate 62A, 62B, 62C Through hole 68A, 68B, 68C Protruding conductor 74 Adhesive layer

Claims

A first insulating layer formed on the electrode pad side of the semiconductor chip;
A via formed in the first insulating layer and connected to the electrode pad;
A plane layer connected to the two or more electrode pads via the via;
A conductor circuit connected to one of the electrode pads via the via,
A second insulating layer comprising a via is formed on the first insulating layer;
The first insulating layer is made of a photosensitive resin,
The second insulating layer Ri formed of a thermosetting resin,
The electrode pad is aluminum electrode pads zincate treatment, a semiconductor chip the via consisting of copper plating on the said electrode pad, characterized that you have been formed through the composite plated layer of nickel and copper .

2. The semiconductor chip according to claim 1, wherein the via of the second insulating layer is filled with an elastic resin.