KR101543031B1 - Printed circuit board and method for manufacturing the same - Google Patents

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Abstract

본 발명의 실시예에 따른 인쇄회로기판은 제1 절연층과, 상기 제1 절연층 양면에 매립된 제1 회로패턴과, 상기 제1 절연층 양면의 제1 회로패턴을 연결하는 관통비아를 포함하는 베이스 기재; 상기 베이스 기재 상에 패드; 상기 패드 상에 전기소자; 상기 베이스 기재 상에 상기 전기소자의 상면, 하면 및 측면을 포위하도록 형성된 절연층; 및 상기 절연층 상에 제3 회로패턴을 포함한다.A printed circuit board according to an embodiment of the present invention includes a first insulating layer, a first circuit pattern embedded on both surfaces of the first insulating layer, and a through via connecting the first circuit patterns on both surfaces of the first insulating layer A base substrate; A pad on the base substrate; An electrical element on the pad; An insulating layer formed on the base substrate so as to surround upper surfaces, lower surfaces, and side surfaces of the electric element; And a third circuit pattern on the insulating layer.

인쇄회로기판 Printed circuit board

Description

인쇄회로기판 및 그 제조 방법{PRINTED CIRCUIT BOARD AND METHOD FOR MANUFACTURING THE SAME} BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a printed circuit board

본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.The present invention relates to a printed circuit board and a manufacturing method thereof.

최근 미세화, 패키지화, 소형화된 인쇄회로기판에 대한 수요가 증가함에 따라 능동 소자 또는 수동 소자 등의 전기소자를 인쇄회로기판 내부에 형성한 임베디드(Embedded) 인쇄회로기판에 대한 수요도 증가하고 있다. 2. Description of the Related Art Recently, as demand for miniaturized, packaged and miniaturized printed circuit boards has increased, there is an increasing demand for embedded printed circuit boards in which electric elements such as active elements or passive elements are formed in printed circuit boards.

상기 임베디드 인쇄회로기판에서는 전기소자를 인쇄회로기판 내부에 효과적으로 실장하는 것이 중요하다. In the embedded printed circuit board, it is important to effectively mount the electric element inside the printed circuit board.

이를 위해, 기존에는 표면 실장 기술(Surface Mounting Technology : SMT)을 이용한 SMT 장비에 의해 상기 전기소자를 인쇄회로기판 내부에 실장하였다. 하지만 상기 SMT 장비가 인식할 수 있도록, 전기소자가 부착될 부위에 금도금 처리를 하는 등의 추가 공정이 필요하여, 공정이 효율적이지 못한 문제가 있었다.To this end, the electric device is mounted inside the printed circuit board by SMT equipment using Surface Mounting Technology (SMT). However, in order to recognize the SMT equipment, there is a problem that an additional process such as a gold plating process is required for the portion to which the electric device is to be attached, and the process is not efficient.

또한, 상기 전기소자가 내부에 실장하기 위한 설계에 따라, 인쇄회로기판의 두께가 두꺼워지며, 회로 설계의 자유도가 저하되는 문제가 있다.Further, according to the design for mounting the electric element inside, the thickness of the printed circuit board becomes thick, and the degree of freedom of circuit design is reduced.

실시예는 용이하게 전기소자를 실장할 수 있는 인쇄회로기판 및 그 제조방법을 제공한다.The embodiments provide a printed circuit board on which an electric element can be easily mounted and a method of manufacturing the same.

실시예는 회로 설계가 용이하고, 제조 공정이 간소화된 인쇄회로기판 및 그 제조방법을 제공한다. The embodiment provides a printed circuit board with a simple circuit design and a simplified manufacturing process, and a method of manufacturing the same.

본 발명의 실시예에 따른 인쇄회로기판은 제1 절연층과, 상기 제1 절연층 양면에 매립된 제1 회로패턴과, 상기 제1 절연층 양면의 제1 회로패턴을 연결하는 관통비아를 포함하는 베이스 기재; 상기 베이스 기재 상에 패드; 상기 패드 상에 전기소자; 상기 베이스 기재 상에 상기 전기소자의 상면, 하면 및 측면을 포위하도록 형성된 절연층; 및 상기 절연층 상에 제3 회로패턴을 포함한다.A printed circuit board according to an embodiment of the present invention includes a first insulating layer, a first circuit pattern embedded on both surfaces of the first insulating layer, and a through via connecting the first circuit patterns on both surfaces of the first insulating layer A base substrate; A pad on the base substrate; An electrical element on the pad; An insulating layer formed on the base substrate so as to surround upper surfaces, lower surfaces, and side surfaces of the electric element; And a third circuit pattern on the insulating layer.

본 발명의 실시예에 따른 인쇄회로기판 제조방법은 제1 절연층과, 상기 제1 절연층 양면에 매립된 제1 회로패턴과, 상기 제1 절연층 양면의 제1 회로패턴을 연결하는 관통비아를 포함하는 베이스 기재를 준비하는 단계; 상기 베이스 기재 상에 패드를 형성하는 단계; 상기 패드 상에 전기소자를 부착하는 단계; 상기 베이스 기재 상에 상기 전기소자의 상면, 하면 및 측면을 포위하도록 절연층을 형성하는 단계; 및 상기 절연층 상에 제3 회로패턴을 형성하는 단계를 포함한다.A method of manufacturing a printed circuit board according to an embodiment of the present invention includes a first insulating layer, a first circuit pattern embedded on both surfaces of the first insulating layer, and a through-via connecting the first circuit pattern on both surfaces of the first insulating layer Preparing a base substrate comprising the base substrate; Forming a pad on the base substrate; Attaching an electrical element on the pad; Forming an insulating layer on the base substrate so as to surround upper surfaces, lower surfaces, and side surfaces of the electric device; And forming a third circuit pattern on the insulating layer.

실시예는 용이하게 전기소자를 실장할 수 있는 인쇄회로기판 및 그 제조방법 을 제공할 수 있다.The embodiment can provide a printed circuit board on which an electric element can be easily mounted and a manufacturing method thereof.

실시예는 회로 설계가 용이하고, 제조 공정이 간소화된 인쇄회로기판 및 그 제조방법을 제공할 수 있다.The embodiments can provide a printed circuit board with a simple circuit design and a simplified manufacturing process and a method of manufacturing the same.

본 발명에 따른 실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.In describing an embodiment according to the present invention, it is to be understood that each layer (film), region, pattern or structure may be referred to as being "on" or "under / under" quot; on "and" under "are to be understood as being" directly "or" indirectly & . In addition, the criteria for above or below each layer will be described with reference to the drawings.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.The thickness and size of each layer in the drawings are exaggerated, omitted, or schematically shown for convenience and clarity of explanation. Also, the size of each component does not entirely reflect the actual size.

이하, 도 1 내지 도 15를 참조하여, 실시예들에 따른 인쇄회로기판 및 그 제조방법에 대해 상세히 설명하도록 한다. Hereinafter, a printed circuit board according to embodiments and a method of manufacturing the same will be described in detail with reference to FIGS. 1 to 15. FIG.

도 1을 참조하면, 제1 금속층(20)에 제1 포토레지스트 패턴(21)을 형성하고, 상기 제1 포토레지스트 패턴(21)을 마스크로 하여 도금을 실시하여 제1 회로패턴(10)을 형성한다. 1, a first photoresist pattern 21 is formed on a first metal layer 20 and plating is performed using the first photoresist pattern 21 as a mask to form a first circuit pattern 10 .

상기 제1 금속층(20) 및 제1 회로패턴(10)은 서로 같거나 다른 재질로 이루어질 수 있으며, 금속, 예를 들어, 구리(Cu), 주석(Sn), 알루미늄(Al), 니켈(Ni), 금(Au), 은(Ag) 중 적어도 어느 하나로 형성될 수 있다. The first metal layer 20 and the first circuit pattern 10 may be made of the same material or different materials and may be formed of a metal such as copper (Cu), tin (Sn), aluminum (Al), nickel ), Gold (Au), and silver (Ag).

상기 제1 포토레지스트 패턴(21)은 예를 들어, 드라이 필름(Dry Film)을 상기 제1 금속층(20) 상에 형성하고, 상기 드라이 필름에 포토리소그래피(Photolithography) 공정을 실시하여 형성할 수 있다. The first photoresist pattern 21 may be formed by, for example, forming a dry film on the first metal layer 20 and performing a photolithography process on the dry film .

상기 제1 회로패턴(10)은 상기 제1 포토레지스트 패턴(21)을 마스크로 하여 도금 공정을 실시하여 형성될 수 있다. 상기 도금 공정은 무전해 도금(Electroless Plating)과 전해 도금(Electro Plating)을 포함한다. The first circuit pattern 10 may be formed by performing a plating process using the first photoresist pattern 21 as a mask. The plating process includes electroless plating and electroplating.

도 2를 참조하면, 상기 제1 회로패턴(10)의 적어도 일부분에 범프(30)를 형성한다. Referring to FIG. 2, a bump 30 is formed on at least a portion of the first circuit pattern 10.

상기 범프(30)는 상기 제1 포토레지스트 패턴(21) 및 제1 회로패턴(10) 상에 제2 포토레지스트 패턴(22)을 형성하고, 상기 제2 포토레지스트 패턴(22)을 마스크로 하여 도금 공정을 실시하여 형성될 수 있다. 상기 도금 공정은 무전해 도금(Electroless Plating)과 전해 도금(Electro Plating)을 포함한다. The bump 30 is formed by forming a second photoresist pattern 22 on the first photoresist pattern 21 and the first circuit pattern 10 and using the second photoresist pattern 22 as a mask And may be formed by performing a plating process. The plating process includes electroless plating and electroplating.

상기 범프(30)는 금속, 예를 들어, 구리(Cu), 주석(Sn), 알루미늄(Al), 니켈(Ni), 금(Au), 은(Ag) 중 적어도 어느 하나로 형성될 수 있다. The bump 30 may be formed of at least one of a metal, for example, copper (Cu), tin (Sn), aluminum (Al), nickel (Ni), gold (Au), and silver (Ag).

상기 제2 포토레지스트 패턴(22)은 상기 제1 포토레지스트 패턴(21)과 같은 방법으로 형성할 수 있다. The second photoresist pattern 22 may be formed in the same manner as the first photoresist pattern 21.

도 3을 참조하면, 상기 제1 금속층(20), 제1 회로패턴(10) 및 범프(30)에서 상기 제1, 제2 포토레지스트 패턴(21,22)를 제거한다. Referring to FIG. 3, the first and second photoresist patterns 21 and 22 are removed from the first metal layer 20, the first circuit pattern 10, and the bump 30.

도 4를 참조하면, 상기 제1 금속층(20a,20b), 제1 회로패턴(10a,10b) 및 범 프(30a,30b)를 각각 포함하는 제1 기재(41) 및 제2 기재(42)가 서로 대향하도록 준비되며, 상기 제1 기재(41) 및 제2 기재(42) 사이에 제1 절연층(40)이 준비된다. 4, a first substrate 41 and a second substrate 42 each including the first metal layers 20a and 20b, the first circuit patterns 10a and 10b and the bumps 30a and 30b, And a first insulating layer 40 is prepared between the first base material 41 and the second base material 42.

상기 제1 기재(41) 및 제2 기재(42)의 제1 회로패턴(10a,10b)은 서로 같거나 다를 수 있다.The first circuit patterns 10a and 10b of the first base material 41 and the second base material 42 may be the same or different from each other.

또한, 상기 제1 기재(41) 및 제2 기재(42)의 범프(30a,30b)는 서로 대응되도록 준비될 수 있다. The bumps 30a and 30b of the first base material 41 and the second base material 42 may be prepared to correspond to each other.

상기 제1 절연층(40)은 반경화 상태(B-stage)로 준비될 수 있으며, 에폭시 수지, 페놀 수지 등의 수지 재질로 형성되거나 프리프레그, 폴리이미드(Polyimide) 필름, ABF 필름 등으로 형성될 수 있다. The first insulating layer 40 may be prepared in a semi-cured state (B-stage), and may be formed of a resin material such as epoxy resin or phenol resin, or may be formed of a prepreg, a polyimide film, .

도 5를 참조하면, 상기 제1 기재(41), 제2 기재(42) 및 상기 제1 절연층(40)을 압착한다. Referring to FIG. 5, the first substrate 41, the second substrate 42, and the first insulating layer 40 are bonded.

예를 들어, 반경화 상태로 준비된 상기 제1 절연층(40)과, 상기 제1 기재(41), 제2 기재(42)를 열과 압력에 의해 압착한 후, 상기 제1 절연층(40)을 경화시킬 수 있다.For example, after the first insulating layer 40 prepared in a semi-cured state and the first base material 41 and the second base material 42 are pressed together by heat and pressure, the first insulating layer 40, Can be cured.

상기 압착에 의해, 상기 제1 회로패턴(10a,10b) 및 범프(30a,30b)는 상기 제1 절연층(40)에 매립되게 된다. 상기 제1 회로패턴(10)이 상기 제1 절연층(40)에 매립되어 있으므로, 회로패턴이 절연층 상에 형성되는 것에 비해 인쇄회로기판의 두께가 얇아질 수 있다. The first circuit patterns 10a and 10b and the bumps 30a and 30b are buried in the first insulation layer 40 by the compression. Since the first circuit pattern 10 is buried in the first insulating layer 40, the thickness of the printed circuit board can be reduced compared to a circuit pattern formed on the insulating layer.

또한, 상기 압착에 의해 서로 대응되게 형성된 상기 범프(30a,30b)가 상호 접촉되어 관통비아(35)가 형성되며, 상기 관통비아(35)는 상기 제1 기재(41) 및 제2 기재(42)의 제1 회로패턴(10a,10b)을 전기적으로 연결할 수 있다. The bumps 30a and 30b formed in correspondence with each other by the compression bonding are in contact with each other to form a through via 35. The through via 35 is formed in the first base 41 and the second base 42 The first circuit patterns 10a and 10b can be electrically connected.

실시예에서는 상기 관통비아(35)를 통해 상기 제1 기재(41) 및 제2 기재(42)의 제1 회로패턴(10a,10b)을 전기적으로 연결하므로, 레이저 드릴링 등을 통해 비아홀을 형성하고, 상기 비아홀에 도금 공정 등을 실시하여 형성한 도전비아에 의해 회로패턴들을 전기적으로 연결하는 것에 비해 공정의 오차가 줄어들어 수율이 향상되며, 미세한 회로패턴 간의 연결이 가능한 장점이 있다. The first circuit patterns 10a and 10b of the first base material 41 and the second base material 42 are electrically connected through the through vias 35 so that via holes are formed through laser drilling or the like And the circuit patterns are electrically connected by the conductive vias formed by performing the plating process or the like on the via holes, the error in the process is reduced, yield is improved, and connection between the fine circuit patterns is advantageous.

도 6을 참조하면, 상기 제1 금속층(20a,20b)이 플래쉬 에칭(Flash Etching)에 의해 제거된다. 이에, 제1 절연층(40), 상기 제1 절연층(40) 양면에 매립된 제1 회로패턴(10), 상기 제1 회로패턴(10)을 연결하는 관통비아(35)를 포함하는 베이스 기재(50)가 준비된다. Referring to FIG. 6, the first metal layers 20a and 20b are removed by flash etching. The first circuit pattern 10 embedded in the first insulating layer 40 and the through vias 35 connecting the first circuit patterns 10 are formed on the first insulating layer 40, The base material 50 is prepared.

상기 제1 금속층(20a,20b)은 예를 들어, 그 표면에 짧은 시간 동안 에천트(Etchant)를 골고루 가함으로써 제거될 수 있으며, 상기 제1 금속층(20a,20b)이 제거됨에 따라 상기 제1 회로패턴(10) 및 제1 절연층(40)이 노출된다. The first metal layers 20a and 20b may be removed by uniformly applying etchant to the surface of the first metal layers 20a and 20b for a short period of time. As the first metal layers 20a and 20b are removed, The circuit pattern 10 and the first insulating layer 40 are exposed.

노출된 상기 제1 회로패턴(10)은 상기 제1 절연층(40)에 매립되어, 상기 제1 회로패턴(10)의 상면과 상기 제1 절연층(40)의 상면이 동일 평면 상에 배치될 수 있다.The exposed first circuit pattern 10 is embedded in the first insulating layer 40 so that the upper surface of the first circuit pattern 10 and the upper surface of the first insulating layer 40 are disposed on the same plane .

상기 제1 회로패턴(10)의 상면과 상기 제1 절연층(40)의 상면이 동일 평면 상에 놓임에 따라, 후속 공정에서, 상기 베이스 기재(50) 즉, 상기 제1 회로패턴(10) 및 제1 절연층(40) 상에 접착층 등을 용이하게 형성할 수 있는 효과 가 있다. 이에 대해서는 자세히 후술한다. The upper surface of the first circuit pattern 10 and the upper surface of the first insulating layer 40 are placed on the same plane so that the base substrate 50, And an adhesive layer or the like can be easily formed on the first insulating layer 40. This will be described in detail later.

또한, 상기 베이스 기재(50)는 양면에 제1 회로패턴(10)이 미리 형성되어 있기 때문에, 후속 공정에서 용이하게 회로 설계를 할 수 있는 장점이 있다. In addition, since the base substrate 50 has the first circuit patterns 10 formed on both surfaces thereof in advance, there is an advantage that circuit design can be easily performed in a subsequent process.

상기 후속 공정에 대해서는 제1 실시예 및 제2 실시예로 나누어 설명한다.The subsequent process will be described by dividing into the first embodiment and the second embodiment.

(제1 실시예)(Embodiment 1)

이하, 도 7 내지 도 10을 참조하여 제1 실시예를 상세히 설명한다.Hereinafter, the first embodiment will be described in detail with reference to FIGS. 7 to 10. FIG.

도 7을 참조하면, 상기 베이스 기재(50)의 제1 회로패턴(10) 상에 패드(60)를 형성하고, 상기 패드(60) 상에 전기소자(70)를 부착한다.Referring to FIG. 7, a pad 60 is formed on the first circuit pattern 10 of the base substrate 50, and an electric element 70 is attached on the pad 60.

상기 전기소자(70)를 상기 패드(60) 상에 용이하게 부착할 수 있도록, 상기 전기소자(70)와 상기 패드(60) 사이에 접착재료(미도시)를 도포할 수 있다. 상기 접착재료(미도시)는 예를 들어 솔더볼, 도전성 접착제 등을 포함할 수 있다. An adhesive material (not shown) may be applied between the electric element 70 and the pad 60 so that the electric element 70 can be easily attached on the pad 60. The adhesive material (not shown) may include, for example, a solder ball, a conductive adhesive, and the like.

상기 패드(60)는 상기 베이스 기재(50) 상에, 상기 전기소자(70)가 부착될 위치에 대응되도록 포토레지스트 패턴(미도시)을 형성한 후, 상기 포토레지스트 패턴(미도시)을 마스크로 도금 공정을 실시하여 형성할 수 있다. The pad 60 may be formed by forming a photoresist pattern (not shown) on the base substrate 50 so as to correspond to a position where the electric element 70 is to be attached, As shown in FIG.

상기 패드(60)는 금속, 예를 들어 구리(Cu), 주석(Sn), 알루미늄(Al), 니켈(Ni), 금(Au), 은(Ag) 중 적어도 어느 하나로 형성될 수 있다. The pad 60 may be formed of at least one of a metal such as Cu, Sn, Al, Ni, Au and Ag.

상기 패드(60)의 표면에는 도금, 예를 들어 금도금(Au Plating)이 형성될 수 있다. Plating, for example, Au plating may be formed on the surface of the pad 60.

상기 패드(60)에 특정 금속, 예를 들어 금 성분이 포함되거나, 금도금을 실 시하는 경우, 기존 SMT(Surface Mounting Technology : 표면실장기술) 장비가 상기 전기소자(70)가 부착될 위치를 인식할 수 있게 된다. 따라서 새로운 공정이나 장비가 필요 없이, 기존 SMT 장비를 활용하여 상기 전기소자(70)를 부착할 수 있다.When the pad 60 includes a specific metal such as a gold component or gold plating, a conventional SMT (Surface Mounting Technology) equipment recognizes the position where the electric device 70 is to be attached . Therefore, the electric device 70 can be attached using existing SMT equipment without a new process or equipment.

상기 전기소자(70)는 실리콘 칩 등의 능동소자(active element)이거나, 저항, 인덕터(inductor), 커패시터(capacitor) 등의 수동소자(passive element)일 수 있다. The electric element 70 may be an active element such as a silicon chip or a passive element such as a resistor, an inductor, and a capacitor.

상기 패드(60)는 상기 베이스 기재(50) 상의 제1 회로패턴(10)과 상기 전기소자(70)를 전기적으로 연결하므로 추가적으로 도전비아 또는 회로패턴 등을 형성하는 공정이 필요 없이, 상기 전기소자(70)와 상기 베이스 기재(50) 양면의 제1 회로패턴(10)들이 전기적으로 연결될 수 있으므로 회로 설계가 용이하고, 공정이 간소화될 수 있다. The pad 60 electrically connects the first circuit pattern 10 on the base substrate 50 and the electric element 70 so that there is no need to additionally form a process for forming a conductive via or a circuit pattern, (70) and the first circuit patterns (10) on both sides of the base substrate (50) can be electrically connected, so that the circuit design is easy and the process can be simplified.

도 8을 참조하면, 상기 베이스 기재(50) 상에 상기 전기소자(70)의 측면을 둘러싸도록 제2 절연층(81)을 준비하고, 상기 제2 절연층(81) 상에 배선층(90)을 준비하고, 상기 배선층(90) 및 상기 전기소자(70) 상에 제3 절연층(82)을 준비하고, 상기 제3 절연층(82) 상에 제2 금속층(100)을 준비한다. 8, a second insulating layer 81 is provided on the base substrate 50 so as to surround the side surface of the electric element 70, and a wiring layer 90 is formed on the second insulating layer 81. [ A third insulating layer 82 is prepared on the wiring layer 90 and the electric element 70 and a second metal layer 100 is prepared on the third insulating layer 82.

상기 제2 절연층(81), 배선층(90) 및 제3 절연층(82)은 각각 하나의 층으로 형성되는 것에 한정되지 않고 각각 여러 개의 층으로 형성될 수 있다. The second insulating layer 81, the wiring layer 90, and the third insulating layer 82 are not limited to one layer, but may be formed of several layers.

또한, 상기 제2, 제3 절연층(81,82)은 반경화 상태(B-stage)로 준비될 수 있다.Also, the second and third insulating layers 81 and 82 may be prepared in a semi-cured state (B-stage).

상기 배선층(90)은 제4 절연층(91), 상기 제4 절연층(91) 양면의 제2 회로패 턴(92), 상기 제4 절연층(91) 양면의 제2 회로패턴(92)을 전기적으로 연결하는 제1 도전비아(93)를 포함할 수 있다. The wiring layer 90 includes a fourth circuit pattern 92 on both sides of the fourth insulation layer 91, a second circuit pattern 92 on both sides of the fourth insulation layer 91, And a first conductive via 93 for electrically connecting the first conductive via 93 and the second conductive via 93.

상기 제2, 제3, 제4 절연층(81,82,91)은 서로 같은 재질로 형성될 수 있으며, 에폭시 수지, 페놀 수지 등의 수지 재질로 형성되거나, 프리프레그, 폴리이미드(Polyimide), ABF 필름 등으로 형성될 수 있다. The second, third, and fourth insulating layers 81, 82, and 91 may be formed of the same material, or may be formed of a resin material such as epoxy resin or phenol resin, or may be formed of a prepreg, a polyimide, ABF film or the like.

상기 제2 금속층(100)은 금속, 예를 들어, 구리(Cu), 주석(Sn), 알루미늄(Al), 니켈(Ni), 금(Au), 은(Ag) 중 적어도 어느 하나로 형성될 수 있다.The second metal layer 100 may be formed of at least one of a metal such as copper (Cu), tin (Sn), aluminum (Al), nickel (Ni), gold (Au) have.

도 9를 참조하면, 상기 제2 절연층(81), 배선층(90), 제3 절연층(82) 및 제2 금속층(100)을 상기 베이스 기재(50) 상에 압착한다. Referring to FIG. 9, the second insulating layer 81, the wiring layer 90, the third insulating layer 82, and the second metal layer 100 are pressed onto the base substrate 50.

상기 제2, 제3 절연층(81,82)을 반경화 상태로 준비한 경우, 상기 압착 과정 후 이들을 경화시킬 수 있다. If the second and third insulating layers 81 and 82 are prepared in a semi-cured state, they can be cured after the pressing process.

상기 압착 과정에 의해, 상기 제2 절연층(81) 및 제3 절연층(82)을 포함하는 절연층은 상기 전기소자(70)의 상면, 하면 및 측면을 포위하도록 형성될 수 있다.The insulating layer including the second insulating layer 81 and the third insulating layer 82 may be formed to surround the upper surface, the lower surface, and the side surface of the electric element 70 by the pressing process.

상기 배선층(90)은 상기 절연층 내에 형성되며, 상기 전기소자(70)의 측면을 둘러싸도록 형성될 수 있다.The wiring layer 90 may be formed in the insulating layer and may surround the side surface of the electric element 70.

도 10을 참조하면, 상기 제2 금속층(100)을 선택적으로 제거하여 제3 회로패턴(101)을 형성하고, 상기 제3 회로패턴(101)과 상기 배선층(90)이 전기적으로 연결될 필요가 있는 경우 제2 도전비아(102)를 형성할 수 있다. 10, a third circuit pattern 101 is formed by selectively removing the second metal layer 100, and the third circuit pattern 101 and the wiring layer 90 need to be electrically connected to each other The second conductive vias 102 can be formed.

상기 제3 회로패턴(101)은 상기 제2 금속층(100) 상에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴(미도시)을 마스크로 상기 제2 금속층(100)에 에칭을 실시하여 형성할 수 있다. The third circuit pattern 101 is formed by forming a photoresist pattern (not shown) on the second metal layer 100 and etching the second metal layer 100 using the photoresist pattern (not shown) as a mask Can be formed.

상기 제2 도전비아(102)는 레이저 드릴링이나 에칭 공정을 통해 비아홀(미도시)을 형성하고, 상기 비아홀(미도시)에 도금 공정을 실시하여 형성할 수 있다. The second conductive vias 102 may be formed by forming a via hole (not shown) through a laser drilling or etching process, and plating the via hole (not shown).

이에, 제1 실시예에 따른 인쇄회로기판이 제공된다. Thus, a printed circuit board according to the first embodiment is provided.

(제2 실시예)(Second Embodiment)

이하, 도 11 내지 도 15를 참조하여 제2 실시예를 상세히 설명한다.Hereinafter, the second embodiment will be described in detail with reference to Figs. 11 to 15. Fig.

도 11을 참조하면, 상기 베이스 기재(50) 상에 접착층(110)을 형성한다.Referring to FIG. 11, an adhesive layer 110 is formed on the base substrate 50.

상기 접착층(110)은 필름 형태로 준비되어, 상기 베이스 기재(50) 상에 적층(Laminate)될 수 있다. 또는 상기 접착층(110)은 롤 코팅, 딥 코팅 등의 코팅 방법으로 형성되거나 인쇄 방법으로 형성될 수 있다. The adhesive layer 110 may be prepared in the form of a film and laminated on the base substrate 50. Alternatively, the adhesive layer 110 may be formed by a coating method such as roll coating or dip coating, or may be formed by a printing method.

또는 상기 접착층(110)은 전기소자가 부착될 위치에 프린팅을 실시하거나 도전성 접착제를 도포하는 등의 방법으로 국부적으로 형성될 수 있다. Alternatively, the adhesive layer 110 may be formed locally by printing, applying a conductive adhesive, or the like at a position where the electric element is to be attached.

앞에서 설명한 바와 같이, 상기 베이스 기재(50)는 제1 회로패턴(10)의 상면과 제1 절연층(40)의 상면이 동일 평면 상에 배치되게 된다. 따라서 상기 베이스 기재(50) 상에 상기 접착층(110)을 필름 형태로 준비하여 적층하거나, 코팅 또는 인쇄 방법으로 형성하는 경우에도 상기 접착층(110)이 부분적으로 함몰되거나 뜨는 현상이 발생하지 않으므로 용이하게 상기 접착층(110)을 형성할 수 있다. As described above, in the base substrate 50, the upper surface of the first circuit pattern 10 and the upper surface of the first insulating layer 40 are disposed on the same plane. Therefore, even when the adhesive layer 110 is formed on the base substrate 50 in the form of a film and laminated or formed by a coating or printing method, the adhesive layer 110 does not partially sink or float, The adhesive layer 110 may be formed.

상기 접착층(110)을 상기 적층, 코팅 또는 인쇄 방법을 통해 형성하는 경우, 전기소자 등이 부착될 위치에 접착제를 국부적으로 도포하거나 프린팅하는 방법에 비해 공정이 간단하고, 제조 원가도 저렴해지는 장점이 있다.When the adhesive layer 110 is formed by the lamination, coating or printing method, the process is simple and the manufacturing cost is lower than the method of locally applying or printing the adhesive at the position where the electric element or the like is to be adhered have.

상기 접착층(110)의 재질은 에폭시 수지, 페놀 수지 등의 수지 재질이거나, 폴리이미드(Polyimide), 프리프레그 등 일 수 있다.The adhesive layer 110 may be made of a resin material such as an epoxy resin or a phenol resin, or may be a polyimide, a prepreg, or the like.

도 12를 참조하면, 상기 접착층(110) 상에 전기소자(120)를 부착한다. Referring to FIG. 12, an electric element 120 is attached on the adhesive layer 110.

상기 전기소자(120)는 실리콘 칩 등의 능동소자(active element)이거나, 저항, 인덕터(inductor), 커패시터(capacitor) 등의 수동소자(passive element)일 수 있다. The electric element 120 may be an active element such as a silicon chip or a passive element such as a resistor, an inductor, and a capacitor.

상기 전기소자(120)를 부착하기 위한 추가 공정이 필요없이, 상기 전기소자(120)를 상기 접착층(110) 상에 용이하게 부착할 수 있으므로, 공정이 간단하다. The electric element 120 can be easily attached on the adhesive layer 110 without requiring an additional step for attaching the electric element 120, so that the process is simple.

도 13을 참조하면, 상기 접착층(110) 상에 상기 전기소자(120)의 측면을 둘러싸도록 제2 절연층(131)을 준비하고, 상기 제2 절연층(131) 상에 배선층(140)을 준비하고, 상기 배선층(140) 및 상기 전기소자(120) 상에 제3 절연층(132)을 준비하고, 상기 제3 절연층(132) 상에 제2 금속층(150)을 준비한다. 13, a second insulating layer 131 is formed on the adhesive layer 110 so as to surround the side surface of the electric element 120, and a wiring layer 140 is formed on the second insulating layer 131 A third insulating layer 132 is prepared on the wiring layer 140 and the electric element 120 and a second metal layer 150 is prepared on the third insulating layer 132.

상기 제2 절연층(131), 배선층(140) 및 제3 절연층(132)은 각각 하나의 층으로 형성되는 것에 한정되지 않고 각각 여러 개의 층으로 형성될 수 있다. The second insulating layer 131, the wiring layer 140, and the third insulating layer 132 are not limited to one layer, but may be formed of several layers.

또한, 상기 제2, 제3 절연층(131,132)은 반경화 상태(B-stage)로 준비될 수 있다.Also, the second and third insulating layers 131 and 132 may be prepared in a semi-cured state (B-stage).

상기 배선층(140)은 제4 절연층(141), 상기 제4 절연층(141) 양면의 제2 회로패턴(142), 상기 제4 절연층(141) 양면의 제2 회로패턴(142)을 전기적으로 연결 하는 제1 도전비아(143)를 포함할 수 있다. The wiring layer 140 is formed on the first insulating layer 141 and the second circuit pattern 142 on both sides of the fourth insulating layer 141 and the second circuit pattern 142 on both sides of the fourth insulating layer 141, And may include a first conductive via 143 electrically connected thereto.

상기 제2, 제3, 제4 절연층(131,132,141)은 같은 재질로 형성될 수 있으며 에폭시 수지, 페놀 수지 등의 수지 재질로 형성되거나, 프리프레그, 폴리이미드(Polyimide), ABF 필름 등으로 형성될 수 있다. The second, third, and fourth insulating layers 131, 132, and 141 may be formed of the same material, and may be formed of a resin material such as epoxy resin or phenol resin, or may be formed of a prepreg, a polyimide, .

상기 제2 금속층(150)은 금속, 예를 들어, 구리(Cu), 주석(Sn), 알루미늄(Al), 니켈(Ni), 금(Au), 은(Ag) 중 적어도 어느 하나로 형성될 수 있다.The second metal layer 150 may be formed of at least one of a metal such as copper (Cu), tin (Sn), aluminum (Al), nickel (Ni), gold (Au) have.

도 14를 참조하면, 상기 제2 절연층(131), 배선층(140), 제3 절연층(132) 및 제2 금속층(150)을 상기 베이스 기재(50) 및 접착층(110) 상에 압착한다. 14, the second insulating layer 131, the wiring layer 140, the third insulating layer 132, and the second metal layer 150 are pressed onto the base substrate 50 and the adhesive layer 110 .

상기 제2, 제3 절연층(131,132)을 반경화 상태로 준비한 경우, 상기 압착 과정 후 이들을 경화시킬 수 있다. If the second and third insulating layers 131 and 132 are prepared in a semi-cured state, they can be cured after the pressing process.

상기 압착 과정에 의해, 상기 제2 절연층(131) 및 제3 절연층(132)을 포함하는 절연층은 상기 전기소자(120)의 상면 및 측면을 포위하도록 형성될 수 있다.The insulating layer including the second insulating layer 131 and the third insulating layer 132 may be formed to surround the upper surface and the side surface of the electric device 120 by the pressing process.

상기 배선층(140)은 상기 절연층 내에 형성되며, 상기 전기소자(120)의 측면을 둘러싸도록 형성될 수 있다.The wiring layer 140 may be formed in the insulating layer and may surround the side surface of the electric device 120.

도 15를 참조하면, 상기 제2 금속층(150)을 선택적으로 제거하여 제3 회로패턴(151)을 형성하고, 상기 제3 회로패턴(151)과 상기 배선층(140)이 전기적으로 연결될 필요가 있는 경우 제2 도전비아(152)를 형성할 수 있다.15, a third circuit pattern 151 is formed by selectively removing the second metal layer 150, and the third circuit pattern 151 and the wiring layer 140 need to be electrically connected to each other A second conductive via 152 may be formed.

또한 상기 전기소자(120)를 외부의 회로나 소자와 연결하는 제3 도전비아(160)를 형성할 수 있다. A third conductive via 160 may be formed to connect the electrical device 120 to an external circuit or device.

상기 제3 회로패턴(151)은 상기 제2 금속층(150) 상에 포토레지스트 패턴(미 도시)을 형성하고, 상기 포토레지스트 패턴(미도시)을 마스크로 상기 제2 금속층(150)에 에칭을 실시하여 형성할 수 있다. The third circuit pattern 151 is formed by forming a photoresist pattern (not shown) on the second metal layer 150 and etching the second metal layer 150 using the photoresist pattern (not shown) Can be formed.

상기 제2 도전비아(152) 및 제3 도전비아(160)는 레이저 드릴링이나 에칭 공정을 통해 비아홀(미도시)을 형성하고, 상기 비아홀(미도시)에 도금 공정을 실시하여 형성할 수 있다. The second conductive via 152 and the third conductive via 160 may be formed by forming a via hole (not shown) through a laser drilling or etching process and plating the via hole (not shown).

이에, 제2 실시예에 따른 인쇄회로기판이 제공된다. Thus, a printed circuit board according to the second embodiment is provided.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.

도 1 내지 도 15는 실시예에 따른 인쇄회로기판 및 그 제조방법에 대해 설명하는 도면이다. 1 to 15 are views for explaining a printed circuit board according to an embodiment and a manufacturing method thereof.

Claims (6)

제1 절연층과, 상기 제1 절연층 양면에 매립된 제1 회로패턴과, 상기 제1 절연층 양면의 제1 회로패턴을 연결하는 관통비아를 포함하는 베이스 기재;A base substrate including a first insulating layer, a first circuit pattern embedded on both surfaces of the first insulating layer, and a through via connecting the first circuit patterns on both surfaces of the first insulating layer; 상기 제1 절연층에 매립된 상기 제1 회로패턴과 접촉하도록 상기 베이스 기재 상에 배치되고, 상하부 두께가 균일한 패드;A pad disposed on the base substrate so as to be in contact with the first circuit pattern embedded in the first insulating layer and having a uniform upper and lower thickness; 상기 패드에 부착되어 상기 제 1 회로 패턴과 전기적으로 연결되는 전기소자;An electrical element attached to the pad and electrically connected to the first circuit pattern; 상기 베이스 기재 상에 상기 전기소자의 상면, 하면 및 측면을 포위하도록 형성된 절연층; 및An insulating layer formed on the base substrate so as to surround upper surfaces, lower surfaces, and side surfaces of the electric element; And 상기 절연층 상에 제3 회로패턴을 포함하며,And a third circuit pattern on the insulating layer, 상기 관통비아는,The through- 중심부에서 상부 및 하부로 갈수록 각각 폭이 점차 증가하는 인쇄회로기판.Wherein the width gradually increases from the central portion toward the upper portion and the lower portion. 제1 절연층과, 상기 제1 절연층 양면에 매립된 제1 회로패턴과, 상기 제1 절연층 양면의 제1 회로패턴을 연결하는 관통비아를 포함하는 베이스 기재를 준비하는 단계;Preparing a base substrate including a first insulating layer, a first circuit pattern embedded on both surfaces of the first insulating layer, and a through via connecting the first circuit patterns on both surfaces of the first insulating layer; 상기 제1절연층에 매립된 상기 제 1 회로 패턴과 접촉하도록 상기 베이스 기재 위에 상하부 두께가 균일한 패드를 형성하는 단계;Forming a pad having uniform upper and lower thicknesses on the base substrate so as to be in contact with the first circuit pattern embedded in the first insulating layer; 상기 패드에 제1 회로패턴과 전기적으로 연결되는 전기소자를 부착하는 단계;Attaching an electrical element electrically connected to the first circuit pattern to the pad; 상기 베이스 기재 상에 상기 전기소자의 상면, 하면 및 측면을 포위하도록 절연층을 형성하는 단계; 및Forming an insulating layer on the base substrate so as to surround upper surfaces, lower surfaces, and side surfaces of the electric device; And 상기 절연층 상에 제3 회로패턴을 형성하는 단계를 포함하며,And forming a third circuit pattern on the insulating layer, 상기 관통비아는,The through- 중심부에서 상부 및 하부로 갈수록 각각 폭이 점차 증가하는 인쇄회로기판 제조방법.Wherein the width gradually increases from the central portion toward the upper portion and the lower portion. 제1 절연층과, 상기 제1 절연층 양면에 매립된 제1 회로패턴과, 상기 제1 절연층 양면의 제1 회로패턴을 연결하는 관통비아를 포함하는 베이스 기재;A base substrate including a first insulating layer, a first circuit pattern embedded on both surfaces of the first insulating layer, and a through via connecting the first circuit patterns on both surfaces of the first insulating layer; 상기 베이스 기재 상에 접착층;An adhesive layer on the base substrate; 상기 접착층 상에 전기소자;An electric element on the adhesive layer; 상기 접착층 상에 상기 전기소자의 상면 및 측면을 포위하도록 형성된 절연층;An insulating layer formed on the adhesive layer so as to surround upper and side surfaces of the electric element; 상기 절연층 상에 형성된 제3 회로패턴; 및A third circuit pattern formed on the insulating layer; And 상기 접착층 및 베이스 기재를 관통하여 상기 전기소자를 외부 회로나 소자와 연결하는 도전비아를 포함하며,And a conductive via penetrating the adhesive layer and the base substrate to connect the electrical element to an external circuit or element, 상기 베이스 기재는,The base substrate may include: 상기 전기소자의 부착 위치와 중첩되는 제 1 영역과, 상기 제 1 영역을 제외한 제 2 영역을 포함하며,A first region overlapping an attachment position of the electric element, and a second region excluding the first region, 상기 제 1 영역에는 상기 제 1 회로 패턴이 형성되어 있지 않으며,The first circuit pattern is not formed in the first region, 상기 도전비아는,The conductive via may include: 상기 접착층 및 베이스 기재를 관통하여 일면이 상기 전기소자와 직접 접촉하는 인쇄회로기판.And one surface of the adhesive layer and the base substrate is in direct contact with the electric element. 제 3항에 있어서, The method of claim 3, 상기 관통비아는,The through- 중심부에서 상부 및 하부로 갈수록 각각 폭이 점차 증가하는 인쇄회로기판.Wherein the width gradually increases from the central portion toward the upper portion and the lower portion. 제1 절연층과, 상기 제1 절연층 양면에 매립된 제1 회로패턴과, 상기 제1 절연층 양면의 제1 회로패턴을 연결하는 관통비아를 포함하는 베이스 기재를 준비하는 단계;Preparing a base substrate including a first insulating layer, a first circuit pattern embedded on both surfaces of the first insulating layer, and a through via connecting the first circuit patterns on both surfaces of the first insulating layer; 상기 베이스 기재 상에 접착층을 형성하는 단계;Forming an adhesive layer on the base substrate; 상기 접착층 상에 전기소자를 부착하는 단계;Attaching an electrical element on the adhesive layer; 상기 접착층 상에 상기 전기소자의 상면 및 측면을 포위하도록 절연층을 형성하는 단계; Forming an insulating layer on the adhesive layer so as to surround upper and side surfaces of the electric element; 상기 절연층 상에 제3 회로패턴을 형성하는 단계; 및Forming a third circuit pattern on the insulating layer; And 상기 접착층 및 베이스 기재를 관통하여 상기 전기소자를 외부 회로나 소자와 연결하는 도전비아를 형성하는 단계를 포함하며,Forming a conductive via through the adhesive layer and the base substrate to connect the electrical component to an external circuit or device, 상기 베이스 기재는,The base substrate may include: 상기 전기소자의 부착 위치와 중첩되는 제 1 영역과, 상기 제 1 영역을 제외한 제 2 영역을 포함하며,A first region overlapping an attachment position of the electric element, and a second region excluding the first region, 상기 제 1 영역에는 상기 제 1 회로 패턴이 형성되어 있지 않으며,The first circuit pattern is not formed in the first region, 상기 도전비아는,The conductive via may include: 상기 접착층 및 베이스 기재를 관통하여 일면이 상기 전기소자와 직접 접촉하는 인쇄회로기판 제조방법.The adhesive layer and the base substrate, and one side of the adhesive layer and the base substrate are in direct contact with the electric element. 제 5항에 있어서,6. The method of claim 5, 상기 관통비아는,The through- 중심부에서 상부 및 하부로 갈수록 각각 폭이 점차 증가하는 인쇄회로기판 제조방법.Wherein the width gradually increases from the central portion toward the upper portion and the lower portion.
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