KR101003640B1 - Chip embedded printed circuit board and manufacturing method thereof - Google Patents
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Abstract
본 발명은 칩 내장 인쇄회로기판 및 그 제조방법에 관한 것으로서, 복수의 패드가 구비된 칩이 내장되고, 회로패턴이 구비된 코어기판; 상기 코어기판의 상부 및 하부에 적층되고, 상기 회로패턴 및 상기 패드와 접속되는 복수의 도전성 범프가 관통 형성된 절연층; 및 상기 도전성 범프와 접속되도록 상기 절연층 표면에 형성된 동박패턴;을 포함하는 칩 내장 인쇄회로기판을 제공하고, 또한 본 발명은 상기 칩 내장 인쇄회로기판의 제조방법을 제공한다.The present invention relates to a chip-embedded printed circuit board and a manufacturing method thereof, comprising: a core board having a chip having a plurality of pads therein and having a circuit pattern; An insulating layer stacked on upper and lower portions of the core substrate and having a plurality of conductive bumps connected to the circuit pattern and the pad therethrough; And a copper foil pattern formed on the surface of the insulating layer to be connected to the conductive bumps. The present invention also provides a method for manufacturing the chip embedded printed circuit board.
내장(embedded), 인쇄회로기판, 도전성 범프, 적층 Embedded, Printed Circuit Board, Conductive Bump, Laminated
Description
본 발명은 칩 내장 인쇄회로기판 및 그 제조방법에 관한 것으로서, 보다 자세하게는 칩이 내장된 코어기판의 상하부에, 상기 칩의 패드 및 상기 코어기판의 회로패턴과 대응하는 도전성 범프가 관통 형성된 절연층을 일면에 구비하는 동박층을 적층시키는 칩 내장 인쇄회로기판 및 그 제조방법에 관한 것이다.The present invention relates to a chip-embedded printed circuit board and a method of manufacturing the same, and more particularly, an insulating layer having a conductive bump corresponding to a pad of the chip and a circuit pattern of the core board penetrated above and below the core board on which the chip is embedded. The present invention relates to a chip-embedded printed circuit board and a method of manufacturing the same.
최근 전자기기의 고성능화 및 소형화의 요구에 부응하여 전자부품이 고밀도화 및 고성능화되고 있다. 따라서, 전자부품의 고밀도 실장이 가능한 소형 인쇄회로기판의 수요가 점점 증가하고 있다. 이러한 요구에 부응하여 서로 다른 층에 형성되는 배선 간 또는 전자부품과 배선 간을 비아홀(via hole)에 의하여 전기적으로 접속하는 다층 회로기판의 개발이 진행되고 있다.In recent years, in response to the demand for high performance and miniaturization of electronic devices, electronic components have become higher density and higher performance. Accordingly, the demand for small printed circuit boards capable of high density mounting of electronic components is increasing. In response to this demand, development of multilayer circuit boards which electrically connect wirings formed on different layers or between electronic components and wirings through via holes has been developed.
이러한 다층 회로기판은 전자부품 간을 접속하는 배선을 단축할 수 있을 뿐만 아니라 고밀도 배선화를 실현할 수 있는 장점이 있다. 그리고 전자부품의 실장 으로 인해 인쇄회로기판의 표면적을 넓힐 뿐만 아니라 전기적 특성도 우수한 장점이 있다.Such a multilayer circuit board not only shortens the wiring connecting the electronic components, but also has the advantage of realizing high density wiring. In addition, due to the mounting of electronic components, the surface area of the printed circuit board is not only widened, but also has excellent electrical characteristics.
특히, 기판에 전자부품을 삽입하는 임베디드 인쇄회로기판은, 전자부품이 기판에 표면에 실장되는 것이 아니라, 기판의 내부에 임베딩(embedding)되기 때문에 기판의 소형화, 고밀도화 및 고성능화 등이 가능하여 그 수요가 점차 증가하고 있는 추세이다.In particular, an embedded printed circuit board in which an electronic component is inserted into a substrate is not mounted on the surface of the printed circuit board, but is embedded in the substrate, so that the board can be made smaller, higher in density, and higher in performance. Is gradually increasing.
종래의 칩 내장 인쇄회로기판은 천공된 코어기판을 캐리어 필름(carrier film)에 붙인 후 칩을 위치시키고, 상기 캐리어 필름이 부착된 면의 반대쪽 면에 프리프레그(prepreg) 등과 같은 절연층을 라미네이션(lamination)시킨 후, 상기 캐리어 필름을 박리시킨다. 그런 후에, 상기 캐리어 필름이 박리된 면에도 프리프레그층을 라미네이션시킨다.Conventional chip-embedded printed circuit boards attach a perforated core substrate to a carrier film and then position the chip, and laminate an insulating layer such as a prepreg on the opposite side of the surface on which the carrier film is attached. After lamination, the carrier film is peeled off. Thereafter, the prepreg layer is also laminated on the surface from which the carrier film is peeled off.
그 다음에, 레이저 드릴(laser drill) 방식 등을 통해 전기적인 연결이 필요한 부분에 비아홀(via hole)을 형성하고 동도금 공정 등을 수행한다.Thereafter, via holes are formed in portions requiring electrical connection through a laser drill method, and copper plating processes are performed.
그러나, 상기한 바와 같이 레이저 드릴 방식 등을 통해 비아홀을 형성할 경우, 칩의 위치 오차 또는 레이저 드릴의 공차 등에 의해서 정확한 위치에 비아홀을 가공하기가 어려워서, 접속 불량 등이 발생하여 수율 및 신뢰성이 저하되는 문제점이 있다.However, when the via hole is formed through the laser drill method as described above, it is difficult to process the via hole at the correct position due to the position error of the chip or the tolerance of the laser drill. There is a problem.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로서, 본 발명의 목적은, 칩이 내장된 코어기판의 상부 및 하부에, 상기 칩의 패드 및 상기 코어기판의 회로패턴과 대응하는 도전성 범프가 관통 형성된 절연층을 일면에 구비하는 동박층을 적층시킴으로써, 비아홀 형성 공정을 생략하여 공정을 단순화시키고, 공정 비용을 절감할 수 있으며 제품의 수율 및 신뢰성을 향상시킬 수 있는 칩 내장 인쇄회로기판 및 그 제조방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to penetrate the upper and lower portions of the core board in which the chip is embedded, the conductive bumps corresponding to the pads of the chip and the circuit patterns of the core board. By stacking the copper foil layer having the formed insulating layer on one surface, the via hole forming process can be omitted, thereby simplifying the process, reducing the process cost, and improving the yield and reliability of the product, and the manufacture of the chip embedded printed circuit board. To provide a method.
상기 목적을 달성하기 위한 본 발명의 실시예에 의한 칩 내장 인쇄회로기판은, 복수의 패드가 구비된 칩이 내장되고, 회로패턴이 구비된 코어기판; 상기 코어기판의 상부 및 하부에 적층되고, 상기 회로패턴 및 상기 패드와 접속되는 복수의 도전성 범프가 관통 형성된 절연층; 및 상기 도전성 범프와 접속되도록 상기 절연층 표면에 형성된 동박패턴;을 포함할 수 있다.In accordance with another aspect of the present invention, there is provided a chip-embedded printed circuit board comprising: a core board having a chip having a plurality of pads therein and having a circuit pattern; An insulating layer stacked on upper and lower portions of the core substrate and having a plurality of conductive bumps connected to the circuit pattern and the pad therethrough; And a copper foil pattern formed on a surface of the insulating layer to be connected to the conductive bumps.
여기서, 상기 코어기판의 소정 부분에는 캐비티가 천공되어 있고, 상기 캐비티 내에 상기 칩이 삽입될 수 있다.Here, a cavity is perforated in a predetermined portion of the core substrate, and the chip may be inserted into the cavity.
그리고, 상기 칩과 상기 캐비티 사이에 충전되어 상기 칩을 고정하는 충진재를 더 포함할 수 있다.The apparatus may further include a filler filled between the chip and the cavity to fix the chip.
또한, 상기 패드와 상기 도전성 범프는 일대일로 접속될 수 있다.In addition, the pad and the conductive bump may be connected one-to-one.
그리고, 상기 목적을 달성하기 위한 본 발명의 실시예에 따른 칩 내장 인쇄회로기판의 제조방법은, 회로패턴이 구비된 코어기판에 캐비티를 천공하는 단계; 상기 코어기판의 일면에 캐리어 필름을 부착하는 단계; 상기 캐비티에 복수의 패드가 구비된 칩을 삽입하여 상기 캐리어 필름 상에 고정시키는 단계; 상기 캐비티와 상기 칩 사이에 충진재를 충전하는 단계; 상기 캐리어 필름을 제거하는 단계; 및 상기 코어기판의 상부 및 하부에, 상기 회로패턴 및 상기 패드와 대응하는 복수의 도전성 범프가 관통 형성된 절연층이 일면에 구비된 제1 및 제2 동박층을 적층하여, 상기 회로패턴 및 상기 패드에 상기 도전성 범프를 접속시키는 단계;를 포함할 수 있다.In addition, a method for manufacturing a chip embedded printed circuit board according to an exemplary embodiment of the present invention for achieving the above object includes: drilling a cavity in a core substrate having a circuit pattern; Attaching a carrier film to one surface of the core substrate; Inserting a chip having a plurality of pads into the cavity and fixing the chip on the carrier film; Filling a filler between the cavity and the chip; Removing the carrier film; And first and second copper foil layers provided on one surface of an insulating layer through which a plurality of conductive bumps corresponding to the circuit pattern and the pad pass, are stacked on upper and lower portions of the core substrate. And connecting the conductive bumps to each other.
여기서, 상기 패드와 상기 도전성 범프는 일대일 대응될 수 있다.The pad and the conductive bump may correspond one-to-one.
그리고, 상기 제1 동박층 및 상기 제2 동박층을 적층하기 전에, 상기 제1 동박층 및 상기 제2 동박층 상에 상기 도전성 범프를 형성하는 단계; 및 상기 제1 동박층 및 상기 제2 동박층 상에, 상기 도전성 범프를 관통하여 상기 도전성 범프의 상단을 노출시키는 상기 절연층을 형성하는 단계;를 더 포함할 수 있다.And forming the conductive bumps on the first copper foil layer and the second copper foil layer before laminating the first copper foil layer and the second copper foil layer; And forming the insulating layer on the first copper foil layer and the second copper foil layer to penetrate the conductive bump to expose an upper end of the conductive bump.
또한, 상기 도전성 범프는 원추형 모양으로 형성될 수 있다.In addition, the conductive bumps may be formed in a conical shape.
상기 제1 및 제2 동박층을 적층하는 단계는, 상기 코어기판의 상부 및 하부에, 상기 도전성 범프가 관통 형성된 상기 절연층이 일면에 구비된 상기 제1 및 제2 동박층을 올린 후, 가열 및 가압하는 단계를 포함할 수 있다.The stacking of the first and second copper foil layers may include heating the first and second copper foil layers provided on one surface of the insulating layer through which the conductive bumps are formed, and heating the upper and lower portions of the core substrate. And pressurizing.
또한, 상기 제1 및 제2 동박층을 적층하는 단계 이후에, 상기 제1 및 제2 동 박층의 일부분을 제거하여 상기 도전성 범프와 접속되는 동박패턴을 형성하는 단계;를 더 포함할 수 있다.The method may further include, after the stacking of the first and second copper foil layers, removing a portion of the first and second copper foil layers to form a copper foil pattern connected to the conductive bumps.
또한, 상기 동박패턴을 형성하는 단계 이후에, 상기 동박패턴 상부에 솔더레지스트를 도포하는 단계; 및 상기 동박패턴의 상면 일부를 노출시키도록 상기 솔더레지스트를 포토리소그래피 공정으로 패터닝하는 단계;를 더 포함할 수 있다.In addition, after the step of forming the copper foil pattern, the step of applying a solder resist on the copper foil pattern; And patterning the solder resist by a photolithography process to expose a portion of the upper surface of the copper foil pattern.
또한, 상기 도전성 범프는 도전성 에폭시(epoxy), Ag, Cu, Sn, Au 및 Sn계 합금 중 어느 하나로 이루어질 수 있으며, 상기 Sn계 합금은 AuSn, SnSb, SnAg, SnPb, SnBi 및 SnIn 중 어느 하나로 이루어질 수 있다.In addition, the conductive bumps may be made of any one of conductive epoxy (epoxy), Ag, Cu, Sn, Au and Sn-based alloy, the Sn-based alloy is made of any one of AuSn, SnSb, SnAg, SnPb, SnBi and SnIn. Can be.
또한, 상기 패드는 Au, Cu, Sn 및 Sn계 합금 중 어느 하나로 형성되는 볼(ball) 또는 범프일 수 있다.In addition, the pad may be a ball or bump formed of any one of Au, Cu, Sn, and Sn-based alloys.
또한, 상기 절연층은 프리프레그(prepreg) 또는 ABF(Ajinomoto Build-up Film)로 이루어질 수 있다.In addition, the insulating layer may be made of prepreg or Ajinomoto build-up film (ABF).
그리고, 상기 목적을 달성하기 위한 본 발명의 실시예에 따른 칩 내장 인쇄회로기판의 다른 제조방법은, 회로패턴이 구비된 코어기판에 캐비티를 천공하는 단계; 상기 코어기판의 하면에 캐리어 필름을 부착하는 단계; 상기 캐비티에 복수의 패드가 구비된 칩을 삽입하여 상기 캐리어 필름 상에 고정시키는 단계; 상기 캐비티와 상기 칩 사이에 충진재를 충전하는 단계; 상기 코어기판의 상면에, 상기 회로패턴과 대응하는 복수의 도전성 범프가 관통 형성된 절연층이 일면에 구비된 제1 동박층을 적층하여, 상기 회로패턴에 상기 도전성 범프를 접속시키는 단계; 상기 캐리어 필름을 제거하는 단계; 및 상기 코어기판의 하면에, 상기 패드 및 상기 회로패턴과 대응하는 복수의 도전성 범프가 관통 형성된 절연층이 일면에 구비된 제2 동박층을 적층하여, 상기 패드 및 상기 회로패턴에 상기 도전성 범프를 접속시키는 단계;를 포함할 수 있다.In addition, another method of manufacturing a chip embedded printed circuit board according to an exemplary embodiment of the present invention for achieving the above object includes: drilling a cavity in a core substrate having a circuit pattern; Attaching a carrier film to a lower surface of the core substrate; Inserting a chip having a plurality of pads into the cavity and fixing the chip on the carrier film; Filling a filler between the cavity and the chip; Stacking a first copper foil layer provided on one surface of an insulating layer having a plurality of conductive bumps corresponding to the circuit pattern on the top surface of the core substrate, and connecting the conductive bumps to the circuit pattern; Removing the carrier film; And a second copper foil layer provided on one surface of an insulating layer having a plurality of conductive bumps corresponding to the pad and the circuit pattern formed on a lower surface of the core substrate, thereby forming the conductive bumps on the pad and the circuit pattern. Connecting; may include.
이상에서 설명한 바와 같이, 본 발명에 따른 칩 내장 인쇄회로기판 및 그 제조방법에 의하면, 복수의 도전성 범프가 관통 형성된 절연층을 일면에 구비하는 동박층을 칩이 내장된 코어기판 상에 적층하는 것만으로, 층간에 필요한 전기적 연결이 이루어지도록 할 수 있으므로, 기존의 층간 접속을 위한 비아홀 형성 공정을 생략하여 공정을 단순화시키고, 공정 비용을 절감시켜 저가의 칩 내장 인쇄회로기판을 제공할 수 있는 장점이 있다.As described above, according to the chip-embedded printed circuit board according to the present invention and a method for manufacturing the same, only a copper foil layer having one surface with an insulating layer formed with a plurality of conductive bumps formed thereon is laminated on a chip-embedded core board. Therefore, since the electrical connection between layers can be made, it is possible to provide a low-cost chip embedded printed circuit board by simplifying the process and reducing the process cost by omitting the existing via hole forming process for interlayer connection. have.
또한, 본 발명은 칩 내장 인쇄회로기판의 제조 수율 및 신뢰성을 향상시킬 수 있는 효과가 있다.In addition, the present invention has the effect of improving the manufacturing yield and reliability of the chip embedded printed circuit board.
본 발명에 따른 칩 내장 인쇄회로기판 및 그 제조방법의 상기 목적에 대한 기술적 구성을 비롯한 작용효과에 관한 사항은 본 발명의 바람직한 실시예가 도시된 도면을 참조한 아래의 상세한 설명에 의해서 명확하게 이해될 것이다.Matters relating to the operational effects including the technical configuration of the chip embedded printed circuit board and the manufacturing method according to the present invention for the above object will be clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention. .
칩 내장 인쇄회로기판의 구조Structure of chip embedded printed circuit board
도 1을 참조하여 본 발명의 실시예에 따른 칩 내장 인쇄회로기판에 대하여 상세히 설명한다.Referring to Figure 1 will be described in detail a chip embedded printed circuit board according to an embodiment of the present invention.
도 1은 본 발명의 실시예에 따른 칩 내장 인쇄회로기판의 구조를 나타낸 단면도이다.1 is a cross-sectional view illustrating a structure of a chip embedded printed circuit board according to an exemplary embodiment of the present invention.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 칩 내장 인쇄회로기판은, 복수의 패드(21)가 구비된 칩(20)이 내장되고, 표면에 회로패턴(11)이 구비된 코어기판(10)과, 상기 코어기판(10)의 상부 및 하부에 적층되고, 상기 코어기판(10) 표면의 회로패턴(11) 및 상기 칩(20) 표면의 패드(21)와 접속되는 복수의 도전성 범프(33)가 관통 형성된 절연층(34), 및 상기 도전성 범프(33)와 접속되도록 상기 절연층(34)의 표면에 형성된 제1 및 제2 동박패턴(31a,32a)을 포함한다.As shown in FIG. 1, a chip embedded printed circuit board according to an embodiment of the present disclosure includes a core in which a
상기 제1 및 제2 동박패턴(31a,32a)의 상부에는, 상기 제1 및 제2 동박패턴(31a,32a)의 상면 일부를 노출시키는 솔더레지스트(40)가 형성된다.A
상기 솔더레지스트(40)는, 상기 제1 및 제2 동박패턴(31a,32a)의 일부분을 덮어 부품의 실장시 이루어지는 납땜에 의해 원하지 않는 접속을 방지하는 피막으로서의 역할을 한다.The solder resist 40 serves as a film that covers portions of the first and second
상기 코어기판(10)의 소정 부분에는 캐비티(12)가 천공되어 있고, 상기 캐비티(12) 내에 상기 칩(20)이 삽입된다. 이때, 상기 칩(20)은 능동소자, 수동소자 또는 IC 등일 수 있다.A
상기 코어기판(10)은, 상기 칩(20)으로부터 발생되는 열을 외부로 방출시키 는 역할을 할 수 있으며, 이를 위해 구리(Cu) 또는 알루미늄(Al) 등과 같은 금속 재료로 이루어질 수 있다.The
또한, 상기 코어기판(10) 표면의 상기 회로패턴(11)은, 구리 등의 도전성 물질로 이루어질 수 있다.In addition, the
상기 캐비티(12)와 상기 칩(20) 사이에는 충진재(22)가 충진되어 상기 칩(20)을 고정시켜 준다. 상기 충진재(22)로는 레진, 에폭시, 또는 프리프레그(prepreg) 등을 이용할 수 있다.A
특히, 본 발명의 실시예에 따른 칩 내장 인쇄회로기판은, 상술한 바와 같이 상기 칩(20)이 내장된 코어기판(10)의 상하부에 상기 도전성 범프(33)가 관통 형성된 절연층(34)이 적층됨으로써, 상기 칩(20)의 패드(21) 및 코어기판(10)의 회로패턴(11)이 외부 회로패턴인 상기 제1 및 제2 동박패턴(31a,32a)과 접속될 수 있다.In particular, the chip embedded printed circuit board according to the embodiment of the present invention, as described above, the
즉, 종래에는 칩(20)의 패드(21) 및 코어기판(10) 표면의 회로패턴(11)을 외부 회로패턴 등과 전기적으로 연결시키기 위하여, 칩(20)이 내장된 코어기판(10) 상에 프리프레그 등과 같은 절연층(34)을 라미네이션시킨 후, 레이저 드릴 방식 등으로 비아홀을 형성하는 바, 상기 비아홀의 형성시 정확한 위치에 비아홀을 가공하기가 어려워, 접속 불량 등에 따른 수율 및 신뢰성 저하의 문제가 있었으나, 본 발명의 실시예에서는, 도전성 범프(33)가 형성된 절연층(34)을 칩(20)이 내장된 코어기판(10) 상에 적층하는 것만으로, 층간에 필요한 전기적 연결이 이루어지도록 함으로써, 기존의 비아홀 형성 공정을 없애고 공정을 단순화시키고 공정 비용을 절감시켜, 저가의 칩 내장 인쇄회로기판을 제공할 수 있으며, 제품의 제조수율 및 신뢰 성을 향상시킬 수 있다.That is, in order to electrically connect the
이때, 상기 도전성 범프(33)는, 상기 칩(20)에 구비된 패드(21)와 일대일로 접속되도록 형성될 수 있다.In this case, the
상기 도전성 범프(33)는 도전성 에폭시(epoxy), Ag, Cu, Sn, Au, 또는 저융점의 Sn계 합금 등으로 이루어질 수 있다. 여기서, 상기 Sn계 합금으로는 AuSn, SnSb, SnAg, SnPb, SnBi, 또는 SnIn 등을 이용할 수 있다.The
상기 패드(21)는 Au, Cu, Sn, 저융점 또는 고융점의 Sn계 합금 등으로 형성되고, 볼(ball) 또는 범프 형태 등으로 형성될 수 있다.The
또한 상기 도전성 범프(33)가 내부에 관통 형성된 상기 절연층(34)은, 프리프레그(prepreg) 또는 ABF(Ajinomoto Build-up Film) 등으로 이루어질 수 있다.In addition, the insulating
칩 내장 인쇄회로기판의 제조방법Manufacturing method of chip embedded printed circuit board
이하, 도 2 내지 도 14를 참조하여 본 발명의 실시예에 따른 칩 내장 인쇄회로기판의 제조방법에 대하여 상세히 설명한다.Hereinafter, a method of manufacturing a chip embedded printed circuit board according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 2 to 14.
도 2 내지 도 11은 본 발명의 실시예에 따른 칩 내장 인쇄회로기판의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.2 to 11 are cross-sectional views sequentially illustrating a method of manufacturing a chip embedded printed circuit board according to an exemplary embodiment of the present invention.
먼저, 도 2에 도시된 바와 같이, 회로패턴(11)이 구비된 코어기판(10)에 캐비티(12)를 천공한다. 상기 캐비티(12)는 프레싱(pressing), 드릴링(drilling), 또는 레이저 가공 등의 다양한 방법으로 형성될 수 있다.First, as shown in FIG. 2, the
그런 다음, 도 3에 도시된 바와 같이, 상기 코어기판(10)의 일면에 캐리어 필름(100)을 부착한다.Then, as shown in FIG. 3, the
그 다음에, 도 4에 도시된 바와 같이, 상기 캐비티(12)에 복수의 패드(21)가 구비된 칩(20)을 삽입하여 상기 캐리어 필름(100) 상에 고정시킨다.Next, as shown in FIG. 4, the
상기 캐리어 필름(100)은, 상기 캐비티(12)에 삽입되는 상기 칩(20)을 고정시키기 위한 것으로서, 양면 테이프 등을 이용할 수 있다.The
다음으로, 도 5에 도시된 바와 같이, 상기 캐비티(12)와 상기 칩(20) 사이에 충진재(22)를 충전시킨다. 상기 충진재(22)는 일반적으로 레진, 에폭시, 또는 프리프레그(prepreg) 등으로 이루어질 수 있다.Next, as shown in FIG. 5, the
그런 후에, 도 6에 도시된 바와 같이, 상기 캐리어 필름(100)을 제거한다.Thereafter, as shown in FIG. 6, the
그 다음에, 도 7에 도시된 바와 같이, 제1 동박(Cu foil)층 및 제2 동박층(31,32)을 각각 준비한 다음, 상기 제1 및 제2 동박층(31,32)의 일면에 복수의 도전성 범프(33)를 형성한다.Next, as shown in FIG. 7, first copper foil layers and second copper foil layers 31 and 32 are prepared, respectively, and then one surface of the first and second copper foil layers 31 and 32 is prepared. A plurality of
상기 도전성 범프(33)는, 상기 코어기판(10)의 회로패턴(11) 및 상기 칩(20)의 패드(21)을 외부 회로패턴과 접속시키기 위한 것이므로, 상기 회로패턴(11) 및 패드(21)와 대응되는 위치에 형성할 수 있다. 특히, 상기 칩(20)의 패드(21)와 접속될 도전성 범프(33)는, 상기 패드(21)와 일대일로 대응되도록 형성할 수 있다.The
그리고 나서, 상기 제1 및 제2 동박층(31,32) 상에, 상기 도전성 범프(33)를 관통하여 상기 도전성 범프(33)의 상단을 노출시키는 절연층(34)을 형성한다. 상기 절연층(34)은, 프리프레그(prepreg) 또는 ABF(Ajinomoto Build-up Film) 등을 이용하여 형성할 수 있다. 또한 이러한 절연층(34)은 시트 타입(sheet type)을 사 용하여 상기 제1 및 제2 동박층(31,32) 상에 형성될 수 있다.Then, an insulating
여기서, 상기 절연층(34)이 도전성 범프(33)를 관통하여 상기 제1 및 제2 동박층(31,32) 상에 형성될 수 있도록, 상기 도전성 범프(33)는 상단이 뾰족한 모양, 예컨대 원추형 모양 등으로 형성될 수 있다.Here, the
다음으로, 도 8에 도시된 바와 같이, 상기 코어기판(10)의 상부 및 하부에, 상기 복수의 도전성 범프(33)가 관통 형성된 절연층(34)이 일면에 구비된 상기 제1 및 제2 동박층(31,32) 배치한다. 이때, 상기 도전성 범프(33)의 노출된 상단이 상기 코어기판(10)을 향하도록 배치한다.Next, as shown in FIG. 8, the first and second surfaces having an insulating
그런 다음, 도 9에 도시된 바와 같이, 상기 코어기판(10), 상기 도전성 범프(33) 및 절연층(34)이 형성된 상기 제1 및 제2 동박층(31,32)을 일괄적으로 적층한 후 가열 및 가압하여, 상기 회로패턴(11) 및 상기 패드(21)에 상기 도전성 범프(33)를 접속시킨다.Then, as illustrated in FIG. 9, the
이와 같이 본 발명의 실시예에 따르면, 상기 칩(20)이 내장된 코어기판(10)의 상하부에, 상기 도전성 범프(33)가 관통 형성된 절연층(34)이 일면에 구비된 동박층들(31,32)을 적층하는 공정만으로도 층간에 필요한 전기적 연결이 이루어지도록 할 수 있으므로, 칩 내장 인쇄회로기판의 제조 공정을 단순화할 수 있는 장점이 있다.As described above, according to the exemplary embodiment of the present invention, the upper and lower portions of the
그 다음에, 도 10에 도시된 바와 같이, 상기 제1 및 제2 동박층(31,32)의 일부분을 제거하여, 상기 도전성 범프(33)와 접속되는 제1 동박패턴(31a) 및 제2 동박패턴(32a)을 형성한다.Next, as shown in FIG. 10, portions of the first and second copper foil layers 31 and 32 are removed to connect the first and second
그런 후에, 도 11에 도시된 바와 같이, 상기 제1 및 제2 동박패턴(31a,32a) 상부에 솔더레지스트(40)를 도포하고 나서, 상기 제1 및 제2 동박패턴(31a,32a)의 상면 일부를 노출시키도록 상기 솔더레지스트(40)를 포토리소그래피 공정으로 패터닝한다.Thereafter, as shown in FIG. 11, the solder resist 40 is coated on the first and second
한편, 상술한 바와 같이 상기 코어기판(10), 제1 및 제2 동박층(31,32)을 동시에 일괄적으로 적층하는 대신에, 순차적으로 적층할 수도 있는데, 이들을 순차적으로 적층하는 방법에 대하여 앞서 참조한 도 2 내지 도 5, 및 도 12 내지 도 14를 참조하여 설명하기로 한다.Meanwhile, as described above, instead of stacking the
도 12 내지 도 14는 본 발명의 실시예에 따른 칩 내장 인쇄회로기판의 다른 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.12 to 14 are cross-sectional views sequentially illustrating a method of manufacturing a chip embedded printed circuit board according to an exemplary embodiment of the present invention.
먼저, 도 2에 도시된 바와 같이, 회로패턴(11)이 구비된 코어기판(10)에 캐비티(12)를 천공하고, 도 3에 도시된 바와 같이, 상기 코어기판(10)의 하면에 캐리어 필름(100)을 부착한다.First, as shown in FIG. 2, the
그런 다음, 도 4에 도시된 바와 같이, 복수의 패드(21)가 하면에 구비된 칩(20)을 상기 캐비티(12)에 삽입하여 상기 캐리어 필름(100) 상에 고정시킨 후, 도 5에 도시된 바와 같이, 상기 캐비티(12)와 상기 칩(20) 사이에 충진재(22)를 충전시킨다.Then, as shown in FIG. 4, the plurality of
다음으로, 도 12에 도시된 바와 같이 상기 코어기판(10)의 상면에, 상기 코어기판(10) 상면에 형성된 상기 회로패턴(11)과 대응하는 복수의 도전성 범프(33) 가 관통 형성된 절연층(34)이 일면에 구비된 제1 동박층(31)을 적층, 가열 및 가압하여, 상기 회로패턴(11)에 상기 도전성 범프(33)를 접속시킨다.Next, as shown in FIG. 12, an insulating layer having a plurality of
그런 후에, 도 13에 도시된 바와 같이, 상기 캐리어 필름(100)을 제거한다.Thereafter, as shown in FIG. 13, the
그런 다음, 도 14에 도시된 바와 같이, 상기 캐리어 필름(100)이 제거되어 노출된 상기 코어기판(100)의 하면에, 상기 칩(20)의 패드(21) 및 상기 코어기판(10) 하면의 회로패턴(11)과 대응하는 복수의 도전성 범프(33)가 관통 형성된 절연층(34)이 일면에 구비된 제2 동박층(32)을 적층, 가열 및 가압하여, 상기 패드(21) 및 상기 회로패턴(11)에 상기 도전성 범프(33)를 접속시킨다.Then, as shown in Figure 14, the
상기 동박층들(31,32)의 적층 순서는, 상술한 바와 같이 상기 코어기판(10)의 상부에 제1 동박층(31)을 먼저 적층한 다음, 상기 코어기판(10)의 하부에 제2 동박층(32)을 적층할 수도 있지만, 이와 반대로 상기 제2 동박층(32)을 상기 코어기판(10)의 하부에 적층한 후, 상기 제1 동박층(31)을 상기 코어기판(10)의 상부에 적층하는 순서로 공정을 진행할 수도 있다. 다만, 상기 제2 동박층(32)을 상기 코어기판(10)의 하부에 먼저 적층하는 경우, 상기 캐리어 필름(100)은 코어기판(10)의 상면에 부착될 수 있다.In the stacking order of the copper foil layers 31 and 32, as described above, the first
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.Preferred embodiments of the present invention described above are disclosed for the purpose of illustration, and various substitutions, modifications, and changes within the scope without departing from the spirit of the present invention for those skilled in the art to which the present invention pertains. It will be possible, but such substitutions, changes and the like should be regarded as belonging to the following claims.
도 1은 본 발명의 실시예에 따른 칩 내장 인쇄회로기판의 구조를 나타낸 단면도.1 is a cross-sectional view showing the structure of a chip embedded printed circuit board according to an embodiment of the present invention.
도 2 내지 도 11은 본 발명의 실시예에 따른 칩 내장 인쇄회로기판의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.2 to 11 are cross-sectional views sequentially illustrating a method of manufacturing a chip embedded printed circuit board according to an exemplary embodiment of the present invention.
도 12 내지 도 14는 본 발명의 실시예에 따른 칩 내장 인쇄회로기판의 다른 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.12 to 14 are process cross-sectional views sequentially shown to explain another method for manufacturing a chip embedded printed circuit board according to an exemplary embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
10: 코어기판 11: 회로패턴10: core substrate 11: circuit pattern
12: 캐비티 20: 칩12: cavity 20: chip
21: 패드 22: 충진재21: Pad 22: Filler
31: 제1 동박층 31a: 제1 동박패턴31: first
32: 제2 동박층 32a: 제2 동박패턴32: second
33: 도전성 범프 34: 절연층33: conductive bump 34: insulating layer
40: 솔더레지스트 100: 캐리어 필름40: solder resist 100: carrier film
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