JP2003332739A - Multilayered printed wiring board and method of manufacturing multilayered printed wiring board - Google Patents

Multilayered printed wiring board and method of manufacturing multilayered printed wiring board

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JP2003332739A
JP2003332739A JP2002138972A JP2002138972A JP2003332739A JP 2003332739 A JP2003332739 A JP 2003332739A JP 2002138972 A JP2002138972 A JP 2002138972A JP 2002138972 A JP2002138972 A JP 2002138972A JP 2003332739 A JP2003332739 A JP 2003332739A
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Japan
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wiring board
printed wiring
multilayer printed
layer
hole
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Japanese (ja)
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Yasushi Inagaki
靖 稲垣
Yoshinori Takenaka
芳紀 竹中
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Ibiden Co Ltd
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Ibiden Co Ltd
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  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a multilayered printed wiring board that can increase the arranging density of through holes and, at the same time, can be reduced in thickness. <P>SOLUTION: Since through holes 36 are formed by packing metal layers 32 and 34 in the non-through holes 26 of an insulating layer 20 forming a core substrate 30, the strength of the substrate 30 is improved and the thickness of the substrate 30 can be reduced. Consequently, the thickness of the multilayered wiring board can be reduced and the thermal conductivity of the wiring board can be improved. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】ICチップなどの電子部品を
載置するパッケージ基板に用い得る多層プリント配線板
に関し、特にコア基板に層間樹脂絶縁層をビルドアップ
してなる多層プリント配線板及び多層プリント配線板の
製造方法に関するのもである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer printed wiring board that can be used as a package substrate on which electronic parts such as IC chips are mounted, and more particularly to a multilayer printed wiring board and a multilayer printed wiring formed by building up an interlayer resin insulation layer on a core substrate. It also relates to a method for manufacturing a plate.

【0002】[0002]

【従来の技術】従来、ビルドアップ多層プリント配線板
は、例えば、特開平9−130050号に開示される方
法にて製造されている。すなわち、スルーホールを形成
したコア基板の上に層間樹脂絶縁層を積層し、該層間樹
脂絶縁層の上に回路パターンを形成する。これを繰り返
すことにより、ビルドアップ多層プリント配線板が得ら
れる。
2. Description of the Related Art Conventionally, build-up multilayer printed wiring boards have been manufactured, for example, by the method disclosed in JP-A-9-130050. That is, the interlayer resin insulation layer is laminated on the core substrate having the through holes, and the circuit pattern is formed on the interlayer resin insulation layer. By repeating this, a build-up multilayer printed wiring board is obtained.

【0003】[0003]

【発明が解決しようとする課題】現在、使用されている
1GHz程度のICチップからさらに高周波のICチッ
プを用いるためには、電源の供給不足を緩和しなければ
ならない。特に初期起動時におけるICチップへの電源
の供給不足が発生すると、誤動作やシステムエラーを引
き起こしやすくなってしまう。そのため、電源を伝える
ための導体回路を多くする必要がある。しかしながら、
現在、コア基板に表裏の導通を取るためのスルーホール
を形成する際、ドリルにより貫通孔を穿設している。ド
リルでは、最小300μm程度となり、アライメント等
を考慮すると単位面積当たりの形成される貫通孔の数も
限定されてしまう。
In order to use an IC chip of a higher frequency than the IC chip of about 1 GHz currently used, it is necessary to mitigate the shortage of power supply. In particular, if the supply of power to the IC chip is insufficient at the time of initial startup, malfunctions and system errors are likely to occur. Therefore, it is necessary to increase the number of conductor circuits for transmitting power. However,
At present, when forming a through hole for establishing electrical conduction between the front and back sides of a core substrate, a through hole is drilled. With a drill, the minimum diameter is about 300 μm, and the number of through holes formed per unit area is also limited in consideration of alignment and the like.

【0004】これに代わる技術として、ドリルにより通
孔を穿設する方法を検討した。レーザにより、ドリルよ
りは小さい貫通孔を形成されるので、単位面積当たりに
形成される貫通孔の数も増やすことが可能となった。け
れど、導通を取るためにめっき等により導体層を形成す
るもしくはコア基板としての平坦性を保つために、貫通
孔内に穴埋め樹脂等を充填させることが、小さい貫通孔
ではできないということが発生しました。
As an alternative technique, a method of forming a through hole with a drill was examined. Since the laser forms a through hole smaller than that of a drill, it is possible to increase the number of through holes formed per unit area. However, it may not be possible to fill a hole filling resin or the like into the through holes with a small through hole in order to form a conductive layer by plating or the like for electrical continuity or to maintain the flatness of the core substrate. did.

【0005】また、元々コア基板の厚みが1.0mm程
度であるために、起こりうる事態であるということも推
定して、基板厚みを0.6mm以下にして、同様に行っ
てみたが、基板自体の強度がなく、反りが発生したりし
て、導体層の位置ズレや断線等を引き起こしてしまっ
た。特に、ビルドアップを形成するときの熱履歴による
反りを低減することができないのである。そのために、
基板の厚みを薄くすることによりレーザで開口すること
は行えるが、基板自体の強度がなく、実用することがで
きなかった。
It was also estimated that the core substrate had a thickness of about 1.0 mm, which is a possible situation, and the substrate thickness was reduced to 0.6 mm or less. The conductor itself had no strength, and warpage occurred, which caused positional displacement or disconnection of the conductor layer. In particular, it is not possible to reduce warpage due to thermal history when forming a buildup. for that reason,
Although it is possible to open the substrate with a laser by reducing the thickness of the substrate, it was not possible to put it into practical use because the substrate itself has no strength.

【0006】本発明は上述した課題を解決するためなさ
れたものであり、その目的とするところは、スルーホー
ルの配設密度を高め得ると共に、厚みを薄くできる多層
プリント配線板及び該多層プリント配線板の製造方法を
提供することにある。
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a multilayer printed wiring board and a multilayer printed wiring board capable of increasing the arrangement density of through holes and reducing the thickness. It is to provide a method for manufacturing a plate.

【0007】[0007]

【課題を解決するための手段】上述した課題を解決する
ため、請求項1の多層プリント配線板では、スルーホー
ル内が金属で充填されたコア基板に、層間樹脂絶縁層及
び導体回路をビルドアップしてなることを技術的特徴と
する。
In order to solve the above-mentioned problems, in the multilayer printed wiring board according to claim 1, the interlayer resin insulation layer and the conductor circuit are built up on the core substrate whose through holes are filled with metal. What is done is a technical feature.

【0008】また、請求項2は、コア基板に層間樹脂絶
縁層及び導体回路をビルドアップしてなる多層プリント
配線板において、前記コア基板は、非貫通孔が形成さ
れ、該非貫通孔に2種類以上の金属で充填されスルーホ
ールが形成されて、該コア基板には、片面もしくは両面
ビルドアップされていることを技術的特徴とする。
According to a second aspect of the present invention, in a multilayer printed wiring board formed by building up an interlayer resin insulation layer and a conductor circuit on a core substrate, the core substrate has a non-through hole, and the non-through hole has two types. A technical feature is that a through hole is formed by being filled with the above metal, and the core substrate is built up on one side or both sides.

【0009】請求項3では、前記多層プリント配線板
は、表層には、半田バンプを介してICチップが接続さ
れていて、その裏面には、外部基板との接続端子が実装
されていることを技術的特徴とする。
According to a third aspect of the present invention, in the multilayer printed wiring board, an IC chip is connected to a surface layer via solder bumps, and a connection terminal to an external substrate is mounted on a back surface thereof. It is a technical feature.

【0010】請求項4では、前記多層プリント配線板
は、コア基板に片面ビルドアップされていて、ビルドア
ップの表層には、半田バンプを介してICチップが接続
されていて、その裏面のコア基板の表層には、外部基板
との接続端子が実装されていることを技術的特徴とす
る。
According to a fourth aspect of the present invention, the multilayer printed wiring board is built up on one side of a core board, and an IC chip is connected to a surface layer of the buildup via solder bumps, and the core board on the back side of the IC board is connected. A technical feature is that a connection terminal to an external substrate is mounted on the surface layer of the.

【0011】請求項5は、前記2種類以上の金属は、少
なくとも無電解めっき膜、電解めっき膜であることを技
術的特徴とする。
A fifth aspect of the invention is characterized in that the two or more kinds of metals are at least an electroless plating film and an electrolytic plating film.

【0012】請求項6は、少なくとも以下の(A)〜
(D)の工程を備えることを特徴とする多層プリント配
線板の製造方法: (A)絶縁層の片面に金属箔が積層されてなる片面銅張
積層板の前記絶縁層に、レーザで片面の金属箔へ至る非
貫通孔を穿設する工程; (B)前記絶縁層の非貫通孔に金属を充填してスルーホ
ールを形成すると共に、前記金属箔の非積層面に導体層
を形成する工程; (C)前記導体層及び前記金属箔をエッチングして導体
回路を形成し、前記絶縁層をコア基板とする工程; (D)前記コア基板の片面又は両面にビルドアップ層を
形成する工程。
A sixth aspect of the present invention is at least the following (A) to
A method for manufacturing a multilayer printed wiring board, characterized by comprising the step (D): (A) One side of the insulating layer of a single-sided copper-clad laminate obtained by laminating a metal foil on one side of the insulating layer with a laser. A step of forming a non-through hole reaching the metal foil; (B) a step of filling the non-through hole of the insulating layer with a metal to form a through hole and forming a conductor layer on the non-laminated surface of the metal foil. (C) a step of etching the conductor layer and the metal foil to form a conductor circuit and using the insulating layer as a core substrate; (D) a step of forming a build-up layer on one side or both sides of the core substrate.

【0013】請求項7は、少なくとも以下の(A)〜
(E)の工程を備えることを特徴とする多層プリント配
線板の製造方法: (A)絶縁層の両面に金属箔が積層されてなる両面銅張
積層板の片面の金属箔に、エッチングによりコンフォー
マルマスクを形成する工程; (B)前記コンフォーマルマスクを用いて前記絶縁層に
レーザで裏面の金属箔へ至る非貫通孔を穿設する工程; (C)前記絶縁層の非貫通孔に金属を充填してスルーホ
ールを形成すると共に、前記コンフォーマルマスク面に
導体層を形成する工程; (D)前記導体層及び前記金属箔をエッチングして導体
回路を形成し、前記絶縁層をコア基板とする工程; (E)前記コア基板の片面又は両面にビルドアップ層を
形成する工程。
A seventh aspect is at least the following (A) to
A method for manufacturing a multilayer printed wiring board, which comprises the step (E): (A) A metal foil on one side of a double-sided copper-clad laminate obtained by laminating metal foils on both sides of an insulating layer, A step of forming a formal mask; (B) a step of forming a non-through hole reaching the metal foil on the back surface with a laser in the insulating layer using the conformal mask; (C) a metal in the non-through hole of the insulating layer And forming a through hole and forming a conductor layer on the conformal mask surface; (D) etching the conductor layer and the metal foil to form a conductor circuit, and forming the insulating layer on the core substrate. And (E) a step of forming a buildup layer on one side or both sides of the core substrate.

【0014】請求項8は、少なくとも(A)〜(D)の
工程を備えることを特徴とする多層プリント配線板の製
造方法: (A)絶縁層の両面に金属箔が積層されてなる両面銅張
積層板の片面の金属箔から直接レーザで裏面の金属箔へ
至る非貫通孔を穿設する工程; (B)前記絶縁層の非貫通孔に金属を充填してスルーホ
ールを形成するとともに前記金属箔の開口面に導体層を
形成する工程; (C)前記導体層及び前記金属箔をエッチングして導体
回路を形成し、前記絶縁層をコア基板とする工程; (D)前記コア基板の片面または両面にビルドアップ層
を形成する工程。
A method for manufacturing a multilayer printed wiring board, comprising at least steps (A) to (D): (A) Double-sided copper obtained by laminating metal foils on both sides of an insulating layer. A step of forming a non-through hole from the metal foil on one surface of the stretched laminated plate directly to the metal foil on the back surface by laser; (B) forming a through hole by filling the non-through hole of the insulating layer with a metal; A step of forming a conductor layer on the opening surface of the metal foil; (C) a step of etching the conductor layer and the metal foil to form a conductor circuit and using the insulating layer as a core substrate; (D) of the core substrate The process of forming a build-up layer on one side or both sides.

【0015】請求項9は、前記非貫通孔に充填される金
属は、少なくとも無電解めっき膜、電解めっき膜である
ことを技術的特徴とする。
A ninth aspect of the invention is characterized in that the metal filled in the non-through hole is at least an electroless plating film or an electrolytic plating film.

【0016】請求項10は、前記(A)工程の前又は後
に、金属箔をライトエッチングにより予め薄くする工程
を行うことを技術的特徴とする。
A tenth aspect of the invention is characterized in that, before or after the step (A), a step of thinning the metal foil in advance by light etching is performed.

【0017】請求項1、請求項2の多層プリント配線
板、請求項6、請求項7、請求項8の多層プリント配線
板の製造方法では、スルーホール内に金属層を充填させ
ることにより、コア基板の強度を確保することができ、
反りなどがなくなり、コア基板を薄くすることが可能と
なり、多層プリント配線板全体の厚みを減らすことがで
きる。これにより、ICチップと外部端子との接続距離
を短くすることができるため、ループインダクタンスを
低減し電気特性が向上する。また、上述したようにコア
基板を薄くでき、且つ、金属層へ至る非貫通孔を絶縁層
に形成すればよいため、従来のコア基板と比較してレー
ザにより穿設する通孔の深さが半分以下になる。従っ
て、レーザにより容易に微細な非貫通孔を穿設でき、小
径のスルーホールを形成することが可能になるので、多
層プリント配線板の集積度を高めることができる。単位
面積あたりの孔数が増えるので、電源として使用できる
本数が増大する。そのため、電源供給量が増し、誤動作
が防止される。非貫通孔は、テーパー状でも、直線状で
あってもよい。
In the method for manufacturing a multilayer printed wiring board according to any one of claims 1 and 2, and the method for manufacturing a multilayer printed wiring board according to claims 6, 7, and 8, a core is formed by filling a metal layer in a through hole. The strength of the board can be secured,
The warp and the like are eliminated, the core substrate can be made thinner, and the thickness of the entire multilayer printed wiring board can be reduced. As a result, the connection distance between the IC chip and the external terminal can be shortened, so that the loop inductance is reduced and the electrical characteristics are improved. Further, as described above, the core substrate can be made thin, and the non-through hole reaching the metal layer can be formed in the insulating layer. Therefore, the depth of the through hole formed by the laser is smaller than that of the conventional core substrate. Less than half. Therefore, it is possible to easily form a fine non-through hole with a laser and to form a through hole having a small diameter, so that the degree of integration of the multilayer printed wiring board can be increased. Since the number of holes per unit area increases, the number that can be used as a power source increases. Therefore, the power supply amount is increased, and malfunction is prevented. The non-through holes may be tapered or linear.

【0018】多層プリント配線板は、表層には、半田バ
ンプを介してICチップが接続されていて、その裏面に
は、外部基板との接続端子が実装されていることが望ま
しい。それにより、パッケージ基板として用いることが
でき、従来よりも薄くすることができる。そのために、
より薄い筐体内に収容することができる。
In the multilayer printed wiring board, it is preferable that an IC chip is connected to the surface layer via solder bumps and a connection terminal to an external substrate is mounted on the back surface thereof. Thereby, it can be used as a package substrate and can be made thinner than before. for that reason,
It can be housed in a thinner housing.

【0019】多層プリント配線板は、コア基板に片面ビ
ルドアップされていて、ビルドアップの表層には、半田
バンプを介してICチップが接続されていて、その裏面
のコア基板の表層には、外部基板との接続端子が実装さ
れていることが望ましい。ビルドアップにより、高密度
化、集積されたバンプを形成することができ、コア基板
としての銅張積層板としての強度を有しているので、外
部端子であるPGA/BGAと外部基板との剥がれを防
止することができる。
The multilayer printed wiring board is built up on one side on a core board, and an IC chip is connected to the surface layer of the buildup via solder bumps. It is desirable that the connection terminal with the board is mounted. Since build-up allows high density and integrated bumps to be formed, and has strength as a copper clad laminate as a core substrate, peeling between the PGA / BGA which is an external terminal and the external substrate Can be prevented.

【0020】請求項5の多層プリント配線板及び請求項
9の多層プリント配線板の製造方法では、下層に無電解
めっき膜、上層に電解めっき膜を形成させる。充填され
る金属層を無電解めっき膜、電解めっき膜の2層とする
ことで、コア基板の強度を高めることができる。無電解
めっきにより、金属箔とで密着性が良くなり、コアに応
力が加わっても、その部分での引き剥がされることがな
い。そのため、電気接続性、信頼性も向上する。
In the multilayer printed wiring board according to the fifth aspect and the method for manufacturing the multilayer printed wiring board according to the ninth aspect, the electroless plated film is formed on the lower layer and the electrolytic plated film is formed on the upper layer. The strength of the core substrate can be increased by forming the filled metal layer into two layers, an electroless plating film and an electrolytic plating film. By the electroless plating, the adhesion with the metal foil is improved, and even if stress is applied to the core, the core is not peeled off. Therefore, electrical connectivity and reliability are also improved.

【0021】請求項9の多層プリント配線板の製造方法
では、金属箔に予めエッチングを施すことにより、回路
を形成する際に、アンダーカットや金属箔残りを防止す
ることができる。これにより、狭ピッチで導体回路を形
成することができる。
In the method for manufacturing a multilayer printed wiring board according to the ninth aspect of the present invention, by etching the metal foil in advance, it is possible to prevent undercut and metal foil residue when forming a circuit. As a result, the conductor circuit can be formed with a narrow pitch.

【0022】[0022]

【発明の実施の形態】以下、本発明の実施形態について
図を参照して説明する。 [第1実施形態]先ず、本発明の第1実施形態に係る多層
プリント配線板の構成について、断面図を示す図6を参
照して説明する。図6に示すように、多層プリント配線
板10では、コア基板30の表面に導体回路36b、裏
面に導体回路28aが形成され、更に、該導体回路36
b、28の上に層間樹脂絶縁層50、50が形成されて
いる。該層間樹脂絶縁層50、50には、バイアホール
60及び導体回路58が配設されている。該層間樹脂絶
縁層50、50の上層には、層間樹脂絶縁層150、1
50が形成されている。該層間樹脂絶縁層150、15
0には、バイアホール160及び導体回路(図略)が配
設されている。層間樹脂絶縁層150、150の上層に
はソルダーレジスト70、70が形成されており、該ソ
ルダーレジスト70の開口部71を介して、上面のバイ
アホール160に半田バンプ76Uが、下面のバイアホ
ール160にBGA76Dが形成されている。
BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. First Embodiment First, the structure of the multilayer printed wiring board according to the first embodiment of the present invention will be described with reference to FIG. 6 showing a sectional view. As shown in FIG. 6, in the multilayer printed wiring board 10, the conductor circuit 36b is formed on the front surface of the core substrate 30, and the conductor circuit 28a is formed on the back surface thereof.
Interlayer resin insulation layers 50, 50 are formed on b, 28. A via hole 60 and a conductor circuit 58 are provided in the interlayer resin insulation layers 50, 50. Interlayer resin insulation layers 150, 1 are formed on the interlayer resin insulation layers 50, 50.
50 are formed. The interlayer resin insulation layers 150, 15
At 0, a via hole 160 and a conductor circuit (not shown) are arranged. Solder resists 70, 70 are formed on the interlayer resin insulation layers 150, 150. The solder bumps 76U are formed in the via holes 160 on the upper surface and the via holes 160 on the lower surface through the openings 71 of the solder resist 70. BGA76D is formed on the.

【0023】図7は、多層プリント配線板10にICチ
ップ90が取り付けられた状態でドータボード94に載
置された状態を示している。ICチップ90のバンプ9
2に半田バンプ76Uを介し接続され、ドータボード9
4のバンプ96にBGA76Dを介して接続される。
FIG. 7 shows a state in which the IC chip 90 is mounted on the multilayer printed wiring board 10 and mounted on the daughter board 94. Bump 9 of IC chip 90
2 via the solder bump 76U, and the daughter board 9
No. 4 bump 96 is connected via BGA 76D.

【0024】本実施形態では、コア基板30を形成する
絶縁層20の非貫通孔26に金属層32、34を充填し
てスルーホール36を形成するため、コア基板30の強
度を高め、コア基板30を薄く形成することが可能とな
り、多層プリント配線板を厚みを減らし、熱伝導性を高
めることができる。また、多層プリント配線板10の厚
みを減らすことができるので、ICチップ90とドータ
ボード(外部端子)94との接続距離を短くすることが
できるため、ループインダクタンスを低減し電気特性が
向上する。
In the present embodiment, since the non-through holes 26 of the insulating layer 20 forming the core substrate 30 are filled with the metal layers 32 and 34 to form the through holes 36, the strength of the core substrate 30 is increased and the core substrate 30 is improved. It becomes possible to form 30 thinly, the thickness of the multilayer printed wiring board can be reduced, and the thermal conductivity can be improved. Further, since the thickness of the multilayer printed wiring board 10 can be reduced, the connection distance between the IC chip 90 and the daughter board (external terminal) 94 can be shortened, so that the loop inductance is reduced and the electrical characteristics are improved.

【0025】本実施形態では、コア基板30の絶縁層2
0に金属層28へ至る非貫通孔26をレーザ加工にて形
成し、めっきで充填することでスルーホール36として
いる。ここで、金属層28へ至る非貫通孔26を形成す
ればよいため、従来のコア基板と比較してレーザにて穿
設する通孔の深さを浅くすることができる。従って、レ
ーザにより容易に微細な非貫通孔を穿設でき、小径のス
ルーホールを形成することが可能になるので、多層プリ
ント配線板の集積度を高めることができる。
In this embodiment, the insulating layer 2 of the core substrate 30 is used.
A non-through hole 26 reaching the metal layer 28 is formed at 0 by laser processing, and is filled with plating to form a through hole 36. Here, since the non-through hole 26 reaching the metal layer 28 may be formed, the depth of the through hole formed by the laser can be made smaller than that in the conventional core substrate. Therefore, it is possible to easily form a fine non-through hole with a laser and to form a through hole having a small diameter, so that the degree of integration of the multilayer printed wiring board can be increased.

【0026】ひき続き、図6を参照して上述した多層プ
リント配線板の製造方法について、図1〜図5を参照し
て説明する。 (1) 厚さ0.05〜0.2mmの樹脂からなる基板(絶縁
層)20の上面に5〜40μmの銅箔28がラミネート
されている片面銅張板20Aを出発材料とする(図1
(A))。ここで、絶縁層20としては、ガラスクロス
又アライミドクロスにエポキシ、BT(ビスマレイミド
トリアジン)、ポリイミド、オレフィンを浸漬してなる
もの他、ガラスクロス、アライミドクロス等の心材を有
さない樹脂、或いは、補強樹脂層をラミネートした樹脂
フィルムを用いることができる。ここで、片面銅張板2
0Aの銅箔28を予めライトエッチングにより薄膜化し
てもよい。 ここでは、銅箔を用いるがこの代わりに、
スパッタ、無電解めっき等により金属箔を形成すること
もできる。
Subsequently, a method of manufacturing the multilayer printed wiring board described above with reference to FIG. 6 will be described with reference to FIGS. (1) A single-sided copper clad plate 20A in which a copper foil 28 having a thickness of 5 to 40 μm is laminated on the upper surface of a substrate (insulating layer) 20 made of a resin having a thickness of 0.05 to 0.2 mm is used as a starting material (FIG. 1).
(A)). Here, the insulating layer 20 is made by dipping epoxy, BT (bismaleimide triazine), polyimide, or olefin in glass cloth or aramid cloth, and resin having no core material such as glass cloth or aramid cloth. Alternatively, a resin film laminated with a reinforcing resin layer can be used. Here, single-sided copper clad board 2
The 0 A copper foil 28 may be thinned in advance by light etching. Here, copper foil is used, but instead of this,
The metal foil can also be formed by sputtering, electroless plating or the like.

【0027】(2)その後、CO2レーザ、YAGレーザ又
はエキシマレーザにより、絶縁層20に、銅箔28パタ
ーンへ至る開口径50〜250μmの非貫通孔26を形
成する(図1(B))。本実施形態では、絶縁層20の
厚みが0.2〜0.4mmと薄いので、レーザで微細な孔
を明けることができる。
(2) Thereafter, a non-through hole 26 having an opening diameter of 50 to 250 μm reaching the pattern of the copper foil 28 is formed in the insulating layer 20 by a CO 2 laser, a YAG laser or an excimer laser (FIG. 1 (B)). . In this embodiment, since the insulating layer 20 has a thin thickness of 0.2 to 0.4 mm, it is possible to make fine holes with a laser.

【0028】(3)デスミヤ処理を施した後、パラジウム
触媒を付与し、無電解めっき液へ浸漬して、コア基板3
0の表面に均一に厚さ1〜5μmの無電解めっき膜32
を析出させる(図1(C))。ここでは、無電解めっき
を用いているが、スパッタにより銅、ニッケル等の金属
膜を形成することも可能である。スパッタはコスト的に
は不利であるが、樹脂との密着性を改善できる利点があ
る。
(3) After the desmear treatment, a palladium catalyst is applied and immersed in an electroless plating solution to obtain the core substrate 3
Electroless plating film 32 having a uniform thickness of 1 to 5 μm on the surface of 0
Are deposited (FIG. 1 (C)). Although electroless plating is used here, a metal film of copper, nickel, or the like can be formed by sputtering. Sputtering is disadvantageous in terms of cost, but has the advantage that it can improve the adhesion to the resin.

【0029】(4)引き続き、基板20を無電解めっき液
に浸漬し、無電解めっき膜32を介して電流を流して電
解めっき膜34を形成する。この際に、基板20の表面
を平坦にするように、電解めっき膜34を充填する(図
2(A))。
(4) Subsequently, the substrate 20 is immersed in an electroless plating solution, and an electric current is passed through the electroless plated film 32 to form an electrolytic plated film 34. At this time, the electrolytic plating film 34 is filled so as to make the surface of the substrate 20 flat (FIG. 2A).

【0030】(5)そして、上面の無電解めっき膜32及
び電解めっき膜34をエッチングして、スルーホール3
6のランド36a及び導体回路36bを形成し、同時
に、銅箔28をエッチングして導体回路28aを形成す
ることで、コア基板30を完成する(図2(B))。
(5) Then, the electroless plating film 32 and the electrolytic plating film 34 on the upper surface are etched to form the through hole 3
The land 36a and the conductor circuit 36b of No. 6 are formed, and at the same time, the copper foil 28 is etched to form the conductor circuit 28a, thereby completing the core substrate 30 (FIG. 2B).

【0031】なお、ここでは、無電解めっき膜32の上
に電解めっき膜34を形成したが、無電解めっき膜32
の上にレジストを形成し、所定のパターンに無電解めっ
き膜32を形成し、レジストを除去すると共に、レジス
ト下の無電解めっき膜32を剥離することでランド36
a及び導体回路36bを形成することも可能である。
Although the electrolytic plating film 34 is formed on the electroless plating film 32 in this example, the electroless plating film 32 is formed.
A resist is formed on the surface of the land 36 to form an electroless plating film 32 in a predetermined pattern, the resist is removed, and the electroless plating film 32 under the resist is peeled off.
It is also possible to form a and the conductor circuit 36b.

【0032】(6)第2銅錯体と有機酸とを含有するエッ
チング液により、導体回路36b、ランド36a、導体
回路28aの表面に粗化面(図示せず)を形成してもよ
い。その場合、必要に応じて、Sn置換を行ってもよい。
(6) A roughened surface (not shown) may be formed on the surfaces of the conductor circuit 36b, the land 36a, and the conductor circuit 28a with an etching solution containing a cupric complex and an organic acid. In that case, Sn substitution may be performed as needed.

【0033】(7)エポキシ、BT、ポリイミド、オレフ
ィン等からなる熱硬化性樹脂50αをコア基板30の表
面に塗布し、乾燥(プリベーク)を行う(図2
(C))。
(7) A thermosetting resin 50α made of epoxy, BT, polyimide, olefin, etc. is applied to the surface of the core substrate 30 and dried (prebaked) (FIG. 2).
(C)).

【0034】(8)次いで、該層間樹脂絶縁層50にCO2
レーザ、YAGレーザ又はエキシマレーザにより、導体
回路36b、導体回路28aへ至る開口径100〜25
0μmの非貫通孔51を形成した後、加熱して非貫通孔
51を有する層間樹脂絶縁層50を形成する(図3
(A))。層間樹脂絶縁層を構成する樹脂としては、上
述した絶縁層20と同じ樹脂を用いることもでき、異な
る樹脂を用いることも可能である。また、熱硬化性樹脂
の他、熱硬化性樹脂と熱可塑性樹脂との混合物を用いる
ことができ、更に、シリコン、樹脂等のフィラーを混入
することができる。ここで、溶解性フィラーを混合し、
該フィラーを薬液で溶解することで、層間樹脂絶縁層の
表面を粗化することもできる。なお、ここでは樹脂を塗
布しているが、絶縁層20と同様、もしくは、Bステー
ジのフィルムを圧着してもよい。
(8) Next, CO 2 is applied to the interlayer resin insulation layer 50.
Laser, YAG laser, or excimer laser is used to open the conductor circuit 36b and the conductor circuit 28a with an opening diameter of 100 to 25.
After forming the non-through hole 51 of 0 μm, it is heated to form the interlayer resin insulating layer 50 having the non-through hole 51 (FIG. 3).
(A)). As the resin forming the interlayer resin insulating layer, the same resin as the insulating layer 20 described above may be used, or a different resin may be used. In addition to the thermosetting resin, a mixture of a thermosetting resin and a thermoplastic resin can be used, and a filler such as silicon or resin can be mixed. Here, the soluble filler is mixed,
The surface of the interlayer resin insulation layer can be roughened by dissolving the filler with a chemical solution. Although the resin is applied here, a film similar to the insulating layer 20 or a B stage film may be pressure-bonded.

【0035】(9)酸もしくは酸化剤で粗化処理を施した
後、パラジウム触媒を付与し、無電解めっき液へ浸漬し
て、層間樹脂絶縁層50の表面に均一に厚さ1〜5μm
の無電解めっき膜52を析出させる(図3(B))。
(9) After roughening treatment with an acid or an oxidizing agent, a palladium catalyst is applied and immersed in an electroless plating solution to uniformly coat the surface of the interlayer resin insulation layer 50 with a thickness of 1 to 5 μm.
The electroless plated film 52 is deposited (FIG. 3 (B)).

【0036】(10)引き続き、無電解めっき膜52の表面
に所定パターンのめっきレジスト54を形成する(図3
(C))。
(10) Subsequently, a plating resist 54 having a predetermined pattern is formed on the surface of the electroless plating film 52 (see FIG. 3).
(C)).

【0037】(11)そして、レジスト54の非形成部に電
解めっき膜56を形成する(図4(A))。
(11) Then, an electrolytic plating film 56 is formed on the non-formed portion of the resist 54 (FIG. 4 (A)).

【0038】(12)次に、レジスト54を剥離除去した
後、エッチングし、めっきレジスト下の無電解めっき膜
52を溶解除去し、無電解めっき52及び電解銅めっき
膜56からなる厚さ18μm(10〜30μm)の導体
回路58及びバイアホール60を得る(図4(B))。
その後、導体回路58及びバイアホール60の表面に粗
化層(図示せず)を設ける。
(12) Next, after removing the resist 54 by peeling and etching, the electroless plating film 52 under the plating resist is dissolved and removed, and the thickness of the electroless plating 52 and the electrolytic copper plating film 56 is 18 μm ( A conductor circuit 58 and a via hole 60 of 10 to 30 μm) are obtained (FIG. 4 (B)).
Then, a roughening layer (not shown) is provided on the surfaces of the conductor circuit 58 and the via hole 60.

【0039】(13)更に、上述した(7)〜(12)工程を繰り
返し、層間樹脂絶縁層50の上に、導体回路158及び
バイアホール160を備える層間樹脂絶縁層150を形
成する(図4(C))。
(13) Further, the above steps (7) to (12) are repeated to form the interlayer resin insulation layer 150 having the conductor circuit 158 and the via hole 160 on the interlayer resin insulation layer 50 (FIG. 4). (C)).

【0040】(14)上述した多層プリント配線板にはんだ
バンプを形成する。基板の両面に、ソルダーレジスト組
成物を20μmの厚さで塗布し、乾燥処理を行った後、円
パターン(マスクパターン)が描画された厚さ5mmのフ
ォトマスクフィルム(図示せず)を密着させて載置し、
紫外線で露光し、現像処理する。そしてさらに、加熱処
理し、はんだパッド部分(バイアホールとそのランド部
分を含む)の開口部71を有するソルダーレジスト層
(厚み20μm)70を形成する(図5(A))。
(14) Solder bumps are formed on the above-mentioned multilayer printed wiring board. After applying the solder resist composition to a thickness of 20 μm on both sides of the substrate and performing a drying process, a 5 mm-thick photomask film (not shown) on which a circular pattern (mask pattern) is drawn is brought into close contact. And place
It is exposed to ultraviolet rays and developed. Then, heat treatment is further performed to form a solder resist layer (thickness 20 μm) 70 having an opening 71 of a solder pad portion (including a via hole and a land portion thereof) (FIG. 5A).

【0041】(15)その後、塩化ニッケル2.3 ×10
-1mol/l、次亜リン酸ナトリウム2.8 ×10-1m ol/l、クエ
ン酸ナトリウム1.6 ×10-1mol/l、からなるpH=4.
5の無電解ニッケルめっき液に、20分間浸漬して、開口
部71に厚さ5μmのニッケルめっき層73を形成す
る。さらに、その基板を、シアン化金カリウム7.6 ×10
-3mol/l、塩化アンモニウム1.9 ×10-1mol/l、クエン酸
ナトリウム1.2 ×10-1mol/l、次亜リン酸ナトリウム1.7
×10-1mol/lからなる無電解金めっき液に80℃の条件で
7.5分間浸漬して、ニッケルめっき層73上に厚さ0.
03μmの金めっき層74を形成する(図5(B))。
(15) After that, nickel chloride 2.3 × 10
-1 mol / l , sodium hypophosphite 2.8 × 10 −1 mol / l , sodium citrate 1.6 × 10 −1 mol / l , pH = 4.
The nickel plating layer 73 having a thickness of 5 μm is formed in the opening 71 by immersing in the electroless nickel plating solution of No. 5 for 20 minutes. Further, the substrate was replaced with potassium gold cyanide 7.6 × 10.
-3 mol / l , ammonium chloride 1.9 x 10 -1 mol / l , sodium citrate 1.2 x 10 -1 mol / l , sodium hypophosphite 1.7
The electroless gold plating solution of × 10 -1 mol / l was immersed in the electroless gold plating solution at 80 ° C. for 7.5 minutes to give a thickness of 0.
A gold plating layer 74 of 03 μm is formed (FIG. 5 (B)).

【0042】(16)そして、ソルダーレジスト層70の開
口部71に、半田ペーストを充填する(図示せず)。そ
の後、開口部71に充填された半田を 200℃でリフロー
することにより、上面に半田バンプ(半田体)76U、
下面にBGAを形成する(図6参照)。ここでは、下面
にBGAを形成したがこの代わりに導電性接続ピンを取
り付けることもできる。
(16) Then, the opening 71 of the solder resist layer 70 is filled with solder paste (not shown). Then, by reflowing the solder filled in the opening 71 at 200 ° C., solder bumps (solder body) 76U,
BGA is formed on the lower surface (see FIG. 6). Here, the BGA is formed on the lower surface, but a conductive connecting pin may be attached instead of this.

【0043】フラックス洗浄後、ルーターを持つ装置
で、基板を適当な大きさに分割切断した後、プリント配
線板の短絡、断線を検査するチェッカー工程を経て、所
望の該当するプリント配線板を得る。
After the flux cleaning, the substrate having a router is cut into pieces of appropriate size, and a checker process for inspecting the printed wiring board for short circuits and disconnection is performed to obtain a desired printed wiring board.

【0044】[第2実施形態]引き続き、本発明の第2実
施形態に係る多層プリント配線板について、図8を参照
して説明する。図6を参照して上述した第1実施形態に
おいては、コア基板30の両面に層間樹脂絶縁層50、
150、バイアホール60、160が形成された。これ
に対して、第2実施形態では、コア基板の片面に層間樹
脂絶縁層50、150、バイアホール60、160が形
成されている。コア基板30の下面側には、ソルダーレ
ジスト層70が設けられると共に、導体回路28aに導
電性接続ピン77が取り付けられている。
[Second Embodiment] Next, a multilayer printed wiring board according to a second embodiment of the present invention will be described with reference to FIG. In the first embodiment described above with reference to FIG. 6, the interlayer resin insulation layers 50 are formed on both surfaces of the core substrate 30,
150 and via holes 60 and 160 were formed. On the other hand, in the second embodiment, the interlayer resin insulation layers 50 and 150 and the via holes 60 and 160 are formed on one surface of the core substrate. A solder resist layer 70 is provided on the lower surface side of the core substrate 30, and conductive connection pins 77 are attached to the conductor circuit 28a.

【0045】[第3実施形態]本発明の第3実施形態に係
る多層プリント配線板及び多層プリント配線板の製造方
法について、図9〜図11を参照して説明する。図9
は、第3実施形態の多層プリント配線板の断面を示して
いる。第3実施形態では、第1実施形態と同様である。
但し、コア基板30の導体回路36bが、銅箔29、無
電解めっき膜32,電解めっき膜34の3層構造となっ
ている。
[Third Embodiment] A multilayer printed wiring board and a method for manufacturing the multilayer printed wiring board according to a third embodiment of the present invention will be described with reference to FIGS. 9 to 11. Figure 9
Shows a cross section of the multilayer printed wiring board of the third embodiment. The third embodiment is similar to the first embodiment.
However, the conductor circuit 36b of the core substrate 30 has a three-layer structure of the copper foil 29, the electroless plating film 32, and the electrolytic plating film 34.

【0046】引き続き、第3実施形態の多層プリント配
線板の製造方法について図10及び図11を参照して説
明する。第1実施形態では、片面銅張り板を用いてコア
基板を形成した。これに対して、第3実施形態では、図
10(A)に示すように、両面に銅箔28、29が積層
された銅張り積層板20Bを用いてコア基板を製造す
る。
Subsequently, a method of manufacturing the multilayer printed wiring board according to the third embodiment will be described with reference to FIGS. In the first embodiment, the core substrate is formed using the single-sided copper clad plate. On the other hand, in the third embodiment, as shown in FIG. 10A, the core substrate is manufactured using the copper clad laminate 20B having copper foils 28 and 29 laminated on both sides.

【0047】(1)即ち、厚さ0.05〜0.2mmの樹脂
からなる基板(絶縁層)20の両面に5〜40μmの銅
箔28、29がラミネートされている両面銅張板20B
を出発材料とする(図1(A))。ここで、絶縁層20
としては、ガラスクロス又アライミドクロスにエポキ
シ、BT(ビスマレイミドトリアジン)、ポリイミド、
オレフィンを浸漬してなるもの他、ガラスクロス、アラ
イミドクロス等の心材を有さない樹脂、或いは、補強樹
脂層をラミネートした樹脂フィルムを用いることができ
る。ここで、両面銅張板20Bの銅箔28、29を予め
ライトエッチングにより薄膜化してもよい。 ここで
は、銅箔を用いるがこの代わりに、スパッタ、無電解め
っき等により金属箔を形成することもできる。
(1) That is, a double-sided copper clad board 20B in which copper foils 28 and 29 of 5 to 40 μm are laminated on both sides of a substrate (insulating layer) 20 made of a resin having a thickness of 0.05 to 0.2 mm
Is used as a starting material (FIG. 1A). Here, the insulating layer 20
Examples include glass cloth or aramid cloth, epoxy, BT (bismaleimide triazine), polyimide,
Other than those obtained by immersing olefin, a resin having no core material such as glass cloth and aramid cloth, or a resin film laminated with a reinforcing resin layer can be used. Here, the copper foils 28, 29 of the double-sided copper clad board 20B may be thinned in advance by light etching. Here, a copper foil is used, but instead of this, a metal foil can be formed by sputtering, electroless plating, or the like.

【0048】(2)先ず、エッチングにより、上面の銅箔
29に開口29aを設け、銅箔29をコンフォーマルマ
スクとする(図10(B))。
(2) First, an opening 29a is formed in the upper copper foil 29 by etching, and the copper foil 29 is used as a conformal mask (FIG. 10B).

【0049】(3)その後、CO2レーザ、YAGレーザ又
はエキシマレーザにより、コンフォーマルマスク29の
開口29aを介し、絶縁層20に裏面銅箔28パターン
へ至る開口径50〜250μmの非貫通孔26を形成す
る(図10(C))。本実施形態では、絶縁層20の厚
みが0.2〜0.4mmと薄いので、レーザで微細な孔を
明けることができる。
(3) After that, a non-penetrating hole 26 having an opening diameter of 50 to 250 μm reaching the pattern of the back surface copper foil 28 on the insulating layer 20 through the opening 29a of the conformal mask 29 by a CO 2 laser, a YAG laser or an excimer laser. Are formed (FIG. 10C). In this embodiment, since the insulating layer 20 has a thin thickness of 0.2 to 0.4 mm, it is possible to make fine holes with a laser.

【0050】(4)デスミヤ処理を施した後、パラジウム
触媒を付与し、無電解めっき液へ浸漬して、コア基板3
0の表面に均一に厚さ1〜5μmの無電解めっき膜32
を析出させる(図11(A))。ここでは、無電解めっ
きを用いているが、スパッタにより銅、ニッケル等の金
属膜を形成することも可能である。スパッタはコスト的
には不利であるが、樹脂との密着性を改善できる利点が
ある。
(4) After the desmearing treatment, a palladium catalyst is applied and immersed in an electroless plating solution to form a core substrate 3
Electroless plating film 32 having a uniform thickness of 1 to 5 μm on the surface of 0
Are deposited (FIG. 11 (A)). Although electroless plating is used here, a metal film of copper, nickel, or the like can be formed by sputtering. Sputtering is disadvantageous in terms of cost, but has the advantage that it can improve the adhesion to the resin.

【0051】(5)引き続き、基板20を無電解めっき液
に浸漬し、無電解めっき膜32を介して電流を流して電
解めっき膜34を形成する。この際に、基板20の表面
を平坦にするように、電解めっき膜34を充填する(図
11(B))。
(5) Subsequently, the substrate 20 is immersed in an electroless plating solution, and an electric current is passed through the electroless plated film 32 to form an electrolytic plated film 34. At this time, the electrolytic plating film 34 is filled so as to flatten the surface of the substrate 20 (FIG. 11B).

【0052】(6)そして、上面の銅箔29、無電解めっ
き膜32及び電解めっき膜34をエッチングして、スル
ーホール36のランド36a及び導体回路36bを形成
し、同時に、銅箔28をエッチングして導体回路28a
を形成することで、コア基板30を完成する(図11
(C))。
(6) Then, the copper foil 29, the electroless plated film 32 and the electrolytic plated film 34 on the upper surface are etched to form the land 36a of the through hole 36 and the conductor circuit 36b, and at the same time, the copper foil 28 is etched. Conductor circuit 28a
To form the core substrate 30 (FIG. 11).
(C)).

【0053】なお、ここでは、無電解めっき膜32の上
に電解めっき膜34を形成したが、無電解めっき膜32
の上にレジストを形成し、所定のパターンに無電解めっ
き膜32を形成し、レジストを除去すると共に、レジス
ト下の無電解めっき膜32を剥離することでランド36
a及び導体回路36bを形成することも可能である。
Although the electrolytic plating film 34 is formed on the electroless plating film 32 here, the electroless plating film 32 is not formed.
A resist is formed on the surface of the land 36 to form an electroless plating film 32 in a predetermined pattern, the resist is removed, and the electroless plating film 32 under the resist is peeled off.
It is also possible to form a and the conductor circuit 36b.

【0054】(6)第2銅錯体と有機酸とを含有するエッ
チング液により、導体回路36b、ランド36a、導体
回路28aの表面に粗化面(図示せず)を形成する。
(6) A roughened surface (not shown) is formed on the surfaces of the conductor circuit 36b, the land 36a, and the conductor circuit 28a with an etching solution containing a cupric complex and an organic acid.

【0055】[第4実施形態]引き続き、本発明の第4実
施形態に係る多層プリント配線板について、図12を参
照して説明する。図9を参照して上述した第3実施形態
においては、コア基板30の両面に層間樹脂絶縁層5
0、150、バイアホール60、160が形成された。
これに対して、第4実施形態では、コア基板の片面に層
間樹脂絶縁層50、150、バイアホール60、160
が形成されている。コア基板30の下面側には、ソルダ
ーレジスト層70が設けられると共に、導体回路28a
に導電性接続ピン77が取り付けられている。
[Fourth Embodiment] Next, a multilayer printed wiring board according to a fourth embodiment of the present invention will be described with reference to FIG. In the third embodiment described above with reference to FIG. 9, the interlayer resin insulation layers 5 are formed on both surfaces of the core substrate 30.
0, 150 and via holes 60, 160 were formed.
On the other hand, in the fourth embodiment, the interlayer resin insulation layers 50 and 150 and the via holes 60 and 160 are formed on one surface of the core substrate.
Are formed. The solder resist layer 70 is provided on the lower surface side of the core substrate 30, and the conductor circuit 28a is provided.
A conductive connection pin 77 is attached to the.

【0056】[第5実施形態]引き続き、本発明の第5実
施形態に係る多層プリント配線板の製造方法について説
明する。上述した第3実施形態、第4実施形態では、両
面銅張り積層板の片面の銅箔にエッチングによる開口を
設け、コンフォマルマスクとした。これに対して、第5
実施形態では、図13(A)に示す両面の銅張り積層板
20Bにレーザで直接開口を穿設する。即ち、レーザ強
度を調整し、図13(B)に示すように片面の銅箔29
を貫通し、他面(裏面)の銅箔28に至る開口(非貫通
孔)26を樹脂層20に形成する。以降の工程は、第1
〜第4実施形態と同様であるため説明を省略する。
[Fifth Embodiment] Next, a method for manufacturing a multilayer printed wiring board according to a fifth embodiment of the present invention will be described. In the above-described third and fourth embodiments, an opening is formed by etching in the copper foil on one surface of the double-sided copper-clad laminate to form a conformal mask. On the other hand, the fifth
In the embodiment, a laser is used to directly form openings in the copper-clad laminate 20B on both sides shown in FIG. 13 (A). That is, by adjusting the laser intensity, as shown in FIG.
An opening (non-through hole) 26 penetrating through and reaching the copper foil 28 on the other surface (back surface) is formed in the resin layer 20. Subsequent steps are the first
-Because it is the same as the fourth embodiment, the description thereof will be omitted.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1実施形態に係る多層プリント配線
板の製造工程図である。
FIG. 1 is a manufacturing process diagram of a multilayer printed wiring board according to a first embodiment of the present invention.

【図2】第1実施形態に係る多層プリント配線板の製造
工程図である。
FIG. 2 is a manufacturing process diagram of the multilayer printed wiring board according to the first embodiment.

【図3】第1実施形態に係る多層プリント配線板の製造
工程図である。
FIG. 3 is a manufacturing process diagram of the multilayer printed wiring board according to the first embodiment.

【図4】第1実施形態に係る多層プリント配線板の製造
工程図である。
FIG. 4 is a manufacturing process diagram of the multilayer printed wiring board according to the first embodiment.

【図5】第1実施形態に係る多層プリント配線板の製造
工程図である。
FIG. 5 is a manufacturing process diagram of the multilayer printed wiring board according to the first embodiment.

【図6】第1実施形態に係る多層プリント配線板の断面
である。
FIG. 6 is a cross section of the multilayer printed wiring board according to the first embodiment.

【図7】第1実施形態に係る多層プリント配線板にIC
チップを搭載しドータボードへ取り付けた状態の断面で
ある。
FIG. 7 shows an IC for the multilayer printed wiring board according to the first embodiment.
It is a cross section of a state where a chip is mounted and attached to a daughter board.

【図8】第2実施形態に係る多層プリント配線板の断面
図である。
FIG. 8 is a sectional view of a multilayer printed wiring board according to a second embodiment.

【図9】第3実施形態に係る多層プリント配線板の断面
図である。
FIG. 9 is a sectional view of a multilayer printed wiring board according to a third embodiment.

【図10】第3実施形態に係る多層プリント配線板の製
造工程図である。
FIG. 10 is a manufacturing process diagram of the multilayer printed wiring board according to the third embodiment.

【図11】第3実施形態に係る多層プリント配線板の製
造工程図である。
FIG. 11 is a manufacturing process diagram of the multilayer printed wiring board according to the third embodiment.

【図12】第4実施形態に係る多層プリント配線板の断
面図である。
FIG. 12 is a sectional view of a multilayer printed wiring board according to a fourth embodiment.

【図13】第5実施形態に係る多層プリント配線板の製
造工程図である。
FIG. 13 is a manufacturing process diagram for a multilayer printed wiring board according to the fifth embodiment.

【符号の説明】[Explanation of symbols]

20A 片面銅張り板 20B 両面銅張り板 20 絶縁層 26 非貫通孔 28 銅箔 28a 導体回路 29 銅箔 29a 開口 30 コア基板 32 無電解めっき膜 34 電解めっき膜 36 スルーホール 36a ランド 36b 導体回路 50 層間樹脂絶縁層 58 導体回路 60 バイアホール 70 ソルダーレジスト 20A single sided copper plate 20B Double-sided copper clad board 20 insulating layer 26 Non-through hole 28 Copper foil 28a Conductor circuit 29 Copper foil 29a opening 30 core substrate 32 Electroless plating film 34 Electrolytic plating film 36 through hole 36a land 36b conductor circuit 50 interlayer resin insulation layer 58 Conductor circuit 60 via holes 70 Solder resist

フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 23/12 501 H05K 1/11 N H05K 1/11 3/00 N 3/00 3/06 A 3/06 3/42 620A 3/42 620 H01L 23/12 N Fターム(参考) 5E317 AA24 BB02 BB12 CC32 CC33 CC44 CC51 CD25 CD32 GG11 5E339 AB02 AC01 AD05 AE01 BC02 BD02 BD08 BD11 BE13 CD01 CG01 DD03 GG10 5E346 AA05 AA12 AA15 AA43 BB01 BB15 BB16 CC08 CC32 DD01 DD23 DD24 DD32 EE33 FF03 FF15 FF45 GG15 GG16 GG17 GG22 GG25 GG28 HH11 HH24Front page continuation (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 23/12 501 H05K 1/11 N H05K 1/11 3/00 N 3/00 3/06 A 3/06 3 / 42 620A 3/42 620 H01L 23/12 NF Term (Reference) 5E317 AA24 BB02 BB12 CC32 CC33 CC44 CC51 CD25 CD32 GG11 5E339 AB02 AC01 AD05 AE01 BC02 BD02 BD08 BD11 BE13 CD01 CG01 DD03 GG10 5E346 AA05 A15BB16A15AABBBBA15AABBBB A15A16BBA15 CC32 DD01 DD23 DD24 DD32 EE33 FF03 FF15 FF45 GG15 GG16 GG17 GG22 GG25 GG28 HH11 HH24

Claims (10)

【特許請求の範囲】[Claims] 【請求項1】 スルーホール内が金属で充填されたコア
基板に、層間樹脂絶縁層及び導体回路をビルドアップし
てなることを特徴とする多層プリント配線板。
1. A multilayer printed wiring board comprising a core substrate having a through hole filled with a metal, and an interlayer resin insulation layer and a conductor circuit built up on the core substrate.
【請求項2】 コア基板に層間樹脂絶縁層及び導体回路
をビルドアップしてなる多層プリント配線板において、 前記コア基板は、非貫通孔が形成され、該非貫通孔に2
種類以上の金属で充填されスルーホールが形成されて、
該コア基板には、片面もしくは両面ビルドアップされて
いることを特徴とする多層プリント配線板。
2. A multilayer printed wiring board, comprising a core board and an interlayer resin insulation layer and a conductor circuit built up on the core board, wherein the core board has a non-through hole formed therein.
Filled with more than one kind of metal to form a through hole,
A multilayer printed wiring board, characterized in that the core substrate is built up on one side or both sides.
【請求項3】 前記多層プリント配線板は、表層には、
半田バンプを介してICチップが接続されていて、その
裏面には、外部基板との接続端子が実装されている請求
項1または2に記載の多層プリント配線板。
3. The multilayer printed wiring board, the surface layer,
The multilayer printed wiring board according to claim 1 or 2, wherein the IC chip is connected via a solder bump, and a connection terminal to an external substrate is mounted on the back surface of the IC chip.
【請求項4】 前記多層プリント配線板は、コア基板に
片面ビルドアップされていて、ビルドアップの表層に
は、半田バンプを介してICチップが接続されていて、
その裏面のコア基板の表層には、外部基板との接続端子
が実装されている請求項1または2に記載の多層プリン
ト配線板。
4. The multilayer printed wiring board is built up on one side of a core substrate, and an IC chip is connected to a surface layer of the buildup via solder bumps.
The multilayer printed wiring board according to claim 1 or 2, wherein a connection terminal to an external substrate is mounted on the surface layer of the core substrate on the back surface thereof.
【請求項5】 前記2種類以上の金属は、少なくとも無
電解めっき膜、電解めっき膜であることを特徴とする請
求項2に記載の多層プリント配線板。
5. The multilayer printed wiring board according to claim 2, wherein the two or more kinds of metals are at least an electroless plating film and an electrolytic plating film.
【請求項6】 少なくとも以下の(A)〜(D)の工程
を備えることを特徴とする多層プリント配線板の製造方
法: (A)絶縁層の片面に金属箔が積層されてなる片面銅張
積層板の前記絶縁層に、レーザで片面の金属箔へ至る非
貫通孔を穿設する工程; (B)前記絶縁層の非貫通孔に金属を充填してスルーホ
ールを形成すると共に、前記金属箔の非積層面に導体層
を形成する工程; (C)前記導体層及び前記金属箔をエッチングして導体
回路を形成し、前記絶縁層をコア基板とする工程; (D)前記コア基板の片面又は両面にビルドアップ層を
形成する工程。
6. A method for manufacturing a multilayer printed wiring board, comprising at least the following steps (A) to (D): (A) One-sided copper clad in which a metal foil is laminated on one side of an insulating layer A step of forming a non-through hole reaching the metal foil on one side with a laser in the insulating layer of the laminated plate; (B) forming a through hole by filling the non-through hole of the insulating layer with a metal; A step of forming a conductor layer on the non-laminated surface of the foil; (C) a step of etching the conductor layer and the metal foil to form a conductor circuit and using the insulating layer as a core substrate; (D) of the core substrate A step of forming a buildup layer on one side or both sides.
【請求項7】 少なくとも以下の(A)〜(E)の工程
を備えることを特徴とする多層プリント配線板の製造方
法: (A)絶縁層の両面に金属箔が積層されてなる両面銅張
積層板の片面の金属箔に、エッチングによりコンフォー
マルマスクを形成する工程; (B)前記コンフォーマルマスクを用いて前記絶縁層に
レーザで裏面の金属箔へ至る非貫通孔を穿設する工程; (C)前記絶縁層の非貫通孔に金属を充填してスルーホ
ールを形成すると共に、前記コンフォーマルマスク面に
導体層を形成する工程; (D)前記導体層及び前記金属箔をエッチングして導体
回路を形成し、前記絶縁層をコア基板とする工程; (E)前記コア基板の片面又は両面にビルドアップ層を
形成する工程。
7. A method for manufacturing a multilayer printed wiring board comprising at least the following steps (A) to (E): (A) Double-sided copper clad in which a metal foil is laminated on both sides of an insulating layer Forming a conformal mask on the metal foil on one side of the laminated plate by etching; (B) forming a non-through hole to the metal foil on the back side by laser in the insulating layer using the conformal mask; (C) a step of forming a through hole by filling a non-through hole in the insulating layer with a metal, and forming a conductor layer on the conformal mask surface; (D) etching the conductor layer and the metal foil A step of forming a conductor circuit and using the insulating layer as a core substrate; (E) a step of forming a build-up layer on one side or both sides of the core substrate.
【請求項8】 少なくとも(A)〜(D)の工程を備え
ることを特徴とする多層プリント配線板の製造方法: (A)絶縁層の両面に金属箔が積層されてなる両面銅張
積層板の片面の金属箔から直接レーザで裏面の金属箔へ
至る非貫通孔を穿設する工程; (B)前記絶縁層の非貫通孔に金属を充填してスルーホ
ールを形成するとともに前記金属箔の開口面に導体層を
形成する工程; (C)前記導体層及び前記金属箔をエッチングして導体
回路を形成し、前記絶縁層をコア基板とする工程; (D)前記コア基板の片面または両面にビルドアップ層
を形成する工程。
8. A method for producing a multilayer printed wiring board, comprising at least steps (A) to (D): (A) A double-sided copper-clad laminate in which metal foils are laminated on both sides of an insulating layer. A step of forming a non-through hole from the metal foil on one side to the metal foil on the back side directly with a laser; (B) filling the non-through hole of the insulating layer with a metal to form a through hole and A step of forming a conductor layer on the opening surface; (C) a step of etching the conductor layer and the metal foil to form a conductor circuit and using the insulating layer as a core substrate; (D) one or both sides of the core substrate Step of forming a build-up layer on.
【請求項9】 前記非貫通孔に充填される金属は、少な
くとも無電解めっき膜、電解めっき膜であることを特徴
とする請求項6又は請求項7に記載の多層プリント配線
板の製造方法。
9. The method for manufacturing a multilayer printed wiring board according to claim 6, wherein the metal with which the non-through holes are filled is at least an electroless plating film or an electrolytic plating film.
【請求項10】 前記(A)工程の前又は後に、金属箔
をライトエッチングにより予め薄くする工程を行う請求
項6又は請求項7の多層プリント配線板の製造方法。
10. The method for manufacturing a multilayer printed wiring board according to claim 6 or 7, wherein before or after the step (A), a step of thinning the metal foil by light etching is performed in advance.
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005197615A (en) * 2004-01-09 2005-07-21 Hitachi Aic Inc Printed wiring board and packaging body using it
JP2006066458A (en) * 2004-08-24 2006-03-09 Sharp Corp Multilayer printed wiring board and its manufacturing process
JP2007096337A (en) * 2004-07-07 2007-04-12 Nec Corp Wiring substrate for mounting semiconductor, semiconductor package, and its manufacturing method
JP2007180324A (en) * 2005-12-28 2007-07-12 Victor Co Of Japan Ltd Printed circuit board and its manufacturing method
JP2009099621A (en) * 2007-10-12 2009-05-07 Fujitsu Ltd Method of manufacturing substrate
JP2009158599A (en) * 2007-12-25 2009-07-16 Kyocera Corp Wiring board, its manufacturing method, and packaging structure
JP2012235176A (en) * 2008-03-18 2012-11-29 Samsung Electro-Mechanics Co Ltd Multilayer printed-circuit board and method of manufacturing the same
KR101277980B1 (en) * 2010-03-29 2013-06-27 니혼도꾸슈도교 가부시키가이샤 Multilayer wiring board
JP2013206958A (en) * 2012-03-27 2013-10-07 Toppan Printing Co Ltd Printed wiring board and manufacturing method thereof
JP2015119057A (en) * 2013-12-18 2015-06-25 株式会社伸光製作所 Printed wiring board with increased arrangement density of via hole and manufacturing method therefor
JP2015156424A (en) * 2014-02-20 2015-08-27 凸版印刷株式会社 Printed circuit board, semiconductor device, and manufacturing method therefor
KR20170037319A (en) * 2015-09-25 2017-04-04 삼성전기주식회사 Printed circuit board and method for manufacturing the same
WO2023127367A1 (en) * 2021-12-28 2023-07-06 凸版印刷株式会社 Multilayer wiring board and production method for same

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005197615A (en) * 2004-01-09 2005-07-21 Hitachi Aic Inc Printed wiring board and packaging body using it
JP2007096337A (en) * 2004-07-07 2007-04-12 Nec Corp Wiring substrate for mounting semiconductor, semiconductor package, and its manufacturing method
JP2006066458A (en) * 2004-08-24 2006-03-09 Sharp Corp Multilayer printed wiring board and its manufacturing process
JP2007180324A (en) * 2005-12-28 2007-07-12 Victor Co Of Japan Ltd Printed circuit board and its manufacturing method
US8186052B2 (en) 2007-10-12 2012-05-29 Fujitsu Limited Method of producing substrate
JP2009099621A (en) * 2007-10-12 2009-05-07 Fujitsu Ltd Method of manufacturing substrate
JP2009158599A (en) * 2007-12-25 2009-07-16 Kyocera Corp Wiring board, its manufacturing method, and packaging structure
JP2012235176A (en) * 2008-03-18 2012-11-29 Samsung Electro-Mechanics Co Ltd Multilayer printed-circuit board and method of manufacturing the same
KR101277980B1 (en) * 2010-03-29 2013-06-27 니혼도꾸슈도교 가부시키가이샤 Multilayer wiring board
JP2013206958A (en) * 2012-03-27 2013-10-07 Toppan Printing Co Ltd Printed wiring board and manufacturing method thereof
JP2015119057A (en) * 2013-12-18 2015-06-25 株式会社伸光製作所 Printed wiring board with increased arrangement density of via hole and manufacturing method therefor
JP2015156424A (en) * 2014-02-20 2015-08-27 凸版印刷株式会社 Printed circuit board, semiconductor device, and manufacturing method therefor
KR20170037319A (en) * 2015-09-25 2017-04-04 삼성전기주식회사 Printed circuit board and method for manufacturing the same
KR102538900B1 (en) 2015-09-25 2023-06-01 삼성전기주식회사 Printed circuit board and method for manufacturing the same
WO2023127367A1 (en) * 2021-12-28 2023-07-06 凸版印刷株式会社 Multilayer wiring board and production method for same

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